CN105554421A - 一种全局像元非线性补偿结构 - Google Patents

Abstract

本发明提供一种全局像元非线性补偿结构，全局像元包括像元电路模块和模拟数字转换模块，模拟数字转换模块包括具有正输入端Vin1与像元电路模块连接和负输入端Vin2接收参考电压Vramp的比较器，该非线性补偿结构补偿电路模块；补偿电路模块连接在参考电压Vramp信号与比较器负输入端Vin2之间，用来补偿像元电路模块内部电路引入的非线性。因此，本发明在实现补偿全局像元的非线性的同时，可以提高全局像元的动态范围，且补偿非线性的同时优化时序，引入尽量小的功耗。

Description

一种全局像元非线性补偿结构

技术领域

本发明涉及集成电路技术领域，特别涉及CMOS图像传感器领域，更具体地说，为一种全局像元的非线性补偿方式，即一种全局像元非线性补偿结构。

背景技术

图像传感器是一种能将反映图像信息的光信号转换成电信号的传感器芯片，分为CCD结构与CMOS结构两大类。在如今的图像传感器市场，CMOS图像传感器以其低成本、高速度、低功耗、不断提升的图像质量、以及与CMOS工艺兼容的优点获得广泛的应用。

CMOS图像传感器是一种典型的固体成像传感器，CMOS图像传感器通常由像敏单元阵列、行驱动器、列驱动器、时序控制逻辑、AD转换器、数据总线输出接口、控制接口等几部分组成。上述这几部分通常都被集成在同一块硅片上，其工作过程一般可分为复位、光电转换、积分和读出等几部分。

CMOS图像传感器基本工作原理：

当外界光照射到像素阵列单元时，发生光电效应，在像素阵列单元内产生相应的电荷。行选择逻辑单元根据需要，选通相应的行像素单元。行像素单元内的图像信号通过各自所在列的信号总线传输到对应的模拟信号处理单元以及A/D转换器，转换成数字图像信号输出。其中的行选择逻辑单元可以对像素阵列逐行扫描也可隔行扫描。行选择逻辑单元与列选择逻辑单元配合使用可以实现图像的窗口提取功能。模拟信号处理单元的主要功能是对信号进行放大处理，并且提高信噪比。

为了获得质量合格的实用摄像头，芯片中必须包含各种控制电路，如曝光时间控制、自动增益控制等。为了使芯片中各部分电路按规定的节拍动作，必须使用多个时序控制信号。为了便于摄像头的应用，还要求该芯片能输出一些时序信号，如同步信号、行起始信号和场起始信号等。

尤其是，CMOS图像传感器在拍摄高速移动的物体在很多方面都有应用。不断发展的应用也对CMOS图像传感器提出了更高的要求，例如速度、图像质量和芯片功耗等。更快的速度、更好的图像质量、更低的功耗不断对CMOS图像传感器的设计提出挑战。

为了能够拍摄高速移动的物体，CMOS图像传感器内的每个像元(即pixel)需要在几乎同一时刻曝光，即进行光信号至电信号的转换，而传感器芯片的信号处理电路与数据读出电路一半分布在pixel阵列的旁边，不可能在同一时刻度全阵列的pixel的信号进行读出与处理。

为了能满足拍摄高速移动物体的需求，需要一种pixel能够在曝光后保存自身产生的电信号，等待外围信号读出电路读出，全局像元(即globalshutterpixel)可以满足这种需求。

本领域技术人员清楚，相对于传统的pixel，全局像元可以支持全局曝光，从而使芯片能够拍摄高速移动的物体，但同时较复杂的结构也使其在光信号至电信号的转换过程中引入了更大的非线性，同时损失了有效信号幅度。这会直接影响最终的CMOS图像传感器的输出图像质量。

此外，功耗也是CMOS图像传感器的一个重要指标，在电池技术尚未获得重大突破的今天，低功耗芯片将使得便携式装置拥有更长的续航能力。

因此，虽然全局像元的应用可以满足拍摄高速移动物体对pixel的要求，但其引入的像元对光信号响应的非线性将会影响CMOS图像传感器对所拍摄图像的还原质量。通常，全局像元CMOS传感器芯片中没有对全局像元非线性的补偿。

请参阅图1，图1所示为传统的全局像元CMOS图像传感器的pixel单元以及后续进行模数转换的模拟数字转换模块(AnalogtoDigitalConverter，简称ADC)电路的结构示意图。如图所示，由Pixel单元包括8个NMOS晶体管：NMOS晶体管M0、NMOS晶体管M1、NMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6和NMOS晶体管M7，一个反向连接在接地端和M0漏极之间的光电二极管D0，一个连接在M4源极和M5漏极与接地端之间的第一电容C1，以及一个连接在M5源极和M6漏极与接地端之间的第二电容C2。其中，M1、M2和M6的漏极与电源单元VDD连接，M1和M0源极与M2栅极连接在一起，M2源极与M3和M4漏极连接在一起，M6源极与M7漏极连接在一起，M3源极与接地端相连，连接在M7源极和包括于ADC单元中的比较器正输入端与接地端的尾电流I2。

如图左1上端的框中所示，当pixel复位时，NMOS晶体管M1栅极的RST和NMOS晶体管M0栅极的TX信号均置高，使节点pd、Vfd均拉至接近VDD电位，Vfd点电压记为Vfd_rst，此时，NMOS晶体管M4栅极的S1和NMOS晶体管M5栅极的S2信号控制的开关导通，使得Vfd_rst信号在经过作为源跟随器的NMOS晶体管M2管后被NMOS晶体管M4栅极的S1和NMOS晶体管M5栅极的S2信号控制采样至电容C2上，即Vf2节点上，此时Vf2节点上的电压为Vf2_rst，则有：

Vf2_rst＝Vfd_rst-Vgs_M2①

Vgs_M2为此时NMOS晶体管M2管的栅源电压。

当采样结束后S2控制开关断开。

开始曝光时，TX变为低，反偏的光电二极管D0在光照下在pd节点积聚电子，曝光时间结束后，NMOS晶体管M0的TX信号置为高，NMOS晶体管M0开启，pd上的电子转移至fd点，使Vfd点电压下降，此时电压下降至Vfd_sig，此时NMOS晶体管M4栅极的S1控制开关将Vfd_sig经过作为源跟随器的NMOS晶体管M2后采样至电容C1上，即节点Vf_C1，随后S1控制开关断开，节点Vf_C1上的电压为：

Vf_C1＝Vfd_sig-Vgs_M2’②

Vgs_M2’为此时NMOS晶体管M2管的栅源电压。

当信号读出时，RS1信号由低变为高，控制NMOS晶体管M7打开，使得M6管作为源极跟随器工作，此时Pixel的输出端Vin1的电压信号即为Vf2节点上的电压，此时Vin1端的电压为Vin1_rst，即有

Vrst＝Vf2_rst-Vgs_M6③

Vgs_M6为此时NMOS晶体管M6管的栅源电压。

然后NMOS晶体管M5栅极的S2信号控制控制NMOS晶体管M5管导通，Vf2点的电压由C1、C2电容上电荷重分配决定，此时Vf2上的电压为Vf2_sig，则有：

$Vf2\_sig=\frac{Vf\_C1*C1+Vf2\_rst*C2}{C1+C2}$ ④

由于C1＝C2，故有：

$Vf2\_sig=\frac{Vf\_C1+Vf2\_rst}{2}$ ⑤

即此时Pixel输出端Vin1点电压为Vin1_sig，则有：

$Vsig=Vf2\_Sig-Vds\_M6=\frac{Vf\_C1+Vf2\_rst}{2}-Vds\_M{6}^{\′}$ ⑥

Vgs_M6’为此时NMOS晶体管M6的栅源电压。

若不考虑NMOS晶体管M2、NMOS晶体管M6管作为源跟随器的非线性，则Vgs_M2＝Vgs_M2’、Vgs_M6＝Vgs_M6’，得到：

$Vrst-Vsig=Vf2\_rst-Vf2\_sig=\frac{1}{2}(Vfd\_rst-Vfd\_sig)$ ⑦

而实际情况下，由于源跟随器的非线性，Vgs_M2Vgs_M2’、Vgs_M6Vgs_M6’，为简化计算，记此非线性的传输函数为y＝f(x)，则有

f(x)<x⑧

$Vrst-Vsig=f\left(\frac{Vfd\_rst-Vfd\_sig}{2}\right)$ ⑨

为实现相关双采样(CorrelatedDoubleSampling，简称CDS)，每次读出一个Pixel信号时需要读出两次电压信号，即以上最终从Pixel输出端Vin1点检测到的Vrst电压和Vsig，而最终需要后续电路处理、量化成数字信号的是Vrst电压和Vsig电压的差值。

请参阅图2，图2为用于图1所示电路中的信号处理方式设计的Vramp电压信号波形示意图。如图左边所示，如果初始电压为Vcm，Vpp_ramp为Vramp电压信号最高点与最低点电压差值，T_ramp为信号由最高点降低至最低点所用时间，记K为斜率，则有：

$K=\frac{Vpp\_ramp}{T\_ramp}$ ⑩

由于Vpp_ramp和T_ramp根据设计指标确定后不变，所以K也不变。

Vin1是Pixel输出端读出信号的电压波形。

如果令Vcm＝Vrst，波形就如图右边所示。Vramp电压信号最为ADC电路的参考电压，Vin1为ADC输入电压，一同接到比较器的输入端。

为实现CDS，比较器需要做两次比较，最终的结果是图2所示的Tc时间与Vin1的Vrst和Vsig电压的差值相关，最终后续电路将Tc时间转换为数字数据，实现模拟至数字转换。

Tc的大小为：

$Tc=\frac{Vrst-Vsig}{K}=\frac{f\left(\frac{Vfd\_rst-Vfd\_sig}{2}\right)}{K}<\frac{Vfd\_rst-Vfd\_sig}{2*K}$

由以上分析可得，不考虑管子的非线性时，有

$Tc=\frac{Vrst-Vsig}{K}=\frac{Vfd\_rst-Vfd\_sig}{2*K}$

考虑非线性后，Tc的值如式所示。

而在整个电路中引入的非线性是不希望有的，且在这里的非线性使得实际的Tc变小了，最终的影响就是电路的动态范围变小了。

因此，业界希望有一种较好的补偿全局像元非线性方案，其将非常有助于提升全局像元CMOS图像传感器的图像质量，同时，低功耗的要求也希望补偿措施的采用所引入的功耗尽可能小。

发明内容

本发明的目的在于提供一种具有非线性补偿方式的全局像元结构，用于补偿CMOS图像传感器的全局像元非线性的技术方案，同时优化控制时序引入尽可能小的功耗。

为实现上述目的，本发明的技术方案如下：

一种全局像元非线性补偿结构，全局像元包括像元电路模块和模拟数字转换模块；所述模拟数字转换模块包括具有正输入端Vin1与像元电路模块连接和负输入端Vin2接收参考电压Vramp的比较器，非线性补偿结构包括补偿电路模块，该补偿电路模块连接在参考电压Vramp信号与所述比较器负输入端Vin2之间，用来补偿所述像元电路模块内部电路引入的非线性。

优选地，所述像元电路模块包括第一级源跟随电路和第二级源跟随电路，所述第一级源跟随电路由NMOS晶体管M2与尾电流I0组成，所述第二级源跟随电路由NMOS晶体管M6与尾电流I2组成；所述尾电流源I2连接在所述比较器正输入端Vin1与接地端之间，所述尾电流源I0连接在所述NMOS晶体管M2源极和接地端之间。

优选地，所述尾电流I0为NMOS晶体管M3，所述尾电流I2为NMOS晶体管M12。

优选地，所述像元电路模块包括8个NMOS晶体管：NMOS晶体管M0、NMOS晶体管M1、NMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7和NMOS晶体管M12，一个反向连接在接地端和M0漏极之间的二极管，一个连接在M4源极和M5漏极与接地端之间的第一电容C1，以及一个连接在M5源极和M6漏极与接地端之间的第二电容C2。其中，M1、M2和M6的漏极与电源单元VDD连接，M1和M0源极与M2栅极连接在一起，M2源极与M3和M4漏极连接在一起，M6源极与M7漏极连接在一起，M3源极与接地端相连，所述M7源极和所述比较器正输入端Vin1与M12的漏极相连，所述M12的源极接地；NMOS晶体管M1栅极接RST信号，NMOS晶体管M0栅极接TX信号，NMOS晶体管M4和M5栅极分别接S1和S2信号，NMOS晶体管M7栅极接RS1信号，NMOS晶体管M12的栅极受控于VB1信号，NMOS晶体管M3受控于PC1信号；其中，RST信号为像元复位控制信号，S1和S2信号为像元存储控制信号，RS1信号为像元行选控制信号，VB1信号为电压偏置信号，通过M12管控制像元第二级源跟随器电路偏置电流I2，PC1信号为电压偏置信号，通过M3管控制像元第一级源跟随器电路偏置电流I0。

优选地，所述补偿电路模块包括第一级源跟随电路和第二级源跟随电路，所述第一级源跟随电路由NMOS晶体管M8与尾电流I1组成，所述第二级源跟随电路由NMOS晶体管M10与尾电流I3组成；其中，所述Vramp信号经过所述NMOS晶体管M8与尾电流I1组成的第一级源跟随器，再经过所述NMOS晶体管M10与所述尾电流I3组成的第二级源跟随器后接至比较器的负输入端Vin2。

优选地，所述尾电流I2为NMOS晶体管M12，所述尾电流I3为NMOS晶体管M13。

优选地，所述补偿电路模块包括NMOS晶体管M8、M9、M10、M11和M13；所述M8和M10漏极与所述电源单元VDD相连，所述M8源极、M9漏极和M10栅极连接在一起，所述M10源极和M11漏极连接，所述M11源极和M13漏极连接，所述M9和M13源极连接接地端，所述M9栅极接PC2信号，所述M13栅极接VB2信号，所述M11栅极接RS2信号，其中，其中，RS2信号为补偿电路第二级源跟随器使能控制信号，通过控制M11管的导通与断开控制第二级源跟随器电路正常工作与关断，VB2信号为补偿电路电压偏置信号，通过M13管控制补偿电路第二级源跟随器偏置电流I3，PC2信号为补偿电路电压偏置信号，通过M9管控制第一级源跟随器偏置电流I1。

优选地，所述NMOS晶体管M8与M2、M9与M3、M10与M6、M11与M7取相同尺寸，PC2与PC1偏置电压相同。

优选地，所述PC2和RS2控制信号与RS1和PC1控制信号完全同步，所述PC2高低电平与PC1相同，所述RS2高低电平与RS1相同。

优选地，所述模拟数字转换模块为积分型模拟数字转换器。

从上述技术方案可以看出，本发明提供的补偿全局像元非线性方式的技术方案，区别于现有技术方案所带来的有益效果如下：

①、可以补偿全局像元的非线性；

②、提高全局像元的动态范围；

③、补偿非线性的同时优化时序，引入尽量小的功耗。

附图说明

图1所示为一种传统的全局像元结构以及后续处理电路结构示意图

图2为用于图1所示电路中的信号处理方式设计的Vramp电压信号波形示意图

图3为本发明全局像元非线性补偿结构的示意图

图4为采用图3中所示本发明全局像元非线性补偿结构补偿前后信号处理过程对比示意图

图5为本发明提出的全局像元补偿电路的一种具体实现方式

图6为本发明提出的全局像元补偿电路的有关时序示意图之一

图7为本发明提出的全局像元补偿电路的有关时序示意图之二

具体实施方式

下面结合附图，对本发明的具体实施方式作进一步的详细说明。

请参阅图3，图3所示为本发明提出的全局像元非线性补偿结构的示意图。如图所示，左侧上框中所示的电路可以是一种像元电路模块；右侧所示为一种模拟数字转换模块，该模拟数字转换模块包括具有其正输入端Vin1与像元电路模块连接和其负输入端Vin2接收参考电压Vramp的比较器；左侧上框中所示的电路为本发明实施例中新增的补偿电路模块，该补偿电路模块连接在参考电压Vramp信号与所述比较器负输入端Vin2之间，用来补偿像元电路模块内部电路引入的非线性。

在本发明的实施例中，像元电路模块可以包括第一级源跟随电路和第二级源跟随电路，第一级源跟随电路由NMOS晶体管M2与尾电流I0组成，所述第二级源跟随电路由NMOS晶体管M6与尾电流I2组成；所述尾电流源I2连接在所述比较器正输入端Vin1与接地端之间，所述尾电流源I0连接在所述NMOS晶体管M2的源极和接地端之间。进一步地，该尾电流I0为NMOS晶体管M3，该尾电流I2为NMOS晶体管M12。

在本发明的实施例中，补偿电路模块可以包括第一级源跟随电路和第二级源跟随电路，第一级源跟随电路由NMOS晶体管M8与尾电流I1组成，第二级源跟随电路由NMOS晶体管M10与尾电流I3组成；其中，该Vramp信号经过NMOS晶体管M8与尾电流I1组成的第一级源跟随器，再经过所述NMOS晶体管M10与所述尾电流I3组成的第二级源跟随器后接至比较器的负输入端Vin2。进一步地，所述尾电流I2可以为NMOS晶体管M12，所述尾电流I3可以为NMOS晶体管M13。

因此，新增的补偿(compensation)电路插入到参考电压Vramp信号与ADC电路之间，可以用来补偿pixel内部电路引入的非线性，主要是图1中NMOS晶体管M2、M6管的非线性。

请参阅图4，图4为图3中所示本发明全局像元补偿电路结构补偿前后信号处理过程波形对比示意图。如图4所示，Vin1为Pixel输出端电压波形，Vin2补偿电路输出端电压波形，Vfd为Pixel中Vfd点电压波形，Vramp为原始的ADC参考电压波形。图中Tc1为补偿前的值，由式表示：

$Tc1=\frac{Vrst-Vsig}{K}=\frac{f\left(\frac{Vfd\_rst-Vfd\_sig}{2}\right)}{K}<\frac{Vfd\_rst-Vfd\_sig}{2*K}$

补偿后ADC的实际参考电压为Vin2，其斜率K2与Vramp斜率K的关系如下：

K2＝f(K)

由式可得补偿后的Tc2为

$Tc2=\frac{Vrst-Vsig}{K2}=\frac{f\left(\frac{Vfd\_rst-Vfd\_sig}{2}\right)}{f\left(K\right)}=\frac{Vfd\_rst-Vfd\_sig}{2*K}$

由上式可以看到，补偿后Tc2没有f(x)函数所代表的非线性，同时其值大于补偿前的Tc1。

下面通过图5对本发明具有非线性补偿方式的全局像元结构的一个具体实施例进行详细说明。

如图5所示，该像元电路模块包括8个NMOS晶体管：NMOS晶体管M0、NMOS晶体管M1、NMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7和NMOS晶体管M12，一个反向连接在接地端和M0漏极之间的二极管，一个连接在M4源极和M5漏极与接地端之间的第一电容C1，以及一个连接在M5源极和M6漏极与接地端之间的第二电容C2。进一步地，第一电容C1和第二电容C2可以采用NMOS管实现。

其中，NMOS晶体管M1、M2和M6的漏极与电源单元VDD连接，NMOS晶体管M1和M0源极与M2栅极连接在一起，NMOS晶体管M2源极与M3和M4漏极连接在一起，NMOS晶体管M6源极与M7漏极连接在一起，NMOS晶体管M3源极与接地端相连，NMOS晶体管M7源极和比较器正输入端Vin1与M12的漏极相连，NMOS晶体管M12的源极接地；NMOS晶体管M1栅极接RST信号，NMOS晶体管M0栅极接TX信号，NMOS晶体管M4和M5栅极分别接S1和S2信号，NMOS晶体管M7栅极接RS1信号，NMOS晶体管M12的栅极受控于VB1信号，NMOS晶体管M3受控于PC1信号。其中，RST信号为像元复位控制信号，S1和S2信号为像元存储控制信号，RS1信号为像元行选控制信号，VB1信号为电压偏置信号，通过M12管控制像元第二级源跟随器电路偏置电流I2，PC1信号为电压偏置信号，通过M3管控制像元第一级源跟随器电路偏置电流I0。

补偿电路模块包括NMOS晶体管M8、M9、M10、M11和M13；NMOS晶体管M8和M10漏极与所述电源单元VDD相连，NMOS晶体管M8源极、M9漏极和M10栅极连接在一起，NMOS晶体管M10源极和M11漏极连接，NMOS晶体管M11源极和M13漏极连接，NMOS晶体管M9和M13源极连接接地端，NMOS晶体管M9栅极接PC2信号，NMOS晶体管M13栅极接VB2信号，所述M11栅极接RS2信号，其中，RS2信号为补偿电路第二级源跟随器使能控制信号，通过控制M11管的导通与断开控制第二级源跟随器电路正常工作与关断，VB2信号为补偿电路电压偏置信号，通过M13管控制补偿电路第二级源跟随器偏置电流I3，PC2信号为补偿电路电压偏置信号，通过M9管控制第一级源跟随器偏置电流I1。

在本发明的较佳实施例中，为实现最佳的补偿，NMOS晶体管M8与M2、M9与M3、M10与M6、M11与M7取相同尺寸，PC2与PC1信号的偏置电压相同，以保证尾电流I0与尾电流I1相同，尾电流I3与尾电流I2相同，RS2与RS1信号的高电平幅度相同。

当然，本领域技术人员清楚，补偿电路的加入不可避免的额外引入了功耗，如图5中所示的尾电流I1和尾电流I3，为尽量减小引入的功耗，本发明可以采用优化补偿电路时序的方法，使得其只在需要时正常工作，其它时刻保持关断以减小功耗。

请参阅图6和图7，图6和图7为本发明提出的全局像元补偿电路的有关优化补偿电路时序示意图。

如图6和7所示，PC2、RS2控制信号与RS1控制信号完全同步、PC2高低电平与PC1相同，RS2高低电平RS1相同。由于补偿电路只需要在对Pixel读出信号进行模数转换时工作，所以在其它时刻将M9、M11关断，这样在实现较好的补偿的同时优化了补偿电路引入的功耗。

综上所述，本发明提出的全局像元的非线性补偿方式，比较适宜集成在芯片中。其主要作用是补偿了全局像元输出信号的非线性，由此提升了全局像元输出信号的线性度。并且，本发明采用的补偿方式较适宜在采用积分型ADC对全局像元Pixel输出信号进行模数转换的图像传感器中。

该补偿方式在模拟数字转换模块的参考电压输入至比较器之前插入两级的源跟随器电路，该两级源跟随器电路与全局像元内部的两级源跟随电路相同，以达到最佳的补偿效果；并且通过时序的优化设计使补偿电路只在需要时工作，可以优化补偿电路的功耗。

以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (10)

1.一种全局像元非线性补偿结构，全局像元包括像元电路模块和模拟数字转换模块；所述模拟数字转换模块包括比较器，所述比较器的正输入端Vin1与像元电路模块连接，所述比较器的负输入端Vin2接收参考电压Vramp；其特征在于，所述非线性补偿结构包括：

补偿电路模块，其连接在参考电压Vramp信号与所述比较器负输入端Vin2之间，用来补偿所述像元电路模块内部电路引入的非线性。

2.根据权利要求1所述的非线性补偿结构，其特征在于，所述像元电路模块包括第一级源跟随电路和第二级源跟随电路，所述第一级源跟随电路由NMOS晶体管M2与尾电流I0组成，所述第二级源跟随电路由NMOS晶体管M6与尾电流I2组成；所述尾电流源I2连接在所述比较器正输入端Vin1与接地端之间，所述尾电流源I0连接在所述NMOS晶体管M2源极和接地端之间。

3.根据权利要求2所述的非线性补偿结构，其特征在于，所述尾电流I0为NMOS晶体管M3，所述尾电流I2为NMOS晶体管M12。

4.根据权利要求3所述的非线性补偿结构，其特征在于，所述像元电路模块包括8个NMOS晶体管：NMOS晶体管M0、NMOS晶体管M1、NMOS晶体管M2、NMOS晶体管M3、NMOS晶体管M4、NMOS晶体管M5、NMOS晶体管M6、NMOS晶体管M7和NMOS晶体管M12，一个反向连接在接地端和M0漏极之间的二极管，一个连接在M4源极和M5漏极与接地端之间的第一电容C1，以及一个连接在M5源极和M6漏极与接地端之间的第二电容C2。其中，M1、M2和M6的漏极与电源单元VDD连接，M1和M0源极与M2栅极连接在一起，M2源极与M3和M4漏极连接在一起，M6源极与M7漏极连接在一起，M3源极与接地端相连，所述M7源极和所述比较器正输入端Vin1与M12的漏极相连，所述M12的源极接地；NMOS晶体管M1栅极接RST信号，NMOS晶体管M0栅极接TX信号，NMOS晶体管M4和M5栅极分别接S1和S2信号，NMOS晶体管M7栅极接RS1信号，NMOS晶体管M12的栅极受控于VB1信号，NMOS晶体管M3受控于PC1信号；其中，RST信号为像元复位控制信号，S1和S2信号为像元存储控制信号，RS1信号为像元行选控制信号，VB1信号为电压偏置信号，通过M12管控制像元第二级源跟随器电路偏置电流I2，PC1信号为电压偏置信号，通过M3管控制像元第一级源跟随器电路偏置电流I0。

5.根据权利要求1、2、3或4所述的非线性补偿结构，其特征在于，所述补偿电路模块包括第一级源跟随电路和第二级源跟随电路，所述第一级源跟随电路由NMOS晶体管M8与尾电流I1组成，所述第二级源跟随电路由NMOS晶体管M10与尾电流I3组成；其中，所述Vramp信号经过所述NMOS晶体管M8与尾电流I1组成的第一级源跟随器，再经过所述NMOS晶体管M10与所述尾电流I3组成的第二级源跟随器后接至比较器的负输入端Vin2。

6.根据权利要求5所述的非线性补偿结构，其特征在于，所述尾电流I2为NMOS晶体管M12，所述尾电流I3为NMOS晶体管M13。

7.根据权利要求5所述的全局像元结构，其特征在于，所述补偿电路模块包括NMOS晶体管M8、M9、M10、M11和M13；所述M8和M10漏极与所述电源单元VDD相连，所述M8源极、M9漏极和M10栅极连接在一起，所述M10源极和M11漏极连接，所述M11源极和M13漏极连接，所述M9和M13源极连接接地端，所述M9栅极接PC2信号，所述M13栅极接VB2信号，所述M11栅极接RS2信号，其中，RS2信号为补偿电路第二级源跟随器使能控制信号，通过控制M11管的导通与断开控制第二级源跟随器电路正常工作与关断，VB2信号为补偿电路电压偏置信号，通过M13管控制补偿电路第二级源跟随器偏置电流I3，PC2信号为补偿电路电压偏置信号，通过M9管控制第一级源跟随器偏置电流I1。

8.根据权利要求7所述的非线性补偿结构，其特征在于，所述NMOS晶体管M8与M2、M9与M3、M10与M6、M11与M7取相同尺寸，PC2与PC1偏置电压相同。

9.根据权利要求8所述的非线性补偿结构，其特征在于，所述PC2和RS2控制信号与RS1和PC1控制信号完全同步，所述PC2高低电平与PC1相同，所述RS2高低电平与RS1相同。

10.根据权利要求1所述的非线性补偿结构，其特征在于，所述模拟数字转换模块为积分型模拟数字转换器。