CN100591090C - 图像传感器中具有低噪声的像素电路 - Google Patents
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Abstract
一种图像传感器的像素电路，包括光电转换单元，如光电二极管，用于从入射光产生电荷。所述像素电路还包括电荷存储电容，用于存储由光电转换单元产生的电荷。所述像素电路还包括浮动扩散结点，在复位之后接收来自电荷存储单元的电荷。从而，在所述像素电路产生复位信号VRES之后，产生图像信号VSIG。
Description
技术领域
本发明通常涉及图像传感器，尤其涉及在CMOS图像传感器中具有用于全局性快门操作(global shutter operation)的低噪声的像素电路。
背景技术
在蜂窝电话照相机、数字静态摄影机等中的CMOS图像传感器(CIS)将图像转换成电信号，并将电信号转换成数字信号。CMOS图像传感器输出的数字图像信号是彩色(红色、绿色、或蓝色)图像数据。为了驱动例如LCD之类的显示器，该数字图像信号被进一步处理。
图1是传统CMOS图像传感器100的框图。参见图1，图像传感器100包括有源像素传感器(APS)阵列110、行驱动器120、和模拟数字转换器(ADC)130。行驱动器120接收来自行解码器(未示出)的控制信号，及ADC130接收来自列解码器(未示出)的控制信号。
图2是当图像传感器100是彩色图像传感器时，图1中APS阵列110的滤色片模型的例子。APS阵列110中的每一个像素具有各自的滤色片，其通过由该像素感知的光的某种颜色。图2示出了拜耳滤色片模型，该拜耳滤色片模型具有在各行中交替排列的红色(R)和绿色(G)两种颜色和绿色(G)和蓝色(B)另外两种颜色。
此外，与亮度信号相关的G色被分配到所有行，而R色和B色被交替地分配到各个行，以便提高亮度分辨率。例如数字静态摄影机的典型电子设备使用具有数百万像素的CIS，以增加分辨率。
APS阵列110通过使用光电二极管将光转换成电信号来感知光，从而产生图像信号。从APS阵列I10输出的模拟图像信号有三种颜色，R、G、和B。所述ADC 130接收来自像素列阵110的模拟图像信号，用于通过使用相关双精度采样(CDS)方法将其转换成数字信号。所述CDS方法是本领域技术人员所公知的，因此这里省略了详细的描述。
图3是图1的APS阵列110的示例像素电路300的电路图。所述APS阵列100中的每一个像素具有各自的像素电路，其与图3中包括各自的光电二极管PD和各自的四个晶体管的像素电路300类似。图3中的像素电路300的这种结构是本领域技术人员公知的。
像素电路300根据控制/供电信号RX、TX、SEL和VDD来执行滚动快门操作或全局性快门操作。在滚动快门操作中，一个接一个地依次选择帧中的行，从而将由所选行的光电二极管光电产生的信号传递到浮动扩散(FD)结点，以作为图像信号输出。
在全局性快门操作中，将由帧中所有行的所有光电二极管光电变换而来的信号同时传递到FD结点。随后，顺序地选择行，以从每个所选行中一次输出图像信号。
在滚动(rolling)或全局性快门操作中，对由行选择信号SEL选择的行中的每一个像素，激活复位控制信号RX。在这种情况下，电源电压VDD耦合到FD结点，以作为复位信号VRES输出。另外，当传递控制信号TX被激活时，由光电二极管PD产生的信号被传递到FD结点，以作为图像信号VSIG输出。
通常，在滚动快门操作中，在输出复位信号VRES之后，输出图像信号VSIG。但是，在全局性快门操作中，在输出图像信号VSIG之后，输出复位信号VRES。参见图1，ADC 130根据复位信号VRES和图像信号VSIG之间的区别执行A/D(模数)转换，用于相关双精度采样。行选择信号SEL、复位控制信号RX、和传递控制信号TX也可以由行驱动器120产生。
图4是硅(Si)衬底的一个横截面图，其中图3的光电二极管PD和晶体管是根据现有技术形成的。当激活传递控制信号TX时，导通对应的晶体管以将光电二极管PD连接到FD结点。
在图4中的全局性快门操作中，由帧中所有行的光电二极管所产生的各自的电荷被同时传递到各自的FD结点。随后，从所选的行中一次输出对应的图像信号VSIG。在这种全局性快门操作中，在图像信号VSIG被采样用于像素电路300之前，可以不采样复位信号VRES。相反，可以在采样了图像信号VSIG之后采样复位信号VRES，这将导致在全局性快门操作中的噪音增加。
并且在图4的电路结构中，暗电流可以流入与FD结点对应的Si衬底的表层区域。在全局性快门操作中，将来自一帧中所有行的所有光电二极管各自的电荷同时传递到FD结点。每个FD结点以备用状态保留这种电荷，直到选择对应的像素作为输出信号。因而，在具有长备用时间的行中，存放在FD结点中的电荷量会与暗电流不同。
在滚动快门操作中，对所有行来说，将电荷传递到FD结点以作为信号被读出的备用时期是相等的，且所述备用时间是短暂的。因而，可以忽略暗电流的影响。但是，在全局性快门操作中，暗电流会导致图像质量的恶化。
发明内容
因此，图像传感器中的像素电路包括附加电荷存储单元，用于在每个图像信号VSIG之前产生复位信号VRES。另外，在电荷存储单元中形成表面掺杂区域，用于防止电荷存储单元中的暗电流。
根据本发明的一个方面的图像传感器的像素电路，包括光电转换单元如光电二极管，用于从入射光产生电荷。像素电路还包括电荷存储单元，用于存储由光电转换单元产生的电荷。所述像素电路还包括浮动扩散结点，用于接收复位之后来自电荷存储单元的电荷。
在本发明的一个实施例中，像素电路还包括第一和第二传递晶体管。第一传递晶体管被配置在光电转换单元和电荷存储单元之间，而第二传递晶体管被配置在电荷存储单元和浮动扩散结点之间。
在本发明的进一步的实施例中，电荷存储单元是具有由第一传递晶体管的栅极结构形成的第一结点的电容。例如，所述电容包括在半导体衬底中形成的电容扩散区域。
在本发明的另一个实施例中，表面掺杂区域形成于电容扩散区域中，并被配置在第一和第二传递晶体管的栅极结构之间。用与形成第一和第二晶体管的源极/漏极的电容扩散区域相反的方式对所述表面掺杂区域进行掺杂，从而在电容保留来自光电转换单元的电荷的同时减少暗电流。
在本发明的进一步的实施例中，驱动器产生具有第一组电平的控制信号至第一和第二传递晶体管，从而在将由光电二极管产生的电荷传递到电荷存储单元之前，电荷存储单元首先复位以产生复位信号。此外，驱动器产生具有第二组电平的控制信号至第一和第二传递晶体管，从而将来自电荷存储单元的电荷传递到浮动扩散结点，用于在从像素电路输出复位信号之后产生图像信号。
在本发明的另一个实施例中，像素电路包括一个耦接到浮动扩散结点的复位晶体管，用于复位浮动扩散结点。所述像素电路还包括耦接到浮动扩散结点的源极跟随器晶体管和选择晶体管，用于输出与存储在浮动扩散结点中的电荷量对应的信号。
当图像传感器是CMOS(互补金属氧化物半导体)图像传感器时，本发明可以被特别优化地使用。但是，本发明还可以被有利地应用到其它类型的图像传感器中。
在这种方式中，在图像信号之前立刻产生复位信号，以减少在随后的CDS(相关双精度采样)中的噪声。此外，表面掺杂区域防止了来自电荷存储单元的暗电流，从而在全局性快门操作中具有长备用时间的行不会丢失电荷。因而，在全局性快门操作中，即使具有大量行的有源像素传感器阵列也能维护图像质量。
附图说明
当参照附图对具体实施例进行了详细描述后，本发明的上述和其它特点和优点将变得更加明显，其中：
图1是传统图像传感器的结构图；
图2是如现有技术中已知的图1中有源像素传感器(APS)阵列的滤色片模型的例子；
图3是如现有技术中已知的图1的APS阵列中的像素驱动电路的电路图；
图4是根据现有技术形成的具有图3光电二极管和晶体管的硅(Si)衬底的剖面图；
图5是根据本发明的一个实施例的图像传感器的像素驱动电路的电路图；
图6是根据本发明的一个实施例的形成于半导体衬底中的图5的光电二极管和晶体管的剖面图；
图7是根据本发明的一个实施例的用于图5像素电路中的信号的时序图；
图8A、8B、8C，和8D是根据本发明的一个实施例的用于各种驱动条件的图5的像素电路中的晶体管通道的能带图；以及
图9表示根据本发明实施例的具有像素电路阵列的图像传感器的结构图，其具有类似于图5所示的每个像素电路。
这里所提到的附图是用于清楚描述而没有按比例画出。图1，2，3，4，5，6，7，8A，8B，8C，8D，和9中具有相同标号的元件是指具有类似结构和/或功能的元件。
具体实施方式
图5是根据本发明的一个实施例的图9中的CMOS(互补金属氧化物半导体)图像传感器600的像素驱动电路500的电路示意图。参见图5，像素驱动电路500包括像素电路510和用于偏置输出结点产生复位信号VRES和图像信号VSIG的偏置电路520。
参见图5和9，CMOS图像传感器600包括多个像素电路的APS(有源像素传感器)阵列602。图9示出了第一像素电路604，第二像素电路606，第三像素电路608，和第四像素电路610。四个像素电路在图9中被描述，但是一个用于高分辨率图像传感器的典型的CMOS图像传感器具有更多的像素电路。
在APS阵列602中，每个像素电路604，606，608和610相似地被实施图5的像素电路510。此外，一列像素电路耦接到各自的输出结点。例如，第一列像素电路604和606耦接到具有第一偏置电路612的第一输出结点，而第二列像素电路608和610耦接到具有第二条偏置电路614的第二输出结点。偏置电路612和614可以被配置在APS阵列602之上或之下。
CMOS图像传感器600还包括行驱动器616和ADC(模数转换器)618。行驱动器616产生各组控制信号RX、TX1、TX2和SEL，用于驱动APS阵列602中的每个像素电路604，606，608和610。ADC 618接收来自每个像素电路的各个复位信号VRES和各个图像信号VSIG，用于将这种模拟信号转换成具有相关双精度采样的数字信号。
返回参见图5，图5例子中的像素电路510包括行选择晶体管SG、复位晶体管RG、源极跟随器晶体管SF、第一传递晶体管TG1、第二传递晶体管TG2、电荷存储单元如电容OLC和光电转换单元如光电二极管PD。在本发明的一个实施例中，图5的所有晶体管都是NMOSFET(N通道金属氧化物半导体场效应晶体管)。但是，本发明也可以用其它类型的晶体管来实现。
复位晶体管RG的栅极具有施加在其上的复位控制信号RX。在所述复位晶体管RG的源极/漏极的一个上施加第一电源电压VDD，并且将复位晶体管RG的源极/漏极的另一个耦接到FD结点。
将源极跟随器晶体管SF的栅极耦接到FD结点。在源极跟随器晶体管SF的源极/漏极的一个上施加第一电源电压VDD，并且将源极跟随器晶体管SF的源极/漏极的另一个耦接到行选择晶体管SG的源极/漏极的一个上。
行选择晶体管SG的源极/漏极的另一个耦接到输出结点VRES/VSIG。将行选择信号SEL施加到行选择晶体管SG的栅极。
将第一传递控制信号TX1施加到第一传递晶体管TG1的栅极。将所述第一传递晶体管TG1的源极/漏极的一个耦接到电荷存储单元OLC，并且将第一传递晶体管TG1的源极/漏极的另一个耦接到光电二极管PD。
将第二传递控制信号TX2施加到第二传递晶体管TG2的栅极。将所述第二传递晶体管TG2的源极/漏极的一个耦接到FD结点，并且将第二传递晶体管TG2的源极/漏极的另一个耦接到到电荷存储单元OLC。将光电二极管PD耦接到第一传递晶体管TG1和第二电源电压VSS之间。
像素电路510也可以在不包括行选择晶体管SG的情况下实施。此时，通过稍微修改一下复位控制信号RX、第一传递控制信号TX1、第二传递控制信号TX2和第一电源电压VDD，所述像素电路510仍然可以进行滚动快门操作和全局性快门操作。
图6示出了根据本发明的一个实施例其中形成了图5光电二极管PD和晶体管TG1、TG2和RG的硅(Si)衬底的剖面图。参见图5和6，电容OLC由N型掺杂物掺杂形成的电容扩散区域构成。这种区域OLC也可用作传递晶体管TG1和TG2的共享源极/漏极。
此外，表面掺杂区域DCPR形成于电容扩散区域OLC之中。而且，表面掺杂区域DCPR形成于位于第一和第二传递晶体管TG1和TG2的栅极结构之间的所述Si衬底之中。在本发明的一个实施例中，所述电容扩散区域OLC由N型掺杂物掺杂，而表面掺杂区域DCPR由P型掺杂物掺杂而成。表面掺杂区域DCPR防止了当Si衬底的表面暴露于光中时产生的暗电流。
形成的部分电容扩散区域OLC被配置在第一传递晶体管TG1的栅极结构之下，其形成了电容OLC的一电极。如像这里所描述的，利用这种电容OCL，可以在采样图像信号VSIG之前对复位信号VRES进行采样。
图7是根据本发明的一个实施例的像素电路510操作过程中的信号时序图。根据本发明的一个实施例，图8A、8B、8C和8D是当由图7的信号驱动时像素电路510的晶体管通道的能带图。
参见图5、7和9，在本发明的一个实施例中，控制信号SEL、RX、TX2和TX1由行驱动器616产生。激活行选择信号SEL到逻辑高状态，以在每个水平扫描周期中一次选择一个对应的行。在将行选择信号SEL激活到逻辑高状态的时期内，对一个预定时间周期将复位控制信号RX激活到逻辑低状态。
第一传递控制信号TX1有负电平、零电平和正电平。在电荷积累间隔710期间，第一传递控制信号TX1两次是负电平，从而复位电荷存储电容OLC。另外，在将由光电二极管PD产生的电荷传递到电荷存储电容OLC的期间，对整个电荷传递间隔720，第一传递控制信号TX1是正电平(激活)。
本发明可以用只有负(低)和正(高)电平而没有零电平的第一传递控制信号TX1来实施。但是，当第一传递控制信号TX1有三个(正，负，和零)电平时，可以更有效地减少第一传递晶体管TG1的栅极绝缘薄膜的大小或厚度。
在电荷累积间隔710中，第二传递控制信号TX2变高(激活)两次，从而复位电荷存储电容OLC。然后，当复位控制信号RX为低时，在随后的水平扫描周期期间的预定时间内，第二传递控制信号TX2变高(激活)一次。
再次参考图7，首先，行选择信号SEL被设置为逻辑低状态，复位控制信号RX激活为逻辑高状态，并且第二传递控制信号TX2激活为逻辑高状态。此外，第一传递控制信号TX1设置为正电平。所以，通过复位晶体管RG和传递晶体管TG1和TG2，将第一电源电压VDD施加到光电二极管PD，以复位光电二极管PD(如图7中PD复位所显示的)。
随后，第一传递控制信号TX1设置为负电平，以截止第一传递晶体管TG1。将第一电源电压VDD施加到电荷存储电容OLC，用于复位电荷存储电容OLC(如图7中存储复位所显示的)。
接着，当第一传递控制信号TX1被设置为零电平且第二传递控制信号TX2被设置为逻辑低状态时，开始光电二极管PD的电荷累积间隔710。当光电二极管PD开始累积电荷(e)时，光电二极管PD、第一传递晶体管TG1、存储电容OLC、表面掺杂区域DCPR、第二传递晶体管TG2和复位晶体管RG具有如图8A所述的能量分布。
随后，当第一传递控制信号TX1被设置为负电平且第二传递控制信号TX2被设置为逻辑高状态时，靠近电荷累积间隔710的端部再次复位电荷存储电容OLC。
在电荷累积间隔710之后，将所述TX2设置为逻辑低状态，并将第一传递控制信号TX1设置为正电平。此时，在电荷传递间隔720期间，将在光电二极管PD中产生的电荷传递到电荷存储电容OLC。图8B示出了在电荷传递间隔720期间，通过光电二极管PD、第一传递晶体管TG1、存储电容OLC、表面掺杂区域DCPR、第二传递晶体管TG2和复位晶体管RG的能量分布。
参见图8B，第一传递晶体管TG1的通道阻挡层被降低了，并且N型掺杂的电容扩散区域OLC具有更低的电位。对在光电二极管PD中产生的电荷的传递来说，这种能量分布是适合于电荷存储电容OLC的。
参见图5和9，图9中被实施的APS阵列602中的每个像素电路604、606、608和610类似于图5的像素电路510。因而，每个像素电路604、606、608和610都有各自的一组被配置成如图5所示的PD、TG1、OLC、DCPR、TG2、FD、RG、SF和SG。参见图7和9，行驱动器616产生各组控制信号SEL、RX、TX2和TX1，用于APS阵列602中的每个像素电路604、606、608和610。
对全局性快门操作来说，行驱动器616产生这样的各组控制信号到APS阵列602的所有像素，这样，电荷累积间隔710和随后的电荷传递间隔720同时出现用于APS阵列602的所有行像素电路。因而，同时在整个APS阵列602的像素电路的每个光电二级管中产生各自的电荷。另外，同时将这种各自的电荷传递到整个APS阵列602的像素电路中的每个电荷存储电容OLC。
再次参见图7，在电荷传递间隔720之后，当第一传递控制信号TX2仍然设置为逻辑低电平时，将第一传递控制信号TX1设置为零电平。而后，每次对于所选行顺序地读出复位和图像信号VRES和VSIG。直到用于选择对应行的行选择信号SEL被激活为该逻辑状态为止，在具有如图8C所示能量分布的备用间隔730中，未选行的像素电路中的各个电荷仍然存储在电荷存储电容OLC中。
在APS阵列602中，最后选择的行是在时间最长的备用状态。更高的行数增加了备用间隔730的总时间。为防止在具有长备用间隔的行中产生暗电流，区域DCPR用与电容器扩散区域OLC的掺杂物的传导类型相反的掺杂物掺杂。
在备用间隔730以后，当对应的行选择信号SEL被激活到逻辑高状态而复位控制信号RX被设置为逻辑高状态时，选择一行。而后，复位控制信号RX激活为逻辑低状态，用于将第一电源电压VDD耦接到浮动扩散结点FD。
在图7中用于读出复位电平的点，源极跟随器晶体管SF和选择晶体管SG操作以输出对应于各个存储在浮动扩散结点FD的电荷的复位信号VRES。在图9中，通过ADC618输入这种复位信号VRES。
而后，将第二传递控制信号TX2激活为逻辑高状态，并将第一传递控制信号TX1设置为负电平。在时间间隔740中，利用这种控制信号TX2和TX1，将存储在电荷存储电容OLC中的电荷传递到浮动扩散结点FD。图8D示出了在这种从电荷存储电容OLC到浮动扩散结点FD的电荷传递期间中的能量分布。
随后，在将存储在电荷存储电容OLC中的电荷全部传递到浮动扩散结点FD之后，将第二传递控制信号TX2设置为逻辑低状态，并将第一传递控制信号TX1设置为零电平。在图7中用于信号电平的读出的点，源极跟随器晶体管SF和行选择晶体管SG输出与浮动扩散结点FD中的各个电荷对应的图像信号VSIG。在图9中，通过ADC 618输入这种图像信号VSIG。
在相关双精度采样技术中，所述ADC 618使用模拟复位和图像信号VRES和VSIG，用来产生在这种信号VRES和VSIG之间的差的数字信号。在这种方式中，即使在全局性快门操作中，类似于滚动快门操作，在图像信号VSIG之前立刻读出对应于图像信号VSIG的复位信号VRES。
从而，在复位和图像信号VRES和VSIG之间的差的数字信号中，噪声被最小化。这种低噪声有利地提高图像质量。转换的数字信号被输出到数字信号处理器(未示出)和为了进一步处理而进行内插。所述数字信号处理器产生适合于诸如LCD的显示器的分辨率的驱动信号，用于在显示器上显示由APS阵列602获取的图像。
在这种方式中，在图像信号VSIG之前立刻产生复位信号VRES，用于减少在随后的CDS(相关双精度采样)中的噪声。此外，表面掺杂区域DCPR防止了来自电荷存储电容OLC的暗电流，从而使具有长备用时间的行不会在全局性快门操作中丢失电荷。因而，即使当有源像素传感器列阵602具有大量的行时，仍然在全局性快门操作中维护了图片质量。
前面只是示例而不是用于限制。例如，这里仅通过示例描述和阐述了任意个数或任何一个元件。此外，这里仅示例性的描述和阐述了某类型的设备或某类型的材料。而且，描述了本发明用在CMOS图像传感器中的使用。但是，本发明可以被用于其他类型的图像传感器。
本发明仅在下面的权利要求和其等同的定义中被限定。
本申请要求在韩国专利局申请的申请号为10-2005-053017，申请日为2005年6月20日的专利申请的优先权，并在此处作为参考引用其所公开的全部内容。
Claims (20)
1.一种图像传感器的像素电路，包括：
用于从入射光产生电荷的光电转换单元；
用于存储由光电转换单元产生的电荷的电荷存储单元；
浮动扩散结点，在复位之后接收来自所述电荷存储单元的电荷；
位于光电转换单元和电荷存储单元之间的第一传递晶体管；
位于在电荷存储单元和所述浮动扩散结点的第二传递晶体管；
其中，第一和第二传递晶体管各自具有形成在半导体衬底中的第一传导类型的相应源/漏区域；以及
与所述第一传导类型相反的第二传导类型的表面掺杂区域，其中所述表面掺杂区域形成在半导体衬底中的将所述传递晶体管的栅极结构分开的部分中，并且其中所述表面掺杂区域仅与半导体衬底内的电荷存储单元相邻。
2.如权利要求1所述的像素电路，其中第一传导类型为N型，而第二传导类型为P型。
3.如权利要求1所述的像素电路，其中所述电荷存储单元是具有由第一传递晶体管的所述栅极结构形成的第一结点的电容。
4.如权利要求3所述的像素电路，其中所述电容包括在该半导体衬底中形成的电容扩散区域。
5.如权利要求4所述的像素电路，其中
该表面掺杂区域形成于电容扩散区域中的位于第一和第二传递晶体管的所述栅极结构之间的部分中。
6.如权利要求5所述的像素电路，其中所述表面掺杂区域是用与形成第一和第二传递晶体管的源极/漏极的电容扩散区域相反的方式进行掺杂的，用于在该电容保留来自光电转换单元的电荷的同时减少暗电流。
7.如权利要求1所述的像素电路，其中驱动器产生具有第一组电平的控制信号至第一和第二传递晶体管，从而在将从光电转换单元产生的电荷传送到电荷存储单元之前，电荷存储单元首先复位以产生复位信号，以及驱动器产生具有第二组电平的控制信号至第一和第二传递晶体管，从而将来自电荷存储单元的电荷传送到浮动扩散结点，用于在产生复位信号之后产生图像信号。
8.如权利要求1所述的像素电路，还包括：
复位晶体管，耦接到浮动扩散结点，用于复位浮动扩散结点；以及
源极跟随器晶体管和选择晶体管，耦接到所述浮动扩散结点，用于输出与存储在所述浮动扩散结点的电荷量相对应的信号。
9.如权利要求1所述的像素电路，其中所述光电转换单元是光电二极管，且其中的图像传感器是CMOS(互补型金属氧化物半导体)图像传感器。
10.一种图像传感器，包括：
多个像素电路的有源像素传感器阵列，每个像素电路包括：
各自的光电转换单元，用于从入射光产生各自的电荷；
各自的电荷存储单元，用于存储由各自的光电转换单元产生的各自的电荷；
各自的浮动扩散结点，在复位之后接收来自各自的电荷存储单元的各自的电荷；
各自的第一传递晶体管，位于在各自的光电转换单元和各自的电荷存储单元之间；
各自的第二传递晶体管，位于在各自的电荷存储单元和各自的浮动扩散结点；
其中，各自的第一和第二传递晶体管各自具有形成在半导体衬底中的第一传导类型的相应源/漏区域；以及
与所述第一传导类型相反的第二传导类型的各自的表面掺杂区域，其中所述各自的表面掺杂区域形成在半导体衬底中的将各自的传递晶体管的栅极结构分开的部分中，并且其中所述表面掺杂区域仅与半导体衬底内的电荷存储单元相邻；以及
驱动器，用于产生对各自的电荷传递进行定时的控制信号。
11.如权利要求10所述的图像传感器，其中第一传导类型为N型，而第二传导类型为P型。
12.如权利要求10所述的图像传感器，其中所述驱动器产生具有第一组电平的控制信号至各自的第一和第二传递晶体管，从而在将由各自的光电转换单元产生的各自的电荷传递到各自的电荷存储单元之前，各自的电荷存储单元首先复位以产生各自的复位信号，以及产生具有第二组电平的控制信号至各自的第一和第二传递晶体管，从而将来自各自的电荷存储单元的各自的电荷传递到各自的浮动扩散结点，用于在产生各自的复位信号之后产生各自的图像信号。
13.如权利要求10所述的图像传感器，其中所述驱动器产生具有第一组电平的控制信号至各自的第一和第二传递晶体管，从而对于全局性快门操作中的像素电路阵列，将来自各自的光电转换单元的各自的电荷同时传递到各自的电荷存储单元，并且产生具有第二组电平的控制信号，从而对于每次所述阵列所选的行，将各自的电荷从各自的电荷存储单元传递到各自的浮动扩散结点。
14.如权利要求13所述的图像传感器，其中对于所述阵列的任何未选行，各自的电荷仍然存储在各自的电荷存储单元中。
15.如权利要求14所述的图像传感器，其中各自的电荷存储单元是具有用各自的第一传递晶体管的所述栅极结构形成的第一结点的电容。
16.如权利要求15所述的图像传感器，其中所述电容包括形成于所述半导体衬底中的电容扩散区域。
17.如权利要求16所述的图像传感器，其中
表面掺杂区域形成于电容扩散区域中的位于各自的第一和第二传递晶体管的栅极结构之间的部分中。
18.如权利要求17所述的图像传感器，其中所述表面掺杂区域是用与形成各自的第一和第二晶体管的源极/漏极的电容扩散区域相反的方式进行掺杂，用于在电容保留在未选行中的各自的电荷的同时减少暗电流。
19.如权利要求10所述的图像传感器，其中每个像素电路还包括：
各自的复位晶体管，耦接到各自的浮动扩散结点，用于复位各自的浮动扩散结点；以及
各自的源极跟随器晶体管和各自的选择晶体管，耦接到各自的浮动扩散结点，用于输出与在各自的浮动扩散结点上所存储的各自电荷量相对应的各自的信号。
20.如权利要求10所述的图像传感器，其中的各自的光电转换单元是光电二极管，且其中，图像传感器是CMOS(互补性金属氧化物半导体)图像传感器。
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