KR102290502B1 - 이미지 센서 및 이의 제조 방법 - Google Patents
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Abstract
본 발명의 실시예에 따른 이미지 센서는 기판, 상기 기판 내에 배치된 광전 변환 소자, 상기 기판 내에 상기 광전 변환 소자와 이격된 제 1 저장 영역, 상기 제 1 저장 영역 상에 배치된 게이트, 상기 게이트를 덮는 차광막, 및 상기 게이트와 상기 차광막 사이에 개재되고, 상기 기판의 상부면으로 연장되는 유전막, 상기 기판 상에 상기 차광막을 덮는 층간 절연 구조체, 및 상기 층간 절연 구조체 상에 상기 광전 변환 소자과 서로 중첩되도록 위치하는 마이크로 렌즈를 포함하되, 상기 게이트의 측벽에 인접하는 상기 차광막의 측벽은 상기 유전막의 상부면으로부터 수직으로 연장되는 제 1 두께를 갖고, 상기 차광막의 상기 제 1 두께는 상기 게이트 상에 위치하는 상기 차광막의 제 2 두께보다 두껍다.
Description
본 발명은 이미지 센서 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 셔터 게이트를 포함하는 이미지 센서 및 이의 제조 방법에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 상기 이미지 센서는 CCD(Charge coupled device) 형 및 CMOS(Complementary metal oxide semiconductor) 형으로 분류될 수 있다. 상기 CMOS 형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. 상기 CIS는 2차원적으로 배열된 복수개의 화소들을 구비한다. 상기 화소들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 상기 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
더 높은 동적 범위를 필요로 하는 애플리케이션들(applications)이 요구되면서, 화소의 기능적 동작들(예를 들어, 전자 셔터링(electronic shuttering))을 증가시키기 위해 추가 게이트들을 사용한다.
본 발명이 해결하고자 하는 과제는 셔틀 효율이 보다 개선된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 감도가 더욱 개선된 이미지 센서의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 이미지 센서는 기판, 상기 기판 내에 배치된 광전 변환 소자, 상기 기판 내에 상기 광전 변환 소자와 이격된 제 1 저장 영역, 상기 제 1 저장 영역 상에 배치된 게이트, 상기 게이트를 덮는 차광막, 및 상기 게이트와 상기 차광막 사이에 개재되고, 상기 기판의 상부면으로 연장되는 유전막, 상기 기판 상에 상기 차광막을 덮는 층간 절연 구조체, 및 상기 층간 절연 구조체 상에 상기 광전 변환 소자과 서로 중첩되도록 위치하는 마이크로 렌즈를 포함하되, 상기 게이트의 측벽에 인접하는 상기 차광막의 측벽은 상기 유전막의 상부면으로부터 수직으로 연장되는 제 1 두께를 갖고, 상기 차광막의 상기 제 1 두께는 상기 게이트 상에 위치하는 상기 차광막의 제 2 두께보다 두껍다.
본 발명의 실시예에 따른 이미지 센서의 제조 방법은 화소영역과 주변회로 영역을 포함하는 기판 상에 게이트 전극을 형성하는 것, 상기 기판 상에 상기 게이트 전극의 표면을 덮도록 유전막을 형성하는 것, 상기 주변회로 영역 상에 형성된 상기 유전막을 제거하여, 상기 주변회로 영역의 상기 기판 내에 형성된 불순물 영역을 노출시키는 것, 상기 불순물 영역 내에 실리사이드막을 형성하는 것, 상기 기판 상에 상기 유전막에 덮인 상기 게이트 전극을 노출시키는 개구부를 갖는 층간 절연막을 형성하는 것, 에치백 공정을 수행하여, 상기 개구부에 노출된 상기 유전막의 상부면을 리세스하는 것, 및 상기 개구부에 금속물질을 채워 차광막을 형성하는 것을 포함한다.
본 발명의 실시예에 따른 이미지 센서는 전하 저장 영역에 광이 입사되는 것을 차폐하기 위한 차광막을 포함한다. 셔터 게이트의 측벽들을 덮는 상기 차광막의 제 1 두께는 상기 셔터 게이트의 상부면을 덮는 상기 차광막의 제 2 두께보다 두껍다. 따라서, 상기 셔터 게이트의 측벽들로 입사되는 광이 상기 전하 저장 영역으로 입사되는 것을 막을 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 회로도이다.
도 2는 본 발명의 제 1 내지 제 4 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 3a는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 3b는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 3a의 A 부분의 확대도이다.
도 4a는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 4b는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 4a의 B 부분의 확대도이다.
도 5a는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 5b는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 5a의 C 부분의 확대도이다.
도 6a는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 6b는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 6a의 A 부분의 확대도이다.
도 7은 본 발명의 실시예 5에 따른 이미지 센서를 나타낸 평면도이다.
도 8은 본 발명의 실시예 5에 따른 이미지 센서를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ' 및 Ⅵ-Ⅵ' 방향으로 자른 단면도이다.
도 9a 내지 도 9i는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 10a 내지 도 10g는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 11a 내지 도 11f는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 12a 내지 도 12e는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 13 내지 도 17은 본 발명의 실시 예들에 따른 이미지 센서가 적용된 멀티미디어 장치의 예들을 보여준다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 이미지 처리 시스템을 도시한 블록도이다.
도 2는 본 발명의 제 1 내지 제 4 실시예들에 따른 이미지 센서를 나타낸 평면도이다.
도 3a는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 3b는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 3a의 A 부분의 확대도이다.
도 4a는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 4b는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 4a의 B 부분의 확대도이다.
도 5a는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 5b는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 5a의 C 부분의 확대도이다.
도 6a는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 6b는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 6a의 A 부분의 확대도이다.
도 7은 본 발명의 실시예 5에 따른 이미지 센서를 나타낸 평면도이다.
도 8은 본 발명의 실시예 5에 따른 이미지 센서를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ' 및 Ⅵ-Ⅵ' 방향으로 자른 단면도이다.
도 9a 내지 도 9i는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 10a 내지 도 10g는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 11a 내지 도 11f는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 12a 내지 도 12e는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 13 내지 도 17은 본 발명의 실시 예들에 따른 이미지 센서가 적용된 멀티미디어 장치의 예들을 보여준다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 이미지 처리 시스템을 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서(APS) 어레이의 회로도이다.
도 1을 참조하면, 5개의 NMOS 트랜지스터들을 포함하는 단위 화소(P)는 빛을 받아 광전하를 생성 및 축적하는 광전 변환 소자(110)와, 광전 변환 소자(110)에 입사된 광 신호를 독출하는 독출 소자들을 포함할 수 있다. 독출 소자들은 리셋(reset) 소자(160), 증폭 소자(170) 및 선택(select) 소자(180)를 포함할 수 있다.
상기 광전 변환 소자(110)는 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 상기 광전 변환 소자(110)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode: PPD) 및 이들의 조합을 포함할 수 있다.
상기 광전 변환 소자(110)는 셔터 소자(SG; 120)와 연결된다. 상기 셔터 소자(120)는 상기 광전 변환 소자(110)에 생성 및 축적된 전하를 제 1 검출 소자(130)로 전달할 수 있다. 상기 셔터 소자(120)는 제 2 검출 소자(140)로 전달하는 트랜스퍼 소자(150)와 연결된다.
상기 제 1 검출 소자(130)는 전하 저장 영역으로 이용할 수 있으며, 상기 광전 변환 소자(110)에서 축적된 전하를 전송받는다. 상기 제 1 검출 소자(130)는 상기 광전 변환 소자(110)보다 더 큰 전하 저장 능력을 가질 수 있다. 상기 광전 변환 소자(110)에서 생성 및 축적된 전하가 상기 제 1 검출 소자(130)로 한번에 전송될 수 있다.
상기 제 1 검출 소자(130)에 축적된 전하는 상기 트랜스퍼 소자(TG; 150)을 통하여 상기 제 2 검출 소자(140)로 전송된다. 상기 제 2 검출 소자(140)는 플로팅 확산 영역(FD: Floating Diffusion region)으로 이용할 수 있다. 그리고 상기 제 2 검출 소자(140)는 전하를 누적적으로 저장한다. 상기 제 2 검출 소자(140)는 상기 제 1 검출 소자(130)보다 더 큰 전하 저장 능력을 가질 수 있다. 상기 제 1 검출 소자(130)에 저장된 전하가 상기 제 2 검출 소자(140)로 한번에 전송될 수 있다. 상기 광전 변화 소자(110)에서 생성된 전하가 상기 제 1 검출 소자(130)를 통해 상기 제 2 검출 소자(140)로 한번에 전송되어, 순차적으로 전하가 전송될 때 전송시간의 지연으로 인해 발생될 수 있는 이미지 왜곡의 문제점을 해결할 수 있다. 상기 제 2 검출 소자(140)는 증폭 소자(170)와 전기적으로 연결되어 있어, 상기 증폭 소자(170)를 제어한다.
상기 리셋 소자(160)는 상기 제 2 검출 소자(140)를 주기적으로 리셋시킨다. 상기 리셋 소자(160)의 소오스는 상기 제 2 검출 소자(140)와 연결되며, 드레인은 전압(VDD)에 연결된다. 그리고 상기 리셋 소자(160)는 리셋 신호(RX(i))에 의해 제공되는 바이어스에 의해 구동된다. 상기 리셋 신호(RX(i))에 의해 제공되는 바이어스에 의해, 상기 리셋 소자(160)가 턴 온되면, 상기 리셋 소자(160)의 드레인과 연결된 전원 전압(VDD)이 상기 제 2 검출 소자(140)로 전달된다. 따라서, 상기 리셋 소자(160)가 턴 온시, 상기 제 2 검출 소자(140)를 리셋시킬 수 있다.
상기 증폭 소자(170)는 상기 단위 화소(P) 외부에 위치하는 정전류원(미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 상기 제 2 검출 소자(140)의 전기적 포텐셜의 변화를 증폭하고 이를 출력 라인(Vout)으로 출력한다.
도면 상으로 도시하지 않았지만, 상기 리셋 소자(160)와 상기 증폭 소자(170) 사이에 엑티브 콘택(미도시)이 배치될 수 있다. 엑티브 콘택은 상기 단위 화소(P)에 전압을 걸어줄 수 있다.
상기 선택 소자(180)는 행 단위로 읽어낼 상기 단위 화소(P)를 선택하는 역할을 한다. 상기 선택 소자(180)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되며, 상기 선택 소자(180)가 턴 온되면, 상기 증폭 소자(170)의 드레인과 연결된 전원 전압이 상기 선택 소자(180)의 드레인으로 전달된다.
그리고, 상기 셔터 소자(120), 상기 트랜스퍼 소자(150), 상기 리셋 소자(160), 및 상기 선택 소자(180)의 구동 신호 라인들(TX(i), TX(ii), RX(i), SEL(i))은 동일한 행에 포함된 단위 화소들이 동시에 구동되도록 행 방향(수평 방향)으로 연장된다.
도 2는 본 발명의 제 1 내지 제 4 실시예들에 따른 이미지 센서를 나타낸 평면도이다. 도 3a는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 3b는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 3a의 A 부분을 나타낸 확대도이다.
도 2 및 도 3a를 동시에 참조하면, 반도체 기판(10)은 화소영역(PR1) 및 주변회로 영역(PR2)을 포함한다. 상기 반도체 기판(10)은 예를 들어, P형일 수 있다. 상기 반도체 기판(10)에 소자 분리막들(13)이 배치된다. 상기 화소영역(PR1)에 배치된 상기 소자 분리막들(13)은 복수개의 단위 화소들(P)을 위한 제 1 활성 영역들(11)을 정의할 수 있다.
상기 화소영역(PR1)의 상기 반도체 기판(10) 내에 광전 변환 소자(PD)가 배치될 수 있다. 상기 광전 변환 소자(PD)는 포토다이오드일 수 있다. 상기 광전 변환 소자(PD)는 제 1 불순물 영역(15a)과 제 2 불순물 영역(15b)을 포함할 수 있다. 상기 제 1 불순물 영역(15a)은 상기 반도체 기판(10)의 상부면으로부터 깊게 형성될 수 있다. 상기 제 2 불순물 영역(15b)은 상기 반도체 기판(10)의 표면에 얇게 형성될 수 있다. 상기 제 1 불순물 영역(15a)과 상기 제 2 불순물 영역(15b)은 서로 다른 도전형을 포함할 수 있다. 예를 들어, 상기 제 1 불순물 영역(15a)은 N형의 불순물이 도핑될 수 있다. 상기 제 2 불순물 영역(15b)은 P형의 불순물이 도핑될 수 있다.
상기 화소영역(PR1)의 상기 반도체 기판(10) 내에 전하 저장 영역(14)이 배치될 수 있다. 상기 전하 저장 영역(14)은 상기 광전 변환 소자(PD)와 이격되게 배치될 수 있다. 상기 전하 저장 영역(14)은 상기 반도체 기판(10)의 상부면으로부터 가깝게 형성될 수 있다. 상기 전하 저장 영역(14)에 N형의 불순물이 도핑될 수 있다. 상기 전하 저장 영역(14)의 아래에 웰 영역(16)이 배치될 수 있다. 상기 웰 영역(16)에 P형의 불순물이 도핑될 수 있다. 상기 광전 변환 소자(PD)와 상기 전하 저장 영역(14) 사이에 분리영역(18)이 배치될 수 있다. 상기 분리영역(18)에 P형의 불순물이 도핑될 수 있다.
상기 반도체 기판(10) 내에 상기 전하 저장 영역(14)과 이격되도록 플로팅 확산 영역(17)이 배치될 수 있다. 상기 플로팅 확산 영역(17)은 예를 들어, N형 불순물이 도핑될 수 있다. 상기 플로팅 확산 영역(17)은 하나의 도핑 영역으로 이루어져 있으며, 상기 광전 변환 소자(PD)보다 작은 면적을 가질 수 있다.
상기 화소영역(PR1)의 상기 반도체 기판(10) 상에 셔터 게이트(SG)가 배치될 수 있다. 상세하게, 상기 셔터 게이트(SG)는 상기 전하 저장 영역(14) 상에 상기 제 2 불순물 영역(15b)과 인접하게 배치될 수 있다. 상기 셔터 게이트(SG)는 셔터 게이트 절연막(21a)과 셔터 게이트 전극(21b)을 포함할 수 있다.
상기 반도체 기판(10) 상에 상기 셔터 게이트(SG)와 이격되게 트랜스퍼 게이트(TG)가 배치될 수 있다. 상세하게, 상기 트랜스퍼 게이트(TG)는 상기 플로팅 확산 영역(17)과 인접하며, 상기 전하 저장 영역(14)과 상기 플로팅 확산 영역(17) 사이에 배치될 수 있다. 상기 트랜스퍼 게이트(TG)는 트랜스퍼 게이트 절연막(23a)과 트랜스퍼 게이트 전극(23b)을 포함할 수 있다.
상기 주변회로 영역(PR2)의 상기 반도체 기판(10) 내에 제 3 불순물 영역들(19)이 배치될 수 있다. 상기 제 3 불순물 영역들(19)은 상기 소자 분리막들(13) 사이의 제 2 활성 영역(12) 내에 배치될 수 있다. 상기 제 3 불순물 영역들(19)은 소오스/드레인 영역 또는 웰 영역일 수 있다.
상기 주변회로 영역(PR2)의 상기 반도체 기판(10)의 상부면 상에 주변회로 게이트(PG)가 배치될 수 있다. 상기 주변회로 게이트(PG)는 주변회로 게이트 절연막(25a)과 주변회로 게이트 전극(25b)을 포함할 수 있다. 상기 주변회로 게이트(PG)의 측벽을 덮는 제 1 스페이서들(22)이 배치될 수 있다.
상기 주변회로 게이트 전극(25b)의 표면, 상기 플로팅 확산 영역(17) 및 상기 제 3 불순물 영역들(19)에 실리사이드막(35a)이 형성될 수 있다. 상기 실리사이드막(35a)은 실리콘으로 이루어진 상기 반도체 기판(10)과 금속 물질로 이루어진 콘택 비아들(52) 사이의 전기적 저항을 낮추기 위한 오믹층으로 사용될 수 있다.
상기 화소영역(PR1)의 상기 반도체 기판(10) 상에 유전막(31)이 형성될 수 있다. 상기 유전막(31)은 상기 반도체 기판(10)의 상부면과 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)의 상부면과 측면을 덮을 수 있다. 상기 유전막(31)은 상기 플로팅 확산 영역(17)의 일부분을 노출시킬 수 있다. 상기 유전막(31) 상에 상기 셔터 게이트(SG)를 덮는 차광막(45)이 배치될 수 있다. 상세하게, 상기 차광막(45)은 상기 셔터 게이트(SG)의 상부면 및 측면을 덮는 상기 유전막(31)을 덮을 수 있다. 상기 차광막(45)의 바닥면과 접촉하는 상기 유전막(31)의 상부면이 리세스될 수 있다. 상기 차광막(45)의 바닥면은 상기 반도체 기판(10)의 상부면을 덮는 상기 유전막(31)의 상부면보다 아래에 위치할 수 있다. 이에 따라, 도 3b를 참조하면, 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 바닥면 사이의 상기 유전막(31)의 제 2 두께(T2)는 상기 차광막(45)이 덮이지 않은 상기 반도체 기판(10)의 상부면과 상기 유전막(31)의 상부면 사이의 상기 유전막(31)의 제 1 두께(T1)보다 얇을 수 있다.
상기 셔터 게이트(SG)의 측벽들 상의 상기 차광막(45)의 제 1 두께(t1)는 상기 셔터 게이트(SG) 상에 위치하는 상기 차광막(45)의 제 2 두께(t2)보다 두꺼울 수 있다. 상세하게, 상기 차광막(45)의 상기 제 1 두께(t1)은 리세스된 상기 유전막(31)의 상부면으로부터 수직으로 연장되는 상기 차광막(45)의 측벽들의 두께이고, 상기 차광막(45)의 측벽들은 상기 차광막(45)의 바닥면과 상기 차광막(45)의 상부면 사이를 수직으로 연결할 수 있다. 상기 차광막(45)의 상기 제 2 두께(t2)는 상기 셔터 게이트 전극(21b) 상에 형성된 상기 유전막(31)의 상부면과 상기 차광막(45)의 상부면 사이의 두께이다. 상기 유전막(31)은 실리콘 질화막(SiN)일 수 있다. 상기 차광막(45)은 텅스텐막 또는 알루미늄막일 수 있다. 상기 차광막(45)의 상기 제 1 두께(t1)를 정의하는 상기 차광막(45)의 상부면은 상기 차광막(45)의 상기 제 2 두께(t2)를 정의하는 상기 차광막(45)의 상부면과 동일한 평면 상에 위치할 수 있다.
상기 차광막(45)은 상기 광전 변환 소자(PD)로 광이 입사되는 동안, 상기 광이 상기 전하 저장 영역(14)으로 입사하는 것을 막아준다. 상기 전하 저장 영역(14)에 상기 광이 입사되면 상기 전하 저장 영역(14)에 저장된 신호 전하 값이 변하여 정확한 영상 신호를 출력할 수 없다. 즉, 이미지가 왜곡되어 정확한 영상을 얻을 수 없다. 상기 셔터 게이트(SG)는 광을 차폐하는 역할을 할 수 있어, 상기 셔터 게이트(SG) 상에 입사되는 광은 상기 셔터 게이트(SG) 및 상기 차광막(45)에 의해 이중으로 차단될 수 있다. 이에 반해, 상기 셔터 게이트(SG)의 측벽들로 입사되는 광은 상기 차광막(45) 만으로 상기 광을 차단하게 된다. 이에 따라, 상기 광을 차폐하는데 상기 셔터 게이트(SG)의 상부에 비해 상기 셔터 게이트(SG)의 측벽들이 취약하게 된다.
본 발명의 일 실시예에 따르면, 상기 차광막(45)의 상기 제 1 두께(t1)는 상기 차광막(45)의 상기 제 2 두께(t2)보다 두꺼워 상기 셔터 게이트(SG)의 측벽들로 입사되는 광을 차폐하는데 보다 효과적일 수 있다. 상기 셔터 게이트(SG)의 측벽들로 입사하여 상기 차광막(45)에 반사된 상기 광은 상기 광전 변환 소자(PD)로 재입사될 수 있다. 따라서, 이미지 왜곡 없이 정확한 영상을 얻을 수 있다.
한편, 상기 유전막(31)의 제 2 두께(T2)는 상기 유전막(31)의 제 1 두께(T1)보다 얇게 형성하여, 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 바닥면 사이의 상기 유전막(31)으로 입사되는 산란광을 최소화할 수 있다. 따라서, 상기 전하 저장 영역(14)으로 상기 산란광이 입사되는 것을 방지할 수 있다.
다시 도 3a를 참조하면, 상기 반도체 기판(10) 상에 층간 절연 구조체(70)가 배치될 수 있다. 상기 층간 절연 구조체(70)는 제 1 층간 절연막(40), 제 2 층간 절연막(50) 및 제 3 층간 절연막(60)을 포함할 수 있다. 상기 제 1 층간 절연막(40)은 상기 반도체 기판(10) 상에 상기 셔터 게이트(SG), 상기 트랜스퍼 게이트(TG) 및 상기 주변회로 게이트(PG)를 덮을 수 있다. 상기 제 1 층간 절연막(40)은 상기 차광막(45)의 상부면을 노출시킬 수 있다. 상기 제 1 층간 절연막(40) 상에 상기 제 2 층간 절연막(50)이 배치될 수 있다. 상기 콘택 비아들(52)은 상기 제 1 및 제 2 층간 절연막들(40, 50)을 관통할 수 있다. 상기 화소영역(PR1)에 배치된 상기 콘택 비아(52)는 상기 플로팅 확산 영역(17)에 형성된 상기 실리사이드막(35a) 접촉하여 전기적으로 연결될 수 있다. 상기 주변회로 영역(PR2)에 배치된 상기 콘택 비아(52)는 상기 제 3 불순물 영역(19)에 형성된 상기 실리사이드막(35a)과 접촉하여 전기적으로 연결될 수 있다. 상기 제 2 층간 절연막(50) 상에 상기 콘택 비아들(52)과 접촉하는 배선들(54)이 배치될 수 있다. 상기 제 2 층간 절연막(50) 상에 상기 배선들(54)을 덮는 상기 제 3 층간 절연막(60)이 배치될 수 있다.
상기 화소영역(PR1)의 상기 제 3 층간 절연막(60) 상에 컬러 필터(81)가 배치될 수 있다. 상기 컬러 필터(81)는 상기 광전 변환 소자(PD)와 대응되게 배치될 수 있다. 상기 제 3 층간 절연막(60) 상에 상기 컬러 필터(81)를 덮는 평탄화막(83)이 배치될 수 있다. 상기 평탄화막(83)은 복수의 굴절막들을 포함할 수 있다. 상기 평탄화막(83) 상에 마이크로 렌즈(85)가 배치될 수 있다. 상기 마이크로 렌즈(85)는 상기 컬러 필터(81)와 중첩되게 배치될 수 있다.
도 4a는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 4b는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 4a의 B 부분을 나타낸 확대도이다. 도 4a 및 도 4b에 도시된 실시예 2에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 4a를 참조하면, 상기 화소영역(PR1)의 상기 반도체 기판(10) 상에 제 1 유전막(34)이 형성될 수 있다. 상기 제 1 유전막(34)은 상기 반도체 기판(10)의 상부면과 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)의 상부면과 측면을 컨포말하게 덮을 수 있다. 상기 셔터 게이트(SG)의 측벽들을 덮은 상기 제 1 유전막(34)의 측벽들 상에 제 2 스페이서들(44)이 배치될 수 있다. 상기 제 2 스페이서들(44)은 상기 제 1 유전막(34)으로부터 차례로 적층된 제 2 유전 패턴(36a)과 제 3 유전 패턴(37a)을 포함할 수 있다. 상기 차광막(45)에 노출된 상기 제 1 유전막(34) 상에 제 2 유전막(36) 및 제 3 유전막(37)이 적층될 수 있다. 상기 제 2 유전막(36)과 상기 제 3 유전막(37)은 실리사이드 방지막(Silicide Blocking Layer; SBL)일 수 있다. 상기 제 2 유전 패턴(36a)과 상기 제 2 유전막(36)은 동일한 물질을 포함할 수 있으며, 동일한 두께를 가질 수 있다. 상기 제 3 유전 패턴(37a)과 상기 제 3 유전막(37)은 동일한 물질을 포함할 수 있으며, 동일한 두께를 가질 수 있다. 상기 제 1 유전막(34)은 실리콘 질화막(SiN)일 수 있다. 상기 제 2 유전막(36)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 3 유전막(37)은 실리콘 산질화막(SiON)일 수 있다.
도 4a 및 도 4b를 동시에 참조하면, 상기 셔터 게이트(SG) 상에 상기 제 1 유전막(34) 및 상기 제 2 스페이서들(44)을 덮는 상기 차광막(45)이 배치될 수 있다. 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 바닥면 사이의 상기 제 1 유전막(34)의 제 2 두께(T2)는 상기 차광막(45)이 덮이지 않은 상기 반도체 기판(10)의 상부면 상에 형성된 상기 유전막(31)의 상기 제 1 두께(T1)보다 얇을 수 있다. 상기 유전막(31)의 상기 제 1 두께(T1)는 상기 제 1 유전막(34), 상기 제 2 유전막(36) 및 상기 제 3 유전막(37)의 두께의 합이다.
상기 셔터 게이트(SG)의 측벽들 상의 상기 차광막(45)의 상기 제 1 두께(t1)는 상기 셔터 게이트 전극(21b) 상부를 덮는 상기 차광막(45)의 상기 제 2 두께(t2)보다 두꺼울 수 있다. 상기 차광막(45)의 상기 제 1 두께(t1)는 상기 반도체 기판(10) 상에 형성된 상기 제 1 유전막(34)의 상부면과 상기 차광막(45)의 상부면 사이의 두께이고, 상기 차광막(45)의 상기 제 2 두께(t2)는 상기 셔터 게이트 전극(21b) 상에 형성된 상기 제 1 유전막(34)의 상부면과 상기 차광막(45)의 상부면 사이의 두께이다. 상기 제 1 유전막(34)의 상부면과 상기 차광막(45)의 바닥면은 동일한 평면 상에 위치할 수 있다.
다시 도 4a를 참조하면, 상기 주변회로 영역(PR2)의 상기 반도체 기판(10) 상에 상기 제 3 유전막(37)이 컨포말하게 형성될 수 있다. 상기 제 3 유전막(37)은 상기 주변회로 게이트(PG)의 상부면 및 측벽들을 덮을 수 있다.
상기 반도체 기판(10) 상에 상기 제 1 내지 제 3 층간 절연막들(40, 50, 60)을 포함하는 상기 층간 절연 구조체(70)가 배치될 수 있다. 상기 콘택 비아들(52)은 상기 제 1 층간 절연막(40), 상기 제 2 층간 절연막(50) 및 상기 제 3 유전막(37)을 관통하여 상기 실리사이드막들(35a)과 전기적으로 연결될 수 있다. 상기 콘택 비아들(52)은 상기 제 3 층간 절연막(60) 상에 배치된 배선들(54)과 접촉하여 전기적으로 연결될 수 있다. 상기 화소영역(PR1)의 상기 층간 절연 구조체(70) 상에 상기 평탄화막(83), 상기 컬러 필터(81) 및 상기 마이크로 렌즈(85)가 배치될 수 있다.
도 5a는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 5b는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 5a의 C 부분을 나타낸 확대도이다. 도 5a 및 도 5b에 도시된 실시예 3에서, 실시예 1 및 실시예 2와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 5a를 참조하면, 상기 제 1 유전막(34)은 상기 반도체 기판(10)의 상부면과 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)의 상부면 및 측벽들을 컨포말하게 덮을 수 있다. 상기 제 1 유전막(34) 상에 상기 제 2 유전막(36)이 컨포말하게 형성될 수 있다. 상기 셔터 게이트(SG)의 측벽들을 덮는 상기 제 2 유전막(36)의 측벽들 상에 상기 제 3 유전 패턴들(37a)이 배치될 수 있다. 상기 제 3 유전막(37)은 상기 반도체 기판(10) 상부면 상에 상기 플로팅 확산 영역(17)을 덮도록 형성될 수 있다.
상기 차광막(45)은 상기 제 2 유전막(36) 상에 상기 제 3 유전 패턴들(37a)과 상기 셔터 게이트(SG)를 덮도록 형성된다. 상기 차광막(45)의 양 측에 위치하는 바닥면들은 제 1 바닥면들(38)과 제 2 바닥면들(42)을 포함할 수 있다. 상기 차광막(45)의 제 1 바닥면들(38)은 상기 제 1 유전막(34)의 상부면보다 아래에 위치하고, 상기 반도체 기판(10)의 상부면보다 위에 위치할 수 있다. 상기 차광막(45)의 상기 제 1 바닥면들(38)과 상기 제 3 유전 패턴들(37a) 사이에 위치하는 상기 차광막(45)의 제 2 바닥면들(42)은 상기 제 1 바닥면들(38)보다 상기 반도체 기판(10)의 상부면으로부터 위에 위치하고, 상기 제 2 유전막(36)의 상부면과 동일한 평면 상에 위치할 수 있다.
도 5a 및 도 5b를 동시에 참조하면, 상기 차광막(45)의 상기 제 1 바닥면들(38)과 상기 차광막(45)의 상부면 사이의 상기 차광막(45)의 제 1 두께(t1)는 상기 셔터 게이트 전극(21b)의 상부를 덮는 상기 차광막(45)의 상기 제 2 두께(t2)보다 두꺼울 수 있다. 상기 차광막(45)의 상기 제 2 바닥면들(42)과 상기 차광막(45)의 상부면 사이의 상기 차광막(45)의 제 3 두께(t3)는 상기 차광막(45)의 상기 제 1 두께(t1) 보다 얇고, 상기 차광막(45)의 상기 제 2 두께(t2)보다 두꺼울 수 있다.
한편, 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 상기 제 1 바닥면(38) 사이의 상기 제 1 유전막(34)의 상기 제 2 두께(T2)는 상기 차광막(45)이 덮이지 않은 상기 유전막(31)의 상기 제 1 두께(T1)보다 얇을 수 있다. 상기 유전막(31)은 상기 제 1 유전막(34)과 상기 제 2 유전막(36)의 두께의 합이다. 상기 유전막(31)의 제 3 두께(T3)는 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 상기 제 2 바닥면(42) 사이의 두께이다. 상기 유전막(31)의 상기 제 3 두께(T1)는 상기 유전막(31)의 상기 제 1 두께(T1)와 같을 수 있다.
도 6a는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 6b는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 6a의 D 부분을 나타낸 확대도이다. 도 6a 및 도 6 b에 도시된 실시예 4에서, 실시예 3과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 6a를 참조하면, 상기 화소영역(PR1)의 상기 반도체 기판(10) 상에 차례로 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)를 덮는 상기 제 1 유전막(34) 및 상기 제 2 유전막(36)이 형성된다. 상기 제 1 유전막(34) 및 상기 제 2 유전막(36)은 상기 플로팅 확산 영역(17)을 노출시킬 수 있다. 상기 제 2 유전막(36)과 상기 차광막(45) 사이에 상기 제 3 유전막(37)이 개재될 수 있다. 상기 제 3 유전막(37)은 상기 광전 변환 소자(PD)를 덮는 상기 제 2 유전막(36)의 상부면 상으로 연장될 수 있다. 상기 제 3 유전막(37)은 상기 반도체 기판(10) 상부면 상에 상기 플로팅 확산 영역(17)을 덮도록 형성될 수 있다.
상기 제 2 유전막(36) 상에 상기 셔터 게이트(SG)를 덮는 상기 차광막(45)이 배치될 수 있다. 상기 차광막(45)의 일측의 상기 제 1 바닥면(38)은 상기 제 1 유전막(34)의 상부면보다 아래와 위치하고, 상기 반도체 기판(10)의 상부면보다 위에 위치할 수 있다. 상기 차광막(45)의 일측의 상기 제 2 바닥면(42)은 상기 제 2 유전막(36)의 상부면과 동일한 평면 상에 위치할 수 있다. 상기 차광막(45)의 타측의 상기 차광막(45)의 제 3 바닥면(46)은 상기 제 3 유전막(37)의 상부면과 동일한 평면 상에 위치할 수 있다.
도 6a 및 도 6b를 동시에 참조하면, 상기 차광막(45)의 상기 제 1 바닥면(38)과 상기 차광막(45)의 상부면 사이의 상기 차광막(45)의 상기 제 1 두께(t1)는 상기 셔터 게이트 전극(21b)의 상부를 덮는 상기 차광막(45)의 상기 제 2 두께(t2)보다 두꺼울 수 있다. 상기 차광막(45)의 상기 제 2 바닥면(42)과 상기 차광막(45)의 상부면 사이의 상기 차광막(45)의 제 3 두께(t3)는 상기 차광막(45)의 상기 제 1 두께(t1) 보다 얇고, 상기 차광막(45)의 상기 제 2 두께(t2)보다 두꺼울 수 있다. 상기 차광막(45)의 상기 제 3 바닥면(46)과 상기 차광막(45)의 상부면 사이의 상기 차광막(45)의 제 4 두께(t4)는 상기 제 1 두께(t1)보다 얇고, 상기 제 3 두께(t3)보다 두꺼울 수 있다.
한편, 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 상기 제 1 바닥면(38) 사이의 상기 제 1 유전막(34)의 상기 제 2 두께(T2)는 상기 차광막(45)이 덮이지 않은 상기 유전막(31)의 상기 제 1 두께(T1)보다 얇을 수 있다. 상기 유전막(31)의 상기 제 1 두께(T1)는 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 상기 제 2 바닥면(42) 사이의 상기 유전막(31)의 상기 제 3 두께(T3)보다 얇을 수 있다. 상기 반도체 기판(10)의 상부면과 상기 차광막(45)의 상기 제 3 바닥면(46) 사이의 상기 유전막의 제 4 두께(T4)는 상기 유전막(31)의 상기 제 3 두께(T3)와 같을 수 있다. 상기 유전막(31)의 상기 제 1 두께(T1)는 상기 제 1 유전막(34) 및 상기 제 2 유전막(36)의 두께의 합이다. 상기 유전막(31)의 상기 제 3 두께(T3) 및 제 4 두께(T4)는 상기 제 1 내지 제 3 유전막들(34, 36, 37)의 두께의 합이다.
도 7은 본 발명의 실시예 5에 따른 이미지 센서를 나타낸 평면도이다. 도 8은 본 발명의 실시예 5에 따른 이미지 센서를 나타낸 것으로, 도 7의 Ⅲ-Ⅲ' 및 Ⅵ-Ⅵ' 방향으로 자른 단면도이다. 도 7 및 도 8에 도시된 실시예 5에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 7 및 도 8을 참조하면, 상기 기판(10) 상의 상기 차광막(45)이 상기 스토리지 게이트(SG)와 상기 트랜스퍼 게이트(TG)를 동시에 덮도록 형성될 수 있다. 상세하게, 상기 차광막(45)은 상기 스토리지 게이트(SG)의 상부면 및 측벽들을 덮으며, 상기 트랜스퍼 게이트(TG)의 상부면 및 상기 스토리지 게이트(SG)과 가깝게 인접하는 상기 트랜스퍼 게이트(TG)의 일측벽을 덮을 수 있다. 상기 스토리지 게이트(SG)와 상기 트랜스퍼 게이트(TG) 사이에 공간은 상기 차광막(45)으로 완전히 채우게 된다. 상기 차광막(45)과 접촉하는 상기 유전막(31)은 상기 차광막(45)에 노출되어 상기 제 1 층간 절연막(40)의 하부면과 접촉하는 상기 유전막(31) 보다 얇은 두께를 가질 수 있다.
도 9a 내지 도 9i는 본 발명의 실시예 1에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다.
도 9a를 참조하면, 반도체 기판(10)은 화소영역(PR1)과 주변회로 영역(PR2)을 포함할 수 있다. 상기 반도체 기판(10)은 P형의 불순물이 도핑될 수 있다. 상기 반도체 기판(10)에 소자 분리막들(13)을 형성하여 상기 반도체 기판(10)의 상기 화소영역(PR1)에 제 1 활성 영역(11) 및 상기 주변회로 영역(PR2)에 제 2 활성 영역(12)을 정의할 수 있다. 상기 소자 분리막들(13)은 상기 반도체 기판(10)에 트렌치들(미도시)을 형성하고, 상기 트렌치들에 산화물을 채워 형성될 수 있다. 상기 반도체 기판(10) 내에 전하 저장 영역(14) 및 웰 영역(16)을 형성한다. 상세하게, 상기 반도체 기판(10)으로부터 깊게 P형의 불순물을 도핑하여 상기 웰 영역(16)을 형성할 수 있고, 상기 반도체 기판(10)으로부터 얇게 N형의 불순물을 도핑하여 상기 웰 영역(16) 상에 상기 전하 저장 영역(14)을 형성할 수 있다. 상기 반도체 기판(10) 내에 분리영역(18)을 형성할 수 있다. 상기 분리영역(18)은 상기 전하 저장 영역(14)과 이격되며, 상기 전하 저장 영역(14)의 일측에 배치되게 형성될 수 있다. 상기 분리영역(18)은 P형의 불순물을 도핑하여 형성될 수 있다.
상기 반도체 기판(10) 상에 셔터 게이트(SG), 트랜스퍼 게이트(TG), 및 주변회로 게이트(PG)가 형성된다. 상세하게, 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)는 상기 화소영역(PR1)에 형성되고, 상기 주변회로 게이트(PG)는 상기 주변회로 영역(PR2)에 형성된다. 상기 셔터 게이트(SG)는 상기 분리영역(18) 및 상기 전하 저장 영역(14) 상에 위치하도록 형성될 수 있다. 상기 트랜스퍼 게이트(TG)는 상기 반도체 기판(10) 상의 상기 전하 저장 영역(14)의 타측에 인접하도록 형성될 수 있다. 상기 셔터 게이트(SG), 상기 트랜스퍼 게이트(TG) 및 상기 주변회로 게이트(PG)는 상기 반도체 기판(10) 상에 형성된 절연막(미도시) 및 게이트 전극막(미도시)을 패터닝하여 형성될 수 있다. 상기 셔터 게이트(SG)는 셔터 게이트 절연막(21a) 및 셔터 게이트 전극(21b)을 포함하고, 상기 트랜스퍼 게이트(TG)는 트랜스퍼 게이트 절연막(23a) 및 트랜스퍼 게이트 전극(23b)을 포함한다. 상기 주변회로 게이트(PG)는 주변회로 게이트 절연막(25a) 및 주변회로 게이트 전극(25b)을 포함한다.
상기 셔터 게이트(SG)와 상기 트랜스퍼 게이트(TG)를 덮는 이온 주입 마스크 패턴(미도시)을 형성하고, 상기 이온 주입 마스크 패턴 및 상기 주변회로 게이트(PG)에 노출된 상기 반도체 기판(10)에 N형 불순물을 도핑하는 이온주입 공정을 진행하다. 이에 따라, 상기 반도체 기판(10) 내에 상기 셔터 게이트(SG)에 인접하며 상기 소자 분리막(13)과 상기 분리영역(18) 사이에 제 1 불순물 영역(15a)이 형성되고, 상기 트랜스퍼 게이트(TG)에 인접하며 상기 전하 저장 영역(14)과 이격된 플로팅 확산 영역(17)이 형성될 수 있다. 상기 주변회로 게이트(PG)의 양 옆의 상기 반도체 기판(10) 내에 제 3 불순물 영역들(19)이 형성될 수 있다. 상기 제 3 불순물 영역들(19)은 소오스/드레인 영역들 또는 웰 영역들일 수 있다.
상기 제 1 불순물 영역(15a)을 형성한 후에, 상기 제 1 불순물 영역(15a)에 P형 불순물을 도핑하여 상기 제 1 불순물 영역(15a)보다 얇은 제 2 불순물 영역(15b)을 형성할 수 있다. 상기 제 1 불순물 영역(15a) 및 상기 제 2 불순물 영역(15b)을 광전 변환 소자(PD)일 수 있다.
도 9b를 참조하면, 상기 반도체 기판(10) 상에 유전막(31)을 형성한다. 상기 유전막(31)은 상기 반도체 기판(10) 상부면 및 상기 게이트들(SG, TG, PG)의 표면을 덮도록 컨포말하게 형성될 수 있다. 상기 유전막(31)은 실리콘 질화막일 수 있다.
도 9c를 참조하면, 상기 유전막(31) 상에 제 1 마스크 패턴(33)을 형성한다. 상세하게, 상기 제 1 마스크 패턴(33)은 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)를 덮고, 상기 플로팅 확산 영역(17)의 일부분 및 상기 주변회로 영역(PR2)의 상기 반도체 기판(10)이 노출되게 형성될 수 있다. 상기 제 1 마스크 패턴(33)에 노출된 상기 유전막(31)을 제거하고, 상기 유전막(31)이 제거된 상기 반도체 기판(10) 상부면 상에 제 1 금속막(35)을 형성한다. 상기 제 1 금속막(35)은 상기 플로팅 확산 영역(17)의 일부분을 덮고, 상기 주변회로 영역(PR2)의 상기 반도체 기판(10) 상부면 및 상기 주변회로 게이트(PG)의 표면을 덮을 수 있다. 상기 제 1 금속막(35)은 코발트(Co), 티타늄(Ti), 니켈(Ni), 또는 텅스텐(W)을 포함할 수 있다.
도 9d를 참조하면, 상기 제 1 금속막(35)이 증착된 상기 반도체 기판(10)에 급속 열처리(RPT: Rapid Thermal Process)등의 열처리를 수행하여 실리사이드막(35a)을 형성한다. 상기 실리사이드막(35a)은 상기 반도체 기판(10) 또는 상기 주변회로 게이트 전극(25b)에 포함된 실리콘과 상기 제 1 금속막(35)이 반응하여 형성될 수 있다. 따라서, 상기 실리사이드막(35a)은 상기 플로팅 확산 영역(17)의 일부분, 상기 제 3 불순물 영역들(19) 및 상기 주변회로 게이트 전극(25b)의 상부면 상에 형성될 수 있다. 상기 실리사이드막(35a)이 형성되면 상기 제 1 금속막(35)은 제거된다.
상기 제 1 마스크 패턴(33)에 노출된 상기 기판(10) 상에 보호 유전막(22)을 형성한다. 상기 보호 유전막(22)은 상기 실리사이드막(35a)을 덮을 수 있다. 상기 보호 유전막(22)은 상기 유전막(31)과 실질적으로 동일한 두께로 형성될 수 있으나, 이에 한정하지 않는다. 상기 보호 유전막(22)은 예를 들어, 실리콘 질화막일 수 있다.
도 9e를 참조하면, 상기 마스크 패턴(33)을 제거한 상기 반도체 기판(10) 상에 제 1 층간 절연막(40)을 형성한다. 상기 제 1 층간 절연막(40)은 상기 셔터 게이트(SG)를 노출하는 개구부(41)를 포함할 수 있다. 상기 개구부(41)는 상기 제 1 층간 절연막(40) 상에 포토레지스트 패턴(미도시)를 형성하고, 노광공정을 진행하여 상기 포토레지스트 패턴에 노출된 상기 제 1 층간 절연막(40)을 제거하여 형성될 수 있다. 상기 셔터 게이트(SG)의 상부면 및 측벽들을 덮으며, 상기 셔터 게이트(SG)의 측벽들에서 상기 반도체 기판(10)의 상부면으로 연장되는 상기 유전막(31)의 일부가 상기 개구부(41)에 노출될 수 있다.
이와 달리, 도 8을 참조하면, 상기 제 1 층간 절연막(40)은 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)를 노출하는 개구부(41)를 포함할 수 있다. 상기 셔터 게이트(SG) 및 상기 트랜스퍼 게이트(TG)를 덮고, 상기 셔터 게이트(SG)와 상기 트랜스퍼 게이트(TG) 사이에 위치하여 상기 기판(10)을 덮는 상기 유전막(31)이 상기 개구부(41)에 노출될 수 있다.
다시, 도 9f를 참조하면, 상기 제 1 층간 절연막(40)에 에치백(etch back) 공정을 수행한다. 이에 따라, 상기 개구부(41)에 노출된 상기 유전막(31)은 식각되어 상기 유전막(31)의 상부면이 리세스될 수 있다.
도 9g 및 도 9h를 참조하면, 상기 개구부(41)를 채우기 위해 상기 제 1 층간 절연막(40) 상에 제 2 금속막(43)을 형성한다. 상기 제 2 금속막(43)은 알루미늄(Al) 또는 텅스텐(W)을 포함할 수 있다.
상기 제 1 층간 절연막(40)의 상부면이 노출되도록 상기 제 2 금속막(43)에 연마공정을 진행한다. 상기 제 1 층간 절연막(40) 상에 형성된 상기 제 2 금속막(43)은 제거되고, 상기 개구부(41)을 채우는 차광막(45)이 형성될 수 있다. 상기 차광막(45)은 상기 셔터 게이트(SG)의 상부면 및 측벽들을 완전히 덮도록 형성될 수 있다.
도 9i를 참조하면, 상기 제 1 층간 절연막(40) 상에 제 2 층간 절연막(50)을 형성한다. 상기 보호 유전막(22), 상기 제 1 층간 절연막(40) 및 상기 제 2 층간 절연막(50)을 관통하는 콘택 비아들(52)을 형성한다. 상기 화소영역(PR1)에 형성된 상기 콘택 비아들(52)은 상기 플로팅 확산 영역(17)에 형성된 상기 실리사이드막(35a)과 접촉하여 전기적으로 연결되고, 상기 주변회로 영역(PR2)에 형성된 상기 콘택 비아(52)는 상기 제 3 불순물 영역(19)에 형성된 상기 실리사이드막(35a)과 접촉하여 전기적으로 연결될 수 있다. 상기 콘택 비아들(52)은 예를 들어, 구리(Cu), 알루미늄(Al), 및 텅스텐(W)과 같은 금속 물질로 형성될 수 있다.
다시 도 3을 참조하면, 상기 제 2 층간 절연막(50) 상에 배선들(54)을 형성한다. 상기 배선들(54)은 상기 콘택 비아들(52)과 접촉될 수 있다. 상기 제 2 층간 절연막(50) 상에 상기 배선들(54)을 덮는 제 3 층간 절연막(60)을 형성한다. 상기 제 3 층간 절연막(60) 상에 컬러필터(81)가 형성된다. 상기 컬러필터(81)는 상기 광전 변환 소자(PD)와 대응되게 형성될 수 있다. 상기 컬러필터(81)는 상기 제 3 층간 절연막(60) 상에 컬러 필터막(미도시)를 형성하고 상기 컬러 필터막을 패터닝하여 형성될 수 있다. 상기 제 3 층간 절연막(60) 상에 상기 컬러필터(81)를 덮도록 평탄화막(83)을 형성한다. 상기 평탄화막(83)은 복수의 굴절막들을 포함할 수 있다. 상기 평탄화막(83) 상에 상기 컬러필터(81)와 중첩되는 마이크로 렌즈(85)를 형성할 수 있다.
도 10a 내지 도 10g는 본 발명의 실시예 2에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 10a 내지 도 10g에 도시된 실시예 2에서, 실시예 1과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 10a를 참조하면, 상기 셔터 게이트(SG), 상기 트랜스퍼 게이트(TG) 및 상기 주변회로 게이트(PG)가 형성된 상기 반도체 기판(10) 상에 차례로 제 1 유전막(34) 및 제 2 유전막(36)이 컨포말하게 형성된다. 상기 제 1 유전막(34)은 실리콘 질화막(SiN)일 수 있다. 상기 제 2 유전막(36)은 실리콘 산화막(SiO2)일 수 있다. 상기 제 1 유전막(34) 및 상기 제 2 유전막(36)은 실리사이드 방지막(silicide blocking layer; SBL)일 수 있다.
상기 화소영역(PR1)의 상기 반도체 기판(10) 상에 제 1 마스크 패턴(33)을 형성한다. 상기 제 1 마스크 패턴(33)은 상기 플로팅 확산 영역(17)을 덮는 상기 실리사이드 방지막(SBL)의 일부분과 상기 주변회로 영역(PR2)에 형성된 상기 실리사이드 방지막(SBL)이 노출되도록 형성될 수 있다.
도 10b를 참조하면, 상기 제 1 마스크 패턴(33)에 노출된 상기 실리사이드 방지막(SBL)을 제거한다. 상기 실리사이드 방지막(SBL)이 제거되어 노출된 상기 플로팅 확산 영역(17), 상기 제 3 불순물 영역들(19) 및 상기 주변회로 게이트 전극(25b)에 상기 실리사이드막(35a)이 형성된다. 상기 실리사이드 방지막(SBL)이 덮인 상기 반도체 기판(10)의 상부면 상에는 상기 실리사이드막(35a)이 형성되지 않는다. 상기 제 1 마스크 패턴(33)에 노출된 상기 기판(10) 상에 상기 보호 유전막(22)을 형성한다. 상기 실리사이드막(35a)을 형성한 후, 상기 제 1 마스크 패턴(33)을 제거한다.
도 10c를 참조하면, 상기 화소영역(PR1)과 상기 주변회로 영역(PR2)의 상기 반도체 기판(10) 상에 제 3 유전막(37)을 컨포말하게 형성한다. 상세하게, 상기 제 3 유전막(37)은 상기 제 2 유전막(36) 상부면과 상기 보호 유전막(22)의 상부면을 덮도록 형성될 수 있다. 상기 제 3 유전막(37)은 상기 주변 회로 영역(PR2)에 형성된 상기 보호 유전막(22)의 상부면을 덮도록 형성될 수 있다. 상기 제 3 유전막(37)은 실리콘 산질화막(SiON)일 수 있다.
도 10d를 참조하면, 상기 반도체 기판(10) 상에 상기 개구부(41)를 갖는 상기 제 1 층간 절연막(40)을 형성한다. 상기 제 1 층간 절연막(40)은 상기 광전 변환 소자(PD), 상기 트랜스퍼 게이트(TG) 및 상기 주변회로 게이트(PG)를 덮도록 형성될 수 있다. 상기 개구부(41)에 의해 상기 셔터 게이트(SG)가 노출될 수 있다. 상세하게, 상기 개구부(41)는 상기 셔터 게이트(SG)의 상부면 및 측벽들을 덮으며, 상기 셔터 게이트(SG)의 측벽들에서 상기 반도체 기판(10)의 상부면으로 연장되는 상기 제 3 유전막(37)의 일부분을 노출시킬 수 있다.
도 10e를 참조하면, 상기 제 1 층간 절연막(40)에 에치백(etch back) 공정을 수행한다. 상기 에치백 공정은 상기 제 1 유전막(34)의 상부면이 노출될 때까지 상기 제 2 유전막(36) 및 상기 제 3 유전막(37)을 식각할 수 있다. 상세하게, 상기 제 2 유전막(36) 및 상기 제 3 유전막(37)이 식각되고, 상기 제 1 유전막(34)의 상부면이 노출될 때까지 수행될 수 있다. 상기 에치백 공정으로 상기 셔터 게이트(SG)의 측벽들을 덮는 상기 제 1 유전막(34) 상에 제 2 스페이서들(44)이 형성된다. 상기 제 2 스페이서들(44)은 제 2 유전 패턴(36a) 및 제 3 유전 패턴(37a)을 포함할 수 있다. 상기 제 2 유전 패턴(36a) 및 상기 제 3 유전 패턴(37a)은 상기 에치백 공정에 의해 식각되지 않은 상기 제 2 유전막(36) 및 상기 제 3 유전막(37)의 일부일 수 있다.
도 10f 및 도 10g를 참조하면, 상기 개구부(41)를 채워 상기 차광막(45)을 형성한다. 상기 제 1 층간 절연막(40) 상에 상기 제 2 층간 절연막(50)을 형성한다. 상기 제 1 층간 절연막(40) 및 상기 제 2 층간 절연막(50)을 관통하는 상기 콘택 비아들(52)을 형성한다. 상기 콘택 비아들(52)을 형성하기 위한 상기 제 1 및 제 2 층간 절연막들(40, 50)을 차례로 식각할 때, 상기 제 3 유전막(37)은 식각 정지막 기능을 가질 수 있다. 상세하게, 상기 제 1 층간 절연막(40) 및 상기 제 2 층간 절연막(50)을 1차 식각하고 상기 제 3 유전막(37)의 상부면 상에서 식각이 정지될 수 있다. 이후, 상기 반도체 기판(10)의 상부면이 노출될 때까지, 상기 제 3 유전막(37) 및 상기 보호 유전막(22)을 식각하는 2차 식각을 진행할 수 있다. 상기 식각 정지막은 상기 반도체 기판(10)의 상부면이 리세스되는 것을 방지할 수 있다.
도 4를 다시 참조하면, 상기 제 2 층간 절연막(50) 상에 상기 콘택 비아들(52)을 덮는 상기 배선들(54)을 형성한다. 상기 제 2 층간 절연막(50) 상에 상기 배선들(54)을 덮는 제 3 층간 절연막(60)을 형성한다. 상기 화소영역(PR1)의 상기 제 3 층간 절연막(60) 상에 상기 컬러필터(81), 상기 평탄화막(83) 및 상기 마이크로 렌즈(85)를 차례로 형성한다.
도 11a 내지 도 11f는 본 발명의 실시예 3에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 9a 내지 도 9f에 도시된 실시예 3에서, 실시예 1 및 실시예 2와 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 11a를 참조하면, 상기 반도체 기판(10) 상에 제 2 마스크 패턴(39)를 형성한다. 상세하게, 상기 제 2 마스크 패턴(39)는 상기 셔터 게이트(SG), 상기 플로팅 확산 영역(17)에 형성된 상기 제 3 유전막(37) 상에 형성된다. 상기 제 2 마스크 패턴(39)은 상기 주변회로 영역(PR2)의 상기 반도체 기판(10)의 상부면을 완전히 덮도록 형성될 수 있다.
도 11b를 참조하면, 상기 제 2 마스크 패턴(39)에 노출된 상기 제 3 유전막(37)을 식각하여 상기 셔터 게이트(SG)를 덮는 상기 제 3 유전 패턴(37a)을 형성한다. 이에 따라, 상기 광전 변환 소자(PD) 및 상기 트랜스퍼 게이트(TG) 상에 형성된 상기 제 2 유전막(36)이 노출될 수 있다.
도 11c를 참조하면, 상기 제 3 유전 패턴(37a)이 형성된 후, 상기 제 2 마스크 패턴(39)는 제거된다. 상기 반도체 기판(10) 상에 상기 제 1 층간 절연막(40)이 형성된다. 상기 제 1 층간 절연막(40)은 상기 광전 변환 소자(PD), 상기 트랜스퍼 게이트(TG), 상기 플로팅 확산 영역(17) 및 상기 주변회로 영역(PR2)의 상기 반도체 기판(10)의 상부면을 덮도록 형성될 수 있다. 상기 제 1 층간 절연막(40)은 상기 셔터 게이트(SG)를 노출하는 상기 개구부(41)를 포함할 수 있다. 상세하게, 상기 개구부(41)는 상기 셔터 게이트(SG)를 덮는 상기 제 3 유전 패턴(37a)과 상기 제 3 유전 패턴(37a)의 양 끝단들과 인접하고, 상기 제 3 유전 패턴(37a)에 노출된 상기 제 2 유전막(36)의 일부분을 노출시킬 수 있다.
도 11d를 참조하면, 상기 제 1 층간 절연막(40) 상에 에치백 공정을 진행하여 상기 제 3 유전 패턴(37a)을 식각한다. 상기 개구부(41) 및 상기 제 3 유전 패턴(37a)에 노출된 상기 제 2 유전막(36)의 일부분은 상기 에치백 공정으로 식각되고, 상기 제 2 유전막(36)이 오버 식각(over etch)되어 상기 제 1 유전막(34)의 상부면이 리세스될 수 있다. 식각 후, 상기 제 3 유전 패턴(37a)은 상기 셔터 게이트(SG)의 측벽들을 덮는 상기 제 2 유전막(36) 상에 남을 수 있다.
도 11e를 참조하면, 상기 개구부(41)을 채워 상기 차광막(45)을 형성한다. 이에 따라, 상기 차광막(45)의 양 옆에 제 1 바닥면들(38)은 상기 제 1 유전막(34)의 상부면보다 아래에 위치하고, 상기 반도체 기판(10)의 상부면보다 위에 위치할 수 있다. 상기 제 3 유전 패턴들(37a)과 상기 차광막(45)의 상기 제 1 바닥면들(38) 사이에 위치하는 상기 차광막(45)의 제 2 바닥면들(42)은 상기 제 2 유전막(36)의 상부면과 동일한 평면 상에 위치할 수 있다.
도 11f를 참조하면, 상기 제 1 층간 절연막(40) 상에 상기 제 2 층간 절연막(50)을 형성한다. 상기 제 1 층간 절연막(40), 상기 제 2 층간 절연막(50), 상기 제 3 유전막(37), 및 상기 보호 유전막(22)을 관통하는 상기 콘택 비아들(52)을 형성한다.
도 5를 다시 참조하면, 상기 제 2 층간 절연막(50) 상에 상기 콘택 비아들(52)을 덮는 상기 배선들(54)을 형성한다. 상기 제 2 층간 절연막(50) 상에 상기 배선들(54)을 덮는 제 3 층간 절연막(60)을 형성한다. 상기 화소영역(PR1)의 상기 제 3 층간 절연막(60) 상에 상기 컬러필터(81), 상기 평탄화막(83) 및 상기 마이크로 렌즈(85)를 차례로 형성한다.
도 12a 내지 도 12e는 본 발명의 실시예 4에 따른 이미지 센서를 나타낸 것으로, 도 2의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 방향으로 자른 단면도이다. 도 10a 내지 도 10e에 도시된 실시예 4에서, 실시예 1 내지 실시예 3과 실질적으로 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 해당 구성 요소에 대한 설명은 생략하기로 한다.
도 12a를 참조하면, 상기 반도체 기판(10) 상에 상기 제 2 마스크 패턴(39)을 형성한다. 상세하게, 상기 제 2 마스크 패턴(39)은 상기 트랜스퍼 게이트(TG) 상에 형성된 상기 제 3 유전막(37)의 일부분을 제외한 상기 제 3 유전막(37) 상에 형성될 수 있다. 상기 제 2 마스크 패턴(39)에 노출된 상기 제 3 유전막(37)을 제거하여 상기 트랜스퍼 게이트(TG) 상에 형성된 상기 제 2 유전막(36)이 노출될 수 있다.
도 12b를 참조하면, 상기 제 2 마스크 패턴(39)을 제거한 후에, 상기 반도체 기판(10) 상에 상기 제 1 층간 절연막(40)이 형성된다. 상기 제 1 층간 절연막(40)은 상기 광전 변환 소자(PD), 상기 트랜스퍼 게이트(TG), 상기 플로팅 확산 영역(17) 및 상기 주변회로 영역(PR2)의 상기 반도체 기판(10) 상부면 상에 형성될 수 있다. 상기 제 1 층간 절연막(40)은 상기 셔터 게이트(SG)를 노출하는 상기 개구부(41)를 포함할 수 있다. 상세하게, 상기 개구부(41)는 상기 셔터 게이트(SG)를 덮는 상기 제 3 유전막(37)을 노출시킬 수 있다. 상기 개구부(41)는 상기 셔터 게이트(SG)의 일측벽에서 상기 반도체 기판(10)의 상부면으로 연장되어, 상기 광전 변환 소자(PD) 상에 형성된 상기 제 3 유전막(37)의 일부분을 노출시킬 수 있다. 상기 개구부(41)는 상기 셔터 게이트(SG)와 상기 트랜스퍼 게이트(TG) 사이의 상기 제 3 유전막(37)에 노출된 상기 제 2 유전막(36)의 일부분을 노출시킬 수 있다.
도 12c를 참조하면, 상기 제 1 층간 절연막(40)에 에치백 공정을 진행하여 상기 제 3 유전막(37)에 노출된 상기 제 2 유전막(36)이 식각될 수 있다. 상기 에치백 공정을 진행하는 동안, 상기 제 2 유전막(36)이 오버 식각(over etch)되어 상기 제 1 유전막(34)의 상부면이 리세스될 수 있다.
도 12d를 참조하면, 상기 개구부(41)를 채워 상기 차광막(45)을 형성한다. 이에 따라, 상기 차광막(45)의 일측의 상기 차광막(45)의 상기 제 1 바닥면(38)은 상기 제 1 유전막(34)의 상부면보다 아래에 위치하고, 상기 반도체 기판(10)의 상부면보다 위에 위치할 수 있다. 상기 차광막(45)의 상기 제 2 바닥면(42)은 상기 제 3 유전막(37)과 동일한 평면 상에 위치할 수 있다. 상기 차광막(45)의 타측에 위치하는 상기 차광막(45)의 제 3 바닥면(46)은 상기 차광막(45)의 상기 제 2 바닥면(42)과 동일한 평면 상에 위치할 수 있다.
도 12e 참조하면, 상기 제 1 층간 절연막(40) 상에 상기 제 2 층간 절연막(50)을 형성한다. 상기 제 1 층간 절연막(40), 상기 제 2 층간 절연막(50),상기 제 3 유전 패턴(37a), 및 상기 보호 유전막(22)을 관통하는 상기 콘택 비아들(52)을 형성한다.
도 5를 다시 참조하면, 상기 제 2 층간 절연막(50) 상에 상기 콘택 비아들(52)을 덮는 상기 배선들(54)을 형성한다. 상기 제 2 층간 절연막(50) 상에 상기 배선들(54)을 덮는 제 3 층간 절연막(60)을 형성한다. 상기 화소영역(PR1)의 상기 제 3 층간 절연막(60) 상에 상기 컬러필터(81), 상기 평탄화막(83) 및 상기 마이크로 렌즈(85)를 차례로 형성한다.
도 13 내지 도 17은 본 발명의 실시 예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 보여준다.
본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 13에 도시된 바와 같이 모바일 폰 또는 스마트 폰(1000)에 적용될 수 있고, 도 14에 도시된 바와 같이 태블릿 또는 스마트 태블릿(2000)에 적용될 수 있다. 또한, 도 15에 도시된 바와 같이 노트북 컴퓨터(3000)에 적용될 수 있고, 도 16에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(4000)에 적용될 수 있다. 본 발명의 실시 예들에 따른 이미지 센서는 도 17에 도시된 바와 같이 디지털 카메라 또는 디지털 캠코더(5000)에 적용될 수 있다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
상기 전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 16을 참조하면, 디지털 카메라 시스템은 이미지 센서(6000), 프로세서(6100), 메모리(6200), 디스플레이(6300) 및 버스(6400)을 포함한다. 상기 이미지 센서(6000)는 프로세서(6100)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 상기 프로세서(6100)는 캡쳐된 영상정보를 상기 버스(6400)를 통하여 상기 메모리(6200)에 저장한다. 상기 프로세서(6100)는 상기 메모리(6200)에 저장된 영상정보를 상기 디스플레이(6300)로 출력한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 기판 13: 소자 분리막들
14: 전하 저장 영역 15a: 제 1 불순물 영역
15b: 제 2 불순물 영역 16: 웰 영역
17: 플로팅 확산 영역 21a: 셔터 게이트 절연막
21b: 셔터 게이트 전극 25a: 게이트 절연막
25b: 주변회로 게이트 전극 35a: 실리사이드막
45: 차광막 85: 마이크로 렌즈
14: 전하 저장 영역 15a: 제 1 불순물 영역
15b: 제 2 불순물 영역 16: 웰 영역
17: 플로팅 확산 영역 21a: 셔터 게이트 절연막
21b: 셔터 게이트 전극 25a: 게이트 절연막
25b: 주변회로 게이트 전극 35a: 실리사이드막
45: 차광막 85: 마이크로 렌즈
Claims (10)
- 기판;
상기 기판 내에 배치된 광전 변환 소자;
상기 광전 변환 소자로부터 이격되어 있고, 상기 기판 내에 배치된 제 1 저장 영역;
상기 제 1 저장 영역 상의 게이트;
상기 게이트를 덮는 차광막;
상기 게이트와 상기 차광막 사이에 있고, 상기 기판의 상면 상으로 연장하는 제 1 유전막;
상기 기판과 상기 차광막 상의 층간 절연 구조체; 및
상기 층간 절연 구조체 상에 있고, 상기 광전 변환 소자와 중첩하는 마이크로 렌즈를 포함하되,
상기 차광막은 상기 게이트의 측벽 상의 제 1 부분 및 상기 게이트의 상면 상의 제 2 부분을 포함하고,
상기 차광막의 상기 제 1 부분은 상기 제 1 부분의 바닥면에서 상기 제 1 부분의 상면으로 수직 높이에 대응하는 제 1 두께를 갖고,
상기 차광막의 상기 제 1 부분의 상기 제 1 두께는 상기 차광막의 상기 제 2 부분의 제 2 두께보다 크되,
상기 차광막 아래에 배치된 상기 제 1 유전막의 제 1 부분의 상면은 상기 차광막에 의해 노출된 상기 제 1 유전막의 제 2 부분의 상면에 대해 리세스되고,
상기 제 1 유전막은 단일막이되,
상기 차광막의 상기 제 1 부분의 바닥면은 상기 제 1 유전막의 상기 제 2 부분의 상면보다 아래에 위치하고, 상기 제 1 유전막의 상기 제 2 부분의 바닥면보다 위에 위치하는 이미지 센서. - 제 1 항에 있어서,
상기 차광막의 상기 제 1 부분의 상기 상면은 상기 차광막의 상기 제 2 부분의 상면과 공면을 갖는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 유전막의 상기 제 1 부분의 두께는 상기 제 1 유전막의 상기 제 2 부분의 두께보다 작은 이미지 센서. - 제 1 항에 있어서,
상기 제 1 유전막의 상기 제 2 부분 상에 배치된 제 2 유전막을 더 포함하는 이미지 센서. - 제 4 항에 있어서,
상기 제 1 유전막은 상기 게이트와 상기 제 1 유전막의 상기 제 1 부분 사이에 배치된 제 3 부분을 더 포함하되,
상기 제 2 유전막은 상기 제 1 유전막의 상기 제 3 부분과 상기 차광막 사이에 더 배치되는 이미지 센서. - 제 5 항에 있어서,
상기 차광막의 상기 제 1 부분의 적어도 일부는 상기 제 1 유전막의 상기 제 1 부분과 접촉하는 이미지 센서. - 제 1 항에 있어서,
상기 제 1 유전막은 실리콘 질화막을 포함하는 이미지 센서. - 화소 영역 및 주변회로 영역을 포함하는 기판;
상기 기판의 상기 화소 영역 내의 광전 변환 소자;
상기 기판의 상기 화소 영역 내에 배치되고, 상기 광전 변화 소자로부터 이격되는 저장 영역;
상기 화소 영역 내에서 상기 저장 영역 상의 셔터 게이트;
상기 주변 회로 영역 내의 주변회로 게이트;
상기 셔터 게이트의 측벽을 덮는 제 1 부분과 상기 셔터 게이트의 상면을 덮는 제 2 부분을 포함하는 차광막;
상기 셔터 게이트 및 상기 차광막 사이와 상기 주변회로 게이트 상에 배치되는 유전막;
상기 기판 상의 상기 차광막과 상기 주변회로 영역 내에 배치된 상기 유전막의 일부를 덮는 층간 절연 구조체;
상기 층간 절연 구조체 상에 배치되고 상기 광전 변환 소자와 중첩하는 마이크로 렌즈들; 및
상기 층간 절연 구조체 내에서, 상기 마이크로 렌즈와 상기 광전 변환 소자 사이에 배치되는 컬러 필터를 포함하되,
상기 차광막의 상기 제 1 부분은 상기 제 1 부분의 바닥면으로부터 상기 제 1 부분의 상면으로 수직 높이에 대응하는 제 1 두께를 갖고, 및
상기 차광막의 상기 제 1 부분의 상기 제 1 두께는 상기 차광막의 상기 제 2 부분의 제 2 두께보다 크고,
상기 차광막 아래에 배치된 상기 유전막의 제 1 부분의 상면은 상기 차광막에 의해 노출된 상기 유전막의 제 2 부분의 상면에 대해서 리세스되고, 및
상기 유전막은 단일막이되,
상기 차광막의 상기 제 1 부분의 바닥면은 상기 제 1 유전막의 상기 제 2 부분의 상면보다 아래에 위치하고, 상기 제 1 유전막의 상기 제 2 부분의 바닥면보다 위에 위치하는 이미지 센서. - 제 8 항에 있어서,
상기 저장 영역은 제 1 저장 영역을 포함하고,
상기 이미지 센서는:
상기 광전 변환 소자와 상기 제 1 저장 영역의 일측 사이의 상기 기판 내에 분리 영역;
상기 제 1 저장 영역 아래의 상기 기판 내에 웰 영역;
상기 기판 내에 배치되고, 상기 제 1 저장 영역의 타측으로부터 이격된 제 2 저장 영역; 및
상기 제 1 저장 영역 및 상기 제 2 저장 영역 사이의 상기 기판 상에 트렌스퍼 게이트를 더 포함하는 이미지 센서. - 제 9 항에 있어서,
상기 차광막은 상기 트렌스퍼 게이트의 상면 상으로 연장하고, 및
상기 유전막의 상기 제 1 부분의 두께는 상기 유전막의 상기 제 2 부분의 두께보다 작은 이미지 센서.
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