KR101275798B1 - Ｃｍｏｓ 이미지 소자 및 그 제조방법 - Google Patents

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Abstract

CMOS 이미지 소자 및 그 제조방법을 개시한다. 본 발명에 의한 CMOS 이미지 소자는 APS 영역 및 로직 영역을 포함하며, APS 영역은 반도체 기판 위의 제1 게이트 전극; 상기 제1 게이트 전극에 인접한 상기 반도체 기판 내의 포토다이오드; 상기 제1 게이트 전극 및 상기 포토다이오드 위의 제1 정지 산화막; 상기 제1 정지 산화막 위의 제1 질화막; 상기 제1 게이트 전극 측벽의 제1 질화막 위의 제2 스페이서; 및 상기 제2 스페이서 및 상기 제1 질화막 위의 제3 질화막; 을 포함한다. 제3 질화막이 제1 질화막의 손상부분을 보완하여 로직 영역의 금속 실리사이드 형성시 APS 영역의 제1 게이트 전극 및 포토다이오드를 더욱 안전하게 보호할 수 있다.
Figure R1020070070776
CMOS 이미지 소자, APS 영역, 로직 영역, 포토다이오드

Description

ＣＭＯＳ 이미지 소자 및 그 제조방법{CMOS image device and method for fabrication of the same}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로 더욱 상세하게는 CMOS 이미지 소자 및 그 제조방법에 관한 것이다.
이미지 센서는 일반적으로 광학 영상(optical image)을 전기 신호로 변환시키는 반도체 소자를 의미한다. 이러한 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서(CMOS Image Sensor; CIS)로 구분될 수 있다. CCD와 CMOS 이미지 센서는 빛을 전하로 바꾸어주는 포토다이오드(광센서)의 역할은 같으나 생성된 전하의 전달방식에서 차이가 난다. 즉, CCD는 포토다이오드에 발생한 전하를 일종의 양자우물을 사용하여 출력 앰프까지 그대로 전송하여 최종적인 디지탈 신호로 읽어 낸다. 반면, CMOS 이미지 센서는 전하를 전류나 전압과 같은 아날로그 신호로 변환하여 전송한다. CCD는 이른바 '비증폭형 센서(passive pixel sensor)', CMOS 이미지 센서는 '증폭형 센서(active pixel sensor)'라고도 일컫는다.
CCD는 예전부터 고화질 이미지 센서로 널리 사용되어 왔기 때문에 기술 축적이 풍부한 장점이 있지만, 소비 전력이 크며 빛 정보 입력을 고속화하기 어렵고, 또한 주변 회로를 원칩(one chip)화 하기 힘든 단점이 있다.
CMOS 이미지 센서는 회로 구조가 단순하며 원칩화가 용이하고 전력 소비가 적고 고속화가 가능하며 가격이 싸기 때문에 대형 이미지 센서를 만들기에도 용이하다. 반면, CMOS 이미지 센서는 앰프를 각 포토다이오드에 탑재하기 때문에 화소마다 신호의 격차가 나올 수 있으며 설계상 랜덤 노이즈(random noise)가 발생할 수 있다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소의 등가회로도이다. 도 1을 참조하면 단위 화소는 포토다이오드(PD)와 전달 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)의 4개의 트랜지스터를 포함하여 구성된다. 포토다이오드(PD)는 광을 인가받아 전하를 생성하며, 전달 트랜지스터(TX)는 전하를 포토다이오드(PD)로부터 플로팅 확산 영역(FD: floating diffusion region)으로 전달한다. 리셋 트랜지스터(RX)는 전달된 전하를 저장하는 플로팅 확산 영역(FD)을 주기적으로 리셋시킨다. 직렬로 연결된 드라이브 트랜지스터(DX)와 선택 트랜지스터(SX)는 플로팅 확산 영역(FD)에 충전된 전하에 따른 신호를 버퍼링하는 소스 팔로워를 구성한다. CMOS 이미지 센서에서는 포토다이오드 영역에 축적된 전하를 플로팅 확산영역으로 전송시켜 리셋시의 포텐셜과의 변화를 소스 폴로어를 통하여 신호선으로 추출한다.
도 2는 일반적인 CMOS 이미지 센서의 단위 화소에서 포토다이오드와 전달 트랜지스터(TX)의 단면을 도시한 단면도이다. 도 2를 참조하면, 전달 트랜지스터(TX)는 게이트 전극(22), 스페이서(23, 24)의 게이트 구조(25)와 게이트 구조(25)의 일 측면으로 기판(10) 내의 소스/드레인 영역(12)을 포함한다. 게이트 구조(25)의 다른 측면으로 기판 내(10)에 포토다이오드(PD)가 형성되어 있다. 포토다이오드(PD)는 소스/드레인 영역(12)과 같은 도전형을 갖는 확산 영역(14)과 반대 도전형을 갖는 확산 영역(16)을 포함한다. 참조번호 21은 게이트 산화막이다. 포토다이오드(PD)는 빛을 받아 전하를 생성하는 영역이므로 금속 오염과 같은 포토다이오드(PD)의 확산 영역(14, 16)의 결함은 포토다이오드의 누설 전류(leakage current)를 야기시켜서 화이트 스팟(white spot)과 같은 이미지의 왜곡을 가져올 수 있다.
한편, CMOS 이미지 센서는 위에서 설명한 단위 화소들의 배열인 APS(active pixel sensor: 액티브 화소 센서) 영역 이외에 화소에서 생성한 신호를 처리하는 로직(LOGIC) 영역 등을 포함한다. 로직 영역은 신호의 처리 속도가 중요하므로 로직 영역 내의 트랜지스터의 소스/드레인 영역은 보통 금속 실리사이드로 형성한다.
로직 영역 내의 트랜지스터에 금속 실리사이드를 형성할 때 APS 영역 내의 포토다이오드에 금속 실리사이드가 형성되는 것을 방지하기 위하여 포토다이오드 영역 위로 실리사이드 정지막을 형성한다. 그런데 이러한 실리사이드 정지막이 공정 과정에서 부분적으로 손상될 수 있고 손상된 부분을 통하여 금속 실리사이드 형성 시 포토다이오드에 금속 오염이 발생할 수 있다. 포토다이오드에 금속 오염이 발생하면 누설 전류가 발생하여 이미지 상의 화이트 스팟의 원인이 될 수 있다.
본 발명의 목적은 금속 실리사이드 형성시 포토다이오드의 금속 오염을 방지하여 누설 전류의 발생과 화이트 스팟으로 인한 이미지 왜곡을 막을 수 있는 CMOS 이미지 센서 및 그 제조방법을 제공하는데 있다.
본 발명에 의한 CMOS 이미지 센서의 게이트 스페이서 및 그 형성방법에서는 제2 스페이서 위에 질화막을 더 형성하여 제2 스페이서 형성시 SBL 질화막에 발생한 구멍 및 언더컷을 메움으로써 포토다이오드에 금속 실리사이드가 형성되는 것을 방지한다.
본원 발명에 의하면 금속 실리사이드 형성시 APS 영역의 포토다이오드를 더욱 완전하게 보호하여 포토다이오드에 금속 실리사이드가 형성되어 누설 전류가 발생하고 이로 인하여 화이트 스팟과 같은 이미지 왜곡이 일어나는 것을 방지할 수 있다.
본 발명의 일 목적을 달성하기 위한 CMOS 이미지 센서는 APS 영역 및 로직 영역을 포함하며, 상기 APS 영역은 반도체 기판 위의 제1 게이트 전극; 상기 제1 게이트 전극에 인접한 상기 반도체 기판 내의 포토다이오드; 상기 제1 게이트 전극 및 상기 포토다이오드 위의 제1 정지 산화막; 상기 제1 정지 산화막 위의 제1 질화 막; 상기 제1 게이트 전극 측벽의 제1 질화막 위의 제2 스페이서; 및 상기 제2 스페이서 및 상기 제1 질화막 위의 제3 질화막; 을 포함한다.
상기 CMOS 이미지 센서는 상기 제1 질화막과 상기 제2 스페이서 사이의 제2 정지 산화막을 더 포함할 수 있고, 상기 제1 게이트 전극 및 상기 포토다이오드와 상기 제1 정지 산화막 사이에 제1 산화막을 더 포함할 수 있다. 상기 CMOS 이미지 센서는 상기 제1 게이트 전극 및 상기 포토다이오드와 상기 제1 정지 산화막(124) 사이에 제2 산화막을 더 포함할 수 있다.
상기 게이트 전극은 폴리실리콘을 포함하여 구성될 수 있다. 상기 제1 정지 산화막은 LT-USG 를 포함하여 구성될 수 있다. 상기 제2 스페이서는 질화막을 포함하여 구성될 수 있다. 상기 제2 정지 산화막은 LT-USG 를 포함하여 구성될 수 있다. 상기 제2 산화막은 LP-TEOS 를 포함하여 구성될 수 있다.
상기 포토다이오드는 상기 반도체 기판의 표면의 제1 확산 영역과 상기 제1 확산 영역 아래의 제2 확산 영역을 포함하여 구성될 수 있다.
상기 포토다이오드의 반대편의 상기 제1 게이트 전극의 측면으로 상기 반도체 기판 내의 제1 소스/드레인 영역 및 상기 제2 게이트 전극의 측면으로 상기 반도체 기판 내의 제2 소스/드레인 영역이 형성되어 있다.
상기 CMOS 이미지 센서의 상기 로직 영역은 제2 게이트 전극; 및 상기 제2 게이트 전극의 측벽의 제1 스페이서; 를 포함할 수 있다. 또한, 상기 제2 게이트 전극 양쪽으로 상기 반도체 기판 위의 금속 실리사이드막을 더 포함할 수 있다.
본 발명의 다른 일 목적을 달성하기 위한 CMOS 이미지 센서의 제조방법은 APS 영역 및 로직 영역을 포함하는 CMOS 이미지 센서의 제조방법으로서, APS 영역 안의 반도체 기판 위의 제1 게이트 전극 및 상기 반도체 기판 내의 상기 제1 게이트 전극에 인접한 포토다이오드가 형성되어 있는 상기 반도체 기판의 전면에 제1 정지 산화막을 형성하는 단계; 상기 제1 정지 산화막 위로 제1 질화막을 형성하는 단계; 상기 제1 질화막 위로 제2 정지 산화막을 형성하는 단계; 상기 제2 정지 산화막 위로 제2 스페이서를 형성하는 단계; 및 상기 제2 스페이서 위로 제3 질화막을 형성하는 단계; 를 포함한다.
상기 제2 스페이서를 형성하는 단계는 상기 제2 정지 산화막 위로 질화막을 형성하는 단계; 상기 상기 질화막을 제2 정지 산화막을 식각 정지막으로 삼고 전면 에치백하는 단계를 포함할 수 있다.
상기 제1 정지 산화막를 형성하기 전에 상기 제1 게이트 전극의 표면에 제1 산화막을 형성하는 단계를 더 포함할 수 있다. 상기 제1 산화막 위에 제2 산화막을 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극은 폴리실리콘을 포함하여 형성할 수 있다.
상기 제1 정지 산화막은 LT-USG 를 포함하여 형성할 수 있다. 상기 제2 정지 산화막은 LT-USG 를 포함하여 형성할 수 있다. 상기 제2 산화막은 LP-TEOS 를 포함하여 형성할 수 있다.
상기 CMOS 이미지 센서의 상기 로직 영역에는 제2 게이트 전극과 상기 제2 게이트 전극의 측벽의 제1 스페이서가 형성되어 있을 수 있다. 상기 제1 스페이서는 LP-TEOS 를 포함하여 형성할 수 있다.
여기에서, 상기 제3 질화막이 형성되어 있는 상기 반도체 기판의 상기 APS 영역을 가리고 상기 제1 정지 산화막을 식각 정지막으로 사용하여 상기 제2 게이트 전극 위의 상기 제1 질화막까지 제거하여 상기 제2 게이트 전극의 상부 및 상기 반도체 기판을 노출시킬 수 있다. 상기 로직 영역의 상기 노출된 제2 게이트 전극의 상부 및 상기 반도체 기판 위에 금속 실리사이드를 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 제조 방법을 공정 순서대로 도시한 공정 단면도들이다. 도 3a 내지 도 3g에서 APS 영역과 로직 영역을 나란히 도시하였다.
먼저 도 3g를 참조하여 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 게이트 스페이서의 구조를 설명한다. 도 3g에서 APS 영역의 게이트 전극(121A)에는 실리사이드 형성시 게이트 전극(121A) 및 인접한 포토다이오드(PD)를 보호하는 제1 질화막 즉 SBL(Salicide blocking layer: 실리사이드 정지막) 질화막(125A), 제2 스페이서(127A) 및 제3 질화막(128)를 포함하는 적층 절연막들이 형성되어 있다. 제1 질화막(125A) 아래에는 열산화막인 제1 산화막(122A) 및 제2 산화막(123A)이 형성되어 있다. 제2 산화막(123A)은 MTO(moderate temperature oxide)인 LP-TEOS 로 이루어질 수 있다. 제1 질화막(125A)와 제2 스페이서((127A) 사이에는 제2 정지 산화막(126)이 존재한다. 로직 영역의 게이트 전극(121B)에는 제1 스페이서(123B)와 제1 정지 산화막(124)만 형성되어 있다. 제1 스페이서(123B)는 APS 영역의 제2 산화막(123A)과 같은 물질로 형성될 수 있다. 한편, APS 영역과로직 영역의 게이트 전극(121A, 121B)의 측면으로 반도체 기판(100) 내에 소스/드레인 영역(105A, 105B)이 형성되어 있다. 소스/드레인 영역(105A, 105B)은 얕은 불순물 영역(102A, 102B)과 깊은 불순물 영역(103A, 103B)을 포함한다. APS 영역의 게이트 전극(121A)의 한쪽 측면으로는 포토다이오드(PD)의 제1 확산층(104) 및 제2 확산층(106)이 형성되어 있다. 제1 확산층(104) 과 제2 확산층(106)은 서로 반대 도전형을 갖는다. 참조번호 110은 게이트 산화막이다.
제1 질화막(124)은 로직 영역에 실리사이드를 형성할 때 APS 영역의 제1 게이트 전극(121A) 및 포토다이오드(PD)를 보호하는 역할을 한다. 그런데 제1 질화막(124)은 제2 스페이서(125A)의 형성을 위한 스페이서 식각 공정에서 부분적으로 손상을 입을 수 있다. 제3 질화막(128)이 제1 질화막(124)의 손상 부분을 보상함으로써로직 영역에 실리사이드 형성시 포토다이오드(PD)가 금속 오염되는 것을 방지할 수 있다. 즉, 제2 스페이서(125A)의 식각 공정시 제2 정지 산화막(126)을 뚫고 제1 질화막(124) 내에 형성된 구멍(pit)과 이후 세정공정에서 발생한 언더컷을 제3 질화막(128)이 메움으로써 포토다이오드(PD)를 더욱 완전하게 보호할 수 있다.
다음으로 도 3a 내지 도 3g를 참조하여 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 게이트 스페이서의 형성 방법을 공정 순서대로 설명한다.
먼저 도 3a를 참조하면, APS 영역에 게이트 전극(121A)이 형성되어 있고, 로직(LOGIC) 영역에 게이트 전극(121B)이 형성되어 있는 반도체 기판(100) 위에 제2 산화막 또는 오프셋 스페이서용 산화막(123)을 형성한다. 제2 산화막(123)은 MTO(medium temperature oxide) 산화막, 예를 들면 LP-TEOS로 약 120Å의 두께로 형성할 수 있다. 한편, 제2 산화막(123)은 게이트 전극(121A, 121B)의 폴리실리콘의 표면을 얇게 산화시킨 제1 산화막 또는 게이트 폴리실리콘 산화막(122A, 122B)을 형성한 후에 형성할 수 있다. 참조번호 102A, 102B는 소스/드레인 영역이고 참조번호 104, 106은 포토다이오드(PD)의 확산 영역이다. 참조번호 110은 게이트 산화막이다.
도 3b를 참조하면, APS 영역을 포토레지스트(210)로 가리고 제2 산화막(123)을 에치백하여 로직 영역의 게이트 전극(121B)의 측벽에만 제1 스페이서 또는 오프셋 스페이서(123B)를 형성한다. APS 영역의 게이트 전극(121A) 위에는 제2 산화막(123)이 그대로 남으며, 이 산화막을 도 3b부터 제2 산화막(123A)으로 표시하였다.
도 3c를 참조하면, APS 영역의 제2 산화막(123A)과 로직 영역의 오프셋 스페이서(123B) 위로 제1 정지 산화막(124)과 제1 질화막 또는 SBL 질화막(125)을 형성한다. 제1 정지 산화막(124)은 LT-USG(Low Temperature Undoped Silicate Glass)로 형성할 수 있으며, 약 50Å의 두께로 형성할 수 있다. 제1 질화막(125)은 약 100Å 의 두께로 형성할 수 있다. 제1 정지 산화막(124)은 이후 공정에서 로직 영역의 SBL 질화막(125)을 제거할 때 식각 정지막의 역할을 할 수 있다.
도 3d를 참조하면, 제1 질화막(125) 위로 제2 정지 산화막(126)과 제2 질화막(127)을 형성한다. 제2 정지 산화막(126)은 제1 정지 산화막(124)와 마찬가지로 LT-USG로 형성할 수 있으며, 약 130Å의 두께로 형성할 수 있다. 제2 정지 산화막(126)은 제2 질화막(127)을 에치백하여 제2 스페이서를 형성할 때 식각 정지막의 역할을 할 수 있다. 제2 질화막(127)은 약 670Å의 두께로 형성할 수 있다.
도 3e를 참조하면, 제2 질화막(127)을 전면 에치백하여 게이트 전극(121A, 121B)의 측면에 각각 제2 스페이서(127A, 127B)를 형성한다. 제2 스페이서(127A, 127B) 형성 후 소스/드레인(105A, 105B)의 깊은 불순물 영역(103A, 103B)을 형성할 수 있다.
도 3f를 참조하면, 제2 스페이서(127A, 127B)가 형성된 반도체 기판(100)의 전면에 제3 질화막(128)을 형성한다. 제3 질화막(128)은 앞에서 설명한 바와 같이 제2 스페이서(127A, 127B)의 형성을 위한 식각 및 식각 후 세정 공정에서 제1 질화막(125)에 발생할 수 있는 구멍 및 언더컷을 메우고 보상하는 역할을 할 수 있다. 제3 질화막(128)은 약 100Å 이하의 두께로 얇게 형성할 수 있다.
도 3g를 참조하면, APS 영역을 포토레지스트(220)으로 가린 후, 제1 정지 산화막(124)를 식각 정지막으로 삼고 로직 영역의 게이트 전극(121B) 위의 제1 질화막(125)과 그 위의 막들을 제거한다. 제1 정지 산화막(124)은 세정 공정 등을 통하여 제거될 수 있다. 이에 의하여 로직 영역의 게이트 전극(121B) 및 반도체 기 판(100)이 노출되어 이후 금속 실리사이드를 형성할 수 있다. APS 영역에는 제1 질화막 즉 SBL 질화막(125A)을 비롯한 적층막들이 게이트 전극(121A)과 게이트 전극(121A) 옆의 포토다이오드(PD) 영역을 가려서 로직 영역에 금속 실리사이드를 형성할 때 APS 영역에 금속 실리사이드가 형성되는 것을 막아준다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 일반적인 CMOS 이미지 센서의 단위 화소의 등가회로도이다.
도 2는 일반적인 CMOS 이미지 센서의 포토다이오드와 전달 트랜지스터의 단면을 도시한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 CMOS 이미지 센서의 공정제조방법을 공정 순서대로 도시한 공정 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
100: 반도체 기판 104, 106: 포토다이오드 확산 영역
105A, 105B: 소스/드레인 영역 110: 게이트 산화막
121A, 121B: 게이트 전극 122A, 122B: 제1 산화막
123, 123A: 제2 산화막 123B: 제1 스페이서
124: 제1 정지 산화막 125: 제1 질화막
126: 제2 정지 산화막 127A, 127B: 제2 스페이서
128: 제3 질화막

Claims (25)

  1. APS 영역 및 로직 영역을 포함하는 CMOS 이미지 센서에 있어서, 상기 APS 영역은
    반도체 기판 위의 제1 게이트 전극;
    상기 제1 게이트 전극에 인접한 상기 반도체 기판 내의 포토다이오드;
    상기 제1 게이트 전극 및 상기 포토다이오드 위의 제1 정지 산화막;
    상기 제1 정지 산화막 위의 제1 질화막;
    상기 제1 게이트 전극 측벽의 제1 질화막 위의 제1 스페이서; 및
    상기 제1 스페이서 및 상기 제1 질화막 위의 제2 질화막; 을 포함하는 CMOS 이미지 센서.
  2. 제1 항에 있어서, 상기 제1 질화막과 상기 제1 스페이서 사이의 제2 정지 산화막을 더 포함하는 CMOS 이미지 센서.
  3. 제1 항에 있어서, 상기 제1 게이트 전극 및 상기 포토다이오드와 상기 제1 정지 산화막 사이에 제1 산화막을 더 포함하는 CMOS 이미지 센서.
  4. 제1 항에 있어서, 상기 제1 게이트 전극 및 상기 포토다이오드와 상기 제1 정지 산화막 사이에 제2 산화막을 더 포함하는 CMOS 이미지 센서.
  5. 제1 항에 있어서, 상기 게이트 전극은 폴리실리콘을 포함하여 구성되는 CMOS 이미지 센서.
  6. 제1 항에 있어서, 상기 제1 정지 산화막은 LT-USG 를 포함하여 구성되는 CMOS 이미지 센서.
  7. 제1 항에 있어서, 상기 제1 스페이서는 질화막을 포함하여 구성되는 CMOS 이미지 센서.
  8. 제2 항에 있어서, 상기 제2 정지 산화막은 LT-USG 를 포함하여 구성되는 CMOS 이미지 센서.
  9. 제4 항에 있어서, 상기 제2 산화막은 LP-TEOS 를 포함하여 구성되는 CMOS 이미지 센서.
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  12. 제1 항에 있어서, 상기 로직 영역은 제2 게이트 전극; 및
    상기 제2 게이트 전극의 측벽의 제2 스페이서; 를 포함하고,
    상기 제2 게이트 전극 양쪽으로 상기 반도체 기판 위의 금속 실리사이드막을 더 포함하는 CMOS 이미지 센서.
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