JP3874135B2 - 固体撮像素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像素子、特に全画素同時に電子シャッタ動作を行うことが可能な固体撮像素子に関するものである。
【０００２】
【従来の技術】
固体撮像素子の感度を高めるために画素部に信号増幅用のトランジスタを設けた素子が種々提案されており、増幅型固体撮像素子と呼ばれている。その例が特開平８−２９３５９１号公報に開示されている。ここで開示された素子は電荷蓄積部と増幅トランジスタが分離されており、これらの間に設けられたトランスファーゲートによって、電荷蓄積部からＪＦＥＴよりなる増幅トランジスタへの電荷の転送を制御している。
【０００３】
図６は、特開平８−２９３５９１号公報に開示されている増幅型固体撮像素子の概略構成を示す模式回路図であり、図７は図６に示す模式回路図の動作を説明するためのパルスタイミングチャートである。
【０００４】
図６に示すように、各画素３１は、入射光に応じて電荷を生成して蓄積するフォトダイオード１、制御領域で受け取った電荷に応じた信号出力を生じるＪＦＥＴ２、及びフォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲートＴＧを備えた転送制御素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領域へ転送された電荷を排出するためのリセット用電荷排出手段であるリセットドレインＲＤ、及びこのリセットドレインＲＤを制御するためのリセット用制御手段であるリセットゲートＲＧを備えたリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ｂとから構成されている。
【０００５】
各ＪＦＥＴ２のソースは、マトリクス配置の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに共通に接続されている。また、各ＪＦＥＴ２のドレイン及びフォトダイオード１のカソード側には、図示しない配線又は拡散層によって全画素共通にドレイン電源３１ｃが接続されている。さらに、各フォトダイオード１のアノード側及びＪＦＥＴ２の制御領域は、それぞれ転送制御素子３１ａのソース又はドレインに接続されている。
【０００６】
転送制御素子３１ａの転送ゲート（転送ゲート電極）ＴＧは、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン３３ａ，３３ｂ，３３ｃに共通接続されている。垂直走査回路３４から送出される駆動パルスφTG1〜φTG3が印加されると、転送制御素子３１ａが各行毎に順次動作するようになっている。
【０００７】
リセット素子３１ｂは、各画素３１毎に設けられており、リセットドレインＲＤは各行毎に互いに並列に配設され、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン５０ａ，５０ｂ，５０ｃに共通接続されている。また、リセットゲート（リセットゲート電極）ＲＧは、行ライン３７ａを介して駆動パルス発生回路３７に全画素共通接続されている。また、リセット素子３１ｂのソースは、転送制御素子３１ａのドレインと共有になっている。そして、リセットゲート（リセットゲート電極）ＲＧに駆動パルス発生回路３７から送出される駆動パルスφRGが印加されると、このリセット素子３１ｂが動作するようになっている。
【０００８】
垂直ソースライン３２ａ，３２ｂ，３２ｃは、一方において、各列毎に光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサ（第１の記憶素子）ＣD1，ＣD2，ＣD3の一方の電極に接続されるとともに、水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出力線３９に接続されている。なお、一般的に、これら信号出力線３８及び暗出力線３９には、寄生容量ＣHS，ＣHDが存在する。また、これら信号出力線３８及び暗出力線３９の一方にはバッファアンプ３８ａ，３９ａが接続されている。
【０００９】
また、信号出力線３８及び暗出力線３９は、他方において、送出される映像信号をリセットするための水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレインが接続されており、またこの水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのソースは、上記光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続しつつ、接地（ＧＮＤ）されている。そして、この水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路４３から送出される駆動パルスφRHが印加されると、水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが動作するようになっている。
【００１０】
上記水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3の各々のゲート電極には、水平走査回路４０に接続された水平選択信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続され、水平走査回路４０から送出される駆動パルスφH1〜φH3によって水平読出しが制御されるようになっている。
【００１１】
上記光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックライン４１ａを介して、また上記暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用クロックライン４２ａを介して、それぞれ駆動パルス発生回路４１及び４２に接続され、駆動パルス発生回路４１及び４２から送出されるそれぞれの駆動パルスφTSあるいはφTDが印加されると、これら光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた順序で交互に動作するようになっている。
【００１２】
上記垂直ソースライン３２ａ，３２ｂ，３２ｃは、他方において、各列毎にリセット用トランジスタＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続されている。また、各リセット用トランジスタＴRV1，ＴRV2，ＴRV3のソースには電源電圧ＶRVが供給され、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電源電圧ＶCSが供給されている。
【００１３】
なお、リセット用トランジスタＴRV1，ＴRV2，ＴRV3のゲート電極にはリセットパルスφRVが供給され、このリセットパルスφRVがハイレベルになると、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態（ＶRV＝ＧＮＤ）にすることができるようになっている。
【００１４】
また、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定数を制御すると同時に、各画素３１ごとのバイアス点の変動等による時定数ばらつきを抑えて、ゲインを揃え、固定パターンノイズ（ＦＰＮ）を抑えるようになっている。
【００１５】
次に、図７に示すパルスタイミングチャートを参照しながら、図６に示す光電変換装置の動作について説明する。なお、図７において、ｔ11〜ｔ15までの期間においては、第１行目の画素３１の読み出し動作が行われており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目の画素の読み出し動作が行われている。また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴ２の初期化動作、ｔ12が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ13が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ14が転送後のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平ブランキング期間内に行われる。また、ｔ15は映像信号出力期間である。
【００１６】
先ず、図７に示すように、期間ｔ11の最初で、駆動パルスφRD1をハイレベル（駆動パルスφRD2とφRD3はローレベルのまま）にして、第１行目の画素３１のリセットドレインＲＤに電圧駆動パルスを印加する。そして、既にローレベルで導通状態（オン）とされている全ての画素３１のリセットゲートＲＧを経由して、ハイレベルの電圧が第１行目の画素３１のＪＦＥＴ２の制御領域に、ローレベルの電圧が第２行目以後の画素３１のＪＦＥＴ２の制御領域に伝わり、これらのＪＦＥＴ２の制御領域が初期化（電荷が排出）されるとともに、第１行目の各ＪＦＥＴ２は選択（オン）され、第２行目以後の各ＪＦＥＴ２は非選択（オフ）とされる。
【００１７】
即ち、リセットドレインＲＤに電圧駆動パルス（φRD1，φRD2，φRD3）が送出された行によって、ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされるとともに、選択された行のＪＦＥＴ２の制御領域がハイレベルの電位に、非選択行のＪＦＥＴ２の制御領域がローレベルの電位に初期化される。
【００１８】
そして、期間ｔ11の終わり（期間ｔ12の最初）において、駆動パルスφRGをハイレベルにして、リセットゲートＲＧを非導通状態（オフ）にすることによって、各ＪＦＥＴ２の制御領域は、選択（オン）、非選択（オフ）状態を保持したまま、フローティング状態とされる。
【００１９】
同時に（期間ｔ12の最初で）、駆動パルスφRVをローレベルにして、リセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にする。これにより、この期間ｔ12中において、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。
【００２０】
なお、この期間ｔ12中において、駆動パルスφTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3は導通状態（オン）となっており、各ＪＦＥＴ２の制御領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【００２１】
期間ｔ13においては、駆動パルスφTG1をローレベルにして転送ゲートＴＧを非導通状態（オフ）から導通状態（オン）にするとともに、駆動パルスφTSをハイレベルに、駆動パルスφTDをローレベルにすることにより、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）に、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
【００２２】
この結果、第１行目のフォトダイオード１で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送される。なお、電荷を転送した後のＪＦＥＴ２の制御領域の電位は、電荷量／ゲート容量の分だけ変化（この場合は上昇）する。また、図７において、駆動パルスφTG1がローレベルのときに転送ゲートＴＧが導通状態（オン）になるのは、転送制御素子３１ａがＰチャネル型であるため、他の駆動パルスと極性が反対になるためのである。
【００２３】
期間ｔ14においては、期間ｔ12と同様に、駆動パルスφTG1をハイレベルして第１行目の転送ゲートＴＧを非導通状態（オフ）にして、フォトダイオード１において光電変換された電荷が蓄積される状態にするとともに、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRY1〜ＴRV3を遮断状態（オフ）にする。これにより、第１行目の各ＪＦＥＴ２がソースフォロワ動作をする。
【００２４】
なお、この期間ｔ14中において、駆動パルスφTSはハイレベルであるため、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）となっており、各ＪＦＥＴ２の制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【００２５】
期間ｔ15においては、駆動パルスφRD1，φRG，φTSのそれぞれをローレベルに、駆動パルスφRVをハイレベルにすることにより、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧（映像信号）を出力端子ＶOS，ＶODに出力する状態にする。
【００２６】
そして、水平走査回路４０から駆動パルスφH1〜φH3及び駆動パルス発生回路４３から駆動パルスφRHを順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線３８及び暗出力線３９の水平読み出しラインに読み出し、出力端子ＶOS，ＶODから映像信号を出力しつつ、信号出力線３８及び暗出力線３９の水平読み出しラインのリセットを行う。
【００２７】
なお、出力端子ＶOS，ＶODから得られた映像信号は、図示しない外部演算回路によって演算処理される。これは、出力端子ＶOSから得られる映像信号には電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端子ＶODから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶOS，ＶODから得られた映像信号を演算処理（減算処理（ＶOS−ＶOD））することにより、電荷成分（Ｓ）に応じた映像信号のみを抽出するためである。
【００２８】
以上に示した期間ｔ11〜ｔ15に対する第１行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31〜ｔ35において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。
【００２９】
【発明が解決しようとする課題】
しかし、図６に示されたような固体撮像素子では、全画素同時の電子シャッター動作を行うことができない。全画素同時に電子シャッター動作を行うためには、全画素同時に光電変換部のリセットを行い、全画素同時に光電変換部に蓄積された信号電荷を、全画素同時に増幅部に転送しなければならない。
【００３０】
ところが、この固体撮像素子では光電変換部（埋め込みフォトダイオード）に蓄積された電荷を１行毎に増幅部（ＪＦＥＴ２）に転送しており、全画素同時に転送することはできない。全画素同時に転送した場合、全画素の増幅部（ＪＦＥＴ２）が同時にオンするため、光信号蓄積用コンデンサあるいは暗出力蓄積用コンデンサに全画素からの信号が同時に蓄積されてしまい、映像信号にならないからである。
【００３１】
本発明はこのような問題点を解決するためになされたもので、全画素同時電子シャッター動作が可能な増幅型固体撮像素子を提供することを主たる課題とし、これに加えて、暗電流と残像を減らすこと、これらの増幅型固体撮像素子をＬＳＩで構成すること、ソースフォロワ動作のゲインが高いものを得ること、界面順位に起因する暗電流を大幅に減らすことを副次的な課題とする。
【００３２】
【課題を解決するための手段】
本発明の骨子は、光電変換部と増幅部との間に電荷を一時的に蓄積する蓄積部を設け、光電変換部と前記蓄積部との間、および前記蓄積部との間にそれぞれ転送部を設けることである。
【００３３】
すなわち、前記課題を解決するための第１の手段は、第２導電型の半導体基板に配置され、入射光に応じた電荷を生成して蓄積する光電変換部と、制御領域を有し当該制御領域に受け取った前記光電変換部からの電荷に応じて信号出力を生じる増幅部とを備えた光電変換素子を単位画素とする固体撮像素子であって、前記増幅部と前記光電変換部との間に配置され、前記電荷を蓄積する蓄積部と、前記光電変換部から前記蓄積部に前記電荷を転送する第１の転送部と、前記蓄積部から前記制御領域に、蓄積部に蓄積された電荷を転送する第２の転送部と、前記制御領域に受け取った電荷を排出するためのリセット部を備え、前記第２の転送部は、前記増幅部と前記蓄積部との間に設けられたＭＯＳゲートによって構成され、前記蓄積部は前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部に隣接し、かつ前記光電変換部と離れた半導体基板表面の第１導電型の拡散領域によって構成され、前記第１の転送部は、前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部と前記光電変換部に隣接し、かつ前記蓄積部を覆ったＭＯＳゲートによって構成されたことを特徴とする固体撮像素子（請求項１）である。
【００３４】
ここにおいて、リセット部は、例えば増幅部として接合型電界トランジスタを使用した場合のように、制御領域の電荷を排出するためのスイッチング手段からなる場合もあるし、増幅部としてＭＯＳＳＩＴを使用した場合のように、制御領域を直接制御することにより制御領域の電荷を排出する手段からなる場合もある。
【００３５】
この手段においては、まず、全素子について第１の転送部を一斉にオンとすることによって、光電変換部から蓄積部へ電荷を転送し、光電変換部の初期化を全素子について同時に行う。蓄積部に転送された電荷は、第２の転送部を介して増幅部の制御領域に転送され、さらにリセット部のリセットドレインに排出される。
【００３６】
第１の転送部が一斉にオフとされることにより、光電変換部において電荷の蓄積が一斉に開始される。次に第１の転送部が一斉にオンとされるまでの間が、露出時間に相当する。再び第１の転送部が一斉にオンとされると、所定時間に亘って光電変換部に蓄積された電荷が、一斉に蓄積部に転送され、続いて第１の転送部がオフとなることにより蓄積部に転送された電荷は蓄積部に留まる。蓄積部に蓄積された電荷は、第２の転送部を順次オンとすることにより、図６に示した固体撮像素子におけると同じように順次増幅部の制御領域に送られる。増幅部以後の作用は、図６に示した固体撮像素子の作用と本質的に同じである。これにより、全画素同時電子シャッター動作が可能となる。
さらに、固体撮像素子をＬＳＩで構成することができ、固体撮像素子の高集積化が可能である。
【００３７】
前記課題を解決するための第２の手段は、前記第１の手段であって、前記光電変換部は、前記半導体基板内に埋め込まれた第１導電型の埋め込み領域と、半導体基板表面に接し、かつ半導体基板表面と前記埋め込み領域の間に設けられた第２導電型の空乏化防止領域から成る埋め込みフォトダイオードであることを特徴とするもの（請求項２）である。
【００３８】
この手段によれば、前記第１の手段の作用効果に加えて、暗電流と残像を減らすことができる。
【００４１】
前記課題を解決するための第３の手段は、前記第１の手段又は第２の手段であって、前記増幅部が接合型電界効果トランジスタであることを特徴とするもの（請求項３）である。
【００４２】
この手段によれば、前記手段の作用効果に加えて、ＭＯＳＦＥＴを使用したものに比して、ソースフォロワ動作のゲインが高いものが得られる。また、バイポーラトランジスタのように、増幅動作中に制御領域の信号電荷が消費されないため、ノイズを小さくできる。
【００４３】
前記課題を解決するための第４の手段は、前記第１の手段から第３の手段のいずれかであって、前記第１の転送部であるＭＯＳゲートをオフとするときの電圧が、前記蓄積部の表面に反転層を形成する大きさの電圧とされていることを特徴とするもの（請求項４）である。
【００４４】
この手段によれば、前記第３の手段又は第４の手段の作用効果に加えて、蓄積層表面の界面準位が電子で満たされることにより、界面順位に起因する暗電流が大幅に減少する。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態の例を図を用いて説明する。図１は本発明の実施の形態の１例である固体撮像素子の１つの画素の平面図である。図２は図１のＸ−Ｘ’に沿った断面図、図３は図１のＹ−Ｙ’に沿った断面図である。この画素は入射光に応じた電荷を生成して蓄積する埋め込み型フォトダイオード（ＢＰＤ）１０１と、制御領域に受け取った電荷に応じた信号を出力する接合型電界効果トランジスタ（ＪＦＥＴ）１０２と、ＢＰＤによって生成・蓄積された電荷をＪＦＥＴに転送する前に一時的に蓄積する蓄積部１０３と、ＢＰＤから蓄積部への電荷の転送を制御する第１の転送ゲート（ＴＧＡ）１０４と、蓄積部からＪＦＥＴへの電荷の転送を制御する第２の転送ゲート（ＴＧＢ）１０５と、ＪＦＥＴ１０２の制御領域へ転送された電荷を排出するためのリセットドレイン（ＲＤ）１０６と前記リセットドレインを制御するリセットゲート（ＲＧ）１０７とから構成されている。
【００４６】
即ち、Ｐ型シリコン基板（Ｐ−ＳＵＢ）２０１上にＮ型ウェル２０２を設け、このウェル中に、例えばボロン（Ｂ+）や燐（Ｐ+）をイオン注入あるいは熱拡散することによってＢＰＤ１０１やＪＦＥＴ１０２や（ＲＤ）１０６を形成し、絶縁層（図示せず）を介してリソグラフィー法などによって第１の転送ゲート（ＴＧＡ）１０４、第２の転送ゲート（ＴＧＢ）１０５やリセットゲートＲＧ１０７を形成する。
【００４７】
図２に示されるように、リセットゲート（ＲＧ）１０７は、リセットドレイン（ＲＤ）１０６のＰ領域２０３とＪＦＥＴ１０２のＰ型ゲート領域（Ｐゲート）２０４と共にＰチャネルＭＯＳＦＥＴを構成している。
【００４８】
また、図３に示されるように、ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に表面Ｎ型層２０５、Ｐ型電荷蓄積層２０６、Ｎ型ウェル２０２、Ｐ型基板２０１とされ、いわゆる縦型オーバーフロードレイン構造の埋め込み型フォトダイオードになっている。
【００４９】
ＪＦＥＴ１０２は、Ｎ+型ソース領域２０７およびＮ+型ドレイン領域２０８と、Ｐ型ゲート領域（Ｐゲート、制御領域）２０４、Ｎ型チャネル領域（Ｎチャネル）２０９より構成されており、Ｐ型ゲート領域２０４がＮ型チャネル２０９を上下から挟む構造になっている。
【００５０】
リセットゲート（ＲＧ）１０７は、パルス電圧を加えることによって、ＪＦＥＴ１０１の制御領域をリセットドレイン（ＲＤ）１０６の電圧に初期化する。
【００５１】
尚、図１では図示していないが、図２、図３から分かるように、リセットドレイン（ＲＤ）１０６への配線２１１（メタル配線、この第１の実施例ではアルミニウム（Al）膜）は、ＢＰＤ１０１以外の部分を遮光するための遮光膜も兼用する（遮光Al）。
【００５２】
電荷蓄積層１０３はＮ型ウェル２０１表面に形成されたＰ型拡散領域で、ＢＰＤ１０１とＪＦＥＴ１０２の間に位置し、ＢＰＤ１０１で光電変換された電荷をＪＦＥＴ１０２の制御領域に転送する前に一時的に蓄積する。
【００５３】
第１の転送ゲート（ＴＧＡ）１０４はＢＰＤ１０１の端から電荷蓄積層１０３を覆って形成され、第２の転送ゲート（ＴＧＢ）１０５は電荷蓄積層１０３のＰ型領域とＪＦＥＴ１０２のゲートのＰ型領域２０４と共にＰ型ＭＯＳＦＥＴを形成している。これら第１・第２の転送ゲート１０４・１０５は、ＢＰＤ１０１のＰ型領域２０６からＰ型電荷蓄積層１０３への電荷の転送、Ｐ型電荷蓄積層１０３での電荷の蓄積、Ｐ型電荷蓄積層１０３からＪＦＥＴ１０２のＰ型ゲート２０４への電荷の転送を制御する。
【００５４】
まず、第１の転送ゲート１０４をローレベルにし、第２の転送ゲート１０５をハイレベルにした場合、電荷蓄積層１０３の電位が下がり、ＢＰＤ１０１のＰ型領域２０６をソースとし、Ｐ型電荷蓄積層１０３をドレインとしたＰＭＯＳＦＥＴがオンする。この時、ＢＰＤ１０１からＰ型電荷蓄積層１０３に電荷が転送される。
【００５５】
次に第１の転送ゲート１０４と第２の転送ゲート１０５を共にハイレベルにした時、両者によって構成されるＰＭＯＳＦＥＴが共にオフするため、Ｐ型電荷蓄積層１０３に転送された電荷はそのまま同領域に蓄積される。この時、Ｐ型電荷蓄積層１０３の表面がＮ型に反転するような大きさの電圧（４〜５Ｖ、Ｐ型電荷蓄積層１０３の拡散濃度によって異なる）を加えることにより、Ｎ型ウェル２０２の電位にピンニングされるようにすれば、Ｐ型電荷蓄積層１０３表面の界面準位が電子で満たさる。暗電流の大きさは界面準位の電子占有確率に大きく影響されるが、界面順位を電子で満たすことにより大幅に減少する。よって、Ｐ型電荷蓄積層１０３に長時間電荷を保持する場合でも、暗電流が小さいので、画質の劣化を抑えることができる。
【００５６】
次に第１の転送ゲート１０４をハイレベルにし、第２の転送ゲート１０５をローレベルにした場合、第２の転送ゲート１０５によって構成されるＰＭＯＳＦＥＴがオンし、Ｐ型電荷蓄積層１０３からＪＦＥＴ１０２のＰ型ゲート２０４（制御領域）に電荷が転送される。
【００５７】
図４は、図１〜図３で示した単位画素を２次元マトリクス状に配置した模式回路図である。また、図５は図４に示す模式回路図の動作を説明するためのパルスタイミングチャートである。図４に示すように、単位画素３０１は入射光に応じて電荷を生成して蓄積するフォトダイオードＰＤと、制御領域に受け取った前記電荷に応じた信号出力を生じる接合型電界効果トランジスタＪＦＥＴと、前記フォトダイオードＰＤから前記接合型電界効果トランジスタＪＦＥＴの制御領域に前記電荷を転送する前にこの電荷を一時的に蓄積しておく電荷蓄積層１ｅと、前記フォトダイオードＰＤで生成・蓄積された電荷を前記電荷蓄積層１ｅに転送するための、第１の転送ゲートＴＧＡを備えた第１の転送制御素子１ａと、前記電荷蓄積層１ｅに蓄積された電荷を前記接合型電界効果トランジスタＪＦＥＴの制御領域に転送するための第２の転送ゲートＴＧＢを備えた第２の転送制御素子１ｂと、前記接合型電界効果トランジスタＪＦＥＴの制御領域へ転送された電荷を排出するための、リセットドレインＲＤとリセットゲートＲＧを備えたリセット素子１ｃ（リセット用電荷排出手段、Ｐチャンネル型ＭＯＳＦＥＴ）とから構成されている。
【００５８】
各接合型電界効果トランジスタＪＦＥＴのソースはマトリクス配置の各列毎に垂直ソースライン２ａ，２ｂ，２ｃに共通に接続されており、また、各接合型電界効果トランジスタＪＦＥＴのドレイン及びフォトダイオードＰＤのカソード側は、図示しない配線又は拡散層によって全画素共通に接続され、電源電圧１ｄに接続されている。また、各フォトダイオードＰＤのアノード側は第１の転送制御素子１ａのソース側に、接合型電界効果トランジスタＪＦＥＴの制御領域（Ｐ型ゲート）は、第２の転送制御素子１ｂのドレインに接続されている。
【００５９】
第１の転送ゲートＴＧＡはマトリクス配置の各行毎に垂直走査回路４によって走査されるクロックライン３Ａａ，３Ａｂ，３Ａｃに共通接続され、前記垂直走査回路４から送出される駆動パルスφTGA1，φTGA2，φTGA3が印加されると、各行毎に順次動作するようになっている。
【００６０】
同様に第２の転送ゲートＴＧ２はマトリクス配置の各行毎に垂直走査回路４によって走査されるクロックライン３Ｂａ，３Ｂｂ，３Ｂｃ共通接続され、前記垂直走査回路４から送出される駆動パルスφTGB1，φTGB2，φTGB3が印加されると、各行毎に順次動作するようになっている。
【００６１】
リセット素子１ｃは各画素３０１毎に設けられており、リセットドレインＲＤは各行毎に互いに並列に配置され、マトリクス配置の各行毎に垂直走査回路４によって走査されるクロックライン２０ａ，２０ｂ，２０ｃに共通接続されている。また、リセットゲート（リセットゲート電極）ＲＧは、行ライン７ａを介して駆動パルス発生回路７に全画素共通接続されている。また、リセット素子１ｃのソースは、接合型電界効果トランジスタＪＦＥＴの制御領域（Ｐ型ゲート）と共通になっている。そして、リセットゲート（リセットゲート電極）ＲＧに前記駆動パルス発生回路７から送出される駆動パルスφRGが印加されると、このリセット素子１ｃが動作するようになっている。
【００６２】
前記垂直ソースライン２ａ，２ｂ，２ｃは、一方において、各列毎に光信号転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3、及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の一方の電極に接続されると共に、水平読み出し選択用トランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3を各々経て信号出力線８及び暗出力線９に接続されている。尚、一般的にこれら信号出力線８及び暗出力線９には寄生容量ＣHS，ＣHDが存在する。また、これら信号出力線８及び暗出力線９の一方にはバッファアンプ８ａ、９ａが接続されている。
【００６３】
また、前記信号出力線８及び暗出力線９は、他方において、送出される映像信号をリセットするための水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレインが接続されており、またこの水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのソースは、前記光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続しつつ、接地（ＧＮＤ）されている。そして、この水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路１３から送出される駆動パルスφRHが印加されると、該水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが動作するようになっている。
【００６４】
前記水平読み出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3の各々のゲート電極には、水平走査回路１０に接続された水平選択信号ライン１０ａ，１０ｂ，１０ｃが各列毎に共通接続され、該水平走査回路１０から送出される駆動パルスφH1〜φH3によって水平読み出しが制御されるようになっている。
【００６５】
前記光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックライン１１ａを介して、また前記暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用クロックライン１２ａを介して、それぞれ駆動パルス発生回路１１及び１２に接続され、該駆動パルス発生回路１１及び１２から送出されるそれぞれの駆動パルスφTSあるいはφTDが印加されると、これら光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた順序で交互に動作するようになっている。
【００６６】
前記垂直ソースライン２ａ，２ｂ，２ｃは、他方において、各列毎にリセット用トランジスタＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ読み出し用定電流源１４ａ，１４ｂ，１４ｃには電源電圧ＶCSが供給されている。
【００６７】
尚、リセット用トランジスタＴRV1，ＴRV2，ＴRV3のゲート電極には、リセットパルスφRVが供給され、このリセットパルスφRVがハイレベルになると、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通して垂直ソースライン２ａ，２ｂ、２ｃを接地状態（ＶRV＝ＧＮＤ）にすることができるようになっている。また、ソースフォロワ読み出し用定電流源１４ａ，１４ｂ，１４ｃは、ソースフォロワ動作の時定数を制御すると共に、各画素１毎のバイアス点の変動等による時定数のばらつきを抑えて、ゲインを揃え、固定パターンノイズ（ＦＰＮ）を抑えるようになっている。
【００６８】
次に、図５に示すパルスタイミングチャートを参照しながら、本発明による固体撮像素子の動作について説明する。尚、図５において、ｔ01〜ｔ04までの期間はフォトダイオードのリセットとフォトダイオードへの信号電荷の蓄積動作、およびフォトダイオードから電荷蓄積層への電荷の転送動作を示しており、ｔ11〜ｔ15迄の期間は、第１行目の画素１の読み出し動作が行われており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目の画素の読み出し動作が行われている。また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴの初期化動作、ｔ12が初期化後の第１行目のＪＦＥＴのソースフォロワ動作、ｔ13が第１行目の電荷蓄積層からＪＦＥＴへの信号電荷の転送動作、ｔ14が転送後のＪＦＥＴのソースフォロワ動作に対応した期間である。また、ｔ15は映像信号出力期間である。
【００６９】
まず、期間ｔ01で駆動パルスφTGA1，φTGA2，φTGA3をローレベルにし、フォトダイオードＰＤに蓄積された信号電荷を電荷蓄積層１ｅに転送することによってフォトダイオードＰＤを全画素同時に初期化する。次に期間ｔ02で駆動パルスφTGA1，φTGA2，φTGA3をハイレベルにし、かつ、φTGB1，φTGB2，φTGB3をローレベルにすることによって電荷蓄積層１ｅに蓄積された信号電荷を接合型電界効果トランジスタＪＦＥＴのＰ型ゲートに転送し、電荷蓄積層１ｅを初期化する。この時、駆動パルスφRGはローレベルになっている。リセット素子１ｃはＰ型ＭＯＳＦＥＴなのでオンしている。従って接合型電界効果トランジスタＪＦＥＴのＰ型ゲートに転送された信号電荷はリセットドレインＲＤに排出される。また、駆動パルスφTGA1，φTGA2，φTGA3がハイレベルになると同時にフォトダイオードＰＤは光電変換によって発生した電荷の蓄積を開始する。
【００７０】
次に期間ｔ04で、再びパルスφTGA1，φTGA2，φTGA3をローレベルにすることによってフォトダイオードに蓄積された信号電荷を全画素同時に電荷蓄積層に転送する。
【００７１】
ここで、期間ｔ01の終わり（期間ｔ02の初め）でφTGA1，φTGA2，φTGA3がハイレベルになってから、期間ｔ03の終わり（期間ｔ04の初め）にφTGA1，φTGA2，φTGA3がローレベルになるまでの間がフォトダイオードＰＤの信号電荷蓄積期間である。即ち、期間ｔ03の長さを制御することによって信号電荷蓄積期間（シャッター速度）を任意の時間に設定することができる。
【００７２】
次に期間ｔ11の最初で、駆動パルスφRD1をハイレベル（駆動パルスφRD2とφRD3はローレベルのまま）にして、第１行目の画素のリセットドレインＲＤに電圧駆動パルスを印加する。すると、既にローレベルで導通状態（オン）とされている全ての画素１のリセットゲートＲＧを経由して、前記電圧（電圧駆動パルス）が第１行目の画素の各接合型電界効果トランジスタＪＦＥＴの制御領域に伝わり、当該接合型電界効果トランジスタＪＦＥＴは選択（オン）され、第２行目以後の各接合型電界効果トランジスタＪＦＥＴは非選択（オフ）とされる。
【００７３】
即ち、リセットドレインＲＤに電圧駆動パルス（φRD1，φRD2，φRD3）が送出された行によって、接合型電界効果トランジスタＪＦＥＴの選択（オン）・非選択（オフ）がなされると共に、選択された行の接合型電界効果トランジスタＪＦＥＴの制御領域がリセットドレインＲＤ（電圧駆動パルス）の電位に初期化される。
【００７４】
そして、期間ｔ11の終わり（期間ｔ12の最初）において、駆動パルスφRGをハイレベルにして、リセットゲートＲＧを非導通状態（オフ）にすることによって、各接合型電界効果トランジスタＪＦＥＴの制御領域は、選択（オン）、非選択（オフ）状態を保持したまま、フローティング状態とされる。
【００７５】
同時に（期間ｔ12の最初で）、駆動パルスφRVをローレベルにして、リセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にする。これにより、この期間ｔ12中において、第１行目の各接合型電界効果トランジスタＪＦＥＴがソースフォロワ動作を行う。尚、この期間ｔ12中において、駆動パルスφTDはハイレベルであるため、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3は導通状態（オン）となっており、各ＪＦＥＴの制御領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【００７６】
期間ｔ13においては、駆動パルスφTGB1をローレベルにすることにより転送ゲートＴＧＢを非導通状態（オフ）から導通状態（オン）にすると共に、駆動パルスφTSをハイレベルに、駆動パルスφTDをローレベルにすることにより、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）に、暗出力転送用ＭＯＳトランジスタＴD1、ＴD2，ＴD3を非導通状態（オフ）にする。
【００７７】
この結果、第１行目のフォトダイオードＰＤで生成されて、電荷蓄積層１ｅに蓄積されていた電荷が接合型電界効果トランジスタＪＦＥＴの制御領域へ転送される。尚、電荷を転送した後の接合型電界効果トランジスタＪＦＥＴの制御領域の電位は、電荷量／ゲート容量の分だけ変化（この場合は上昇）する。また、図６において、駆動パルスφTGB1がローレベルのときに転送ゲートＴＧＢが導通状態（オン）になるのは、転送制御素子１ｂがＰチャネル型であるため、他の駆動パルスとは極性が反対になるためである。
【００７８】
期間ｔ14においては期間ｔ12と同様に、駆動パルスφTGB1をハイレベルにすることにより第１行目の転送ゲートＴＧＢを非導通状態（オフ）にし、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にする。これにより、第１行目の各ＪＦＥＴがソースフォロワ動作をする。
【００７９】
尚、この期間ｔ14中において、駆動パルスφTSはハイレベルであるため、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）となっており、各接合型電界効果トランジスタＪＦＥＴの制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【００８０】
期間ｔ15においては、駆動パルスφRD1，φRG，φTSのそれぞれをローレベルに、駆動パルスφRVをハイレベルにすることにより、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧を出力端子ＶOS，ＶODに出力する状態にする。
【００８１】
そして、駆動パルス発生回路１３から駆動パルスφRHを出力すると共に、水平走査回路１０から駆動パルスφH1〜φH3を順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3および暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線８及び暗出力信号線９の水平読み出しラインに読み出し、出力端子ＶOS、ＶODから映像信号を出力しつつ、信号出力線８及び暗出力線９の水平読み出しラインのリセットを行う。
【００８２】
尚、出力端子ＶOS，ＶODから得られた映像信号は、図示しない外部演算回路によって演算処理される。これは出力端子ＶOSから得られる映像信号には電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、また出力端子ＶODから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶOS，ＶODから得られた映像信号を演算処理（減算処理（ＶOS−ＶOD））することにより、電荷成分（Ｓ）に応じた映像信号のみを抽出するためである。
【００８３】
以上のように、本発明によれば、全画素同時電子シャッターを実現することができる。但し、信号電荷読み出し期間及び映像信号出力出力期間中はフォトダイオードのリセットができないため、静止画像での全画素同時電子シャッターに限られる。
【００８４】
ここで説明した例では、フォトダイオードに蓄積された電荷をＪＦＥＴの制御領域を経由してリセットドレインＲＤに排出することによってリセット動作を行ったが、テレビジョン学会誌技術報告ＶＯＬ．１２，Ｎｏ．１２，ｐｐ３１〜３６に示されるように、基板に掛ける電位を制御することによって、フォトダイオードの電荷蓄積層から基板に電荷を排出してフォトダイオードをリセットすることも可能である。この場合、電荷読み出し部や映像出力部に関係なくフォトダイオードをリセットできるため、動画を撮像しながら全画素同時電子シャッターが可能になる。
【００８５】
なお、以上の実施の形態の説明においては、増幅部が接合型電界効果トランジスタＪＦＥＴであるとして説明してきたが、増幅部としてＭＯＳＳＩＴを使用することもできる。この場合には、リセットドレインＲＤやリセット素子１ｃは必要でなく、直接ＭＯＳＳＩＴのゲートを制御することにより、このゲートの下に蓄積した電荷を基板に排出することができる。
【００８６】
【実施例】
先に説明した図１、図２、図３に示すような構造の画素を持つ固体撮像素子を製造した。
この画素は入射光に応じた電荷を生成して蓄積する埋め込み型フォトダイオード（ＢＰＤ）１０１と、制御領域に受け取った電荷に応じた信号を出力する接合型電界効果トランジスタ（ＪＦＥＴ）１０２と、ＢＰＤによって生成・蓄積された電荷をＪＦＥＴに転送する前に一時的に蓄積する蓄積部１０３と、ＢＰＤ１０１から蓄積部１０３への電荷の転送を制御する第１の転送ゲート（ＴＧＡ）１０４と、蓄積部１０３からＪＦＥＴ１０２への電荷の転送を制御する第２の転送ゲート（ＴＧＢ）１０５と、ＪＦＥＴ１０２の制御領域へ転送された電荷を排出するためのリセットドレイン（ＲＤ）１０６と前記リセットドレイン１０６を制御するリセットゲート（ＲＧ）１０７とから構成されている。
【００８７】
即ち、不純物濃度１×１０14ｃｍ-3のＰ型シリコン基板（Ｐ−ＳＵＢ）２０１上に不純物濃度３×１０15ｃｍ-3のＮ型ウェル２０２を設け、このウェル２０２中に、例えばボロン（Ｂ+）や燐（Ｐ+）をイオン注入あるいは熱拡散することによってＢＰＤ１０１やＪＦＥＴ１０２やＲＤ１０６を形成し、絶縁層（図示せず）を介してリソグラフィー法などによって第１転送ゲートＴＧＡ１０４、第２転送ゲートＴＧＢ１０５やリセットゲートＲＧ１０７を形成する。
【００８８】
リセットゲートＲＧ１０７はリセットドレインＲＤ１０６の、不純物濃度５×１０18ｃｍ-3のＰ領域（Ｐ）２０３とＪＦＥＴ１０２のＰ型ゲート領域（Ｐゲート）２０４と共にチャネルＭＯＳＦＥＴを構成している。
【００８９】
フォトダイオードＢＰＤ１０１は、半導体基板表面から裏面に向かって順に、不純物濃度２×１０17ｃｍ-3の表面Ｎ型層２０５、不純物濃度３×１０16ｃｍ-3のＰ型電荷蓄積層２０６からなり、Ｎ型ウェル、Ｐ型基板とされ、いわゆる縦型オーバーフロードレイン構造の埋め込み型フォトダイオードになっている。
【００９０】
ＪＦＥＴ１０２は、不純物濃度２×１０20ｃｍ-3のＮ+型ソース領域２０７および、不純物濃度２×１０20ｃｍ-3のＮ+型ドレイン領域２０８と、不純物濃度１×１０18ｃｍ-3のＰ型ゲート領域（Ｐゲート）２０４、不純物濃度１×１０17ｃｍ-3のＮ型チャネル領域（Ｎチャネル）２０９、より構成されており、Ｐ型ゲート領域２０４がＮ型チャネル２０９を上下から挟む構造になっている。
【００９１】
リセットゲートＲＧ１０７とリセットドレインＲＤ１０６は、リセットゲートＲＧ１０７にパルス電圧を加えることによって、ＪＦＥＴ１０２の制御領域２０４をリセットドレインＲＤ１０６の電圧に初期化する。
【００９２】
尚、図１では図示していないが、図２，図３から分かるように、リセットドレインＲＤ１０６への配線（メタル配線、この実施例ではアルミニウム（Al）膜２１１）は、埋め込み型フォトダイオード１０１以外の部分を遮光するための遮光膜も兼用する（遮光Al）。
【００９３】
電荷蓄積層１０３はＮ型ウェル表面に形成された不純物濃度２×１０16ｃｍ-3のＰ型拡散領域で、フォトダイオード１０１とＪＦＥＴ１０２の間に位置し、フォトダイオード１０１で光電変換された電荷をＪＦＥＴ１０２の制御領域に転送する前に一時的に蓄積する。
【００９４】
第１の転送ゲートＴＧＡ１０４はフォトダイオード１０１の端から電荷蓄積層１０３を覆って形成され、第２の転送ゲートＴＧＢは電荷蓄積層１０３のＰ型領域とＪＦＥＴ１０２のゲートのＰ型領域２０４と共にＰ型ＭＯＳＦＥＴを形成している。これら第１・第２の転送ゲートは埋め込み型フォトダイオード（ＢＰＤ）１０１のＰ型領域２０６からＰ型電荷蓄積層１０３への電荷の転送、Ｐ型電荷蓄積層１０３での電荷の蓄積、Ｐ型電荷蓄積層１０３からＪＦＥＴ１０２のＰ型ゲート２０４への電荷の転送を制御する。
【００９５】
このような構成の固体撮像素子からなり、全体として図４に示すような回路構成を有する固体撮像装置を製造し、テストしたところ、所期の目的を達成することができた。
【００９６】
【発明の効果】
以上説明したように、請求項１に係る発明は、入射光に応じた電荷を生成して蓄積する光電変換部と、制御領域を有し当該制御領域に受け取った前記光電変換部からの電荷に応じて信号出力を生じる増幅部とを備えた光電変換素子を単位画素とする固体撮像素子であって、前記増幅部と前記光電変換部との間に配置され、前記電荷を蓄積する蓄積部と、前記光電変換部から前記蓄積部に前記電荷を転送を転送する第１の転送部と、前記蓄積部から前記制御領域に、蓄積部に蓄積された電荷を転送する第２の転送部と、前記制御領域に受け取った電荷を排出するためのリセット部を備えたことを特徴とする固体撮像素子であるので、全画素同時電子シャッター動作が可能となる。
【００９７】
請求項２に係る発明は、これに加え、光電変換部が、第２導電型の半導体基板内に埋め込まれた第１導電型の埋め込み領域と、半導体基板表面に接し、かつ半導体基板表面と前記埋め込み領域の間に設けられた第２導電型の空乏化防止領域から成る埋め込みフォトダイオードであることを特徴とするものであるので、暗電流と残像を減らすことができる。
【００９８】
請求項３に係る発明は、請求項１又は請求項２に記載された発明であって、前記第２の転送部は、前記増幅部と前記蓄積部との間に設けられたＭＯＳゲートによって構成され、前記蓄積部は前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部に隣接し、かつ前記光電変換部と離れた半導体基板表面の第１導電型の拡散領域によって構成され、前記第１の転送部は、前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部と前記光電変換部との間で、かつ前記第２の転送部と前記光電変換部に隣接し、かつ前記蓄積部を覆ったＭＯＳゲートによって構成されたことを特徴とするものであるので、固体撮像素子をＬＳＩで構成することができ、固体撮像素子の集積化が可能である。
【００９９】
請求項４に係る発明は、前記発明のいずれかであって、増幅部が接合型電界効果トランジスタであることを特徴とするものであるので、ＭＯＳＦＥＴを使用したものに比して、ソースフォロワ動作のゲインが高いものが得られる。また、バイポーラトランジスタのように、増幅動作中に制御領域の信号電荷が消費されないため、ノイズを小さくできる。
【０１００】
請求項５に係る発明は、請求項３又は請求項４の発明であって、第１の転送部であるＭＯＳゲートをオフとするときの電圧が、前記蓄積部の表面に反転層を形成する大きさの電圧とされているので、界面順位に起因する暗電流が大幅に減少する。
【図面の簡単な説明】
【図１】本発明の実施形態の例及び実施例を示す固体撮像素子の１つの画素の平面図である。
【図２】図１のＸ−Ｘ’に沿った断面図である。
【図３】図１のＹ−Ｙ’に沿った断面図である。
【図４】本発明の実施の形態の１例である固体撮像素子を２次元マトリクス状に配置した模式回路図である。
【図５】図５の模式回路図の動作を説明するためのパルスタイミングチャートである。
【図６】従来の固体撮像素子の１例の概略構成を示す模式回路図である。
【図７】図６の模式回路図の動作を説明するためのパルスタイミングチャートである。
【符号の説明】
１ａ 第１の転送制御素子
１ｂ 第２の転送制御素子
１ｃ リセット素子
１ｄ ドレイン電源
１ｅ 電荷蓄積層
２ａ〜２ｃ 垂直ソースライン
３Ａａ〜３Ａｃ，３Ｂａ〜３Ｂｃ 垂直クロックライン
４ 垂直走査回路
７ 駆動パルス発生回路
７ａ 行ライン（共通接続線）
８ 信号出力線
８ａ バッファアンプ
９ 暗出力線
９ａ バッフアアンプ
１０ 水平走査回路
１０ａ〜１０ｃ 水平選択信号ライン
１１ 駆動パルス発生回路
１１ａ 光信号用クロックライン
１２ 駆動パルス発生回路
１２ａ 暗出力用クロックライン
１３ 駆動パルス発生回路
１４ａ〜１４ｃ ソースフォロワ読み出し用定電流源
２０ａ〜２０ｃ 垂直クロックライン
１０１ フォトダイオード
１０２ ＪＦＥＴ
１０３ 電荷蓄積層
１０４ 第１の転送ゲート
１０５ 第２の転送ゲート
１０６ リセットドレイン
１０７ リセットゲート
２０１ Ｐ型半導体基板
２０２ Ｎ型ウェル
２０３ Ｐ型リセットドレイン
２０４ Ｐ型ゲート
２０５ フォトダイオードＮ型層
２０６ フォトダイオードＰ型層
２０７ ＪＦＥＴのＮ型ソース
２０８ ＪＦＥＴのＮ型ドレイン
２０９ ＪＦＥＴのＮ型チャネル
２１０ １ｓｔアルミ
２１１ ２ｎｄアルミ
３０１ 単位画素
ＰＤ フォトダイオード
ＪＦＥＴ 接合型電界効果トランジスタ
ＴＧＡ 第１の転送ゲート
ＴＧＢ 第２の転送ゲート
ＲＤ リセットドレイン
ＲＧ リセットゲート
ＴRV1〜ＴRV3 リセット用トランジスタ
ＴS1〜ＴS3 光信号転送用ＭＯＳトランジスタ
ＴD1〜ＴD3 暗出力転送用ＭＯＳトランジスタ
ＴHS1〜ＴHS3 水平読み出し選択用トランジスタ
ＴHD1〜ＴHD3 水平読み出し選択用トランジスタ
ＣS1〜ＣS3 光信号蓄積用コンデンサ
ＣD1〜ＣD3 暗出力蓄積用コンデンサ
ＣHS，ＣHD 寄生容量
【発明の属する技術分野】
本発明は固体撮像素子、特に全画素同時に電子シャッタ動作を行うことが可能な固体撮像素子に関するものである。
【０００２】
【従来の技術】
固体撮像素子の感度を高めるために画素部に信号増幅用のトランジスタを設けた素子が種々提案されており、増幅型固体撮像素子と呼ばれている。その例が特開平８−２９３５９１号公報に開示されている。ここで開示された素子は電荷蓄積部と増幅トランジスタが分離されており、これらの間に設けられたトランスファーゲートによって、電荷蓄積部からＪＦＥＴよりなる増幅トランジスタへの電荷の転送を制御している。
【０００３】
図６は、特開平８−２９３５９１号公報に開示されている増幅型固体撮像素子の概略構成を示す模式回路図であり、図７は図６に示す模式回路図の動作を説明するためのパルスタイミングチャートである。
【０００４】
図６に示すように、各画素３１は、入射光に応じて電荷を生成して蓄積するフォトダイオード１、制御領域で受け取った電荷に応じた信号出力を生じるＪＦＥＴ２、及びフォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲートＴＧを備えた転送制御素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領域へ転送された電荷を排出するためのリセット用電荷排出手段であるリセットドレインＲＤ、及びこのリセットドレインＲＤを制御するためのリセット用制御手段であるリセットゲートＲＧを備えたリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ｂとから構成されている。
【０００５】
各ＪＦＥＴ２のソースは、マトリクス配置の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに共通に接続されている。また、各ＪＦＥＴ２のドレイン及びフォトダイオード１のカソード側には、図示しない配線又は拡散層によって全画素共通にドレイン電源３１ｃが接続されている。さらに、各フォトダイオード１のアノード側及びＪＦＥＴ２の制御領域は、それぞれ転送制御素子３１ａのソース又はドレインに接続されている。
【０００６】
転送制御素子３１ａの転送ゲート（転送ゲート電極）ＴＧは、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン３３ａ，３３ｂ，３３ｃに共通接続されている。垂直走査回路３４から送出される駆動パルスφTG1〜φTG3が印加されると、転送制御素子３１ａが各行毎に順次動作するようになっている。
【０００７】
リセット素子３１ｂは、各画素３１毎に設けられており、リセットドレインＲＤは各行毎に互いに並列に配設され、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン５０ａ，５０ｂ，５０ｃに共通接続されている。また、リセットゲート（リセットゲート電極）ＲＧは、行ライン３７ａを介して駆動パルス発生回路３７に全画素共通接続されている。また、リセット素子３１ｂのソースは、転送制御素子３１ａのドレインと共有になっている。そして、リセットゲート（リセットゲート電極）ＲＧに駆動パルス発生回路３７から送出される駆動パルスφRGが印加されると、このリセット素子３１ｂが動作するようになっている。
【０００８】
垂直ソースライン３２ａ，３２ｂ，３２ｃは、一方において、各列毎に光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサ（第１の記憶素子）ＣD1，ＣD2，ＣD3の一方の電極に接続されるとともに、水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出力線３９に接続されている。なお、一般的に、これら信号出力線３８及び暗出力線３９には、寄生容量ＣHS，ＣHDが存在する。また、これら信号出力線３８及び暗出力線３９の一方にはバッファアンプ３８ａ，３９ａが接続されている。
【０００９】
また、信号出力線３８及び暗出力線３９は、他方において、送出される映像信号をリセットするための水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレインが接続されており、またこの水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのソースは、上記光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続しつつ、接地（ＧＮＤ）されている。そして、この水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路４３から送出される駆動パルスφRHが印加されると、水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが動作するようになっている。
【００１０】
上記水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3の各々のゲート電極には、水平走査回路４０に接続された水平選択信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続され、水平走査回路４０から送出される駆動パルスφH1〜φH3によって水平読出しが制御されるようになっている。
【００１１】
上記光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックライン４１ａを介して、また上記暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用クロックライン４２ａを介して、それぞれ駆動パルス発生回路４１及び４２に接続され、駆動パルス発生回路４１及び４２から送出されるそれぞれの駆動パルスφTSあるいはφTDが印加されると、これら光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた順序で交互に動作するようになっている。
【００１２】
上記垂直ソースライン３２ａ，３２ｂ，３２ｃは、他方において、各列毎にリセット用トランジスタＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続されている。また、各リセット用トランジスタＴRV1，ＴRV2，ＴRV3のソースには電源電圧ＶRVが供給され、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電源電圧ＶCSが供給されている。
【００１３】
なお、リセット用トランジスタＴRV1，ＴRV2，ＴRV3のゲート電極にはリセットパルスφRVが供給され、このリセットパルスφRVがハイレベルになると、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態（ＶRV＝ＧＮＤ）にすることができるようになっている。
【００１４】
また、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定数を制御すると同時に、各画素３１ごとのバイアス点の変動等による時定数ばらつきを抑えて、ゲインを揃え、固定パターンノイズ（ＦＰＮ）を抑えるようになっている。
【００１５】
次に、図７に示すパルスタイミングチャートを参照しながら、図６に示す光電変換装置の動作について説明する。なお、図７において、ｔ11〜ｔ15までの期間においては、第１行目の画素３１の読み出し動作が行われており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目の画素の読み出し動作が行われている。また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴ２の初期化動作、ｔ12が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ13が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ14が転送後のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平ブランキング期間内に行われる。また、ｔ15は映像信号出力期間である。
【００１６】
先ず、図７に示すように、期間ｔ11の最初で、駆動パルスφRD1をハイレベル（駆動パルスφRD2とφRD3はローレベルのまま）にして、第１行目の画素３１のリセットドレインＲＤに電圧駆動パルスを印加する。そして、既にローレベルで導通状態（オン）とされている全ての画素３１のリセットゲートＲＧを経由して、ハイレベルの電圧が第１行目の画素３１のＪＦＥＴ２の制御領域に、ローレベルの電圧が第２行目以後の画素３１のＪＦＥＴ２の制御領域に伝わり、これらのＪＦＥＴ２の制御領域が初期化（電荷が排出）されるとともに、第１行目の各ＪＦＥＴ２は選択（オン）され、第２行目以後の各ＪＦＥＴ２は非選択（オフ）とされる。
【００１７】
即ち、リセットドレインＲＤに電圧駆動パルス（φRD1，φRD2，φRD3）が送出された行によって、ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされるとともに、選択された行のＪＦＥＴ２の制御領域がハイレベルの電位に、非選択行のＪＦＥＴ２の制御領域がローレベルの電位に初期化される。
【００１８】
そして、期間ｔ11の終わり（期間ｔ12の最初）において、駆動パルスφRGをハイレベルにして、リセットゲートＲＧを非導通状態（オフ）にすることによって、各ＪＦＥＴ２の制御領域は、選択（オン）、非選択（オフ）状態を保持したまま、フローティング状態とされる。
【００１９】
同時に（期間ｔ12の最初で）、駆動パルスφRVをローレベルにして、リセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にする。これにより、この期間ｔ12中において、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。
【００２０】
なお、この期間ｔ12中において、駆動パルスφTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3は導通状態（オン）となっており、各ＪＦＥＴ２の制御領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【００２１】
期間ｔ13においては、駆動パルスφTG1をローレベルにして転送ゲートＴＧを非導通状態（オフ）から導通状態（オン）にするとともに、駆動パルスφTSをハイレベルに、駆動パルスφTDをローレベルにすることにより、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）に、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
【００２２】
この結果、第１行目のフォトダイオード１で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送される。なお、電荷を転送した後のＪＦＥＴ２の制御領域の電位は、電荷量／ゲート容量の分だけ変化（この場合は上昇）する。また、図７において、駆動パルスφTG1がローレベルのときに転送ゲートＴＧが導通状態（オン）になるのは、転送制御素子３１ａがＰチャネル型であるため、他の駆動パルスと極性が反対になるためのである。
【００２３】
期間ｔ14においては、期間ｔ12と同様に、駆動パルスφTG1をハイレベルして第１行目の転送ゲートＴＧを非導通状態（オフ）にして、フォトダイオード１において光電変換された電荷が蓄積される状態にするとともに、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRY1〜ＴRV3を遮断状態（オフ）にする。これにより、第１行目の各ＪＦＥＴ２がソースフォロワ動作をする。
【００２４】
なお、この期間ｔ14中において、駆動パルスφTSはハイレベルであるため、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）となっており、各ＪＦＥＴ２の制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【００２５】
期間ｔ15においては、駆動パルスφRD1，φRG，φTSのそれぞれをローレベルに、駆動パルスφRVをハイレベルにすることにより、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧（映像信号）を出力端子ＶOS，ＶODに出力する状態にする。
【００２６】
そして、水平走査回路４０から駆動パルスφH1〜φH3及び駆動パルス発生回路４３から駆動パルスφRHを順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線３８及び暗出力線３９の水平読み出しラインに読み出し、出力端子ＶOS，ＶODから映像信号を出力しつつ、信号出力線３８及び暗出力線３９の水平読み出しラインのリセットを行う。
【００２７】
なお、出力端子ＶOS，ＶODから得られた映像信号は、図示しない外部演算回路によって演算処理される。これは、出力端子ＶOSから得られる映像信号には電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端子ＶODから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶOS，ＶODから得られた映像信号を演算処理（減算処理（ＶOS−ＶOD））することにより、電荷成分（Ｓ）に応じた映像信号のみを抽出するためである。
【００２８】
以上に示した期間ｔ11〜ｔ15に対する第１行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31〜ｔ35において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。
【００２９】
【発明が解決しようとする課題】
しかし、図６に示されたような固体撮像素子では、全画素同時の電子シャッター動作を行うことができない。全画素同時に電子シャッター動作を行うためには、全画素同時に光電変換部のリセットを行い、全画素同時に光電変換部に蓄積された信号電荷を、全画素同時に増幅部に転送しなければならない。
【００３０】
ところが、この固体撮像素子では光電変換部（埋め込みフォトダイオード）に蓄積された電荷を１行毎に増幅部（ＪＦＥＴ２）に転送しており、全画素同時に転送することはできない。全画素同時に転送した場合、全画素の増幅部（ＪＦＥＴ２）が同時にオンするため、光信号蓄積用コンデンサあるいは暗出力蓄積用コンデンサに全画素からの信号が同時に蓄積されてしまい、映像信号にならないからである。
【００３１】
本発明はこのような問題点を解決するためになされたもので、全画素同時電子シャッター動作が可能な増幅型固体撮像素子を提供することを主たる課題とし、これに加えて、暗電流と残像を減らすこと、これらの増幅型固体撮像素子をＬＳＩで構成すること、ソースフォロワ動作のゲインが高いものを得ること、界面順位に起因する暗電流を大幅に減らすことを副次的な課題とする。
【００３２】
【課題を解決するための手段】
本発明の骨子は、光電変換部と増幅部との間に電荷を一時的に蓄積する蓄積部を設け、光電変換部と前記蓄積部との間、および前記蓄積部との間にそれぞれ転送部を設けることである。
【００３３】
すなわち、前記課題を解決するための第１の手段は、第２導電型の半導体基板に配置され、入射光に応じた電荷を生成して蓄積する光電変換部と、制御領域を有し当該制御領域に受け取った前記光電変換部からの電荷に応じて信号出力を生じる増幅部とを備えた光電変換素子を単位画素とする固体撮像素子であって、前記増幅部と前記光電変換部との間に配置され、前記電荷を蓄積する蓄積部と、前記光電変換部から前記蓄積部に前記電荷を転送する第１の転送部と、前記蓄積部から前記制御領域に、蓄積部に蓄積された電荷を転送する第２の転送部と、前記制御領域に受け取った電荷を排出するためのリセット部を備え、前記第２の転送部は、前記増幅部と前記蓄積部との間に設けられたＭＯＳゲートによって構成され、前記蓄積部は前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部に隣接し、かつ前記光電変換部と離れた半導体基板表面の第１導電型の拡散領域によって構成され、前記第１の転送部は、前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部と前記光電変換部に隣接し、かつ前記蓄積部を覆ったＭＯＳゲートによって構成されたことを特徴とする固体撮像素子（請求項１）である。
【００３４】
ここにおいて、リセット部は、例えば増幅部として接合型電界トランジスタを使用した場合のように、制御領域の電荷を排出するためのスイッチング手段からなる場合もあるし、増幅部としてＭＯＳＳＩＴを使用した場合のように、制御領域を直接制御することにより制御領域の電荷を排出する手段からなる場合もある。
【００３５】
この手段においては、まず、全素子について第１の転送部を一斉にオンとすることによって、光電変換部から蓄積部へ電荷を転送し、光電変換部の初期化を全素子について同時に行う。蓄積部に転送された電荷は、第２の転送部を介して増幅部の制御領域に転送され、さらにリセット部のリセットドレインに排出される。
【００３６】
第１の転送部が一斉にオフとされることにより、光電変換部において電荷の蓄積が一斉に開始される。次に第１の転送部が一斉にオンとされるまでの間が、露出時間に相当する。再び第１の転送部が一斉にオンとされると、所定時間に亘って光電変換部に蓄積された電荷が、一斉に蓄積部に転送され、続いて第１の転送部がオフとなることにより蓄積部に転送された電荷は蓄積部に留まる。蓄積部に蓄積された電荷は、第２の転送部を順次オンとすることにより、図６に示した固体撮像素子におけると同じように順次増幅部の制御領域に送られる。増幅部以後の作用は、図６に示した固体撮像素子の作用と本質的に同じである。これにより、全画素同時電子シャッター動作が可能となる。
さらに、固体撮像素子をＬＳＩで構成することができ、固体撮像素子の高集積化が可能である。
【００３７】
前記課題を解決するための第２の手段は、前記第１の手段であって、前記光電変換部は、前記半導体基板内に埋め込まれた第１導電型の埋め込み領域と、半導体基板表面に接し、かつ半導体基板表面と前記埋め込み領域の間に設けられた第２導電型の空乏化防止領域から成る埋め込みフォトダイオードであることを特徴とするもの（請求項２）である。
【００３８】
この手段によれば、前記第１の手段の作用効果に加えて、暗電流と残像を減らすことができる。
【００４１】
前記課題を解決するための第３の手段は、前記第１の手段又は第２の手段であって、前記増幅部が接合型電界効果トランジスタであることを特徴とするもの（請求項３）である。
【００４２】
この手段によれば、前記手段の作用効果に加えて、ＭＯＳＦＥＴを使用したものに比して、ソースフォロワ動作のゲインが高いものが得られる。また、バイポーラトランジスタのように、増幅動作中に制御領域の信号電荷が消費されないため、ノイズを小さくできる。
【００４３】
前記課題を解決するための第４の手段は、前記第１の手段から第３の手段のいずれかであって、前記第１の転送部であるＭＯＳゲートをオフとするときの電圧が、前記蓄積部の表面に反転層を形成する大きさの電圧とされていることを特徴とするもの（請求項４）である。
【００４４】
この手段によれば、前記第３の手段又は第４の手段の作用効果に加えて、蓄積層表面の界面準位が電子で満たされることにより、界面順位に起因する暗電流が大幅に減少する。
【００４５】
【発明の実施の形態】
以下、本発明の実施の形態の例を図を用いて説明する。図１は本発明の実施の形態の１例である固体撮像素子の１つの画素の平面図である。図２は図１のＸ−Ｘ’に沿った断面図、図３は図１のＹ−Ｙ’に沿った断面図である。この画素は入射光に応じた電荷を生成して蓄積する埋め込み型フォトダイオード（ＢＰＤ）１０１と、制御領域に受け取った電荷に応じた信号を出力する接合型電界効果トランジスタ（ＪＦＥＴ）１０２と、ＢＰＤによって生成・蓄積された電荷をＪＦＥＴに転送する前に一時的に蓄積する蓄積部１０３と、ＢＰＤから蓄積部への電荷の転送を制御する第１の転送ゲート（ＴＧＡ）１０４と、蓄積部からＪＦＥＴへの電荷の転送を制御する第２の転送ゲート（ＴＧＢ）１０５と、ＪＦＥＴ１０２の制御領域へ転送された電荷を排出するためのリセットドレイン（ＲＤ）１０６と前記リセットドレインを制御するリセットゲート（ＲＧ）１０７とから構成されている。
【００４６】
即ち、Ｐ型シリコン基板（Ｐ−ＳＵＢ）２０１上にＮ型ウェル２０２を設け、このウェル中に、例えばボロン（Ｂ+）や燐（Ｐ+）をイオン注入あるいは熱拡散することによってＢＰＤ１０１やＪＦＥＴ１０２や（ＲＤ）１０６を形成し、絶縁層（図示せず）を介してリソグラフィー法などによって第１の転送ゲート（ＴＧＡ）１０４、第２の転送ゲート（ＴＧＢ）１０５やリセットゲートＲＧ１０７を形成する。
【００４７】
図２に示されるように、リセットゲート（ＲＧ）１０７は、リセットドレイン（ＲＤ）１０６のＰ領域２０３とＪＦＥＴ１０２のＰ型ゲート領域（Ｐゲート）２０４と共にＰチャネルＭＯＳＦＥＴを構成している。
【００４８】
また、図３に示されるように、ＢＰＤ１０１は、半導体基板表面から裏面に向かって順に表面Ｎ型層２０５、Ｐ型電荷蓄積層２０６、Ｎ型ウェル２０２、Ｐ型基板２０１とされ、いわゆる縦型オーバーフロードレイン構造の埋め込み型フォトダイオードになっている。
【００４９】
ＪＦＥＴ１０２は、Ｎ+型ソース領域２０７およびＮ+型ドレイン領域２０８と、Ｐ型ゲート領域（Ｐゲート、制御領域）２０４、Ｎ型チャネル領域（Ｎチャネル）２０９より構成されており、Ｐ型ゲート領域２０４がＮ型チャネル２０９を上下から挟む構造になっている。
【００５０】
リセットゲート（ＲＧ）１０７は、パルス電圧を加えることによって、ＪＦＥＴ１０１の制御領域をリセットドレイン（ＲＤ）１０６の電圧に初期化する。
【００５１】
尚、図１では図示していないが、図２、図３から分かるように、リセットドレイン（ＲＤ）１０６への配線２１１（メタル配線、この第１の実施例ではアルミニウム（Al）膜）は、ＢＰＤ１０１以外の部分を遮光するための遮光膜も兼用する（遮光Al）。
【００５２】
電荷蓄積層１０３はＮ型ウェル２０１表面に形成されたＰ型拡散領域で、ＢＰＤ１０１とＪＦＥＴ１０２の間に位置し、ＢＰＤ１０１で光電変換された電荷をＪＦＥＴ１０２の制御領域に転送する前に一時的に蓄積する。
【００５３】
第１の転送ゲート（ＴＧＡ）１０４はＢＰＤ１０１の端から電荷蓄積層１０３を覆って形成され、第２の転送ゲート（ＴＧＢ）１０５は電荷蓄積層１０３のＰ型領域とＪＦＥＴ１０２のゲートのＰ型領域２０４と共にＰ型ＭＯＳＦＥＴを形成している。これら第１・第２の転送ゲート１０４・１０５は、ＢＰＤ１０１のＰ型領域２０６からＰ型電荷蓄積層１０３への電荷の転送、Ｐ型電荷蓄積層１０３での電荷の蓄積、Ｐ型電荷蓄積層１０３からＪＦＥＴ１０２のＰ型ゲート２０４への電荷の転送を制御する。
【００５４】
まず、第１の転送ゲート１０４をローレベルにし、第２の転送ゲート１０５をハイレベルにした場合、電荷蓄積層１０３の電位が下がり、ＢＰＤ１０１のＰ型領域２０６をソースとし、Ｐ型電荷蓄積層１０３をドレインとしたＰＭＯＳＦＥＴがオンする。この時、ＢＰＤ１０１からＰ型電荷蓄積層１０３に電荷が転送される。
【００５５】
次に第１の転送ゲート１０４と第２の転送ゲート１０５を共にハイレベルにした時、両者によって構成されるＰＭＯＳＦＥＴが共にオフするため、Ｐ型電荷蓄積層１０３に転送された電荷はそのまま同領域に蓄積される。この時、Ｐ型電荷蓄積層１０３の表面がＮ型に反転するような大きさの電圧（４〜５Ｖ、Ｐ型電荷蓄積層１０３の拡散濃度によって異なる）を加えることにより、Ｎ型ウェル２０２の電位にピンニングされるようにすれば、Ｐ型電荷蓄積層１０３表面の界面準位が電子で満たさる。暗電流の大きさは界面準位の電子占有確率に大きく影響されるが、界面順位を電子で満たすことにより大幅に減少する。よって、Ｐ型電荷蓄積層１０３に長時間電荷を保持する場合でも、暗電流が小さいので、画質の劣化を抑えることができる。
【００５６】
次に第１の転送ゲート１０４をハイレベルにし、第２の転送ゲート１０５をローレベルにした場合、第２の転送ゲート１０５によって構成されるＰＭＯＳＦＥＴがオンし、Ｐ型電荷蓄積層１０３からＪＦＥＴ１０２のＰ型ゲート２０４（制御領域）に電荷が転送される。
【００５７】
図４は、図１〜図３で示した単位画素を２次元マトリクス状に配置した模式回路図である。また、図５は図４に示す模式回路図の動作を説明するためのパルスタイミングチャートである。図４に示すように、単位画素３０１は入射光に応じて電荷を生成して蓄積するフォトダイオードＰＤと、制御領域に受け取った前記電荷に応じた信号出力を生じる接合型電界効果トランジスタＪＦＥＴと、前記フォトダイオードＰＤから前記接合型電界効果トランジスタＪＦＥＴの制御領域に前記電荷を転送する前にこの電荷を一時的に蓄積しておく電荷蓄積層１ｅと、前記フォトダイオードＰＤで生成・蓄積された電荷を前記電荷蓄積層１ｅに転送するための、第１の転送ゲートＴＧＡを備えた第１の転送制御素子１ａと、前記電荷蓄積層１ｅに蓄積された電荷を前記接合型電界効果トランジスタＪＦＥＴの制御領域に転送するための第２の転送ゲートＴＧＢを備えた第２の転送制御素子１ｂと、前記接合型電界効果トランジスタＪＦＥＴの制御領域へ転送された電荷を排出するための、リセットドレインＲＤとリセットゲートＲＧを備えたリセット素子１ｃ（リセット用電荷排出手段、Ｐチャンネル型ＭＯＳＦＥＴ）とから構成されている。
【００５８】
各接合型電界効果トランジスタＪＦＥＴのソースはマトリクス配置の各列毎に垂直ソースライン２ａ，２ｂ，２ｃに共通に接続されており、また、各接合型電界効果トランジスタＪＦＥＴのドレイン及びフォトダイオードＰＤのカソード側は、図示しない配線又は拡散層によって全画素共通に接続され、電源電圧１ｄに接続されている。また、各フォトダイオードＰＤのアノード側は第１の転送制御素子１ａのソース側に、接合型電界効果トランジスタＪＦＥＴの制御領域（Ｐ型ゲート）は、第２の転送制御素子１ｂのドレインに接続されている。
【００５９】
第１の転送ゲートＴＧＡはマトリクス配置の各行毎に垂直走査回路４によって走査されるクロックライン３Ａａ，３Ａｂ，３Ａｃに共通接続され、前記垂直走査回路４から送出される駆動パルスφTGA1，φTGA2，φTGA3が印加されると、各行毎に順次動作するようになっている。
【００６０】
同様に第２の転送ゲートＴＧ２はマトリクス配置の各行毎に垂直走査回路４によって走査されるクロックライン３Ｂａ，３Ｂｂ，３Ｂｃ共通接続され、前記垂直走査回路４から送出される駆動パルスφTGB1，φTGB2，φTGB3が印加されると、各行毎に順次動作するようになっている。
【００６１】
リセット素子１ｃは各画素３０１毎に設けられており、リセットドレインＲＤは各行毎に互いに並列に配置され、マトリクス配置の各行毎に垂直走査回路４によって走査されるクロックライン２０ａ，２０ｂ，２０ｃに共通接続されている。また、リセットゲート（リセットゲート電極）ＲＧは、行ライン７ａを介して駆動パルス発生回路７に全画素共通接続されている。また、リセット素子１ｃのソースは、接合型電界効果トランジスタＪＦＥＴの制御領域（Ｐ型ゲート）と共通になっている。そして、リセットゲート（リセットゲート電極）ＲＧに前記駆動パルス発生回路７から送出される駆動パルスφRGが印加されると、このリセット素子１ｃが動作するようになっている。
【００６２】
前記垂直ソースライン２ａ，２ｂ，２ｃは、一方において、各列毎に光信号転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3、及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の一方の電極に接続されると共に、水平読み出し選択用トランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3を各々経て信号出力線８及び暗出力線９に接続されている。尚、一般的にこれら信号出力線８及び暗出力線９には寄生容量ＣHS，ＣHDが存在する。また、これら信号出力線８及び暗出力線９の一方にはバッファアンプ８ａ、９ａが接続されている。
【００６３】
また、前記信号出力線８及び暗出力線９は、他方において、送出される映像信号をリセットするための水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレインが接続されており、またこの水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのソースは、前記光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続しつつ、接地（ＧＮＤ）されている。そして、この水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路１３から送出される駆動パルスφRHが印加されると、該水平読み出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが動作するようになっている。
【００６４】
前記水平読み出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3の各々のゲート電極には、水平走査回路１０に接続された水平選択信号ライン１０ａ，１０ｂ，１０ｃが各列毎に共通接続され、該水平走査回路１０から送出される駆動パルスφH1〜φH3によって水平読み出しが制御されるようになっている。
【００６５】
前記光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックライン１１ａを介して、また前記暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用クロックライン１２ａを介して、それぞれ駆動パルス発生回路１１及び１２に接続され、該駆動パルス発生回路１１及び１２から送出されるそれぞれの駆動パルスφTSあるいはφTDが印加されると、これら光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた順序で交互に動作するようになっている。
【００６６】
前記垂直ソースライン２ａ，２ｂ，２ｃは、他方において、各列毎にリセット用トランジスタＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ読み出し用定電流源１４ａ，１４ｂ，１４ｃには電源電圧ＶCSが供給されている。
【００６７】
尚、リセット用トランジスタＴRV1，ＴRV2，ＴRV3のゲート電極には、リセットパルスφRVが供給され、このリセットパルスφRVがハイレベルになると、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通して垂直ソースライン２ａ，２ｂ、２ｃを接地状態（ＶRV＝ＧＮＤ）にすることができるようになっている。また、ソースフォロワ読み出し用定電流源１４ａ，１４ｂ，１４ｃは、ソースフォロワ動作の時定数を制御すると共に、各画素１毎のバイアス点の変動等による時定数のばらつきを抑えて、ゲインを揃え、固定パターンノイズ（ＦＰＮ）を抑えるようになっている。
【００６８】
次に、図５に示すパルスタイミングチャートを参照しながら、本発明による固体撮像素子の動作について説明する。尚、図５において、ｔ01〜ｔ04までの期間はフォトダイオードのリセットとフォトダイオードへの信号電荷の蓄積動作、およびフォトダイオードから電荷蓄積層への電荷の転送動作を示しており、ｔ11〜ｔ15迄の期間は、第１行目の画素１の読み出し動作が行われており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目の画素の読み出し動作が行われている。また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴの初期化動作、ｔ12が初期化後の第１行目のＪＦＥＴのソースフォロワ動作、ｔ13が第１行目の電荷蓄積層からＪＦＥＴへの信号電荷の転送動作、ｔ14が転送後のＪＦＥＴのソースフォロワ動作に対応した期間である。また、ｔ15は映像信号出力期間である。
【００６９】
まず、期間ｔ01で駆動パルスφTGA1，φTGA2，φTGA3をローレベルにし、フォトダイオードＰＤに蓄積された信号電荷を電荷蓄積層１ｅに転送することによってフォトダイオードＰＤを全画素同時に初期化する。次に期間ｔ02で駆動パルスφTGA1，φTGA2，φTGA3をハイレベルにし、かつ、φTGB1，φTGB2，φTGB3をローレベルにすることによって電荷蓄積層１ｅに蓄積された信号電荷を接合型電界効果トランジスタＪＦＥＴのＰ型ゲートに転送し、電荷蓄積層１ｅを初期化する。この時、駆動パルスφRGはローレベルになっている。リセット素子１ｃはＰ型ＭＯＳＦＥＴなのでオンしている。従って接合型電界効果トランジスタＪＦＥＴのＰ型ゲートに転送された信号電荷はリセットドレインＲＤに排出される。また、駆動パルスφTGA1，φTGA2，φTGA3がハイレベルになると同時にフォトダイオードＰＤは光電変換によって発生した電荷の蓄積を開始する。
【００７０】
次に期間ｔ04で、再びパルスφTGA1，φTGA2，φTGA3をローレベルにすることによってフォトダイオードに蓄積された信号電荷を全画素同時に電荷蓄積層に転送する。
【００７１】
ここで、期間ｔ01の終わり（期間ｔ02の初め）でφTGA1，φTGA2，φTGA3がハイレベルになってから、期間ｔ03の終わり（期間ｔ04の初め）にφTGA1，φTGA2，φTGA3がローレベルになるまでの間がフォトダイオードＰＤの信号電荷蓄積期間である。即ち、期間ｔ03の長さを制御することによって信号電荷蓄積期間（シャッター速度）を任意の時間に設定することができる。
【００７２】
次に期間ｔ11の最初で、駆動パルスφRD1をハイレベル（駆動パルスφRD2とφRD3はローレベルのまま）にして、第１行目の画素のリセットドレインＲＤに電圧駆動パルスを印加する。すると、既にローレベルで導通状態（オン）とされている全ての画素１のリセットゲートＲＧを経由して、前記電圧（電圧駆動パルス）が第１行目の画素の各接合型電界効果トランジスタＪＦＥＴの制御領域に伝わり、当該接合型電界効果トランジスタＪＦＥＴは選択（オン）され、第２行目以後の各接合型電界効果トランジスタＪＦＥＴは非選択（オフ）とされる。
【００７３】
即ち、リセットドレインＲＤに電圧駆動パルス（φRD1，φRD2，φRD3）が送出された行によって、接合型電界効果トランジスタＪＦＥＴの選択（オン）・非選択（オフ）がなされると共に、選択された行の接合型電界効果トランジスタＪＦＥＴの制御領域がリセットドレインＲＤ（電圧駆動パルス）の電位に初期化される。
【００７４】
そして、期間ｔ11の終わり（期間ｔ12の最初）において、駆動パルスφRGをハイレベルにして、リセットゲートＲＧを非導通状態（オフ）にすることによって、各接合型電界効果トランジスタＪＦＥＴの制御領域は、選択（オン）、非選択（オフ）状態を保持したまま、フローティング状態とされる。
【００７５】
同時に（期間ｔ12の最初で）、駆動パルスφRVをローレベルにして、リセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にする。これにより、この期間ｔ12中において、第１行目の各接合型電界効果トランジスタＪＦＥＴがソースフォロワ動作を行う。尚、この期間ｔ12中において、駆動パルスφTDはハイレベルであるため、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3は導通状態（オン）となっており、各ＪＦＥＴの制御領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【００７６】
期間ｔ13においては、駆動パルスφTGB1をローレベルにすることにより転送ゲートＴＧＢを非導通状態（オフ）から導通状態（オン）にすると共に、駆動パルスφTSをハイレベルに、駆動パルスφTDをローレベルにすることにより、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）に、暗出力転送用ＭＯＳトランジスタＴD1、ＴD2，ＴD3を非導通状態（オフ）にする。
【００７７】
この結果、第１行目のフォトダイオードＰＤで生成されて、電荷蓄積層１ｅに蓄積されていた電荷が接合型電界効果トランジスタＪＦＥＴの制御領域へ転送される。尚、電荷を転送した後の接合型電界効果トランジスタＪＦＥＴの制御領域の電位は、電荷量／ゲート容量の分だけ変化（この場合は上昇）する。また、図６において、駆動パルスφTGB1がローレベルのときに転送ゲートＴＧＢが導通状態（オン）になるのは、転送制御素子１ｂがＰチャネル型であるため、他の駆動パルスとは極性が反対になるためである。
【００７８】
期間ｔ14においては期間ｔ12と同様に、駆動パルスφTGB1をハイレベルにすることにより第１行目の転送ゲートＴＧＢを非導通状態（オフ）にし、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にする。これにより、第１行目の各ＪＦＥＴがソースフォロワ動作をする。
【００７９】
尚、この期間ｔ14中において、駆動パルスφTSはハイレベルであるため、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）となっており、各接合型電界効果トランジスタＪＦＥＴの制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【００８０】
期間ｔ15においては、駆動パルスφRD1，φRG，φTSのそれぞれをローレベルに、駆動パルスφRVをハイレベルにすることにより、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧を出力端子ＶOS，ＶODに出力する状態にする。
【００８１】
そして、駆動パルス発生回路１３から駆動パルスφRHを出力すると共に、水平走査回路１０から駆動パルスφH1〜φH3を順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3および暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線８及び暗出力信号線９の水平読み出しラインに読み出し、出力端子ＶOS、ＶODから映像信号を出力しつつ、信号出力線８及び暗出力線９の水平読み出しラインのリセットを行う。
【００８２】
尚、出力端子ＶOS，ＶODから得られた映像信号は、図示しない外部演算回路によって演算処理される。これは出力端子ＶOSから得られる映像信号には電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、また出力端子ＶODから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶOS，ＶODから得られた映像信号を演算処理（減算処理（ＶOS−ＶOD））することにより、電荷成分（Ｓ）に応じた映像信号のみを抽出するためである。
【００８３】
以上のように、本発明によれば、全画素同時電子シャッターを実現することができる。但し、信号電荷読み出し期間及び映像信号出力出力期間中はフォトダイオードのリセットができないため、静止画像での全画素同時電子シャッターに限られる。
【００８４】
ここで説明した例では、フォトダイオードに蓄積された電荷をＪＦＥＴの制御領域を経由してリセットドレインＲＤに排出することによってリセット動作を行ったが、テレビジョン学会誌技術報告ＶＯＬ．１２，Ｎｏ．１２，ｐｐ３１〜３６に示されるように、基板に掛ける電位を制御することによって、フォトダイオードの電荷蓄積層から基板に電荷を排出してフォトダイオードをリセットすることも可能である。この場合、電荷読み出し部や映像出力部に関係なくフォトダイオードをリセットできるため、動画を撮像しながら全画素同時電子シャッターが可能になる。
【００８５】
なお、以上の実施の形態の説明においては、増幅部が接合型電界効果トランジスタＪＦＥＴであるとして説明してきたが、増幅部としてＭＯＳＳＩＴを使用することもできる。この場合には、リセットドレインＲＤやリセット素子１ｃは必要でなく、直接ＭＯＳＳＩＴのゲートを制御することにより、このゲートの下に蓄積した電荷を基板に排出することができる。
【００８６】
【実施例】
先に説明した図１、図２、図３に示すような構造の画素を持つ固体撮像素子を製造した。
この画素は入射光に応じた電荷を生成して蓄積する埋め込み型フォトダイオード（ＢＰＤ）１０１と、制御領域に受け取った電荷に応じた信号を出力する接合型電界効果トランジスタ（ＪＦＥＴ）１０２と、ＢＰＤによって生成・蓄積された電荷をＪＦＥＴに転送する前に一時的に蓄積する蓄積部１０３と、ＢＰＤ１０１から蓄積部１０３への電荷の転送を制御する第１の転送ゲート（ＴＧＡ）１０４と、蓄積部１０３からＪＦＥＴ１０２への電荷の転送を制御する第２の転送ゲート（ＴＧＢ）１０５と、ＪＦＥＴ１０２の制御領域へ転送された電荷を排出するためのリセットドレイン（ＲＤ）１０６と前記リセットドレイン１０６を制御するリセットゲート（ＲＧ）１０７とから構成されている。
【００８７】
即ち、不純物濃度１×１０14ｃｍ-3のＰ型シリコン基板（Ｐ−ＳＵＢ）２０１上に不純物濃度３×１０15ｃｍ-3のＮ型ウェル２０２を設け、このウェル２０２中に、例えばボロン（Ｂ+）や燐（Ｐ+）をイオン注入あるいは熱拡散することによってＢＰＤ１０１やＪＦＥＴ１０２やＲＤ１０６を形成し、絶縁層（図示せず）を介してリソグラフィー法などによって第１転送ゲートＴＧＡ１０４、第２転送ゲートＴＧＢ１０５やリセットゲートＲＧ１０７を形成する。
【００８８】
リセットゲートＲＧ１０７はリセットドレインＲＤ１０６の、不純物濃度５×１０18ｃｍ-3のＰ領域（Ｐ）２０３とＪＦＥＴ１０２のＰ型ゲート領域（Ｐゲート）２０４と共にチャネルＭＯＳＦＥＴを構成している。
【００８９】
フォトダイオードＢＰＤ１０１は、半導体基板表面から裏面に向かって順に、不純物濃度２×１０17ｃｍ-3の表面Ｎ型層２０５、不純物濃度３×１０16ｃｍ-3のＰ型電荷蓄積層２０６からなり、Ｎ型ウェル、Ｐ型基板とされ、いわゆる縦型オーバーフロードレイン構造の埋め込み型フォトダイオードになっている。
【００９０】
ＪＦＥＴ１０２は、不純物濃度２×１０20ｃｍ-3のＮ+型ソース領域２０７および、不純物濃度２×１０20ｃｍ-3のＮ+型ドレイン領域２０８と、不純物濃度１×１０18ｃｍ-3のＰ型ゲート領域（Ｐゲート）２０４、不純物濃度１×１０17ｃｍ-3のＮ型チャネル領域（Ｎチャネル）２０９、より構成されており、Ｐ型ゲート領域２０４がＮ型チャネル２０９を上下から挟む構造になっている。
【００９１】
リセットゲートＲＧ１０７とリセットドレインＲＤ１０６は、リセットゲートＲＧ１０７にパルス電圧を加えることによって、ＪＦＥＴ１０２の制御領域２０４をリセットドレインＲＤ１０６の電圧に初期化する。
【００９２】
尚、図１では図示していないが、図２，図３から分かるように、リセットドレインＲＤ１０６への配線（メタル配線、この実施例ではアルミニウム（Al）膜２１１）は、埋め込み型フォトダイオード１０１以外の部分を遮光するための遮光膜も兼用する（遮光Al）。
【００９３】
電荷蓄積層１０３はＮ型ウェル表面に形成された不純物濃度２×１０16ｃｍ-3のＰ型拡散領域で、フォトダイオード１０１とＪＦＥＴ１０２の間に位置し、フォトダイオード１０１で光電変換された電荷をＪＦＥＴ１０２の制御領域に転送する前に一時的に蓄積する。
【００９４】
第１の転送ゲートＴＧＡ１０４はフォトダイオード１０１の端から電荷蓄積層１０３を覆って形成され、第２の転送ゲートＴＧＢは電荷蓄積層１０３のＰ型領域とＪＦＥＴ１０２のゲートのＰ型領域２０４と共にＰ型ＭＯＳＦＥＴを形成している。これら第１・第２の転送ゲートは埋め込み型フォトダイオード（ＢＰＤ）１０１のＰ型領域２０６からＰ型電荷蓄積層１０３への電荷の転送、Ｐ型電荷蓄積層１０３での電荷の蓄積、Ｐ型電荷蓄積層１０３からＪＦＥＴ１０２のＰ型ゲート２０４への電荷の転送を制御する。
【００９５】
このような構成の固体撮像素子からなり、全体として図４に示すような回路構成を有する固体撮像装置を製造し、テストしたところ、所期の目的を達成することができた。
【００９６】
【発明の効果】
以上説明したように、請求項１に係る発明は、入射光に応じた電荷を生成して蓄積する光電変換部と、制御領域を有し当該制御領域に受け取った前記光電変換部からの電荷に応じて信号出力を生じる増幅部とを備えた光電変換素子を単位画素とする固体撮像素子であって、前記増幅部と前記光電変換部との間に配置され、前記電荷を蓄積する蓄積部と、前記光電変換部から前記蓄積部に前記電荷を転送を転送する第１の転送部と、前記蓄積部から前記制御領域に、蓄積部に蓄積された電荷を転送する第２の転送部と、前記制御領域に受け取った電荷を排出するためのリセット部を備えたことを特徴とする固体撮像素子であるので、全画素同時電子シャッター動作が可能となる。
【００９７】
請求項２に係る発明は、これに加え、光電変換部が、第２導電型の半導体基板内に埋め込まれた第１導電型の埋め込み領域と、半導体基板表面に接し、かつ半導体基板表面と前記埋め込み領域の間に設けられた第２導電型の空乏化防止領域から成る埋め込みフォトダイオードであることを特徴とするものであるので、暗電流と残像を減らすことができる。
【００９８】
請求項３に係る発明は、請求項１又は請求項２に記載された発明であって、前記第２の転送部は、前記増幅部と前記蓄積部との間に設けられたＭＯＳゲートによって構成され、前記蓄積部は前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部に隣接し、かつ前記光電変換部と離れた半導体基板表面の第１導電型の拡散領域によって構成され、前記第１の転送部は、前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部と前記光電変換部との間で、かつ前記第２の転送部と前記光電変換部に隣接し、かつ前記蓄積部を覆ったＭＯＳゲートによって構成されたことを特徴とするものであるので、固体撮像素子をＬＳＩで構成することができ、固体撮像素子の集積化が可能である。
【００９９】
請求項４に係る発明は、前記発明のいずれかであって、増幅部が接合型電界効果トランジスタであることを特徴とするものであるので、ＭＯＳＦＥＴを使用したものに比して、ソースフォロワ動作のゲインが高いものが得られる。また、バイポーラトランジスタのように、増幅動作中に制御領域の信号電荷が消費されないため、ノイズを小さくできる。
【０１００】
請求項５に係る発明は、請求項３又は請求項４の発明であって、第１の転送部であるＭＯＳゲートをオフとするときの電圧が、前記蓄積部の表面に反転層を形成する大きさの電圧とされているので、界面順位に起因する暗電流が大幅に減少する。
【図面の簡単な説明】
【図１】本発明の実施形態の例及び実施例を示す固体撮像素子の１つの画素の平面図である。
【図２】図１のＸ−Ｘ’に沿った断面図である。
【図３】図１のＹ−Ｙ’に沿った断面図である。
【図４】本発明の実施の形態の１例である固体撮像素子を２次元マトリクス状に配置した模式回路図である。
【図５】図５の模式回路図の動作を説明するためのパルスタイミングチャートである。
【図６】従来の固体撮像素子の１例の概略構成を示す模式回路図である。
【図７】図６の模式回路図の動作を説明するためのパルスタイミングチャートである。
【符号の説明】
１ａ 第１の転送制御素子
１ｂ 第２の転送制御素子
１ｃ リセット素子
１ｄ ドレイン電源
１ｅ 電荷蓄積層
２ａ〜２ｃ 垂直ソースライン
３Ａａ〜３Ａｃ，３Ｂａ〜３Ｂｃ 垂直クロックライン
４ 垂直走査回路
７ 駆動パルス発生回路
７ａ 行ライン（共通接続線）
８ 信号出力線
８ａ バッファアンプ
９ 暗出力線
９ａ バッフアアンプ
１０ 水平走査回路
１０ａ〜１０ｃ 水平選択信号ライン
１１ 駆動パルス発生回路
１１ａ 光信号用クロックライン
１２ 駆動パルス発生回路
１２ａ 暗出力用クロックライン
１３ 駆動パルス発生回路
１４ａ〜１４ｃ ソースフォロワ読み出し用定電流源
２０ａ〜２０ｃ 垂直クロックライン
１０１ フォトダイオード
１０２ ＪＦＥＴ
１０３ 電荷蓄積層
１０４ 第１の転送ゲート
１０５ 第２の転送ゲート
１０６ リセットドレイン
１０７ リセットゲート
２０１ Ｐ型半導体基板
２０２ Ｎ型ウェル
２０３ Ｐ型リセットドレイン
２０４ Ｐ型ゲート
２０５ フォトダイオードＮ型層
２０６ フォトダイオードＰ型層
２０７ ＪＦＥＴのＮ型ソース
２０８ ＪＦＥＴのＮ型ドレイン
２０９ ＪＦＥＴのＮ型チャネル
２１０ １ｓｔアルミ
２１１ ２ｎｄアルミ
３０１ 単位画素
ＰＤ フォトダイオード
ＪＦＥＴ 接合型電界効果トランジスタ
ＴＧＡ 第１の転送ゲート
ＴＧＢ 第２の転送ゲート
ＲＤ リセットドレイン
ＲＧ リセットゲート
ＴRV1〜ＴRV3 リセット用トランジスタ
ＴS1〜ＴS3 光信号転送用ＭＯＳトランジスタ
ＴD1〜ＴD3 暗出力転送用ＭＯＳトランジスタ
ＴHS1〜ＴHS3 水平読み出し選択用トランジスタ
ＴHD1〜ＴHD3 水平読み出し選択用トランジスタ
ＣS1〜ＣS3 光信号蓄積用コンデンサ
ＣD1〜ＣD3 暗出力蓄積用コンデンサ
ＣHS，ＣHD 寄生容量
Claims (4)
- 第２導電型の半導体基板に配置され、入射光に応じた電荷を生成して蓄積する光電変換部と、制御領域を有し当該制御領域に受け取った前記光電変換部からの電荷に応じて信号出力を生じる増幅部とを備えた光電変換素子を単位画素とする固体撮像素子であって、
前記増幅部と前記光電変換部との間に配置され、前記電荷を蓄積する蓄積部と、
前記光電変換部から前記蓄積部に前記電荷を転送する第１の転送部と、
前記蓄積部から前記制御領域に、蓄積部に蓄積された電荷を転送する第２の転送部と、
前記制御領域に受け取った電荷を排出するためのリセット部を備え、
前記第２の転送部は、前記増幅部と前記蓄積部との間に設けられたＭＯＳゲートによって構成され、前記蓄積部は前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部に隣接し、かつ前記光電変換部と離れた半導体基板表面の第１導電型の拡散領域によって構成され、
前記第１の転送部は、前記第２の転送部と前記光電変換部の間で、かつ前記第２の転送部と前記光電変換部に隣接し、かつ前記蓄積部を覆ったＭＯＳゲートによって構成されたことを特徴とする固体撮像素子。 - 請求項１に記載された固体撮像素子であって、
前記光電変換部は、前記半導体基板内に埋め込まれた第１導電型の埋め込み領域と、半導体基板表面に接し、かつ半導体基板表面と前記埋め込み領域の間に設けられた第２導電型の空乏化防止領域から成る埋め込みフォトダイオードであることを特徴とする固体撮像素子。 - 請求項１又は請求項２に記載された固体撮像素子であって、前記増幅部が接合型電界効果トランジスタであることを特徴とする固体撮像素子。
- 請求項１から請求項３のうちいずれか１項に記載された固体撮像素子であって、前記第１の転送部であるＭＯＳゲートをオフとするときの電圧が、前記蓄積部の表面に反転層を形成する大きさの電圧とされていることを特徴とする固体撮像素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35016397A JP3874135B2 (ja) | 1997-12-05 | 1997-12-05 | 固体撮像素子 |
| US09/204,625 US6091793A (en) | 1997-12-05 | 1998-12-01 | Solid-state photographic device having a charge storage element for simultaneous shutter action |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35016397A JP3874135B2 (ja) | 1997-12-05 | 1997-12-05 | 固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11177076A JPH11177076A (ja) | 1999-07-02 |
| JP3874135B2 true JP3874135B2 (ja) | 2007-01-31 |
Family
ID=18408663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35016397A Expired - Lifetime JP3874135B2 (ja) | 1997-12-05 | 1997-12-05 | 固体撮像素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6091793A (ja) |
| JP (1) | JP3874135B2 (ja) |
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| JP2002353433A (ja) | 固体撮像装置 | |
| JPH1093868A (ja) | 固体撮像素子及びその駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040802 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060727 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061018 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20151102 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |