JP2006287117A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 トレンチ側壁近傍に均一な拡散層を形成してリーク電流の発生を抑制する。
【解決手段】 素子分離領域に対応する領域が開口されたシリコン窒化膜１１２をマスクとしてシリコン酸化膜１１１および半導体シリコン基板１１０の一部を順次エッチングにより除去してトレンチ１４を形成する。シリコン酸化膜１１１およびシリコン窒化膜１１２からなる絶縁膜をマスクにして、選択エピタキシャル成長により、トレンチ１１４を形成した部分に、ボロンをドープしたエピタキシャル層１１５を形成すると同時に、エピタキシャル層１１５を通じてボロンを拡散させてボロン拡散層１１６を得る。
【選択図】図１

Description

本発明は、半導体装置や光電変換装置に関する。さらには、本発明は、そのような光電変換装置を用いた増幅型固体撮像装置やシステム、特に、ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの撮像装置およびシステムに関する。

ディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどの電子機器では、光電変換素子を含む固体撮像素子を１次元あるいは２次元に配列したイメージセンサが搭載されている。固体撮像素子には、例えばＣＣＤ撮像素子や増幅型ＭＯＳ型撮像素子がある。

近年、イメージセンサは、多画素化のために、画素面積の縮小化が図られており、それに伴い、固体撮像素子を構成するフォトダイオードの面積も縮小せざるを得なくなっている。しかし、フォトダイオード面積を縮小すると、受光面積が小さくなるため、画質低下を招くおそれがある。このため、フォトダイオード面積は可能な限り大きくすることが望ましい。

そこで、最近では、フォトダイオード面積を大きくするために、素子分離形成方法として、これまで用いられてきたＬＯＣＯＳ(Local Oxidation of Silicon)技術に代えて、浅い溝に絶縁膜を埋め込んで平坦化を行うＳＴＩ(Shallow Trench Isolation)技術が用いられるようになってきた。ＳＴＩによる素子分離形成によれば、ＬＯＣＯＳにより素子分離を形成する場合に比べて、素子分離領域の幅を小さくすることができるので、その分、フォトダイオード面積を大きくすることが可能である。特許文献１には、ＳＴＩ技術により素子分離領域を形成することが記載されている。

増幅型ＭＯＳ型撮像素子では、ｐ型半導体領域およびｎ型半導体領域のｐｎ接合からなるフォトダイオードにて、入射した光が光電変換される。この光電変換により得られた電荷は、フローティングディフュージョン領域（ＦＤ領域）と呼ばれる領域に転送され、そこに蓄積される。このＦＤ領域は、転送用ＭＯＳトランジスタのソース領域も兼ねている。転送ＭＯＳトランジスタがオンすることで、ＦＤ領域に蓄積された信号電荷が、転送用ＭＯＳトランジスタを介して不図示の電荷電圧変換用のソースフォロワ入力ＭＯＳトランジスタ（増幅用ＭＯＳトランジスタ）に供給される。そして、このソースフォロワ入力ＭＯＳトランジスタで電荷電圧変換された信号が画素からの信号として読み出される。
特開２００３−１４２６７４号公報

素子分離領域のトレンチは、ドライエッチングにより形成するために、素子分離領域壁近傍に欠陥やダメージ等（以下、単に結晶欠陥と称す）が生じることがある。素子分離領域壁近傍に結晶欠陥があると、フォトダイオードの電荷読み出し時に、フォトダイオードを構成するｎ型半導体領域１０３から発生した空乏層が、その素子分離領域側壁近傍の結晶欠陥等の再結合発生中心にまで達してしまい、その結果、リーク電流が発生する。このリーク電流は、暗電流と呼ばれ、画質低下を及ぼす大きな原因となる。

なお、上記のリーク電流を低減することを目的に、素子分離領域の底面および側面を覆う拡散層をイオン注入により形成した構造が提案されている。この構造によれば、フォトダイオードから広がる空乏層がトレンチ側壁近傍の結晶欠陥に達しないようになっている。これと同様な構造として、特許文献１には、素子分離領域の底面および側面を覆う素子分離領域拡散層が開示されている。

しかし、上記の拡散層（素子分離領域拡散層）は、通常、トレンチの内壁からボロンをイオン注入して形成するため、素子分離領域側壁に拡散層を均一に形成することは困難である。例えば、トレンチの内壁に対して、底面に垂直な方向からイオンを打ち込む場合は、トレンチ側壁へのイオン注入が不十分となる。また、角度を付けてイオンを打ち込むようにしても、影となる部分が存在し、その部分においては、イオン注入が不十分となる。このようにイオン注入が不十分な領域が存在すると、その領域において、フォトダイオードから発生した空乏層がトレンチ側壁近傍の結晶欠陥に達してリーク電流が発生する。また、不均一な拡散層が形成されることは、デバイス特性上、あまり好ましくない。

本発明の目的は、上記問題を解決し、トレンチ側壁近傍に均一な拡散層を形成してリーク電流の発生を抑制することができる半導体装置およびその製造方法を提供することにある。

上記目的を達成するため、本発明の半導体装置の製造方法は、半導体基板の一主面にトレンチを形成する第１の工程と、前記トレンチの内壁に、第１の導電型の第１の半導体領域を選択的にエピタキシャル成長させて形成する第２の工程と、前記エピタキシャル層が形成された前記トレンチの内部に絶縁材料を埋め込んで素子分離領域を形成する第３の工程とを含むことを特徴とする。

上記の半導体装置の製造方法によれば、イオン注入法を用いずに、選択エピタキシャル成長法を用いて、第１の導電型化が可能な不純物（ボロン）がドープされたエピタキシャル層を形成する。このエピタキシャル層の形成過程において、エピタキシャル層を通じて、不純物（ボロン）が半導体基板のエピタキシャル層と接触する領域全体にほぼ均一に拡散される。したがって、トレンチ側壁近傍の結晶欠陥が生じた領域に、均一な不純物（ボロン）拡散層を形成することができる。

本発明によれば、トレンチ側壁近傍の結晶欠陥が生じた領域に均一な不純物（ボロン）拡散層を形成することができるので、従来のような、フォトダイオードから発生した空乏層が部分的にトレンチ側壁近傍の結晶欠陥に達する、といった問題が低減され、その分、リーク電流の発生を抑制することができる。

まず、本発明の理解のために、図７にＳＴＩによる素子分離構造を有するＭＯＳ型撮像装置の断面図の一例を示す。図７に示されるように、ｎ型半導体基板１０１上にｐ型半導体領域１０２が形成されるとともに、このｐ型半導体領域１０２とともにフォトダイオードを構成するｎ型半導体領域１０３が素子分離領域１０４に対して自己整合的に形成されている。ＳＴＩにより素子分離領域１０４を形成することで、フォトダイオードのｎ型半導体領域１０３の面積（受光面積）を限界まで大きくした構造を実現している。

単位画素内には、フォトダイオードの他に、このフォトダイオードにて光電変換されて蓄積された信号を増幅して読み出すためのＭＯＳトランジスタも形成されている。また、素子分離領域１０４の下には、チャネルストップ領域１０６が形成されている。このチャネルストップ領域１０６は、フォトダイオードとこれに隣接するＭＯＳトランジスタのソースドレイン領域１０７とのパンチスルー耐圧を向上するためのものである。素子分離領域１０４の上には、トランジスタの配線層１０５が形成されている。

上記の増幅型ＭＯＳセンサでは、フォトダイオードにて、ｎ型半導体領域１０３に入射した光が光電変換されて蓄積される。そして、ＭＯＳトランジスタのゲート電極に電圧を印加することで、光電変換されて蓄積された信号が読み出され、その読み出された信号が増幅回路へ供給される。このような構造において、本発明の特徴とする製造方法を説明する。

次に、本発明の実施形態について図面を参照して説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態である半導体装置の製造方法の一手順を示す工程図である。図１において、（ａ）〜（ｅ）は素子分離領域を形成するための一連の工程を示す。

本実施形態の製造方法は、図７に示した増幅型ＭＯＳセンサのような、ＳＴＩ技術により素子分離領域が形成される半導体装置に適用される方法であって、拡散層の形成工程に特徴がある。拡散層の形成工程以外は、基本的には、既存の半導体装置における製造工程と同じものが適用可能であるので、以下の説明では、トレンチ内壁に形成される拡散層の形成工程を中心に説明する。

まず、シリコン基板１１０上にシリコン酸化膜１１１およびシリコン窒化膜１１２を順次形成する（図１（ａ）参照）。次に、素子分離領域１０４を形成する領域のみが開口したフォトレジスト１１３を形成し、このフォトレジスト１１３をマスクとしてシリコン窒化膜１１２をエッチングする（図１（ｂ）参照）。そして、フォトレジスト１１３を除去した後、シリコン窒化膜１１２をマスクとして、シリコン酸化膜１１１および半導体シリコン基板１１０をエッチングしてトレンチ１１４を形成する（図１（ｃ）参照）。ここまでの工程は、既存の製造方法と同じである。エッチングにより形成されるトレンチ１１４の深さは、２５０ｎｍ〜３５０ｎｍ程度である。

トレンチ１１４を形成した後、シリコン窒化膜１１２およびシリコン酸化膜１１１からなる絶縁膜をマスクとして用いて、選択エピタキシャル成長法により、トレンチ１１４の内壁の面（底面および側面）全体を覆うように、ボロンがドープされたシリコンエピタキシャル層１１５を形成する（図１（ｄ）参照）。具体的には、４×１０^-4Ｐａ程度に減圧されたチャンバ内に、トレンチ１１４を形成した半導体基板（ウェハ）を投入し、半導体基板（ウェハ）を６５０℃程度に加熱する。そして、ジシラン（Ｓｉ₂Ｈ₆）、塩素（ＣＬ₂）およびジボラン（Ｂ₂Ｈ₆）を含むガスをチャンバ内に充填して、エピタキシャル層１１５を形成する。主にエピタキシャル層１１５の形成に寄与するガスはジシランである。塩素ガスは、エピタキシャル層１１５のシリコン面での成長速度に対して、絶縁膜(シリコン窒化膜１１２およびシリコン酸化膜１１１)上の成長速度を非常に小さくする効果がある。また、ジボランは、エピタキシャル層１１５をｐ型半導体にするためのドーパントであり、１．０×１０¹³〜５．０×１０¹³atom/cm²程度、エピタキシャル層の中にドープされるようにする。

上記のエピタキシャル層１１５の形成過程において、エピタキシャル層１１５を通じてボロンが、シリコン基板１１０側の、エピタキシャル層１１５と接する領域に拡散する。このようにしてボロンが拡散されることで、半導体シリコン基板１１０のエピタキシャル層１１５と接する領域にボロン拡散層１１６が形成される（図１（ｅ）参照）。

以上の製造工程では、イオン注入法を用いずに、選択エピタキシャル成長法により、ボロンがドープされたエピタキシャル層１１５を形成することで、ボロン拡散層１１６を形成している。図１（ｄ）の選択エピタキシャル成長工程によれば、ボロンが均一にドープされたエピタキシャル層１１５を通じて、ボロンが半導体シリコン基板１１０のエピタキシャル層１１５と接触する領域全体にほぼ均一に拡散することになる。これにより、均一なボロン拡散層１１６を得る。

イオン注入により拡散層を形成する場合は、トレンチ内壁面に均一にボロンを注入することが困難であるため、トレンチ側壁に均一な拡散層を形成することはできない。本実施形態では、トレンチ側壁近傍に均一なボロン拡散層１１６を形成することができるので、フォトダイオードから発生した空乏層がトレンチ側壁近傍の結晶欠陥等の再結合発生中心に達しない構造を実現するとともに、デバイス特性上好ましい構造を実現している。

上述の図１の（ａ）〜（ｅ）に示した製造手順は、本発明の一例であって、エピタキシャル層１１５およびボロン拡散層１１６の形成工程の前後の工程は適宜変更可能である。例えば、エピタキシャル層１１５を形成する前段階の表面処理として、トレンチ１１４の形成時に生じたエッチングダメージを除去する処理を行ってもよい。エッチングダメージを除去することで、リーク電流の発生が抑制される。エッチングダメージを除去する具体的な処理としては、８５０℃以上の熱処理を行うことで、エッチングダメージを受けたシリコン層の回復を行う処理の他、四塩化炭素（ＣＦ₄）と酸素（Ｏ₂）を用いたケミカルドライエッチングによりダメージ層を物理的に除去する処理がある。

また、エピタキシャル層１１５の形成工程において、ジシラン、塩素およびボロンの各ガスを同時にチャンバ内に混入してもよい。また、ジシランとボロンの混合ガスをチャンバ内に一定時間充填し、その後、チャンバ内を塩素雰囲気に置換する、といった手順を繰り返す方法を用いてもよい。

また、図１に示した製造工程は、図７に示したようなｎ型半導体基板上に素子が形成される増幅型ＭＯＳセンサへの適用例であるが、ｐ型半導体基板を使用する場合にも適用することができる。この場合は、ｐ型とｎ型の領域の関係を逆にした構造になることから、ボロンに代えてｎ型化が可能な不純物、例えば、リン（Ｐ）や砒素（Ａｓ）を使用し、エピタキシャル層１１５および拡散層１１６をｎ型化する。

次に、本実施形態の製造方法を適用して作製した半導体装置の具体例として光電変換装置を説明する。

図２に、本実施形態の製造方法を適用して作製した、増幅型ＭＯＳセンサの単位画素におけるフォトダイオード近傍の断面構造を示す。この構造は、エピタキシャル層１１５およびボロン拡散層１１６を有する以外は、図７に示した構造と基本的には同じものであって、以下の手順で作製される。

図１の（ａ）〜（ｃ）の工程により形成したトレンチに、図１の（ｄ）および（ｅ）の工程によりエピタキシャル層１１５およびボロン拡散層１１６を形成した後、そのトレンチ内に絶縁材料を埋め込むことで、ｎ型半導体基板１０１上に形成されたｐ型半導体領域１０２の表面に、隣接する素子を分離するための素子分離領域１０４を形成する。その後、既存のプロセスにより、ゲート酸化膜１０８、転送ゲート１０９および配線層１０５を形成する。そして、基板の所望の位置にソースドレインとなる不純物領域を形成することによって、ＭＯＳトランジスタを得る。さらに、光電変換部となるフォトダイオード（ｎ型半導体領域１０３等を含む）を周知のプロセスにて形成する。この他、イメージセンサを構成する他の部分も、既存のプロセスで形成する。こうして、図２に示したようなフォトダイオードの構造を得る。

図２に示した構造において、トレンチを形成する際に、基板表面（トレンチ内部の面）近傍に結晶欠陥が生じる場合がある。この結晶欠陥を含む領域は、エピタキシャル層１１５からのボロンが拡散して形成されたボロン拡散層（ｐ型）１１６とされている。このため、フォトダイオードを構成するｎ型半導体領域１０３から広がった空乏層が、トレンチ側壁近傍の結晶欠陥等の再結合中心に達する確率を低減することができる。よって、リーク電流（暗電流）の発生が抑制される。

また、トレンチ内に、直接、素子分離領域となる埋め込み酸化膜を形成する場合は、トレンチ上部のコーナー部において、埋め込み酸化膜の落ち込みが生じることが知られている。図２に示した構造では、トレンチ上部のコーナー部において、エピタキシャル層１１５の表面がトレンチの開口面から張り出した形状になっており、これにより、埋め込み酸化膜の落ち込みの発生を抑制している。このように埋め込み酸化膜の落ち込みを抑制することで、トランジスタのハンプ特性を低減することができる。

図３に、図２に示した構造が適用される増幅型ＭＯＳセンサの回路図を示し、図４に、その単位画素の等価回路図を示す。以下、図３および図４を参照して増幅型ＭＯＳセンサの構成を簡単に説明する。

増幅型ＭＯＳセンサの主要部は、画素が二次元状に配置された画素領域１と、その周辺に配置された、水平走査回路２ａ、２ｂ、垂直走査回路３、ＣＴメモリ４ａ、４ｂおよびアンプ６ａ、６ｂとからなる。

画素領域１には、列方向に延びる信号出力線５０４よりなる列方向配線が複数配置され、それぞれが行方向に延びるリセットスイッチ線５０２、選択スイッチ線５０３および転送スイッチ線５０６からなる行方向配線が複数配置されており、これら配線の交差部に画素（単位画素）が形成されている。

単位画素は、フォトダイオード１１と、能動素子である、転送ＭＯＳトランジスタ１２、リセットＭＯＳトランジスタ１３およびソースフォロワ入力ＭＯＳトランジスタ１４、セレクトＭＯＳトランジスタ１５とからなる。転送ＭＯＳトランジスタ１２は、ゲートが転送スイッチ線５０６に接続され、ソースがフォトダイオード１１の出力に接続され、ドレインがリセットＭＯＳトランジスタ１３のソースおよびソースフォロワ入力ＭＯＳトランジスタ１４のゲートに接続されている。リセットＭＯＳトランジスタ１３は、ゲートがリセットスイッチ線５０２に接続され、ドレインが基準電圧を供給する電源５０１に接続されている。ソースフォロワ入力ＭＯＳトランジスタ１４は、ソースがセレクトＭＯＳトランジスタ１５を介して信号出力線５０４に接続され、ドレインが電源５０１に接続されている。セレクトＭＯＳトランジスタ１５は、読み出したい選択行の画素のソースフォロワ入力ＭＯＳのソース１４を信号出力線５０４へと接続するスイッチの役割をする。

垂直走査回路３は、画素領域１の画素を行単位に選択する垂直シフトレジスタより構成されるものであって、単位画素における転送ＭＯＳトランジスタ１２、リセットＭＯＳトランジスタ１３およびセレクトＭＯＳトランジスタ１５のオン・オフ制御を行う。

ＣＴメモリ４ａ、４ｂは、垂直走査回路３により選択された行の各画素から転送される信号電荷を記憶するアナログメモリである。ＣＴメモリ４ａは、奇数列の画素が接続された信号出力線５０４ごとにメモリ部を有し、ＣＴメモリ４ｂは、偶数列の画素が接続された信号出力線５０４ごとにメモリ部を有する。これらＣＴメモリ５ａ、４ｂの各メモリ部は基本的に同じ構成であり、保持部（容量）ＣＴＮ、ＣＴＳと複数のＭＯＳトランジスタからなる。保持部ＣＴＮは、転送ＭＯＳトランジスタ１２によりフォトダイオードの信号をソースフォロワ入力ＭＯＳ１４のゲートに入力する前に読み出す基準電圧を保持する部分である。ここで基準電圧は、画素リセット解除直後の、リセットＭＯＳトランジスタ１３に接続されている電源５０１に応じた電位のことである。保持部ＣＴＳは、単位画素から転送された信号電荷に応じた電圧を保持する部分である。

水平走査回路２ａは、ＣＴメモリ４ａに記憶した各画素の信号電荷を順次読み出す水平シフトレジスタより構成されている。水平走査回路２ｂは、ＣＴメモリ４ｂに記憶した各画素の信号電荷を順次読み出す水平シフトレジスタより構成されている。

アンプ６ａは、水平走査回路２ａによってＣＴメモリ４ａから読み出された信号（電圧）を増幅するものである。アンプ６ｂは、水平走査回路２ｂによってＣＴメモリ４ｂから読み出された信号電荷を増幅するものである。

上記の増幅型ＭＯＳセンサでは、まず、ブランキング期間中に、垂直走査回路３により選択された行の各画素の信号電荷がＣＴメモリ４ａ、４ｂに転送されて記憶される。その後、水平走査期間において、水平走査回路２ａ、２ｂによりＣＴメモリ４ａ、４ｂに記憶された信号電荷が順次読み出される。ＣＴメモリ４ａ、４ｂから読み出された信号電荷はそれぞれアンプ６ａ、６ｂにて増幅され、一連の映像信号信号として外部へ出力される。

図４に示した単位画素の構成において、フォトダイオード１１を含む部分の断面構造が、図２に示した断面構造とされる。すなわち、図４に示したフォトダイオード１１は、図２におけるｐ型半導体領域１０２およびｎ型半導体領域１０３のｐｎ接合からなるフォトダイオードである。以下、図２および図４を参照して、この単位画素における動作を簡単に説明する。

ｐ型半導体領域１０２およびｎ型半導体領域１０３のｐｎ接合からなるフォトダイオード１１にて、ｎ型半導体領域１０３に入射した光が光電変換される。この光電変換により得られた電荷は、ゲート酸化膜１０８下のフローティングディフュージョン領域（ＦＤ領域）に転送され、そこに蓄積される。このＦＤ領域は、転送ＭＯＳトランジスタ１２のソース領域も兼ねている。ゲート酸化膜１０８上に形成された転送ゲート１０９に読み出し用の信号（電圧）が加えられることで、ＦＤ領域に蓄積された信号電荷は、転送ＭＯＳトランジスタ１２を介して電荷電圧変換用のソースフォロワ入力ＭＯＳトランジスタ１４に供給される。セレクトＭＯＳトランジスタ１５がオンされることで、ソースフォロワ入力ＭＯＳトランジスタ１４で電荷電圧変換された信号が信号出力線５０４上に出力される（信号電荷の読み出し）。

信号電荷の読み出し後、リセットＭＯＳトランジスタ１３をオンすることで、電源５０１からの基準電圧がＦＤ領域に印加され、これによりＦＤ領域はある一定の閾値にリセットされる。

（第２の実施形態）
第１の実施形態の製造方法によれば、素子分離領域近傍から発生する暗電流を低減することが可能である。しかし、不純物注入やドライエッチングが行われた際に、フォトダイオードを構成するｎ型半導体領域１０３上の基板表面近傍もダメージを受けることから、暗電流の発生源である結晶欠陥が存在する場合がある。このように基板表面近傍に結晶欠陥があると、フォトダイオードの電荷読み出し時に、フォトダイオードを構成するｎ型半導体領域１０３から発生した空乏層が基板表面近傍の結晶欠陥等の再結合発生中心にまで達し、その結果、リーク電流（暗電流）が発生する。このように、ｎ型半導体領域１０３上部の基板表面近傍も、暗電流を発生する領域である。したがって、暗電流を低減するためには、ｎ型半導体領域１０３上部の基板表面近傍の結晶欠陥を含む領域にもｐ型半導体よりなる拡散層を形成する必要がある。ここでは、ｎ型半導体領域１０３上部の基板表面近傍にも、ｐ型半導体よりなる拡散層を均一に形成することが可能な製造方法について説明する。

図５は、本発明の第２の実施形態である半導体装置の製造方法の一手順を示す工程図である。図５において、（ａ）および（ｂ）は、ｎ型半導体領域１０３上部の基板表面近傍にｐ型半導体よりなる拡散層を形成するための一連の工程を示す。

まず、図１の（ａ）〜（ｅ）の手順でトレンチ１１４、エピタキシャル層１１５およびボロン拡散層１１６を形成した後、トレンチ内に絶縁材料を埋め込んで素子分離領域１０４を形成する。その後、既存のプロセスにより、ゲート絶縁膜１０８、転送ゲート１０９および配線層１０５を形成して、基板の所望の位置にソースドレインとなる不純物領域を形成することによって、ＭＯＳトランジスタを得る。さらに、光電変換部となるフォトダイオード（ｎ型半導体領域１０３等を含む）を周知のプロセスにて形成する。ここまでの工程は、第１の実施形態で説明したとおりである。

次に、図５（ａ）に示すように、フォトリソグラフィプロセスを利用して、ソースドレインを形成するための転送ゲート１０９および配線層１０５の側壁に、シリコン酸化膜及び/またはシリコン窒化膜よりなるゲート電極側壁スペーサ１１７を形成する。その後、選択エピタキシャル成長により、ボロンをドープしたエピタキシャル層１１８をフォトダイオード上に形成する。エピタキシャル層１１８の形成は、第１の実施形態で説明したエピタキシャル層１１５の形成手法と同じである。

上記のエピタキシャル層１１８の形成過程において、エピタキシャル層１１８に含まれているボロンが、ｎ型半導体領域１０３の、エピタキシャル層１１８と接する領域に拡散する。このようにしてボロンが拡散されることで、ｎ型半導体領域１０３のエピタキシャル層１１５と接する領域にボロンの拡散層（ｐ型半導体領域）１１９が形成される（図５（ｂ）参照）。

以上のように形成された構造によれば、フォトダイオードを構成するｎ型半導体領域１０３から広がる空乏層が、基板表面近傍の結晶欠陥等の再結合中心に達することがない。よって、リーク電流（暗電流）の発生が抑制される。

また、エピタキシャル層１１８は、トレンチ１１４の側壁に設けられたエピタキシャル層１１５と電気的に接続されているので、エピタキシャル層１１５とｎ型半導体領域１０３の界面で生じた微小電流は、エピタキシャル層１１５からエピタキシャル層１１８へ流れることになる。エピタキシャル層１１５とエピタキシャル層１１８が電気的に接続されていない場合は、エピタキシャル層１１５とｎ型半導体領域１０３の界面で生じた微小電流の逃げ場がなくなり、その結果、リーク電流が発生することになる。エピタキシャル層１１５とエピタキシャル層１１８の電気的な接続により、このリーク電流の発生が抑制される。

なお、特開２００１−３４５４３９号公報には、フォトダイオード上にノンドープのエピタキシャル層を形成した後、ｎ型半導体領域１０３上部の基板表面近傍の結晶欠陥を含む領域をイオン注入によりｐ型化する手法が開示されている。しかし、この場合は、図６に示すように、フォトダイオード上に形成されたノンドープのエピタキシャル層１２０は、その形成過程において、ゲート電極側壁スペーサ１１７側の端部に切れ込みを生じ、ファセット領域１２１が発生する。このようなファセット領域１２１を有するエピタキシャル層１２０の上方からイオン注入を行うと、ｎ型半導体領域１０３上部に形成されるイオン注入プロファイル１２２に、ファセット領域１２１の形状に起因する不均一な部分が生じる。このため、イオン注入により形成されるｐ型半導体領域も不均一なものとなる。このような不均一なｐ型半導体領域は、デバイス特性上、あまり好ましくない。

加えて、エピタキシャル層１２０とｐ型半導体領域１０２との導通を得るために、イオン注入によりｎ型半導体領域１０３を形成する工程において、ｎ型半導体領域１０３の形成領域を素子分離分離領域端から一定の量だけオフセットする必要がある。このようなオフセットは、製造工程の煩雑化を招くおそれがある。

一方、上述した第２の実施形態の製造方法によれば、イオン注入によらず、ボロンをドープしたエピタキシャル層１１８を形成し、このエピタキシャル層１１８に含まれているボロンがｎ型半導体領域１０３上部の領域（結晶欠陥領域）に拡散するようになっている。このため、結晶欠陥領域の全体にわたって均一な拡散層１１９を形成することができる。したがって、上記のようなイオン注入プロファイルの不均一化の問題は低減される。また、エピタキシャル層（ｐ型）１１８は、トレンチ１１４の側壁に形成されたエピタキシャル層（ｐ型）１１５と電気的に接続されることから、ｎ型半導体領域１０３の形成に際して、上述したようなオフセットを取る必要はない。

上述した第２の実施形態の製造方法は、本発明の一例であって、その製造工程は適宜変更可能である。例えば、エピタキシャル層１１８は、エピタキシャル層１１５と同時に形成してもよい。

また、図５の製造工程は、ｎ型半導体基板上に素子が形成される増幅型ＭＯＳセンサへの適用例であるが、ｐ型半導体基板を使用する場合にも適用することができる。この場合は、ｐ型とｎ型の領域の関係を逆にした構造になることから、ボロンに代えてｎ型化が可能な不純物、例えば、リン（Ｐ）や砒素（Ａｓ）を使用して、エピタキシャル層１１５、１１８および拡散層１１６、１１９をｎ型化する。

本発明の第１の実施形態である半導体装置の製造方法の一手順を示す工程図である。 本発明の第１の実施形態である半導体装置の製造方法を適用して作製した、増幅型ＭＯＳセンサの単位画素におけるフォトダイオード近傍の断面構造を示す断面図である。 図２に示す構造を有する増幅型ＭＯＳセンサの回路図である。 図３に示す増幅型ＭＯＳセンサの単位画素の等価回路図である。 本発明の第２の実施形態である半導体装置の製造方法の一手順を示す工程図である。 フォトダイオード上に形成されたエピタキシャル層を介してイオン注入により拡散層を形成する従来の手法を説明するための断面図である。 ＳＴＩ技術により素子分離領域を形成した従来の増幅型ＭＯＳセンサにおける単位画素の断面図である。

符号の説明

１１０ 半導体シリコン基板
１１１ シリコン酸化膜
１１２ シリコン窒化膜
１１３ フォトレジスト
１１４ トレンチ
１１５ エピタキシャル層
１１６ ボロン拡散層

Claims (13)

1. 半導体基板の一主面にトレンチを形成する第１の工程と、
   前記トレンチの内壁に、第１の導電型の第１の半導体領域を選択的にエピタキシャル成長させて形成する第２の工程と、
   前記エピタキシャル層が形成された前記トレンチの内部に絶縁材料を埋め込んで素子分離領域を形成する第３の工程とを含む、半導体装置の製造方法。
2. 前記第２の工程中に、前記半導体基板の前記第１の半導体領域と接する領域に、該第１の半導体領域を通じて、第１の導電型の不純物イオンを拡散させる、請求項１に記載の半導体装置の製造方法。
3. 前記第２の工程の前に、前記トレンチが形成された半導体基板の表面を加熱する工程をさらに含む、請求項１に記載の半導体装置の製造方法。
4. 前記第２の工程の前に、前記トレンチが形成された半導体基板の表面をケミカルドライエッチングする工程をさらに含む、請求項１に記載の半導体装置の製造方法。
5. 前記素子分離領域によって分離される領域に、フォトダイオードを構成するための、前記第１の導電型とは異なる第２の導電型の第２の半導体領域を形成する工程とをさらに含む、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
6. 前記第１の半導体領域及び第２の半導体領域を含む領域上に、第１の導電型の第３の半導体領域を選択的にエピタキシャル成長して形成する工程と、
   前記第２の半導体領域の前記第３の半導体領域と接する領域に、該第３の半導体領域を通じて第１の導電型の不純物イオンを拡散させる工程をさらに含む、請求項５に記載の半導体装置の製造方法。
7. 半導体基板の主面に形成された、隣接する素子を電気的に分離する素子分離領域を形成するためのトレンチと、
   前記トレンチの内部の面全体を覆うように選択的にエピタキシャル成長により形成された、第１の導電型の第１の半導体領域と、
   前記半導体基板の前記第１の半導体領域と接する領域に形成された、前記第１の半導体領域よりも不純物濃度の高い第２の半導体領域とを有する半導体装置。
8. 前記素子分離領域によって分離される領域に前記第１の導電型とは異なる第２の導電型の第３の半導体領域をさらに有する、請求項７に記載の半導体装置。
9. 前記第１の半導体領域及び前記第２の半導体領域を含む領域上に選択的にエピタキシャル成長で形成された、第１の導電型の第４の半導体領域と、
   前記第３の半導体領域の、前記第４の半導体領域と接する領域に形成された第１の導電型の第５の半導体領域とをさらに有する、請求項８に記載の半導体装置。
10. 前記第１の半導体領域と前記第４の半導体領域とが電気的に接続されている、請求項９に記載の半導体装置。
11. 一主面側に第１の導電型の第１の半導体領域を有する半導体基板の前記主面に形成された、隣接する素子を電気的に分離する素子分離領域を形成するためのトレンチと、
    前記トレンチの内壁を覆うように選択的にエピタキシャル成長で形成された、第１の導電型の第２の半導体領域と、
    前記半導体基板の前記第２の半導体領域と接する領域に形成された、第１の導電型の第３の半導体領域と、
    前記第１の半導体領域の、前記素子分離領域によって分離される領域に、前記第１の導電型とは異なる第２の導電型の第４の半導体領域とを有し、
    前記第１の半導体領域と前記第４の半導体領域とによりフォトダイオードが形成されている光電変換装置。
12. 前記第２の半導体領域及び第４の半導体領域を含む領域上に選択的にエピタキシャル成長で形成された、第１の導電型の第５の半導体領域と、
    前記第４の半導体領域の、前記第５の半導体領域と接する領域に形成された第１の導電型の第６の半導体領域とをさらに有する、請求項１１に記載の光電変換装置。
13. 前記第２の半導体領域と前記第５の半導体領域とが電気的に接続されている、請求項１２に記載の光電変換装置。

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