JP2016092203A - 固体撮像装置および固体撮像装置の製造方法 - Google Patents

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Abstract

【課題】暗電流の発生を低減することができる固体撮像装置および固体撮像装置の製造方法を提供すること。【解決手段】本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、画素トランジスタのゲートと、周辺回路トランジスタのゲートと、窒化シリコン膜と、サイドウォールとを備える。半導体層には、フォトダイオードとフローティングディフュージョンとが設けられる。画素トランジスタのゲートは半導体層の表面にゲート酸化膜を介して設けられる。周辺回路トランジスタのゲートは、半導体層の表面にゲート酸化膜を介して設けられる。窒化シリコン膜は、ゲート酸化膜を介して半導体層におけるフォトダイオードの上面に設けられる。サイドウォールは、画素トランジスタのゲートにおけるフォトダイオード側の側面を除く少なくとも一つの側面に設けられる。【選択図】図4

Description

本発明の実施形態は、固体撮像装置および固体撮像装置の製造方法に関する。
従来の固体撮像装置は、入射光を信号電荷へ光電変換する複数の光電変換素子が2次元に配列された撮像画素部と、この撮像画素部から信号電荷を読み出して信号処理する周辺回路部とを備える。この撮像画素部および周辺回路部は、同一の半導体基板上に設けられる場合がある。
また、かかる固体撮像装置では、周辺回路部の動作特性を向上させるために、周辺回路部におけるトランジスタとしてLDD(Lightly Doped Drain)型のトランジスタが採用されることがある。このLDD型のトランジスタは、ゲートの両側面に設けられたサイドウォールと、サイドウォールの下に位置する半導体基板の表層部に設けられたLDD領域と、LDD領域に隣接してその外側に設けられたソース・ドレイン領域とを備える。
かかるサイドウォールは、サイドウォール形成用の絶縁膜を撮像画素部および周辺回路部を含む半導体基板の全面に形成したあと、異方性ドライエッチングを用いて全面をエッチバックすることで形成される。
このため、固体撮像装置は、全面のエッチバックによって撮像画素部における半導体基板の表面がダメージを受けて結晶欠陥が生じることがある。結晶欠陥に起因して発生する電子は、いわゆる暗電流として光電変換素子から流れ出たり、撮像画像中に白傷となって現れて画質劣化の原因となる。
特開2010−199450号公報
本発明の一つの実施形態は、暗電流の発生を低減することができる固体撮像装置および固体撮像装置の製造方法を提供することを目的とする。
本発明の一つの実施形態によれば、固体撮像装置が提供される。固体撮像装置は、半導体層と、画素トランジスタのゲートと、周辺回路トランジスタのゲートと、窒化シリコン膜と、サイドウォールとを備える。半導体層には、フォトダイオードとフローティングディフュージョンとが設けられる。画素トランジスタのゲートは半導体層の表面にゲート酸化膜を介して設けられ、フォトダイオードの電荷をフローティングディフュージョンへ転送する。周辺回路トランジスタのゲートは、半導体層の表面にゲート酸化膜を介して設けられる。窒化シリコン膜は、ゲート酸化膜を介して半導体層におけるフォトダイオードの上面に設けられる。サイドウォールは、画素トランジスタのゲートの両側面および周辺回路トランジスタのゲートの両側面のうち、画素トランジスタのゲートにおけるフォトダイオード側の側面を除く少なくとも一つの側面に設けられる。
図1は、実施形態に係る固体撮像装置の概略構成を示すブロック図である。 図2は、実施形態に係る固体撮像装置が備える画素の回路構成の一例を示す模式図である。 図3は、実施形態に係る固体撮像装置が備える画素の受光面側の面の一部を示す模式的な平面図である。 図4は、図3に示す画素のA−A´線による模式的な断面および周辺回路部におけるトランジスタの模式的な断面を示す説明図である。 図5は、図3に示す画素のA−A´線による断面部分および周辺回路部の断面部分の製造工程を説明するための図である。 図6は、図3に示す画素のA−A´線による断面部分および周辺回路部の断面部分の製造工程を説明する図である。 図7は、図3に示す画素のA−A´線による断面部分および周辺回路部の断面部分の製造工程を説明する図である。 図8は、図3に示す画素のA−A´線による断面部分および周辺回路部の断面部分の製造工程を説明する図である。 図9は、図3に示す画素のB−B´線による断面部分の製造工程を説明する図である。 図10は、図3に示す画素のC−C´線による断面部分の製造工程を説明する図である。 図11は、図3に示す画素の面上におけるレジストを示す模式的な平面図である。 図12は、実施形態の変形例に係る撮像画素部の模式的な断面および周辺回路部におけるトランジスタの模式的な断面を示す説明図である。 図13は、実施形態の変形例に係る撮像画素部の断面部分の製造工程を説明する図である。 図14は、実施形態の変形例に係る画素の受光面側の面上におけるレジストを示す模式的な平面図である。 図15は、実施形態の他の変形例に係る撮像画素部の模式的な断面および周辺回路部におけるトランジスタの模式的な断面を示す説明図である。
以下に添付図面を参照して、実施形態に係る固体撮像装置および固体撮像装置の製造方法について詳細に説明する。なお、以下に示す実施形態によりこの発明が限定されるものではない。
図1は、実施形態に係る固体撮像装置1の概略構成を示すブロック図である。図1に示すように、固体撮像装置1は、半導体基板10上に、撮像画素部2と周辺回路部4とを備える。また、周辺回路部4は、垂直走査回路11と負荷回路12とカラムADC(Analog Digital Converter)回路13と水平走査回路14と基準電圧発生回路15とタイミング制御回路16とを備える。
撮像画素部2には、入射光を光電変換して蓄積する画素PCが水平方向(行方向)RDおよび垂直方法(列方向)CDへ2次元アレイ(行列)状に配置される。この実施形態に係る画素PCは、1つの単位セルが2つの画素を含む2画素1セル構造となっている。なお、画素PCの回路構成および物理的な構造については、図2および図3を参照して後述する。
また、撮像画素部2には、水平方向RDに画素PCの読み出し制御を行う水平制御線Hlinが設けられ、垂直方向CDに画素PCから読み出された電圧信号を伝送する垂直信号線Vlinが設けられる。
垂直走査回路11は、読み出し対象となる画素PCを行単位で順次選択する。負荷回路12は、画素PCから垂直信号線Vlinに列毎に電圧信号を読み出す。カラムADC回路13は、各画素PCの電圧信号をCDS(Correlated Double Sampling)にて列毎にサンプリングする。
水平走査回路14は、読み出し対象となる画素PCを列単位で順次選択する。基準電圧発生回路15は、カラムADC回路13に基準電圧VREFを出力する。この基準電圧VREFは、垂直信号線Vlinを介してカラムADC回路13へ入力される電圧信号と比較するために用いられる。タイミング制御回路16は、垂直走査回路11に対して各画素PCの電圧信号の読み出しのタイミングを制御する。
かかる固体撮像装置1では、垂直走査回路11によって垂直方向CDに画素PCが行毎に選択されるとともに、水平走査回路14によって水平方向RDに画素PCが列毎に選択される。そして、負荷回路12において、選択された画素PCとの間でソースフォロワ動作が行われることにより、画素PCから読み出された電圧信号が垂直信号線Vlinを介してカラムADC回路13に送られる。
次に、図2を参照して画素PCの回路構成および動作について簡単に説明する。図2は、実施形態に係る固体撮像装置1が備える画素PCの回路構成の一例を示す模式図である。図2に示すように、画素PCは、2つのフォトダイオード(光電変換素子)PD1,PD2、2つの転送トランジスタTRS1,TRS2を備える。さらに、画素PCは、フローティングディフュージョンFD、増幅トランジスタAMP、リセットトランジスタRST、アドレストランジスタADRを備える。なお、これらの物理的な配置の一例については、後述する図3を用いて説明する。
各フォトダイオードPD1,PD2は、カソードがグランドに接続され、アノードが転送トランジスタTRS1,TRS2のソースに接続される。2つの転送トランジスタTRS1,TRS2の各ドレインは、1つのフローティングディフュージョンFDに接続される。
各転送トランジスタTRS1,TRS2は、転送ゲートに転送信号が入力されると、フォトダイオードPD1,PD2によって光電変換された信号電荷をフローティングディフュージョンFDへ転送する。フローティングディフュージョンFDには、リセットトランジスタRSTのソースが接続される。
また、リセットトランジスタRSTのドレインは、電源電圧線Vddに接続される。かかるリセットトランジスタRSTは、ゲートへリセット信号が入力されると、フローティングディフュージョンFDの電位を電源電圧の電位にリセットする。
また、フローティングディフュージョンFDには、増幅トランジスタAMPのゲートが接続される。かかる増幅トランジスタAMPのソースは、アドレストランジスタADRのドレインに接続され、ドレインが電源電圧線Vddに接続される。また、アドレストランジスタADRのソースは、出力信号線Vsigに接続される。垂直信号線Vlinは、出力信号線Vsigを介して電流源Tに接続される。
画素PCでは、アドレストランジスタADRのゲートにアドレス信号が入力されると、フローティングディフュージョンFDへ転送されている信号電荷の電荷量に応じて増幅された信号が増幅トランジスタAMPからアドレストランジスタADRを介して負荷回路12へ出力される。
次に、図3を参照して画素PCの物理的な構造について説明する。図3は、固体撮像装置1が備える画素PCの受光面側の面の一部を示す模式的な平面図である。図3に示すように、画素PCは、素子分離領域STIによって電気的に分離された2つのフォトダイオードPD1,PD2を備える。また、画素PCは、2つのフォトダイオードPD1,PD2の間に1つのフローティングディフュージョンFDを備える。つまり、かかる画素PCの構造は、2つのフォトダイオードPD1,PD2によって1つのフローティングディフュージョンFDを共有した2画素1セル構造である。
各フォトダイオードPD1,PD2とフローティングディフュージョンFDとの間の半導体層20上には、それぞれ、転送トランジスタTRS1,TRS2の転送ゲートTG1,TG2が配置される。また、半導体層20におけるフローティングディフュージョンFDの隣には、素子分離領域STIを介して接地電圧線Vssが配置される。
また、かかる半導体層20上には、フォトダイオードPD2を挟んでフローティングディフュージョンFDとは反対側の領域にリセットトランジスタRSTのゲートG1と増幅トランジスタAMPのゲートG2とアドレストランジスタADRのゲートG3とが配置される。
また、半導体層20におけるリセットトランジスタRSTと増幅トランジスタAMPとの間には、電源電圧線Vddが配置される。さらに、半導体層20におけるアドレストランジスタADRの隣には出力信号線Vsigが配置され、リセットトランジスタRSTの隣にはフローティングディフュージョンFD1が配置される。フローティングディフュージョンFD1は、金属配線を介してフローティングディフュージョンFDと電気的に接続される。
実施形態に係る固体撮像装置1では、周辺回路部4におけるトランジスタのゲートの両側面に、ゲート下周辺の半導体層20における表層部にソース・ドレイン領域を形成するためのサイドウォールが形成される。
かかるサイドウォールは、サイドウォール形成用の絶縁膜を撮像画素部2および周辺回路部4を含む半導体基板10の全面に形成したあと、異方性ドライエッチングを用いて全面をエッチバックすることで形成される。
ここで、一般的な固体撮像装置では、周辺回路部におけるトランジスタのゲートの両側面にサイドウォールが形成されるに伴って、撮像画素部におけるトランジスタのゲートの両側面にもサイドウォールが形成される。
つまり、撮像画素部においても、エッチバックによって半導体層上に形成されたサイドウォール用の絶縁膜が除去されることになる。そして、フォトダイオードが位置する半導体層上の絶縁膜が除去されると、半導体層の表層部がダメージを受けて結晶欠陥が生じ、この結晶欠陥に起因して生じた電子がフォトダイオードに蓄積されて、いわゆる暗電流としてフォトダイオードから流れ出ることがある。
これは、撮像画素部において、エッチバックによってトランジスタのゲートにおけるフォトダイオード側の側面にサイドウォールが形成されることに伴って、フォトダイオードが位置する半導体層上の絶縁膜が除去されることが一因にある。
そこで、実施形態に係る固体撮像装置1では、画素PCにおいて半導体層20におけるフォトダイオードPD1,PD2上をマスクして周辺回路部4におけるトランジスタのゲートの両側面にサイドウォールを作ることで、暗電流の発生を低減させた。次に、図4を参照して、暗電流の発生の低減を可能とした実施形態に係る画素PCについて具体的に説明する。
図4は、図3に示す画素PCのA−A´線による模式的な断面および周辺回路部4におけるトランジスタの模式的な断面を示す説明図である。図4では、同一の半導体基板10上に設けられる撮像画素部2および周辺回路部4を分かり易く図示するために、図4の中央に表示された点線に対して右側を撮像画素部2とし、この点線に対して左側を周辺回路部4として図示している。
図4に示すように、フローティングディフュージョンFD、転送トランジスタTRS2、およびフォトダイオードPD2を含む画素PCの断面は、図4の中央に表示された点線に対して右側に示す構造となっている。具体的には、画素PCは、半導体層20内にフォトダイオードPD2とフローティングディフュージョンFDと暗電流抑制領域23とを備える。
フォトダイオードPD2は、P型の低濃度の不純物がイオン注入されたSi層21と、P型のSi層21における所定の深さ位置にN型の高濃度の不純物がイオン注入されることで形成されたSi領域22とのPN接合によって形成される。フローティングディフュージョンFDは、P型のSi層21の表層部にN型の高濃度の不純物がイオン注入されることで形成される。暗電流抑制領域23は、P型のSi層21におけるフォトダイオードPD2上の表層部にP型の高濃度の不純物がイオン注入されることで形成される。
また、画素PCは、半導体層20におけるフォトダイオードPD2とフローティングディフュージョンFDとの間の上面にゲート酸化膜24を介して、例えば、ポリシリコンからなる転送ゲートTG2を備える。転送ゲートTG2の上面および側周面には、熱酸化膜25が形成される。
転送ゲートTG2におけるフローティングディフュージョンFD側の側面には、転送ゲートTG2の頂面から底面へ向かうに従って横幅が広くなった2層からなるサイドウォール3が設けられる。サイドウォール3は、転送ゲートTG2の側面に設けられた、例えば、SiN(窒化シリコン)からなる第1サイドウォール形成膜26と、この第1サイドウォール形成膜26の外側に設けられた、例えば、SiO2(酸化シリコン)からなる第2サイドウォール形成膜27とを備える。かかるサイドウォール3は、エッチバックによって周辺回路部4におけるトランジスタのゲートの両側面に形成されるサイドウォールと同時に形成される。
また、画素PCは、撮像画素部2におけるトランジスタTRS1,TRS2,ADR,AMP,RSTのシリサイド化を防止するための第1シリサイドブロック膜28を備える。さらに、画素PCは、転送ゲートTG2の上面に達するコンタクトホールのエッチング形成時にそのエッチングを停止させるためのエッチングストッパ膜29を備える。
第1サイドウォール形成膜26は、サイドウォール3として転送ゲートTG2におけるフローティングディフュージョンFD側の側面に形成される。また、第1サイドウォール形成膜26は、半導体層20におけるフォトダイオードPD2の上面、転送ゲートTG2におけるフォトダイオードPD2側の側面、および転送ゲートTG2の上面の一部にも形成される。
第1シリサイドブロック膜28は、第1サイドウォール形成膜26の表面、転送ゲートTG2の上面、転送ゲートTG2の側面に設けられたサイドウォール3の表面、および半導体層20におけるフローティングディフュージョンFDの上面を覆うように形成される。
エッチングストッパ膜29は、第1シリサイドブロック膜28の表面を覆うように形成される。これら、第1サイドウォール形成膜26、第1シリサイドブロック膜28、およびエッチングストッパ膜29は、例えば、SiN(窒化シリコン)からなり、いずれも入射する光の反射を防止するという同じ性質を有する。
画素PCは、半導体層20上のフォトダイオードPD2に対応した領域に形成された第1サイドウォール形成膜26、第1シリサイドブロック膜28、およびエッチングストッパ膜29により3層膜構造の反射防止膜9を備える。
反射防止膜9は、フォトダイオードPD2に入射した光の反射を防止するための膜であり、画素PCは、反射防止膜9がSiNからなる同じ性質の3層の積層膜が形成される。
次に、図4の中央に表示された点線に対して左側に図示された周辺回路部4について説明する。なお、周辺回路部4に示す構成要素のうち、撮像画素部2に示す構成要素と同じ構成要素については、撮像画素部2に示す符号と同一の符号を付している。
図4に示すように、周辺回路部4は、半導体層20の上面にゲート酸化膜24を介して、例えば、ポリシリコンからなるゲート50を備える。ゲート50の上面には、シリサイド層60が形成される。また、ゲート50の側周面には、熱酸化膜25が形成される。
ゲート50の両側面には、ゲート50の頂面から底面へ向かうに従って横幅が広くなった2層からなるサイドウォール3が設けられる。サイドウォール3は、ゲート50の側面に設けられた、例えば、SiN(窒化シリコン)からなる第1サイドウォール形成膜26と、このサイドウォール形成膜26の外側に設けられた、例えば、SiO2(酸化シリコン)からなる第2サイドウォール形成膜27とを備える。
また、周辺回路部4は、半導体層20内にLDD(Lightly Doped Drain)領域40a,40bとソース領域41とドレイン領域42とを備える。LDD領域40a,40bは、電界を緩和してホットキャリアの発生を抑制または防止するためのものであり、P型のSi層21におけるサイドウォール3の直下の表層部にN型の高濃度の不純物がイオン注入されることで形成される。
ソース領域41は、P型のSi層21におけるLDD領域40aに隣接する表層部にN型の高濃度の不純物がイオン注入されることで形成される。ドレイン領域42は、P型のSi層21におけるLDD領域40bに隣接する表層部にN型の高濃度の不純物がイオン注入されることで形成される。また、半導体層20におけるソース領域41およびドレイン領域42の上には、ソース・ドレイン領域41,42の電気抵抗を低減するためのシリサイド層61,62が形成される。以上の構成は、周辺回路部4におけるトランジスタがN型トランジスタの場合である。P型トランジスタの場合は、Si層21にN型の低濃度の不純物、LDD領域40a, 40bおよびソース・ドレイン領域41,42にP型の高濃度の不純物を注入することで形成される。
また、周辺回路部4は、ゲート50の上面に達するコンタクトホールのエッチング形成時にそのエッチングを停止させるためのエッチングストッパ膜29を備える。エッチングストッパ膜29は、半導体層20におけるソース領域41の上面、ゲート50の両側面に設けられたサイドウォール3の表面、ゲート50の上面、および半導体層20におけるドレイン領域42の上面を覆うように形成される。
このように、周辺回路部4では、ゲート酸化膜24、ゲート50、P型のSi層21、サイドウォール3直下のLDD領域40a,40b、LDD領域40a,40bに隣接するソース・ドレイン領域41,42によってLDD型トランジスタ6が構成される。
この実施形態に係る固体撮像装置1は、LDD型トランジスタ6のゲート50の両側面にはサイドウォール3が形成されているが、転送ゲートTG1,TG2におけるフォトダイオードPD1,PD2側の側面にはサイドウォール3が形成されていない。これは、第1、第2サイドウォール形成膜26,27を撮像画素部2および周辺回路部4における半導体層20の上面に形成した後、半導体層20におけるフォトダイオードPD1,PD2の上面を覆うレジストをマスクとしてエッチバックを行っているからである。
具体的には、エッチバックの際には、半導体層20におけるフォトダイオードPD1,PD2の上面、転送ゲートTG1,TG2におけるフォトダイオードPD1,PD2側の側面、および転送ゲートTG1,TG2の上面の一部を覆うレジストをマスクとして使用する。
これにより、エッチバックによって、転送ゲートTG1,TG2におけるフローティングディフュージョンFD側の側面にはサイドウォール3が形成されるが、フォトダイオードPD1,PD2側の側面にはサイドウォール3が形成されない。つまり、かかる側面にサイドウォール3が形成されないということは、エッチバックによって半導体層20におけるフォトダイオードPD1,PD2の上面がダメージを受けることがないということである。
また、第1サイドウォール形成膜26の上面に形成された第2サイドウォール形成膜27は、ウェットエッチングによって除去される。したがって、半導体層20におけるフォトダイオードPD1,PD2の上面は第1サイドウォール形成膜26によって半導体層20表面へのエッチングが阻止される。このため、画素PCは、半導体層20におけるフォトダイオードPD1,PD2の上面がダメージを受けることがないので、暗電流の発生を低減することができる。
また、画素PCは、ウェットエッチングで第2サイドウォール形成膜27を除去しているので、ドライエッチングで第2サイドウォール形成膜27を除去する場合に比べて、第1サイドウォール形成膜26の膜厚のばらつきを抑制することができる。また、第1サイドウォール形成膜26は、反射防止膜9を構成する一つの膜である。このため、画素PCは、ウェットエッチングによって第2サイドウォール形成膜27が除去されることで、ドライエッチングに比べて、第1サイドウォール形成膜26の膜表面の荒れが抑えられ、反射防止機能を向上させることができる。
次に、かかる撮像画素部2の形成方法を含む固体撮像装置1の製造方法の一例について、図5〜図11を参照して説明する。図5〜図8は、図3に示す画素PCのA−A´線による断面部分および周辺回路部4の断面部分の製造工程を説明する図である。なお、図5〜図8では、同一の半導体基板10上に設けられる撮像画素部2および周辺回路部4を分かり易く図示するために、図5〜図8の中央に表示された点線に対して右側を撮像画素部2とし、この点線に対して左側を周辺回路部4として図示している。
また、図9は図3に示す画素PCのB−B´線による断面部分の製造工程を説明する図であり、図10は図3に示す画素PCのC−C´線による断面部分の製造工程を説明する図である。また、図11は、図3に示す画素PCの面上におけるレジストを示す模式的な平面図である。なお、固体撮像装置1における撮像画素部2および周辺回路部4以外の部分の製造方法は、一般的なCMOSイメージセンサと同様である。このため、以下では、固体撮像装置1における撮像画素部2および周辺回路部4を示す部分の製造工程を選択的に示している。
先ず、図5〜図8を参照して図3に示す画素PCのA−A´線による断面および周辺回路部4の断面における製造工程について説明する。図5(a)に示すように、Siウェハなどの半導体基板10(図1参照)上に、例えば、ボロンなどのP型の低濃度の不純物がドープされたSi層をエピタキシャル成長させることにより、所定の厚さのP型のSi層21を形成する。もしくは、P型のSi層21は、例えば、リンなどのN型の低濃度の不純物がドープされたSi層をエピタキシャル成長させたものに、ボロンなどのP型の不純物をイオン注入して作成してもよい。これにより半導体層20が形成される。
次に、半導体層20の上面に、例えば、膜厚が2〜10nmのSiO2からなるゲート酸化膜24を形成する。ここでは、撮像画素部2におけるゲート酸化膜24の膜厚を、例えば、10nmとし、周辺回路部4におけるゲート酸化膜24の膜厚を、例えば、2nmとしている。
そして、半導体層20の上面にゲート酸化膜24を介してゲート形成用のポリシリコン膜を形成し、当該膜を前述した転送ゲートTG2およびゲート50の形成位置を覆うレジストをマスクとしてエッチングする。これにより、撮像画素部2における半導体層20の上面に転送ゲートTG2が形成され、周辺回路部4における半導体層20の上面にゲート50が形成される。また、転送ゲートTG2およびゲート50の表面には、熱酸化によって熱酸化膜25を形成する。
そして、撮像画素部2において、半導体層20における所定の深さ位置へ、ゲート酸化膜24を介して、例えば、リンやヒ素などのN型の不純物をイオン注入して、P型のSi層21にN型のSi領域22を形成する。N型のSi領域22は、転送ゲートTG2をマスクにしたセルフアラインで形成されるが、転送ゲートTG2を形成する前に半導体層20を前述したフォトダイオードPD2の形成位置以外を覆うレジストをマスクとして、マスク越しにイオン注入することで形成してもよい。これにより、半導体層20には、P型のSi層21とN型のSi領域22とのPN接合によって、フォトダイオードPD2である光電変換素子が形成される。
続いて、撮像画素部2において、半導体層20におけるフォトダイオードPD2上の表層部へ、ゲート酸化膜24を介して、例えば、濃度が1×1012/cm〜1×1015/cmのボロンなどのP型の高濃度の不純物をイオン注入して、暗電流抑制領域23を形成する。これは、転送ゲートTG2をマスクにしたセルフアラインで垂直もしくは斜めにイオン注入することで形成してもよいし、転送ゲートTG2を形成する前あるいは形成した後においてレジストマスク越しにイオン注入することで形成してもよい。その後、イオン注入による半導体層20の結晶欠陥を回復させるために、例えば、温度が900℃〜1100℃のアニール処理を行う。
次に、周辺回路部4において、半導体層20における表層部へ、ゲート酸化膜24を介して、例えば、リンやヒ素などのN型の高濃度の不純物をイオン注入して、P型のSi層21にLDD領域40a,40bを形成する。LDD領域40a,40bは、ゲート50をマスクにしたセルフアラインで形成される。
続いて、図5(b)に示すように、撮像画素部2および周辺回路部4における半導体層20の上面に、例えば、CVD(Chemical Vapor Deposition)を用いて膜厚が5〜50nmのSiNからなる第1サイドウォール形成膜26を形成する。その後、第1サイドウォール形成膜26の上面に、例えば、TEOS(テトラエトキシシラン)を用いて膜厚が10〜100nmでSiO2からなる第2サイドウォール形成膜27を形成する。
そして、図5(c)に示すように、第2サイドウォール形成膜27の上面に、半導体層20におけるフォトダイオードPD2の上面および転送ゲートTG2におけるフォトダイオードPD2側の上面の一部を覆うレジストR1を形成する。
ここで、より具体的に画素PCの面上におけるレジストR1の形成位置について図11を参照しながら説明する。図11に示すように、レジストR1は、フォトダイオードPD1,PD2の上面、転送ゲートTG1,TG2におけるフォトダイオードPD1,PD2側の上面の一部、ゲートG1〜G3におけるフォトダイオードPD2側の上面の一部を覆うように形成する。また、レジストR1は、画素PCにおいてゲートG1〜G3を挟んでフォトダイオードPD2と対向する領域にも形成する。
レジストR1における転送ゲートTG1,TG2側の端部は、転送ゲートTG1,TG2上に乗り上がっている。具体的には、レジストR1における転送ゲートTG1,TG2側の端部は、転送ゲートTG1,TG2の上面におけるフォトダイオードPD1,PD2側の端から、例えば、50nm乗り上がる。
これにより、エッチバックの際に、フォトダイオードPD1,PD2上の第1、第2サイドウォール形成膜26,27がエッチングされないため、転送ゲートTG1,TG2におけるフォトダイオードPD1,PD2側の側面にサイドウォール3が形成されることがない。
図5(c)の説明に戻って、かかるレジストR1をマスクとして、ドライエッチングにより、第1サイドウォール形成膜26および第2サイドウォール形成膜27をエッチバックする。こうして、図6(a)に示すように、LDD型トランジスタ6のゲート50の両側面、および転送ゲートTG2におけるフローティングディフュージョンFD側の側面にサイドウォール3が形成される。ここでは、エッチバックによってゲート50および転送ゲートTG2の側面に第1のサイドウォール形成膜26を介して残留する第2のサイドウォール形成膜27が、サイドウォール3のスペーサとなる。なお、図示していないが、サイドウォール3は転送ゲートTG1におけるフローティングディフュージョンFD側の側面、およびゲートG1〜G3における各ゲートG1〜G3に対向する側の側面にも形成される。
その後、撮像画素部2において、半導体層20におけるフローティングディフュージョンFDの形成位置へ、ゲート酸化膜24を介して、例えば、リンなどのN型の高濃度の不純物をイオン注入して、P型のSi層21にフローティングディフュージョンFDを形成する。
また、周辺回路部4において、半導体層20におけるソース領域41およびドレイン領域42の形成位置へ、ゲート酸化膜24を介して、例えば、リンやヒ素などのN型の高濃度の不純物をイオン注入して、P型のSi層21にソース領域41およびドレイン領域42を形成する。ソース領域41およびドレイン領域42は、ゲート50およびサイドウォール3をマスクにしたセルフアラインで形成される。その後、イオン注入された領域を活性化させるために、例えば、温度が900℃〜1100℃のアニール処理を行う。
続いて、図6(b)に示すように、周辺回路部4および撮像画素部2における半導体層20の上面にレジストR2を形成する。周辺回路部4におけるレジストR2は、半導体層20上に設けられたLDD型トランジスタ6を覆うように形成する。一方、撮像画素部2におけるレジストR2は、半導体層20におけるフローティングディフュージョンFDの上面および転送ゲートTG2におけるフローティングディフュージョンFD側の上面の一部を覆うように形成する。
ここで、より具体的に画素PCの面上におけるレジストR2の形成位置について再び図11を参照しながら説明する。図11に示すように、レジストR2は、フローティングディフュージョンFDの上面、転送ゲートTG1,TG2におけるフローティングディフュージョンFD側の上面の一部、およびゲートG1〜G3の上面を覆うように形成される。
図6(b)の説明に戻って、レジストR2における転送ゲートTG2側の端部は、第2サイドウォール形成膜27における転送ゲートTG2側の端部に接しておらず、当該端部から所定の距離dだけ離れている。なお、図示していないが、レジストR2における転送ゲートTG1側の端部も同様に第2サイドウォール形成膜27における転送ゲートTG1側の端部から所定の距離dだけ離れている。ここで距離dは露光機の精度に依存して定められる距離であり、例えば、50〜100nmとすることが好ましい。
これにより、画素PCは、第2サイドウォール形成膜27を除去する際に、転送ゲートTG1,TG2に乗り上がっている第2サイドウォール形成膜27を確実に除去することができる。したがって、画素PCは、転送ゲートTG1,TG2の上面に残留した第2サイドウォール形成膜27の剥がれによるダストの発生を防止することができる。
図6(c)に示すように、かかるレジストR2をマスクとして、DHF(希フッ酸)またはBHF(バッファードフッ酸)を用いたウェットエッチングにより、マスクに覆われていない第2サイドウォール形成膜27を除去する。画素PCは、第2サイドウォール形成膜27の除去をウェットエッチングによって行うため、ドライエッチングで第2サイドウォール形成膜27を除去する場合に比べて、第1サイドウォール形成膜26の膜厚のばらつきを抑制することができる。また、第1サイドウォール形成膜26は、反射防止膜9を構成する一つの膜である。このため、画素PCは、ウェットエッチングによって第2サイドウォール形成膜27を除去することで、ドライエッチングに比べて、第1サイドウォール形成膜26の膜表面の荒れが抑えられ、反射防止機能を向上させることができる。
続いて、図7(a)に示すように、撮像画素部2および周辺回路部4における半導体層20の上面に、例えば、CVD法によって膜厚が5〜30nmのSiNからなる第1シリサイドブロック膜28を形成する。その後、第1シリサイドブロック膜28の上面に、例えば、プラズマTEOS法によって膜厚が20〜50nmのSiO2からなる第2シリサイドブロック膜30を形成する。
そして、撮像画素部2における第2シリサイドブロック膜30の上面にのみレジストR3を形成する。その後、図7(b)に示すように、かかるレジストR3をマスクとして、ウェットエッチングにより、周辺回路部4における半導体層20の上面に形成されたゲート酸化膜24、第1シリサイドブロック膜28、および第2シリサイドブロック膜30を除去する。また、かかるウェットエッチングにより、サイドウォール3を含むゲート50の表面に形成された第1シリサイドブロック膜28および第2シリサイドブロック膜30も除去される。このとき、ゲート50の上面に形成された熱酸化膜25も一緒に除去される。これにより、周辺回路部4における半導体層20の表面およびゲート50の上面が露出する。
続いて、図7(c)に示すように、撮像画素部2における第2シリサイドブロック膜30をウェットエッチングによって取り除いた後、第1シリサイドブロック膜28の上面および周辺回路部4における半導体層20の上面に、スパッタリングによって、金属膜31を形成する。金属膜31としては、例えば、Ni(ニッケル)膜、Ti(チタン)膜、Co(コバルト)膜、W(タングステン)膜、およびPt(白金)膜などが挙げられる。
そして、図8(a)に示すように、アニール処理を行うことで、周辺回路部4において、金属膜31と露出した半導体層20の表面のシリコンおよびゲート50の上面のシリコンとを反応させて、シリサイド層60,61,62を形成する。シリサイド層60,61,62としては、例えば、NiSi(ニッケルシリサイド)、TiSi2(チタンシリサイド)、CoSi2(コバルトシリサイド)、WSi2(タングステンシリサイド)、およびPtSi(白金シリサイド)などが挙げられる。
そして、周辺回路部4においてシリサイド化したあと、ウェットエッチングによって、撮像画素部2および周辺回路部4における未反応の金属膜31を除去する。
次に、図8(b)に示すように、撮像画素部2および周辺回路部4における半導体層20の上面に、例えば、CVDを用いて膜厚が20〜50nmのSiNからなるコンタクトホール形成用のエッチングストッパ膜29を形成する。
その後、図8(c)に示すように、エッチングストッパ膜29の上面に、例えば、CVDを用いてSiO2からなる層間絶縁膜32を形成する。そして、例えば、CMP(Chemical Mechanical Polishing)を用いて層間絶縁膜32の表面を平坦化する。
次に、撮像画素部2における層間絶縁膜32の上面に、コンタクトホールを形成するための図示しない所定形状のレジストを形成する。かかるレジストをマスクとして、撮像画素部2における転送ゲートTG2上の第1シリサイドブロック膜28、エッチングストッパ膜29、および層間絶縁膜32をエッチングして、コンタクトホール7を形成する。また、同様にして、周辺回路部4におけるゲート50上のエッチングストッパ膜29および層間絶縁膜32をエッチングして、コンタクトホール7を形成する。
そして、コンタクトホール7の内部表面に絶縁膜81を形成し、かかるコンタクトホール7の内部に導電膜80を埋め込んで、コンタクトプラグ8を形成する。その後、層間絶縁膜32の上面に図示しない多層配線層を形成する。
こうして、撮像画素部2では、半導体層20上のフォトダイオードPD1,PD2に対応した領域に、第1サイドウォール形成膜26、第1シリサイドブロック膜28、およびエッチングストッパ膜29により3層構造の反射防止膜9が形成される。
反射防止膜9の膜厚は、第1サイドウォール形成膜26、第1シリサイドブロック膜28、およびエッチングストッパ膜29の3つの膜厚の合計で決定される。この実施形態では、第1サイドウォール形成膜26の膜厚がエッチングによってばらつくことがないので、反射防止膜9の膜厚調整を容易に行うことができる。
次に、図9および図10を参照して図3に示す画素PCのB−B´線およびC−C´線による断面部分の製造工程について説明する。ここでは、撮像画素部2における半導体層20の上面に第2サイドウォール形成膜27が形成された状態から説明する。なお、かかる断面に示す構成要素のうち、図3に示す画素PCのA−A´線による断面に示す構成要素と同じ構成要素については、同一の符号を付している。
図9(a)および図10(a)に示すように、第2サイドウォール形成膜27の上面に、所定形状のレジストR1を形成する。具体的には、図9(a)に示すレジストR1は、半導体層20におけるフォトダイオードPD2の上面および増幅トランジスタAMPのゲートG2におけるフォトダイオードPD2側の上面の一部を覆うように形成される。また、図10(b)に示すレジストパターンR1は、半導体層20におけるフォトダイオードPD2の上面および半導体層20におけるフォトダイオードPD2に隣接する素子分離領域STIの上面を覆うように形成される。
図9(a)に示すように(図11も参照)、レジストR1におけるゲートG1〜G3側の端部は、ゲートG1〜G3上に乗り上がっている。具体的には、レジストR1におけるゲートG1〜G3側の端部は、ゲートG1〜G3の上面におけるフォトダイオードPD2側の端から、例えば、50nm乗り上がる。
そして、かかるレジストR1をマスクとして、ドライエッチングにより、マスクに覆われていない第1サイドウォール形成膜26および第2サイドウォール形成膜27をエッチバックする。
その後、画素PCのB−B´線による断面においては、図9(b)に示すように、ゲートG2の上面およびゲートG2に乗り上げた第2サイドウォール形成膜27の上面を覆うレジストR2を形成する。具体的には、図9(b)に示すように(図11も参照)、レジストR2におけるフォトダイオードPD2側の端部は、半導体層20内に設けられたフォトダイオードPD2に隣接する素子分離領域STI上に位置する。また、レジストR2におけるフォトダイオードPD2側の端部とは反対側の端部も、半導体層20内に設けられた素子分離領域STI上に位置する。
一方、画素PCのC−C´線による断面においては、図10(b)に示すように、フォトダイオードPD2に隣接する素子分離領域STI上に位置する第2サイドウォール形成膜27の上面を覆うようにレジストR2を形成する。具体的には、図10(b)に示すように(図11も参照)、レジストR2におけるフォトダイオードPD2側の端部は、半導体層20内に設けられたフォトダイオードPD2に隣接する素子分離領域STI上に位置する。また、レジストR2におけるフォトダイオードPD2側の端部とは反対側の端部も、半導体層20内に設けられた素子分離領域STI上に位置する。
上述のように、レジストR2におけるフォトダイオードPD2側の端部は、フォトダイオードPD2と素子分離層STIとの境界を超えない位置に設定される。それにより、半導体層20におけるフォトダイオードPD2と素子分離領域STIとの境界の上に、第2サイドウォール形成膜27が残ることがない。
そして、かかるレジストR2をマスクとして、ウェットエッチングにより、マスクに覆われていない第2サイドウォール形成膜27を除去する。図9(c)および図10(c)に示すように、レジストR2に覆われていないフォトダイオードPD2上に位置する第2サイドウォール形成膜27は除去され、レジストR2に覆われた素子分離領域STI上に位置する第2サイドウォール形成膜27は残る。また、素子分離領域STI上に位置する第2サイドウォール形成膜27の端部は、ウェット液の浸み込みにより、その端部の一部が除去される。
このように、画素PCは、素子分離領域STIに位置する第2サイドウォール形成膜27の端部がウェット液を吸収する役目を果たす。これにより、画素PCは、ウェットエッチングによって第1サイドウォール形成膜26表面への負荷を軽減することができる。また、画素PCは、半導体層20における素子分離領域STIの上面が常に第1サイドウォール形成膜26に覆われている。したがって、画素PCは、半導体層20における素子分離領域STIの上面が第1サイドウォール形成膜26によって半導体層20表面へのエッチングが阻止される。このため、画素PCは、第2サイドウォール形成膜27をウェットエッチングで除去する際に素子分離領域STIが削れることはない。
上述したように、実施形態に係る固体撮像装置1は、LDD型トランジスタ6のゲート50の両側面にはサイドウォール3が形成されているが、転送ゲートTG1,TG2におけるフォトダイオードPD1,PD2側の側面にはサイドウォール3が形成されていない。これは、第1、第2サイドウォール形成膜26,27を撮像画素部2および周辺回路部4における半導体層20の上面に形成した後、半導体層20におけるフォトダイオードPD1,PD2の上面を覆うレジストをマスクとしてエッチバックを行っているからである。
具体的には、エッチバックの際には、半導体層20におけるフォトダイオードPD1,PD2の上面、転送ゲートTG1,TG2におけるフォトダイオードPD1,PD2側の側面、および転送ゲートTG1,TG2の上面の一部を覆うレジストR1をマスクとして使用する。
これにより、エッチバックによって、転送ゲートTG1,TG2におけるフローティングディフュージョンFD側の側面にはサイドウォール3が形成されるが、フォトダイオードPD1,PD2側の側面にはサイドウォール3が形成されない。つまり、かかる側面にサイドウォール3が形成されないということは、エッチバックによって半導体層20におけるフォトダイオードPD1,PD2の上面がダメージを受けることがないということである。
また、第1サイドウォール形成膜26の上面に形成された第2サイドウォール形成膜27は、ウェットエッチングによって除去される。したがって、半導体層20におけるフォトダイオードPD1,PD2の上面は第1サイドウォール形成膜26によって半導体層20表面へのエッチングが阻止される。このため、画素PCは、半導体層20におけるフォトダイオードPD1,PD2の上面がダメージを受けることがないので、暗電流の発生を低減することができる。
また、画素PCは、ウェットエッチングで第2サイドウォール形成膜27を除去しているので、ドライエッチングで第2サイドウォール形成膜27を除去する場合に比べて、第1サイドウォール形成膜26の膜厚のばらつきを抑制することができる。また、第1サイドウォール形成膜26は、反射防止膜9を構成する一つの膜である。このため、画素PCは、ウェットエッチングによって第2サイドウォール形成膜27が除去されることで、ドライエッチングに比べて、第1サイドウォール形成膜26の膜表面の荒れが抑えられ、反射防止機能を向上させることができる。
なお、実施形態に係る撮像画素部の構成は、図4に示す構成に限定されるものでない。次に図12を参照して、実施形態の変形例に係る撮像画素部について説明する。図12は、実施形態の変形例に係る撮像画素部2aを示す説明図である。なお、図12では、図12の中央に表示された点線に対して右側を撮像画素部2aとし、この点線に対して左側を周辺回路部4として図示している。また、以下の説明では、図12に示す撮像画素部2aおよび周辺回路部4の構成要素のうち、図4に示す構成要素と同一の構成要素については、図4に示す符号と同じ符号を付すことにより、その説明を省略する。
図12に示すように、撮像画素部2aは、転送ゲートTG2におけるフォトダイオードPD2側の側面に第2サイドウォール形成膜27を備える。具体的には、第2サイドウォール形成膜27は、一方の端部が転送ゲートTG2におけるフォトダイオードPD2側の上面の一部に乗り上げており、他方の端部が半導体層20におけるフォトダイオードPD2上に位置している。
かかる第2サイドウォール形成膜27は、ウェットエッチングによって半導体層20におけるフォトダイオードPD2上の第2サイドウォール形成膜27を除去する際にウェット液を吸収させるために残した部位である。これにより、撮像画素部2aは、第2サイドウォール形成膜27の残存部位によって、ウェット液による第1サイドウォール形成膜26表面への負荷を軽減することができる。なお、図示していないが、第2サイドウォール形成膜27は、転送ゲートTG1におけるフォトダイオードPD1側の側面にも同様に形成される。
図13および図14を参照して、撮像画素部2aの製造工程について説明する。図13は、実施形態の変形例に係る撮像画素部2aの断面部分の製造工程を説明する図である。図14は、実施形態の変形例に係る画素PCaの受光面側の面上におけるレジストを示す模式的な平面図である。ここでは、レジストR1をマスクとして、ドライエッチングによって転送ゲートTG2におけるフローティングディフュージョンFD側の側面にサイドウォール3が形成された状態から説明する。
図13(a)に示すように、半導体層20におけるフォトダイオードPD2の上面および転送ゲートTG2におけるフォトダイオードPD2側の上面の一部を覆うように形成されたレジストR1を除去する。
次に、図13(b)に示すように、転送ゲートTG2の上面および転送ゲートTG2に乗り上げた第2サイドウォール形成膜27の上面を覆うレジストR2aを形成する。具体的には、図13(b)および図14に示すように、レジストR2aにおけるフォトダイオードPD1,PD2側の端部は、半導体層20におけるフォトダイオードPD1,PD2上に位置する。
そして、かかるレジストR2aをマスクとして、ウェットエッチングにより、マスクに覆われていない第2サイドウォール形成膜27を除去する。図13(c)に示すように、レジストR2aに覆われていないフォトダイオードPD1,PD2上に位置する第2サイドウォール形成膜27は除去され、レジストR2aに覆われたフォトダイオードPD1,PD2上に位置する第2サイドウォール形成膜27は残る。また、フォトダイオードPD1,PD2上に位置する第2サイドウォール形成膜27の端部は、ウェット液の浸み込みにより、その端部の一部が除去される。
このように、フォトダイオードPD1,PD2上に位置する第2サイドウォール形成膜27の端部がウェット液を吸収する役目を果たす。これにより、撮像画素部2aは、第2サイドウォール形成膜27の残存部位によって、ウェット液による第1サイドウォール形成膜26表面への負荷を軽減することができる。
また、かかる実施形態においても、撮像画素部2aは、半導体層20におけるフォトダイオードPD1,PD2の上面がエッチバックによってダメージを受けることがないので、暗電流の発生を低減することができる。
次に、図15を参照して、実施形態の他の変形例に係る撮像画素部について説明する。図15は、実施形態の他の変形例に係る撮像画素部2bを示す説明図である。なお、図15では、図15の中央に表示された点線に対して右側を撮像画素部2bとし、この点線に対して左側を周辺回路部4として図示している。また、以下の説明では、図15に示す撮像画素部2bおよび周辺回路部4の構成要素のうち、図4に示す構成要素と同一の構成要素については、図4に示す符号と同じ符号を付すことにより、その説明を省略する。
図15に示すように、撮像画素部2bは、転送ゲートTG2の上面および両側面が、第1サイドウォール形成膜26と第1シリサイドブロック膜28とエッチングストッパ膜29との3層の積層膜で覆われている。具体的には、撮像画素部2bは、転送トランジスタTRS2における転送ゲートTG2の両側面にエッチバックによって作られるサイドウォールが設けられていない。なお、図示していないが、撮像画素部2bは、転送トランジスタTRS1における転送ゲートTG1の両側面にもサイドウォールが同様に設けられていない。
撮像画素部2bは、前述した撮像画素部2と異なり、転送ゲートTG2におけるフローティングディフュージョンFD側にサイドウォールが設けられていない。これは、第1、第2サイドウォール形成膜26,27を形成したあと、ゲートG1〜G3の領域を除く撮像画素部2の全面を覆うレジストをマスクとしてエッチバックを行っているからである。
これにより、エッチバックによって転送ゲートTG1,TG2におけるフローティングディフュージョンFD側の側面にはサイドウォールが形成されない。つまり、かかる側面にサイドウォールが形成されないということは、エッチバックによって半導体層20におけるフローティングディフュージョンFD1,FD2の上面がダメージを受けることがないということである。
これは、半導体層20におけるフローティングディフュージョンFDの上面に形成された第1サイドウォール形成膜26によって半導体層20表面へのエッチングが阻止されるからである。したがって、画素PCbは、フローティングディフュージョンFDの上面がダメージを受けることがないので、暗電流の発生を低減することができる。
なお、半導体層20内のフローティングディフュージョンFDは、周辺回路部4におけるLDD型トランジスタ6のゲート50の両側壁にサイドウォール3を形成したあと、第1、第2サイドウォール形成膜26,27越し、もしくは第2サイドウォール形成膜27を除去した後第1サイドウォール形成膜26越しにイオン注入することで形成される。また、かかるフローティングディフュージョンFDは、周辺回路部4におけるLDD型トランジスタ6のゲート50の両側壁にサイドウォール3を形成する前に形成してもよい。
また、第2サイドウォール形成膜27は、ウェットエッチングによって除去されるが、その際、撮像画素部2bにおいてはゲートG1〜G3の領域のみを覆うレジストがマスクとして用いられる。
また、かかる実施形態においても、撮像画素部2bは、半導体層20におけるフォトダイオードPD1,PD2の上面がエッチバックによってダメージを受けることがないので、暗電流の発生を低減することができる。
なお、上述の実施形態では、Si層21をP型としているが、撮像画素部2,2a,2bのSi層21をN型とし、当該層21にP型の不純物を注入して画素を分離することでもN型のSi領域22を作成できる。また、Si層21をN型とした場合は、周辺回路部4において、ソース・ドレイン領域41,42およびLDD領域40a,40bはP型の不純物により形成するようにしてもよい。また、周辺回路部4においては、Si層21がP型あるいはN型にかかわらず、P型トランジスタおよびN型トランジスタの両方が形成される。
また、上述の実施形態では、素子分離領域としてSTI(Shallow Trench Isolation)を用いたが、LOCOS(Local Oxidation Of Silicon)またはイオンインプラを用いて素子分離領域を形成してもよい。
また、上述の実施形態では、2画素1セル構造の画素PC,PCa,PCbを例にとって説明したが、1画素1セル構造または4画素1セル構造などのその他の構造の画素であっても同様である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 固体撮像装置、 10 半導体基板、 11 垂直走査回路、 12 負荷回路、 13 カラムADC回路、 14 水平走査回路、 15 基準電圧発生回路、 16 タイミング制御回路、 2,2a,2b 撮像画素部、 20 半導体層、 21 P型のSi層、 22 N型のSi領域、 23 暗電流抑制領域、 24 ゲート酸化膜、 25 熱酸化膜、 26 第1サイドウォール形成膜、 27 第2サイドウォール形成膜、 28 第1シリサイドブロック膜、 29 エッチングストッパ膜、 3 サイドウォール、 30 第2シリサイドブロック膜、 31 金属膜、 4 周辺回路部、 40a,40b LDD領域、 41 ソース領域、 42 ドレイン領域、 50 ゲート、 6 LDD型トランジスタ、 60,61,62 シリサイド層、 7 コンタクトホール、 8 コンタクトプラグ、 80 導電膜、 81 絶縁膜、 9 反射防止膜、 PC,PCa,PCb 画素、 CD 垂直方向、 RD 水平方向、 Hlin 水平制御線、 Vlin 垂直信号線、 Vdd 電源電圧線、 Vsig 出力信号線、 Vss 接地電圧線、 T 電流源、 PD1,PD2 フォトダイオード、 FD,FD1 フローティングディフュージョン、 TRS1,TRS2 転送トランジスタ、 TG1,TG2 転送ゲート、 RST リセットトランジスタ、 AMP 増幅トランジスタ、 ADR アドレストランジスタ、 G1,G2,G3 ゲート、 STI 素子分離領域、 R1,R2,R3,R2a レジスト

Claims (5)

  1. フォトダイオードとフローティングディフュージョンとが設けられた半導体層と、
    前記半導体層の表面にゲート酸化膜を介して設けられ、前記フォトダイオードの電荷を前記フローティングディフュージョンへ転送する画素トランジスタのゲートと、
    前記半導体層の表面に前記ゲート酸化膜を介して設けられた周辺回路トランジスタのゲートと、
    前記ゲート酸化膜を介して前記半導体層における前記フォトダイオードの上面に設けられた窒化シリコン膜と、
    前記画素トランジスタのゲートの両側面および前記周辺回路トランジスタのゲートの両側面のうち、前記画素トランジスタのゲートにおける前記フォトダイオード側の側面を除く少なくとも一つの側面に設けられたサイドウォールと
    を備えることを特徴とする固体撮像装置。
  2. 前記サイドウォールは、
    前記画素トランジスタおよび前記周辺回路トランジスタのゲートの側面に設けられた窒化シリコン膜と、
    前記窒化シリコン膜の外側に設けられた酸化シリコン膜からなるスペーサとを有する
    ことを特徴とする請求項1に記載の固体撮像装置。
  3. 前記フォトダイオードの上面に設けられた窒化シリコン膜は、
    前記画素トランジスタのゲートにおける前記フォトダイオード側の側面から上面の一部まで延在する
    ことを特徴とする請求項1または2に記載の固体撮像装置。
  4. 前記ゲート酸化膜を介して前記半導体層における前記フローティングディフュージョンの上面に設けられた窒化シリコン膜
    を備えることを特徴とする請求項1ないし3のいずれか一つに記載の固体撮像装置。
  5. 半導体層上にゲート酸化膜、画素トランジスタのゲート、および周辺回路トランジスタのゲートを形成する工程と、
    前記半導体層内にフォトダイオードおよびフローティングディフュージョンを形成する工程と、
    前記画素トランジスタのゲートと前記周辺回路トランジスタのゲートとを含む半導体層の上面に、窒化シリコン膜と酸化シリコン膜とを順次形成する工程と、
    少なくとも前記フォトダイオードの形成領域上の前記酸化シリコン膜を選択的に覆う第1レジストを形成する工程と、
    前記第1レジストをマスクに前記窒化シリコン膜および前記酸化シリコン膜をエッチバックしてサイドウォールを形成する工程と、
    前記半導体層における前記第1レジストの形成領域以外の領域を選択的に覆う第2レジストを形成する工程と、
    前記第2レジストをマスクに前記第1レジストの形成領域に残存する前記酸化シリコン膜をウェットエッチングにより除去する工程と
    を含むことを特徴とする固体撮像装置の製造方法。
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