JPH11274454A - 固体撮像装置及びその形成方法 - Google Patents
固体撮像装置及びその形成方法Info
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- JPH11274454A JPH11274454A JP10070537A JP7053798A JPH11274454A JP H11274454 A JPH11274454 A JP H11274454A JP 10070537 A JP10070537 A JP 10070537A JP 7053798 A JP7053798 A JP 7053798A JP H11274454 A JPH11274454 A JP H11274454A
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- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Abstract
(57)【要約】
【課題】 ホトダイオードと転送スイッチ間のバイパス
領域の濃度と幅を精度よく形成し、ダイナミックレンジ
を広げることを課題とする。 【解決手段】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域内に第２導電型
の第２の領域と、該第２の領域と主表面との間にある第
１導電型の第３の領域とからなる光電変換部と、該第
１の領域内にあって第２導電型を有する第４の領域と、
該光電変換部に蓄積された信号電荷を該第４の領域に
転送するための該第１の領域と、該第１の領域上の絶縁
膜と、該絶縁膜上の制御電極とからなる電荷転送部と、
を少なくとも有する固体撮像装置において、前記光電変
換部と前記電荷転送部は第２導電型を有する第５の領域
を介して接続されていることを特徴とする。
領域の濃度と幅を精度よく形成し、ダイナミックレンジ
を広げることを課題とする。 【解決手段】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域内に第２導電型
の第２の領域と、該第２の領域と主表面との間にある第
１導電型の第３の領域とからなる光電変換部と、該第
１の領域内にあって第２導電型を有する第４の領域と、
該光電変換部に蓄積された信号電荷を該第４の領域に
転送するための該第１の領域と、該第１の領域上の絶縁
膜と、該絶縁膜上の制御電極とからなる電荷転送部と、
を少なくとも有する固体撮像装置において、前記光電変
換部と前記電荷転送部は第２導電型を有する第５の領域
を介して接続されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は固体撮像装置及びそ
の形成方法に関し、詳しくは画素毎に信号増幅部を有す
る固体撮像装置及びその形成方法に関する。
の形成方法に関し、詳しくは画素毎に信号増幅部を有す
る固体撮像装置及びその形成方法に関する。
【０００２】
【従来の技術】固体撮像装置の代表的なものには、ホト
ダイオードおよびＣＣＤシフトレジスタからなるＣＣＤ
センサと、ホトダイオードおよびＭＯＳトランジスタか
らなるＡＰＳ（Active Pixel Sensor）等のＣＭＯＳセ
ンサと呼ばれるものがある。
ダイオードおよびＣＣＤシフトレジスタからなるＣＣＤ
センサと、ホトダイオードおよびＭＯＳトランジスタか
らなるＡＰＳ（Active Pixel Sensor）等のＣＭＯＳセ
ンサと呼ばれるものがある。
【０００３】ＡＰＳは、１画素毎にホトダイオード、Ｍ
ＯＳスイッチ、ホトダイオードからの信号を増幅するた
めの増幅回路などを含み、「ＸＹアドレッシング」や
「センサと信号処理回路の１チップ化」などが可能とい
った多くのメリットを有している。しかし、その一方で
１画素内の素子数が多いことから、画素開口率の小さい
ことや、光学系の大きさを決定するチップサイズの縮小
化が困難であり、市場の大部分をＣＣＤが占めている。
ＯＳスイッチ、ホトダイオードからの信号を増幅するた
めの増幅回路などを含み、「ＸＹアドレッシング」や
「センサと信号処理回路の１チップ化」などが可能とい
った多くのメリットを有している。しかし、その一方で
１画素内の素子数が多いことから、画素開口率の小さい
ことや、光学系の大きさを決定するチップサイズの縮小
化が困難であり、市場の大部分をＣＣＤが占めている。
【０００４】近年は、ＭＯＳトランジスタの微細化技術
の向上と「センサと信号処理回路の１チップ化」や「低
消費電力化」などの要求の高まりから、注目を集めてい
る。
の向上と「センサと信号処理回路の１チップ化」や「低
消費電力化」などの要求の高まりから、注目を集めてい
る。
【０００５】図１１に従来のＡＰＳの画素部およびそれ
を用いた固体撮像装置の等価回路図を示す。これらは、
Eric R.Fossum 氏らによって１９９５年ＩＥＥＥのWork
Shopで報告されている。従来技術の構成を以下簡単に
説明する。
を用いた固体撮像装置の等価回路図を示す。これらは、
Eric R.Fossum 氏らによって１９９５年ＩＥＥＥのWork
Shopで報告されている。従来技術の構成を以下簡単に
説明する。
【０００６】光電変換部は、ＣＣＤ等で用いられている
埋め込み型のホトダイオードである。埋め込み型のホト
ダイオードは、表面に濃いｐ層を設けることで、ＳｉＯ
2 面で発生する暗電流を抑制し、また、蓄積部のｎ層と
表面のｐ層との間にも接合容量を設けることができ、ホ
トダイオードの飽和電荷量を増やすことができる。
埋め込み型のホトダイオードである。埋め込み型のホト
ダイオードは、表面に濃いｐ層を設けることで、ＳｉＯ
2 面で発生する暗電流を抑制し、また、蓄積部のｎ層と
表面のｐ層との間にも接合容量を設けることができ、ホ
トダイオードの飽和電荷量を増やすことができる。
【０００７】光電変換部ＰＰＤで蓄積した光信号電荷Ｑ
sig をＭＯＳトランジスタからなる転送部ＴＸを介し、
浮遊拡散領域（Floating Diffusion Area）に読み出
す。
sig をＭＯＳトランジスタからなる転送部ＴＸを介し、
浮遊拡散領域（Floating Diffusion Area）に読み出
す。
【０００８】この浮遊拡散領域の容量ＣFDにより、信号
電荷Ｑsig ／ＣFDに電圧変換し、ソースフォロワ回路を
通して信号を読み出す。
電荷Ｑsig ／ＣFDに電圧変換し、ソースフォロワ回路を
通して信号を読み出す。
【０００９】
【発明が解決しようとする課題】しかしながら従来技術
においては、電荷蓄積部であるｎ層が表面から離れた部
分にあるため、ここから電荷を浮遊拡散領域に読み出す
ためには、転送部に用いているＭＯＳトランジスタ（転
送ＭＯＳトランジスタ）の制御電極には、通常のＭＯＳ
トランジスタに比べ高い電圧を印加する必要があった。
においては、電荷蓄積部であるｎ層が表面から離れた部
分にあるため、ここから電荷を浮遊拡散領域に読み出す
ためには、転送部に用いているＭＯＳトランジスタ（転
送ＭＯＳトランジスタ）の制御電極には、通常のＭＯＳ
トランジスタに比べ高い電圧を印加する必要があった。
【００１０】図３は、通常のＭＯＳトランジスタと転送
ＭＯＳトランジスタのチャネル部のポテンシャルを表し
た図である。図によれば、図上左側から光線が入射さ
れ、右側に透明なＳｉＯ２，ＳｉＮ等の透明絶縁膜と、
ホトダイオードの濃いｐ層と、ｎ層とが順次積層されて
いる。そのとき、印加時のポテンシャルで示すレベル変
化曲線を表す。
ＭＯＳトランジスタのチャネル部のポテンシャルを表し
た図である。図によれば、図上左側から光線が入射さ
れ、右側に透明なＳｉＯ２，ＳｉＮ等の透明絶縁膜と、
ホトダイオードの濃いｐ層と、ｎ層とが順次積層されて
いる。そのとき、印加時のポテンシャルで示すレベル変
化曲線を表す。
【００１１】即ち、図３のポテンシャル図に示す通り、
ｎ層が表面から離れた部分にあるため、ポテンシャルを
より大きく曲げる必要があるためである。
ｎ層が表面から離れた部分にあるため、ポテンシャルを
より大きく曲げる必要があるためである。
【００１２】通常のＭＯＳトランジスタの閾値電圧Ｖth
が、以下の式で与えられる。
が、以下の式で与えられる。
【００１３】
【数１】 ここで、φFは、フェルミポテンシャル、 Ｖｓは、
基板バイアス εSiは、Ｓｉの誘電率 ｑは、電子の電
荷量 Ｎsubは、基板の不純物濃度 ＶFBは、フラット
バンド電圧 ＣOXは、浮遊拡散領域の寄生容量、である。これに対
し、埋め込みホトダイオードからの転送ＭＯＳトランジ
スタの閾値電圧Ｖthは、以下の式で与えられる。Ｘj は
ホトダイオード部の表面のｐ層の接合深さである。
基板バイアス εSiは、Ｓｉの誘電率 ｑは、電子の電
荷量 Ｎsubは、基板の不純物濃度 ＶFBは、フラット
バンド電圧 ＣOXは、浮遊拡散領域の寄生容量、である。これに対
し、埋め込みホトダイオードからの転送ＭＯＳトランジ
スタの閾値電圧Ｖthは、以下の式で与えられる。Ｘj は
ホトダイオード部の表面のｐ層の接合深さである。
【００１４】
【数２】 両者の差は、基板濃度が高いほど顕著になるため、素子
の微細化に伴い基板濃度が高くなるほど、電荷読み出し
が困難になる。
の微細化に伴い基板濃度が高くなるほど、電荷読み出し
が困難になる。
【００１５】具体的には、酸化膜厚が１５ｎｍ、ｐ型ウ
ェル濃度を８×１０16ｃｍ-3において、通常のＭＯＳト
ランジスタの閾値電圧が約０．７ｖｏｌｔであるのに対
し、埋め込まれたソースの閾値電圧は、５．０ｖｏｌｔ
にも達してしまう。従来技術においては、閾値電圧の上
昇に伴い、ホトダイオードから殆ど全部の電荷を読み出
すことはできない。この結果、ホトダイオードに電荷の
読み残しが生じ、残像やノイズとなって画像が著しく劣
化させるという問題があった。
ェル濃度を８×１０16ｃｍ-3において、通常のＭＯＳト
ランジスタの閾値電圧が約０．７ｖｏｌｔであるのに対
し、埋め込まれたソースの閾値電圧は、５．０ｖｏｌｔ
にも達してしまう。従来技術においては、閾値電圧の上
昇に伴い、ホトダイオードから殆ど全部の電荷を読み出
すことはできない。この結果、ホトダイオードに電荷の
読み残しが生じ、残像やノイズとなって画像が著しく劣
化させるという問題があった。
【００１６】本発明者らはこの問題点を解決するため、
図１に示す通り、ホトダイオードと転送ＭＯＳトランジ
スタの間に電荷蓄積層と同じ導電型の領域を設けた。例
えば、ｐ型のウェル中にｎ型の電荷蓄積部と電荷蓄積部
の表面部に濃いｐ型表面層からなるホトダイオードの場
合は、ｎ型の不純物領域を設けるのである。以下この領
域をバイパス領域と称する。この結果、電荷蓄積部の電
子はポテンシャルの低いバイパス領域を介し転送ＭＯＳ
トランジスタの表面を通り浮遊拡散に達するため、従来
技術よりも、転送ＭＯＳトランジスタの閾値電圧を小さ
くできる。
図１に示す通り、ホトダイオードと転送ＭＯＳトランジ
スタの間に電荷蓄積層と同じ導電型の領域を設けた。例
えば、ｐ型のウェル中にｎ型の電荷蓄積部と電荷蓄積部
の表面部に濃いｐ型表面層からなるホトダイオードの場
合は、ｎ型の不純物領域を設けるのである。以下この領
域をバイパス領域と称する。この結果、電荷蓄積部の電
子はポテンシャルの低いバイパス領域を介し転送ＭＯＳ
トランジスタの表面を通り浮遊拡散に達するため、従来
技術よりも、転送ＭＯＳトランジスタの閾値電圧を小さ
くできる。
【００１７】しかしながら、バイパス領域という概念
は、既にＣＣＤシフトレジスタを用いた撮像デバイスに
おいて、実施されており、図１２（ｂ）に示すように、
１９８９年のテレビジョン学会技術報告Ｖｏｌ．１３，
Ｎｏ．１１により報告されている。バイパス領域は、マ
スクにより表面の濃いｐ層をズラして作製していること
が、図１２（ａ）に示すようにレジストを設けて表面の
濃いｐ層を形成することで説明されている。
は、既にＣＣＤシフトレジスタを用いた撮像デバイスに
おいて、実施されており、図１２（ｂ）に示すように、
１９８９年のテレビジョン学会技術報告Ｖｏｌ．１３，
Ｎｏ．１１により報告されている。バイパス領域は、マ
スクにより表面の濃いｐ層をズラして作製していること
が、図１２（ａ）に示すようにレジストを設けて表面の
濃いｐ層を形成することで説明されている。
【００１８】バイパス領域は次の様な条件を満たさなけ
ればならない。 バイパス領域として機能させるため、ある程度以上の
濃度および幅が必要 空乏転送するため、全ての読み出し条件に対し、バイ
パス領域は空乏化する 即ち、バイパス領域の濃度と幅はにより下限、によ
り上限が決定する。画素の縮小化に伴い基板濃度が上昇
するとバイパス領域の濃度と幅の許容範囲は狭まってし
まう。
ればならない。 バイパス領域として機能させるため、ある程度以上の
濃度および幅が必要 空乏転送するため、全ての読み出し条件に対し、バイ
パス領域は空乏化する 即ち、バイパス領域の濃度と幅はにより下限、によ
り上限が決定する。画素の縮小化に伴い基板濃度が上昇
するとバイパス領域の濃度と幅の許容範囲は狭まってし
まう。
【００１９】また、ＣＣＤシフトレジスタを用いた場
合、構成上、次の様な制約がある。 転送ＭＯＳトランジスタのドレイン領域に当たる垂直
ＣＣＤシフトレジスタのチャネル領域であるｎ領域の濃
度が低いこと 転送ＭＯＳトランジスタのゲート電圧とドレイン領域
（垂直ＣＣＤシフトレジスタのチャネル領域）の電圧と
の差は、不純物濃度差から生じるヴィルトインポテンシ
ャル（Built in Potecial）程度と低い この結果から、ＣＣＤシフトレジスタを用いた撮像デバ
イスにおいては、転送ＭＯＳトランジスタのドレイン領
域からの電気力線は、何らホトダイオード側には影響を
及ぼさない。
合、構成上、次の様な制約がある。 転送ＭＯＳトランジスタのドレイン領域に当たる垂直
ＣＣＤシフトレジスタのチャネル領域であるｎ領域の濃
度が低いこと 転送ＭＯＳトランジスタのゲート電圧とドレイン領域
（垂直ＣＣＤシフトレジスタのチャネル領域）の電圧と
の差は、不純物濃度差から生じるヴィルトインポテンシ
ャル（Built in Potecial）程度と低い この結果から、ＣＣＤシフトレジスタを用いた撮像デバ
イスにおいては、転送ＭＯＳトランジスタのドレイン領
域からの電気力線は、何らホトダイオード側には影響を
及ぼさない。
【００２０】
【課題を解決しようとする手段】これに対し、本発明
は、その構成上、以下の様な特徴を持つ。 転送ＭＯＳトランジスタのドレイン領域は拡散浮遊領
域である濃いｎ型不純物領域からなる ドレイン電圧をゲート電圧とは独立に制御できる 本発明は、固体撮像装置において、一主表面を含む半
導体基板上にある第１導電型の第１の領域と、該第１の
領域内に第２導電型の第２の領域と、該第２の領域と主
表面との間にある第１導電型の第３の領域とからなる光
電変換部と、該第１の領域内にあって第２導電型を有
する第４の領域と、該光電変換部に蓄積された信号電
荷を該第４の領域に転送するための該第１の領域と、該
第１の領域上の絶縁膜と、該絶縁膜上の制御電極とから
なる電荷転送部と、を少なくとも有する固体撮像装置に
おいて、前記光電変換部と前記電荷転送部は第２導電型
を有する第５の領域を介して接続されていることを特徴
とする。
は、その構成上、以下の様な特徴を持つ。 転送ＭＯＳトランジスタのドレイン領域は拡散浮遊領
域である濃いｎ型不純物領域からなる ドレイン電圧をゲート電圧とは独立に制御できる 本発明は、固体撮像装置において、一主表面を含む半
導体基板上にある第１導電型の第１の領域と、該第１の
領域内に第２導電型の第２の領域と、該第２の領域と主
表面との間にある第１導電型の第３の領域とからなる光
電変換部と、該第１の領域内にあって第２導電型を有
する第４の領域と、該光電変換部に蓄積された信号電
荷を該第４の領域に転送するための該第１の領域と、該
第１の領域上の絶縁膜と、該絶縁膜上の制御電極とから
なる電荷転送部と、を少なくとも有する固体撮像装置に
おいて、前記光電変換部と前記電荷転送部は第２導電型
を有する第５の領域を介して接続されていることを特徴
とする。
【００２１】また、本発明による固体撮像装置は、一
主表面を含む半導体基板上にある第１導電型の第１の領
域と、該第１の領域内に第２導電型の第２の領域と、該
第２の領域と主表面との間にある第１導電型の第３の領
域とからなる光電変換部と、該第１の領域内にあって
第２導電型を有する第４の領域と、該光電変換部に蓄
積された信号電荷を該第４の領域に転送するための該第
１の領域と、該第１の領域上の絶縁膜と、該絶縁膜上の
制御電極とからなる電荷転送部と、を少なくとも有する
固体撮像装置において、前記第２の領域が前記電荷転送
部の制御電極をマスク材にして、第２導電型を有する不
純物をイオン注入する工程からなることを特徴とする。
主表面を含む半導体基板上にある第１導電型の第１の領
域と、該第１の領域内に第２導電型の第２の領域と、該
第２の領域と主表面との間にある第１導電型の第３の領
域とからなる光電変換部と、該第１の領域内にあって
第２導電型を有する第４の領域と、該光電変換部に蓄
積された信号電荷を該第４の領域に転送するための該第
１の領域と、該第１の領域上の絶縁膜と、該絶縁膜上の
制御電極とからなる電荷転送部と、を少なくとも有する
固体撮像装置において、前記第２の領域が前記電荷転送
部の制御電極をマスク材にして、第２導電型を有する不
純物をイオン注入する工程からなることを特徴とする。
【００２２】さらに、本発明は、一主表面を含む半導
体基板上にある第１導電型の第１の領域と、該第１の領
域内に第２導電型の第２の領域と、該第２の領域と主表
面との間にある第１導電型の第３の領域とからなる光電
変換部を形成し、該第１の領域内にあって第２導電型
を有する第４の領域を形成し、該光電変換部に蓄積さ
れた信号電荷を該第４の領域に転送するための該第１の
領域と、該第１の領域上の絶縁膜と、該絶縁膜上の制御
電極とからなる電荷転送部を形成した固体撮像装置の形
成方法において、前記光電変換部と前記電荷転送部との
間に第２導電型を有する第５の領域を形成することを特
徴とする。
体基板上にある第１導電型の第１の領域と、該第１の領
域内に第２導電型の第２の領域と、該第２の領域と主表
面との間にある第１導電型の第３の領域とからなる光電
変換部を形成し、該第１の領域内にあって第２導電型
を有する第４の領域を形成し、該光電変換部に蓄積さ
れた信号電荷を該第４の領域に転送するための該第１の
領域と、該第１の領域上の絶縁膜と、該絶縁膜上の制御
電極とからなる電荷転送部を形成した固体撮像装置の形
成方法において、前記光電変換部と前記電荷転送部との
間に第２導電型を有する第５の領域を形成することを特
徴とする。
【００２３】また、本発明は、一主表面を含む半導体基
板上にある第１導電型の第１の領域と、該第１の領域と
該第１の領域内に第２導電型の第２の領域と、該第２の
領域と主表面との間にある第１導電型の第３の領域とか
らなる光電変換部と、前記第１の領域内にあって第２導
電型を有する第４の領域と、前記光電変換部に蓄積され
た信号電荷を該第４の領域に転送するための該第１の領
域と、該第１の領域上の絶縁膜と、該絶縁膜上の制御電
極とからなる電荷転送部を有する固体撮像装置の形成方
法において、前記光電変換部と前記電荷転送部との間に
前記第２導電型を有する第５の領域を形成することを特
徴とする。
板上にある第１導電型の第１の領域と、該第１の領域と
該第１の領域内に第２導電型の第２の領域と、該第２の
領域と主表面との間にある第１導電型の第３の領域とか
らなる光電変換部と、前記第１の領域内にあって第２導
電型を有する第４の領域と、前記光電変換部に蓄積され
た信号電荷を該第４の領域に転送するための該第１の領
域と、該第１の領域上の絶縁膜と、該絶縁膜上の制御電
極とからなる電荷転送部を有する固体撮像装置の形成方
法において、前記光電変換部と前記電荷転送部との間に
前記第２導電型を有する第５の領域を形成することを特
徴とする。
【００２４】さらにまた、本発明は、一主表面を含む半
導体基板上にある第１導電型の第１の領域と、該第１の
領域と、該第１の領域内に第２導電型の第２の領域と、
前記第２の領域と主表面との間にある第１導電型の第３
の領域とからなる光電変換部と、前記第１の領域内にあ
って第２導電型を有する第４の領域と、前記光電変換部
に蓄積された信号電荷を前記第４の領域に転送するため
の該第１の領域と、該第１の領域上の絶縁膜と、該絶縁
膜上の制御電極とからなる電荷転送部を有する固体撮像
装置の形成方法において、前記第２の領域が前記電荷転
送部の制御電極をマスク材にして、前記第２導電型を有
する不純物をイオン注入する工程から形成されることを
特徴とする。
導体基板上にある第１導電型の第１の領域と、該第１の
領域と、該第１の領域内に第２導電型の第２の領域と、
前記第２の領域と主表面との間にある第１導電型の第３
の領域とからなる光電変換部と、前記第１の領域内にあ
って第２導電型を有する第４の領域と、前記光電変換部
に蓄積された信号電荷を前記第４の領域に転送するため
の該第１の領域と、該第１の領域上の絶縁膜と、該絶縁
膜上の制御電極とからなる電荷転送部を有する固体撮像
装置の形成方法において、前記第２の領域が前記電荷転
送部の制御電極をマスク材にして、前記第２導電型を有
する不純物をイオン注入する工程から形成されることを
特徴とする。
【００２５】またさらに、本発明は、一主表面を含む半
導体基板上にある第１導電型の第１の領域と、該第１の
領域と、該第１の領域内に第２導電型の第２の領域と、
前記第２の領域と主表面との間にある第１導電型の第３
の領域とからなる光電変換部と、前記第１の領域内にあ
って第２導電型を有する第４の領域と、前記光電変換部
に蓄積された信号電荷を前記第４の領域に転送するため
の該第１の領域と、該第１の領域上の絶縁膜と、該絶縁
膜上の制御電極とからなる電荷転送部を有し、前記光電
変換部と前記電荷転送部は前記第２導電型を有する第５
の領域を介して接続されている固体撮像装置の形成方法
において、前記第２の領域と前記第５の領域は、少なく
とも前記電荷転送部の制御電極をマスク材にして、前記
第２導電型を有する不純物を複数回イオン注入する工程
から形成されることを特徴とする。 または、一主表面
を含む半導体基板上にある第１導電型の第１の領域と、
該第１の領域と、該第１の領域内に第２導電型の第２の
領域と、前記第２の領域と主表面との間にある第１導電
型の第３の領域とからなる光電変換部と、前記第１の領
域内にあって第２導電型を有する第４の領域と、前記光
電変換部に蓄積された信号電荷を前記第４の領域に転送
するための前記第１の領域と、該第１の領域上の絶縁膜
と、該絶縁膜上の制御電極とからなる電荷転送部とを有
し、前記光電変換部と前記電荷転送部は前記第２導電型
を有する第５の領域を介して接続されている固体撮像装
置の形成方法において、前記第５の領域は、前記電荷転
送部の制御電極と、前記電荷転送部の制御電極の側面に
設けたマスク手段をマスク材にして、前記第１導電型を
有する不純物をイオン注入することによって前記第３の
領域を形成することによって形成されることを特徴とす
る。
導体基板上にある第１導電型の第１の領域と、該第１の
領域と、該第１の領域内に第２導電型の第２の領域と、
前記第２の領域と主表面との間にある第１導電型の第３
の領域とからなる光電変換部と、前記第１の領域内にあ
って第２導電型を有する第４の領域と、前記光電変換部
に蓄積された信号電荷を前記第４の領域に転送するため
の該第１の領域と、該第１の領域上の絶縁膜と、該絶縁
膜上の制御電極とからなる電荷転送部を有し、前記光電
変換部と前記電荷転送部は前記第２導電型を有する第５
の領域を介して接続されている固体撮像装置の形成方法
において、前記第２の領域と前記第５の領域は、少なく
とも前記電荷転送部の制御電極をマスク材にして、前記
第２導電型を有する不純物を複数回イオン注入する工程
から形成されることを特徴とする。 または、一主表面
を含む半導体基板上にある第１導電型の第１の領域と、
該第１の領域と、該第１の領域内に第２導電型の第２の
領域と、前記第２の領域と主表面との間にある第１導電
型の第３の領域とからなる光電変換部と、前記第１の領
域内にあって第２導電型を有する第４の領域と、前記光
電変換部に蓄積された信号電荷を前記第４の領域に転送
するための前記第１の領域と、該第１の領域上の絶縁膜
と、該絶縁膜上の制御電極とからなる電荷転送部とを有
し、前記光電変換部と前記電荷転送部は前記第２導電型
を有する第５の領域を介して接続されている固体撮像装
置の形成方法において、前記第５の領域は、前記電荷転
送部の制御電極と、前記電荷転送部の制御電極の側面に
設けたマスク手段をマスク材にして、前記第１導電型を
有する不純物をイオン注入することによって前記第３の
領域を形成することによって形成されることを特徴とす
る。
【００２６】この結果、本発明においては、ドレイン領
域からの電気力線はホトダイオード側に作用させること
が可能であり、この効果により、電荷蓄積層からの電子
の引き抜きを助ける効果がある。
域からの電気力線はホトダイオード側に作用させること
が可能であり、この効果により、電荷蓄積層からの電子
の引き抜きを助ける効果がある。
【００２７】従って、前述に述べたバイパス領域の濃度
と幅の許容範囲を従来に比べ、広げることができる。本
発明のポテンシャルの様子を図２に示す。
と幅の許容範囲を従来に比べ、広げることができる。本
発明のポテンシャルの様子を図２に示す。
【００２８】
【発明の実施の形態】図１は、本発明の特徴を最も良く
表した断面構造図である。図１において、光電変換素子
は、ｎ型基板１０１上に、ｐ型ウェル１０２を形成し、
その上にホトダイオードのｎ層１０４を形成し、その上
にホトダイオードのｐ層１０５を表面を濃くして形成
し、転送ＭＯＳトランジスタのゲート領域１０３を絶縁
層を介してホトダイオード側面に形成し、転送ＭＯＳト
ランジスタのゲート領域１０３とホトダイオードの側面
の間には、ホトダイオードのｎ層から連続するバイパス
領域１０６が形成されている。
表した断面構造図である。図１において、光電変換素子
は、ｎ型基板１０１上に、ｐ型ウェル１０２を形成し、
その上にホトダイオードのｎ層１０４を形成し、その上
にホトダイオードのｐ層１０５を表面を濃くして形成
し、転送ＭＯＳトランジスタのゲート領域１０３を絶縁
層を介してホトダイオード側面に形成し、転送ＭＯＳト
ランジスタのゲート領域１０３とホトダイオードの側面
の間には、ホトダイオードのｎ層から連続するバイパス
領域１０６が形成されている。
【００２９】また、転送ＭＯＳトランジスタのゲート領
域１０３の側面下部に拡散浮遊領域ＦＤ１０７が形成さ
れており、該拡散浮遊領域ＦＤ１０７は出力回路の増幅
用ＭＯＳトランジスタのゲートに接続され、増幅用ＭＯ
Ｓトランジスタのソースには、行選択スイッチ用ＭＯＳ
トランジスタ１１１のドレインが接続され、行選択スイ
ッチ用ＭＯＳトランジスタ１１１のソースには増幅用Ｍ
ＯＳトランジスタの負荷となる電流源Ｉ１１２が接続さ
れてソースフォロワ増幅回路を構成している。
域１０３の側面下部に拡散浮遊領域ＦＤ１０７が形成さ
れており、該拡散浮遊領域ＦＤ１０７は出力回路の増幅
用ＭＯＳトランジスタのゲートに接続され、増幅用ＭＯ
Ｓトランジスタのソースには、行選択スイッチ用ＭＯＳ
トランジスタ１１１のドレインが接続され、行選択スイ
ッチ用ＭＯＳトランジスタ１１１のソースには増幅用Ｍ
ＯＳトランジスタの負荷となる電流源Ｉ１１２が接続さ
れてソースフォロワ増幅回路を構成している。
【００３０】また、該拡散浮遊領域ＦＤ１０７には、該
拡散浮遊領域ＦＤ１０７のリセット用のリセットＭＯＳ
トランジスタのソースが接続され、そのドレインはリセ
ット電源１０９が接続されている。
拡散浮遊領域ＦＤ１０７のリセット用のリセットＭＯＳ
トランジスタのソースが接続され、そのドレインはリセ
ット電源１０９が接続されている。
【００３１】次に、読み出し動作を説明しながら、本発
明の特徴を詳しく説明する。光が入射し、光電変換によ
り生成された電子がホトダイオードのｎ層に蓄積する。
この時、転送ＭＯＳトランジスタはＯＦＦ状態にある。
所定の蓄積時間が経過したのち、転送ＭＯＳトランジス
タの制御電極（ゲート領域）１０３に正の電圧を印加
し、転送ＭＯＳトランジスタをＯＮ状態にし、ホトダイ
オードのｎ層の蓄積電荷を拡散浮遊領域に転送する。転
送ＭＯＳトランジスタをＯＮ状態にする前に、予め、拡
散浮遊領域を所定の電圧にリセットしておく。蓄積電荷
が拡散浮遊領域に転送されると、拡散浮遊領域の電圧
は、転送電荷Ｑsig と拡散浮遊容量ＣFDを用いると、転
送電荷が電子であるため、Ｑsig ／ＣFD分の電圧がリセ
ット電圧から低下する。ホトダイオードの蓄積層がｐ型
であるならば、転送電荷は正孔であるため、逆に電圧は
上昇する。
明の特徴を詳しく説明する。光が入射し、光電変換によ
り生成された電子がホトダイオードのｎ層に蓄積する。
この時、転送ＭＯＳトランジスタはＯＦＦ状態にある。
所定の蓄積時間が経過したのち、転送ＭＯＳトランジス
タの制御電極（ゲート領域）１０３に正の電圧を印加
し、転送ＭＯＳトランジスタをＯＮ状態にし、ホトダイ
オードのｎ層の蓄積電荷を拡散浮遊領域に転送する。転
送ＭＯＳトランジスタをＯＮ状態にする前に、予め、拡
散浮遊領域を所定の電圧にリセットしておく。蓄積電荷
が拡散浮遊領域に転送されると、拡散浮遊領域の電圧
は、転送電荷Ｑsig と拡散浮遊容量ＣFDを用いると、転
送電荷が電子であるため、Ｑsig ／ＣFD分の電圧がリセ
ット電圧から低下する。ホトダイオードの蓄積層がｐ型
であるならば、転送電荷は正孔であるため、逆に電圧は
上昇する。
【００３２】この様なＡＰＳにおいては、拡散浮遊領域
１０７のリセット直後の出力信号Ｖ r1を一旦保持し、リ
セット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖ
sig1との差分（Ｖsig1−Ｖr1）をとることで、拡散浮遊
領域１０７のリセットノイズの大部分を除去することが
できる。特に、ホトダイオードと転送ＭＯＳトランジス
タ１０３が以下に述べる条件を満たすことが、より高い
ノイズの除去率を達成する。即ち、ホトダイオードのｎ
層に蓄積された信号電荷をより高い割合で読み出すこと
が重要である。
１０７のリセット直後の出力信号Ｖ r1を一旦保持し、リ
セット信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖ
sig1との差分（Ｖsig1−Ｖr1）をとることで、拡散浮遊
領域１０７のリセットノイズの大部分を除去することが
できる。特に、ホトダイオードと転送ＭＯＳトランジス
タ１０３が以下に述べる条件を満たすことが、より高い
ノイズの除去率を達成する。即ち、ホトダイオードのｎ
層に蓄積された信号電荷をより高い割合で読み出すこと
が重要である。
【００３３】詳しく説明すると、信号を読み出し後のリ
セット電圧から、Ｑsig ／ＣFDの電圧だけ低下した拡散
浮遊領域の電圧をＶＦＤsig1とし、転送ＭＯＳトランジ
スタが充分なＯＮ状態であるならば、ホトダイオードの
ｎ層には、ｐ型のウェルと表面の濃いｐ層のＧＮＤ電位
に対しＶＦＤsig1の逆バイアスが印加される。この時ｎ
層には、ｐ型のウェルと表面の濃いｐ層から空乏層が延
び、ホトダイオードのｎ層全体を空乏化させることで、
ホトダイオードに信号電荷を殆ど残さずに拡散浮遊領域
に信号電荷を読み出すことができる。
セット電圧から、Ｑsig ／ＣFDの電圧だけ低下した拡散
浮遊領域の電圧をＶＦＤsig1とし、転送ＭＯＳトランジ
スタが充分なＯＮ状態であるならば、ホトダイオードの
ｎ層には、ｐ型のウェルと表面の濃いｐ層のＧＮＤ電位
に対しＶＦＤsig1の逆バイアスが印加される。この時ｎ
層には、ｐ型のウェルと表面の濃いｐ層から空乏層が延
び、ホトダイオードのｎ層全体を空乏化させることで、
ホトダイオードに信号電荷を殆ど残さずに拡散浮遊領域
に信号電荷を読み出すことができる。
【００３４】この場合、拡散浮遊領域に信号電荷を読み
出すのと同時に、ホトダイオードのリセットも行ってい
る。読み出し後、即ちホトダイオードのｎ層にＶＦＤ
sig1の逆バイアスが印加された状態で、ｎ層に残る電子
数が０個ならば、リセット直後の出力信号Ｖr1とリセッ
ト信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1
との差分をとることでリセットノイズを完全に除去する
ことができ、Ｖsig1−Ｖ r1＝Ｑsig ／ＣFD×Ａ（Ａは画
素毎にある出力回路のゲイン）という出力信号を得るこ
とができる。
出すのと同時に、ホトダイオードのリセットも行ってい
る。読み出し後、即ちホトダイオードのｎ層にＶＦＤ
sig1の逆バイアスが印加された状態で、ｎ層に残る電子
数が０個ならば、リセット直後の出力信号Ｖr1とリセッ
ト信号にＱsig ／ＣFD分だけ重畳された出力信号Ｖsig1
との差分をとることでリセットノイズを完全に除去する
ことができ、Ｖsig1−Ｖ r1＝Ｑsig ／ＣFD×Ａ（Ａは画
素毎にある出力回路のゲイン）という出力信号を得るこ
とができる。
【００３５】この出力信号に画素毎にある出力回路のノ
イズΔＶn1が重畳され、最終的なエリアセンサとして形
成された集積回路ＩＣからの出力には、画素毎の出力回
路以後の読み出し系のノイズΔＶn2が重畳される。
イズΔＶn1が重畳され、最終的なエリアセンサとして形
成された集積回路ＩＣからの出力には、画素毎の出力回
路以後の読み出し系のノイズΔＶn2が重畳される。
【００３６】以上の様な読み出しを実現するためには、
ホトダイオードのｎ層に逆バイアスを印加し、ｎ層全体
が空乏化しはじめる電圧をＶdep とすれば、Ｖdep ＜Ｖ
sig1とする必要がある。ここでホトダイオードの空乏化
電圧とは、広くは、蓄積部の蓄積電荷数＜ネット不純物
数となる逆バイアス電圧を意味する。理想的には、読み
出し後にホトダイオードのｎ層に残る電子数は０個であ
るが、どの程度完全に読み出すかは設計事項となる。実
質的には、先に述べた、読み出し系のノイズΔＶn1、Δ
Ｖn2に比べ充分に小さければよい。
ホトダイオードのｎ層に逆バイアスを印加し、ｎ層全体
が空乏化しはじめる電圧をＶdep とすれば、Ｖdep ＜Ｖ
sig1とする必要がある。ここでホトダイオードの空乏化
電圧とは、広くは、蓄積部の蓄積電荷数＜ネット不純物
数となる逆バイアス電圧を意味する。理想的には、読み
出し後にホトダイオードのｎ層に残る電子数は０個であ
るが、どの程度完全に読み出すかは設計事項となる。実
質的には、先に述べた、読み出し系のノイズΔＶn1、Δ
Ｖn2に比べ充分に小さければよい。
【００３７】ここで重要なのは、以上の様な動作を実現
するためには、転送ＭＯＳトランジスタを充分なＯＮ状
態にする必要があり、本発明はそのための技術として、
埋め込み型のホトダイオードと転送ＭＯＳトランジスタ
の間にバイパス領域１０６を設けた。このバイパス領域
は、図２に示す様に、必ずしも半導体表面と接している
必要はない。なぜならば、バイパス領域はホトダイオー
ドのｎ層と転送ＭＯＳトランジスタのチャネルとの間に
介在するものであり、埋め込みチャネルであるならば、
当然、バイパス領域は表面に達する必要はない。また、
表面にチャネルがある場合でも、バイパス領域が表面の
チャネルに達することが最良ではあるが、達しなくと
も、前述の式に従い、従来技術と比べ充分に低い閾値電
圧を有する転送ＭＯＳトランジスタを得ることができ
る。
するためには、転送ＭＯＳトランジスタを充分なＯＮ状
態にする必要があり、本発明はそのための技術として、
埋め込み型のホトダイオードと転送ＭＯＳトランジスタ
の間にバイパス領域１０６を設けた。このバイパス領域
は、図２に示す様に、必ずしも半導体表面と接している
必要はない。なぜならば、バイパス領域はホトダイオー
ドのｎ層と転送ＭＯＳトランジスタのチャネルとの間に
介在するものであり、埋め込みチャネルであるならば、
当然、バイパス領域は表面に達する必要はない。また、
表面にチャネルがある場合でも、バイパス領域が表面の
チャネルに達することが最良ではあるが、達しなくと
も、前述の式に従い、従来技術と比べ充分に低い閾値電
圧を有する転送ＭＯＳトランジスタを得ることができ
る。
【００３８】また更に、このバイパス領域が転送ＭＯＳ
トランジスタのゲート下に存在することも効果を上げる
ポイントであり、ゲート電圧が印加されると、ゲート下
のポテンシャルが押し上げられるが、バイパスにもこの
効果が加わり、よりポテンシャルを低くすることが可能
となる。
トランジスタのゲート下に存在することも効果を上げる
ポイントであり、ゲート電圧が印加されると、ゲート下
のポテンシャルが押し上げられるが、バイパスにもこの
効果が加わり、よりポテンシャルを低くすることが可能
となる。
【００３９】本発明の特徴は、転送ＭＯＳトランジスタ
が、拡散浮遊領域と接続していることであり、以下の様
な効果があることを本発明者らは見出した。
が、拡散浮遊領域と接続していることであり、以下の様
な効果があることを本発明者らは見出した。
【００４０】拡散浮遊領域の不純物濃度は、高く設定
でき、印加されたバイアスにより、ウェルと拡散浮遊領
域間に生じる空乏層をｐ型ウェル側に有効に広げること
ができる。このことは、読み出し時の電圧（リセット電
圧）を任意かつ直接的に入力できるためである。
でき、印加されたバイアスにより、ウェルと拡散浮遊領
域間に生じる空乏層をｐ型ウェル側に有効に広げること
ができる。このことは、読み出し時の電圧（リセット電
圧）を任意かつ直接的に入力できるためである。
【００４１】ＣＣＤの様に、不純物プロファイルのビ
ルトインポテンシャルで決定できる程度の小さいダイナ
ミックレンジに対し、外部電圧で制御可能な広いダイナ
ミックレンジを確保できる。
ルトインポテンシャルで決定できる程度の小さいダイナ
ミックレンジに対し、外部電圧で制御可能な広いダイナ
ミックレンジを確保できる。
【００４２】読み出し時の電圧を適正にすることで、
バイパス領域近傍のポテンシャル障壁を適度に押し下げ
読み出しやすくする。
バイパス領域近傍のポテンシャル障壁を適度に押し下げ
読み出しやすくする。
【００４３】ＡＰＳにおいては、１画素に含まれるトラ
ンジスタが多いため、画素の縮小化を行うためにはトラ
ンジスタ自身の微細化を行わなければならず、必然的に
ホトダイオードや転送ＭＯＳトランジスタのウェル濃度
が上昇する。また、トランジスタの微細化に伴い、電源
電圧の低電圧化を図る必要がある。ホトダイオードの取
り扱い電荷量を維持したまま、空乏化電圧Ｖdep を低く
するためには、空乏化ホトダイオードの蓄積層（図１に
おいてはｎ層）の不純物濃度を高くかつ薄層化する必要
があり、バイパス領域もホトダイオードのｎ層と同様に
空乏化する必要があるため、バイパス領域の幅も狭くす
る必要がある。
ンジスタが多いため、画素の縮小化を行うためにはトラ
ンジスタ自身の微細化を行わなければならず、必然的に
ホトダイオードや転送ＭＯＳトランジスタのウェル濃度
が上昇する。また、トランジスタの微細化に伴い、電源
電圧の低電圧化を図る必要がある。ホトダイオードの取
り扱い電荷量を維持したまま、空乏化電圧Ｖdep を低く
するためには、空乏化ホトダイオードの蓄積層（図１に
おいてはｎ層）の不純物濃度を高くかつ薄層化する必要
があり、バイパス領域もホトダイオードのｎ層と同様に
空乏化する必要があるため、バイパス領域の幅も狭くす
る必要がある。
【００４４】さらに、ホトダイオードのｎ層およびバイ
パス領域の幅の加工寸法精度が厳しくなる一方、ウェル
濃度が上昇し、そうすると加工バラツキ要因は増え、よ
り一層の加工寸法精度が要求され、歩留まり劣化につな
がる。特にバイパス領域の幅は、シリコン基板の面方向
の精度であり、一般的に深さ方向より、加工精度が低
く、歩留まり劣化の大きな要因になる。本発明において
は、前述のの効果により、バイパス領域の幅の許容範
囲を広げ、歩留まりが向上する。
パス領域の幅の加工寸法精度が厳しくなる一方、ウェル
濃度が上昇し、そうすると加工バラツキ要因は増え、よ
り一層の加工寸法精度が要求され、歩留まり劣化につな
がる。特にバイパス領域の幅は、シリコン基板の面方向
の精度であり、一般的に深さ方向より、加工精度が低
く、歩留まり劣化の大きな要因になる。本発明において
は、前述のの効果により、バイパス領域の幅の許容範
囲を広げ、歩留まりが向上する。
【００４５】また、本発明においては、加工方法を以下
の様にすることで、バイパス領域の幅の加工精度を向上
させ、歩留まりを向上させる。
の様にすることで、バイパス領域の幅の加工精度を向上
させ、歩留まりを向上させる。
【００４６】従来技術であるＣＣＤのバイパス領域は、
転送ＭＯＳトランジスタの制御電極形成前のホトダイオ
ードのｎ層のイオンインプラと、転送ＭＯＳトランジス
タの制御電極をマスク材にした表面の濃いｐ層のイオン
インプラにより形成されるため、バイパス領域の幅は露
光装置の位置合わせ精度により、その幅は大きくバラツ
クものである。この様な製造方法になってしまうのは、
ＣＣＤはその動作電圧が高く、ホトダイオードのｎ層の
空乏化電圧も高いため、一般的には、ｐ型ウェルとホト
ダイオードのｎ層の接合深さは、０．５μｍ以上と深
い。そのため、制御電極の厚さが高々０．５μｍである
ことから、制御電極をマスク材にイオンインプラするこ
とはできないからである。
転送ＭＯＳトランジスタの制御電極形成前のホトダイオ
ードのｎ層のイオンインプラと、転送ＭＯＳトランジス
タの制御電極をマスク材にした表面の濃いｐ層のイオン
インプラにより形成されるため、バイパス領域の幅は露
光装置の位置合わせ精度により、その幅は大きくバラツ
クものである。この様な製造方法になってしまうのは、
ＣＣＤはその動作電圧が高く、ホトダイオードのｎ層の
空乏化電圧も高いため、一般的には、ｐ型ウェルとホト
ダイオードのｎ層の接合深さは、０．５μｍ以上と深
い。そのため、制御電極の厚さが高々０．５μｍである
ことから、制御電極をマスク材にイオンインプラするこ
とはできないからである。
【００４７】これに対し本発明は、例えば、実施例３で
示す様に、ホトダイオードのｎ層を転送ＭＯＳトランジ
スタの制御電極、例えば多結晶シリコンをマスク材に
し、斜めにイオン注入することでバイパス領域を形成す
ることで、その幅を制御電極からイオンインプラの投影
飛程で決定することができる。イオンインプラの投影飛
程を利用するため、加工精度は高い。その他、以降の実
施例で幾つか例を示すが、本質的には、バイパス領域を
転送ＭＯＳトランジスタの制御電極をマスク材とし、イ
オンインプラを用いて形成することにより、その加工精
度を向上させるものである。
示す様に、ホトダイオードのｎ層を転送ＭＯＳトランジ
スタの制御電極、例えば多結晶シリコンをマスク材に
し、斜めにイオン注入することでバイパス領域を形成す
ることで、その幅を制御電極からイオンインプラの投影
飛程で決定することができる。イオンインプラの投影飛
程を利用するため、加工精度は高い。その他、以降の実
施例で幾つか例を示すが、本質的には、バイパス領域を
転送ＭＯＳトランジスタの制御電極をマスク材とし、イ
オンインプラを用いて形成することにより、その加工精
度を向上させるものである。
【００４８】前述に示したものは、電子を蓄積した場合
を例にあげ、本発明の特徴について説明しているが、本
発明は、正孔を蓄積する場合や、蓄積電荷および転送Ｍ
ＯＳトランジスタのタイプに限定されるものではない。
を例にあげ、本発明の特徴について説明しているが、本
発明は、正孔を蓄積する場合や、蓄積電荷および転送Ｍ
ＯＳトランジスタのタイプに限定されるものではない。
【００４９】
【実施例】［実施例１］図４を用いて実施例１について
説明する。本実施例のホトダイオードとその周辺は以下
の手順で形成される。
説明する。本実施例のホトダイオードとその周辺は以下
の手順で形成される。
【００５０】ｎ型基板９０１に対し、イオンインプラを
用いボロンを導入し、熱処理を行い、表面濃度が約２×
１０16ｃｍ-3のｐ型ウェル９０２を形成し、ホトレジス
ト９０８を形成して、ホトダイオードのｎ層９０４を形
成した＜図４（ａ）＞。
用いボロンを導入し、熱処理を行い、表面濃度が約２×
１０16ｃｍ-3のｐ型ウェル９０２を形成し、ホトレジス
ト９０８を形成して、ホトダイオードのｎ層９０４を形
成した＜図４（ａ）＞。
【００５１】さらに、熱酸化法により基板表面全般にゲ
ート酸化膜９１０を３０ｎｍ形成後、転送ＭＯＳトラン
ジスタの制御電極９０３を形成した＜図４（ｂ）＞。
ート酸化膜９１０を３０ｎｍ形成後、転送ＭＯＳトラン
ジスタの制御電極９０３を形成した＜図４（ｂ）＞。
【００５２】つぎに、基板表面のホトダイオード上と制
御電極の一部の他の領域にホトレジスト９０９を形成
し、窒素雰囲気中で９５０℃／２０分の熱処理を施した
後、制御電極９０３をマスクに表面の濃いｐ層９０５を
形成した＜図４（ｃ）＞。
御電極の一部の他の領域にホトレジスト９０９を形成
し、窒素雰囲気中で９５０℃／２０分の熱処理を施した
後、制御電極９０３をマスクに表面の濃いｐ層９０５を
形成した＜図４（ｃ）＞。
【００５３】通常の半導体製造工程に従い、砒素からな
る拡散浮遊領域９０７を形成した＜図４（ｄ）＞。
る拡散浮遊領域９０７を形成した＜図４（ｄ）＞。
【００５４】この工程で、通常のＭＯＳトランジスタの
ソース・ドレイン領域を形成した。
ソース・ドレイン領域を形成した。
【００５５】この後、通常の半導体製造工程に従い、第
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
【００５６】この結果、約１００ｎｍのバイパス領域９
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合と、ある場合（本発明）の閾値電圧をそれぞ
れ評価したところ、０．７ｖｏｌｔ、２．２ｖｏｌｔ、
０．７ｖｏｌｔであった。この結果、バイパス領域によ
り、閾値電圧が通常のＭＯＳトランジスタ並みに低下し
ていることを確認した。閾値電圧が低下することによ
り、浮遊拡散領域のダイナミックレンジが少なくとも
１．５ｖｏｌｔ広がったことが解る。
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合と、ある場合（本発明）の閾値電圧をそれぞ
れ評価したところ、０．７ｖｏｌｔ、２．２ｖｏｌｔ、
０．７ｖｏｌｔであった。この結果、バイパス領域によ
り、閾値電圧が通常のＭＯＳトランジスタ並みに低下し
ていることを確認した。閾値電圧が低下することによ
り、浮遊拡散領域のダイナミックレンジが少なくとも
１．５ｖｏｌｔ広がったことが解る。
【００５７】［実施例２］図５を用いて実施例２を説明
する。本実施例のホトダイオードとその周辺は以下の手
順で形成される。
する。本実施例のホトダイオードとその周辺は以下の手
順で形成される。
【００５８】ｎ型基板６０１に対し、イオンインプラを
用いボロンを導入し、熱処理を行い、表面濃度が約４×
１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法
によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコン
を４００ｎｍ体積し、転送ＭＯＳトランジスタの制御電
極６０３を形成した＜図５（ａ）＞。
用いボロンを導入し、熱処理を行い、表面濃度が約４×
１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法
によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコン
を４００ｎｍ体積し、転送ＭＯＳトランジスタの制御電
極６０３を形成した＜図５（ａ）＞。
【００５９】その後、ホトレジスト６０８と制御電極６
０３をマスク材に燐を１００ＫｅＶでイオンインプラを
行った。
０３をマスク材に燐を１００ＫｅＶでイオンインプラを
行った。
【００６０】この時、多結晶シリコンの膜厚４００ｎｍ
に対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎ
ｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材
として機能した＜図５（ｂ）＞。
に対し、燐の投影飛程と標準偏差がそれぞれ１２０ｎ
ｍ、４５ｎｍであり、多結晶シリコンが十分なマスク材
として機能した＜図５（ｂ）＞。
【００６１】つぎに、ホトレジスト６０８を除去し、窒
素雰囲気において９５０℃２０分の熱処理を行い、燐を
若干拡散させた後に、再度ホトレジスト６０９を形成
し、ホトレジスト６０９と制御電極６０３をマスク材
に、ＢＦ２を３５ＫｅＶでイオンインプラを行った＜図
５（ｃ）＞。
素雰囲気において９５０℃２０分の熱処理を行い、燐を
若干拡散させた後に、再度ホトレジスト６０９を形成
し、ホトレジスト６０９と制御電極６０３をマスク材
に、ＢＦ２を３５ＫｅＶでイオンインプラを行った＜図
５（ｃ）＞。
【００６２】通常の半導体製造工程に従い、砒素からな
る拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この
工程で、通常のＭＯＳトランジスタのソース・ドレイン
領域を形成した。
る拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この
工程で、通常のＭＯＳトランジスタのソース・ドレイン
領域を形成した。
【００６３】この後、通常の半導体製造工程に従い、第
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
【００６４】この結果、約１００ｎｍのバイパス領域６
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合の閾値電圧と、ある場合（本発明）の閾値電
圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．
５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域に
より、閾値電圧が通常のＭＯＳトランジスタ並みに低下
していることを確認した。
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合の閾値電圧と、ある場合（本発明）の閾値電
圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．
５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域に
より、閾値電圧が通常のＭＯＳトランジスタ並みに低下
していることを確認した。
【００６５】［実施例３］図５および図６を用いて実施
例３を説明する。本実施例のホトダイオードとその周辺
は以下の手順で形成される。
例３を説明する。本実施例のホトダイオードとその周辺
は以下の手順で形成される。
【００６６】図５において、ｎ型基板６０１に対し、イ
オンインプラを用いボロンを導入し、熱処理を行い、表
面濃度が約４×16ｃｍ-3のｐ型ウェル６０２を形成し
た。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多
結晶シリコンを４００ｎｍ体積し、転送ＭＯＳトランジ
スタの制御電極６０３を形成した＜図５（ａ）＞。
オンインプラを用いボロンを導入し、熱処理を行い、表
面濃度が約４×16ｃｍ-3のｐ型ウェル６０２を形成し
た。熱酸化法によりゲート酸化膜を１５ｎｍ形成後、多
結晶シリコンを４００ｎｍ体積し、転送ＭＯＳトランジ
スタの制御電極６０３を形成した＜図５（ａ）＞。
【００６７】その後、ホトレジスト１００８と制御電極
１００３をマスク材に燐を斜めから１００ＫｅＶでイオ
ンインプラを行った。この時のイオン注入角度θは２０
°とした。この斜めのイオンインプラを行うため、イオ
ンインプラ直後でも燐が制御電極１００３下にまで及ん
でいる。この時、多結晶シリコンの膜厚４００ｎｍに対
し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４
５ｎｍであり、多結晶シリコンが十分なマスク材として
機能した＜図６＞。
１００３をマスク材に燐を斜めから１００ＫｅＶでイオ
ンインプラを行った。この時のイオン注入角度θは２０
°とした。この斜めのイオンインプラを行うため、イオ
ンインプラ直後でも燐が制御電極１００３下にまで及ん
でいる。この時、多結晶シリコンの膜厚４００ｎｍに対
し、燐の投影飛程と標準偏差がそれぞれ１２０ｎｍ、４
５ｎｍであり、多結晶シリコンが十分なマスク材として
機能した＜図６＞。
【００６８】再度ホトレジスト６０９を形成し、ホトレ
ジスト６０９と制御電極６０３をマスク材にＢＦ２を３
５ＫｅＶでイオンインプラを行った。この時のイオン注
入角度θは、チャネリング抑制のための７°とした＜図
５（ｃ）＞。
ジスト６０９と制御電極６０３をマスク材にＢＦ２を３
５ＫｅＶでイオンインプラを行った。この時のイオン注
入角度θは、チャネリング抑制のための７°とした＜図
５（ｃ）＞。
【００６９】通常の半導体製造工程に従い、砒素からな
る拡散浮遊領域６０７を形成した＜図５（ｄ）＞。
る拡散浮遊領域６０７を形成した＜図５（ｄ）＞。
【００７０】この工程で、通常のＭＯＳトランジスタの
ソース・ドレイン領域を形成した。
ソース・ドレイン領域を形成した。
【００７１】この後、通常の半導体製造工程に従い、第
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
【００７２】この結果、約１００ｎｍのバイパス領域６
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合の閾値電と、ある場合（本発明）の閾値電圧
をそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖ
ｏｌｔ、０．７ｖｏｌｔであった。バイパス領域によ
り、閾値電圧が通常のＭＯＳトランジスタ並みに低下し
ていることを確認した。
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合の閾値電と、ある場合（本発明）の閾値電圧
をそれぞれ評価したところ、０．７ｖｏｌｔ、３．５ｖ
ｏｌｔ、０．７ｖｏｌｔであった。バイパス領域によ
り、閾値電圧が通常のＭＯＳトランジスタ並みに低下し
ていることを確認した。
【００７３】燐を斜めにイオンインプラしてバイパス領
域を形成するため、実施例２において燐を拡散させるた
めの窒素雰囲気において９５０℃、２０分の熱処理を省
略した。この結果、半導体プロセスの熱処理時間を短く
することができ、より信号処理などに用いられる周辺の
ＭＯＳトランジスタの微細化が可能となった。
域を形成するため、実施例２において燐を拡散させるた
めの窒素雰囲気において９５０℃、２０分の熱処理を省
略した。この結果、半導体プロセスの熱処理時間を短く
することができ、より信号処理などに用いられる周辺の
ＭＯＳトランジスタの微細化が可能となった。
【００７４】［実施例４］本発明の実施例４として、実
施例３における形成過程で、燐のイオンインプラをバイ
パス領域を設けるための第１のイオンインプラと、ホト
ダイオードのｎ層を設けるための第２のイオンインプラ
の２回に分けて行った。
施例３における形成過程で、燐のイオンインプラをバイ
パス領域を設けるための第１のイオンインプラと、ホト
ダイオードのｎ層を設けるための第２のイオンインプラ
の２回に分けて行った。
【００７５】第１のイオンインプラは、イオン注入角度
θ＝４５°、８０ＫｅＶで表面の濃いｐ層のプロファイ
ルを考慮し、表面近くにピーク値を配置するとともにバ
イパス領域を確保するため、イオン注入角度θは、２０
°より大きくした。
θ＝４５°、８０ＫｅＶで表面の濃いｐ層のプロファイ
ルを考慮し、表面近くにピーク値を配置するとともにバ
イパス領域を確保するため、イオン注入角度θは、２０
°より大きくした。
【００７６】第２のイオンインプラは、ホトダイオード
のｎ層の空乏化電圧を制御するために、イオン注入角度
θ＝７°、９０ＫｅＶで行った。
のｎ層の空乏化電圧を制御するために、イオン注入角度
θ＝７°、９０ＫｅＶで行った。
【００７７】上記実施例により、バイパス領域のイオン
インプラと、ホトダイオードのｎ層のイオンインプラを
分けることで、イオン注入角度、イオン注入エネルギ
ー、イオン注入ドーズ量をそれぞれの特性に合わせて最
適化することができた。
インプラと、ホトダイオードのｎ層のイオンインプラを
分けることで、イオン注入角度、イオン注入エネルギ
ー、イオン注入ドーズ量をそれぞれの特性に合わせて最
適化することができた。
【００７８】［実施例５］図７を用いて実施例５を説明
する。本実施例のホトダイオードとその周辺は以下の手
順で形成される。
する。本実施例のホトダイオードとその周辺は以下の手
順で形成される。
【００７９】ｎ型基板１１０１に対し、イオンインプラ
を用いボロンを導入し、熱処理を行い、表面濃度が約２
×１０16ｃｍ-3のｐ型ウェル１１０２を形成し、ホトダ
イオードのｎ層を形成した。熱酸化法によりゲート酸化
膜を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電
極を形成した。その後、ホトレジスト１１０８と制御電
極１１０３をマスク材に燐を１００ＫｅＶでイオンイン
プラを行った＜図７（ａ）＞。
を用いボロンを導入し、熱処理を行い、表面濃度が約２
×１０16ｃｍ-3のｐ型ウェル１１０２を形成し、ホトダ
イオードのｎ層を形成した。熱酸化法によりゲート酸化
膜を３０ｎｍ形成後、転送ＭＯＳトランジスタの制御電
極を形成した。その後、ホトレジスト１１０８と制御電
極１１０３をマスク材に燐を１００ＫｅＶでイオンイン
プラを行った＜図７（ａ）＞。
【００８０】拡散浮遊領域にＬＤＤ用の低濃度ｎ層を設
けた後、サイドスペーサを幅１５０ｎｍで形成した＜図
７（ｂ）＞。
けた後、サイドスペーサを幅１５０ｎｍで形成した＜図
７（ｂ）＞。
【００８１】ホトレジスト１１０９を形成し、ホトレジ
スト１１０９と制御電極１１０３およびサイドスペーサ
をマスク材に、ＢＦ２を３５ＫｅＶでイオンインプラを
行った。この時のイオン注入角度θは、チャネリング抑
制のための７°とした＜図７（ｃ）＞。
スト１１０９と制御電極１１０３およびサイドスペーサ
をマスク材に、ＢＦ２を３５ＫｅＶでイオンインプラを
行った。この時のイオン注入角度θは、チャネリング抑
制のための７°とした＜図７（ｃ）＞。
【００８２】通常の半導体製造工程に従い、砒素からな
る拡散浮遊領域１１０７を形成した＜図７（ｄ）＞。
る拡散浮遊領域１１０７を形成した＜図７（ｄ）＞。
【００８３】この工程で、通常のＭＯＳトランジスタの
ソース・ドレイン領域を形成した。
ソース・ドレイン領域を形成した。
【００８４】この後、通常の半導体製造工程に従い、第
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
【００８５】この結果、約１５０ｎｍのバイパス領域１
１０６を形成した。両側が濃いｎ型拡散層からなる、通
常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込
みのｎ層からなる転送ＭＯＳトランジスタのバイパス領
域のない場合の閾値電圧と、ある場合（本発明）の閾値
電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、
３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領
域により、閾値電圧が通常のＭＯＳトランジスタ並みに
低下していることを確認した。ここで、上記サイドスペ
ーサはマスク手段に対応するものである。
１０６を形成した。両側が濃いｎ型拡散層からなる、通
常のＭＯＳトランジスタの閾値電圧と、ソースが埋め込
みのｎ層からなる転送ＭＯＳトランジスタのバイパス領
域のない場合の閾値電圧と、ある場合（本発明）の閾値
電圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、
３．５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領
域により、閾値電圧が通常のＭＯＳトランジスタ並みに
低下していることを確認した。ここで、上記サイドスペ
ーサはマスク手段に対応するものである。
【００８６】なお、マスク手段は、サイドスペーサの代
わりに、シリサイドやサリサイド等を形成してもよいこ
とは勿論である。
わりに、シリサイドやサリサイド等を形成してもよいこ
とは勿論である。
【００８７】［実施例６］図５および図６、図８を用い
て実施例６を説明する。本実施例のホトダイオードとそ
の周辺は以下の手順で形成される。
て実施例６を説明する。本実施例のホトダイオードとそ
の周辺は以下の手順で形成される。
【００８８】ｎ型基板６０１に対し、イオンインプラを
用いボロンを導入し、熱処理を行い、表面濃度が約４×
１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法
によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコン
を４００ｎｍ体積し、転送ＭＯＳトランジスタの制御電
極６０３を形成した＜図５（ａ）＞。
用いボロンを導入し、熱処理を行い、表面濃度が約４×
１０16ｃｍ-3のｐ型ウェル６０２を形成した。熱酸化法
によりゲート酸化膜を１５ｎｍ形成後、多結晶シリコン
を４００ｎｍ体積し、転送ＭＯＳトランジスタの制御電
極６０３を形成した＜図５（ａ）＞。
【００８９】その後、ホトレジスト１００８と制御電極
１００３をマスク材に燐を斜めから１００ＫｅＶでイオ
ンインプラを行った。この時のイオン注入角度θは１０
°とした。この斜めのイオンインプラを行うため、イオ
ンインプラ直後でも燐が制御電極下にまで及んでいる。
この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の
投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍで
あり、多結晶シリコンが十分なマスク材として機能した
＜図６＞。
１００３をマスク材に燐を斜めから１００ＫｅＶでイオ
ンインプラを行った。この時のイオン注入角度θは１０
°とした。この斜めのイオンインプラを行うため、イオ
ンインプラ直後でも燐が制御電極下にまで及んでいる。
この時、多結晶シリコンの膜厚４００ｎｍに対し、燐の
投影飛程と標準偏差がそれぞれ１２０ｎｍ、４５ｎｍで
あり、多結晶シリコンが十分なマスク材として機能した
＜図６＞。
【００９０】再度ホトレジスト１２０９を形成し、ホト
レジスト１２０９と制御電極１２０３をマスク材にＢＦ
２を３５ＫｅＶでイオンインプラを行った。この時のイ
オン注入角度θは、−１５°とした＜図８＞。
レジスト１２０９と制御電極１２０３をマスク材にＢＦ
２を３５ＫｅＶでイオンインプラを行った。この時のイ
オン注入角度θは、−１５°とした＜図８＞。
【００９１】この結果、制御電極１２０３が影となり、
表面の濃いｐ層は、制御電極から４００＊ｓｉｎ（１
５）＝１００ｎｍ離れて設けることができた。
表面の濃いｐ層は、制御電極から４００＊ｓｉｎ（１
５）＝１００ｎｍ離れて設けることができた。
【００９２】通常の半導体製造工程に従い、砒素からな
る拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この
工程で、通常のＭＯＳトランジスタのソース・ドレイン
領域を形成した。
る拡散浮遊領域６０７を形成した＜図５（ｄ）＞。この
工程で、通常のＭＯＳトランジスタのソース・ドレイン
領域を形成した。
【００９３】この後、通常の半導体製造工程に従い、第
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
１の層間絶縁膜、コンタクト、第１金属配線、第２の層
間絶縁膜、第１金属配線と第２金属配線を接続するビ
ア、第２金属配線、パッシベーション膜を順次形成し
た。
【００９４】この結果、約１５０ｎｍのバイパス領域６
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合の閾値電圧と、ある場合（本発明）の閾値電
圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．
５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域に
より、閾値電圧が通常のＭＯＳトランジスタ並みに低下
していることを確認した。
０６を形成した。両側が濃いｎ型拡散層からなる、通常
のＭＯＳトランジスタの閾値電圧と、ソースが埋め込み
のｎ層からなる転送ＭＯＳトランジスタのバイパス領域
のない場合の閾値電圧と、ある場合（本発明）の閾値電
圧とをそれぞれ評価したところ、０．７ｖｏｌｔ、３．
５ｖｏｌｔ、０．７ｖｏｌｔであった。バイパス領域に
より、閾値電圧が通常のＭＯＳトランジスタ並みに低下
していることを確認した。
【００９５】燐を斜めにイオンインプラしてバイパス領
域を形成するため、実施例２において燐を拡散させるた
めの窒素雰囲気において９５０℃、２０分の熱処理を省
略した。この結果、半導体プロセスの熱処理時間を短く
することができ、より信号処理などに用いられる周辺の
ＭＯＳトランジスタの微細化が可能となった。
域を形成するため、実施例２において燐を拡散させるた
めの窒素雰囲気において９５０℃、２０分の熱処理を省
略した。この結果、半導体プロセスの熱処理時間を短く
することができ、より信号処理などに用いられる周辺の
ＭＯＳトランジスタの微細化が可能となった。
【００９６】［実施例７］実施例１から実施例６のホト
ダイオード７０５および転送ＭＯＳトランジスタＱ１を
用い、図９に示す画素構成からなり、図１０に示す読み
出し回路からなるエリアセンサを作製した。
ダイオード７０５および転送ＭＯＳトランジスタＱ１を
用い、図９に示す画素構成からなり、図１０に示す読み
出し回路からなるエリアセンサを作製した。
【００９７】図９においては、ホトダイオード７０５お
よび転送ＭＯＳトランジスタの転送スイッチＱ１を備
え、Ｑ２は拡散浮遊領域をリセットするためのリセット
ＭＯＳトランジスタのリセットスイッチ、Ｑ３は拡散浮
遊領域をゲートに接続され、ソース側の負荷として接続
される定電流源８１２からなるソースフォロワ増幅回路
の入力ＭＯＳトランジスタ、Ｑ４は読み出し画素を選択
するための選択スイッチである。
よび転送ＭＯＳトランジスタの転送スイッチＱ１を備
え、Ｑ２は拡散浮遊領域をリセットするためのリセット
ＭＯＳトランジスタのリセットスイッチ、Ｑ３は拡散浮
遊領域をゲートに接続され、ソース側の負荷として接続
される定電流源８１２からなるソースフォロワ増幅回路
の入力ＭＯＳトランジスタ、Ｑ４は読み出し画素を選択
するための選択スイッチである。
【００９８】これらから構成された光電変換素子の画素
セルを３行３列に用いた固体撮像装置を図１０に示して
いる。
セルを３行３列に用いた固体撮像装置を図１０に示して
いる。
【００９９】図９及び図１０の基本的な動作を以下に説
明する。 リセットスイッチＱ２によりソースフォロワの入力ゲ
ートにリセット電圧を入力するリセット動作と、選択ス
イッチＱ４による、行選択を行う。 ソースフォロワの入力ノードの浮遊拡散領域のゲート
をフローティングにし、リセットノイズおよびソースフ
ォロワＭＯＳの閾値電圧のバラツキなどの固定パタンノ
イズからなるノイズ成分の読み出しを行い、その情報を
信号蓄積部８０５に一旦保持する。 その後、転送スイッチＱ１を開閉し、光信号により生
成されたホトダイオードの蓄積電荷をソースフォロワの
入力ノードに転送し、前述のノイズ成分と光信号成分の
和を読み出し、信号蓄積部８０５に保持する。 共通信号線への転送スイッチ８０８，８０８′を介し
て、共通信号線８０９，８０９′に、ノイズ成分の信号
と、ノイズ成分と光信号成分の和の信号とをそれぞれ共
通信号線１（８０８），共通信号線２（８０８’）の転
送スイッチを導通して、読み出し、それぞれ各出力アン
プ８１０を介して出力８１１，８１１’として出力す
る。
明する。 リセットスイッチＱ２によりソースフォロワの入力ゲ
ートにリセット電圧を入力するリセット動作と、選択ス
イッチＱ４による、行選択を行う。 ソースフォロワの入力ノードの浮遊拡散領域のゲート
をフローティングにし、リセットノイズおよびソースフ
ォロワＭＯＳの閾値電圧のバラツキなどの固定パタンノ
イズからなるノイズ成分の読み出しを行い、その情報を
信号蓄積部８０５に一旦保持する。 その後、転送スイッチＱ１を開閉し、光信号により生
成されたホトダイオードの蓄積電荷をソースフォロワの
入力ノードに転送し、前述のノイズ成分と光信号成分の
和を読み出し、信号蓄積部８０５に保持する。 共通信号線への転送スイッチ８０８，８０８′を介し
て、共通信号線８０９，８０９′に、ノイズ成分の信号
と、ノイズ成分と光信号成分の和の信号とをそれぞれ共
通信号線１（８０８），共通信号線２（８０８’）の転
送スイッチを導通して、読み出し、それぞれ各出力アン
プ８１０を介して出力８１１，８１１’として出力す
る。
【０１００】その後、出力８１１と８１１′の差をとる
ことでリセットノイズおよび固定パタンノイズを除去し
て、光信号成分を取り出し、Ｓ／Ｎの高い画像信号を得
ることができる。
ことでリセットノイズおよび固定パタンノイズを除去し
て、光信号成分を取り出し、Ｓ／Ｎの高い画像信号を得
ることができる。
【０１０１】上記方法で読み出しを行い、信号とノイズ
評価を行った。その結果、各ビット毎のダイナミックレ
ンジ（Ｓ／Ｎ）＝７５〜８５ｄＢという高いＳ／Ｎを得
た。また、各実施例におけるＳ／Ｎのバラツキを評価し
た結果、バラツキの大きさは、次の通りであり、実施例
３、実施例４＜実施例２、実施例５、実施例６<<実施例
１結果として、低温でかつ制御電極による自己整合的な
形成方法が、より有効であることを示している。
評価を行った。その結果、各ビット毎のダイナミックレ
ンジ（Ｓ／Ｎ）＝７５〜８５ｄＢという高いＳ／Ｎを得
た。また、各実施例におけるＳ／Ｎのバラツキを評価し
た結果、バラツキの大きさは、次の通りであり、実施例
３、実施例４＜実施例２、実施例５、実施例６<<実施例
１結果として、低温でかつ制御電極による自己整合的な
形成方法が、より有効であることを示している。
【０１０２】
【発明の効果】本発明によれば、固体撮像装置のホトダ
イオードに蓄積された光電荷を転送する転送ＭＯＳトラ
ンジスタの閾値を小さくして、ダイナミックレンジを広
くできる。とくに、ホトダイオードと転送ＭＯＳトラン
ジスタの制御電極間に電子又は正孔の蓄積電荷を効果的
に転送できるバイパス領域の拡散浮遊領域を設けている
ので、 拡散浮遊領域の不純物濃度を高く設定でき、転送スイ
ッチの制御電極に印加されたバイアスにより、ウェルと
拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に
広げることができる。このことは、読み出し時の電圧
（リセット電圧）を任意かつ直接的に入力できるためで
ある。
イオードに蓄積された光電荷を転送する転送ＭＯＳトラ
ンジスタの閾値を小さくして、ダイナミックレンジを広
くできる。とくに、ホトダイオードと転送ＭＯＳトラン
ジスタの制御電極間に電子又は正孔の蓄積電荷を効果的
に転送できるバイパス領域の拡散浮遊領域を設けている
ので、 拡散浮遊領域の不純物濃度を高く設定でき、転送スイ
ッチの制御電極に印加されたバイアスにより、ウェルと
拡散浮遊領域間に生じる空乏層をｐ型ウェル側に有効に
広げることができる。このことは、読み出し時の電圧
（リセット電圧）を任意かつ直接的に入力できるためで
ある。
【０１０３】ＣＣＤセンサのように、不純物プロファ
イルのビルトインポテンシャルで決定できる程度の小さ
いダイナミックレンジに対し、外部電圧で制御可能な広
いダイナミックレンジを確保できる。
イルのビルトインポテンシャルで決定できる程度の小さ
いダイナミックレンジに対し、外部電圧で制御可能な広
いダイナミックレンジを確保できる。
【０１０４】読み出し時の電圧を適正にすることで、
バイパス領域近傍のポテンシャル障壁を適度に押し下
げ、光電荷を読み出しやすくする。
バイパス領域近傍のポテンシャル障壁を適度に押し下
げ、光電荷を読み出しやすくする。
【図１】本発明の特徴を最も良く表す断面構造図であ
る。
る。
【図２】本発明による図１の平面ポテンシャル図であ
る。
る。
【図３】本発明による図１の断面ポテンシャル図であ
る。
る。
【図４】本発明による実施例１の製造工程を示した断面
構造図である。
構造図である。
【図５】本発明の製造工程を示した断面構造図である。
【図６】本発明による実施例３の製造工程を示した断面
構造図である。
構造図である。
【図７】本発明による実施例５の製造工程を示した断面
構造図である。
構造図である。
【図８】本発明による実施例６の製造工程を示した断面
構造図である。
構造図である。
【図９】本発明を用いた画素の等価回路図である。
【図１０】本発明を用いたエリアセンサの読み出し回路
を含めた等価回路図である。
を含めた等価回路図である。
【図１１】従来技術の断面構造図である。
【図１２】ＣＣＤにバイパス領域を設けた場合の断面構
造図である。
造図である。
１０１，５０１，６０１，９０１，１００１，１１０１
半導体基板 １０２，５０２，６０２，９０２，１００２，１１０２
ウェル １０３，６０３，９０３，１００３，１１０３ 転送Ｍ
ＯＳトランジスタの制御電極 １０４，５０４，６０４，９０４，１００４，１１０４
ホトダイオードのｎ層 １０５，５０５，６０５，９０５，１１０５ ホトダイ
オードの表面の濃いｐ層 １０６，６０６，９０６，１１０６ バイパス領域 １０７，６０７，９０７，１１０７ 拡散浮遊領域 １０８ リセットＭＯＳトランジスタ １０９ リセット電極 １１０ 出力回路（ソースフォロワ）の入力ＭＯＳトラ
ンジスタ １１１ 選択スイッチ用のＭＯＳトランジスタ １１２ ソースフォロワの定電流負荷 １１３ 出力端子 ３０１ 酸化膜 ３０２ ホトダイオードのｎ層のフェルミ準位 ３０３ バイパス領域のフェルミ準位 ３０４ 閾値電圧の電圧印加時のポテンシャル ３０５ 閾値電圧の電圧印加時のポテンシャル ６０８，６０９，９０８，９０９，１００８ ホトレジ
スト
半導体基板 １０２，５０２，６０２，９０２，１００２，１１０２
ウェル １０３，６０３，９０３，１００３，１１０３ 転送Ｍ
ＯＳトランジスタの制御電極 １０４，５０４，６０４，９０４，１００４，１１０４
ホトダイオードのｎ層 １０５，５０５，６０５，９０５，１１０５ ホトダイ
オードの表面の濃いｐ層 １０６，６０６，９０６，１１０６ バイパス領域 １０７，６０７，９０７，１１０７ 拡散浮遊領域 １０８ リセットＭＯＳトランジスタ １０９ リセット電極 １１０ 出力回路（ソースフォロワ）の入力ＭＯＳトラ
ンジスタ １１１ 選択スイッチ用のＭＯＳトランジスタ １１２ ソースフォロワの定電流負荷 １１３ 出力端子 ３０１ 酸化膜 ３０２ ホトダイオードのｎ層のフェルミ準位 ３０３ バイパス領域のフェルミ準位 ３０４ 閾値電圧の電圧印加時のポテンシャル ３０５ 閾値電圧の電圧印加時のポテンシャル ６０８，６０９，９０８，９０９，１００８ ホトレジ
スト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 櫻井 克仁 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 上野 勇武 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 須川 成利 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (14)
- 【請求項１】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域内に第２導電型
の第２の領域と、該第２の領域と主表面との間にある第
１導電型の第３の領域とからなる光電変換部と、 該第１の領域内にあって第２導電型を有する第４の領
域と、 該光電変換部に蓄積された信号電荷を該第４の領域に
転送するための該第１の領域と、該第１の領域上の絶縁
膜と、該絶縁膜上の制御電極とからなる電荷転送部と、
を少なくとも有する固体撮像装置において、 前記光電変換部と前記電荷転送部は前記第２導電型を有
する第５の領域を介して接続されていることを特徴とす
る固体撮像装置。 - 【請求項２】 前記第５の領域が、前記電荷転送部の制
御電極が形成された後に不純物を導入して形成すること
を特徴とする請求項１記載の固体撮像装置。 - 【請求項３】 前記第５の領域は、少なくとも、前記電
荷転送部の制御電極をマスク材にして、前記第２導電型
を有する不純物をイオン注入法で導入する工程を含み形
成されることを特徴とする請求項１記載の固体撮像装
置。 - 【請求項４】 前記第５の領域は、少なくとも、前記電
荷転送部の制御電極をマスク材にして、前記第２導電型
を有する不純物をイオン注入角度を有したイオン注入法
で導入する工程を含み形成されることを特徴とする請求
項３記載の固体撮像装置。 - 【請求項５】 前記第５の領域は、少なくとも、前記電
荷転送部の制御電極と、前記電荷転送部の制御電極の側
面に設けたマスク手段をマスク材にして、前記第１導電
型を有する不純物をイオン注入法で導入する工程を含み
形成されることを特徴とする請求項１記載の固体撮像装
置。 - 【請求項６】 前記第２の領域と前記第５の領域は、少
なくとも、前記電荷転送部の制御電極をマスク材にし
て、前記第２導電型を有する不純物を同一のイオン注入
工程で形成されることを特徴とする請求項１記載の固体
撮像装置。 - 【請求項７】 前記第２の領域と前記第５の領域は、少
なくとも、前記電荷転送部の制御電極をマスク材にし
て、前記第２導電型を有する不純物を複数回のイオン注
入工程で形成されることを特徴とする請求項１記載の固
体撮像装置。 - 【請求項８】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域内に第２導電型
の第２の領域と、該第２の領域と主表面との間にある第
１導電型の第３の領域とからなる光電変換部と、 該第１の領域内にあって第２導電型を有する第４の領
域と、 該光電変換部に蓄積された信号電荷を該第４の領域に
転送するための該第１の領域と、該第１の領域上の絶縁
膜と、該絶縁膜上の制御電極とからなる電荷転送部と、
を少なくとも有する固体撮像装置において、 前記第２の領域が前記電荷転送部の制御電極をマスク材
にして、前記第２導電型を有する不純物をイオン注入す
る工程からなることを特徴とする固体撮像装置。 - 【請求項９】 前記電荷転送部の第１の領域は拡散浮遊
領域であり、該拡散浮遊領域に接続されるゲート電極を
有する増幅用ＭＯＳトランジスタを備えたことを特徴と
する請求項８に記載の固体撮像装置。 - 【請求項１０】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域と該第１の領域
内に第２導電型の第２の領域と、該第２の領域と主表面
との間にある第１導電型の第３の領域とからなる光電変
換部と、 前記第１の領域内にあって第２導電型を有する第４の領
域と、 前記光電変換部に蓄積された信号電荷を該第４の領域に
転送するための該第１の領域と、該第１の領域上の絶縁
膜と、該絶縁膜上の制御電極とからなる電荷転送部を有
する固体撮像装置の形成方法において、 前記光電変換部と前記電荷転送部との間に前記第２導電
型を有する第５の領域を形成することを特徴とする固体
撮像装置の形成方法。 - 【請求項１１】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域と、該第１の領
域内に第２導電型の第２の領域と、前記第２の領域と主
表面との間にある第１導電型の第３の領域とからなる光
電変換部と、 前記第１の領域内にあって第２導電型を有する第４の領
域と、 前記光電変換部に蓄積された信号電荷を前記第４の領域
に転送するための該第１の領域と、該第１の領域上の絶
縁膜と、該絶縁膜上の制御電極とからなる電荷転送部を
有する固体撮像装置の形成方法において、 前記第２の領域が前記電荷転送部の制御電極をマスク材
にして、前記第２導電型を有する不純物をイオン注入す
る工程から形成されることを特徴とする固体撮像装置の
形成方法。 - 【請求項１２】 前記イオン注入する工程は、イオン注
入角度を有してイオンを注入することを特徴とする請求
項１１に記載の固体撮像装置の形成方法。 - 【請求項１３】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域と、該第１の領
域内に第２導電型の第２の領域と、前記第２の領域と主
表面との間にある第１導電型の第３の領域とからなる光
電変換部と、 前記第１の領域内にあって第２導電型を有する第４の領
域と、 前記光電変換部に蓄積された信号電荷を前記第４の領域
に転送するための該第１の領域と、該第１の領域上の絶
縁膜と、該絶縁膜上の制御電極とからなる電荷転送部を
有し、 前記光電変換部と前記電荷転送部は前記第２導電型を有
する第５の領域を介して接続されている固体撮像装置の
形成方法において、 前記第２の領域と前記第５の領域は、少なくとも前記電
荷転送部の制御電極をマスク材にして、前記第２導電型
を有する不純物を複数回イオン注入する工程から形成さ
れることを特徴とする固体撮像装置の形成方法。 - 【請求項１４】 一主表面を含む半導体基板上にある第
１導電型の第１の領域と、該第１の領域と、該第１の領
域内に第２導電型の第２の領域と、前記第２の領域と主
表面との間にある第１導電型の第３の領域とからなる光
電変換部と、 前記第１の領域内にあって第２導電型を有する第４の領
域と、 前記光電変換部に蓄積された信号電荷を前記第４の領域
に転送するための前記第１の領域と、該第１の領域上の
絶縁膜と、該絶縁膜上の制御電極とからなる電荷転送部
とを有し、 前記光電変換部と前記電荷転送部は前記第２導電型を有
する第５の領域を介して接続されている固体撮像装置の
形成方法において、 前記第５の領域は、前記電荷転送部の制御電極と、前記
電荷転送部の制御電極の側面に設けたマスク手段をマス
ク材にして、前記第１導電型を有する不純物をイオン注
入することによって前記第３の領域を形成することによ
って形成されることを特徴とする固体撮像装置の形成方
法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070537A JPH11274454A (ja) | 1998-03-19 | 1998-03-19 | 固体撮像装置及びその形成方法 |
| US09/271,887 US6661459B1 (en) | 1998-03-19 | 1999-03-18 | Solid state image pickup device with LDD structure and reset transistor |
| EP08162529A EP1993137A3 (en) | 1998-03-19 | 1999-03-18 | Solid state image pickup manufacturing method |
| EP99302095.7A EP0948056B9 (en) | 1998-03-19 | 1999-03-18 | Solid state image pickup device and manufacturing method therefor |
| DE69940332T DE69940332D1 (de) | 1998-03-19 | 1999-03-18 | Festkörper-Bildaufnahmevorrichtung und deren Herstellungsverfahren |
| US10/622,540 US7274394B2 (en) | 1998-03-19 | 2003-07-21 | Solid state image pickup device and manufacturing method therefor |
| US11/773,731 US7705373B2 (en) | 1998-03-19 | 2007-07-05 | Solid state image pickup device and manufacturing method therefor |
| US12/716,488 US8138528B2 (en) | 1998-03-19 | 2010-03-03 | Solid state image pickup device and manufacturing method therefor |
| US13/364,601 US8395193B2 (en) | 1998-03-19 | 2012-02-02 | Solid state image pickup device and manufacturing method therefor |
| US13/753,682 US20130187199A1 (en) | 1998-03-19 | 2013-01-30 | Solid state image pickup device and manufacturing method therefor |
| US14/138,277 US9257479B2 (en) | 1998-03-19 | 2013-12-23 | Solid state image pickup device and manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10070537A JPH11274454A (ja) | 1998-03-19 | 1998-03-19 | 固体撮像装置及びその形成方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003129213A Division JP4185807B2 (ja) | 2003-05-07 | 2003-05-07 | Ｍｏｓ型固体撮像装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11274454A true JPH11274454A (ja) | 1999-10-08 |
Family
ID=13434392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10070537A Pending JPH11274454A (ja) | 1998-03-19 | 1998-03-19 | 固体撮像装置及びその形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (7) | US6661459B1 (ja) |
| EP (2) | EP1993137A3 (ja) |
| JP (1) | JPH11274454A (ja) |
| DE (1) | DE69940332D1 (ja) |
Cited By (27)
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