JP2003524345A - 分離記憶ノードを備えたフレームシャッターピクセル - Google Patents

分離記憶ノードを備えたフレームシャッターピクセル

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Abstract

(57)【要約】 フレームシャッター型素子には、記憶ノードが位置付けられる分離ウェルが設けられる。記憶ノードは、また光電子変換を防ぐため光遮蔽体により遮蔽される。

Description

【発明の詳細な説明】
【０００１】
【優先権情報】
本発明は、米国特許法第１１９条／第１２０条の下、２０００年２月２３日に
出願された仮出願番号６０／１８４，５０１号からの優先権を主張するものであ
る。
【０００２】
【発明の属する技術分野】
ＣＭＯＳ活性ピクセル画像センサーは、「回転」シャッターを用いて動作させ
ることが可能である。こうしたシャッターは、ピクセルの各列を読み出すことに
より動作し、そして、その個々の列をリセットし、また、その後に回転して読み
出し、またその後にはピクセルの次の列をリセットする。このため、各ピクセル
は読み出され、そして少々異なる時間でリセットされる。そのため、各ピクセル
は集積に関しては少々異なる時間を有する。高速写真などのいくつかの適用では
、このアプローチを用いて可能であるもの以上に、さらに時間の一致が求められ
ることがある。したがって、こうした他の適用においては、フレームシャッター
が使用される可能性がある。フレームシャッターモードでは、アレイ中の全ての
ピクセルが実質的に同一の集積開始時間と、集積停止時間とを有する。
【０００３】 ２つの転送ゲートを備えたフォトゲートピクセルを用いたフレームシャッター
技術を図１に示す。ブリッジ拡散は、フローティング拡散感知ノード（ＦＤ）か
らフォトゲート（ＰＧ）を分離する。そのため、そのフォトゲートにおける電荷
は集積され、また、個別にリセットされることになる。その電荷は記憶ノード１
１０に格納され、それはまた、個別にリセットされることになる。ブリッジ拡散
（ＢＤ２）は、その記憶ノードからフォトゲートを分離する。第２ブリッジ拡散
（ＢＤ１）は、リセット値Ｖａａからそのフォトゲートコレクション領域を分離
する。フォトゲートコレクション領域１００におけるその電荷値は、転送ゲート
１０５を経由して記憶ノード１１０に転送されることが可能である。
【０００４】 この分離により、全アレイにおける全てのフォトゲートの集積領域がグローバ
ルに刻時化されることが可能になる。したがって、同一タイミングが、そのアレ
イ中の複数ピクセルのそれぞれに対して存在する。また、その電荷は読み出しの
所望される時間まで保存される。これにより、能動ピクセルセンサーが列毎に読
み出すことができるようになり、それによって現在使用されているのと同じ読み
出し構造が可能なものとなる。
【０００５】
【発明が解決しようとする課題】
本出願は、その結果生じた構造においてより良好な画像品質を提供するために
、記憶ノードを分離する１つの新しい構造を教示する。
【０００６】
【発明の実施の形態】
本発明者らは、図１に図示されている従来からの技術では問題が起こることを
認識していた。この問題は、記憶ノード１１０による電荷コレクションから結果
的に生じる可能性がある。その記憶ノード１１０は、それ自体、小さなフォトダ
イオードのように挙動することが可能である。このように、その記憶ノード１１
０は、フォトゲート１００によっては集められない電荷のある種のものを集める
ことが可能である。この電荷は、全記憶および／または読取り時間の間に集めら
れる可能性がある。この集積は回転シャッター型を使用し、ピクセルのそれぞれ
の列に対する異なる読取り時間をもたらす。そのため、全記憶時間は典型的には
、所望されるフレームシャッター集積時間よりもずっと長いものになりうる。フ
ォトゲートのサイズは、より小さなピクセルサイズにするために縮小されるので
、この漏洩は画像スメアーに相当する可能性があり、またより厳密になるかもし
れない。
【０００７】 本システムによると、本明細書において開示されている実施態様に関しては、
その記憶ノードは保護領域の内側に置かれている。例えば、その記憶ノードは、
光電子的に誘導された信号を格納するノードであり、すなわち、電荷集積時間後
の光受容器からの電荷は、光遮蔽体により保護されているＮ型ウェル、例えば、
金属光遮蔽体の内側に置かれることが多い。その遮蔽体は、光誘導信号が記憶ノ
ードに格納された電荷量を生じないように防ぐという効果を有する。その遮蔽物
は、フォトンがそのＮウェル内にある電荷などの光電子信号に変換されないよう
に防いでいることになる。
【０００８】 Ｎウェル境界に拡散するピクセルの他の領域中で生成されるいずれの電荷も、
ウェルコンタクトの中に掃き出され、したがって、その記憶ノードには到達する
ことは決してない。もちろん、小さな漏洩信号は、まだ存在している可能性があ
る。その信号は、複数の反射の結果として、Ｎウェルに到達するフォトンから主
に生じる。漏洩信号は実質的には、従来からの種類のシステムと比較すると、減
少している。
【０００９】 図２Ａは、第１実施態様を図示している。図２Ａは、本実施態様のウェルの図
を図示しており、一方、図２Ｂは、本実施態様に関するトランジスターレベル回
路を図示している。図示されている図２Ａのピクセルは集積時のものであり、ま
た、光受容器２００とフローティング拡散感知ノード（ＦＤ）の両方ともリセッ
トされている。記憶ウェル２２０は、まだそのリセット値のままであり、リセッ
トウェル２３２におけるように、それが値Ｖrstである。
【００１０】 Ｎウェル２１０は、基板の中で、受容器、ここではフォトダイオード２００で
あるが、それから、記憶ウェル２２０を含むそのウェルを分離する。その分離さ
れたウェルには、リセット拡散２３２、２３４が含まれる。拡散２３４は、ＮＭ
ＯＳトランジスタ２２５を経由して作動される、フォトダイオードリセットであ
る。フローティング拡散リセットウェル２３２は、ＰＭＯＳトランジスタ２３０
を経由して作動される。
【００１１】 フォトダイオード２００は、標準的なｎ型のフォトダイオードである。これは
、２０２を経由して、ｎ型ウェル２１０内にあるＰ型ブリッジ拡散ノード２０５
に電気的に接続される。このブリッジ拡散は、そのフォトダイオードから電荷を
受け取る。
【００１２】 そのフォトダイオードは、ゲート２１５上の電圧を低下させることにより、リ
セットすることが可能である。これにより、フォトダイオードとブリッジ拡散ノ
ード２０５の両方とも、電圧Ｖrstにされる。そのリセットが取り除かれると、
フォトダイオード２００は、入射してくる光電子信号を集積することを開始する
。これにより、フォトダイオード２００と接続されたブリッジ拡散ノード２０５
の両方上の電圧が減少する。
【００１３】 集積期間の終わりに、サンプリングゲート２２５上の電圧を低下させることに
より、フォトダイオードとブリッジ拡散ウェル２０５上の信号が記憶Ｐ型ノード
２２０上でサンプリングされる。その電荷は、その相対的容量に比例して、フォ
トダイオードからその記憶ノードに転送される。後に、サンプルゲート２２５は
解放され、また、記憶ノード２２０は、サンプルゲート２２５により、ブリッジ
拡散２０５におけるいかなる光電子電流からも分離される。記憶ノード２２０は
また、Ｎウェルにより基板の中で光電子電流から分離される。
【００１４】 記憶ノード２２０にある格納された値は、ＣＭＯＳ活性ピクセルセンサー読取
りに関する伝統的な方法で読み出される。
【００１５】 読取り後、記憶ノード２２０は、リセットメモリーゲート２３０を用いて、ウ
ェル２３２におけるリセット値Ｖrstにリセットされる。格納された電圧は、以
下のようになる。すなわち、
【数１】
【００１６】 変換利得は、記憶ウェル２２０＋ブリッジ拡散２０５＋フォトダイオード２０
０の合計キャパシタンスに対する記憶容量の比に基づくものである。
【００１７】 実際には、各ピクセルに対する電荷注入を実質的に同一に保つことが重要であ
る。電荷注入は、サンプルゲート上の電圧とリセットゲートに向かう電圧の上昇
から結果的に生じさせることができる。制御信号のこの上昇と下降時間を正確に
制御することにより、この電荷注入が定常のまま留まっている状態を確保するこ
とができる。
【００１８】 １つの代替的な実施態様を図３に図示する。図３は、集積時間時単一ピクセル
のウェルの図を図示している。図３の実施態様では、フォトゲートが光受容器と
して使用される。
【００１９】 フォトゲート（ＰＧ）と、フローティング拡散感知ノード（ＦＤ）用の記憶ノ
ード３２０の両方とも、リセットされた。記憶ノード３２０は、図３にリセット
値で図示されている。
【００２０】 Ｎウェル３００は光遮蔽体３０５の下に位置しており、また、図２の実施態様
におけるように、記憶ノード３２０はＮウェルにより基板から分離されている。
本実施態様では、フォトゲート３１０はブリッジ拡散３１２に接続される。リセ
ット値Ｖrstに維持されているフォトゲートリセットウェル３１８に、ブリッジ
拡散とフォトゲートを接続するために、フォトゲートの値は、ＰＭＯＳゲート３
１５を活性化することによりリセットすることが可能である。同様に、ＰＭＯＳ
リセットメモリーゲート３２５を活性化し、また記憶ノードリセットウェル３２
７のリセット値にまで記憶ノード３２０を持っていくことにより、記憶ノードは
リセットされる。
【００２１】 本実施様態は、フォトゲート光受容器を使用することが可能である。このフォ
トゲートにより、図２に参照して説明されているように、電荷を、フォトダイオ
ードピクセルと同じ領域の上に集めることが可能となる。しかし、コレクション
領域のリセット時と、サンプリング時の両方の間に存在しているいかなる電荷を
も強制的にブリッジ拡散の中に入れられるために、フォトゲート上の電圧を低下
させることにより、ある種の状況では変換利得を増加させることも可能である。
これにより、光受容体のキャパシタンスは補償され、そのキャパシタンスは実際
に非常に有意なものになりうる。したがって、格納電圧は、以下のように考える
ことができる。すなわち、
【数２】
【００２２】 したがって、本システムは変換利得を増加させうる。しかし、フォトゲートは
、フォトダイオードよりも低い量子効率を有していることが多い。したがって、
第２実施態様のいずれかの長所は、量子効率という短所により相殺される可能性
がある。
【００２３】 図４に図示されているもう１つの実施態様では、分離されたウェル、光受容体
４０５に対しては第１ウェル４００が、また、読取り回路４３５に対しては第２
ウェル４３０が形成される。この素子は、電荷集積モードで図示されており、低
い電圧に応じて低い位置を有する。フォトゲート内にあるブリッジ拡散４１２の
１つの中に格納される電荷を形成するために、正孔はフォトゲート４０５下に集
積されうる。フォトゲートは、第１ウェル４１０に位置している。本実施態様で
は、フォトゲートは、第１Ｎウェル４１０中でリセットされる。フォトゲート値
をリセット値Ｖrstにまで持っていくために、ゲート４０８を活性化することに
よりフォトゲートはリセットされる。これは、ブリッジ拡散４１２と４１４だけ
ではなく、フォトゲート４０５内で電荷を掃き出す効果を有する。ブルーミング
防止ゲート４１３はまた、第１ウェル４１０内に位置付けることができる。
【００２４】 フォトゲートの出力は、配線４２０により、第２Ｎウェル４３０内にあるブリ
ッジ拡散４１４に接続される。その電荷は転送することが可能である。ブリッジ
拡散の中の値はまた、転送ゲート４５０により、フローティング拡散感知ノード
に転送することが可能である。記憶ノード４６０は、記憶ノードリセットゲート
４６５を活性化することにより、リセットウェル４７０の中の値にまで、個別に
リセットすることが可能である。
【００２５】 本実施態様では、ゲートはＰ型ＭＯＳ構造の形態にしてある。
【００２６】 このピクセルは、元のフォトゲートフレームシャッターと同様のやり方で動作
されるが、但し、Ｐ型トランジスタを考慮に入れて、信号は変換されている。そ
の変換利得は以下のとおりである。すなわち、
【数３】
【００２７】 上記第２実施態様におけるように、フォトゲートの使用により、量子効率が減
少する可能性があり、またそのため、そうでなければ得られる改善のいくつかが
相殺される可能性がある。
【００２８】 いくつかの実施態様のみしか上記には詳細に開示されていないが、他の変更例
は可能である。例えば、上記に開示されているように、光受容体は、詳細に開示
されているもの以外に、他の光受容器にすることが可能である。さらに、Ｎ型ゲ
ートとＰ型ゲートである半導体基板の感度は、逆にすることが可能である。言う
までもなく、Ｎ型ウェルはＰ型ウェルに取り換えることが可能である。
【００２９】 こうした変更例は全て、請求項内に包含されることが企図される。
【図面の簡単な説明】
これらと他のアスペクトが添付の図面を参照して詳細にここでは説明される。
すなわち、
【図１】 伝統的なフォトゲートフレームシャッターを示す。
【図２Ａ】 フォトダイオードを備えた分離記憶ノードを有する第１フレームシ
ャッターを示す。
【図２Ｂ】 フォトダイオードを備えた分離記憶ノードを有する第１フレームシ
ャッターを示す。
【図３】 フォトゲートを用いた分離記憶ノードを有する第２フレームシャッタ
ーを示す。
【図４】 デュアルウェルの実施態様を示す。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA10 AB01 BA14 CA03 CA07 DD04 DD12 FA06 FA14 FA33 FA38 GB11 5C024 CX12 CX54 GX03 GY35 GY38 GZ36 HX57

Claims (52)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板に形成された受光器と、 前記受光器から分離形成された少なくとも一個の記憶ノードを備え、前記受光
    器から光電誘導信号を受信できるよう選択的に接続され、前記半導体基板に形成
    された分離半導体ウェルとを備えた装置。
  2. 【請求項２】 さらに、前記記憶ノードを入射光から遮蔽するための光シールドを備えた請求
    項１に記載の装置。
  3. 【請求項３】 前記受光器に光ダイオードを備えた請求項２に記載の装置。
  4. 【請求項４】 前記受光器に光ゲートを備えた請求項２に記載の装置。
  5. 【請求項５】 さらに、前記分離半導体ウェルに、前記受光器から光電誘導信号を受信できる
    よう接続されたブリッジ拡散部と、前記ブリッジ拡散部と記憶ノードの間に接続
    され、前記光電誘導信号を前記ブリッジ拡散部から前記記憶ノードに接続するよ
    う動作する伝達ゲートとを備えた請求項１に記載の装置。
  6. 【請求項６】 さらに、前記分離半導体ウェルを入射光から遮蔽するための光シールドを備え
    た請求項５に記載の装置。
  7. 【請求項７】 前記半導体ウェルがＮ型ウェルであり、かつ前記伝達ゲートがＰ型ゲートであ
    る請求項６に記載の装置。
  8. 【請求項８】 前記受光器がＮ型ウェル式光ダイオードである請求項７に記載の装置。
  9. 【請求項９】 さらに、前記分離半導体ウェル内に記憶ノード用リセットウェルと、前記記憶
    ノード内の光電誘導信号をリセットするために、前記記憶ノード用リセットウェ
    ルを前記記憶ノードに接続するよう選択的に作動する記憶ノード用リセットゲー
    トとを備えた請求項６に記載の装置。
  10. 【請求項１０】 さらに、リセットレベルに設定された光学器リセット半導体ウェルと、前記光
    学器における値をリセットするために、前記光学器とブリッジ拡散部を光学器リ
    セット半導体ウェルに接続するよう選択的に作動する光学器リセットゲートとを
    備えた請求項９に記載の装置。
  11. 【請求項１１】 さらに、前記分離半導体ウェルが第１と第２のリセット構造とから成り、前記
    第１リセット構造が前記記憶ノードの値をリセットし、前記第２リセット構造が
    前記受光器の値をリセットするよう動作する請求項５に記載の装置。
  12. 【請求項１２】 さらに、前記分離半導体ウェルを入射光から遮蔽するための光シールドを備え
    た請求項１に記載の装置。
  13. 【請求項１３】 前記受光器が光ダイオードである請求項１１に記載の装置。
  14. 【請求項１４】 前記受光器が光ゲートであり、さらに、前記光ゲート内にその光ゲートの出力
    を遮断するブリッジ拡散部を備えた請求項１１に記載の装置。
  15. 【請求項１５】 さらに、前記光ゲートに接続されたブルーミング防止ゲートを備えた請求項１
    ４に記載の装置。
  16. 【請求項１６】 さらに、前記半導体基板に形成され、かつ、少なくとも前記受光器を含む第２
    の分離半導体ウェルを備えた請求項１２に記載の装置。
  17. 【請求項１７】 さらに、前記第２分離半導体ウェルに備わった受光器リセットウェルと、この
    光学器リセットウェルのリセットレベルを前記光学器へ結合させるよう選択的に
    作動する受光器伝達ゲートとを備えた請求項１６に記載の装置。
  18. 【請求項１８】 さらに、前記第２分離半導体ウェル内に配置されたブルーミング防止ゲートを
    備えた請求項１７に記載の装置。
  19. 【請求項１９】 さらに、前記分離半導体ウェル内の第１ブリッジ拡散部と、前記第２分離半導
    体ウェル内の第２ブリッジ拡散部とを備えた請求項１６に記載の装置。
  20. 【請求項２０】 さらに、前記分離半導体ウェルに配置された、リセットレベルを維持する記憶
    ノード用リセットウェルと、前記第１分離半導体ウェル内に配置され、前記記憶
    ノードを前記記憶ノード用リセットウェルのリセットレベルに選択的に結合させ
    るよう動作する記憶ノード用リセットゲートとを備えた請求項１９に記載の装置
    。
  21. 【請求項２１】 前記光電誘導信号が電荷である請求項２に記載の装置。
  22. 【請求項２２】 半導体基板上の受光器アレイの光電誘導信号を受信する工程と、 前記受光器アレイの各受光器の集積期間を同時に開始し、かつ、この集積期間
    において同時にできるよう受光器アレーの各受光器を制御する工程と、 各集積期間の終了時に、前記光電誘導信号を分離記憶ノードへ伝送できるよう
    受光器アレーの各受光器を制御する工程と、 前記集積期間外の期間中に、前記分離記憶ノードの電荷集積を防止する工程と
    を備えた方法。
  23. 【請求項２３】 前記防止工程が、前記半導体基板内の分離半導体ウェルに分離記憶ノードを形
    成する工程を備えた請求項２２に記載の方法。
  24. 【請求項２４】 前記防止工程が、さらに、前記分離記憶ノードを、少なくとも前記分離記憶ノ
    ードを蓋う光シールドで形成する工程を備えた請求項２３に記載の方法。
  25. 【請求項２５】 前記防止工程が、さらに、前記分離半導体ウェルを、前記半導体ウェルを蓋う
    光シールドで形成する工程とを備えた請求項２３に記載の方法。
  26. 【請求項２６】 前記防止工程が、さらに、前記分離記憶ノードを入射光から遮蔽する工程を備
    えた請求項２２に記載の方法。
  27. 【請求項２７】 さらに、前記記憶ノードの値をリセットする第１リセット動作を可能にさせる
    工程と、前記受光器の値をリセットする第２リセット動作を可能にさせる工程と
    を備えた請求項２５に記載の方法。
  28. 【請求項２８】 前記第１と第２のリセット動作がそれぞれ、前記分離半導体ウェル内のゲート
    を作動させる工程を含む請求項２７に記載の方法。
  29. 【請求項２９】 前記光電誘導信号が電荷を示す信号である請求項２８に記載の方法。
  30. 【請求項３０】 前記受光器に光ダイオードが備わる請求項２８に記載の方法。
  31. 【請求項３１】 前記受光器に光ゲートが備わる請求項２８に記載の方法。
  32. 【請求項３２】 さらに、前記受光器が特定量を超える光電誘導信号を受信することを防止する
    工程を備えた請求項２５に記載の方法。
  33. 【請求項３３】 さらに、前記アレイの複数の受光器それぞれに、第２の分離半導体ウェルを形
    成する工程を備えた請求項２５に記載の方法。
  34. 【請求項３４】 半導体基板と、 前記半導体基板に形成された受光器アレイとを備え、 前記アレイの各受光器は画素回路を形成し、各画素回路は、受光部と、この受
    光部から分離された分離記憶部とで構成されており、前記分離記憶部は、分離形
    成された第１半導体ウェル内に形成されており、 さらに前記分離第１半導体ウェルのそれぞれは、前記記憶部を入射光から遮蔽
    するための光シールド部と、リセットウェルと、前記記憶部を前記リセットウェ
    ルの値に選択的に結合することにより前記記憶部をリセットするように動作する
    第１ゲート部と、前記受光器の値を前記リセットウェルの値に選択的に結合する
    ことにより連携する受光器をリセットするように動作する第２ゲート部とを含む
    装置。
  35. 【請求項３５】 さらに、前記第１半導体ウェル内にブリッジ拡散部を備え、前記ブリッジ拡散
    部が、前記受光器に接続されており、かつ、前記光電誘導信号を前記ブリッジ拡
    散部から前記記憶部に結合させるように動作する、前記ブリッジ拡散部と前記記
    憶部間に接続されたサンプルゲートを備えた請求項３４に記載の装置。
  36. 【請求項３６】 前記受光器に光ゲートを備えた請求項３５に記載の装置。
  37. 【請求項３７】 前記受光器に光ダイオードを備えた請求項３４に記載の装置。
  38. 【請求項３８】 さらに、連携する受光器に接続されて、前記連携受光器が特定量を超える光電
    誘導信号を蓄積しないよう作動するブルーミング防止ゲートを備えた請求項３４
    に記載の装置。
  39. 【請求項３９】 前記光シールド部が金属製の光シールドである請求項３４に記載の装置。
  40. 【請求項４０】 前記分離第１半導体ウェルがＮ型ウェルである請求項３４に記載の装置。
  41. 【請求項４１】 半導体基板と、 前記半導体基板から遮断され、受光器を含む前記半導体基板内の第１半導体ウ
    ェルと、 前記第１半導体ウェルと分離形成され、前記半導体基板に配置されており、か
    つ、前記第１半導体ウェルの受光器から光電誘導信号を受信するために選択的に
    結合される記憶ノードを含む第２半導体ウェルとを備えた装置。
  42. 【請求項４２】 さらに、前記第２半導体ウェルに連携し、少なくとも前記第２半導体ウェルの
    一部を入射光から遮蔽する光シールドを備えた請求項４１に記載の装置。
  43. 【請求項４３】 さらに、前記第２半導体ウェル内に前記受光器と接続するブリッジ拡散部と、
    前記ブリッジ拡散部と前記記憶ノードとの間に接続され、前記ブリッジ拡散部か
    らの前記光電誘導信号を前記記憶ノードに結合するよう選択的に作動する伝達ゲ
    ートとを備えた請求項４１に記載の装置。
  44. 【請求項４４】 さらに、前記第２半導体ウェル内に配置され、前記記憶ノードの値をリセット
    するよう作動するリセット構造を備えた請求項４１に記載の装置。
  45. 【請求項４５】 前記リセット構造は、リセットレベルに設定されたリセットウェルと、前記リ
    セットウェルを前記記憶ノードに接続するよう作動するリセットゲートと含む請
    求項４４に記載の装置。
  46. 【請求項４６】 さらに、前記受光器の値をリセットするよう作動する受光器リセット構造を備
    えた請求項４１に記載の装置。
  47. 【請求項４７】 前記受光器リセット構造が前記第１半導体ウェル内に配置されている請求項４
    ６に記載の装置。
  48. 【請求項４８】 前記受光器リセット構造は、リセットレベルに設定されたリセットウェルと、
    前記リセットウェルと前記受光器の間に接続され、前記リセットウェルを前記受
    光器に接続するよう作動する受光器リセットゲートとを含む請求項４７に記載の
    装置。
  49. 【請求項４９】 前記受光器に光ゲートを備えた請求項４１に記載の装置。
  50. 【請求項５０】 半導体基板と、 前記半導体基板に配置された複数の画素とを備え、 前記複数の画素のそれぞれが、 （ａ）受光器と、 （ｂ）前記半導体ウェルを前記半導体基板から分離させる半導体形式で形成さ
    れた分離半導体ウェルとを有し、 前記分離半導体ウェルが、 （ｉ）前記分離半導体ウェルを入射光から遮蔽する光シールドと、 （ｉｉ）前記受光器から光電誘導信号を示す値を受信できるよう前記受光
    器に接続された受信ノードと、 （ｉｉｉ）前記受信ノードから分離された記憶ノードと、 （ｉｖ）前記受信ノードと前記記憶ノードの間に接続されており、前記受
    光器からの前記複数の画素のそれぞれの信号を前記複数の画素のそれぞれの記憶
    ノードにほぼ同時に伝送できるよう、前記複数の画素のそれぞれで動作する伝達
    ゲートとを備えており、 （ｃ）第１リセットゲートで前記受光器の値をリセット制御でき、第２リセッ
    トゲートで前記記憶ノードの値をリセット制御できるような、第１リセットゲー
    トと第２のリセットゲートとを備えた装置。
  51. 【請求項５１】 前記第１と第２のリセットゲートが、それぞれ前記分離半導体ウェル内に配置
    されている請求項５０に記載の装置。
  52. 【請求項５２】 前記第１と第２のリセットゲートのうちの１つが前記分離半導体ウェルに配置
    され、前記第１と第２のリセットゲートのうちの他の１つは前記半導体ウェルに
    配置されない請求項５０に記載の装置。
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