JP4402786B2 - アクティブ画素センサーとその制御方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、各画素と関連するアクティブ回路要素を有するアクティブ画素センサー（ＡＰＳ）と呼ばれるイメージャーとソリッドステート光センサーの分野に関するものであり、より具体的には相関二重サンプリング（ＣＤＳ）を使用するソリッドステートイメージャーに関するものである。
【０００２】
【従来の技術】
ＡＰＳは、ソリッドステートイメージャーであり、その中の各画素は典型的なソリッドステート画素要素を含む。このソリッドステート画素要素は、光走査手段と、リセット手段と、電荷−電圧変換手段と、さらに増幅器または増幅器の一部とを含む。画素内に集められた光電荷は、エリック フォスム(Eric Fossum)著、１９９３年７月発行の「アクティブ画素センサー(Active Pixel Sensors)：ＣＣＤは大き過ぎて役に立たないのか？(Are CCD's Dinosaurs?)」ＳＰＩＥ １９００−０８−８１９４−１１３３のような先行技術の文書に記載されているように、画素内で対応する電圧または電流に変換される。ＡＰＳ装置は、以下の方法で作動する。その方法は、エリック フォサム(Eric Fossum)著、１９９３年７月発行の「アクティブ画素センサー(Active Pixel Sensors)：ＣＣＤは大き過ぎて役に立たないのか？(Are CCD's Dinosaurs?)」ＳＰＩＥ １９００−０８−８１９４−１１３３と、アール．エイチ．ニクソン(R.H.Nixon)、エス．イー．ケメニー(S.E.Kemeny)、シー．オー．ステイラー(C.O.Staller)、イー．アール．フォサム(E.R.Fossum)著の「オンチップタイミング、制御および信号チェーンエレクトロニクス付きの１２８ｘ１２８ＣＭＯＳフォトダイオード型アクティブ画素センサー」とにおいて開示されているように、列選択信号を使用してイメージャーの各列または各行が選択され、読み出される。１９９５年のＳＰＩＥの会報２４１５巻「電荷結合素子とソリッドステート光センサーＶ」の論文３４にも同様のことが開示されている。アクティブ画素センサー内の行と列の選択は、記憶装置におけるワードとビットの選択と類似している。ここで、全行の選択は、ワードの選択と類似し、アクティブ画素センサーの列の１つを読み出すことは、該ワード内の単一ビットラインを選択すること、または使用可能にすることと類似している。従来の先行技術フォトゲート装置は、４トランジスタ（４Ｔ）デザインを使用する構造について開示し、ここで４トランジスタは、一般的にフォトゲート、行選択、リセット、ソースフォロアー増幅トランジスタである。この構造は、容易にＣＤＳを実行し、読み出しノイズが少ないという性能を有するＡＰＳ装置を生じるという利点があるものの、これらの４Ｔ画素には、フィルファクターが小さいという欠点がある。フィルファクターは、光センサーに割り当てられる画素面積の割合である。それぞれが関連する接点領域と信号バスとを有する。これらの接点領域は、各画素に配置され、接点領域は、必要とされる金属層のオーバーラップのために多大な画素面積を消費する。そして各画素においてこれらの接点領域を含むことにより、光検出器のために使用されることも可能な領域を使用するので、画素のフィルファクターは減少する。適切なタイミング信号とこれらの構成部品それぞれとの接続は、画素の行全体を横切る金属バスによって行われる。これらの金属バスは、光学的に不透明であり、光検出器の領域を画素ピッチに適合させるために、光検出器の領域をふさぐ。これも、画素のフィルファクターを減らす。フィルファクターが減少することによって、センサーの飽和信号と感度は弱くなる。これは、センサーのダイナミックレンジとフォトグラフィクスピード、つまり良好な画質を得るために重大な性能指標に不都合な影響を与える。
【０００３】
３トランジスタ（３Ｔ）ベースの画素を使用する先行技術の装置は、４Ｔ画素より高いフィルファクターを有するが、これらの３Ｔ画素は、容易にＣＤＳを実行できない。３トランジスタベース画素を使用するＣＤＳを実行するセンサーは、センサー上の各画素に関するリセットレベルを含むイメージフレームを通常最初に読み出し、記憶する。次に、信号フレームが捕捉され、読み出される。メモリーに記憶されたリセットレベルフレームは、インテグレーション(integration)の前に画素リセットレベルとして参照される画素信号レベルを提供するために、各画素において信号フレームから減算されなければならない。これは、イメージングシステムにおけるメモリーのエキストラフレームと、デジタル信号処理チェーンにおけるエキストラステップとを必要とし、システムのスピード、大きさ、およびコストに不都合な影響を与える。
【０００４】
典型的な先行技術のフォトゲートＡＰＳ画素が、図１（ａ）と１（ｂ）において図示されている。図１（ａ）における画素は、先行技術の４トランジスタ画素である。４トランジスタ画素は、フォトゲート光検出器（ＰＧ）およびトランスファートランジスタ（ＴＧ）と、フローティングディフュージョン（ＦＤ）と、リセットゲート（ＲＧ）付きのリセットトランジスタと、行選択ゲート付きの行選択トランジスタ（ＲＳＧ）と、ソースフォロアー入力信号トランジスタ（ＳＩＧ）とである。図１（ｂ）における画素も、先行技術の４トランジスタ画素であり、この場合ＴＧは、さらに独立したポリシリコンゲートも関連する接点も信号バスも必要ではない仮想ＴＧによって置き換えられる。しかしながら、４トランジスタを実行するために必要とされる面積のために、３トランジスタ画素と比較して画素のフィルファクターは小さくなる。
【０００５】
【発明が解決しようとする課題】
結局、フィルファクターを高くする代替の画素構造を設ける技術における必要性と、イメージデータのフレーム全体を捕捉し記憶する必要もなくＣＤＳを実行する性能を設ける必要性があることは明らかである。
【０００６】
【課題を解決するための手段】
本発明は、相関二重サンプリングを実行する性能を有する高いフィルファクターのフォトゲートアクティブ画素構造を提供する。独立した行選択トランジスタを除去しながら、４トランジスタ画素の機能を維持する。これは、同じ行に対する行選択信号のようなＰＧ制御信号を使用することによって行われる。本発明の好ましい実施態様は、電荷−電圧変換ノードとしてフローティングディフュージョン(floating diffusion)を使用し、リセットトランジスタのソースがフローティングディフュージョンである実施態様を特に想定している。さらに本発明は、フォトゲート制御バスに対する所定の第１信号と、リセットゲートと連絡する所定の第２信号とを使用し、それは、増幅器と出力信号列バスとを接続する所定の第１電位に、電荷−電圧変換ノードをリセットすることができる。
【０００７】
本発明は、複数の画素を有するアクティブ画素センサーを設けることによって上記の特徴を提供する。少なくとも１つの画素は、電荷−電圧変換ノードと動作的に接続されるフォトゲート光検出器と、電荷−電圧変換ノードと接続されるソースを有するリセットトランジスタと、リセット制御バスと接続されるリセットトランジスタのリセットゲートと、フォトゲートおよびフォトゲート制御バスと接続されるリセットトランジスタのドレインと、電荷−電圧変換ノードと動作的に接続される増幅器とを含む。
【０００８】
（本発明の有利な効果）
本発明は、３つのみのトランジスタを使用する真の相関二重サンプリング（ＣＤＳ）によって従来より高いフィルファクターを有するフォトゲートアクティブ画素センサーを提供する。得られる利点は、従来より高いフィルファクターと、低い一時的(temporal)ノイズである。欠点は、発見されていない。
【０００９】
【発明の実施の形態】
図２は、本発明によって考えられるようなアクティブ画素センサー（ＡＰＳ）用の３トランジスタフォトゲート画素構造の概略図である。図２において図示されている実施の形態は、本発明者が知っている最善のモードである。その他の物理的な実施の形態は、以下においてさらに議論されるように、図２において図示されている実施の形態の明らかな変形例であると分かる。図２（ａ）と２（ｂ）において図示されている画素１０は、非常に多くの行および列を有する画素のアレイ内の単一画素である。
【００１０】
図２（ａ）において図示されているように、画素１０は、フォトゲート光検出器１２（ＰＧ）およびトランスファーゲート（ＴＧ）２３と、フローティングディフュージョン（ＦＤ）２５と、リセットゲート１５（ＲＧ）付きのリセットトランジスタ１４と、行選択＋ＰＧ（ＲＳＰＧ）信号バス２６によってＰＧ１２と接続されるリセットトランジスタ１４のためのリセットドレイン１８と、ソースフォロアー入力信号トランジスタ２１（ＳＩＧ）とを含む。図２（ｂ）において、図示されている画素１０は、ＴＧ２３が仮想トランスファーゲート３５に置き換えられていることを除いて、図２（ａ）の画素と同一である。両方のケースにおいて、先行技術の画素の行選択トランジスタは、取り去られ、行選択プロセスは、別の方法で達成される。図２（ａ）と２（ｂ）の両方において、点線は、画素の領域について最小限の伝導帯を表す。空乏層においてバイアスがかけられたＰＧ１２が、図示されている。フローティングディフュージョンは、電荷を電圧に変換するフローティングゲートまたは別の容量性要素によって機能的に置き換え可能であることに注目すべきである。
【００１１】
図３について説明する。図３は、図２（ａ）および２（ｂ）において図示されている３トランジスタ画素の動作を説明するために使用されるタイミング図である。説明される画素の動作は、ＣＭＯＳアクティブ画素センサー装置の１行ごとの標準巻上げ動作の状況の下で、画素１０の全行に対して行うと理解すべきである。ＴＧ信号（図２（ａ）のトランスファーゲート２３および図２（ｂ）の仮想トランスファーゲート３５用）は、タイミング図に含まれていない。それは、これが、図２（ａ）のケースにおいて一般的に単一のＤＣレベルに保たれているためであり、また図２（ｂ）において画素に対して必要とされるＴＧ信号の適用例がないためである。ＴＧ２３と３５の静電電位は、一般的に大地電位より低いが、図２（ａ）と２（ｂ）において点線で示されているように空乏フォトゲート１２の電位より高い。最初に、リセットゲート１５は０Ｖであり、フォトゲート１２と、リセットゲート１４のドレイン１８は、一定の時間τ₀の期間、０Ｖまたはその他の適当な電位にパルスでセットされる。リセットトランジスタのドレイン１８と、フォトゲート１２とは、同じノードと電気的に接続されるので、行選択作用は、フォトゲート信号バスの応用で得られ、本発明のケースにおいて、それは行選択／フォトゲート信号バスである。期間τ₀に、行選択／フォトゲート信号バスおよびリセットゲート１５に与えられる信号の組合せは、フォトゲート１２からの全ての電子を空にする。
【００１２】
次に、期間τ₀の終わりに、リセットトランジスタ１４のドレイン１８に加えられる行選択／フォトゲート信号は、低く保たれたままで、リセットゲート１５にパルスが加えられ（ＲＧは高くなる）、信号トランジスタ（ＳＩＧ）２１を止めるため、したがってその行を「選択しない」ために、フローティングディフュージョン２５は、０Ｖ（またはドレイン１８をリセットするために加えられるレベルよって決定されるその他の適切な電位）にセットされる。
【００１３】
時刻τ₁において、行選択／フォトゲート信号は、高い電位（一般にＶＤＤ）に設定され、フォトゲート１２内において光電子のインテグレーション(integration)が生じるように、フォトゲート１２を空にする。
【００１４】
時刻τ₂において、つまり好ましいインテグレーション期間の終了直前において、リセットゲート１５は、フローティングディフュージョン２５をＶＤＤ以下にリセットするためにパルスが加えられて高くなる。フローティングディフュージョン２５のリセットによって、読み出すための画素（実際には、その行の全ての画素）を効果的に選択する信号トランジスタ（ＳＩＧ）２１は、始動する。このとき、センサーにおけるその他の全ての行がそのフローティングディフュージョンを０Ｖ以下にセットし、それによってそれらのＳＩＧトランジスタは停止し、したがってそれらの画素は列出力信号バス４５から切断される。フローティングディフュージョン２５のリセットレベルは、サンプルホールドリセット（ＳＨＲ）信号をオンおよびオフにパルスすることによって、コンデンサＣｒでサンプルホールドされる。
【００１５】
次に、時刻τ₃において、信号の変化は、行選択／フォトゲート信号を低くパルスすることによって、フォトゲート１２からフローティングディフュージョン２５へ移動する。リセットゲート１５は、０Ｖに保たれているので、これだけで信号電子は、フローティングディフュージョン２５へ移動する。フローティングディフュージョン２５で記憶される信号レベルは、ストローブＳＨＳによってコンデンサＣｓでサンプルホールドされる。そのときリセットトランジスタ１４のリセットゲート１５は作動するが、それに対してＲＳＰＧ（行選択／フォトゲート）は０Ｖであり、行を選択せずかつ次のフレームためにその行についてのインテグレーションを始める。Ｃｓで記憶された初期信号レベルは、画素ソースフォロアーオフセット信号をキャンセルするために、Ｃｒで記憶されたクランプレベルについて差動増幅器３２を通じて差別的に読み出される。
【００１６】
記載されている動作の説明から、この新しい３トランジスタフォトゲート画素構造は、リセットフレームを記憶する必要もなく、真のＣＤＳ出力信号を提供できることは明らかである。
【００１７】
図４は、同じ列内の画素１０のペアを説明する本発明の平面図である。両方の画素１０は、上記に記載されているように、行選択／フォトゲート信号バス２６と接続されるフォトゲート１２を有する。さらに両方の画素１０は、行選択／フォトゲート信号バス２６と接続されるリセットトランジスタ１４のドレイン１８も有する。上記に記載されているように、電荷は、フォトゲート１２の下に、蓄積され、フローティングディフュージョン（ＦＤ）２５へ動かされる。フローティングディフュージョン２５は、リセットトランジスタ１４のソースとして作用する。図３によって上記に記載されているように、画素１０の動作を制御するために、行選択／フォトゲート信号バス２６とともに、リセットゲート１５は作動する。
【００１８】
図１（ａ）において図示されているように、典型的な先行技術のフォトゲートＡＰＳ画素は、４つのトランジスタと、５つのバスとを含む。それに対して、図２（ｂ）における新しい画素構造は、３つのトランジスタと、４つのバスだけを含む。１つのトランジスタおよびバスと、関連する接点領域を除去することによって、光検出器に配分される画素領域がより大きくなる。このことにより、実質的に画素のフィルファクターは高くなり、結果として光の感度も高くなる。
【００１９】
先の説明は、本発明者にとって最も好ましい実施の形態を説明している。これらの実施の形態の変形例は、当業者にとって明らかであろう。したがって、本発明の範囲は、特許請求の範囲によって判断されるべきである。
【図面の簡単な説明】
【図１】 （ａ）と（ｂ）は、４トランジスタフォトゲートアクティブ画素センサーの画素に関する従来技術の構造である。
【図２】 （ａ）と（ｂ）は、３トランジスタフォトゲートアクティブ画素センサーの画素に関する新しい構造である。
【図３】 図２において図示されている画素の動作を説明するタイミング図である。
【図４】 本発明の平面図である。
【符号の説明】
１０…画素
１２…フォトゲート
１４…リセットトランジスタ
１５…リセットゲート
１８…リセットドレイン
２１…ソースフォロアートランジスタ
２３…トランスファーゲート
２５…フローティングディフュージョン
２６…行選択およびフォトゲート信号バス
３２…差動増幅器
３５…仮想トランスファーゲート
４５…列出力信号バス
ＳＨＳ…サンプルホールド信号トランジスタ
ＣＳ…信号記憶コンデンサ
ＳＨＲ…サンプルホールドリセットトランジスタ
ＣＲ…リセット記憶コンデンサ

Claims (3)

1. 複数の画素を有するアクティブ画素センサーであって、少なくとも１つの画素は、
   電荷−電圧変換ノードと接続されるフォトゲート光検出器と、
   前記電荷−電圧変換ノードと接続されるソースを有するリセットトランジスタと、
   リセット制御バスと接続される前記リセットトランジスタのリセットゲートと、フォトゲートおよびフォトゲート制御バスと接続される前記リセットトランジスタのドレインと、
   前記電荷−電圧変換ノードと接続される増幅器と
   を含むことを特徴とするアクティブ画素センサー。
2. 行が連続的に読み出されるように、行と列に配置される複数の画素を有するアクティブ画素センサーであって、少なくとも１つの画素は、
   前記電荷−電圧変換手段と接続される光検出器と、
   前記電荷−電圧変換手段と接続されるソースを備えるリセットトランジスタと、
   前記光検出器および前記リセットトランジスタのドレインとそれぞれ接続される第１信号バスと、前記リセットトランジスタのゲートと接続される第２信号バスと、
   前記電荷−電圧変換手段および前記リセットトランジスタのソースと接続されるゲートを備える増幅器とを含み、
   前記少なくとも１つの画素の中の１つの画素において、前記第１信号バスが低電圧信号を受け取り、前記第２信号バスが、同時に低電圧信号を受け取り、続けて高電圧信号を受け取ることにより、当該画素に接続される行は選択されない
   ことを特徴とするアクティブ画素センサー。
3. アクティブ画素センサーを制御する方法であって、前記アクティブ画素センサーは、行と列に配置される複数の画素を有し、少なくとも１つの画素は、電荷−電圧変換手段と接続される光検出器と、前記電荷−電圧変換手段と接続されるソースを備えるリセットトランジスタと、前記光検出器および前記リセットトランジスタのドレインとそれぞれ接続される第１信号バスと、前記リセットトランジスタのゲートと接続される第２信号バスと、前記電荷−電圧変換手段および前記リセットトランジスタのソースと接続されるゲートを備える増幅器とを含み、
   前記少なくとも１つの画素の中の１つの画素において、前記第１信号バスで低電圧信号を受け取り、前記第２信号バスで、同時に低電圧信号を受け取り、続けて高電圧信号を受け取るとき、当該画素に接続される行を選択しない
   方法。

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