JPH1084507A - 能動画素イメージセンサ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 単一画素リセットを有する能動画素センサお
よびその製法を提供する。 【解決手段】 能動画素イメージセンサは、一様な積分
時間、および独立の画素リセット、行、画素リセット
か、または列画素リセットのいずれかを備え、行および
列よりなるマトリックスに配列される複数の光検出素子
１１を有し、各光検出素子１１は、光検出素子１１を浮
動拡散１５に接続する伝達ゲート１３を有し、またさら
にリセットおよびクランプ・サンプル機能を有する。光
検出素子１１の各行に対するリセットトランジスタ２
７、３７は、各行をリセットするための所定の電圧を印
加できるゲート２６、３６を有し、また光検出素子の各
列に対するリセットトランジスタは、各列をリセットす
るための所定の電圧を印加できるゲートを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は広くは固体イメージ
センサの分野に関し、特に能動画素センサ（ＡＰＳ）に
関する。

【０００２】

【従来の技術】ＡＰＳは固体撮像子であり、その各画素
は感光手段、電荷を電圧に変換する手段、リセット手
段、および増幅器の全部または一部を備える。ＡＰＳ
は、単一５Ｖ電源操作、ｘ−ｙアドレス指定能力、およ
びオンチップ信号処理などの幾つかの点で、電荷結合素
子撮像子（ＣＣＤ）より有利である。

【０００３】ＡＰＳは固体撮像子であり、その各画素は
感光手段、電荷を電圧に変換する手段、リセット手段、
および増幅器の全部または一部を備える。画素のリセッ
トに使用される手法のために、ＡＰＳ素子は、撮像子の
各行および列が残りの各行または列とは異なる時間間隔
において積分され、リセットされ、それから読み出され
る様式で操作された。照明条件は一時的に変化する可能
性がありまた実際に変化するため、および情景の中の対
象も移動するため、この読み出し方法によって、結果と
して得られる撮像子の表現にラインアーティファクトが
生成することがある。このため、高質動画像または高質
静止画像が必要とされる用途においては、ＡＰＳ素子の
有用性が制約される。

【０００４】その上、この操作方法（１行を同時にリセ
ットし読み出す）は、素子の各列が別々のクランプ・サ
ンプル増幅器を有することが必要とされる。素子の製作
に使用される処理において実現されるこの増幅器の物理
的サイズによって、センサの画素サイズが制約されるこ
とがしばしばある。高解像度で画素が小さいＡＰＳ素子
を組み立てるためには、サブミクロンのＣＭＯＳ処理を
使用し、標準電荷結合素子（ＣＣＤ）センサと比較した
ときに同じ解像度および感度を有するＡＰＳ素子を実現
させることが必要である。ＡＰＳ素子の最小画素サイズ
は、通常は、使用される処理技術の最小態様サイズの１
５倍ないし２０倍であり、これに対してＣＣＤ素子の場
合は５倍ないし１０倍である。

【０００５】

【発明が解決しようとする課題】前述の説明から、ＡＰ
Ｓ素子の技術には、すべての画素を同時にリセットする
能力および一度にひとつずつの画素のリセットを選択的
に行う能力を与えるリセット機構を備える必要があるこ
とは明らかである。さらに、ＡＰＳ素子の技術には、各
画素について同時の等しい積分時間を与え、また１列当
たりではなく１素子当たりで単一のクランプ・サンプル
増幅器を使用することを可能とする回路設計が必要であ
る。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、行および列よりなるマトリックスに
配列される複数の光検出素子要素を有する能動画素イメ
ージセンサであって、前記各光検出素子は、前記光検出
素子を浮動拡散に接続する伝達ゲートおよび各行に対す
る前記浮動拡散をリセットするために印加される行リセ
ット信号を有し、前記能動画素イメージセンサは、所定
の行の任意の個別の浮動拡散をリセットするための前記
行リセット信号と共に印加される列リセット信号に接続
されるリセットトランジスタを備えることを特徴とす
る。

【０００７】また、第２の発明は、第１の発明におい
て、前記リセットトランジスタがリセット回路の一部で
あり、前記リセット回路は入力として前記列リセット信
号を有することを特徴とする。

【０００８】また、第３の発明は、行および列よりなる
マトリックスに配列される複数の光検出素子要素を有
し、前記各光検出素子は前記光検出素子を浮動拡散に接
続する伝達ゲートおよび各行に関する前記浮動拡散をリ
セットするために印加される行リセット信号を有する能
動画素イメージセンサを製造する方法であって、前記方
法は、所定の行の任意の個別の浮動拡散をリセットする
ための前記行リセット信号と共に印加される列リセット
信号に接続されるリセットトランジスタを備える工程を
含むことを特徴とする。

【０００９】

【発明の実施の形態】以下、図面に基づき本発明の実施
形態について説明する。

【００１０】本発明は、固体光センサおよび固体撮像子
の分野に関し、特に能動画素センサ（ＡＰＳ）と呼ばれ
る撮像子に関する。この撮像子は、新しい画素アーキテ
クチャ、および素子全体をリセット、１行を同時にリセ
ット、または任意の個別画素を別々にリセットする能力
を与える新しいリセット方法によって構成される。

【００１１】先行技術によるＡＰＳ画素を、図１に示
す。画素はアレイ（Ｘ−行およびＹ−列）に配列され、
イメージセンサを形成する。入射光によって、光検出素
子に電子が生成する。これらの電子は、ＳＩＧのゲート
に接続される浮動拡散に転送される。この信号は、所望
の行を選択し（行選択トランジスタのゲートに「オン電
圧」をかけることによって所望の行選択信号を作動させ
て）、次に各列信号を別々に選択することによって読み
出される。この信号レベルは、各列のボトムのクランプ
・サンプル回路のキャパシタに蓄積される。次に、適切
なオン電圧をリセットゲートにかけることによって、そ
の列に対するリセットが作動されて浮動拡散がリセット
される。次に、そのリセットレベルがクランプ・サンプ
ル回路の別のキャパシタに蓄積され、信号レベル間の差
を求めて、各画素にオフセット補償が与えられる。次い
で、各列が同じ積分時間を有する場合は、この操作全体
が、残りの列について繰り返される。

【００１２】本発明によって、すべての画素を同時に、
または画素を一度にひとつずつリセットする能力を有す
るリセット機構が提供される。この機構によって、同時
の等しい積分時間も各セルに与えられる。さらに、本発
明によるリセット機構によって、あらゆる列に対して別
々のクランプ・サンプル回路を要するのではなく、１素
子当たり単一のクランプ・サンプル回路を使用すること
が可能となる。新しい画素機構の二つの物理的実施形態
を、図２（Ａ）および（Ｂ）に示す。他の特定の物理的
実施形態を実現することは可能である。これらの二つは
説明のために選択された。

【００１３】第一のアーキテクチャ（図２（Ａ）に示
す）においては、画素は列リセットゲートを有する追加
リセットトランジスタを備える。図１に示す原型のリセ
ットゲートは、図２（Ａ）にみられるように、本発明に
おいては行リセットゲートである。先行技術の画素と比
較すると、この行リセットゲートは、追加リセットトラ
ンジスタを有する。このアーキテクチャにおいては、行
リセットゲートおよび列リセットゲートの両者は、画素
をリセットするためにこれらのゲートにかけなければな
らないオン電圧を有することが必要である。フレームリ
セットは、この電圧を行リセットゲートおよび列リセッ
トゲートに対する信号に同時にかけることによって実行
される。画素をひとつずつリセットすることは、列リセ
ットゲート信号のような列読み取り信号を使用すること
によって実行され、次に、画素の信号レベルが読み取ら
れた後に、行リセットゲートオン信号が利用される。そ
こで、信号レベルの読み取り直後に、その画素に対する
リセット信号は利用できるので、その行の他の画素をリ
セットすることなく、単一のクランプ・サンプル増幅器
を使用することができる。さらに、フレーム積分が実行
された。

【００１４】図２（Ｂ）に、別のアーキテクチャを示
し、この場合は、行リセットゲート信号はリセットトラ
ンジスタのドレインに利用され、また列リセットゲート
信号はリセットトランジスタのゲートに利用される。操
作は前述の操作と同じであるが、二つのトランジスタの
代わりにひとつのトランジスタが使用され、また図１に
示すアーキテクチャより小さい面積しか必要としない点
が異なる。先行技術の画素に対して、別々のディジタル
およびアナログＶＤＤバスを使用する場合は、図２
（Ｂ）に示すアーキテクチャは、先行技術の画素と同じ
数のトランジスタおよびバスを有することになるので、
画素をひとつずつリセットすることを実現するためにフ
ィル因子の損失は全く生じない。

【００１５】以下、発明の実施の形態をより詳細に説明
する。

【００１６】本発明は、固体光センサおよび固体撮像子
の分野に関し、特に能動画素センサ（ＡＰＳ）と呼ばれ
る撮像子に関する。この撮像子は、新しい画素アーキテ
クチャ、および素子全体をリセット、１行を同時にリセ
ット、または任意の個別画素を別々にリセットする能力
を与える新しいリセット方法によって構成される。

【００１７】先行技術によるＡＰＳ画素１０を、図１に
示す。画素１０は、光検出素子１１、伝達ゲート１３、
浮動拡散１５、リセットゲート１６を有するリセットト
ランジスタ１７、行選択ゲートを有する行選択トランジ
スタ１９、および信号トランジスタ５を備える。光検出
素子１１は、フォトダイオードまたはフォトゲートとす
ることができる。図１に示すような画素は、アレイ（Ｘ
−行およびＹ−列）に配列され、イメージセンサを形成
する。この素子の操作は、入射光が光検出素子に電子を
生成するような様式によって実施される。これらの電子
は、次に、所望の行に対する伝達ゲート１３を作動させ
ることによって、所望の行に対する浮動拡散に転送され
る。この信号は、所望の行を選択すること、およびオン
電圧を所望の行の行選択トランジスタ１９にかけて所望
の行選択トランジスタを作動させることによって読み出
される。この方法によって、マトリックスのあらゆる列
に対して、各行が別々に選択される。その他のすべての
行は、これらの行に対するそれぞれの行選択トランジス
タのゲートに適切な信号を与えることによって、「作動
されない」状態にある。したがって、特定の列を選択す
るときは（この操作の詳細は本発明とは関係ない）、そ
のラインに存在する信号は、どの行が選択されるか（す
なわち、行選択トランジスタが作動される行）によって
決められることになる。この信号レベルは各列のボトム
にあるクランプ・サンプル回路のキャパシタに蓄積され
る。信号レベルの蓄積が完了すると、次に、適切なオン
電圧をそれぞれのリセットトランジスタ１７のリセット
ゲート１６にかけることによって、浮動拡散１５がリセ
ットされる。これで、その行にある画素は全部リセット
される。次に、そのリセットレベルは、クランプ・サン
プル増幅器の別のキャパシタに蓄積され、信号レベル間
の差が求められ、各画素に対してオフセット補償が与え
られる。次に、この操作全体が、残りの行に対して繰り
返される。各行は同じ積分時間（リセットと転送との間
の経過時間）を有するが、他の行のそれぞれとは異なる
時点において積分される。

【００１８】本発明によって、すべての画素を同時にリ
セットする能力および一度にひとつずつの画素をリセッ
トする能力を与えるリセット手段が提供される。一度に
すべての画素をリセットする能力によって、各画素に対
する同時の等しい積分時間が可能となり、また１列当た
りではなく１素子当たりで単一のクランプ・サンプル回
路を使用することが可能となる。新しい画素アーキテク
チャの二つの物理的実施形態を、図２（Ａ）および
（Ｂ）に示す。他の特定の物理的実施形態を実現するこ
とは可能である。これらの二つは、説明のために選択さ
れた。

【００１９】図２（Ａ）を参照すると、本発明の具現と
しての能動画素センサの第一アーキテクチャ２０は、図
１に示すように、光検出素子１１、伝達ゲート１３、お
よび浮動拡散１５を備え、また、さらに、列リセットゲ
ート２８を有する追加リセットトランジスタを備えるこ
とが分かる。図１に示す先行技術による素子の原型のリ
セットトランジスタ１７は、本発明においては図２
（Ａ）に示すように、行リセットゲート２６を有する行
リセットトランジスタ２７として使用される。図示の実
施形態は、ひとつの行リセットゲート２６、およびあら
ゆる行に対する関連行リセットゲートバス２５、ならび
にあらゆる列に対応したバスを有するひとつの列リセッ
トゲート２８を有する。したがって、前述の先行技術に
よる画素と比較して、図２（Ａ）に示す実施形態におい
ては追加トランジスタが存在する。

【００２０】図２（Ａ）に示すアーキテクチャにおいて
は、行リセットゲート２６および列リセットゲート２８
の両者が、画素をリセットするためにこれらのゲートに
かけられるオン電圧を有することが必要である。フレー
ムリセットは、このオン電圧信号を行リセットゲート２
６および列リセットゲート２８の両方に同時にかけるこ
とによって実行される。次に、各画素は所定の時限につ
いて積分され、次いでその信号電子が浮動拡散に転送さ
れ、そこに蓄積される。読み出しは、読み出す必要のあ
る所望の行を選択し（すなわち、適切な行選択トランジ
スタ１９を作動させて）、次いで読み出す必要のある列
を選択することによって実行される。列選択信号は、列
リセットゲートオン信号として使用される。その信号レ
ベルは、素子のボトムにあるクランプ・サンプル回路の
キャパシタに蓄積される。読み取り中の列は、この増幅
器の入力に多重使用される。列信号が読み取られた後
で、列選択信号は依然として存在し、列リセットゲート
２６が作動され、画素がリセットされる。次に、このリ
セットレベルは、クランプ・サンプル増幅器の別のキャ
パシタに蓄積され、信号レベル間の差が求められる。次
いで、この同じ順序が、その行の残りの列について実施
され、それは他の画素はひとつもまだリセットされてい
ないためである。この画素ひとつずつのリセットは、列
読み取り信号である列リセットゲート信号によって実現
され、次に、画素の信号レベルが読み取られた後、行リ
セットゲートオン信号が利用される。

【００２１】信号レベルの読み取り直後に、その列の他
の画素をリセットすることなく、その画素に対するリセ
ット信号は利用できるので、単一のクランプ・サンプル
回路を使用することができる。さらにフレーム積分を実
現できた。

【００２２】図２（Ｂ）に、第二の好適なアーキテクチ
ャを示す。この場合は、能動画素センサ（ＡＰＳ）３０
は、リセットトランジスタ３７のドレインに与えられる
行リセットゲート信号３６を有し、また列リセットゲー
ト信号３８はリセットトランジスタ３７のゲートに与え
られる。操作は、図２（Ａ）について前述した操作と同
じであるが、二つのトランジスタの代わりにひとつのト
ランジスタが使用され、図１に示すアーキテクチャより
小さい面積しか必要としない点が異なる。先行技術の画
素について別々のディジタルおよびアナログＶＤＤバス
を使用するときは、図２（Ｂ）に示すアーキテクチャに
よって、追加能力が与えられるにも関わらず先行技術に
よる画素のフィル因子が維持される。

【００２３】以上、本発明を好適な実施形態を参照して
説明した。しかし、通常の当業者は、本発明の範囲を逸
脱することなく異形および変形を実現できることを認識
されたい。

【００２４】

【発明の効果】本発明は以下の利点を有する。すなわ
ち、本発明によって、すべての画素を同時にリセットす
る能力、および画素を一度にひとつずつリセットする能
力を与えるリセット手段が提供される。これによって、
各画素に対する同時の等しい積分時間が可能となり、ま
た１列当たりではなく１素子当たりで単一のクランプ・
サンプル増幅器を使用することが可能となる。

【図面の簡単な説明】

【図１】 先行技術の能動画素センサを示す線図であ
る。

【図２】 本発明の実施形態の説明図であり、（Ａ）は
単一画素リセットを使用する能動画素センサを示す図、
（Ｂ）は他の実施形態を示す図である。

【符号の説明】

５ 信号トランジスタ、１０ 先行技術のＡＰＳ、１１
光検出素子、１３伝達ゲート、１５ 浮動拡散、１６
リセットゲート、１７、２７、３７ リセットトラン
ジスタ、１９ 行選択トランジスタ、２０ 能動画素セ
ンサ（ＡＰＳ）、２５ 行リセットゲートバス、２６、
３６ 行リセットゲート、２８、３８列リセットゲー
ト、３０ ＡＰＳ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 行および列よりなるマトリックスに配列
   される複数の光検出素子要素を有する能動画素イメージ
   センサであって、前記各光検出素子は、前記光検出素子
   を浮動拡散に接続する伝達ゲートおよび各行に対する前
   記浮動拡散をリセットするために印加される行リセット
   信号を有し、前記能動画素イメージセンサは、 所定の行の任意の個別の浮動拡散をリセットするための
   前記行リセット信号と共に印加される列リセット信号に
   接続されるリセットトランジスタを備えることを特徴と
   する能動画素イメージセンサ。
2. 【請求項２】 請求項１に記載のセンサであって、前記
   リセットトランジスタがリセット回路の一部であり、前
   記リセット回路は入力として前記列リセット信号を有す
   ることを特徴とする能動画素イメージセンサ。
3. 【請求項３】 行および列よりなるマトリックスに配列
   される複数の光検出素子要素を有し、前記各光検出素子
   は前記光検出素子を浮動拡散に接続する伝達ゲートおよ
   び各行に関する前記浮動拡散をリセットするために印加
   される行リセット信号を有する能動画素イメージセンサ
   を製造する方法であって、前記方法は、 所定の行の任意の個別の浮動拡散をリセットするための
   前記行リセット信号と共に印加される列リセット信号に
   接続されるリセットトランジスタを備える工程を含むこ
   とを特徴とする能動画素イメージセンサ製造方法。