JP2000209504A - アクティブ画素センサ― - Google Patents
アクティブ画素センサ―Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
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Abstract
(57)【要約】
【課題】 相関二重サンプリング（ＣＤＳ）を実行する
能力を有する高いフィルファクターのフォトゲートアク
ティブ画素構造を提供する。 【解決手段】 独立した行選択トランジスタを除去しな
がら４つのトランジスタ画素の機能は維持される。これ
は、フォトゲートおよび行選択信号に対して同一の制御
信号を使用することによって行われる。本発明の好まし
い実施の形態は、フローティングディフュージョンを電
荷−電圧変換ノードとして使用し、リセットトランジス
タのソースがフローティングディフュージョンでありか
つリセットトランジスタのドレインがフォトゲート制御
バスと接続される実施の形態である。
能力を有する高いフィルファクターのフォトゲートアク
ティブ画素構造を提供する。 【解決手段】 独立した行選択トランジスタを除去しな
がら４つのトランジスタ画素の機能は維持される。これ
は、フォトゲートおよび行選択信号に対して同一の制御
信号を使用することによって行われる。本発明の好まし
い実施の形態は、フローティングディフュージョンを電
荷−電圧変換ノードとして使用し、リセットトランジス
タのソースがフローティングディフュージョンでありか
つリセットトランジスタのドレインがフォトゲート制御
バスと接続される実施の形態である。
Description
【０００１】
【発明の属する技術分野】本発明は、各画素と関連する
アクティブ回路要素を有するアクティブ画素センサー
（ＡＰＳ）と呼ばれるイメージャーとソリッドステート
光センサーの分野に関するものであり、より具体的には
相関二重サンプリング（ＣＤＳ）を使用するソリッドス
テートイメージャーに関するものである。
アクティブ回路要素を有するアクティブ画素センサー
（ＡＰＳ）と呼ばれるイメージャーとソリッドステート
光センサーの分野に関するものであり、より具体的には
相関二重サンプリング（ＣＤＳ）を使用するソリッドス
テートイメージャーに関するものである。
【０００２】
【従来の技術】ＡＰＳは、ソリッドステートイメージャ
ーであり、その中の各画素は典型的なソリッドステート
画素要素を含む。このソリッドステート画素要素は、光
走査手段と、リセット手段と、電荷−電圧変換手段と、
さらに増幅器または増幅器の一部とを含む。画素内に集
められた光電荷は、エリック フォスム(Eric Fossum)
著、１９９３年７月発行の「アクティブ画素センサー(A
ctive Pixel Sensors)：ＣＣＤは大き過ぎて役に立たな
いのか？(Are CCD's Dinosaurs?)」ＳＰＩＥ １９００
−０８−８１９４−１１３３のような先行技術の文書に
記載されているように、画素内で対応する電圧または電
流に変換される。ＡＰＳ装置は、以下の方法で作動す
る。その方法は、エリック フォサム(Eric Fossum)
著、１９９３年７月発行の「アクティブ画素センサー(A
ctive Pixel Sensors)：ＣＣＤは大き過ぎて役に立たな
いのか？(Are CCD's Dinosaurs?)」ＳＰＩＥ １９００
−０８−８１９４−１１３３と、アール．エイチ．ニク
ソン(R.H.Nixon)、エス．イー．ケメニー(S.E.Kemen
y)、シー．オー．ステイラー(C.O.Staller)、イー．ア
ール．フォサム(E.R.Fossum)著の「オンチップタイミン
グ、制御および信号チェーンエレクトロニクス付きの１
２８ｘ１２８ＣＭＯＳフォトダイオード型アクティブ画
素センサー」とにおいて開示されているように、列選択
信号を使用してイメージャーの各列または各行が選択さ
れ、読み出される。１９９５年のＳＰＩＥの会報２４１
５巻「電荷結合素子とソリッドステート光センサーＶ」
の論文３４にも同様のことが開示されている。アクティ
ブ画素センサー内の行と列の選択は、記憶装置における
ワードとビットの選択と類似している。ここで、全行の
選択は、ワードの選択と類似し、アクティブ画素センサ
ーの列の１つを読み出すことは、該ワード内の単一ビッ
トラインを選択すること、または使用可能にすることと
類似している。従来の先行技術フォトゲート装置は、４
トランジスタ（４Ｔ）デザインを使用する構造について
開示し、ここで４トランジスタは、一般的にフォトゲー
ト、行選択、リセット、ソースフォロアー増幅トランジ
スタである。この構造は、容易にＣＤＳを実行し、読み
出しノイズが少ないという性能を有するＡＰＳ装置を生
じるという利点があるものの、これらの４Ｔ画素には、
フィルファクターが小さいという欠点がある。フィルフ
ァクターは、光センサーに割り当てられる画素面積の割
合である。それぞれが関連する接点領域と信号バスとを
有する。これらの接点領域は、各画素に配置され、接点
領域は、必要とされる金属層のオーバーラップのために
多大な画素面積を消費する。そして各画素においてこれ
らの接点領域を含むことにより、光検出器のために使用
されることも可能な領域を使用するので、画素のフィル
ファクターは減少する。適切なタイミング信号とこれら
の構成部品それぞれとの接続は、画素の行全体を横切る
金属バスによって行われる。これらの金属バスは、光学
的に不透明であり、光検出器の領域を画素ピッチに適合
させるために、光検出器の領域をふさぐ。これも、画素
のフィルファクターを減らす。フィルファクターが減少
することによって、センサーの飽和信号と感度は弱くな
る。これは、センサーのダイナミックレンジとフォトグ
ラフィクスピード、つまり良好な画質を得るために重大
な性能指標に不都合な影響を与える。
ーであり、その中の各画素は典型的なソリッドステート
画素要素を含む。このソリッドステート画素要素は、光
走査手段と、リセット手段と、電荷−電圧変換手段と、
さらに増幅器または増幅器の一部とを含む。画素内に集
められた光電荷は、エリック フォスム(Eric Fossum)
著、１９９３年７月発行の「アクティブ画素センサー(A
ctive Pixel Sensors)：ＣＣＤは大き過ぎて役に立たな
いのか？(Are CCD's Dinosaurs?)」ＳＰＩＥ １９００
−０８−８１９４−１１３３のような先行技術の文書に
記載されているように、画素内で対応する電圧または電
流に変換される。ＡＰＳ装置は、以下の方法で作動す
る。その方法は、エリック フォサム(Eric Fossum)
著、１９９３年７月発行の「アクティブ画素センサー(A
ctive Pixel Sensors)：ＣＣＤは大き過ぎて役に立たな
いのか？(Are CCD's Dinosaurs?)」ＳＰＩＥ １９００
−０８−８１９４−１１３３と、アール．エイチ．ニク
ソン(R.H.Nixon)、エス．イー．ケメニー(S.E.Kemen
y)、シー．オー．ステイラー(C.O.Staller)、イー．ア
ール．フォサム(E.R.Fossum)著の「オンチップタイミン
グ、制御および信号チェーンエレクトロニクス付きの１
２８ｘ１２８ＣＭＯＳフォトダイオード型アクティブ画
素センサー」とにおいて開示されているように、列選択
信号を使用してイメージャーの各列または各行が選択さ
れ、読み出される。１９９５年のＳＰＩＥの会報２４１
５巻「電荷結合素子とソリッドステート光センサーＶ」
の論文３４にも同様のことが開示されている。アクティ
ブ画素センサー内の行と列の選択は、記憶装置における
ワードとビットの選択と類似している。ここで、全行の
選択は、ワードの選択と類似し、アクティブ画素センサ
ーの列の１つを読み出すことは、該ワード内の単一ビッ
トラインを選択すること、または使用可能にすることと
類似している。従来の先行技術フォトゲート装置は、４
トランジスタ（４Ｔ）デザインを使用する構造について
開示し、ここで４トランジスタは、一般的にフォトゲー
ト、行選択、リセット、ソースフォロアー増幅トランジ
スタである。この構造は、容易にＣＤＳを実行し、読み
出しノイズが少ないという性能を有するＡＰＳ装置を生
じるという利点があるものの、これらの４Ｔ画素には、
フィルファクターが小さいという欠点がある。フィルフ
ァクターは、光センサーに割り当てられる画素面積の割
合である。それぞれが関連する接点領域と信号バスとを
有する。これらの接点領域は、各画素に配置され、接点
領域は、必要とされる金属層のオーバーラップのために
多大な画素面積を消費する。そして各画素においてこれ
らの接点領域を含むことにより、光検出器のために使用
されることも可能な領域を使用するので、画素のフィル
ファクターは減少する。適切なタイミング信号とこれら
の構成部品それぞれとの接続は、画素の行全体を横切る
金属バスによって行われる。これらの金属バスは、光学
的に不透明であり、光検出器の領域を画素ピッチに適合
させるために、光検出器の領域をふさぐ。これも、画素
のフィルファクターを減らす。フィルファクターが減少
することによって、センサーの飽和信号と感度は弱くな
る。これは、センサーのダイナミックレンジとフォトグ
ラフィクスピード、つまり良好な画質を得るために重大
な性能指標に不都合な影響を与える。
【０００３】３トランジスタ（３Ｔ）ベースの画素を使
用する先行技術の装置は、４Ｔ画素より高いフィルファ
クターを有するが、これらの３Ｔ画素は、容易にＣＤＳ
を実行できない。３トランジスタベース画素を使用する
ＣＤＳを実行するセンサーは、センサー上の各画素に関
するリセットレベルを含むイメージフレームを通常最初
に読み出し、記憶する。次に、信号フレームが捕捉さ
れ、読み出される。メモリーに記憶されたリセットレベ
ルフレームは、インテグレーション(integration)の前
に画素リセットレベルとして参照される画素信号レベル
を提供するために、各画素において信号フレームから減
算されなければならない。これは、イメージングシステ
ムにおけるメモリーのエキストラフレームと、デジタル
信号処理チェーンにおけるエキストラステップとを必要
とし、システムのスピード、大きさ、およびコストに不
都合な影響を与える。
用する先行技術の装置は、４Ｔ画素より高いフィルファ
クターを有するが、これらの３Ｔ画素は、容易にＣＤＳ
を実行できない。３トランジスタベース画素を使用する
ＣＤＳを実行するセンサーは、センサー上の各画素に関
するリセットレベルを含むイメージフレームを通常最初
に読み出し、記憶する。次に、信号フレームが捕捉さ
れ、読み出される。メモリーに記憶されたリセットレベ
ルフレームは、インテグレーション(integration)の前
に画素リセットレベルとして参照される画素信号レベル
を提供するために、各画素において信号フレームから減
算されなければならない。これは、イメージングシステ
ムにおけるメモリーのエキストラフレームと、デジタル
信号処理チェーンにおけるエキストラステップとを必要
とし、システムのスピード、大きさ、およびコストに不
都合な影響を与える。
【０００４】典型的な先行技術のフォトゲートＡＰＳ画
素が、図１（ａ）と１（ｂ）において図示されている。
図１（ａ）における画素は、先行技術の４トランジスタ
画素である。４トランジスタ画素は、フォトゲート光検
出器（ＰＧ）およびトランスファートランジスタ（Ｔ
Ｇ）と、フローティングディフュージョン（ＦＤ）と、
リセットゲート（ＲＧ）付きのリセットトランジスタ
と、行選択ゲート付きの行選択トランジスタ（ＲＳＧ）
と、ソースフォロアー入力信号トランジスタ（ＳＩＧ）
とである。図１（ｂ）における画素も、先行技術の４ト
ランジスタ画素であり、この場合ＴＧは、さらに独立し
たポリシリコンゲートも関連する接点も信号バスも必要
ではない仮想ＴＧによって置き換えられる。しかしなが
ら、４トランジスタを実行するために必要とされる面積
のために、３トランジスタ画素と比較して画素のフィル
ファクターは小さくなる。
素が、図１（ａ）と１（ｂ）において図示されている。
図１（ａ）における画素は、先行技術の４トランジスタ
画素である。４トランジスタ画素は、フォトゲート光検
出器（ＰＧ）およびトランスファートランジスタ（Ｔ
Ｇ）と、フローティングディフュージョン（ＦＤ）と、
リセットゲート（ＲＧ）付きのリセットトランジスタ
と、行選択ゲート付きの行選択トランジスタ（ＲＳＧ）
と、ソースフォロアー入力信号トランジスタ（ＳＩＧ）
とである。図１（ｂ）における画素も、先行技術の４ト
ランジスタ画素であり、この場合ＴＧは、さらに独立し
たポリシリコンゲートも関連する接点も信号バスも必要
ではない仮想ＴＧによって置き換えられる。しかしなが
ら、４トランジスタを実行するために必要とされる面積
のために、３トランジスタ画素と比較して画素のフィル
ファクターは小さくなる。
【０００５】結局、フィルファクターを高くする代替の
画素構造を設ける技術における必要性と、イメージデー
タのフレーム全体を捕捉し記憶する必要もなくＣＤＳを
実行する性能を設ける必要性があることは明らかであ
る。
画素構造を設ける技術における必要性と、イメージデー
タのフレーム全体を捕捉し記憶する必要もなくＣＤＳを
実行する性能を設ける必要性があることは明らかであ
る。
【０００６】
【発明が解決しようとする課題】本発明は、相関二重サ
ンプリングを実行する性能を有する高いフィルファクタ
ーのフォトゲートアクティブ画素構造を提供する。独立
した行選択トランジスタを除去しながら、４トランジス
タ画素の機能を維持する。これは、同じ行に対する行選
択信号のようなＰＧ制御信号を使用することによって行
われる。本発明の好ましい実施態様は、電荷−電圧変換
ノードとしてフローティングディフュージョン(floatin
g diffusion)を使用し、リセットトランジスタのソース
がフローティングディフュージョンである実施態様を特
に想定している。さらに本発明は、フォトゲート制御バ
スに対する所定の第１信号と、リセットゲートと連絡す
る所定の第２信号とを使用し、それは、増幅器と出力信
号列バスとを接続する所定の第１電位に、電荷−電圧変
換ノードをリセットすることができる。
ンプリングを実行する性能を有する高いフィルファクタ
ーのフォトゲートアクティブ画素構造を提供する。独立
した行選択トランジスタを除去しながら、４トランジス
タ画素の機能を維持する。これは、同じ行に対する行選
択信号のようなＰＧ制御信号を使用することによって行
われる。本発明の好ましい実施態様は、電荷−電圧変換
ノードとしてフローティングディフュージョン(floatin
g diffusion)を使用し、リセットトランジスタのソース
がフローティングディフュージョンである実施態様を特
に想定している。さらに本発明は、フォトゲート制御バ
スに対する所定の第１信号と、リセットゲートと連絡す
る所定の第２信号とを使用し、それは、増幅器と出力信
号列バスとを接続する所定の第１電位に、電荷−電圧変
換ノードをリセットすることができる。
【０００７】
【課題を解決するための手段】本発明は、複数の画素を
有するアクティブ画素センサーを設けることによって上
記の特徴を提供する。少なくとも１つの画素は、電荷−
電圧変換ノードと動作的に接続されるフォトゲート光検
出器と、電荷−電圧変換ノードと接続されるソースを有
するリセットトランジスタと、リセット制御バスと接続
されるリセットトランジスタのリセットゲートと、フォ
トゲートおよびフォトゲート制御バスと接続されるリセ
ットトランジスタのドレインと、電荷−電圧変換ノード
と動作的に接続される増幅器とを含む。
有するアクティブ画素センサーを設けることによって上
記の特徴を提供する。少なくとも１つの画素は、電荷−
電圧変換ノードと動作的に接続されるフォトゲート光検
出器と、電荷−電圧変換ノードと接続されるソースを有
するリセットトランジスタと、リセット制御バスと接続
されるリセットトランジスタのリセットゲートと、フォ
トゲートおよびフォトゲート制御バスと接続されるリセ
ットトランジスタのドレインと、電荷−電圧変換ノード
と動作的に接続される増幅器とを含む。
【０００８】（本発明の有利な効果）本発明は、３つの
みのトランジスタを使用する真の相関二重サンプリング
（ＣＤＳ）によって従来より高いフィルファクターを有
するフォトゲートアクティブ画素センサーを提供する。
得られる利点は、従来より高いフィルファクターと、低
い一時的(temporal)ノイズである。欠点は、発見されて
いない。
みのトランジスタを使用する真の相関二重サンプリング
（ＣＤＳ）によって従来より高いフィルファクターを有
するフォトゲートアクティブ画素センサーを提供する。
得られる利点は、従来より高いフィルファクターと、低
い一時的(temporal)ノイズである。欠点は、発見されて
いない。
【０００９】
【発明の実施の形態】図２は、本発明によって考えられ
るようなアクティブ画素センサー（ＡＰＳ）用の３トラ
ンジスタフォトゲート画素構造の概略図である。図２に
おいて図示されている実施の形態は、本発明者が知って
いる最善のモードである。その他の物理的な実施の形態
は、以下においてさらに議論されるように、図２におい
て図示されている実施の形態の明らかな変形例であると
分かる。図２（ａ）と２（ｂ）において図示されている
画素１０は、非常に多くの行および列を有する画素のア
レイ内の単一画素である。
るようなアクティブ画素センサー（ＡＰＳ）用の３トラ
ンジスタフォトゲート画素構造の概略図である。図２に
おいて図示されている実施の形態は、本発明者が知って
いる最善のモードである。その他の物理的な実施の形態
は、以下においてさらに議論されるように、図２におい
て図示されている実施の形態の明らかな変形例であると
分かる。図２（ａ）と２（ｂ）において図示されている
画素１０は、非常に多くの行および列を有する画素のア
レイ内の単一画素である。
【００１０】図２（ａ）において図示されているよう
に、画素１０は、フォトゲート光検出器１２（ＰＧ）お
よびトランスファーゲート（ＴＧ）２３と、フローティ
ングディフュージョン（ＦＤ）２５と、リセットゲート
１５（ＲＧ）付きのリセットトランジスタ１４と、行選
択＋ＰＧ（ＲＳＰＧ）信号バス２６によってＰＧ１２と
接続されるリセットトランジスタ１４のためのリセット
ドレイン１８と、ソースフォロアー入力信号トランジス
タ２１（ＳＩＧ）とを含む。図２（ｂ）において、図示
されている画素１０は、ＴＧ２３が仮想トランスファー
ゲート３５に置き換えられていることを除いて、図２
（ａ）の画素と同一である。両方のケースにおいて、先
行技術の画素の行選択トランジスタは、取り去られ、行
選択プロセスは、別の方法で達成される。図２（ａ）と
２（ｂ）の両方において、点線は、画素の領域について
最小限の伝導帯を表す。空乏層においてバイアスがかけ
られたＰＧ１２が、図示されている。フローティングデ
ィフュージョンは、電荷を電圧に変換するフローティン
グゲートまたは別の容量性要素によって機能的に置き換
え可能であることに注目すべきである。
に、画素１０は、フォトゲート光検出器１２（ＰＧ）お
よびトランスファーゲート（ＴＧ）２３と、フローティ
ングディフュージョン（ＦＤ）２５と、リセットゲート
１５（ＲＧ）付きのリセットトランジスタ１４と、行選
択＋ＰＧ（ＲＳＰＧ）信号バス２６によってＰＧ１２と
接続されるリセットトランジスタ１４のためのリセット
ドレイン１８と、ソースフォロアー入力信号トランジス
タ２１（ＳＩＧ）とを含む。図２（ｂ）において、図示
されている画素１０は、ＴＧ２３が仮想トランスファー
ゲート３５に置き換えられていることを除いて、図２
（ａ）の画素と同一である。両方のケースにおいて、先
行技術の画素の行選択トランジスタは、取り去られ、行
選択プロセスは、別の方法で達成される。図２（ａ）と
２（ｂ）の両方において、点線は、画素の領域について
最小限の伝導帯を表す。空乏層においてバイアスがかけ
られたＰＧ１２が、図示されている。フローティングデ
ィフュージョンは、電荷を電圧に変換するフローティン
グゲートまたは別の容量性要素によって機能的に置き換
え可能であることに注目すべきである。
【００１１】図３について説明する。図３は、図２
（ａ）および２（ｂ）において図示されている３トラン
ジスタ画素の動作を説明するために使用されるタイミン
グ図である。説明される画素の動作は、ＣＭＯＳアクテ
ィブ画素センサー装置の１行ごとの標準巻上げ動作の状
況の下で、画素１０の全行に対して行うと理解すべきで
ある。ＴＧ信号（図２（ａ）のトランスファーゲート２
３および図２（ｂ）の仮想トランスファーゲート３５
用）は、タイミング図に含まれていない。それは、これ
が、図２（ａ）のケースにおいて一般的に単一のＤＣレ
ベルに保たれているためであり、また図２（ｂ）におい
て画素に対して必要とされるＴＧ信号の適用例がないた
めである。ＴＧ２３と３５の静電電位は、一般的に大地
電位より低いが、図２（ａ）と２（ｂ）において点線で
示されているように空乏フォトゲート１２の電位より高
い。最初に、リセットゲート１５は０Ｖであり、フォト
ゲート１２と、リセットゲート１４のドレイン１８は、
一定の時間τ0の期間、０Ｖまたはその他の適当な電位
にパルスでセットされる。リセットトランジスタのドレ
イン１８と、フォトゲート１２とは、同じノードと電気
的に接続されるので、行選択作用は、フォトゲート信号
バスの応用で得られ、本発明のケースにおいて、それは
行選択／フォトゲート信号バスである。期間τ0に、行
選択／フォトゲート信号バスおよびリセットゲート１５
に与えられる信号の組合せは、フォトゲート１２からの
全ての電子を空にする。
（ａ）および２（ｂ）において図示されている３トラン
ジスタ画素の動作を説明するために使用されるタイミン
グ図である。説明される画素の動作は、ＣＭＯＳアクテ
ィブ画素センサー装置の１行ごとの標準巻上げ動作の状
況の下で、画素１０の全行に対して行うと理解すべきで
ある。ＴＧ信号（図２（ａ）のトランスファーゲート２
３および図２（ｂ）の仮想トランスファーゲート３５
用）は、タイミング図に含まれていない。それは、これ
が、図２（ａ）のケースにおいて一般的に単一のＤＣレ
ベルに保たれているためであり、また図２（ｂ）におい
て画素に対して必要とされるＴＧ信号の適用例がないた
めである。ＴＧ２３と３５の静電電位は、一般的に大地
電位より低いが、図２（ａ）と２（ｂ）において点線で
示されているように空乏フォトゲート１２の電位より高
い。最初に、リセットゲート１５は０Ｖであり、フォト
ゲート１２と、リセットゲート１４のドレイン１８は、
一定の時間τ0の期間、０Ｖまたはその他の適当な電位
にパルスでセットされる。リセットトランジスタのドレ
イン１８と、フォトゲート１２とは、同じノードと電気
的に接続されるので、行選択作用は、フォトゲート信号
バスの応用で得られ、本発明のケースにおいて、それは
行選択／フォトゲート信号バスである。期間τ0に、行
選択／フォトゲート信号バスおよびリセットゲート１５
に与えられる信号の組合せは、フォトゲート１２からの
全ての電子を空にする。
【００１２】次に、期間τ0の終わりに、リセットトラ
ンジスタ１４のドレイン１８に加えられる行選択／フォ
トゲート信号は、低く保たれたままで、リセットゲート
１５にパルスが加えられ（ＲＧは高くなる）、信号トラ
ンジスタ（ＳＩＧ）２１を止めるため、したがってその
行を「選択しない」ために、フローティングディフュー
ジョン２５は、０Ｖ（またはドレイン１８をリセットす
るために加えられるレベルよって決定されるその他の適
切な電位）にセットされる。
ンジスタ１４のドレイン１８に加えられる行選択／フォ
トゲート信号は、低く保たれたままで、リセットゲート
１５にパルスが加えられ（ＲＧは高くなる）、信号トラ
ンジスタ（ＳＩＧ）２１を止めるため、したがってその
行を「選択しない」ために、フローティングディフュー
ジョン２５は、０Ｖ（またはドレイン１８をリセットす
るために加えられるレベルよって決定されるその他の適
切な電位）にセットされる。
【００１３】時刻τ1において、行選択／フォトゲート
信号は、高い電位（一般にＶＤＤ）に設定され、フォト
ゲート１２内において光電子のインテグレーション(int
egration)が生じるように、フォトゲート１２を空にす
る。
信号は、高い電位（一般にＶＤＤ）に設定され、フォト
ゲート１２内において光電子のインテグレーション(int
egration)が生じるように、フォトゲート１２を空にす
る。
【００１４】時刻τ2において、つまり好ましいインテ
グレーション期間の終了直前において、リセットゲート
１５は、フローティングディフュージョン２５をＶＤＤ
以下にリセットするためにパルスが加えられて高くな
る。フローティングディフュージョン２５のリセットに
よって、読み出すための画素（実際には、その行の全て
の画素）を効果的に選択する信号トランジスタ（ＳＩ
Ｇ）２１は、始動する。このとき、センサーにおけるそ
の他の全ての行がそのフローティングディフュージョン
を０Ｖ以下にセットし、それによってそれらのＳＩＧト
ランジスタは停止し、したがってそれらの画素は列出力
信号バス４５から切断される。フローティングディフュ
ージョン２５のリセットレベルは、サンプルホールドリ
セット（ＳＨＲ）信号をオンおよびオフにパルスするこ
とによって、コンデンサＣｒでサンプルホールドされ
る。
グレーション期間の終了直前において、リセットゲート
１５は、フローティングディフュージョン２５をＶＤＤ
以下にリセットするためにパルスが加えられて高くな
る。フローティングディフュージョン２５のリセットに
よって、読み出すための画素（実際には、その行の全て
の画素）を効果的に選択する信号トランジスタ（ＳＩ
Ｇ）２１は、始動する。このとき、センサーにおけるそ
の他の全ての行がそのフローティングディフュージョン
を０Ｖ以下にセットし、それによってそれらのＳＩＧト
ランジスタは停止し、したがってそれらの画素は列出力
信号バス４５から切断される。フローティングディフュ
ージョン２５のリセットレベルは、サンプルホールドリ
セット（ＳＨＲ）信号をオンおよびオフにパルスするこ
とによって、コンデンサＣｒでサンプルホールドされ
る。
【００１５】次に、時刻τ3において、信号の変化は、
行選択／フォトゲート信号を低くパルスすることによっ
て、フォトゲート１２からフローティングディフュージ
ョン２５へ移動する。リセットゲート１５は、０Ｖに保
たれているので、これだけで信号電子は、フローティン
グディフュージョン２５へ移動する。フローティングデ
ィフュージョン２５で記憶される信号レベルは、ストロ
ーブＳＨＳによってコンデンサＣｓでサンプルホールド
される。そのときリセットトランジスタ１４のリセット
ゲート１５は作動するが、それに対してＲＳＰＧ（行選
択／フォトゲート）は０Ｖであり、行を選択せずかつ次
のフレームためにその行についてのインテグレーション
を始める。Ｃｓで記憶された初期信号レベルは、画素ソ
ースフォロアーオフセット信号をキャンセルするため
に、Ｃｒで記憶されたクランプレベルについて差動増幅
器３２を通じて差別的に読み出される。
行選択／フォトゲート信号を低くパルスすることによっ
て、フォトゲート１２からフローティングディフュージ
ョン２５へ移動する。リセットゲート１５は、０Ｖに保
たれているので、これだけで信号電子は、フローティン
グディフュージョン２５へ移動する。フローティングデ
ィフュージョン２５で記憶される信号レベルは、ストロ
ーブＳＨＳによってコンデンサＣｓでサンプルホールド
される。そのときリセットトランジスタ１４のリセット
ゲート１５は作動するが、それに対してＲＳＰＧ（行選
択／フォトゲート）は０Ｖであり、行を選択せずかつ次
のフレームためにその行についてのインテグレーション
を始める。Ｃｓで記憶された初期信号レベルは、画素ソ
ースフォロアーオフセット信号をキャンセルするため
に、Ｃｒで記憶されたクランプレベルについて差動増幅
器３２を通じて差別的に読み出される。
【００１６】記載されている動作の説明から、この新し
い３トランジスタフォトゲート画素構造は、リセットフ
レームを記憶する必要もなく、真のＣＤＳ出力信号を提
供できることは明らかである。
い３トランジスタフォトゲート画素構造は、リセットフ
レームを記憶する必要もなく、真のＣＤＳ出力信号を提
供できることは明らかである。
【００１７】図４は、同じ列内の画素１０のペアを説明
する本発明の平面図である。両方の画素１０は、上記に
記載されているように、行選択／フォトゲート信号バス
２６と接続されるフォトゲート１２を有する。さらに両
方の画素１０は、行選択／フォトゲート信号バス２６と
接続されるリセットトランジスタ１４のドレイン１８も
有する。上記に記載されているように、電荷は、フォト
ゲート１２の下に、蓄積され、フローティングディフュ
ージョン（ＦＤ）２５へ動かされる。フローティングデ
ィフュージョン２５は、リセットトランジスタ１４のソ
ースとして作用する。図３によって上記に記載されてい
るように、画素１０の動作を制御するために、行選択／
フォトゲート信号バス２６とともに、リセットゲート１
５は作動する。
する本発明の平面図である。両方の画素１０は、上記に
記載されているように、行選択／フォトゲート信号バス
２６と接続されるフォトゲート１２を有する。さらに両
方の画素１０は、行選択／フォトゲート信号バス２６と
接続されるリセットトランジスタ１４のドレイン１８も
有する。上記に記載されているように、電荷は、フォト
ゲート１２の下に、蓄積され、フローティングディフュ
ージョン（ＦＤ）２５へ動かされる。フローティングデ
ィフュージョン２５は、リセットトランジスタ１４のソ
ースとして作用する。図３によって上記に記載されてい
るように、画素１０の動作を制御するために、行選択／
フォトゲート信号バス２６とともに、リセットゲート１
５は作動する。
【００１８】図１（ａ）において図示されているよう
に、典型的な先行技術のフォトゲートＡＰＳ画素は、４
つのトランジスタと、５つのバスとを含む。それに対し
て、図２（ｂ）における新しい画素構造は、３つのトラ
ンジスタと、４つのバスだけを含む。１つのトランジス
タおよびバスと、関連する接点領域を除去することによ
って、光検出器に配分される画素領域がより大きくな
る。このことにより、実質的に画素のフィルファクター
は高くなり、結果として光の感度も高くなる。
に、典型的な先行技術のフォトゲートＡＰＳ画素は、４
つのトランジスタと、５つのバスとを含む。それに対し
て、図２（ｂ）における新しい画素構造は、３つのトラ
ンジスタと、４つのバスだけを含む。１つのトランジス
タおよびバスと、関連する接点領域を除去することによ
って、光検出器に配分される画素領域がより大きくな
る。このことにより、実質的に画素のフィルファクター
は高くなり、結果として光の感度も高くなる。
【００１９】先の説明は、本発明者にとって最も好まし
い実施の形態を説明している。これらの実施の形態の変
形例は、当業者にとって明らかであろう。したがって、
本発明の範囲は、特許請求の範囲によって判断されるべ
きである。
い実施の形態を説明している。これらの実施の形態の変
形例は、当業者にとって明らかであろう。したがって、
本発明の範囲は、特許請求の範囲によって判断されるべ
きである。
【図１】 （ａ）と（ｂ）は、４トランジスタフォトゲ
ートアクティブ画素センサーの画素に関する従来技術の
構造である。
ートアクティブ画素センサーの画素に関する従来技術の
構造である。
【図２】 （ａ）と（ｂ）は、３トランジスタフォトゲ
ートアクティブ画素センサーの画素に関する新しい構造
である。
ートアクティブ画素センサーの画素に関する新しい構造
である。
【図３】 図２において図示されている画素の動作を説
明するタイミング図である。
明するタイミング図である。
【図４】 本発明の平面図である。
１０…画素 １２…フォトゲート １４…リセットトランジスタ １５…リセットゲート １８…リセットドレイン ２１…ソースフォロアートランジスタ ２３…トランスファーゲート ２５…フローティングディフュージョン ２６…行選択およびフォトゲート信号バス ３２…差動増幅器 ３５…仮想トランスファーゲート ４５…列出力信号バス ＳＨＳ…サンプルホールド信号トランジスタ ＣＳ…信号記憶コンデンサ ＳＨＲ…サンプルホールドリセットトランジスタ ＣＲ…リセット記憶コンデンサ
Claims (3)
- 【請求項１】 複数の画素を有するアクティブ画素セン
サーであって、少なくとも１つの画素は、 電荷−電圧変換ノードと動作的に接続されるフォトゲー
ト光検出器と、 電荷−電圧変換ノードと接続されるソースを有するリセ
ットトランジスタと、 リセット制御バスと接続されるリセットトランジスタの
リセットゲートと、フォトゲートおよびフォトゲート制
御バスと接続されるリセットトランジスタのドレイン
と、 電荷−電圧変換ノードと動作的に接続される増幅器とを
含むことを特徴とするアクティブ画素センサー。 - 【請求項２】 行が連続的に読み出されるように、行と
列に配置される複数の画素を有するアクティブ画素セン
サーであって、少なくとも１つの画素は、 電荷−電圧変換手段と動作的に接続される光検出器と、 電荷−電圧変換手段と電気的に接続されるリセットデバ
イスと、 光検出器およびリセットデバイスとそれぞれ動作的に接
続される第１信号バスと、リセットデバイスと接続され
る第２信号バスと、 電荷−電圧変換手段と動作的に接続される増幅器と、 電荷−電圧変換手段が第１電位と第２電位に連続的にセ
ットされるように、リセットデバイスを作動させるため
の手段とを含むことを特徴とするアクティブ画素センサ
ー。 - 【請求項３】 アクティブ画素センサーを作成する方法
であって、 少なくとも電荷−電圧変換手段と動作的に接続される光
検出用の要素を有する画素を設けるステップと、 第１信号バス上に光検出器と接続されるドレイン、第２
信号バスと接続されるゲート、および電荷−電圧変換手
段と接続されるソースを有するリセットトランジスタ
を、画素内に作成するステップと、 電荷−電圧変換手段およびリセットトランジスタの両方
と接続される増幅器を作成するステップとを含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/223039 | 1998-12-30 | ||
| US09/223,039 US6624850B1 (en) | 1998-12-30 | 1998-12-30 | Photogate active pixel sensor with high fill factor and correlated double sampling |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000209504A true JP2000209504A (ja) | 2000-07-28 |
| JP2000209504A5 JP2000209504A5 (ja) | 2007-02-15 |
| JP4402786B2 JP4402786B2 (ja) | 2010-01-20 |
Family
ID=22834757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000000074A Expired - Lifetime JP4402786B2 (ja) | 1998-12-30 | 2000-01-04 | アクティブ画素センサーとその制御方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6624850B1 (ja) |
| EP (1) | EP1017107B1 (ja) |
| JP (1) | JP4402786B2 (ja) |
| KR (1) | KR20000048438A (ja) |
| TW (1) | TW453112B (ja) |
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