JP2007516654A - 2段階変換利得イメージャ - Google Patents
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Abstract
Description
QCAP=CCAP[Vaa−pix−Vpin]
である。キャパシタ32のキャパシタンスCCAPが、QPD<QFD+QCAPとなるように選択される限り、SHS2が測定されるとき、高照度露光下においては、電荷共有は存在せず、その結果としての画像遅延問題も存在しない。ある種のタイミングを適用している場合において、画素内キャパシタ32(CAP)のキャパシタンスCCAPを適切に設定することは有益なことではあるが、これは、本発明を実施するための要件ではない。
Claims (126)
- 蓄積された電荷を感光性デバイスから受け取るように接続された拡散領域と、
前記拡散領域に接続された回路であって、第1の変換利得と第2の変換利得との間で変更可能な少なくとも2段階の変換利得を前記拡散領域に提供する回路と、
を備えたイメージャデバイス。 - 前記回路は、前記第1の変換利得を前記第2の変換利得に変更するように、並びに、前記第2の変換利得を前記第1の変換利得に変更するように制御される、請求項1に記載のイメージャデバイス。
- 前記回路は、
容量性素子と、
前記拡散領域が第2の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される2段階変換利得素子と、
を備えた、請求項2に記載のイメージャデバイス。 - 前記拡散領域は前記第1の変換利得に関連する第1のキャパシタンスを有し、
前記容量性素子は第2のキャパシタンスを有し、
前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせが前記第2の変換利得に関連する、請求項3に記載のイメージャデバイス。 - 前記感光性デバイスは、前記第1のキャパシタンスよりも大きくかつ前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせよりも小さいキャパシタンスを有する、請求項4に記載のイメージャデバイス。
- 前記2段階変換利得素子は、2段階変換利得制御信号を受け取るために接続されたゲートを有するトランジスタである、請求項3に記載のイメージャデバイス。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子は供給電圧に接続された、請求項3に記載のイメージャデバイス。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子はグランド電位に接続された、請求項3に記載のイメージャデバイス。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子は供給電圧に接続された、請求項3に記載のイメージャデバイス。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子はグランド電位に接続された、請求項3に記載のイメージャデバイス。
- 前記回路は前記デバイスにおいて検出された蓄積電荷の量に基づいて制御される、請求項1に記載のイメージャデバイス。
- 前記イメージャデバイスは相補型金属酸化膜半導体イメージャである、請求項1に記載のイメージャデバイス。
- 前記イメージャデバイスは電荷結合素子イメージャである、請求項1に記載のイメージャデバイス。
- 前記回路はイメージャ画素アレイの供給電圧に接続された、請求項1に記載のイメージャデバイス。
- 前記回路はグランド電位に接続された、請求項1に記載のイメージャデバイス。
- 前記回路は2つよりも多い変換利得を前記拡散領域に提供する、請求項1に記載のイメージャデバイス。
- 基準出力および前記拡散領域からの複数の画素信号出力をサンプリングおよび保持するためのサンプル&ホールド回路をさらに備えた、請求項1に記載のイメージャデバイス。
- 蓄積電荷を蓄積するためのフォトセンサと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する前記拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第1の変換利得を前記第2の変換利得に変更するように、また、前記第2の変換利得を前記第1の変換利得に変更するように制御される変換利得変更回路と、
を備えたCMOSイメージャ画素。 - 前記フォトセンサは第1のキャパシタンスを有し、前記拡散領域は前記第1のキャパシタンスよりも小さい第2のキャパシタンスを有する、請求項18に記載のCMOSイメージャ画素。
- 前記フォトセンサはフォトダイオードである、請求項18に記載のCMOSイメージャ画素。
- 前記フォトセンサはキャパシタに接続されたフォトダイオードである、請求項18に記載のCMOSイメージャ画素。
- 前記フォトセンサはフォトゲートである、請求項18に記載のCMOSイメージャ画素。
- 前記フォトセンサは光導電体である、請求項18に記載のCMOSイメージャ画素。
- 前記変換利得変更回路は、
容量性素子と、
前記拡散領域が前記第2の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御する2段階変換利得素子と、
を備えた、請求項18に記載のCMOSイメージャ画素。 - 前記拡散領域は前記第1の変換利得に関連する第1のキャパシタンスを有し、前記容量性素子は前記第2のキャパシタンスを有し、前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせが前記第2の変換利得に関連する、請求項24に記載のCMOSイメージャ画素。
- 前記フォトセンサは前記第1のキャパシタンスよりも大きくかつ前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせよりも小さいキャパシタンスを有する、請求項24に記載のCMOSイメージャ画素。
- 前記2段階変換利得素子は2段階変換利得制御信号を受け取るように接続されたゲートを有するトランジスタである、請求項24に記載のCMOSイメージャ画素。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子は供給電圧に接続された、請求項24に記載のCMOSイメージャ画素。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子がグランド電位に接続された、請求項24に記載のCMOSイメージャ画素。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子は供給電圧に接続された、請求項24に記載のCMOSイメージャ画素。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子はグランド電位に接続された、請求項24に記載のCMOSイメージャ画素。
- 前記第1の変換利得は低照度条件中に使用され、第2の変換利得は高照度条件中に使用される、請求項18に記載のCMOSイメージャ画素。
- 前記変換利得変更回路はイメージャ画素アレイの供給電圧に接続された、請求項18に記載のCMOSイメージャ画素。
- 前記変換利得変更回路はグランド電位に接続された、請求項18に記載のCMOSイメージャ画素。
- 基準出力および前記拡散領域からの複数の画素信号出力をサンプリングおよび保持するためのサンプル&ホールド回路をさらに備えた、請求項18に記載のCMOSイメージャ画素。
- CMOSイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第1のトランジスタと、
フォトセンサから蓄積電荷を転送するように制御される第2のトランジスタと、
前記第2のトランジスタから電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する拡散領域と、
容量性素子と、
前記拡散領域と前記容量性素子との間に結合された第3のトランジスタであって、前記拡散領域が少なくとも第2の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される第3のトランジスタと、
を備えたCMOSイメージャ画素。 - 前記容量性素子は、さらに、供給電圧に結合されている、請求項36に記載のCMOSイメージャ画素。
- 前記容量性素子は、さらに、グランド電位に結合されている、請求項36に記載のCMOSイメージャ画素。
- 第2の容量性素子と、
前記拡散領域と前記第2の容量性素子との間に結合された第4のトランジスタであって、前記拡散領域が少なくとも第3の変換利得を得るように、前記第2の容量性素子を前記拡散領域に接続するために制御される第4のトランジスタと、
をさらに備えた、請求項36に記載のCMOSイメージャ画素。 - CMOSイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第1のトランジスタと、
前記フォトセンサから蓄積電荷を転送するように制御される第2のトランジスタと、
前記第2のトランジスタから電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する拡散領域と、
第3のトランジスタと、
前記拡散領域と前記第3のトランジスタとの間に結合された容量性素子であって、前記第3のトランジスタが前記容量性素子を前記拡散領域に接続するように制御され、それによって前記拡散領域が少なくとも第2の変換利得を得る、容量性素子と、
を備えたCMOSイメージャ画素。 - 前記第3のトランジスタは、さらに、供給電圧に結合された、請求項40に記載のCMOSイメージャ画素。
- 前記第3のトランジスタは、さらに、グランド電位に結合された、請求項40に記載のCMOSイメージャ画素。
- 第4のトランジスタと、
前記拡散領域と前記第4のトランジスタとの間に結合された第2の容量性素子であって、前記第4のトランジスタが前記第2の容量性素子を前記拡散領域に接続するように制御され、それによって前記拡散領域が少なくとも第3の変換利得を得る、第2の容量性素子と、
をさらに備えた、請求項40に記載のCMOSイメージャ画素。 - CMOSイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第1のトランジスタと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、前記拡散領域が、第1の変換利得を有する、前記拡散領域と、
容量性素子と、
前記拡散領域と前記容量性素子との間に結合された第2のトランジスタであって、前記拡散領域が、2の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される第2のトランジスタと、
を備えたCMOSイメージャ画素。 - 前記容量性素子は、さらに、供給電圧に結合された、請求項44に記載のCMOSイメージャ画素。
- 前記容量性素子は、さらに、グランド電位に結合された、請求項44に記載のCMOSイメージャ画素。
- 第2の容量性素子と、
前記拡散領域と前記第2の容量性素子との間に結合された第3のトランジスタであって、前記拡散領域が少なくとも第3の変換利得を得るように前記第2の容量性素子を前記拡散領域に接続するために制御される第3のトランジスタと、
をさらに備えた、請求項44に記載のCMOSイメージャ画素。 - CMOSイメージャ画素であって、
蓄積電荷を蓄積するためのフォトセンサと、
前記画素をリセットするように制御される第1のトランジスタと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する拡散領域と、
第2のトランジスタと、
前記拡散領域と前記第2のトランジスタとの間に結合された容量性素子であって、前記第2のトランジスタが前記容量性素子を前記拡散領域に接続するように制御され、それによって、前記拡散領域が第2の変換利得を得る、前記容量性素子と、
を備えた、CMOSイメージャ画素。 - 前記第2のトランジスタは、さらに、供給電圧に結合された、請求項48に記載のCMOSイメージャ画素。
- 前記第2のトランジスタは、さらに、グランド電位に結合された、請求項48に記載のCMOSイメージャ画素。
- 第3のトランジスタと、
前記拡散領域と前記第3のトランジスタとの間に結合された第2の容量性素子であって、前記第3のトランジスタが前記第2の容量性素子を前記拡散領域に接続するように制御され、それによって、前記拡散領域が少なくとも第3の変換利得を得る、前記第2の容量性素子と、
をさらに備えた、請求項48に記載のCMOSイメージャ画素。 - CCDイメージャであって、
光生成電荷を入力および出力するためのレジスタと、
前記レジスタから光生成電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第1の変換利得を前記第2の変換利得に変更するように、また、前記第2の変換利得を前記第1の変換利得に変更するように制御される変換利得変更回路と、
を備えたCCDイメージャ。 - 第1の変換利得は低照度条件中に使用され、第2の変換利得は高照度条件中に使用される、請求項52に記載のCCDイメージャ。
- 前記変換利得変更回路は、
容量性素子と、
前記拡散領域が第2の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御された2段階変換利得素子と、
を備えた、請求項52に記載のCCDイメージャ。 - 前記拡散領域は第1の変換利得に関連する第1のキャパシタンスを有し、前記容量性素子は第2のキャパシタンスを有し、前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせが第2の変換利得に関連する、請求項54に記載のCCDイメージャ。
- レジスタ電荷蓄積キャパシタンスは、前記第1のキャパシタンスよりも大きくかつ前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせよりも小さいキャパシタンスである、請求項55に記載のCCDイメージャ。
- 前記2段階変換利得素子は、2段階変換利得制御信号を受け取るように接続されたゲートを有するトランジスタである、請求項54に記載のCCDイメージャ。
- 前記変換利得変更回路は、前記デバイスにおいて検出された蓄積電荷の量に基づいて制御される、請求項54に記載のCCDイメージャ。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子は供給電圧に接続された、請求項54に記載のCCDイメージャ。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子はグランド電位に接続された、請求項54に記載のCCDイメージャ。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子は供給電圧に接続された請求項54に記載のCCDイメージャ。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子はグランド電位に接続された、請求項54に記載のCCDイメージャ。
- 前記回路は供給電圧に接続された、請求項52に記載のCCDイメージャ。
- 前記回路はグランド電位に接続された、請求項52に記載のCCDイメージャ。
- 前記回路は2つよりも多い変換利得を前記拡散領域に提供する、請求項52に記載のCCDイメージャ。
- イメージャシステムであって、
プロセッサと、
前記プロセッサに電気的に結合された撮像デバイスと、を備え、
前記撮像デバイスは画素アレイを備え、
前記アレイの少なくとも1つの画素は、
蓄積電荷を蓄積するためのフォトセンサと、
前記フォトセンサから電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第1の変換利得を前記第2の変換利得に変更するように、また、前記第2の変換利得を前記第1の変換利得に変更するように制御される変換利得変更回路と、を備えた、
イメージャシステム。 - 前記フォトセンサは第1のキャパシタンスを有し、前記拡散領域は第1のキャパシタンスよりも小さい第2のキャパシタンスを有する、請求項66に記載のイメージャシステム。
- 前記フォトセンサはフォトダイオードである、請求項66に記載のイメージャシステム。
- 前記フォトセンサはキャパシタに接続されたフォトダイオードである、請求項66に記載のイメージャシステム。
- 前記フォトセンサはフォトゲートである請求項66に記載のイメージャシステム。
- 前記フォトセンサは光導電体である、請求項66に記載のイメージャシステム。
- 前記アレイはCMOSアレイである、請求項66に記載のイメージャシステム。
- 前記アレイはCCDアレイである、請求項66に記載のイメージャシステム。
- 前記変換利得変更回路は、
容量性素子と、
前記拡散領域が第2の変換利得を得るように、前記容量性素子を前記拡散領域に接続するために制御される2段階変換利得素子と、
を備えた、請求項66に記載のイメージャシステム。 - 前記拡散領域は前記第1の変換利得に関連する第1のキャパシタンスを有し、前記容量性素子は第2のキャパシタンスを有し、前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせが前記第2の変換利得に対応する、請求項74に記載のイメージャシステム。
- 前記フォトセンサは、前記第1のキャパシタンスよりも大きくかつ前記第1のキャパシタンスと前記第2のキャパシタンスとの組み合わせよりも小さいキャパシタンスを有する、請求項75に記載のイメージャシステム。
- 前記容量性素子はキャパシタである、請求項74に記載のイメージャシステム。
- 前記容量性素子はポリシリコンキャパシタである、請求項74に記載のイメージャシステム。
- 前記2段階変換利得素子は、2段階変換利得制御信号を受け取るように接続されたゲートを有するトランジスタである、請求項74に記載のイメージャシステム。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子は供給電圧に接続された、請求項74に記載のイメージャシステム。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記トランジスタは前記浮遊拡散領域と前記キャパシタの第1の端子との間に接続され、前記キャパシタの第2の端子はグランド電位に接続された、請求項74に記載のイメージャシステム。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子は供給電圧に接続された、請求項74に記載のイメージャシステム。
- 前記2段階変換利得素子はトランジスタであり、前記容量性素子はキャパシタであり、前記キャパシタは前記浮遊拡散領域と前記トランジスタの第1のソース/ドレイン端子との間に接続され、前記トランジスタの第2のソース/ドレイン端子はグランド電位に接続された、請求項74に記載のイメージャシステム。
- 前記回路は供給電圧に接続された、請求項66に記載のイメージャシステム。
- 前記回路はグランド電位に接続された、請求項66に記載のイメージャシステム。
- 前記回路は2つよりも多い変換利得を前記拡散領域に提供する、請求項66に記載のイメージャシステム。
- 前記第1の変換利得は低照度条件中に使用され、前記第2の変換利得は高照度条件中に使用される、請求項66に記載のイメージャシステム。
- 基準出力および前記拡散領域からの複数の画素信号出力をサンプリングおよび保持するためのサンプル&ホールド回路をさらに備えた、請求項66に記載のイメージャシステム。
- イメージャシステムであって、
プロセッサと、
前記プロセッサに電気的に結合された撮像デバイスと、を備え、
前記撮像デバイスは、
感光性デバイスから蓄積電荷を受け取るように接続された拡散領域と、
前記拡散領域に接続された回路であって、前記拡散領域に複数の変換利得を提供する回路と、を備えた、
イメージャシステム。 - イメージャシステムであって、
プロセッサと、
前記プロセッサに電気的に結合された撮像デバイスと、を備え、
前記撮像デバイスは、
光生成電荷を入力および出力するためのレジスタと、
前記レジスタから光生成電荷を受け取るように接続された拡散領域であって、第1の変換利得を有する拡散領域と、
前記拡散領域に接続された変換利得変更回路であって、前記第1の変換利得を複数の変換利得の中の1つに変更するように、また、前記複数の変換利得の中の1つを前記第1の変換利得に変更するように制御される変換利得変更回路と、を備えた、
イメージャシステム。 - イメージャシステムを動作させる方法であって、
光生成電荷を拡散領域に蓄積するステップと、
蓄積された光生成電荷を表現する第1の信号を出力するステップと、
前記拡散領域の変換利得を変更するステップと、
変更された変換利得を有する前記拡散領域に蓄積された光生成電荷を表す第2の信号を出力するステップと、
を備えた方法。 - 前記変更ステップは、
前記拡散領域のキャパシタンスを変更するステップ、
を備えた、請求項91に記載の方法。 - 前記変更ステップが、
前記拡散領域のキャパシタンスを増加させるステップ、
を備えた、請求項91に記載の方法。 - 光生成電荷を蓄積する前に、前記拡散領域をアレイ供給電圧にリセットするステップと、
リセットされた前記拡散領域を表す第3の信号を出力するステップと、
をさらに備えた請求項91に記載の方法。 - 前記第1、第2、および、第3の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第1、第2、および、第3の信号を使用して相関出力値を得る動作と、
をさらに備えた請求項94に記載の方法。 - 光生成電荷を前記拡散領域に蓄積する前に、前記拡散領域と光生成電荷を提供するフォトセンサとを同時にリセットするステップと、
リセットされた前記拡散領域を表す第3の信号を出力するステップと、
をさらに備えた請求項91に記載の方法。 - 前記第1、第2、および、第3の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第1、第2、および、第3の信号を使用して相関出力値を得る動作と、
をさらに備えた請求項96に記載の方法。 - 前記拡散領域と、光生成電荷を提供するフォトセンサと、変換利得を変更するために使用される容量性領域とを同時にリセットするステップ、
をさらに備えた請求項91に記載の方法。 - 前記リセットするステップは、共有電荷を実質的に除去する請求項98に記載の方法。
- 前記リセットするステップは、その後の読み出し動作の遅延を実質的に除去する、請求項98に記載の方法。
- イメージャデバイスを動作させる方法であって、
光生成電荷を拡散領域に転送するステップと、
蓄積された電荷の量を決定するステップと、
その量を予め定められたしきい値と比較するステップと、
蓄積された電荷の量がしきい値よりも大きいと決定された場合、前記拡散領域の変換利得を変更するステップと、
前記浮遊拡散領域における電荷を指示する信号を出力するステップと、
を備えた方法。 - 前記変更ステップは、
前記拡散領域のキャパシタンスを変化させるステップ、
を備えた、請求項101に記載の方法。 - 前記変更ステップは、
前記拡散領域のキャパシタンスを増加させるステップ、
を備えた、請求項101に記載の方法。 - 光生成電荷を蓄積する前に、前記拡散領域をアレイ供給電圧にリセットするステップと、
リセットされた前記拡散領域を表す第3の信号を出力するステップと、
をさらに備えた、請求項101に記載の方法。 - 前記第1、第2、および、第3の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第1、第2、および、第3の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項104に記載の方法。 - 光生成電荷を前記拡散領域に蓄積する前に、前記拡散領域と光生成電荷を提供するフォトセンサとを同時にリセットするステップと、
リセットされた前記拡散領域を表す第3の信号を出力するステップと、
をさらに備えた、請求項101に記載の方法。 - 前記第1、第2、および、第3の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第1、第2、および、第3の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項106に記載の方法。 - 前記拡散領域と、光生成電荷を提供するフォトセンサと、変換利得を切り替えるのに使用される容量性領域とを同時にリセットするステップ、
をさらに備えた、請求項101に記載の方法。 - 前記リセットするステップは、共有電荷を実質的に除去する、請求項108に記載の方法。
- 前記リセットするステップは、その後の読み出し動作の遅延を実質的に除去する、請求項108に記載の方法。
- CMOSイメージャデバイスを動作させる方法であって、
第1のキャパシタンスを有するフォトセンサを提供するステップと、
前記第1のキャパシタンスよりも小さい第2のキャパシタンスを有する拡散領域を提供するステップと、
前記フォトセンサからの光生成電荷を前記拡散領域に蓄積するステップと、
前記蓄積された電荷の量を決定するステップと、
その量を予め定められたしきい値と比較するステップと、
蓄積された電荷の量がしきい値よりも大きいと決定された場合、前記第2のキャパシタンスと前記第3のキャパシタンスとの組み合わせが、前記第1のキャパシタンスよりも大きくなるように第3のキャパシタンスを前記拡散領域に追加するステップと、
を備えた方法。 - 前記追加するステップは、前記拡散領域の変換利得を変更する、請求項111に記載の方法。
- 光生成電荷を蓄積する前に、前記拡散領域をアレイ供給電圧にリセットするステップと、
リセットされた前記拡散領域を表す第3の信号を出力するステップと、
をさらに備えた、請求項111に記載の方法。 - 前記第1、第2、および、第3の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第1、第2、および、第3の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項113に記載の方法。 - 光生成電荷を前記拡散領域に蓄積する前に、前記拡散領域と前記フォトセンサとを同時にリセットするステップと、
リセットされた前記拡散領域を表す第3の信号を出力するステップと、
をさらに備えた、請求項111に記載の方法。 - 前記第1、第2、および、第3の信号をサンプリングおよび保持する動作と、
サンプリングおよび保持された前記第1、第2、および、第3の信号を使用して相関出力値を得る動作と、
をさらに備えた、請求項115に記載の方法。 - 前記拡散領域と、前記フォトセンサと、変換利得を変更するために使用される容量性領域とを同時にリセットするステップ、
をさらに備えた、請求項111に記載の方法。 - 前記リセットするステップは共有電荷を実質的に除去する、請求項117に記載の方法。
- 前記リセットするステップは、その後の読み出し動作の遅延を実質的に除去する、請求項117に記載の方法。
- 2段階変換利得画素を製造する方法であって、
基板を用意するステップと、
感光性領域を前記基板内に設けるステップと、
第1のキャパシタンスを有する浮遊拡散領域を前記基板内に設けるステップと、
第2のキャパシタンスを拡散領域のキャパシタンスに追加するように制御可能である変換利得変更回路を前記基板内に設けるステップと、
を備えた方法。 - 前記感光性領域を基板内に設けるステップは、大きなPIN電圧を備えたフォトダイオードを基板内に設けることを備えた、請求項120に記載の方法。
- 前記感光性領域を前記基板内に設けるステップは、
フォトダイオードを前記基板内に設けるステップと、
前記フォトダイオードをキャパシタに接続するステップと、
を備えた、請求項120に記載の方法。 - 前記感光性領域を前記基板内に設けるステップは、フォトゲートを前記基板内に設けることを備えた、請求項120に記載の方法。
- 前記変換利得変更回路を設けるステップは、
容量性素子を前記基板内に形成するステップと、
前記拡散領域と前記容量性素子との間に接続されたトランジスタを前記基板内に形成するステップであって、該トランジスタが活性化されたときに前記容量性素子のキャパシタンスが前記第1のキャパシタンスに追加されるステップと、
を備えた、請求項120に記載の方法。 - 2段階変換利得画素を製造する方法であって、
基板を用意するステップと、
感光性領域を前記基板内に設けるステップと、
画素をリセットするために、第1のトランジスタを前記基板内に形成するステップと、
第1のキャパシタンスを有する浮遊拡散領域を前記基板内に設けるステップと、
前記感光性領域から前記浮遊拡散領域に電荷を転送するように制御可能な第2のトランジスタを前記感光性領域と前記浮遊拡散領域との間に設けるステップと、
前記基板内に容量性素子を形成するステップと、
第3のトランジスタを前記基板内に形成するステップであって、該第3のトランジスタが動作状態にされたときに前記容量性素子のキャパシタンスが前記第1のキャパシタンスに追加されるように、該第3のトランジスタは前記拡散領域と前記容量性素子との間に接続されるステップと、
を備えた方法。 - 2段階変換利得画素を製造する方法であって、
基板を用意するステップと、
感光性領域を前記基板内に設けるステップと、
画素をリセットするために、第1のトランジスタを前記基板内に形成するステップと、
第1のキャパシタンスを有し、かつ、前記感光性領域に接続された浮遊拡散領域を前記基板内に設けるステップと、
容量性素子を前記基板内に形成するステップと、
前記第2のトランジスタを基板内に形成するステップであって、該第2のトランジスタが動作状態にされたときに、前記容量性素子のキャパシタンスが前記第1のキャパシタンスに追加されるように、該第2のトランジスタが前記拡散領域と前記容量性素子との間に接続されるステップと、
を備えた方法。
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