JP3996618B1 - 半導体撮像素子 - Google Patents
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Abstract
【解決手段】各画素回路10のノードN1には、入射光量に応じた信号電荷が蓄積される。蓄積電荷排出回路20は、同一の画素グループに属する複数個の画素回路10の各ノードN1と、可変抵抗素子として機能する電荷排出ゲートDGを介して接続されるノードN2を有する。ノードN2は、制御スイッチ24のオン期間にはフローティングドレインとして機能する一方で、1フレーム期間の中間タイミングに設けられた制御スイッチ24のオフ期間には、各画素回路10から流出した信号電荷を容量22により蓄積する。画素グループへの入射光が強い場合には、容量22に蓄積される信号電荷の増加に応じて各電荷排出ゲートDGの抵抗値が低下することによって、各画素回路10の蓄積信号電荷を上記中間タイミングで一旦排出できる。
【選択図】図1
Description
体撮像素子”とも称する)は、ビデオカメラやデジタルカメラを始めとして、今や携帯電話などにも内蔵されるようになり、廉価で消費電力の少ない撮像素子として広く普及している。
図1は、この発明の実施の形態1による導体撮像素子の主要部の概略構成を説明する回路図である。
図2を参照して、入射光を受ける受光面内に、各画素回路10のフォトダイオードPDが行列状に配置される(領域30)。受光面内でX方向およびY方向に隣接する4個の画素回路10によって1つの画素グループ2が形成される。各画素回路10のフォトダイオードPD以外の回路要素は、フォトダイオードPDが設けられる領域30の間の領域36を適宜利用して配置される。なお、各画素回路10の転送ゲート12は、領域30および領域36の境界領域35に対応して配置される。
再び図1を参照して、各画素回路10において、フォトダイオードPDは、当該画素回路10の入射光に応じた光電流を生じさせ、この光電流の発生に応じて信号電荷(負電荷)がノードN1に信号電荷として蓄積される。
ここで、フォトダイオードPDに電荷排出を疎外するポテンシャルのバリアやポケットが存在せず、電荷排出ゲート下領域W2のポテンシャルの最大値がフォトダイオードのビルトイン電圧を超えないとすると、フォトダイオード領域W3から領域W1(ノードN2)への信号電荷の移動は、下記(1)式に示す、n−MOSトランジスタ160のサブスレッショルド電流式でモデル化することができる。
ただし、(1)式中において、Id0は、下記(2)式で示される。
なお、(1),(2)式中で、qは素電荷、kはボルツマン係数、Tは絶対温度、μnはキャリア移動度(電子)を示し、WおよびLは、n−MOSトランジスタ160のゲート幅およびゲート長を示す。また、Vsはフォトダイオード電位(ノードN1の電位)を示し、Vtはn−MOSトランジスタ160の閾値電圧を示す。なお、nは、n−MOSトランジスタ160のゲート絶縁膜容量C0および空乏層容量Cdを用いて、n=(C0+Cd)/C0で示される係数である。
実施の形態1では、埋込型ダイオードによってフォトダイオードPDを構成する画素回路10を備えた半導体撮像素子を例示した。しかしながら、本発明は、埋込型ダイオード以外のフォトダイオードにより構成された画素回路にも適用することが可能である。
図12は、実施の形態2に従う半導体撮像素子における画素回路および蓄積電荷排出回路の構成を説明する回路図である。
以上のように、画素回路10または11と、蓄積電荷排出回路20または21との組合せによって、本発明の実施の形態による半導体撮像素子を構成することが可能である。ここで、実施の形態1および2では、フォトダイオードPDのアノードを接地電位VSSに固定する回路構成を例示したが、各回路での極性を反転して、フォトダイオードPDのカソードを電源電位VDDに固定する回路構成とすることも可能である。
Claims (5)
- 半導体撮像素子であって、
複数個の画素グループに分割される複数の画素回路と、
前記画素グループごとに設けられた蓄積電荷排出回路とを備え、
各前記画素グループは、複数個の前記画素回路を含み、
各前記画素回路は、
当該画素回路への入射光量に応じた信号電荷を生じさせるための第1の受光検知素子と、
前記第1の受光検知素子により発生された信号電荷が蓄積される、所定容量の第1のノードとを含み、
前記蓄積電荷排出回路は、
前記第1のノードにおける前記信号電荷の飽和により、当該画素グループに含まれる前記複数個の画素回路中の前記第1のノードから流出した前記信号電荷を蓄積するように構成された所定容量を有する第2のノードと、
前記第2のノードの電位に応じて変化する制御電位を発生する制御電位発生部と、
前記信号電荷を吸引するための所定電位を供給する電位ノードと、
当該電位ノードおよび前記第2のノードの間に設けられ、各フレーム期間中に予め設定される電荷排出期間においてオフされる一方で、前記電荷排出期間以外ではオンされる制御スイッチ素子と、
当該画素グループ内の各前記第1のノードと前記第2のノードとの間に接続され、前記制御電位に応じて各前記第1のノードから前記第2のノードへ流出する前記信号電荷の排出電流の大きさを制御する電荷排出ゲートとを含み、
前記電荷排出ゲートは、前記電荷排出期間において、前記第2のノードの前記信号電荷の蓄積量に基づく前記第2のノードの電位変化により、前記制御電位を変化させることに従って、前記排出電流を増加させるように構成され、
前記半導体撮像素子は、
各前記画素回路について、各前記フレーム期間において前記電荷排出期間より後の所定タイミングに設定された出力タイミングにおける、前記第1のノードに蓄積された前記信号電荷の量に応じた電気信号を出力するように構成された読出回路をさらに備え、
各前記画素回路において、各前記フレーム期間の切換わりに対応して前記第1のノードの蓄積された前記信号電荷はクリアされる、半導体撮像素子。 - 前記制御電位発生部は、前記第2のノードの電位が前記所定電位であるときに前記制御電位を第1の電位とするとともに、前記第2のノードにおける前記信号電荷の蓄積量が増加するのに伴う前記第2のノードの電位変化に応じて前記制御電位を前記第1の電位から第2の電位へ向けて変化させ、
前記電荷排出ゲートは、前記制御電位が前記第1の電位であるときに電気抵抗が最大となり、かつ、前記制御電位が前記第1の電位から前記第2の電位へ変化するのに従って電気抵抗が低下する可変抵抗素子により構成される、請求項1記載の半導体撮像素子。 - 前記電荷排出ゲートは、
前記第1のノードを構成する第1の不純物拡散領域をソースとし、前記第2のノードを構成する第2の不純物拡散領域をドレインとする第1の電界効果トランジスタを含み、
前記制御電位発生部は、前記第2のノードにおける前記信号電荷の蓄積量が増加するのに伴って前記ソースおよび前記ドレイン間のチャネル抵抗が低下するように、前記制御電位を前記第1の電界効果トランジスタのゲートに出力し、
各前記画素回路は、
前記出力タイミングにおいて飽和領域または線形領域でオンすることにより、前記第1の不純物拡散領域に蓄積された前記信号電荷を第3の不純物拡散領域へ転送するように構成された第2の電界効果トランジスタと、
同一の前記フレーム期間内で、前記第2の電界効果トランジスタのオンに先立って前記第3の不純物拡散領域内の前記信号電荷をクリアするための初期化回路とをさらに含み、
前記読出回路は、前記第3の不純物拡散領域に蓄積されている前記信号電荷の量に応じた電気信号を出力するように構成される、請求項1または2記載の半導体撮像素子。 - 半導体撮像素子であって、
複数個の画素グループに分割される複数の画素回路と、
前記画素グループごとに設けられた蓄積電荷排出回路とを備え、
各前記画素グループは、複数個の前記画素回路を含み、
各前記画素回路は、
当該画素回路への入射光量に応じた信号電荷を生じさせるための第1の受光検知素子と、
前記第1の受光検知素子により発生された信号電荷が蓄積される、所定容量の第1のノードとを含み、
前記蓄積電荷排出回路は、
当該蓄積電荷排出回路への入射光量に応じた信号電荷を生じさせるための第2の受光検知素子と、
前記第1のノードにおける前記信号電荷の飽和により、当該画素グループに含まれる前記複数個の画素回路中の前記第1のノードから流出した前記信号電荷に加えて、前記第2の受光検知素子によって生じた信号電荷を蓄積するように構成された所定容量を有する第2のノードと、
前記第2のノードの電位に応じて変化する制御電位を発生する制御電位発生部と、
前記信号電荷を吸引するための所定電位を供給する電位ノードと、
当該電位ノードおよび前記第2のノードの間に設けられ、各フレーム期間中に予め設定される電荷排出期間においてオフされる一方で、前記電荷排出期間以外ではオンされる制御スイッチ素子と、
当該画素グループ内の各前記第1のノードと前記第2のノードとの間に接続され、前記制御電位に応じて各前記第1のノードから前記第2のノードへ流出する前記信号電荷の排出電流の大きさを制御する電荷排出ゲートとを含み、
前記電荷排出ゲートは、前記電荷排出期間において、前記第2のノードの前記信号電荷の蓄積量に基づく前記第2のノードの電位変化により、前記制御電位を変化させることに従って、前記排出電流を増加させるように構成され、
前記半導体撮像素子は、
各前記画素回路について、各前記フレーム期間において前記電荷排出期間より後の所定タイミングに設定された出力タイミングにおける、前記第1のノードに蓄積された前記信号電荷の量に応じた電気信号を出力するように構成された読出回路をさらに備え、
各前記画素回路において、各前記フレーム期間の切換わりに対応して前記第1のノードの蓄積された前記信号電荷はクリアされる、半導体撮像素子。 - 前記蓄積電荷排出回路は、前記入射光を受ける平面内において、対応の前記画素グループに含まれる前記複数個の画素回路によって囲まれる領域内に形成される、請求項1から4のいずれか1項に記載の半導体撮像素子。
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