KR100776147B1 - 운송 게이트를 전위 웰과 통합하여 확장된 화소의 동적범위를 갖는 이미지센서 센서 - Google Patents

운송 게이트를 전위 웰과 통합하여 확장된 화소의 동적범위를 갖는 이미지센서 센서 Download PDF

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Abstract

본 발명은 소형이며, 큰 전하 저장 용량, 높은 동적 범위, 및 고감도를 갖는 고체-상태 CMOS 이미지 센서 화소를 상세히 설명한다. 성능의 개선점은 운송 게이트의 일부하부에 전위 웰을 포함함으로써 이루어진다. 그것은 화소가 FD 전하 검출 노드 전압 스윙을 포토다이오드의 피닝 전압 아래로 동작하게 한다. 결과적으로, 화소가 주어진 Vdd 바이어스에 대해 더 높은 전하 저장 용량 및 더 높은 출력 전압 스윙으로 설계될 수 있다.
핀드 포토다이오드, 플로팅 확산 노드, 상관 이중 샘플링, 소스 폴로워,

Description

운송 게이트를 전위 웰과 통합하여 확장된 화소의 동적 범위를 갖는 이미지센서 센서{IMAGE SENSOR WITH EXTENDED PIXEL DYNAMIC RANGE INCORPORATING TRANSFER GATE WITH A POTENTIAL WELL}
도 1은 4T 화소 원리로 동작하며 회로당 2개의 핀드 포토다이오드를 갖는 종래 기술의 로우-공유된 화소 회로의 단순화된 개략도.
도 2는 핀드 포토다이오드, 전하 운송 트랜지스터 및 리셋 트랜지스터의 대응하는 전위 도표와 함께 횡단면을 포함하는 종래 기술의 화소를 단순하게 도시한 개략도. 핀드 포토다이오드 웰로부터 FD 노드로 그리고 최종적인 리셋동안 Vdd 노드로의 축적된 신호 전하의 흐름이 또한 도시된다.
도 3은 핀드 포토다이오드, 전위 웰을 갖는 전하 운송 트랜지스터, 및 리셋 트랜지스터의 대응하는 전위 도표와 함께 횡단면을 포함하는 본 발명에 따른 화소를 단순하게 도시한 개략도. 핀드 포토다이오드 웰로부터 FD 노드로 그리고 최종적인 Vdd 노드로의 축적된 신호 전하의 흐름이 또한 도시된다.
본 발명은 높은 동적 범위(DR) 및 양호한 신호 대 잡음 비(SNR)를 발생시키기 위해 더 높은 전하 웰 용량으로써 개선된 성능을 갖는 고체 이미지 센서, 특히 CMOS 이미지 센서 화소에 관한 것이다.
현재의 CMOS 이미지 센서의 일반적인 화소는 하나의 포토다이오드 더 상세하게는 핀드 포토다이오드와 4개의 트랜지스터로 구성된다. 포토다이오드는 전하 운송 트랜지스터에 의해 적절한 순간에 플로팅 확산(Floating Diffusion; FD) 전하 검출 노드상으로 나중에 운송되는 포토-발생된 전하를 수집한다. 그러나, 전하 운송에 앞서서, FD 노드는 리셋 트랜지스터에 의해 대개는 드레인 바이어스 전압(Vdd)인 적절한 기준 전압 또는 그 레벨에 근접한 바이어스로 우선 리셋되야 한다. 그 리셋은 FD 노드에 나타나는 신호에 정상적으로 부가되는 kTC 잡음을 야기한다. 그러므로, FD 노드상의 전압을 두번, 즉, 첫번째로는 전하 운송 전에 및 두번째로는 전하 운송 후에 판독하는 것이 필요하다. 이러한 동작은 상관 이중 샘플링(CDS: Correlated Double Sampling)으로 불리우고 그것은 포토다이오드로부터 운송된 전하에 의해 야기된 노드 전압차만의 센싱을 허여한다. FD 노드에 접속된 게이트, Vdd에 접속된 드레인 및 어드레싱 트랜지스터를 경유해 공통 컬럼 센스 라인에 접속된 소스를갖는 소스 폴로워(SF) 트랜지스터는 FD 노드의 전압 센싱을 실행한다. 이러한 이유로 인해, 표준 CMOS 이미지 센서의 각 화소 내에 4 트랜지스터를 통합하는 것이 가능하다. 핀드 포토다이오드를 갖는 4T 화소 회로의 예가 Lee에 의한 미국 특허 제5,625,210호에 기재되어 있다.
현재의 CMOS 센서 설계에서 몇 개의 포토다이오드에 대한 회로는 예를 들어, Guidash에 의한 미국 특허 제6,657,665B1호에서와 같이 공유될 수 있다. 그 특허에서 이중 화소는 같은 회로를 공유하는 센서 이미지 어레이의 인접한 로우에 위치된 2개의 포토다이오드로 구성된다. 그 공유된 포토다이오드 개념은 도 1에 도시한 바와 같이 포토다이오드당 로우 방향으로 2개의 금속 버스 라인 및 컬럼 방향으로 2개의 금속 버스 라인만을 갖게 될 수 있다. 그것은, 금속 라인의 이격 및 폭이 최소 화소 크기를 원래 결정하므로, 소형 화소를 설계하는데 매우 유용하다. 그 공유된 포토다이오드 화소 회로의 동작이 회로의 단순화된 개략도를 나타내는 도 1의 도면(100)으로부터 쉽게 이해될 수 있다. 2개의 포토다이오드(101 및 102)는 각 전하 운송 트랜지스터(103 및 104)를 통해 FD 전하 검출 노드(114)에 접속된다. 그 노드가 트랜지스터(105)에 의해 Vdd 노드(108)에 나타나는 전압 레벨로 리셋된다. 노드(108)가 Vdd 버스 라인(115)에 접속된다. 전하 운송 트랜지스터(103 및 104)의 게이트가 대응하는 수평 버스 라인(110 및 111)을 통해 바이어스되고 리셋 트랜지스터의 게이트가 수평 버스 라인(109)를 통해 바이어스된다. FD 전하 검출 노드가 그 노드상의 전압을 센스하는 소스 폴로워(106)의 게이트에 접속된다. 트랜지스터(106)의 드레인이 Vdd 노드(108)에도 접속되어 Vdd 컬럼 버스 라인(115)에 접속된다. 트랜지스터(106)의 소스가 어드레싱 트랜지스터(107)를 통해 공통 컬럼 센스 라인(113)에 접속된다. 수평 버스 라인(112)이 어드레싱 트랜지스터 게이트(107)의 바이어스를 제어한다. 그 도면에서 알 수 있듯이 거기에는 2개만의 수직(컬럼) 라인, 즉, Vdd 버스 라인(115) 및 컬럼 센스 라인(113)이 있다. 거기에는 포토사이트당 2개만의 수평 라인도 있다.
4T 화소의 동작을 양호하게 이해하기 위해, 다른 도면(200)이 도 2에 도시된다. 이 도면은 단일 핀드 포토다이오드와 대응하는 전하 운송 및 리셋 트랜지스터의 횡단면을 포함하는 단순화된 소자 횡단면(205)을 도시한다. SF 트랜지스터(201) 및 어드레싱 트랜지스터(202)는 대응하는 회로 노드에 대한 접속을 개략적으로만 포함하도록 도시된다. SF 트랜지스터의 드레인이 드레인 버스(231)에 접속된다. 도면(200)은 그 구조의 전위 도표(206)를 포함하고 전하 리셋동안 포토다이오드로부터 FD(203)로 그리고 최종적인 드레인(204)으로의 전하 운송 흐름을 예시한다. 화소의 분리(isolation)는 p형 실리콘 기판(219)에 구성되고 트렌치(207) 내에 채워진 산화물(210)에 구현된다. 다른 산화물층(218)은 기판으로부터 리셋 트랜지스터(212)의 게이트 및 전하 운송 트랜지스터(211)의 게이트를 격리하는 기판의 상부에서 성장된다. 그 게이트들은 요구된 바이어스를 그들에 공급하는 각 수평 버스 라인(213 및 214)에 접속된다. 핀드 포토다이오드는 트렌치(207)의 측벽을 따라 p형 기판으로 줄곧 연장하는 p+ 확산부(208) 및 n형 확산부(209)에 의해 기판(219)에 구성된다. 본 기술에 숙련된 자에게 알려지듯이 더 복잡한 도핑 프로파일을 사용하는 것도 가능하다. Tx 게이트(211)를 갖는 전하 운송 트랜지스터는 핀드 포토다이오드를 플로팅 확산부(204)에 접속하고 게이트(212)를 갖는 리셋 트랜지스터가 플로팅 확산부(203)를 n+드레인(204)에 접속시킨다.
도 2의 소자 횡단면 하부에 위치된 전위 도표(206)로부터 알 수 있듯이, 그 전위 레벨이 상기 도시된 기판에 만들어진 각 소자에 대응하며, 핀드 포토다이오드는, 전하 운송 게이트(211)가 오프일 때의 시간동안, 내부에 신호 전하(221)를 축적하는 전위 웰(220)을 형성한다. 게이트 오프 상태가 전위 레벨(222)에 의해 도표내에 표시된다. 그 웰로부터의 오버플로우 전하(블루밍 전류)는 경로(230)를 경유해서 리셋 트랜지스터를 통해 드레인(204)에 직접적으로 흐른다. Tx 게이트(211)가 턴온될 때, 게이트(211) 하부의 전위 레벨이 레벨(223)로 변하고, 전하(221)는 영역(224)에 의해 표시했듯이 플로팅 확산 노드(203)으로 흐른다. 그것은 플로팅 확산 전위 레벨(225)이 새로운 레벨(226)로 변화하도록 한다. 그것은 SF 트랜지스터(201)에 의해 센스되는 전압 신호를 나타낸다. 적절한 바이어스를 버스 라인(215)을 통해 어드레스 트랜지스터(202)의 게이트에 인가하는 경우에, 트랜지스터는 턴온하고 SF 트랜지스터로부터의 전압 신호가 화소 출력 버스(216)에 이송된다.
리셋 트랜지스터의 게이트(212)에 접속되는 버스 라인(214)에 단일 리셋 펄스(217)를 인가함으로써 화소가 리셋된다. 그것이 리셋 트랜지스터 하부의 전위 레벨(227)을 새로운 레벨(228)로 변하게 하고, 그 새로운 레벨(228)은 신호 전하(224)가 n+드레인(204)로 흐르도록 허여한다. 그 드레인이 외부 소자의 전원에 의해 고정되고 변할 수 없는 Vdd 바이어스 레벨(229)에서 바이어스되어, 모든 전하 가 드레인으로 운송되는 경우에, FD 노드는 그 원래의 전위 레벨(225)를 회복한다. 그 레벨(225)이 게이트(212)로부터의 리셋 관통 및 kTC 리셋 잡음으로 인해 레벨(229)와 대략 같다. 그러므로, 전위 레벨(225 및 226) 모두를 샘플링하기 위해 CDS 개념을 사용하는 것이 바람직한데, 왜냐하면 광 발생(photo generated) 신호는 그 2개의 레벨들 사이의 차이이기 때문이다.
전위 도표(206)에서 명백하듯이, FD 전압 스윙은 높은 측인 드레인 바이어스 레벨(229)과 낮은 측인 비어있는 핀드 포토다이오드 레벨(220) 사이에서 제한된다. 너무나 많은 신호가 포토다이오드에 축적하는 경우에, 그 모두를 FD 노드로 운송할 수 없어서 민감도가 손실되고 잡음이 증가한다. 큰 전압 스윙을 FD 노드상에 갖는 것도 바람직하고 그리하여 피닝(pinning) 전압 레벨(220)을 낮춘다. 그러나, 낮은 피닝 전압 레벨은 낮은 포토다이오드 전하 저장 용량으로 되게 하여 동적 범위(DR)를 낮추고 신호 대 잡음비(SNR)를 낮춘다. 그러므로, 그 2개의 경합하는 요구사항들 사이의 적절한 타협안을 찾는 것이 실질적으로 필요하다. 그 타협안은 센서에서 사용될 수 있는 최대 Vdd 바이어스(229)에 의해 명확히 결정되는 그 화소의 궁극적인 성능을 결정한다. 큰 Vdd 바이어스를 갖는 것이 단점인데, 왜냐하면 그것은 센서 전력 소모를 증가시키기 때문이다.
본 발명의 목적은 종래 기술의 제한점을 극복하는 것이다.
본 발명의 또 다른 목적은 소형 화소 및 고성능 CMOS 이미지 센서 어레이에서 사용될 수 있는 실질적인 화소 설계를 제공하는 것이다.
본 발명은 운송 게이트의 일부 하부에 FD 전하 검출 노드로와 인터페이싱하는 전위 웰(Well)을 사용한다. 이러한 수정은 포토다이오드의 피닝 전압을 FD 전하 검출 노드 전압의 최소 진폭(excursion) 이상으로 증가시킨다. 본 발명의 결과에 의해, 높은 전하 저장 용량, 높은 DR 및 큰 SNR을 가지며 초소형 크기의 화소를 갖는 CMOS 센서 어레이를 만드는 것이 가능하다.
더 구체적으로, 본 발명은 운송 게이트의 일부 하부에 전위 웰을 형성하는 것이며, 이에 의한 새로운 운송 게이트 구조에서 FD 전압 스윙이 피닝(pinning) 전압에 의해 제한되지 않으며 더 낮게 스윙할 수 있다. 운송 게이트 하부의 전위 웰이 초과 전하를 저장하고, 그것을 포토다이오드로 역류하지 못하게 하고, 운송 게이트가 턴 오프될 때, 전하를 FD 전하 검출 노드로 이송한다. 그래서, 피닝 전압이 전위 웰 없는 운송 게이트의 경우의 보다 더 높게 될 수 있다. 더 높은 피닝 전압은 결과적으로 포토다이오드 웰 용량을 더 높혀서 더 높은 DR 및 SNR로 되게 된다.
본 발명에 따른 전하 운송 트랜지스터는, 제1 및 제2 확산영역; 제어신호에 의해 상기 제1확산영역에서 제2확산영역으로 전하 운송을 제어하는 게이트; 및 상기 게이트 하부에 통합된 전위 웰를 포함한다.
또한 본 발명에 따른 이미지센서의 화소는 광전하(photo generated charge) 를 생성 및 수집하기 위한 포토다이오드; 광전하 센싱 노드로 기능하는 플로팅확산영역; 제어신호에 의해 상기 포토다이오드에서 상기 플로팅확산영역으로 전하 운송을 제어하는 운송 게이트; 및 상기 운송 게이트 하부에 통합된 전위 웰를 포함한다. 여기서, 화소는 상기 플로팅확산영역을 리셋하기 위한 리셋 트랜지스터; 상기 플로팅확산영역의 전하 신호를 증폭하기 위한 소스 팔로워 트랜지스터; 및 상기 소스 팔로워 트랜지스터의 출력을 선택하여 화소 출력으로 제공하는 어드레싱 트랜지스터를 포함하여, 4개의 트랜지스터로서 단위 화소를 구성할 수 있다.
또한 본 발명은 로오 공유된 포토 사이트 화소에서 적용 가능한 바, 센싱노드로서 기능하는 플로팅확산영역; 상기 플로팅확산영역에 병렬 접속된 복수의 포토다이오드; 및 제어신호에 의해 대응하는 상기 포토다이오드에서 상기 플로팅확산영역으로 전하 운송을 제어하는 복수의 운송 게이트; 및 상기 운송 게이트 하부에 통합된 전위 웰를 포함하는 로오 공유된 포토 사이트 화소가 제공된다.
상기한 본 발명들에서 상기 전위 웰은 상기 게이트 하부의 기판 내에서 상기 플로팅확산영역 측에 형성되며, 상기 전위 웰은 상기 게이트 하부의 기판 내에 형성된 도핑 영역에 의해 구현될 수 있다.
이하, 본 발명의 바람직한 실시예를 도 3을 통해 상세히 살펴본다.
도 3의 도면(300)은 본 발명의 일실시예를 도시한다. 그 도면은 단일 핀드(pinned) 포토다이오드의 횡단면 및 대응하는 전하 운송 및 리셋 트랜지스터의 횡단면을 포함하는 단순화된 소자 횡단면(305)이다. SF 트랜지스터(301) 및 어드레 싱 트랜지스터(302)는 대응하는 회로 노드에 대한 그 접속을 포함해서 개략적으로만 도시된다. SF 트랜지스터의 드레인(304)이 전원전압(Vdd) 공급을 위한 버스 라인(331)에 접속된다. 도면(300)은 그 구조의 전위 도표(306)도 포함하고 있고 전하 리셋동안 포토다이오드로부터 FD(303)로 그리고 최종적인 드레인(304)으로의 전하 운송 흐름을 예시한다. 화소의 격리는 p-형 실리콘 기판(319)에 구성된 트렌치(307) 내에 산화물(310)로 채워진 STI 구조로서 구현된다. 다른 산화물층(318)이 전하 운송 트랜지스터(311)의 게이트 및 리셋 트랜지스터(312)의 게이트를 기판으로부터 격리시키는 기판의 상부상에서 성장된다. 그 게이트들은 각 수평 버스 라인(313 및 314)에 접속되고 그 요구된 바이어스를 그들에 공급한다. 핀드 포토다이오드는 트렌치(307)의 측벽을 따라 p형 기판에 줄곧 연장하는 p+ 확산부(308) 및 n형 확산부(309)에 의해 기판(319)에 구성된다. Tx 게이트(311)를 갖는 전하 운송 트랜지스터는 핀드 포토다이오드를 FD 노드(303)에 접속시키고 게이트(312)를 갖는 리셋 트랜지스터는 FD 노드(303)를 n+ 드레인(304)에 접속시킨다. 전하 운송 트랜지스터는 그 게이트의 일부 하부에 위치된 n형 주입부(331)를 더 구비하여 거기에 전위 웰(well)을 형성한다. 전위 웰은 운송 게이트 하부 영역의 기판 내에서 FD 노드 측에 형성된다.
도 3의 소자 횡단면 하부에 위치되는 전위 도표(306)에서 알 수 있듯이 전위 레벨이 상기 도시된 기판상에 만들어지는 각 소자에 대응하며, 핀드 포토다이오드는, 전하 운송 게이트(311)가 오프일때의 시간동안, 내부에 신호 전하(321)를 축적하는 전위 웰(320)을 형성한다. 전하 운송 트랜지스터의 오프 상태가 전위 레 벨(322)에 의해 도표에서 표시된다. 핀드 포토다이오드 웰로부터의 오버플로우 전하(블루밍(blooming) 전류)는 경로(334)를 경유해서 드레인(304)으로 흐른다. Tx 게이트(311)가 턴 온될때, 게이트(311) 하부의 전위 레벨은 레벨(323)로 변화하고, 전하(321)는 영역(324)으로 표시했듯이 n+ FD 노드(303)로 흐른다. 그럼으로써, 플로팅 확산 전위 레벨(325)이 새로운 레벨(326)로 변한다. 도면에서 알 수 있듯이, 영역(324)의 전하가 FD 영역에만 위치되는 것이 아니라 Tx 게이트의 일부 하부에 주입부(331)에 의해 형성되는 전위 웰(330)을 채운다. 일부의 전하가 장벽(323)을 넘어서도 분산할 수 있다. Tx 게이트가 턴오프될 때, 게이트 하부의 전위가 역으로 레벨(322)로 변하고 웰(330)에 저장되는 전하(332)는 FD 전하 검출 노드로 흐르고 노드 전위를 최종 레벨(333)로 더욱 낮춘다. 그 레벨은 도표에 도시했듯이 레벨(320)보다 (전위값에서)더 낮게 될 수 있다.
전위 도표(306)로부터 명백하듯이, FD 전압 스윙은 더 높이 될 수 있고 비어있는 핀드 포토다이오드 레벨(320)에 의해 낮은 측에서 제한될 수 없다. FD 노드 전압 스윙은 이전의 경우와 비교해서 상당히 증가된다. 결과적으로, FD 전하 검출 노드의 전압 스윙 및 전하 저장 용량은, 적절한 타협안 및 최적 조건이 발견될 때, 증가될 수 있다. 그리하여, 화소 성능이 이미지 센서 전력 소모 또는 실리콘 칩 영역에 대한 상당한 불이익없이 상당히 개선될 수 있다.
따라서, 더 높은 DR 및 양호한 SNR을 발생시키며 FD 전하 검출 노드상에서 더 높은 전압 스윙 및 더 높은 웰 용량을 갖는 새로운 화소의 양호한 실시예가 설명되었지만, 그것은 운송 게이트의 일부 하부에 전위 웰을 통합함으로써 실행되고, 이러한 개선점 및 새로운 내용은 예시를 위한 것이고 제한하려는 것이 아니며, 본 기술에 숙련된 자는 상기 교시를 기초로 하여 수정 및 변경을 할 수 있다. 그러므로, 그런 변화가 첨부된 청구항에 한정되듯이 본 발명의 범위 및 정신내에 있는 개시된 본 발명의 특정한 실시예에서 이루어질 수 있는 것으로 이해된다.
예컨대, 플로팅확산영역에 병렬 접속된 복수의 포토다이오드와, Tx 신호에 의해 대응하는 포토다이오드에서 단일의 플로팅확산영역으로 전하 운송을 제어하는 복수의 운송 게이트를 포함하는 로오 공유된 포토 사이트 화소에서, 상기 운송 게이트의 하부에 전위 웰이 통합되는 실시예 역시 가능하다.
본 발명은 높은 전하 저장 용량, 높은 DR 및 큰 SNR을 가지며 초소형 크기의 화소를 갖는 CMOS 센서 어레이를 만드는 것이 가능하다.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 광전하(photo generated charge)를 생성 및 수집하기 위한 포토다이오드;
    광전하 센싱 노드로 기능하는 플로팅확산영역;
    제어신호에 의해 상기 포토다이오드에서 상기 플로팅확산영역으로 전하 운송을 제어하는 운송 게이트; 및
    상기 운송 게이트 하부에 통합된 전위 웰
    를 포함하는 이미지 센서의 화소.
  5. 제4항에 있어서,
    상기 전위 웰은 상기 게이트 하부의 기판 내에서 상기 플로팅확산영역 측에 형성되는 이미지센서의 화소.
  6. 제4항에 있어서,
    상기 전위 웰은 상기 게이트 하부의 기판 내에 형성된 도핑 영역에 의해 구현되는 이미지센서의 화소.
  7. 광전하를 생성 및 수집하기 위한 포토다이오드;
    광전하 센싱 노드로 기능하는 플로팅확산영역;
    제어신호에 의해 상기 포토다이오드에서 상기 플로팅확산영역으로 전하 운송 을 제어하는 운송 게이트;
    상기 운송 게이트 하부에 통합된 전위 웰;
    상기 플로팅확산영역을 리셋하기 위한 리셋 트랜지스터;
    상기 플로팅확산영역의 전하 신호를 증폭하기 위한 소스 팔로워 트랜지스터; 및
    상기 소스 팔로워 트랜지스터의 출력을 선택하여 화소 출력으로 제공하는 어드레싱 트랜지스터를 포함하여,
    4개의 트랜지스터로서 단위 화소를 구성하는 이미지센서의 화소.
  8. 제7항에 있어서,
    상기 전위 웰은 상기 게이트 하부의 기판 내에서 상기 플로팅확산영역 측에 형성되는 이미지센서의 화소.
  9. 제7항에 있어서,
    상기 전위 웰은 상기 게이트 하부의 기판 내에 형성된 도핑 영역에 의해 구현되는 이미지센서의 화소.
  10. 센싱노드로서 기능하는 플로팅확산영역;
    상기 플로팅확산영역에 병렬 접속된 복수의 포토다이오드; 및
    제어신호에 의해 대응하는 상기 포토다이오드에서 상기 플로팅확산영역으로 전하 운송을 제어하는 복수의 운송 게이트; 및
    상기 운송 게이트 하부에 통합된 전위 웰
    를 포함하는 로오 공유된 포토 사이트 화소.
  11. 제10항에 있어서,
    상기 전위 웰은 상기 게이트 하부의 기판 내에서 상기 플로팅확산영역 측에 형성되는 로오 공유된 포토 사이트 화소.
  12. 제10항에 있어서,
    상기 전위 웰은 상기 게이트 하부의 기판 내에 형성된 도핑 영역에 의해 구현되는 로오 공유된 포토 사이트 화소.
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