JP5422985B2 - 画素回路、固体撮像素子、およびカメラシステム - Google Patents
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Description
CMOSイメージャーは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部に出力する。
転送トランジスタ2のゲート電極が転送線8に接続され、リセットトランジスタ3のゲート電極がリセット線9に接続されている。アンプトランジスタ4のゲート電極がFD7に接続され、行選択トランジスタ5のゲート電極が行選択線10に接続されている。そして、行選択トランジスタ5のソースが垂直信号線11に接続されている。
垂直信号線11には、定電流回路12、および感知回路13が接続されている。
図2(A)〜(D)は、図1の画素回路のタイミングチャートを示す図である。
これによって、蓄積ノード6のポテンシャルは上昇し、そこに蓄積された電子の引き抜きが行われる。
近年主流のHAD(Hole-Accumulation Diode)構造においては、蓄積ノード6はp型層に挟まれたn型の埋め込み拡散層で形成されており、その電子は全て排出されて完全空乏状態となる。なお、電子が全て排出された時点でノード6のポテンシャル上昇も止まり、そのレベルは電源電圧3Vより低い所定の水準となる。
その後、転送線8をローレベルにして、転送トランジスタ2をオフすることで、蓄積ノード6は浮遊状態となって、新たな電荷蓄積が開始される。電荷蓄積中はリセットトランジスタ3も通常オフにしておく。
一般にこのような画素のリセット動作は、CMOSイメージセンサの電子シャッター動作として利用される。
ここでアンプトランジスタ4と定電流回路12に接続された垂直信号線11はソースフォロワ回路を形成しており、その入力であるFD7のポテンシャルVfと、出力である垂直信号線11の電位Vslは、変動比が1に近いリニアな関係となる。
すなわち定電流回路12の電流値をiとすると、理想的には次式が成立する。
i=(1/2)*β*(Vf−Vth−Vsl)2 //βは定数
すなわち、ソースファロアー回路はゲインが略1のアンプ回路として動作し、入力ノードであるFD7の信号量に応じて垂直信号線11を駆動する。
さらに、リセットトランジスタ3をオフにした後、コンパレータやAD変換器等で構成された感知回路13によって、垂直信号線11の電位Vslの1回目の感知を行う。これはリセット信号の読み出しである。
この際、FD7のポテンシャルが十分深ければ、すなわち高電位であれば、蓄積ノード6に蓄積されていた電子は全てFD7に流出し、蓄積ノード6は完全空乏状態になる。
ここで転送トランジスタ2をオフし、感知回路13によって、垂直信号線11の電位の2回目の感知を行う。これは蓄積信号の読み出しである。
CMOSイメージャーはこの差分をデジタル化し、画素の信号値として外部に出力する。各画素の電子蓄積時間は、上記リセット動作と読み出し動作との間の期間であり、正確には転送トランジスタ2がリセット後オフしてから、読み出しでオフするまでの期間T1である。
さらに、このアナログ信号はAD変換器によりデジタル信号に変換されてチップ外に出力される。
これは蓄積電子そのものがチップ出力用アンプ回路の直前までCCD転送により垂直、水平転送されていくCCD型イメージャーと著しい対照をなしている。
このような転送マージンの問題は、設計上の大きな制約となっていた。
なお、説明は以下の順序で行う。
1.第1の実施形態(画素回路の第1の構成例)
2.第2の実施形態(画素回路の第2の構成例)
3.第3の実施形態(画素回路の第3の構成例)
4.第4の実施形態(画素回路の第4の構成例)
5.第5の実施形態(深い空乏状態を用いた電荷蓄積例)
6.第6の実施形態(深い空乏状態を用いた電荷蓄積例)
7.第7の実施形態(中間保持モード)
8.第8の実施形態(中間保持モード)
9.第9の実施形態(グローバルシャッター機能)
10.第10の実施形態(グローバルシャッター機能)
11.第11の実施形態(ワイドダイナミックレンジ動作)
12.第12の実施形態(ワイドダイナミックレンジ動作)
13.第13の実施形態(画素回路の第5の構成例)
14.第14の実施形態(画素回路の第6の構成例)
15.第15の実施形態(他の断面構造)
16.第16の実施形態(他の断面構造)
17.第17の実施形態(カメラシステム)
本実施形態に係る画素回路110Aは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、アンプトランジスタ、行選択トランジスタ、蓄積ノード、およびFD(フローティングディフュージョン)を含んで構成される。
ただし、画素回路110Aの転送トランジスタは、後で詳述するように、一体化して直列接続された少なくとも第1および第2の絶縁ゲート型電界効果トランジスタ(MOSトランジスタ)により形成される。そして、第1および第2のMOSトランジスタは、ゲート電極が同時一括で駆動される高閾値電圧Vthのトランジスタと低閾値電圧Vthのトランジスタとして形成される。
この画素回路110Aの具体的な構成については、後で詳述する。
転送線140(LTRG)、リセット線150(LRST)、および行選択線160(LSL)の各制御線はそれぞれM本ずつ設けられている。
これらの転送線140(LTRG)、リセット線150(LRST)、および行選択線160(LSL)は、行選択回路120により駆動される。
読み出し回路130は、CDS回路やADC(アナログデジタルコンバータ)を含む。
図4は、本発明の第1の実施形態に係るCMOSイメージセンサの画素回路を示す図である。
なお、アンプトランジスタ114によりアンプ回路118が形成され、FD117によりアンプ回路118の入力ノードが形成される。
転送トランジスタ112は、一体化して直列接続された少なくとも第1のMOSトランジスタ1121、第2のMOSトランジスタ1122、および第3のMOSトランジスタ1123により形成されている。
そして、第1および第2のMOSトランジスタ1121,1122は、ゲート電極が同時一括で駆動信号が印加されて駆動される高閾値電圧Vthのトランジスタと低閾値電圧Vthのトランジスタとして形成される。
第1のMOSトランジスタ1121は高閾値電圧HVthのトランジスタとして形成され、第2のMOSトランジスタ1122が低閾値電圧LVthのトランジスタとして形成される。
そして、第1および第2のMOSトランジスタ1121,1122のゲート電極が転送線140に共通に接続され、第3のMOSトランジスタ1123のゲート電極が基準電位、たとえばグランドGNDに接続される。
そしてたとえば、第1のNMOSトランジスタ1121の高閾値電圧HVthはたとえば0V設定され、第2のNMOSトランジスタ1122の低閾値電圧LVthは−1.5Vに設定される。
また第3のMMOSトランジスタのト閾値電圧−0.6Vに設定される。
FD117には、アンプトランジスタ114のゲートが接続されている。アンプトランジスタ114は、行選択トランジスタ115を介して信号線170に接続され、画素部外の定電流回路131とソースフォロワを構成している。
行選択トランジスタ115のゲート電極が行選択線160に接続されている。そして、行選択トランジスタ115のソースが垂直信号線170に接続されている。
垂直信号線170には、定電流回路131、および感知回路132が接続されている。
一体化された第1、第2、および第3のNMOSトランジスタ1121,1122,1123は、互いのチャネルがn型拡散層等を介することなく直接接続されている。
また、前述したように、第1および第2のNMOSトランジスタ1121,1122のゲート電極201は同時一括的に駆動信号が印加される。
そして、第1のMOSトランジスタ1121は高閾値電圧HVth、第2のMOSトランジスタ1122は低閾値電圧LVthとなっている。
ΔVf=Q/Cf
ここで光電変換された電子は、当初n型の拡散ノード204に蓄積される。この拡散ノード204は蓄積ノード116に相当する。
そして、ゲート電極201に第1のNMOSトランジスタ1121がオンする信号が印加されると、第1のNMOSトランジスタ1121を介して第2のNMOSトランジスタ1122のチャネル領域に転送され、そこに蓄積される。
たとえば、チャネル部の不純物プロファイルを調整することで、第1のNMOSトランジスタ1121の閾値は高く、第2のNMOSトランジスタ1122の閾値は低く設定される。これにより、第2のNMOSトランジスタ1122のチャネル部CH2は電子の蓄積井戸を、第1のNMOSトランジスタ1121のチャネル部CH1は逆流防止のポテンシャル壁を形成する。
第3のNMOSトランジスタ1123のチャネル領域のポテンシャルはゲート電極201にオンとする電圧が印加されているときには第2のNMOSトランジスタ1122より浅く(高電位に)なるように設定されている。
そして、そのチャネル領域のポテンシャルは、ゲート電極201にオフとする電圧が印加されているときには第2のNMOSトランジスタ1122より深く(低電位に)なるように設定されている。
第3のNMOSトランジスタ1123のゲート電極202は電位固定しても良く、第3のNMOSトランジスタ1123のチャネル部CH3の不純物プロファイル等を適切に調整すれば、電源線あるいはグランド線等に接続させることも可能である。
また、拡散層205は断面図には記載されないアンプ回路118の入力に接続されている。
第3のNMOSトランジスタ1123は分離トランジスタとして機能する。
いずれにしても機能的には直列接続された2つの個別なトランジスタと同様であり、本発明はこのような形態も包括する。
図7(A)のステップST11においては、フォトダイオード111の拡散ノード204は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が2.0V程度になるように設計されている。ここに光電変換された電子が飽和状態(約0V)にまで満たされている。
一方、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122のチャネル領域は、両者のゲート電極に共通に与えられる電位、たとえば−1.5V〜3Vに従って、ポテンシャルがそれぞれR11、R12の範囲で変調される。
一方、分離トランジスタとしての第3のNMOSトランジスタ1123のゲート電極202はグランドGNDに接続されており、チャネルのポテンシャルは0.6V程度になるように調整されている。
また、アンプ回路118の入力ノードである拡散層205(FD117)にはリセットがかけられて、3Vの浮遊状態となっている。
図7(B)のステップST12においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122がオンすると次のように電子の移動が行われる。
フォトダイオード111の拡散ノード204に蓄積されていた電子は、第1のNMOSトランジスタ1121を介して残らず第2のNMOSトランジスタ1122のチャネル領域に移動する。
すなわち、深い空乏状態となった第2のNMOSトランジスタ1122のチャネル領域に電子が移動して、アナログ状態で蓄積される。
このとき、第3のNMOSトランジスタ1123のチャネル領域のポテンシャルは第2のNMOSトランジスタ1122より浅く(低電位に)なっており、アンプ回路118の入力ノードである拡散層205(FD117)との間に障壁を形成している。
図7(C)のステップST13においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122をオフするためにゲート電極が駆動されると、それに伴ってチャネル領域のポテンシャルが負電位方向に変調される。
ここで第1のNMOSトランジスタ1121のチャネルはポテンシャル障壁を形成し、蓄積電子のフォトダイオード111の拡散ノード204への逆流を防止している。
この障壁の高さは、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122の両トランジスタの閾値の差に対応しており、たとえば1.5Vである。
第1および第2のNMOSトランジスタ1121,1122のゲート電極201が適当な中間電圧に達したこの段階では、蓄積電子がフォトダイオード111の拡散ノード204とアンプの入力であるFD117の双方から分離された状態が生じ得る。
このまま次ステップまでゲートを一挙に駆動しても良いが、後述するように、このような中間状態を一時的に保持することで、新たな機能を付加することも可能である。
さらに、ここから引き続きゲートを駆動して、第2のNMOSトランジスタ1122のチャネル領域のポテンシャルを負電位方向に変調すると、そこに蓄積されていた電子がアンプ回路118の入力ノードである拡散層205(FD117)に移動し始める。
図7(D)のステップST14においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122が完全にオフすると、蓄積電子を全て放出した第2のNMOSトランジスタ1122のチャネル領域のポテンシャルは次のようになる。
すなわち、第2のNMOSトランジスタ1122のチャネル領域のポテンシャルは、第3のNMOSトランジスタ1123のチャネルのポテンシャルを超える。
そして、ステップST11でフォトダイオード111に蓄積されていた電子は全てアンプ回路118の入力ノードである拡散層205(FD117)に移動した状態になる。
これにより、アンプ回路118は垂直信号線170を駆動し、蓄積信号の読み出しが実施される。
すなわち、本例では、電子を満たしたFD117のポテンシャルが拡散ノード204より浅い状態となっても完全な転送が実現している。
次に、第1の実施形態の画素回路110Aの電荷蓄積および読み出し動作を説明する。
図8(A)はリセット線150の信号電位を、図8(B)は転送線140の信号電位を、図8(C)は行選択線160の信号電位を、図8(D)は垂直信号線170の信号電位を、それぞれ示している。
すなわち、転送線140がローレベルからハイレベルに上がると、図7(B)のステップST12に示したように、フォトダイオード111の拡散ノード204から第2のNMOSトランジスタ1122のチャネル領域に蓄積電子が転送される。
さらに、転送線140がハイレベルからローレベルに戻る際には、図7(D)のステップST14に示したように、チャネル領域の電子がアンプ回路118の入力ノードであるFD117に転送される。
一方、転送線140がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点でフォトダイオード111に蓄積されていた電子が拡散層205に転送され、リセットレベルに引き抜かれる。
新たな電子の蓄積期間T2はこの時点で開始される。
リセット線150のリセットパルスは、転送線140がローレベルに落ちるのを待ってからローレベルに落ちている。
したがって、蓄積信号によるアンプ回路118を介した垂直信号線170の駆動は、転送線140がハイレベルからローレベルに戻った時点で発生している。蓄積期間T2もこの時点で終了する。
読み出し時、それらは転送トランジスタ2を介して、アンプ回路14の入力ノードであるFD7に完全転送される。
入力ノードであるFD7は寄生容量C1を有しており、蓄積電荷量をQ、寄生容量値をCfとすると、その電位変化量ΔVfは上述したように、{ΔVf=Q/Cf}で与えられる。
したがって、そのゲインをGとすると、出力として垂直信号線に発生する蓄積信号のS/N比は{G・ΔVf/Nr}である。
ゲインGやランダムノイズNrはアンプ回路14の構成が決まればほぼ一定なので、電位変化量ΔVfの大きさは撮像性能に直接的な影響を及ぼす。
各ノードは負電荷を持つ電子を蓄積する井戸の役割を果たし、井戸を電子が満たしていく形でポテンシャルが上方に、すなわち負電位方向に持ち上がる。
図10(A)のステップST1において、フォトダイオード1の拡散ノードである蓄積ノード6は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が1.5V程度になるように設計されている。ここに光電変換された電子が飽和状態(約0V)にまで満たされている。
一方、転送トランジスタ2のチャネル領域は、ゲート電極に与えられる電位、たとえば1V〜3Vに従って、そのポテンシャルがR1の範囲で変調される。
また、アンプ回路14の入力ノードであるFD7にはリセットがかけられて、3Vの浮遊状態となっている。
図10(B)のステップST2においては、転送トランジスタ2がオンすると電子が次のように移動する。
すなわち、転送トランジスタ2がオンするとフォトダイオード1の拡散ノードである蓄積ノード6に蓄積されていた電子が残らず転送トランジスタ2のチャネル領域およびアンプ回路14の入力ノードであるFD7に分配された状態で移動する。
図10(C)のステップST3においては、転送トランジスタ2をオフするため、ゲート電極の上昇に伴ってチャネル領域のポテンシャルが上昇すると、そこに蓄積されていた電子がアンプ回路14の入力ノードであるFD7に移動する。
図10(D)のステップST4においては、転送トランジスタ2がオフ状態では、ステップST1でフォトダイオード1に蓄積されていた電子が全てアンプ回路14の入力ノードであるFD7に移動した状態になる。これにより、アンプ回路14は垂直信号線11を駆動し、蓄積信号の読み出しが実施される。
逆に、このポテンシャル差が十分確保されていないと、転送トランジスタ2のチャネル領域に蓄積された電子がフォトダイオード1に逆流し、フォトダイオード1の蓄積電子量が読み出し信号にリニアに反映されなくなる。
たとえば、図10では、ΔVfは(3.0V−1.5V)が限界であり、転送マージン分のポテンシャル差がさらに差し引かれる。
このような転送マージンの問題は、設計上の大きな制約となる。
さらに、画素回路110Aは、たとえば露光中に光電変換された電子をフォトダイオード内ではなく、別途形成されたMOSトランジスタのチャネル領域に蓄積し、読み出し時にはそこからアンプ回路に蓄積電子を完全転送することができる。
したがって、画素回路110Aによれば、露光感度を向上させ、かつ飽和蓄積電荷量Qsも大幅に向上させることができる。
また、画素回路110Aにおいては、電子(電荷)転送を実施するのは画素内のみであり、アンプ回路による垂直信号線の駆動以降は低インピーダンスのアナログ信号、あるいはデジタル信号の伝達となる。
したがってMスミアや転送リークの問題もなく、高速かつ低消費電力のイメージャーを実現できる。
図11は、本発明の第2の実施形態に係るCMOSイメージセンサの画素回路を示す図である。
本第2の実施形態に係る画素回路110Bは、各々固有のフォトダイオード111と転送回路112を持つ複数、たとえば2つの画素PXL110a,PXL110bが、アンプ回路を形成するFD117およびアンプトランジスタ114を共有していることある。
この画素回路110Bにおいては、リセットトランジスタ113および行選択トランジスタ115も複数の画素PXL110a,PXL110bで共有する。
ちなみに、各画素PXL110a,PXL110bの転送トランジスタ112a,112bの第3のMOSトランジスタ1123のゲート電極はそれぞれ接地されている。
画素回路110Bにおいては、各々独立した転送線140aおよび140bに従って、各フォトダイオード111a,111bに蓄積された電子が個別のタイミングでFD117(アンプ回路の入力ノード)に転送される。
したがって、共有画素数は2画素以上、16画素以下であることが望ましい。
図12は、本発明の第3の実施形態に係るCMOSイメージセンサの画素回路を示す図である。
第3の実施形態の画素回路110Cにおいては、第1の実施形態では固定電位としていた第3のNMOSトランジスタ1123のゲート電極202を補助的に周辺回路である行選択回路120により駆動する。
具体的には、第1および第2のNMOSトランジスタ1121,1122の共有ゲート電極201は第1の転送線141に接続され、第3のNMOSトランジスタ1123のゲート電極202は第2の転送線(分離線)142に接続されている。
駆動配線が一つ増えるのは面積的に不利である一方、第1の転送線141の駆動レンジを狭くできることは耐圧や信頼性上有利となる。
図13(A)のステップST21においては、フォトダイオード111の拡散ノード204は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が2.0V程度になるように設計されている。ここに光電変換された電子が飽和状態(約0V)にまで満たされている。
一方、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122のチャネル領域は、両者のゲート電極に共通に与えられる電位、たとえば−0.5V〜3Vに従って、ポテンシャルがそれぞれR13,R14の範囲で変調される。
一方、分離トランジスタとしての第3のNMOSトランジスタ1123のチャネル領域のポテンシャルは、そのゲート電極に固有に与えられる電位、たとえば0V〜3Vに従って、R15の範囲で変調される。
また、アンプ回路118の入力ノードである拡散層205(FD117)にはリセットがかけられて、3Vの浮遊状態となっている。
図13(B)のステップST22においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122がオンすると、電子の転送が次のように行われる。
すなわち、フォトダイオード111の拡散ノード204に蓄積されていた電子は、第1のNMOSトランジスタ1121を介して残らず第2のNMOSトランジスタ1122のチャネル領域に移動する。
すなわち、深い空乏状態となった第2のNMOSトランジスタ1122のチャネル領域に電子が移動して、アナログ状態で蓄積される。
このとき、第3のNMOSトランジスタ1123のチャネル領域のポテンシャルは第2にNMOSトランジスタ1122より浅く(低電位に)なっており、アンプ回路118の入力ノードである拡散層205(FD117)との間に障壁を形成している。
図13(C)のステップST23においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122が再度オフされると、チャネル領域のポテンシャルが負電位方向に変調される。
ここで、第1のNMOSトランジスタ1121のチャネルはポテンシャル障壁を形成し、蓄積電子のフォトダイオード111の拡散ノード204への逆流を防止している。
この障壁の高さは、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122の両トランジスタの閾値の差に対応しており、たとえば1.5Vである。
この段階では、蓄積電子がフォトダイオード111の拡散ノード204とアンプ回路118の入力ノードである拡散層205(FD117)の双方から分離された状態が生じ得る。
このまま、あるいは同時に第3のNMOSトランジスタ1123のゲートを駆動して次ステップまで一挙に進めても良いが、後述するように、このような中間状態を一時的に保持することで、新たな機能を付加することも可能である。
図13(D)のステップST24においては、第3のNMOSトランジスタ1123のゲート電極203が分離線としての第2の転送線142を通して駆動され、第3のNMOSトランジスタ1123がオンすると、蓄積電子がアンプ回路118の入力ノードであるFD117に流れ込む。
さらに、第3のNMOSトランジスタ1123をオフした時点で、全ての蓄積電子がアンプ回路118の入力ノードである拡散層205(FD117)に移動した状態になる。
これによりアンプは垂直信号線を駆動し、蓄積信号の読み出しが実施される。
ステップST23の第1および第2のNMOSトランジスタ1121,1122の共有ゲート電極201のオフ駆動と、ステップST24の第3のNMOSトランジスタ1123のゲート電極202の補助的なオン/オフ駆動との双方を組み合わせて実現される。
すなわち、本例では、電子を満たしたFD117のポテンシャルが拡散ノード204より浅い状態となっても完全な転送が実現している。
次に、第3の実施形態の画素回路110Cの電荷蓄積および読み出し動作を説明する。
図14(A)はリセット線150の信号電位を、図14(B)は第1の転送線141の信号電位を、図14(C)は第2の転送線(分離線)142の信号電位を、それぞれ示している。図14(D)は行選択線160の信号電位を、図14(E)は垂直信号線170の信号電位を、それぞれ示している。
本第3実施形態では第1の転送線141により第1および第2のNMOSトランジスタ1121,1122がオフする際の蓄積電子の転送補助用に第3のNMOSトランジスタ1123を駆動する第2の転送線142のオンオフパルスが追加されていることである。
さらに、第1の転送線141がハイレベルからローレベルに戻り、それと略同時に分離線としての第2の転送線142がハイレベルになると次のような電子の移動が行われる。
図13(D)のステップST24に示したように、分離トランジスタとして第3のNMOSトランジスタ1123が導通して、蓄積電子がアンプ回路118の入力ノードであるFD117に流入する。
最後に、分離線としての第2の転送線142がローレベルに落ちると、電子のアンプ回路118の入力ノードであるFD117への完全転送が完了する。
一方、第1の転送線141がローレベルからハイレベルに上がることで、フォトダイオード111に蓄積されていた余分な電子が第1のNMOSトランジスタ1121を介して第2のNMOSトランジスタ1122のチャネル部CH2に転送される。
さらに、第1の転送線141がハイレベルからローレベルに落ち、それと略同時に分離線として第2の転送線142がハイレベルとなって分離トランジスタとしての第3のNMOSトランジスタ1123が導通する。
最後に、分離線としての第2の転送線142がローレベルに落ちると、蓄積電子はFD117に完全転送されてリセットレベルに引き抜かれる。
新たな電子の蓄積T3はこの時点で開始される。より厳密には第1の転送線141がハイレベルからローレベルに落ちた時点でT3はスタートする。
さらに、第1の転送線141がハイレベルからローレベルに落ち、それと略同時に分離線としての第2の転送線142がハイレベルに上がり、さらに最後にローレベルに落ちると、それらはアンプ回路118の入力ノードであるFD117に完全転送される。
蓄積期間T3はこの時点で終了する。
第1の転送線141がオフするレベルと前にFD117を通してアンプトランジスタ114がオンした場合は、図13(B)のステップST22から図13(C)のステップST23の状態をスキップして図13(D)のステップST24に移行する形になる。
ただし、第1の転送線141がオフするレベルとなった後に、分離線としての第2の転送線142がオフするレベルになりさえすれば、完全転送を実現できる。
図15は、本発明の第4の実施形態に係るCMOSイメージセンサの画素回路を示す図である。
本第4の実施形態に係る画素回路110Dは、各々固有のフォトダイオード111と転送回路112を持つ複数、たとえば2つの画素PXL110a,PXL110bが、アンプ回路を形成するFD117およびアンプトランジスタ114を共有していることある。
この画素回路110Bにおいては、リセットトランジスタ113および行選択トランジスタ115も複数の画素PXL110a,PXL110bで共有する。
各画素PXL110a,PXL110bの転送トランジスタ112a,112bの第3のMOSトランジスタ1123のゲート電極はそれぞれ分離線としての第2の転送線142a,142bに接続されている。
画素回路110Dにおいては、各々独立した第1の転送線141a,141b、および分離線としての第2の転送線142a,142bに従って、各フォトダイオード111a,111bに蓄積された電子が個別のタイミングでFDF117に転送される。
したがって、共有画素数は2画素以上、16画素以下であることが望ましい。
大容量蓄積動作は前述した第1〜第4の実施形態のいずれの回路構成についても適用可能であり、それぞれ第5および第6の実施形態として以下に説明する。
本発明の第5の実施形態においては、第1の形態で採用した図4の画素回路構成と第2のNMOSトランジスタ1122の深い空乏状態を用いた電荷蓄積を応用する。
具体的には、蓄積期間中に、フォトダイオード111の拡散層である拡散ノード204に蓄積していた電子を、第2のNMOSトランジスタ1122のチャネル部分に転送して蓄積する。
すなわち、画素の蓄積期間の間、第1および第2のNMOSトランジスタ1121,1122がオン状態に維持されるようにゲート電極201はオン状態のレベルまま維持される。
そして、フォトダイオード111で光電変換された電子は直ちに第1のNMOSトランジスタ1121を介して第2のNMOSトランジスタ1122のチャネル部CH2に転送され、そこに蓄積される。
蓄積が完了して読み出しを実施する時点で、第1および第2のNMOSトランジスタ1121,1122がオフするようにゲート電極201が駆動される。これにより、蓄積された電子は第3のNMOSトタンジスタ1123を介してアンプ回路118の入力ノードであるFD117に転送される。
図16(A)はリセット線150の信号電位を、図16(B)は転送線140の信号電位を、図16(C)は行選択線160の信号電位を、図16(D)は垂直信号線170の信号電位を、それぞれ示している。
この間、フォトダイオード111で光電変換された電子は、その拡散層内に蓄積されるのではなく、直ちに第2のNMOSトランジスタ1122のチャネル領域に転送され、そこに蓄積される。
さらに、リセット線150へのパルスで、アンプ回路118の入力ノードであるFD117がリセットされて、FD117が電源電圧源に接続されることで、リセットレベルの読み出しが実施される。
次に、転送線140がハイレベルからローレベルに遷移する。
これにより、第2のNMOSトランジスタ1122のチャネル領域に蓄積されてきた電子がアンプ回路118の入力ノードであるFD117に転送されて、蓄積信号の読み出しが実施される。
蓄積期間T4も、この転送線140の遷移をもって終了する。
蓄積期間において第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122がオン状態に維持される。すると、フォトダイオード111で光電変換され拡散ノード204に収集された電子は、第1のNMOSトランジスタ1121を介して直ちに第2のNMOSトランジスタ1122のチャネル領域に移動する。
すなわち、深い空乏状態となった第2のNMOSトランジスタ1122のチャネル領域に電子が移動して、アナログ状態で蓄積される。
読み出し時の第2のNMOSトランジスタ1122から拡散層205への電子の転送は図7(C),(D)のステップST13、ST14の工程と同一である。
したがって、第2のNMOSトランジスタ1122の深い空乏状態における蓄積容量を十分に大きくとれば、通常のフォトダイオードへの蓄積より遥かに大きい電子数を蓄積することが可能になる。
一般にフォトダイオードへの光入射により発生する電子/ホール対においては、空乏層内で発生したホールはその内部電界に誘引されて速やかに基板に排出される。
しかし、フォトダイオード内に電子が蓄積されると、それに伴って内部電界が緩和され、ホールの排出能力が低下して、電子とホールの再結合が起きやすくなる。
これにより、感度が徐々に低下していく問題がある。
これに対して、本第5の実施形態においては、このような問題は発生しない。
またその際は、リセット時にフォトダイオード111の拡散ノード204に形成されるポテンシャルもより浅くできる。したがって、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122のチャネル領域の変調レンジR11、R12も小さくでき、耐圧等の信頼性の確保も容易となる。
同様の概念を第3の実施形態に適用した第6の実施形態について説明する。
この間、フォトダイオード111で光電変換された電子は、その拡散層内に蓄積されるのではなく、直ちに第2のNMOSトランジスタ1122のチャネル領域に転送され、そこに蓄積される。
すなわち、ポテンシャル図中の図13(B)のステップST22の状態が保持される。
さらにリセット線150へのパルスで、アンプ回路118の入力ノードであるFD117がリセットされて電源電圧源に接続されることで、リセットレベルの読み出しが実施される。
次に、第1の転送線141がハイレベルからローレベルに遷移し、さらに分離線としての第2の転送線142にもパルスが印加される。
これにより、第2のNMOSトランジスタ1122のチャネル領域に蓄積されてきた電子がアンプ回路118の入力ノードであるFD117に転送されて、蓄積信号の読み出しが実施される。
蓄積期間T5も、第1の転送線141の遷移をもって終了する。
したがって、第2のNMOSトランジスタ1122の深い空乏状態における蓄積容量を十分に大きくとれば、通常のフォトダイオードへの蓄積より遥かに大きい電子数を蓄積することが可能になる。
中間蓄積ノードたる第2のNMOSトランジスタ1122のチャネル領域に蓄積された電子は、フォトダイオード111の拡散ノード204からもアンプ入力であるFD117からも切り離されている。
すなわち、フォトダイオード111の拡散ノード204で新規に光電変換された電子が中間蓄積ノードに流れ込むこともなく、中間蓄積ノードに蓄積された電子がFD117に流れ込むこともない。
第1の実施形態では第1および第2のNMOSトランジスタ1121,1122の共有ゲートを3値で駆動し、その中間電圧でこのような状態を実現することで、この中間状態を一定期間保持することが可能である。
中間蓄積ノードたる第2のNMOSトランジスタ1122のチャネル領域に蓄積された電子は、フォトダイオード111の拡散ノード204からもアンプ入力であるFD117からも切り離されている。
このケースでは第1および第2のNMOSトランジスタ1121,1122、および第3のNMOSトランジスタ1123を共にゲート電極駆動によりオフすることで、この中間状態を一定期間保持することが可能である。
一定期間とは、より具体的には、たとえば最小蓄積期間以上の期間、あるいは一行読み出しに要する期間以上の期間である。
なお、第7〜第12の実施形態においては、上述した第1の実施形態〜第4の実施形態の各々の構成を使用して、いずれも同様に実施できる。
図18(A)〜(D)は、第7の実施形態において上記中間保持モードを採用し、第5の実施形態の大容量蓄積動作を改善した、画素動作のタイミングチャートを示す図である。
図18(A)はリセット線150の信号電位を、図18(B)は転送線140の信号電位を、図18(C)は行選択線160の信号電位を、図18(D)は垂直信号線170の信号電位を、それぞれ示している。
本改善例である第7の実施形態はこのような問題を鑑みて、ゲート電極201を駆動して第1および第2のNMOSトランジスタ1121,1122を間欠的にオンすることで、暗電流の増加を抑止する。
すなわち、まず図8や図16と同様のリセット動作を実施して新たな蓄積を開始する。その後、蓄積期間T6の間、ゲート電極201を通して第1および第2のNMOSトランジスタ1121,1122を開放し続けるのではなく、間欠的にハイレベルにして、フォトダイオード111から中間蓄積ノードに時分割で電子を転送している。
最初の転送以降、転送時以外の蓄積期間中は、ゲート電極201は中間電位に保たれ、中間蓄積ノードは図7(C)のステップST13の中間状態が維持されている。
読み出し時には、再度ゲート電極201をハイレベルにしてフォトダイオード111に残存する電子を中間蓄積ノードに転送する。そして、最後にゲート電極201をローレベルにして、中間蓄積ノードの蓄積電子をアンプ入力であるFD117にまとめて一括転送する。
しかし、第2のNMOSトランジスタ1122のチャネル部よりなる中間蓄積ノードの蓄積容量が十分大きければ、フォトダイオード111の蓄積電荷を複数回に時分割してそこに転送することで、通常より遥かに大きな電荷を蓄積することが可能になる。
また、ゲート電極201を通して第1および第2のNMOSトランジスタ1121,1122がオンしている期間は蓄積期間と比較して十分小さくできるので、暗電流の増加も防止することができる。
図19(A)〜(E)は、第8の実施形態において、第7実施形態と同様の概念で中間保持モードを採用し、第6の実施形態の大容量蓄積動作を改善した画素動作のタイミングチャートを示す図である。
その後、蓄積期間T7の間、ゲート電極201の駆動による第1および第2のNMOSトランジスタ1121,1122を開放し続けるのではなく、間欠的にパルスを印加して、フォトダイオード111から中間蓄積ノードに時分割で電子を転送している。
蓄積期間中は、分離用のゲート電極202を通して第3のNMOSトランジスタ1123はオフ状態に保たれ、上記間欠的転送時以外の中間蓄積ノードは図13(C)のステップST23の中間状態が維持されている。
読み出し時には、再度ゲート電極201にパルスを与えて第1および第2のNMOSトランジスタ1121,1122をオンさせてフォトダイオード111に残存する電子を中間蓄積ノードに転送する。
そして、最後に分離用ゲート電極202にパルスを印加にして第3のNMOSトランジスタ1123をオンさせ、中間蓄積ノードの蓄積電子をアンプ入力であるFD117にまとめて一括転送する。
次に、グローバルシャッター機能について述べる。
通常の回路構成とシーケンスを採用した場合、図2に示すように、読み出し動作の開始が蓄積の終了タイミングを決定する。
読み出しは通常行ごとに順次実施されるので、蓄積終了のタイミングもそれに従う。よって、通常は蓄積開始となるリセット動作も行ごとにずらして順次実施し、蓄積期間T1を全有効画素で均一にする措置がとられている。
これはローリングシャッターと呼ばれ、CMOSイメージセンサにおいて一般的な手法であるが、行ごとにシャッタータイミングがズレることを意味し、たとえば高速に動作する被写体の像に歪みが発生する。
一方、蓄積データの読み出しは行毎に行うので、この場合、蓄積終了と読み出しのタイミングを分離する必要があり、蓄積終了から読み出しまでの期間、画素ごとに信号を保存しておく必要がある。
すなわち、CMOSイメージセンサ100において、全有効画素に対してゲート電極201を通して第1および第2のNMOSトランジスタ1121,1122を一斉にオフする。これにより、光電変換された電子の転送を中止して蓄積を終了するとともに、既に蓄積された電子を一旦第2のNMOSトランジスタ1122のチャネル領域に保存する。
その後、行単位での読み出しに伴って、ゲート電極202にパルスを与えて第3のNMOSトランジスタ1123を順次オンしていき、保存された電子をアンプ回路118の入力ノードであるFD117に転送すれば良い。
図20(A)〜(D)は、第1の実施形態にグローバルシャッター機能を搭載した第9の実施形態における動作のタイミングチャートを示す図である。
図20(A)はリセット線150の信号電位を、図20(B)は転送線140の信号電位を、図20(C)は行選択線160の信号電位を、図20(D)は垂直信号線170の信号電位を、それぞれ示している。
一方、転送線140がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点でフォトダイオード111に蓄積されていた電子がFD117に転送され、リセットレベルに引き抜かれる。
新たな電子の蓄積期間T8はこの時点で開始される。リセット線150のパルスは、ゲート電極201への印加パルスがローレベルに降りるのを待ってからローレベルに落ちている。
通常は、このリセット動作は選択行ごとに順次実施するが、グローバルリセットでは全有効画素に対して一斉に実施する。
すなわち、本工程はグローバルシャッターのシャッター開の動作となる。
さらに、転送線140がハイレベルから中間電位にまで戻ると、ポテンシャル状態は図7(B)のステップST13の中間保持モードに移行し、中間蓄積ノードとフォトダイオード111が切り離される。
これらは全有効画素に対して一斉に実施され、グローバルシャッターのシャッター閉の動作となる。
まず、行選択線160に選択信号が印加されて択一的に行選択が実施された後、リセット線150にパルスが印加され、アンプ入力部であるFD117がリセットレベルに接続されてリセットレベルが感知される。
次に、転送線140が中間電位からローレベル状態に落ち、これによって中間蓄積ノードに保持されていた電子が全てアンプ回路118の入力ノードであるFD117に転送される。
各画素は蓄積終了から読み出しまでのH8の期間、中間保持モードを維持するが、中間保持期間H8は行ごとに異なる。
すなわち、一斉にシャッターが閉となってから、該当行に読み出し順が回ってくるまでの期間、上記中間保持が実施される。
図21(A)〜(E)は、第3の実施形態にグローバルシャッター機能を搭載した第10の実施形態の動作のタイミングチャートを示す図である
一方、第1の転送線141がローレベルからハイレベルに上がることで、フォトダイオード111に蓄積されていた余分な電子が第1のNMOSトランジスタ1121を介して第2のNMOSトランジスタ1122のチャネル部に転送される。
さらに、第1の転送線141がハイレベルからローレベルに落ち、それと略同時に分離線としての第2の転送線142がハイレベルとなって分離用の第3のNMOSトランジスタ1123が導通する。そして、最後に第2の転送線142がローレベルに落ちると、蓄積電子は拡散層205に完全転送されてリセットレベルに引き抜かれる。
新たな電子の蓄積T9はこの時点で開始される。通常はこのリセット動作は選択行ごとに順次実施するが、グローバルリセットでは全有効画素に対して一斉に実施する。
すなわち、本工程はグローバルシャッターのシャッター開の動作となる。
さらに、第1の転送線141がハイレベルからローレベルに戻ると、ポテンシャル状態は図13(B)のステップST23の中間保持モードに移行し、中間蓄積ノードとフォトダイオードが切り離される。
これらは全有効画素に対して一斉に実施され、グローバルシャッターのシャッター閉の動作となる。
まず、行選択線160に選択信号が印加されて択一的に行選択が実施された後、リセット線150にパルスが印加され、アンプ回路118の入力ノードであるFD117部がリセットレベルに接続されてリセットレベルが感知される。
次に、分離線としての第2の転送線142がハイレベルに駆動され、分離トランジスタである第3のNMOSトランジスタ1123が導通状態となる。これにより、第2のNMOSトランジスタ1122のチャネル部に蓄積された電子がアンプ118の入力ノードであるFD117に転送される。
分離線としての第2の転送線142が再度ローレベルに落ちた時点で、蓄積電子の拡散層205への完全転送が完了する。
各画素は蓄積終了から読み出しまでのH9の期間、中間保持モードを維持するが、中間保持期間H9は行ごとに異なる。
すなわち、一斉にシャッターが閉となってから、該当行に読み出し順が回ってくるまでの期間、上記中間保持が実施される。
たとえば、図20(A)〜(D)に示したグローバルシャッターシーケンスの蓄積が開始されたら、全有効画素の転送線140を一括でハイレベルに変える。そして、蓄積期間T8の間その状態を維持した後に一括して中間電位に落として蓄積を終了し、中間保持状態に移行すれば良い。
この場合、蓄積期間中、各画素では図7(B)のステップST12のポテンシャル状態が維持され、電子はフォトダイオード111ではなく第2のNMOSトランジスタ1122のチャネル内に蓄積されて、大容量の蓄積が可能になる。
次に、ワイドダイナミックレンジ機能について説明する。
本機能は1画素内に蓄積時間の短い信号と長い信号とを同時に保存し、高輝度の被写体感知には蓄積時間の短い信号を、低輝度の被写体感知には蓄積時間の長い信号を使用して、両者を同時に適切な露光時間で撮像する機能である。
読み出し時にはまず中間保持モードで保存された長時間蓄積側の信号をアンプ入力に転送し、次にフォトダイオードに保持された短時間蓄積側の信号を転送する。
第1の実施形態の構成を用いたワイドダイナミックレンジ動作の例を、図22(A)〜(D)および図23(A)〜(C)のポテンシャル推移図を用いて説明する。
図22(A)〜(D)は、第1の実施形態の構成を用いた本第11の実施形態におけるワイドダイナミックレンジ動作の例を説明するための第1のポテンシャル推移図である。
図23(A)〜(C)は、第1の実施形態の構成を用いた本第11の実施形態におけるワイドダイナミックレンジ動作の例を説明するための第2のポテンシャル推移図である。
図22(A)のステップST31においては、図7(A)のステップST11と同様に、フォトダイオード111の拡散ノード204には第1の電子蓄積が行われている。
第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122のチャネル領域は、両者の共有ゲート電極201に共通に与えられる電位、たとえば―1.5V〜3Vに従って、ポテンシャルがそれぞれR11、R12の範囲で変調される。
一方、分離トランジスタである第3のNMOSトランジスタ1123のゲート電極202はグランドに接続されており、チャネルのポテンシャルは0.6V程度になるように調整されている。
図22(B)のステップST32においては、第1のNMOSトランジスタ1121)および第2のNMOSトランジスタ1122がオンすると電子の移動が行われる。
フォトダイオード111の拡散ノード204に蓄積されていた電子は、第1のNMOSトランジスタ1121を介して残らず第2のNMOSトランジスタ1122のチャネル領域に移動する。
すなわち、深い空乏状態となった第2のNMOSトランジスタ1122のチャネル領域に電子が移動して、アナログ状態で蓄積される。
図22(C)のステップST33においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122をオフするためにゲート電極201が駆動されと、それに伴ってチャネル領域のポテンシャルが負電位方向に変調される。
これにより、フォトダイオード111は第2のNMOSトランジスタ1122のチャネルから切断され、第1の蓄積が完了する。
第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122のゲート電極が適当な中間電圧に達したこの段階では、蓄積電子がフォトダイオード111とアンプ回路118の入力ノードであるFD117の双方から分離された状態となる。
図22(D)のステップST34においては、ステップST33の中間保持状態を維持していると、フォトダイオード111には継続して光が入射し光電変換が実行されるので、その拡散ノード204に新たな電子が蓄積される。
図23(A)のステップST35においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122が完全にオフすると電子の移動が次のように行われる。
すなわち、第2のNMOSトランジスタ1122のチャネルに保持されていた第1の蓄積電子が全てアンプ回路118の入力ノードであるFD117に移動する。
これにより、アンプトランジスタ114からなるアンプ回路118は垂直信号線170を駆動し、第1の蓄積信号の読み出しが実施される。
図23(B)のステップST36においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122が再度オンすると電子に移動が次のように行われる。
フォトダイオード111の拡散ノード204に蓄積されていた第2の蓄積電子が、第1のNMOSトランジスタ1121を介して残らず第2のNMOSトランジスタ1122のチャネル領域に移動する。このとき、アンプ回路118の入力ノードであるFD117は3Vにリセットしておく。
図23(C)のステップST37においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122が再度完全にオフすると電子の移動が次のように行われる。
第2のNMOSトランジスタ1122のチャネルに保持されていた第2の蓄積電子が全てアンプ回路の入力ノードであるFD117に移動する。
これにより、アンプトランジスタ114からなるアンプ回路118は垂直信号線170を駆動し、第2の蓄積信号の読み出しが実施される。
第1の電子蓄積が飽和していない場合、画素の蓄積データにはその値を使用する。一方、第1の電子蓄積が飽和している場合、画素の蓄積データには第2の電子蓄積の値を使用する。第2の蓄積時間が第1の蓄積時間の1/Kであれば、第2の蓄積データは画像合成時にK倍されて扱われる。
したがって、本発明の実施形態に係るイメージャーの使用者は異なる蓄積時間に対応して2枚のフレームバッファーを用意する必要はなく、2枚のラインバッファーのみを用意すればフレーム合成が可能になる。
また、読み出しに倍の時間がかかる分、フレームレートは1/2になるが、倍になった1フレーム所要時間の全てを蓄積に使用することができる。
図24(A)はリセット線150の信号電位を、図24(B)は転送線140の信号電位を、図24(C)は行選択線160の信号電位を、図24(D)は垂直信号線170の信号電位を、それぞれ示している。
一方、転送線140がローレベルからハイレベルに上がり、さらにハイレベルからローレベルに落ちた時点でフォトダイオード111に蓄積されていた電子がFD117に転送され、リセットレベルに引き抜かれる。
第1の電子蓄積における蓄積期間T10Lはこの時点で開始される。リセット線150のパルスは、転送線140がローレベルに降りるのを待ってからローレベルに落ちている。
さらに、転送線140がハイレベルから中間電位に落ちると、図22(C)のステップST33のように、フォトダイオード11と中間ノードが切断され、第1の電子蓄積たる長時間側の蓄積期間T10Lが終了する。
またそれと同時に第2の蓄積期間T10Sがスタートする。
まず、リセット線150のパルス印加でアンプ回路118の入力ノードであるFD117がリセットされ、リセットレベルが感知される。
次に、転送線140が中間ノードからローレベルに落ちると、図23(A)のステップSTST35のように、第1の蓄積電子がアンプ回路118の入力ノードであるFD117に転送され、その感知が行われる。
再度リセット線150のパルス印加でアンプ回路118の入力ノードであるFD117がリセットされ、リセットレベルが感知される。
次に、転送線140にパルスが印加されると、図23(B),(C)のステップST36,ST37の段階を経て、第2の蓄積信号がアンプ回路118の入力ノードであるFD117に転送され、その感知が行われる。
第2の蓄積信号の読み出しでその蓄積期間T10Sも終了する。
なお、上記ワイドダイナミックレンジ機能は、第3の実施形態の構成に対しても、同様の概念を持って実施できる。
第12の実施形態において画素回路の構成は図12と同様である。
一方、第1の転送線141がローレベルからハイレベルに上がることで、フォトダイオード111に蓄積されていた余分な電子が第1のNMOSトランジスタ1121)を介して第2のNMOSトランジスタ1122のチャネル部に転送される。
さらに、第1の転送線141がハイレベルからローレベルに落ち、それと略同時に分離線としての第2の転送線142がハイレベルとなって分離トランジスタである第3のNMOSトランジスタ1123が導通する。そして、最後に第2の転送線142がローレベルに落ちると、蓄積電子はFD117に完全転送されてリセットレベルに引き抜かれる。
第1の電子蓄積における蓄積期間T11Lはこの時点で開始される。リセット線150のパルスは、第2の転送線142がローレベルに降りるのを待ってからローレベルに落ちている。
所定の蓄積時間が経過すると、フォトダイオード111に蓄積されていた電子は、第1の転送線141がローレベルからハイレベルに上がることで中間蓄積ノードに転送される。
さらに、第1の転送線141がハイレベルからローレベルに戻ると、ポテンシャル状態は図13(B)のステップST23の中間保持モードに移行し、中間蓄積ノードとフォトダイオードが切り離される。
これにより、第1の電子蓄積たる長時間側の蓄積期間T11Lが終了する。またそれと同時に第2の蓄積期間T11Sがスタートする。
まず、リセット線150にパルスが印加され、アンプ回路118の入力ノードであるFD117がリセットレベルに接続されてリセットレベルが感知される。
次に、分離線としての第2の転送線142がハイレベルに駆動されて、分離トランジスタとしての第3のNMOSトランジスタ1123が導通状態となる。これにより、第2のNMOSトランジスタ1122のチャネル部に蓄積されていた第1の蓄積電子がアンプ回路118の入力ノードであるFD117に転送される。分離線としての第2の転送線142が再度ローレベルに落ちた時点で、第1の蓄積電子のFD117への完全転送が完了し、第1の蓄積信号の感知が行われる。
再度リセット線150のパルス印加でアンプ回路118の入力ノードであるFD117がリセットされ、リセットレベルが感知される。
さらに、第1の転送線141がハイレベルからローレベルに落ち、それと略同時に分離線である第2の転送線142がハイレベルになり、最後に第2の転送線142がローレベルに落ちると、第2の蓄積電子はFD117に完全転送される。
これにより、第2の蓄積期間T11Sも終了し、続いて第2の蓄積信号の感知が行われる。
次に、画素内転送回路の構造を変えた、第12の実施形態について説明する。
図26は、本発明の第13の実施形態に係るCMOSイメージセンサの画素回路を示す図である。
すなわち、本第13の実施形態に係る画素回路110Eは、転送トランジスタ112Eが一体化され直列接続された高閾値HVthの第1のNMOSトランジスタ1121と低閾値LVthの第2のNMOSトランジスタ1122により形成されている。
一体化された第1および第2のNMOSトランジスタ1121,1122は、互いのチャネルがn型拡散層等を介することなく直接接続されている。
また、第1および第2のNMOSトランジスタ1121,1122のゲート電極201は同時一括で駆動信号が印加される。
そして、第1のNMOSトランジスタ1121は高閾値電圧HVth、第2のNMOSトランジスタ1122は低閾値電圧LVthとなっている。
入力ノードであるFD117は寄生容量203を有しており、蓄積電荷量をQ、寄生容量値をCfとすると、その電位変化量ΔVfは{ΔVf=Q/Cf}となる。
その一方で、浮遊状態であるアンプ回路118の入力ノードであるFD117は隣接する第2のNMOSトランジスタ1122の状態変動に影響されやすくなる。
たとえば、ゲート電極201を通して第1および第2のNMOSトランジスタ1121,1122をオンした際に、FD117のポテンシャルもそのカップリングを受けて変動する。その結果、第2のNMOSトランジスタ1122のチャネル部に蓄積されるべき電子の一部がアンプ回路118の入力ノードであるFD117に漏れる等の影響が出る。
アンプ回路118の入力ノードであるFD117は、通常不純物が多量に導入された拡散層や、配線のコンタクト部等を含んでおり、MOSトランジスタのチャネル部に比較して結晶性が悪い。
したがって、個々に漏れ出た電子は蓄積期間中に再結合等で失われやすく、特に第3の実施形態における蓄積機能や、第9や第10の実施形態におけるグローバルシャッター機能には有意な悪影響を及ぼすことになる。
ここで光電変換された電子は、当初n型の拡散ノード204に蓄積される。
そして、ゲート電極201に第1のNMOSトランジスタ1121がオンする信号が印加されると、第1のNMOSトランジスタ1121を介して第2のNMOSトランジスタ1122のチャネル領域に転送され、多くの電子はそこに蓄積される。
たとえば、チャネル部の不純物プロファイルを調整することで、第1のNMOSトランジスタ1121の閾値は高く、第2のNMOSトランジスタ1122の閾値は低く設定される。これにより、第2のNMOSトランジスタ1122のチャネル部は電子の蓄積井戸を、第1のNMOSトランジスタ1121のチャネル部は逆流防止のポテンシャル壁を形成する。
また、拡散層205は断面図には記載されないアンプ回路118の入力に接続されている。
しかしいずれにしても機能的には直列接続された2つの個別なトランジスタと同様であり、本発明の適用範囲内である。
図29(A)のステップST41においては、フォトダイオード111の拡散ノード204は、一定数のドナーによる正電荷で、その完全空乏時にポテンシャルの底が2.5V程度になるように設計されている。ここに光電変換された電子が飽和状態(約0V)にまで満たされている。
一方、第1のNMOSトランジスタ1121および第2のNMOSトラジスタ1122のチャネル領域は、両者のゲート電極に共通に与えられる電位、たとえば1.5V〜3V)に従って、ポテンシャルがそれぞれR17、R18の範囲で変調される。
また、アンプ回路118の入力ノードである拡散層205(FD117)にはリセットがかけられて、3Vの浮遊状態となっている。
図29(B)のステップST42においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122がオンすると次のような電位の移動が行われる。
フォトダイオード111の拡散ノード204に蓄積されていた電子は、第1のNMOSトランジスタ1121を介して残らず第2のNMOSトランジスタ1122のチャネル領域に移動する。
この際、アンプ回路118の入力ノードである拡散層205(FD117)もカップリングを受けて電位が上昇し、一部の電子は第2のNMOSトランジスタ1122のチャネル部を介してさらに拡散層205(FD117)に流入する。
すなわち、読み出し信号である電子は、深い空乏状態となった第2のNMOSトランジスタ1122のチャネル領域にその多くは蓄積され、また一部はアンプ回路118の入力ノードである拡散層205(FD117)に蓄積される。
図29(C)のステップST43においては、第1のNMOSトランジスタ1121および第2のNMOSトランジスタ1122をオフするためにゲート電極201が駆動されると、それに伴ってチャネル領域のポテンシャルが負方向に変調される。
ここで第1のNMOSトランジスタ1121のチャネルはポテンシャル障壁を形成し、蓄積電子のフォトダイオード111の拡散ノード204への逆流を防止している。この障壁の高さは両トランジスタの閾値の差に対応しており、たとえば1.5Vである。
こうして、第2のNMOSトランジスタ1122のチャネル領域のポテンシャルが上昇(電位は低下)するにつれて、そこに蓄積されていた電子がアンプ回路118の入力ノードである拡散層205(FD117)に移動する。
図29(D)のステップST44においては、第1および第2のNMOSトランジスタ1121,1122のオフ状態では、ステップST41でフォトダイオードに蓄積されていた電子は全てアンプ回路118の入力ノードである拡散層205に移動した状態になる。これによりアンプは垂直信号線を駆動し、蓄積信号の読み出しが実施される。
すなわち、本第13の実施形態では、電子を満たした拡散層205(FD117)のポテンシャルが拡散ノード204より浅い状態となっても完全な転送が実現している。
フォトダイオード111の飽和蓄積電荷量をQs、第2のNMOSトランジスタ1122のチャネル容量(反転層の容量)をCinv、第1のNMOSトランジスタ1121と第2のNMOSトランジスタ1122の閾値差をΔVthとすれば、次の条件となる。
|Cinv*ΔVth| > |Qs|
図30は、本発明の第14の実施形態に係るCMOSイメージセンサの画素回路を示す図である。
本第2の実施形態に係る画素回路110Fは、各々固有のフォトダイオード111と転送回路112を持つ複数、たとえば2つの画素PXL110a,PXL110bが、アンプ回路を形成するFD117およびアンプトランジスタ114を共有していることある。
この画素回路110Fにおいては、リセットトランジスタ113および行選択トランジスタ115も複数の画素PXL110a,PXL110bで共有する。
画素回路110Bにおいては、各々独立した転送線140aおよび140bに従って、各フォトダイオード111a,111bに蓄積された電子が個別のタイミングでFDF117(アンプ回路の入力ノード)に転送される。
したがって、共有画素数は2画素以上、16画素以下であることが望ましい。
一方、光電変換素子にはMOSキャパシタが使用される場合もあり、第1から第14の実施形態全てについて、フォトダイオードの替わりにMOSキャパシタを使用しても同様の効果を得ることができる。
図31は、第1の実施形態に対応した断面構造例である図6に対して、フォトダイオードをMOSキャパシタに入れ替えた第15の実施形態に係る転送回路の構成例を示す図である。
電極211には、たとえば2Vの固定電圧が印加されており、MOSキャパシタ210は深い空乏状態になっている。
この空乏層内に電子が入射すると電子/ホール対が生成され、ホールは電界に誘引されてp−Well側に抜ける一方で、電子は反転層としてMOSキャパシタ210の酸化膜近傍に蓄積される。
ゲート電極201をハイレベルにすると、蓄積電子は第1のMOSトランジスタ1121を介して第2のNMOSトランジスタ1122のチャネル領域に完全転送され、そこに蓄積される。
さらに、ゲート電極201をローレベルに落とすと、この蓄積電子は全てアンプ回路の入力ノードである拡散層205(FD117)に転送され、垂直信号線170が駆動されて読み出しが実施される。
図32は、第1の実施形態の転送回路と異なる断面構造を有する第16の実施形態に係る転送回路の断面構造例を示す図である。
本第16の実施形態においては、第1のNMOSトランジスタ1121と第2のNMOSトランジスタ1122は、異なるゲート電極201−1,201−2として形成されている。
これらのゲート電極201−1,201−2は異なる導電層、あるいはポリシリコン層で形成され、図示しない画素内でショートされて、一体化された電極201が形成される。
このような構造では、第2のNMOSトランジスタ1122の基板不純物プロファイルを自己整合的に調整できる。あるいは異なるゲート電極層の仕事関数を変えて、閾値を調整することも可能である。
図33は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム300は、この撮像デバイス310の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させるレンズ320を有する。
さらに、カメラシステム300は、撮像デバイス310を駆動する駆動回路(DRV)330と、撮像デバイス310の出力信号を処理する信号処理回路(PRC)340と、を有する。
信号処理回路340で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路340で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (11)
- 光電変換素子と、
アンプ回路と、
上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
上記転送トランジスタは、
上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第1、第2、および第3の電界効果トランジスタを有し、
上記第3の電界効果トランジスタのゲート電極は、電位固定されており、
上記第1および第2の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第1の電界効果トランジスタの閾値電圧が上記第2の電界効果トランジスタの閾値電圧より高く設定され、
ゲート電極の段階的な駆動に伴って、
光電変換素子で生成され、上記第1の電界効果トランジスタを介して転送された電荷を上記第2の電界効果トランジスタのチャネル領域に蓄積し、
当該チャネル領域に蓄積した上記電荷を上記第3の電界効果トランジスタを介してアンプ回路の入力に転送し、
上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
画素回路。 - 上記転送トランジスタは、
上記第1および第2の電界効果トランジスタのゲート電極が中間電圧で維持されて、当該第2の電界効果トランジスタのチャネル領域に蓄積された電荷を、所定の期間保持する機能を有する
請求項1記載の画素回路。 - 上記転送トランジスタは、
上記第1の電界効果トランジスタをオン状態に維持し、上記光電変換素子で生成された電荷を直ちに上記第2の電界効果トランジスタのチャネル領域に転送して蓄積する蓄積機能と、
当該蓄積電荷を上記第3の電界効果トランジスタを介して上記アンプ回路に転送する読み出し機能と
を有する請求項1または2記載の画素回路。 - 上記転送トランジスタは、
上記光電変換素子で生成された第1の蓄積信号を、第1の電界効果トランジスタを介して上記第2の電界効果トランジスタのチャネル領域に転送して蓄積し、
上記第2の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第2の蓄積が開始されて第2の蓄積信号が生成される間、上記第1の電界効果トランジスタがオフされて、
上記第1の蓄積信号を上記第3の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第1の読み出しを行い、
上記第2の蓄積信号を第1、第2、および第3の電界効果トランジスタを介して上記アンプ回路に転送する、第2の読み出しを行う
請求項1または2記載の画素回路。 - 光電変換素子と、
アンプ回路と、
上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
上記転送トランジスタは、
上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第1、第2、および第3の電界効果トランジスタを有し、
上記第1および第2の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第1の電界効果トランジスタの閾値電圧が上記第2の電界効果トランジスタの閾値電圧より高く設定され、
ゲート電極の段階的な駆動に伴って、
光電変換素子で生成され、上記第1の電界効果トランジスタを介して転送された電荷を上記第2の電界効果トランジスタのチャネル領域に蓄積し、
当該チャネル領域に蓄積した上記電荷を上記第3の電界効果トランジスタを介してアンプ回路の入力に転送する機能を有し、
上記光電変換素子で生成された第1の蓄積信号を、第1の電界効果トランジスタを介して上記第2の電界効果トランジスタのチャネル領域に転送して蓄積し、
上記第2の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第2の蓄積が開始されて第2の蓄積信号が生成される間、上記第1の電界効果トランジスタがオフされて、
上記第1の蓄積信号を上記第3の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第1の読み出しを行い、
上記第2の蓄積信号を第1、第2、および第3の電界効果トランジスタを介して上記アンプ回路に転送する、第2の読み出しを行い、
上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
画素回路。 - 上記光電変換素子と、第1、第2、および第3の電界効果トランジスタを含む転送トランジスタが複数の各画素に配置されており、
上記アンプ回路は複数の画素間で共有されている
請求項1から5のいずれか一に記載の画素回路。 - 複数の画素回路が配列された画素部と、
上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
上記各画素回路は、
光電変換素子と、
アンプ回路と、
上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
上記転送トランジスタは、
上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第1、第2、および第3の電界効果トランジスタを有し、
上記第3の電界効果トランジスタのゲート電極は、電位固定されており、
上記第1および第2の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第1の電界効果トランジスタの閾値電圧が上記第2の電界効果トランジスタの閾値電圧より高く設定され、
上記画素駆動部によるゲート電極の段階的な駆動に伴って、
光電変換素子で生成され、上記第1の電界効果トランジスタを介して転送された電荷を上記第2の電界効果トランジスタのチャネル領域に蓄積し、
当該チャネル領域に蓄積した上記電荷を上記第3の電界効果トランジスタを介してアンプ回路の入力に転送し、
上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
固体撮像素子。 - 上記転送トランジスタは、
上記光電変換素子で生成された第1の蓄積信号を、第1の電界効果トランジスタを介して上記第2の電界効果トランジスタのチャネル領域に転送して蓄積し、
上記第2の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第2の蓄積が開始されて第2の蓄積信号が生成される間、上記第1の電界効果トランジスタがオフされて、
上記第1の蓄積信号を上記第3の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第1の読み出しを行い。
上記第2の蓄積信号を第1、第2、および第3の電界効果トランジスタを介して上記アンプ回路に転送する、第2の読み出しを行う
請求項7記載の固体撮像素子。 - 複数の画素回路が配列された画素部と、
上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
上記各画素回路は、
光電変換素子と、
アンプ回路と、
上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
上記転送トランジスタは、
上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第1、第2、および第3の電界効果トランジスタを有し、
上記第1および第2の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第1の電界効果トランジスタの閾値電圧が上記第2の電界効果トランジスタの閾値電圧より高く設定され、
上記画素駆動部によるゲート電極の段階的な駆動に伴って、
光電変換素子で生成され、上記第1の電界効果トランジスタを介して転送された電荷を上記第2の電界効果トランジスタのチャネル領域に蓄積し、
当該チャネル領域に蓄積した上記電荷を上記第3の電界効果トランジスタを介してアンプ回路の入力に転送する機能を有し、
上記光電変換素子で生成された第1の蓄積信号を、第1の電界効果トランジスタを介して上記第2の電界効果トランジスタのチャネル領域に転送して蓄積し、
上記第2の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第2の蓄積が開始されて第2の蓄積信号が生成される間、上記第1の電界効果トランジスタがオフされて、
上記第1の蓄積信号を上記第3の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第1の読み出しを行い、
上記第2の蓄積信号を第1、第2、および第3の電界効果トランジスタを介して上記アンプ回路に転送する、第2の読み出しを行い、
上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
複数の画素回路が配列された画素部と、
上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
上記各画素回路は、
光電変換素子と、
アンプ回路と、
上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
上記転送トランジスタは、
上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第1、第2、および第3の電界効果トランジスタを有し、
上記第3の電界効果トランジスタのゲート電極は、電位固定されており、
上記第1および第2の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第1の電界効果トランジスタの閾値電圧が上記第2の電界効果トランジスタの閾値電圧より高く設定され、
上記画素駆動部によるゲート電極の段階的な駆動に伴って、
光電変換素子で生成され、上記第1の電界効果トランジスタを介して転送された電荷を上記第2の電界効果トランジスタのチャネル領域に蓄積し、
当該チャネル領域に蓄積した上記電荷を上記第3の電界効果トランジスタを介してアンプ回路の入力に転送し、
上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
カメラシステム。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
複数の画素回路が配列された画素部と、
上記画素部の画素回路を駆動して画素信号の読み出しを行う画素駆動部と、を有し、
上記各画素回路は、
光電変換素子と、
アンプ回路と、
上記光電変換素子で生成された電荷を上記アンプ回路の入力ノードに転送可能な転送トランジスタと、を有し、
上記転送トランジスタは、
上記光電変換素子から上記アンプ回路側に向かって、一体化して直列接続された第1、第2、および第3の電界効果トランジスタを有し、
上記第1および第2の電界効果トランジスタは、ゲート電極が同時一括的に駆動され、上記第1の電界効果トランジスタの閾値電圧が上記第2の電界効果トランジスタの閾値電圧より高く設定され、
上記画素駆動部によるゲート電極の段階的な駆動に伴って、
光電変換素子で生成され、上記第1の電界効果トランジスタを介して転送された電荷を上記第2の電界効果トランジスタのチャネル領域に蓄積し、
当該チャネル領域に蓄積した上記電荷を上記第3の電界効果トランジスタを介してアンプ回路の入力に転送する機能を有し、
上記光電変換素子で生成された第1の蓄積信号を、第1の電界効果トランジスタを介して上記第2の電界効果トランジスタのチャネル領域に転送して蓄積し、
上記第2の電界効果トランジスタのチャネル領域に当該電荷を蓄積したまま、上記光電変換素子で第2の蓄積が開始されて第2の蓄積信号が生成される間、上記第1の電界効果トランジスタがオフされて、
上記第1の蓄積信号を上記第3の電界効果トランジスタを介して上記アンプ回路の入力に転送する、第1の読み出しを行い、
上記第2の蓄積信号を第1、第2、および第3の電界効果トランジスタを介して上記アンプ回路に転送する、第2の読み出しを行い、
上記アンプ回路が、信号線を駆動して、蓄積電荷の読み出しが行われる
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