TWI445400B - A pixel circuit, a solid-state imaging element, and a camera system - Google Patents

A pixel circuit, a solid-state imaging element, and a camera system Download PDF

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TWI445400B
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Description

像素電路、固態攝像元件、及照相機系統
本發明係關於一種以CMOS(Complementary Metal Oxide Semiconductor，互補金氧半導體)影像感測器為代表之像素電路、固態攝像元件、及照相機系統。
近年來，於數位靜態照相機或可攜式攝影機、監控照相機等之用途中廣泛使用有CMOS成像器，市場亦正在擴大。
CMOS成像器係利用作為光電轉換元件之光電二極體將入射至各像素之光轉換為電子，並將其儲存固定期間，然後將反映出該儲存電荷量之信號數位化後輸出至外部。
圖1係表示以1單位像素包含4個電晶體之像素電路之一例的圖。
1單位之像素電路PX1包含光電二極體1、傳輸電晶體2、重置電晶體3、放大器電晶體4、列選擇電晶體5、儲存節點6、及浮動擴散(FD：Floating Diffusion，浮動擴散層)7。
傳輸電晶體2之閘極電極連接於傳輸線8，重置電晶體3之閘極電極連接於重置線9。放大器電晶體4之閘極電極連接於FD7，列選擇電晶體5之閘極電極連接於列選擇線10。而且，列選擇電晶體5之源極連接於垂直信號線11。
垂直信號線11上連接有恆定電流電路12及感知電路13。
於像素電路PX1中，入射至像素之矽基板之光產生一對電子與電洞，其內部之電子藉由光電二極體1而聚光並儲存於節點6中。該電子最終成為朝向垂直信號線11之信號而被讀出。
以下，參照圖2說明電荷儲存與讀出之具體動作。
圖2(A)~(D)係表示圖1之像素電路之時序圖的圖。
於電荷儲存之前，首先進行像素之重置。其係將重置線9及傳輸線8設為高位準，且使重置電晶體3與傳輸電晶體2成為導通狀態。此係例如使3V之電源電壓傳達至光電二極體之儲存節點6之操作。
藉此，儲存節點6之電位上升，進行儲存於其中之電子之提取(extraction)。
於近年來作為主流之HAD(Hole-Accumulation Diode，空穴堆積二極體)結構中，儲存節點6係由被p型層所夾持之n型埋入擴散層所形成，其電子全部被排出而成為完全空乏狀態。再者，於電子全部被排出之時間點，節點6之電位上升亦停止，其位準成為低於電源電壓3V之特定之水準。
然後，將傳輸線8設為低位準，並斷開傳輸電晶體2，藉此使儲存節點6成為浮動狀態，從而開始新的電荷儲存。於電荷儲存中，重置電晶體3通常亦設為斷開。
一般而言，此種像素之重置動作係被利用作為CMOS影像感測器之電子快門動作。
其次，說明所儲存之電荷之讀出動作。
首先，使列選擇線10變為高位準，將列選擇電晶體5導通，且將像素之放大器電晶體4連接於垂直信號線11。
此處，放大器電晶體4與連接於恆定電流電路12之垂直信號線11形成源極隨耦電路，作為其輸入之FD7之電位Vf與作為輸出之垂直信號線11之電位Vsl成為變動比接近1之線性關係。
即，若將恆定電流電路12之電流值設為i，則理想的是下式成立。
[數1]
i=(1/2)＊β＊(Vf-Vth-Vsl)2　//β為常數
其中，(Vf-Vth-Vsl)為固定，Vf之變動線性反映於Vsl。
即，源極隨耦電路係作為增益大致為1之放大器電路而動作，並相應於作為輸入節點之FD7之信號量而驅動垂直信號線11。
此處，藉由將重置線9設為高位準並導通重置電晶體3，從而電源電壓3V傳達至FD7。
進而，斷開重置電晶體3後，藉由包含比較器或AD轉換器等之感知電路13，進行垂直信號線11之電位Vsl之第一次感知。其為重置信號之讀出。
其次，藉由將傳輸線8設為高位準並導通傳輸電晶體2，從而儲存於儲存節點6之電子流入至FD7中。
此時，若FD7之電位非常深、即為高電位，則儲存於儲存節點6之電子全部流出至FD7，從而儲存節點6成為完全空乏狀態。
此處，斷開傳輸電晶體2，並藉由感知電路13進行垂直信號線11之電位之第二次感知。其為儲存信號之讀出。
上述Vsl之第一次感知與第二次感知之差分係藉由光電二極體1之曝光而正確反映出儲存於儲存節點6中之電荷量。
CMOS成像器將該差分數位化後作為像素之信號值而輸出至外部。各像素之電子儲存時間為上述重置動作與讀出動作之間的期間，正確而言係自傳輸電晶體2重置後斷開起直至因讀出而斷開為止的期間T1。
如此，一般而言，CMOS型成像器中，藉由光電轉換元件所生成之儲存電子係針對各像素經由放大器電路而轉換為垂直信號線11之類比信號後傳達至感知電路13。
進而，該類比信號藉由AD轉換器轉換為數位信號後輸出至晶片外。
上述CMOS成像器與藉由CCD(Charge Coupled Device，電荷耦合器件)傳輸將儲存電子本身垂直、水平傳輸至晶片輸出用放大器電路之正前方為止的CCD型成像器形成鮮明對比。
然而，上述像素電路中，為了於讀出時完全傳輸經光電轉換之電子，而必需將作為放大器電路118之輸入節點之FD7之傳輸後的電位保持為比完全空乏時之光電二極體1高之電位。
然而，為此，FD7之電位之動態範圍受到限定，從而存在無法充分提高電位變化量ΔVf，且無法提高S/N(signal-to-noise，信號雜訊)比之缺點。
進而，由於光電二極體之飽和儲存電荷量Qs相當於該擴散層內之予體數，因而通常情況下，若提高飽和儲存電荷量Qs則完全空乏時之電位變深(達到高電位)。其會導致進一步縮小電位變化量ΔVf之範圍。
此種傳輸容限之問題會成為設計方面之較大制約。
本發明係提供一種容易進行像素內之電荷傳輸且可實現儲存電荷量之提高及感度之提高、並且可提高攝像性能的像素電路、固態攝像元件、及照相機系統。
本發明之第1觀點之像素電路係包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1、第2、及第3場效電晶體，上述傳輸電晶體係將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且，伴隨閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷經由上述第3場效電晶體傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出。
本發明之第2觀點之像素電路係包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1及第2場效電晶體，上述傳輸電晶體係將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且，伴隨閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷之特定量儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出。
本發明之第3觀點之固態攝像元件係包含：像素部，其排列有複數個像素電路；以及像素驅動部，其驅動上述像素部之像素電路並進行像素信號之讀出；上述各像素電路包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1、第2、及第3場效電晶體，上述傳輸電晶體係將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且，伴隨由上述像素驅動部進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷經由上述第3場效電晶體傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出。
本發明之第4觀點之固態攝像元件係包含：像素部，其排列有複數個像素電路；以及像素驅動部，其驅動上述像素部之像素電路並進行像素信號之讀出；上述各像素電路包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1及第2場效電晶體，上述傳輸電晶體係將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且，伴隨由上述像素驅動部進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷之特定量儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出。
本發明之第5觀點之照相機系統係包含：固態攝像元件；光學系統，其將被攝體像成像於上述攝像元件；以及信號處理電路，其處理上述攝像元件之輸出圖像信號；且上述固態攝像元件包含：像素部，其排列有複數個像素電路；以及像素驅動部，其驅動上述像素部之像素電路並進行像素信號之讀出；上述各像素電路包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1、第2、及第3場效電晶體，上述傳輸電晶體係將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且，伴隨由上述像素驅動部進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷經由上述第3場效電晶體傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出。
本發明之第6觀點之照相機系統係包含：固態攝像元件；光學系統，其將被攝體像成像於上述攝像元件；以及信號處理電路，其處理上述攝像元件之輸出圖像信號；且上述固態攝像元件包含：像素部，其排列有複數個像素電路；以及像素驅動部，其驅動上述像素部之像素電路並進行像素信號之讀出；上述各像素電路包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1及第2場效電晶體，上述傳輸電晶體係將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且，伴隨由上述像素驅動部進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷之特定量儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出。
根據本發明，可容易進行像素內之電荷傳輸、且實現儲存電荷量之提高及感度之提高，並且可提高攝像性能。
以下，參考圖式說明本發明之實施形態。
再者，說明按照以下之順序進行。
1.第1實施形態(像素電路之第1構成例)
2.第2實施形態(像素電路之第2構成例)
3.第3實施形態(像素電路之第3構成例)
4.第4實施形態(像素電路之第4構成例)
5.第5實施形態(使用有較深之空乏狀態之電荷儲存例)
6.第6實施形態(使用有較深之空乏狀態之電荷儲存例)
7.第7實施形態(中間保持模式)
8.第8實施形態(中間保持模式)
9.第9實施形態(全域快門功能)
10.第10實施形態(全域快門功能)
11.第11實施形態(寬動態範圍動作)
12.第12實施形態(寬動態範圍動作)
13.第13實施形態(像素電路之第5構成例)
14.第14實施形態(像素電路之第6構成例)
15.第15實施形態(另一剖面結構)
16.第16實施形態(另一剖面結構)
17.第17實施形態(照相機系統)
圖3係表示採用本發明之實施形態之像素電路之CMOS影像感測器(固態攝像元件)之構成例的圖。
本CMOS影像感測器100包含像素陣列部110、作為像素驅動部之列選擇電路(Vdec)120及行讀出電路(AFE(Analog Front End，類比前端設備))130。
像素陣列部110係將複數個像素電路110A排列成M列×N行之二維狀(矩陣狀)。
本實施形態之像素電路110A係大致包含光電轉換元件、傳輸電晶體、重置電晶體、放大器電晶體，列選擇電晶體、儲存節點、及FD(浮動擴散)而構成。
其中，像素電路110A之傳輸電晶體如以後詳細敍述般，係包含一體化串聯連接之至少第1及第2絕緣閘極型場效電晶體(MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體)。並且，第1及第2MOS電晶體係形成為閘極電極同時共同地受到驅動之高臨限電壓Vth之電晶體及低臨限電壓Vth之電晶體。
關於該像素電路110A之具體構成將於以後詳細敍述。
像素陣列部110中配線之傳輸線140(LTRG)、重置線150(LRST)、及列選擇線160(LSL)係作為一組而按照像素排列之各列單位進行配線。
傳輸線140(LTRG)、重置線150(LRST)、及列選擇線160(LSL)之各控制線分別各設置M條。
該等傳輸線140(LTRG)、重置線150(LRST)、及列選擇線160(LSL)藉由列選擇電路120而驅動。
列選擇電路120係控制像素陣列部110中之任意列中所配置之像素的動作。列選擇電路120透過傳輸線140(LTRG)、重置線150(LRST)、及列選擇線160(LSL)而控制像素電路。
行讀出電路130經由垂直信號線(LSGN)170接收藉由列選擇電路120所讀出並控制之像素列之資料，並傳輸至後段之信號處理電路。垂直信號線170上連接有恆定電流電路及感知電路。
讀出電路130包含CDS(Correlated Double Sampling，相關二重取樣)電路及ADC(類比數位轉換器)。
以下說明具有如上述般構成之CMOS影像感測器100中的像素電路之具體構成例。
<1.第1實施形態>
圖4係表示本發明第1實施形態之CMOS影像感測器之像素電路的圖。
1單位之像素電路110A(PX111)包含作為光電轉換元件之光電二極體111、傳輸電晶體112、重置電晶體113、放大器電晶體114、列選擇電晶體115、儲存節點116、及FD117。
再者，藉由放大器電晶體114形成放大器電路118，藉由FD117形成放大器電路118之輸入節點。
本第1實施形態之傳輸電晶體112係連接於光電二極體111與作為輸出節點之FD117之間。
傳輸電晶體112包含一體化串聯連接之至少第1MOS電晶體1121、第2MOS電晶體1122、及第3MOS電晶體1123。
並且，第1及第2MOS電晶體1121、1122係作為施加有驅動信號而閘極電極同時共同地受到驅動之高臨限電壓Vth之電晶體及低臨限電壓Vth之電晶體而形成。
第1MOS電晶體1121係作為高臨限電壓HVth之電晶體而形成，第2MOS電晶體1122係作為低臨限電壓LVth之電晶體而形成。
並且，第1及第2MOS電晶體1121、1122之閘極電極共通地連接於傳輸線140，第3MOS電晶體1123之閘極電極連接於基準電位，例如接地GND。
於本實施形態中，第1、第2、及第3MOS電晶體1121、1122、1123係作為n通道MOS(NMOS)電晶體而形成。
並且，例如，第1NMOS電晶體1121之高臨限電壓HVth例如被設定為0V，第2NMOS電晶體1122之低臨限電壓LVth被設定為-1.5V。
又，第3MMOS電晶體之臨限電壓被設定為-0.6V。
重置電晶體113係連接於電源線與FD117之間，閘極電極連接於重置線150。
FD117上連接有放大器電晶體114之閘極。放大器電晶體114係經由列選擇電晶體115而連接於信號線170，且與像素部外之恆定電流電路131構成源極隨耦器。
列選擇電晶體115之閘極電極連接於列選擇線160。並且，列選擇電晶體115之源極連接於垂直信號線170。
垂直信號線170上連接有恆定電流電路131、及感知電路132。
圖5係表示包含第1實施形態之像素電路110A之傳輸電晶體之傳輸電路之等價電路之圖。
圖5之傳輸電路200中，201、202表示閘極電極，203表示寄生電容，118表示放大器電路。放大器電路118藉由放大器電晶體114而形成。
光電二極體111中藉由光電轉換所生成之電子，經由一體化串聯連接之第1、第2、及第3NMOS電晶體1121、1122、1123而完全傳輸至作為放大器電路118之輸入節點的FD117中。
一體化之第1、第2、及第3NMOS電晶體1121、1122、1123彼此之通道係不經由n型擴散層等而直接連接。
又，如上述般，第1及第2NMOS電晶體1121、1122之閘極電極201同時共同地被施加有驅動信號。
並且，第1MOS電晶體1121為高臨限電壓HVth，第2MOS電晶體1122為低臨限電壓LVth。
作為輸入節點之FD117包含寄生電容203，當將儲存電荷量設為Q、寄生電容值設為Cf時，其電位變化量△Vf為如下所示。
[數2]
ΔVf=Q/Cf
於讀出時，該位移經由放大器電路118而以固定之增益驅動垂直信號線170。
圖6係表示圖5之傳輸電路之剖面結構例之圖。
光電二極體111中係採用將與氧化膜接觸之矽表面附近部分p型化而成的所謂的HAD結構。
此處，經光電轉換之電子最初係儲存於n型之擴散節點204中。該擴散節點204相當於儲存節點116。
並且，當閘極電極201中被施加有第1NMOS電晶體1121導通之信號時，上述經光電轉換之電子係經由第1NMOS電晶體1121而傳輸至第2NMOS電晶體1122之通道區域中，並儲存於此。
例如，藉由調整通道部之雜質分布，第1NMOS電晶體1121之臨限值設定得較高，第2NMOS電晶體1122之臨限值設定得較低。藉此，第2NMOS電晶體1122之通道部CH2形成電子之儲存井，第1NMOS電晶體1121之通道部CH1形成防逆流之電位壁。
另一方面，第3NMOS電晶體1123係藉由獨立之閘極電極202而控制。
第3NMOS電晶體1123之通道區域之電位係於閘極電極201中施加有導通之電壓時，設定得比第2NMOS電晶體1122淺(成為高電位)。
並且，該通道區域之電位係於閘極電極201中施加有斷開之電壓時，設定得比第2NMOS電晶體1122深(成為低電位)。
第3NMOS電晶體1123之閘極電極202可為電位固定，若適當調整第3NMOS電晶體1123之通道部CH3之雜質分布等，則亦可連接於電源線或接地線等。
又，擴散層205係連接未記載於剖面圖中之放大器電路118之輸入。
第3NMOS電晶體1123作為分離電晶體而發揮功能。
再者，第1NMOS電晶體1121及第2NMOS電晶體1122此處被視作2個各別之電晶體。然而，如圖所示，於閘極電極亦一體形成之情形時，亦可視作通道部之雜質分布具有梯度之單一NMOS電晶體。
總之，上述情況係與功能性串聯連接之兩個各別之電晶體相同，本發明亦包含此種形態。
圖7(A)~(D)係表示伴隨使用本第1實施形態之像素電路之傳輸電路之讀出傳輸動作之電位推移的圖。
於圖7(A)~(D)中，關於各節點之電位，係於圖面上將正電位方向記載為下方，將負電位方向記載為上方。各節點發揮儲存具有負電荷之電子之井的作用，且以井中充滿電子之形態使電位向上方、即負電位方向上升。
[步驟ST11]
於圖7(A)之步驟ST11中，光電二極體111之擴散節點204被設計成，為固定數量之予體之正電荷且其完全空乏時電位之最低為2.0V左右。使經光電轉換之電子充滿於該擴散節點中直至達到飽和狀態(約0V)為止。
另一方面，第1NMOS電晶體1121及第2NMOS電晶體1122之通道區域中，係依據兩者之閘極電極中被共通賦予之電位、例如-1.5V~3V，而分別於R11、R12之範圍內調變電位。
另一方面，作為分離電晶體之第3NMOS電晶體1123之閘極電極202係連接於接地GND，且通道之電位被調整為0.6V左右。
又，對作為放大器電路118之輸入節點之擴散層205(FD117)進行重置後，成為3V之浮動狀態。
[步驟ST12]
於圖7(B)之步驟ST12中，當第1NMOS電晶體1121及第2NMOS電晶體1122導通時，則以如下方式進行電子之移動。
儲存於光電二極體111之擴散節點204中之電子經由第1NMOS電晶體1121而全部移動至第2NMOS電晶體1122之通道區域。
即，電子移動至成為較深之空乏狀態之第2NMOS電晶體1122之通道區域，且於類比狀態下儲存。
此時，第3NMOS電晶體1123之通道區域之電位比第2NMOS電晶體1122淺(成為低電位)，從而與作為放大器電路118之輸入節點之擴散層205(FD117)之間形成有障壁。
[步驟ST13]
於圖7(C)之步驟ST13中，當為了斷開第1NMOS電晶體1121及第2NMOS電晶體1122而驅動閘極電極時，隨之將通道區域之電位調變為負電位方向。
此處，第1NMOS電晶體1121之通道形成電位障壁，以防止儲存電子朝向光電二極體111之擴散節點204之逆流。
該障壁之高度對應於第1NMOS電晶體1121及第2NMOS電晶體1122之兩電晶體之臨限值之差，例如為1.5V。
於第1及第2NMOS電晶體1121、1122之閘極電極201達到適當之中間電壓之階段，可能產生儲存電子自光電二極體111之擴散節點204與作為放大器之輸入之FD117之雙方分離的狀態。
可保持該狀態至下一步驟為止而同時驅動閘極，亦可如後述般，藉由暫時保持此種中間狀態，並附加新的功能。
進而，繼續驅動閘極，當將第2NMOS電晶體1122之通道區域之電位調變為負電位方向時，儲存於其中之電子開始朝向放大器電路118之輸入節點即擴散層205(FD117)移動。
[步驟ST14]
於圖7(D)之步驟ST14中，當第1NMOS電晶體1121及第2NMOS電晶體1122完全斷開時，已全部放出儲存電子之第2NMOS電晶體1122之通道區域之電位為如下所示。
即，第2NMOS電晶體1122之通道區域之電位超過第3NMOS電晶體1123之通道之電位。
並且，步驟ST11中儲存於光電二極體111中之電子成為全部移動至朝向放大器電路118之輸入節點即擴散層205(FD117)的狀態。
藉此，放大器電路118驅動垂直信號線170，並實施儲存信號之讀出。
若使用此種階段性傳輸，則無需在已成為完全空乏狀態之光電二極體111之擴散節點204與作為放大器電路118之輸入節點之FD117之間確保電位差。
即，本例中，即便為充滿電子之FD117之電位比擴散節點204淺之狀態亦可實現完全之傳輸。
以上，以第1實施形態之像素電路110A之傳輸電路之動作為中心進行了說明。
其次，說明第1實施形態之像素電路110A之電荷儲存及讀出動作。
圖8(A)~(D)係表示圖4之像素電路中進行重置、電荷儲存、讀出時之時序圖之圖。
圖8(A)表示重置線150之信號電位，圖8(B)表示傳輸線140之信號電位，圖8(C)表示列選擇線160之信號電位，圖8(D)表示垂直信號線170之信號電位。
本第1實施形態之像素電路110A之特徵性動作係將光電二極體111之儲存電子朝向FD117之傳輸對應於傳輸線140之驅動分為2個階段而實施。
即，當傳輸線140自低位準上升為高位準時，如圖7(B)之步驟ST12所示，儲存電子自光電二極體111之擴散節點204向第2NMOS電晶體1122之通道區域傳輸。
進而，當傳輸線140自高位準回到低位準時，如圖7(D)之步驟ST14所示，通道區域之電子被傳輸至作為放大器電路118之輸入節點之FD117中。
例如，於重置時，重置線150達到高位準，從而作為放大器電路118之輸入節點之FD117連接於重置位準電位(電源電壓~3V)。
另一方面，於傳輸線140自低位準上升為高位準、進而自高位準降至低位準之時間點，儲存於光電二極體111之電子被傳輸至擴散層205中，且以重置位準被提取。
新電子之儲存期間T2於該時間點開始。
重置線150之重置脈衝於等待傳輸線140降至低位準後而降至低位準。
同樣，於讀出時，儲存於光電二極體111之電子亦於傳輸線140自低位準上升為高位準、進而自高位準降至低位準之時間點被傳輸至擴散層205。
因此，利用儲存信號進行之經由放大器電路118之垂直信號線170之驅動係於傳輸線140自高位準回到低位準之時間點發生。儲存期間T2亦於該時間點結束。
根據以上之第1實施形態之像素電路110A，能夠容易進行CMOS影像感測器之像素內之電荷傳輸，且可實現儲存電荷量之提高及感度之提高，並且可提高攝像性能。
此處，為了與上述第1實施形態之像素電路110A加以比較，而說明圖1之像素電路之傳輸電路系統之處理。
圖9係表示包含圖1之像素電路PX1之傳輸電晶體之傳輸電路之等價電路的圖。
圖9之傳輸電路TX1中，GT1表示閘極電極，C1表示寄生電容，8表示放大器電路。放大器電路14藉由放大器電晶體4而形成。
於傳輸電路TX1中，光電二極體1中藉由光電轉換所生成之電子係儲存於光電二極體1之擴散層節點即儲存節點6中。
於讀出時，該等經由傳輸電晶體2而完全傳輸至作為放大器電路14之輸入節點之FD7中。
作為輸入節點之FD7包含寄生電容C1，當將儲存電荷量設為Q、寄生電容值設為Cf時，其電位變化量ΔVf如上述般，由{ΔVf=Q/Cf}而求出。
放大器電路14中使用有如通常放大器電晶體4般之NMOS電晶體，從而產生固有之隨機雜訊Nr。
因此，若將其增益設為G，則作為輸出而產生於垂直信號線之儲存信號之S/N比為{G‧ΔVf/Nr}。
對於增益G或隨機雜訊Nr而言，若放大器電路14之構成已定則其大致為固定，因此電位變化量ΔVf之大小會對攝像性能造成直接影響。
圖10(A)~(D)係表示伴隨使用如圖1及圖3之像素電路之讀出傳輸動作之電位推移的圖。
於該情形時，亦與圖7(A)~(D)相同，關於各節點之電位，係於圖面上將正電位方向記載為下方，將負電位方向記載為上方。
各節點發揮儲存具有負電荷之電子之井的作用，且以井中充滿電子之形態使電位向上方、即負電位方向上升。
[步驟ST1]
於圖10(A)之步驟ST1中，作為光電二極體1之擴散節點之儲存節點6被設計成，為固定數量之予體之正電荷且其完全空乏時電位之最低為1.5V左右。使經光電轉換之電子充滿於該擴散節點中直至達到飽和狀態(約0V)為止。
另一方面，傳輸電晶體2之通道區域中，係依據閘極電極中所賦予之電位、例如1V~3V，而於R1之範圍內調變電位。
又，對作為放大器電路14之輸入節點之FD7進行重置後，成為3V之浮動狀態。
[步驟ST2]
於圖10(B)之步驟ST2中，當傳輸電晶體2導通時，則電子以如下方式移動。
即，當傳輸電晶體2導通時，儲存於光電二極體1之擴散節點即儲存節點6中之電子於全部被分配到傳輸電晶體2之通道區域及作為放大器電路14之輸入節點之FD7中的狀態下移動。
[步驟ST3]
於圖10(C)之步驟ST3中，當由於斷開傳輸電晶體2因而伴隨閘極電極之上升而通道區域之電位上升時，儲存於其中之電子向作為放大器電路14之輸入節點之FD7移動。
[步驟ST4]
於圖10(D)之步驟ST4中，於傳輸電晶體2斷開之狀態下，步驟ST1中儲存於光電二極體1之電子成為全部移動至作為放大器電路14之輸入節點之FD7的狀態。藉此，放大器電路14驅動垂直信號線11，並實施儲存信號之讀出。
如此，圖1之像素電路PX1為了實現完全之電子之移動，而必需在成為完全空乏狀態之光電二極體1之儲存節點6與作為放大器電路14之輸入節點之FD7之間確保電位差M1。
相反，若未能充分確保該電位差，則儲存於傳輸電晶體2之通道區域中之電子會向光電二極體1逆流，從而光電二極體1之儲存電子量未能線性地反應於讀出信號。
如上述般，為了於讀出時將經光電轉換之電子完全傳輸，而必需將作為放大器電路14之輸入節點之FD7的傳輸後之電位保持為比完全空乏時之光電二極體1高之電位。
然而，為此，圖1之像素電路PX1中，FD7之電位之動態範圍受到限定，從而存在無法充分提高ΔVf，且無法提高S/N比之缺點。
例如，圖10中，ΔVf限定為(3.0V-1.5V)，從而傳輸容限之電位差進一步相抵消。
進而，圖1之像素電路PX1中，光電二極體1之飽和儲存電荷量Qs相當於其擴散層內之予體數，因此若通常提高Qs則完全空乏時之電位變深(高電位)。其會導致進一步縮小ΔVf之範圍。
此種傳輸容限之問題會成為設計方面之較大制約。
與此相對，本第1實施形態之像素電路110A中，於自像素內之光電二極體朝向放大器電路之電子之傳輸中係採用一體化之串聯電晶體之傳輸。具體而言，像素電路110A中，將可進行電位調變之中間傳輸節點形成於MOS電晶體之通道部，經由該中間節點而自光電二極體111朝向放大器電路118階段性地傳輸儲存電子。
因此，根據本第1實施形態之像素電路110A，能夠解除用於傳輸之上述電位制約，藉此可提高飽和儲存電荷量Qs，或者減少放大器輸入部之寄生電容，從而可提高信號之動態範圍。
進而，像素電路110A將例如曝光中經光電轉換之電子不儲存於光電二極體內，而是儲存於另外形成之MOS電晶體之通道區域內，從而於讀出時可將儲存電子自該通道區域完全傳輸至放大器電路中。
因此，根據像素電路110A，能夠提高曝光感度，且亦可大幅提高飽和儲存電荷量Qs。
又，像素電路110A中，實施電子(電荷)傳輸係僅於像素內進行，放大器電路之垂直信號線之驅動以後為低阻抗之類比信號或者數位信號之傳達。
因此，不會存在模糊(smear)或傳輸遺漏之問題，亦可實現高速且低消耗電力之成像器。
<2.第2實施形態>
圖11係表示本發明之第2實施形態之CMOS影像感測器之像素電路之圖。
本第2實施形態之像素電路110B與第1實施形態之像素電路110A之不同點為如下所示。
本第2實施形態之像素電路110B包含複數個各自固有之光電二極體111與傳輸電路112，例如2個像素PXL110a、PXL110b共有形成放大器電路之FD117及放大器電晶體114。
該像素電路110B中，重置電晶體113及列選擇電晶體115亦為複數個像素PXL110a、PXL11ob所共有。
各像素PXL110a、PXL110b之傳輸電晶體112a、112b中，第1及第2NMOS電晶體之共有閘極電極係連接於各不相同之傳輸線140a、140b。
即，各像素PXL110a、PXL110b之傳輸電晶體112a、112b之第3MOS電晶體1123之閘極電極分別接地。
於像素電路110B中，依據各自獨立之傳輸線140a及140b，將儲存於各光電二極體111a、111b中之電子於各別之時序傳輸至FD117(放大器電路之輸入節點)。
放大器電路之共有能夠縮小像素之有效尺寸，共有像素數越多則FD117之寄生電容亦越大。
因此，共有像素數較理想的是為2像素以上、16像素以下。
根據本第2實施形態，能夠獲得與上述第1實施形態相同之效果。
<3.第3實施形態>
圖12係表示本發明之第3實施形態之CMOS影像感測器之像素電路的圖。
本第3實施形態之像素電路110C與第1實施形態之像素電路110A不同之點為如下所示。
於第3實施形態之像素電路110C中，第1實施形態中設為固定電位之第3NMOS電晶體1123之閘極電極202係藉由輔助性之周邊電路即列選擇電路120而驅動。
具體而言，第1及第2NMOS電晶體1121、1122之共有閘極電極201係連接於第1傳輸線141，第3NMOS電晶體1123之閘極電極202係連接於第2傳輸線(分離線)142。
藉此，經由第3NMOS電晶體1123之傳輸變得容易，從而能夠相應縮小閘極電極201側之驅動範圍。
若驅動配線增加一條則會對面積造成不利，但另一方面，能夠縮小第1傳輸線141之驅動範圍，從而對耐壓及可靠性方面有利。
圖13(A)~(D)係表示伴隨使用第3實施形態之像素電路110C之讀出傳輸動作之電位推移的圖。
[步驟ST21]
於圖13(A)之步驟ST21中，光電二極體111之擴散節點204被設計成，為固定數量之予體之正電荷且其完全空乏時電位之最低為2.0V左右。使經光電轉換之電子充滿於該擴散節點中直至達到飽和狀態(約0V)為止。
另一方面，第1NMOS電晶體1121及第2NMOS電晶體1122之通道區域中，係依據兩者之閘極電極中被共通賦予之電位、例如-0.5V~3V，而分別於R13、R14之範圍內調變電位。
另一方面，作為分離電晶體之第3NMOS電晶體1123之通道區域之電位係依據其閘極電極中被固有賦予之電位、例如OV~3V，而於R15之範圍內調變電位。
又，對作為放大器電路118之輸入節點之擴散層205(FD117)進行重置後，成為3V之浮動狀態。
[步驟ST22]
於圖13(B)之步驟ST22中，當第1NMOS電晶體1121及第2NMOS電晶體1122導通時，則以如下方式進行電子之傳輸。
即，儲存於光電二極體111之擴散節點204中之電子經由第1NMOS電晶體1121而全部移動至第2NMOS電晶體1122之通道區域。
即，電子移動至成為較深之空乏狀態之第2NMOS電晶體1122之通道區域，且於類比狀態下儲存。
此時，第3NMOS電晶體1123之通道區域之電位比第2NMOS電晶體1122淺(成為低電位)，從而與作為放大器電路118之輸入節點之擴散層205(FD117)之間形成有障壁。
[步驟ST23]
於圖13(C)之步驟ST23中，當再次斷開第1NMOS電晶體1121及第2NMOS電晶體1122時，將通道區域之電位調變為負電位方向。
此處，第1NMOS電晶體1121之通道形成電位障壁，以防止儲存電子朝向光電二極體111之擴散節點204之逆流。
該障壁之高度對應於第1NMOS電晶體1121及第2NMOS電晶體1122之兩電晶體之臨限值之差，例如為1.5V。
於該階段，可能產生儲存電子自光電二極體111之擴散節點204及作為放大器電路118之輸入節點之擴散層205(FD117)之雙方分離的狀態。
可保持該狀態或者同時驅動第3NMOS電晶體1123之閘極並一併進入至下一步驟，但亦可如後述般，藉由暫時保持此種中間狀態而附加新功能。
[步驟ST24]
於圖13(D)之步驟ST24中，第3NMOS電晶體1123之閘極電極203透過作為分離線之第2傳輸線142而受到驅動，當第3NMOS電晶體1123導通時，儲存電子流入至作為放大器電路118之輸入節點之FD117中。
進而，於斷開第3NMOS電晶體1123之時間點，成為所有儲存電子移動至作為放大器電路118之輸入節點之擴散層205(FD117)的狀態。
藉此，放大器驅動垂直信號線，並實施儲存信號之讀出。
如上述般，本第3實施形態中之自第2NMOS電晶體1122之通道朝向作為放大器電路118之輸入節點之FD117的傳輸係以如下方式而進行。
可組合步驟ST23之第1及第2NMOS電晶體1121、1122之共有閘極電極201之斷開驅動、與步驟ST24之第3NMOS電晶體1123之閘極電極202之輔助性導通/斷開驅動之雙方而實現。
若使用此種階段性傳輸，則無需在成為完全空乏狀態之光電二極體111之擴散節點204與作為放大器電路118之輸入節點之FD117之間確保電位差。
即，本例中，即便為充滿電子之FD117之電位比擴散節點204淺之狀態亦可實現完全傳輸。
以上，係以第3實施形態之像素電路110C之傳輸動作為中心進行了說明。
其次，說明第3實施形態之像素電路110C之電荷儲存及讀出動作。
圖14(A)~(E)係表示於圖12之像素電路中進行重置、電荷儲存、讀出時之時序圖的圖。
圖14(A)表示重置線150之信號電位，圖14(B)表示第1傳輸線141之信號電位，圖14(C)表示第2傳輸線(分離線)142之信號電位。圖14(D)表示列選擇線160之信號電位，圖14(E)表示垂直信號線170之信號電位。
本第3實施形態與圖8所示之第1實施形態之動作之主要差異為如下所示。
於本第3實施形態中，為了幫助藉由第1傳輸線141進行第1及第2NMOS電晶體1121、1122斷開時的儲存電子之傳輸，而追加有驅動第3NMOS電晶體1123之第2傳輸線142之導通斷開脈衝。
即，當第1傳輸線141自低位準上升為高位準時，如圖13(B)之步驟ST22所示，儲存電子自光電二極體111之擴散節點204傳輸至第2NMOS電晶體1122之通道區域。
進而，當第1傳輸線141自高位準回到低位準，與此大致同時作為分離線之第2傳輸線142成為高位準時，係進行如下所示之電子之移動。
如圖13(D)之步驟ST24所示，作為分離電晶體之第3NMOS電晶體1123導通，儲存電子流入至作為放大器電路118之輸入節點之FD117。
最後，當作為分離線之第2傳輸線142降至低位準時，電子朝向作為放大器電路118之輸入節點之FD117之完全傳輸結束。
例如於重置時，重置線150達到高位準，從而作為放大器電路之輸入節點之FD117連接於重置位準電位(電源電壓~3V)。
另一方面，藉由第1傳輸線141自低位準上升為高位準，儲存於光電二極體111中之剩餘之電子經由第1NMOS電晶體1121而傳輸至第2NMOS電晶體1122之通道部CH2。
進而，第1傳輸線141自高位準降至低位準，與此大致同時作為分離線之第2傳輸線142成為高位準，從而作為分離電晶體之第3NMOS電晶體1123導通。
最後，當作為分離線之第2傳輸線142降至低位準時，儲存電子被完全傳輸至FD117中且以重置位準被提取。
新電子之儲存T3於該時間點開始。更嚴格來說，於第1傳輸線141自高位準降至低位準之時間點開始T3。
同樣，於讀出時，儲存於光電二極體111中之電子，亦首先藉由第1傳輸線141自低位準上升為高位準而經由第1NMOS電晶體1121傳輸至第2MOS電晶體1122之通道部。
進而，當第1傳輸線141自高位準降低至低位準，與此大致同時作為分離線之第2傳輸線142上升至高位準、進而最後降低至低位準時，該等被完全傳輸至作為放大器電路118之輸入節點之FD117中。
儲存期間T3於該時間點結束。
再者，作為分離線之第2傳輸線142導通為高位準之時序，亦可與第1傳輸線141斷開為低位準之時序為前後順序。
於第1傳輸線141達到斷開之位準之前而透過FD117使放大器電晶體114導通之情形時，能夠自圖13(B)之步驟ST22跳過圖13(C)之步驟ST23之狀態而過渡到圖13(D)之步驟ST24。
然而，當第1傳輸線141達到斷開之位準後，一旦作為分離線之第2傳輸線142達到斷開之位準，則可實現完全傳輸。
根據本第3實施形態，除了第1實施形態之效果之外，亦可實現耐壓性或可靠性之提高。
<4.第4實施形態>
圖15係表示本發明之第4實施形態之CMOS影像感測器之像素電路的圖。
本第4實施形態之像素電路110D與第3實施形態之像素電路110C不同之點為如下所示。
本第4實施形態之像素電路110D包含複數個各自固有之光電二極體111與傳輸電路112數，例如2個像素PXL110a、PXL110b共有形成放大器電路之FD117及放大器電晶體114。
於該像素電路110B中，重置電晶體113及列選擇電晶體115亦為複數個像素PXL110a、PXL110b所共有。
各像素PXL110a、PXL110b之傳輸電晶體112a、112b中，第1及第2NMOS電晶體之共有閘極電極係連接於各不相同之第1傳輸線140a、140b。
各像素PXL110a、PXL110b之傳輸電晶體112a、112b之第3MOS電晶體1123之閘極電極連接於分別作為分離線之第2傳輸線142a、142b。
於像素電路110D中，依據各自獨立之第1傳輸線141a、141b及作為分離線之第2傳輸線142a、142b，將儲存於各光電二極體111a、111b中之電子於各別之時序傳輸至FD117。
放大器電路之共有能夠縮小像素之有效尺寸，共有像素數越多則FD117之寄生電容亦越大。
因此，共有像素數較理想的是為2像素以上、16像素以下。
根據本第4實施形態，可獲得與上述第1實施形態相同之效果。
其次，對活用本發明之實施形態之像素電路之構成而可實現大容量儲存之應用動作進行說明。
大容量儲存動作亦可應用於上述第1~第4實施形態中之任一電路構成中，以下分別對第5及第6實施形態進行說明。
<5.第5實施形態>
本發明之第5實施形態中，應用第1形態中所採用之圖4之像素電路構成與使用有第2NMOS電晶體1122之較深之空乏狀態之電荷儲存。
具體而言，於儲存期間內，將儲存於作為光電二極體111之擴散層之擴散節點204中之電子傳輸並儲存於第2NMOS電晶體1122之通道部分。
即，於像素之儲存期間，以將第1及第2NMOS電晶體1121、1122維持成導通狀態之方式，閘極電極201一直維持成導通狀態之位準。
並且，光電二極體111中經光電轉換之電子直接經由第1NMOS電晶體1121而傳輸至第2NMOS電晶體1122之通道部CH2，並儲存於此。
於儲存結束後實施讀出之時間點，以第1及第2NMOS電晶體1121、1122斷開之方式驅動閘極電極201。藉此，所儲存之電子經由第3NMOS電晶體1123而傳輸至作為放大器電路118之輸入節點之FD117。
圖16(A)~(D)係表示本第5實施形態之動作之時序圖之圖。
圖16(A)表示重置線150之信號電位，圖16(B)表示傳輸線140之信號電位，圖16(C)表示列選擇線160之信號電位，圖16(D)表示垂直信號線170之信號電位。
於本第5實施形態中，像素電路與圖4中所記載者相同，傳輸電路之詳細情況及剖面構成與圖5、圖6中所記載者相同。
實施與圖8(A)~(D)之情形相同之重置，開始新儲存之後，傳輸線140再次成為高位準狀態，且於儲存期間T4維持為高位準狀態。
其間，光電二極體111中經光電轉換之電子並未儲存於其擴散層內，而是直接被傳輸至第2NMOS電晶體1122之通道區域，並儲存於此。
於讀出時，首先列選擇線160成為高位準而放大器電路之輸出連接於垂直信號線170。
進而，以對重置線150之脈衝，重置作為放大器電路118之輸入節點(8c)之FD117，使FD117連接於電源電壓源，藉此實施重置位準之讀出。
其次，傳輸線140自高位準轉變為低位準。
藉此，已儲存於第2NMOS電晶體1122之通道區域之電子被傳輸至作為放大器電路118之輸入節點之FD117中，並實施儲存信號之讀出。
儲存期間T4亦以該傳輸線140之轉變而結束。
本發明形態之電位之轉變以圖7(A)~(D)為準，電子之儲存中並不成為圖7(A)之步驟ST11之狀態，而是成為圖7(B)之步驟ST12之狀態。
於儲存期間，將第1NMOS電晶體1121及第2NMOS電晶體1122維持為導通狀態。於是，光電二極體111中進行光電轉換並收集於擴散節點204之電子經由第1NMOS電晶體1121而直接移動至第2NMOS電晶體1122之通道區域。
即，電子移動至成為較深之空乏狀態之第2NMOS電晶體1122之通道區域，且在類比狀態下儲存。
讀出時之自第2NMOS電晶體1122朝向擴散層205之電子傳輸係與圖7(C)、(D)之步驟ST13、ST14之步驟相同。
如此，於儲存期間內，在圖7(B)之步驟ST12之狀態下經光電轉換之電子全部儲存於第2NMOS電晶體1122之通道區域中，在完全充滿於該電位井之前不會達到飽和。
因此，若將第2NMOS電晶體1122之較深之空乏狀態下之儲存容量設為充分大，則有可能儲存遠遠大於通常之向光電二極體之儲存之電子數。
進而，其間，光電二極體111一直保持為相同之完全空乏狀態。因此，感度、及儲存時間與儲存信號之線性亦提高。
一般而言，於藉由朝向光電二極體之光入射而產生之電子/電洞對中，空乏層內所產生之電洞被其內部電場吸引而迅速向基板排出。
然而，若電子儲存於光電二極體內，藉此內部電場被緩和，從而電洞之排出能力降低，且容易引起電子與電洞之再結合。
藉此，存在感度緩慢降低之問題。
與此相對，於本第5實施形態中並不會發生此種問題。
又，即便光電二極體自身之飽和儲存電荷量較小也不會引起問題，因此，能夠降低擴散層之雜質濃度並抑制暗電流或白點之發生。
又，此時，於重置時能夠比形成於光電二極體111之擴散節點204之電位更淺。因此，第1NMOS電晶體1121及第2NMOS電晶體1122之通道區域之調變範圍R11、R12亦可較小，從而可容易確保耐壓等之可靠性。
如此，本發明之第5實施形態中，儲存電荷量、感度、白點等攝像元件之基本性能均得以提高。
<6.第6實施形態>
說明將同樣之概念應用於第3實施形態之第6實施形態。
圖17(A)表示重置線150之信號電位，圖17(B)表示第1傳輸線141之信號電位，圖17(C)表示第2傳輸線(分離線)142之信號電位。圖17(D)表示列選擇線160之信號電位，圖17(E)表示垂直信號線170之信號電位。
於本第6實施形態中，像素電路與圖12相同，傳輸之電位推移係以圖13(A)~(D)為準。
實施與圖14(A)~(E)相同之重置，開始新儲存之後，第1傳輸線141再次成為高位準狀態，且於儲存期間T5維持高位準狀態。
其間，光電二極體111中經光電轉換之電子並未儲存於其擴散層內，而是直接被傳輸至第2NMOS電晶體1122之通道區域，並儲存於此。
即，保持電位圖中之圖13(B)之步驟ST22之狀態。
於讀出時，首先列選擇線160成為高位準而放大器電路118之輸出連接於垂直信號線170。
進而以對重置線150之脈衝，重置作為放大器電路118之輸入節點(8c)之FD117，使其連接於電源電壓源，藉此實施重置位準之讀出。
其次，第1傳輸線141自高位準轉變為低位準，進而作為分離線之第2傳輸線142中亦被施加有脈衝。
藉此，儲存於第2NMOS電晶體1122之通道區域中之電子被傳輸至作為放大器電路118之輸入節點之FD117，並實施儲存信號之讀出。
儲存期間T5亦以第1傳輸線141之轉變而結束。
如此，於儲存期間內，在圖13(B)之步驟ST22之狀態下經光電轉換之電子全部儲存於第2NMOS電晶體1122之通道區域中，在完全充滿於該電位井之前不會達到飽和。
因此，若將第2NMOS電晶體1122之較深之空乏狀態下之儲存容量設為充分大，則有可能儲存遠遠大於通常之向光電二極體之儲存之電子數。
其中，於表示第1實施形態之圖7之電位推移中，步驟ST13之中間狀態下為如下所示。
儲存於成為中間儲存節點之第2NMOS電晶體1122之通道區域中的電子，被自光電二極體111之擴散節點204及作為放大器輸入之FD117切斷。
即，光電二極體111之擴散節點204中新的經光電轉換之電子不會流入至中間儲存節點，儲存於中間儲存節點中之電子亦不會流入至FD117。
第1實施形態中係以3值驅動第1及第2NMOS電晶體1121、1122之共有閘極，且以該中間電壓實現此種狀態，藉此可將該中間狀態保持固定期間。
同樣，於表示第2發明實施形態之圖13之電位推移中，步驟ST23之中間狀態下亦為如下所示。
儲存於成為中間儲存節點之第2NMOS電晶體1122之通道區域中的電子，被自光電二極體111之擴散節點204及作為放大器輸入之FD117切斷。
該情況下，藉由閘極電極驅動而一併斷開第1及第2NMOS電晶體1121、1122及第3NMOS電晶體1123，藉此可將該中間狀態保持固定期間。
若將自光電二極體111接收之儲存電子於如此可調變電位之中間儲存節點中保存固定期間，則可實現各種附加功能。
所謂固定期間，更具體而言，係指例如最小儲存期間以上之期間，或者進行一列讀出所需之期間以上之期間。
以下，針對大容量儲存、全域快門、寬動態範圍之三功能，依序以第7~第14實施形態進行說明。
再者，於第7~第12實施形態中，均係使用上述第1實施形態~第4實施形態之各個構成且以相同方式實施。
<7.第7實施形態>
圖18(A)~(D)係表示於第7實施形態中採用上述中間保持模式而改善了第5實施形態之大容量儲存動作的像素動作之時序圖之圖。
圖18(A)表示重置線150之信號電位，圖18(B)表示傳輸線140之信號電位，圖18(C)表示列選擇線160之信號電位，圖18(D)表示垂直信號線170之信號電位。
於本第7實施形態中，像素電路與圖4中所記載者相同，傳輸電路之詳細情況及剖面構成與圖5、圖6中所記載者相同。
於透過閘極電極201而持續開放第1及第2NMOS電晶體1121、1122之情形時，圖6之光電二極體111之閘極附近之電位上升，從而具有暗電流增加之傾向。
作為本改善例之第7實施形態係鑒於上述問題，藉由驅動閘極電極201而間歇性地導通第1及第2NMOS電晶體1121、1122，從而可抑制暗電流之增加。
即，首先實施與圖8或圖16相同之重置動作並開始新儲存。然後，於儲存期間T6，並非透過閘極電極201而持續開放第1及第2NMOS電晶體1121、1122，而是將其等間歇性地設為高位準，並自光電二極體111向中間儲存節點分時傳輸電子。
於最初之傳輸以後、傳輸時以外之儲存期間內，閘極電極201保持為中間電位，中間儲存節點維持為圖7(C)之步驟ST13之中間狀態。
於讀出時，再次將閘極電極201設為高位準從而將殘存於光電二極體111中之電子傳輸至中間儲存節點。並且，最後將閘極電極201設為低位準，從而將中間儲存節點之儲存電子統一共同地傳輸至作為放大器輸入之FD117中。
通常，係於重置動作以後，經光電轉換之電荷全部儲存於光電二極體111中，因此其飽和儲存電荷量Qs已決定像素之動態範圍。
然而，若由第2NMOS電晶體1122之通道部構成之中間儲存節點之儲存容量充分大，則多次分時地將光電二極體111之儲存電荷傳輸於其中，藉此可儲存遠遠大於通常情況之電荷。
又，能夠使透過閘極電極201而將第1及第2NMOS電晶體1121、1122導通之期間充分小於儲存期間，因此亦可防止暗電流之增加。
<8.第8實施形態>
圖19(A)~(E)表示於第8實施形態中以與第7實施形態相同之概念而採用中間保持模式，從而改善了第6實施形態之大容量儲存動作的像素動作之時序圖的圖。
圖19(A)表示重置線150之信號電位，圖19(B)表示第1傳輸線141之信號電位，圖19(C)表示第2傳輸線(分離線)142之信號電位。圖19(D)表示列選擇線160之信號電位，圖19(E)表示垂直信號線170之信號電位。
於本第8實施形態中，像素電路與圖12相同，傳輸之電位推移係以圖13(A)~(D)為準。
於作為本改善例之第8實施形態中，實施與圖14或圖17相同之重置並開始新儲存。
然後，於儲存期間T7，並非利用閘極電極201之驅動持續開放第1及第2NMOS電晶體1121、1122，而是間歇性地施加脈衝，從而分時將電子自光電二極體111傳輸至中間儲存節點。
於儲存期間內，透過分離用之閘極電極202而將第3NMOS電晶體1123保持為斷開狀態，上述間歇性傳輸時以外之中間儲存節點係維持為圖13(C)之步驟ST23之中間狀態。
於讀出時，再次對閘極電極201賦予脈衝以使第1及第2NMOS電晶體1121、1122導通，從而將殘存於光電二極體111中之電子傳輸至中間儲存節點。
並且，最後對分離用閘極電極202施加脈衝以使第3NMOS電晶體1123導通，並將中間儲存節點之儲存電子統一共同地傳輸至作為放大器輸入之FD117。
於本第8實施形態中，亦與第7實施形態同樣，可於實現大容量儲存之同時，抑制暗電流之增加。
[全域快門功能]
其次，說明全域快門功能。
所謂全域快門功能，係指將藉由像素陣列內之快門時序之偏差而產生之所謂焦平面失真除去的功能。
於採用通常之電路構成與順序之情形時，如圖2所示，讀出動作之開始便決定儲存之結束時序。
因讀出通常係針對列而依序實施，故而儲存結束之時序亦依據此。因此，通常，成為儲存開始之重置動作亦針對列而錯開依序實施，並將儲存期間T1處理成於所有有效像素中為均一。
上述動作被稱作滾動快門，於CMOS影像感測器中為一般性方法，且指快門時序針對列而偏移，例如高速動作之被攝體之像中產生失真。
與此相對，全域快門功能係藉由同時共同地開始進行所有有效像素之電荷儲存、進而同時共同地結束儲存而實現。
另一方面，儲存資料之讀出係針對每列而進行，因此於該情形時，需要將儲存結束與讀出之時序加以分離，而自儲存結束開始至讀出為止之期間內，需要針對像素保存信號。
若使用圖5所示之傳輸電路之構成，且利用其中間保持模式，則能夠進行此種動作且保持良好之信號。
即，於CMOS影像感測器100中，針對所有有效像素而透過閘極電極201同時斷開第1及第2NMOS電晶體1121、1122。藉此，中止經光電轉換之電子之傳輸從而結束儲存，並且將已儲存之電子暫時保存於第2NMOS電晶體1122之通道區域中。
然後，伴隨以列為單位之讀出，對閘極電極202賦予脈衝並依序導通第3NMOS電晶體1123，從而可將所保存之電子傳輸至作為放大器電路118之輸入節點之FD117中。
<9.第9實施形態>
圖20(A)~(D)係表示於第1實施形態中搭載全域快門功能之第9實施形態之動作之時序圖的圖。
圖20(A)表示重置線150之信號電位，圖20(B)表示傳輸線140之信號電位，圖20(C)表示列選擇線160之信號電位，圖20(D)表示垂直信號線170之信號電位。
於本第9實施形態中，像素電路以圖4為準，電位推移以圖7為準。
於重置時，重置線150達到高位準，從而作為放大器電路118之輸入節點之FD117連接於重置位準(電源電壓~3V)。
另一方面，於傳輸線140自低位準上升為高位準、進而自高位準降至低位準之時間點，儲存於光電二極體111之電子被傳輸至FD117中，且以重置位準被提取。
新電子之儲存期間T8於該時間點開始。重置線150之脈衝於等待對閘極電極201之施加脈衝降至低位準後而降至低位準。
於通常情況下，該重置動作係針對選擇列而依序實施，而全域重置中則係針對所有有效像素而同時實施。
即，本步驟成為全域快門之快門打開之動作。
於經過特定之儲存時間T8之儲存結束時，儲存於光電二極體111中之電子首先藉由傳輸線140自低位準上升為高位準而被傳輸至中間儲存節點。此時之電位狀態相當於圖7(B)之步驟ST12。
進而，當傳輸線140自高位準回到中間電位為止時，電位狀態過渡至圖7(B)之步驟ST13之中間保持模式，從而中間儲存節點與光電二極體111被切斷。
該等係針對所有有效像素而同時實施，從而成為全域快門之快門關閉之動作。
讀出係按照列位址並針對各列而依序實施。
首先，在對列選擇線160施加選擇信號並擇一性地實施列選擇後，重置線150中施加有脈衝，將作為放大器輸入部之FD117連接於重置位準而感知重置位準。
其次，傳輸線140自中間電位降至低位準狀態，藉此保持於中間儲存節點之電子全部被傳輸至作為放大器電路118之輸入節點之FD117。
各像素於自儲存結束至讀出為止的H8之期間內維持中間保持模式，而中間保持期間H8係針對各列而不同。
即，自同時關閉快門之後至讀出順序回到該列為止之期間內，實施上述中間保持。
<10.第10實施形態>
圖21(A)~(E)係表示於第3實施形態中搭載全域快門功能之第10實施形態之動作之時序圖的圖。
圖21(A)表示重置線150之信號電位，圖21(B)表示第1傳輸線141之信號電位，圖21(C)表示第2傳輸線(分離線)142之信號電位。圖21(D)表示列選擇線160之信號電位，圖21(E)表示垂直信號線170之信號電位。
於本第10實施形態中，像素電路與圖12相同，傳輸之電位推移係以圖13(A)~(D)為準。
於重置時，重置線150達到高位準，從而作為放大器電路118之輸入節點之FD117連接於重置位準(電源電壓~3V)。
另一方面，藉由第1傳輸線141自低位準上升自高位準，儲存於光電二極體111中之多餘電子係經由第1NMOS電晶體1121而傳輸至第2NMOS電晶體1122之通道部。
進而，第1傳輸線141自高位準降至低位準，與此大致同時作為分離線之第2傳輸線142成為高位準，從而分離用之第3NMOS電晶體1123導通。並且，最後當第2傳輸線142降至低位準時，儲存電子完全傳輸至擴散層205中並以重置位準被提取。
新電子之儲存T9於該時間點開始。通常該重置動作係針對選擇列而依序實施，而全域重置中係針對所有有效像素而同時實施。
即，本步驟成為全域快門之快門打開之動作。
於經過特定之儲存時間T9之儲存結束時，儲存於光電二極體111中之電子首先藉由第1傳輸線141自低位準上升為高位準而被傳輸至中間儲存節點。此時之電位狀態相當於圖13(B)之步驟ST22。
進而，當第1傳輸線141自高位準回到低位準時，電位狀態過渡至圖13(B)之步驟ST23之中間保持模式，從而中間儲存節點與光電二極體被切斷。
該些係針對所有有效像素同時實施，從而成為全域快門之快門關閉之動作。
讀出係按照列位址並針對各列而依序實施。
首先，於對列選擇線160施加選擇信號且擇一性地實施列選擇後，重置線150中施加有脈衝，作為放大器電路118之輸入節點之FD117部連接於重置位準而感知重置位準。
其次，作為分離線之第2傳輸線142被驅動為高位準，作為分離電晶體之第3NMOS電晶體1123成為導通狀態。藉此，儲存於第2NMOS電晶體1122之通道部中之電子被傳輸至作為放大器電路118之輸入節點之FD117。
於作為分離線之第2傳輸線142再次降至低位準之時間點，儲存電子之朝向擴散層205之完全傳輸結束。
各像素於自儲存結束至讀出為止之H9之期間內維持中間保持模式，而中間保持期間H9係針對各列而不同。
即，於同時關閉快門後至讀出順序回到該列為止之期間內，實施上述中間保持。
再者，上述全域快門功能可與上述大容量儲存動作組合而實施。
例如，於開始進行圖20(A)~(D)所示之全域快門順序之儲存後，共同地將所有有效像素之傳輸線140變為高位準。並且，可於維持儲存期間T8之該狀態後共同地降至中間電位並結束儲存，從而過渡到中間保持狀態。
此時，於儲存期間內，各像素中維持圖7(B)之步驟ST12之電位狀態，電子並未儲存於光電二極體111中而是儲存於第2NMOS電晶體1122之通道內，從而可實現大容量之儲存。
同樣，亦可與分時傳輸之大容量儲存動作組合，且可將第1實施形態之基本構成、第3實施形態之基本構成與大容量儲存動作及全域快門功能組合使用。
[寬動態範圍功能]
其次，說明寬動態範圍功能。
本功能為如下功能：同時於1像素內保存儲存時間較短之信號與較長之信號，於高亮度之被攝體感知中使用儲存時間較短之信號，於低亮度之被攝體感知中使用儲存時間較長之信號，且以適當之曝光時間同時對兩者進行攝像。
若應用本發明第1實施形態或第3實施形態之構成與中間保持模式，則於同一像素內，將長時間儲存之信號以中間保持模式而保存於電晶體之通道區域內，同時可另外將信號儲存於光電二極體中。
於讀出時首先將以中間保持模式而保存之長時間儲存側之信號傳輸至放大器輸入，其次傳輸保持於光電二極體中之短時間儲存側之信號。
<11.第11實施形態>
使用圖22(A)~(D)及圖23(A)~(C)之電位推移圖說明使用第1實施形態之構成之寬動態範圍動作之例。
圖22(A)~(D)係表示用於說明使用第1實施形態之構成之本第11實施形態中的寬動態範圍動作之例的第1電位推移圖。
圖23(A)~(C)係表示用於說明使用第1實施形態之構成之本第11實施形態中的寬動態範圍動作之例的第2電位推移圖。
於本第11實施形態中，像素電路與圖4中所記載者相同，傳輸電路之詳細情況及剖面構成與圖5、圖6中所記載者相同。
[步驟ST31]
於圖22(A)之步驟ST31中，與圖7(A)之步驟ST11相同，於光電二極體111之擴散節點204中進行第1電子儲存。
第1NMOS電晶體1121及第2NMOS電晶體1122之通道區域中，依據兩者之共有閘極電極201中被共通賦予之電位、例如-1.5V~3V，而分別於R11、R12之範圍內調變電位。
另一方面，作為分離電晶體之第3NMOS電晶體1123之閘極電極202連接於接地，且通道之電位被調整為0.6V左右。
[步驟ST32]
圖22(B)之步驟ST32中，於第1NMOS電晶體1121及第2NMOS電晶體1122導通時進行電子之移動。
儲存於光電二極體111之擴散節點204中之電子係經由第1NMOS電晶體1121而全部移動至第2NMOS電晶體1122之通道區域。
即，電子移動至成為較深之空乏狀態之第2NMOS電晶體1122之通道區域，且於類比狀態下儲存。
[步驟ST33]
於圖22(C)之步驟ST33中，當為了斷開第1NMOS電晶體1121及第2NMOS電晶體1122而驅動閘極電極201時，隨之將通道區域之電位調變為負電位方向。
藉此，光電二極體111自第2NMOS電晶體1122之通道切斷，第1儲存結束。
於第1NMOS電晶體1121及第2NMOS電晶體1122之閘極電極達到適當之中間電壓之該階段，成為儲存電子自光電二極體111及作為放大器電路118之輸入節點之FD117之雙方分離之狀態。
[步驟ST34]
於圖22(D)之步驟ST34中，若維持步驟ST33之中間保持狀態，則光繼續入射至光電二極體111中而實行光電轉換，因此該擴散節點204中儲存有新電子。
[步驟ST35]
於圖23(A)之步驟ST35中，當第1NMOS電晶體1121及第2NMOS電晶體1122完全斷開時，電子之移動如以下之方式而進行。
即，保持於第2NMOS電晶體1122之通道中之第1儲存電子全部移動至作為放大器電路118之輸入節點之FD117。
藉此，包含放大器電晶體114之放大器電路118驅動垂直信號線170，從而實施第1儲存信號之讀出。
[步驟ST36]
於圖23(B)之步驟ST36中，當第1NMOS電晶體1121及第2NMOS電晶體1122再次導通時，電子移動以如下方式而進行。
儲存於光電二極體111之擴散節點204中之第2儲存電子經由第1NMOS電晶體1121而全部移動至第2NMOS電晶體1122之通道區域。此時，作為放大器電路118之輸入節點之FD117被重置為3V。
[步驟ST37]
於圖23(C)之步驟ST37中，當第1NMOS電晶體1121及第2NMOS電晶體1122再次完全斷開時，電子之移動以如下方式而進行。
保持於第2NMOS電晶體1122之通道中之第2儲存電子全部移動至作為放大器電路之輸入節點之FD117。
藉此，包含放大器電晶體114之放大器電路118驅動垂直信號線170，從而實施第2儲存信號之讀出。
藉由調整上述動作順序之有效時序，以長時間實行第1電子儲存，以短時間實行第2電子儲存。
於第1電子儲存未飽和之情形時，像素之儲存資料中使用第1電子儲存之值。另一方面，於第1電子儲存飽和之情形時，像素之儲存資料中使用第2電子儲存之值。若第2儲存時間為第1儲存時間之1/K，則第2儲存資料於圖像合成時以K倍而進行處理。
長時間儲存與短時間儲存係中途不插入讀出而連續實施。並且，讀出係針對各列而以2次連續依序實施。
因此，本發明之實施形態之成像器之使用者無需對應於不同之儲存時間而準備2個圖框緩衝器，僅準備2個列緩衝器便可合成圖框。
又，若花費一倍之時間進行讀出，則相應圖框速率會為1/2，從而可將一倍之1圖框所需時間之全部用於儲存中。
圖24(A)~(D)係表示上述寬動態範圍對應動作之時序圖的圖。
圖24(A)係表示重置線150之信號電位，圖24(B)表示傳輸線140之信號電位，圖24(C)列選擇線160之信號電位，圖24(D)表示重垂直信號線170之信號電位。
首先，於重置時，將重置線150設定為高位準，從而作為放大器電路118之輸入節點之FD117連接於重置位準(電源電壓~3V)。
另一方面，於傳輸線140自低位準上升為高位準、進而自高位準降至低位準之時間點，儲存於光電二極體111中之電子被傳輸至FD117中，並以重置位準被提取。
第1電子儲存中之儲存期間T10L於該時間點開始。重置線150之脈衝於等待傳輸線140降至低位準後而降至低位準。
當經過特定之儲存時間時，傳輸線(10c)自低為準上升為高位準，且如圖22(B)之步驟ST32所示，儲存電子被傳輸至連接於第1NMOS電晶體1122之通道部之中間節點。
進而，當傳輸線140自高位準降至中間電位時，如圖22(C)之步驟ST33所示，將光電二極體111與中間節點切斷，從而第1電子儲存之長時間側之儲存期間T10L結束。
又，與此同時第2儲存期間T10S開始。
讀出係於對列選擇線160施加選擇信號並實施列選擇後，如以下之方式而實施。
首先，利用重置線150之脈衝施加對作為放大器電路118之輸入節點之FD117進行重置，並感知重置位準。
其次，當傳輸線140自中間節點降至低位準時，如圖23(A)之步驟ST35所示，第1儲存電子被傳輸至作為放大器電路118之輸入節點之FD117，並進行其感知。
再次以重置線150之脈衝施加對作為放大器電路118之輸入節點之FD117進行重置，並感知重置位準。
其次，若對傳輸線140施加脈衝，則經過圖23(B)、(C)之步驟ST36、ST37之階段後，將第2儲存信號傳輸至作為放大器電路118之輸入節點之FD117，並進行其感知。
利用第2儲存信號之讀出，該儲存期間T10S亦結束。
<12.第12實施形態>
再者，上述寬動態範圍功能亦可相對於第3實施形態之構成而以同樣之概念實施。
圖25(A)~(E)係表示使用第3實施形態之構成之第12實施形態中的寬動態範圍動作之時序圖的圖。
第12實施形態中像素電路之構成與圖12相同。
於重置時，重置線150成為高位準，從而作為放大器電路118之輸入節點之FD117連接於重置位準(電源電壓~3V)。
另一方面，藉由第1傳輸線141自低位準上升為高位準，儲存於光電二極體111中之多餘之電子經由第1NMOS電晶體1121而被傳輸至第2NMOS電晶體1122之通道部。
進而，第1傳輸線141自高位準降至低位準，與此大致同時作為分離線之第2傳輸線142成為高位準，從而作為分離電晶體之第3NMOS電晶體1123導通。並且，最後當第2傳輸線142降至低位準時，儲存電子被完全傳輸至FD117且以重置位準被提取。
第1電子儲存中之儲存期間T11L於該時間點開始。重置線150之脈衝在等待第2傳輸線142降至低位準後降至低位準。
若經過特定之儲存時間，則儲存於光電二極體111中之電子藉由第1傳輸線141自低位準上升為高位準而被傳輸至中間儲存節點。
進而，當第1傳輸線141自高位準回到低位準時，電位狀態過渡至圖13(B)之步驟ST23之中間保持模式，從而將中間儲存節點與光電二極體切斷。
藉此，第1電子儲存之長時間側之儲存期間T11L結束。又，與此同時，第2儲存期間T11S開始。
讀出係於對列選擇線160施加選擇信號並實施列選擇後，如以下之方式而實施。
首先，對重置線150施加脈衝，將作為放大器電路118之輸入節點之FD117連接於重置位準而感知重置位準。
其次，作為分離線之第2傳輸線142被驅動為高位準，作為分離電晶體之第3NMOS電晶體1123成為導通狀態。藉此，儲存於第2NMOS電晶體1122之通道部中之第1儲存電子被傳輸至作為放大器電路118之輸入節點之FD117。於作為分離線之第2傳輸線142再次降至低位準之時間點，第1儲存電子之朝向FD117之完全傳輸結束，從而進行第1儲存信號之感知。
再次利用重置線150之脈衝施加對作為放大器電路118之輸入節點之FD117進行重置，並感知重置位準。
其次，藉由將第1傳輸線141自低位準驅動為高位準，從而儲存於光電二極體111中之第2儲存電子經由第1NMOS電晶體1121而傳輸至第2NMOS電晶體1122之通道部。
進而，第1傳輸線141自高位準降至低位準，與此大致同時作為分離線之第2傳輸線142成為高位準，最後第2傳輸線142降至低位準，從而第2儲存電子被完全傳輸至FD117。
藉此，第2儲存期間T11S亦結束，繼而進行第2儲存信號之感知。
於第1電子儲存未飽和之情形時，像素之儲存資料中使用該第1電子儲存之值。另一方面，於第1電子儲存飽和之情形時，像素之儲存資料中使用第2電子儲存之值。若第2儲存時間為第1儲存時間之1/K，則第2儲存資料於圖像合成時以K倍進行處理。
<13.第13實施形態>
其次，說明改變像素內傳輸電路之結構之第12實施形態。
圖26係表示本發明之第13實施形態之CMOS影像感測器之像素電路的圖。
本第13實施形態之像素電路110E具有省略了第1實施形態之像素電路110A中之傳輸電晶體112的作為分離電晶體之第3NMOS電晶體1123之構成。
即，本第13實施形態之像素電路110E包括傳輸電晶體112E一體化串聯連接之高臨限值HVth之第1NMOS電晶體1121及低臨限值LVth之第2NMOS電晶體1122。
圖27係表示包含第13實施形態之像素電路110E之傳輸電晶體的傳輸電路之等價電路的圖。
光電二極體111中藉由光電轉換所生成之電子，係經由形成傳輸電晶體112E之一體化而串聯連接的第1及第2NMOS電晶體1121、1122而完全傳輸至作為放大器電路118之輸入節點之FD117中。
一體化之第1及第2NMOS電晶體1121、1122彼此之通道不經由n型擴散層等而直接連接。
又，第1及第2NMOS電晶體1121、1122之閘極電極201同時共同地被施加有驅動信號。
並且，第1NMOS電晶體1121為高臨限電壓HVth，第2NMOS電晶體1122為低臨限電壓LVth。
作為輸入節點之FD117包含寄生電容203，若將儲存電荷量設為Q、寄生電容值設為Cf，則其電位變化量ΔVf為{ΔVf=Q/Cf}。
於讀出時，該位移經由放大器電路118而以固定之增益驅動垂直信號線170。
藉由自第1實施形態中省略作為分離電晶體之第3NMOS電晶體，而像素之佔有面積相應小型化。
另一方面，成為浮動狀態之作為放大器電路118之輸入節點之FD117容易對鄰接之第2NMOS電晶體1122之狀態變動造成影響。
例如，當經由閘極電極201使第1及第2NMOS電晶體1121、1122導通時，FD117之電位亦會受到其耦合而發生變動。結果產生如下影響，即本應儲存於第2NMOS電晶體1122之通道部之電子之一部分會洩漏至作為放大器電路118之輸入節點之FD117。
作為放大器電路118之輸入節點之FD117包含通常導入有大量雜質之擴散層及配線之接觸部等，與MOS電晶體之通道部相比其結晶性較差。
因此，各自漏出之電子於儲存期間內容易因再次結合等而失去，尤其會對第3實施形態之儲存功能、或者第9或第10實施形態中之全域快門功能造成非常大之不良影響。
然而，本第13之實施形態中，若第2NMOS電晶體1122之通道部中之電荷之儲存能力充分大，則亦能夠以與第1實施形態類似之原理減輕或消除完全傳輸之容限制約。
圖28係表示圖27之傳輸電路之剖面結構例之圖。
光電二極體111係採用將與氧化膜接觸之矽表面附近p型化之所謂HAD結構。
此處，經光電轉換之電子起初係儲存於n型之擴散節點204中。
並且，當對閘極電極201施加使第1NMOS電晶體1121導通之信號時，大量之電子會經由第1NMOS電晶體1121而被傳輸至第2NMOS電晶體1122之通道區域，並儲存於該處。
例如，藉由調整通道部之雜質分布，而將第1NMOS電晶體1121之臨限值設定得較高，將第2NMOS電晶體1122之臨限值設定得較低。藉此，第2NMOS電晶體1122之通道部形成電子之儲存井，第1NMOS電晶體1121之通道部形成防逆流之電位壁。
又，擴散層205係連接於未記載於剖面圖中之放大器電路118之輸入。
再者，第1NMOS電晶體1121及第2NMOS電晶體1122此處被視作2個各別之電晶體。然而，如圖所示，於閘極電極亦一體形成之情形時，亦可視作通道部之雜質分布具有梯度之單一NMOS電晶體。
總之，上述情況係與功能性串聯連接之兩個各別之電晶體相同，且為本發明之應用範圍內。
圖29(A)~(D)係表示伴隨使用本第13實施形態之像素電路之傳輸電路之讀出傳輸動作之電位推移的圖。
[步驟ST41]
於圖29(A)之步驟ST41中，光電二極體111之擴散節點204被設計成，為固定數量之予體之正電荷且其完全空乏時電位之最低為2.5V左右。使經光電轉換之電子充滿於該擴散節點中直至達到飽和狀態(約0V)為止。
另一方面，第1NMOS電晶體1121及第2NMOS電晶體1122之通道區域中，係依據兩者之閘極電極中被共通賦予之電位、例如1.5V~3V，而分別於R17、R18之範圍內調變電位。
又，對作為放大器電路118之輸入節點之擴散層205(FD117)進行重置，從而成為3V之浮動狀態。
[步驟ST42]
於圖29(B)之步驟ST42中，當第1NMOS電晶體1121及第2NMOS電晶體1122導通時，電子之傳輸以如下方式而進行。
即，儲存於光電二極體111之擴散節點204中之電子經由第1NMOS電晶體1121而全部移動至第2NMOS電晶體1122之通道區域。
此時，作為放大器電路118之輸入節點之擴散層205(FD117)亦接收到耦合而電位上升，一部分電子經由第2NMOS電晶體1122之通道部而進一步流入至擴散層205(FD117)中。
即，作為讀出信號之電子中之大部分儲存於成為較深之空乏狀態之第2NMOS電晶體1122之通道區域中，又，一部分儲存於作為放大器電路118之輸入節點之擴散層205(FD117)中。
[步驟ST43]
於圖29(C)之步驟ST43中，當為了斷開第1NMOS電晶體1121及第2NMOS電晶體1122而驅動閘極電極時，隨之將通道區域之電位調變為負電位方向。
此處，第1NMOS電晶體1121之通道形成電位障壁，以防止儲存電子朝向光電二極體111之擴散節點204之逆流。該障壁之高度對應於兩電晶體之臨限值之差，例如為1.5V。
如此，隨著第2NMOS電晶體1122之通道區域之電位上升(電位降低)，儲存於其中之電子移動至作為放大器電路118之輸入節點之擴散層205(FD117)。
[步驟ST44]
於圖29(D)之步驟ST44中，於第1及第2NMOS電晶體1121、1122之斷開狀態下，成為步驟ST41中儲存於光電二極體之電子全部移動至作為放大器電路118之輸入節點之擴散層205的狀態。藉此，放大器電路驅動垂直信號線，並實施儲存信號之讀出。
若使用此種階段性傳輸，則無需在成為完全空乏狀態之光電二極體111之擴散節點204與作為放大器電路118之輸入節點之擴散層205之間確保電位差。
即，本第13實施形態中，即便為充滿電子之擴散層205(FD117)之電位為比擴散節點204淺之狀態亦可實現完全之傳輸。
再者，為了完全消除傳輸時之上述電位制約，於步驟ST42中，使第2NMOS電晶體1122之通道部之儲存容量充分大。並且，藉此，與作為放大器電路118之輸入節點之擴散層205之寄生電容之大小無關，所有電子必需自第2NMOS電晶體1122向右側移動。
若將光電二極體111之飽和儲存電荷量設為Qs、第2NMOS電晶體1122之通道容量(反轉層之容量)設為Cinv、第1NMOS電晶體1121與第2NMOS電晶體1122之臨限值差設為ΔVth，則滿足如下之條件。
[數3]
|Cinv*ΔVth|>|Qs|
實際上，於步驟ST42中，若利用光電二極體111之光電轉換所生成之電子之一半以上成為儲存於第2NMOS電晶體1122之通道部之狀態，則傳輸容限獲得非常有效之擴大效果。
<14.第14實施形態>
圖30係表示本發明之第14實施形態之CMOS影像感測器之像素電路的圖。
本第14之實施形態之像素電路110F與第13實施形態之像素電路110E之不同點為如下所示。
本第2實施形態之像素電路110F包含複數個各自固有之光電二極體111與傳輸電路112，例如2個像素PXL110a、PXL110b共有形成放大器電路之FD117及放大器電晶體114。
該像素電路110F中，重置電晶體113及列選擇電晶體115亦為複數個像素PXL110a、PXL110b所共有。
各像素PXL110a、PXL110b之傳輸電晶體112a、112b中，第1及第2NMOS電晶體之共有閘極電極係連接於各不相同之傳輸線140a、140b。
於像素電路110B中，依據各自獨立之傳輸線140a及140b，將儲存於各光電二極體111a、111b中之儲存電子於各別之時序傳輸至FD117(放大器電路之輸入節點)。
放大器電路之共有能夠縮小像素之有效尺寸，共有像素數越多則FD117之寄生電容亦越大。
因此，共有像素數較理想的是為2像素以上、16像素以下。
至此為止對半導體成像器之光電轉換元件中使用有光電二極體之實施形態進行了說明。
另一方面，有時亦於光電轉換元件中使用有MOS電容器，即便於第1至第14實施形態之所有實施形態中使用MOS電容器而代替光電二極體，亦可獲得相同之效果。
<15.第15實施形態>
圖31係表示對於與第1實施形態對應之剖面結構例之圖6，將光電二極體更換為MOS電容器之第15實施形態之傳輸電路之構成例的圖。
圖31中，符號210表示使用有MOS電容器之光電轉換元件。
電極211中被施加有例如2V之固定電壓，從而MOS電容器210成為較深之空乏狀態。
若電子入射至該空乏層內，則生成電子/電洞對，電洞由電場所吸引而朝向p-well側脫離，另一方面，電子作為反轉層而儲存於MOS電容器210之氧化膜附近。
當將閘極電極201設為高位準時，儲存電子經由第1MOS電晶體1121而完全傳輸至第2NMOS電晶體1122之通道區域，並儲存於此。
進而，當將閘極電極201降至低位準時，該儲存電子全部被傳輸至作為放大器電路之輸入節點之擴散層205(FD117)中，驅動垂直信號線170並實施讀出。
<16.第16實施形態>
圖32係表示具有與第1實施形態之傳輸電路不同之剖面結構的第16實施形態之傳輸電路之剖面結構例的圖。
圖32之本第16實施形態之傳輸電路與圖6之第1實施形態之傳輸電路之主要差異在於一體化之第1~第3NMOS電晶體1121、1122、1123之閘極結構。
本第16實施形態中，第1NMOS電晶體1121與第2NMOS電晶體1122係作為不同之閘極電極201-1、201-2而形成。
該等閘極電極201-1、201-2由不同之導電層或者多晶矽層而形成，且於未圖示之像素內短路，從而形成有一體化之電極201。
此種結構中，可將第2NMOS電晶體1122之基板雜質分布自對準地加以調整。或者亦可改變不同之閘極電極層之功函數，而調整臨限值。
以上所說明之第1~第16實施形態之固態攝像元件亦可作為數位照相機或視頻照相機之攝像器件而應用。
<17.第17實施形態>
圖33係表示應用有本發明之實施形態之固態攝像元件之照相機系統之構成之一例的圖。
本照相機系統300如圖33所示，包含可應用本實施形態之CMOS影像感測器(固態攝像元件)100、300之攝像器件310。
照相機系統300包含將入射光導引至該攝像器件310之像素區域(成像被攝體像)之光學系統，例如使入射光(像光)成像於攝像面上之透鏡320。
進而，照相機系統300包含驅動攝像器件310之驅動電路(DRV)330、及處理攝像器件310之輸出信號之信號處理電路(PRC)340。
驅動電路330包含時序發生器(未圖示)，其生成含有驅動攝像器件310內之電路之起動脈衝或時脈脈衝的各種時序信號，且該驅動電路330以特定之時序信號驅動攝像器件310。
又，信號處理電路340對攝像器件310之輸出信號實施特定之信號處理。
經信號處理電路340處理之圖像信號例如記錄於記憶體等記錄媒體中。記錄媒體中所記錄之圖像資訊藉由印表機等而硬拷貝。又，將經信號處理電路340處理之圖像信號作為動態圖像而於由液晶顯示器等構成之監控器中放映。
如上述般，藉由於數位靜態照相機等攝像裝置中，搭載上述攝像元件100作為攝像器件310，而能夠實現低消耗電力且高精度之照相機。
100．．．CMOS影像感測器
110．．．像素陣列部
110A~110F．．．像素電路
111．．．光電二極體
112．．．傳輸電晶體
113．．．重置電晶體
114．．．放大器電晶體
115．．．列選擇電晶體
116．．．儲存節點
117．．．FD
118．．．放大器電路
120．．．列選擇電路
130．．．行讀出電路(AFE)
300．．．照相機系統
1121．．．第1MOS電晶體
1122．．．第2MOS電晶體
1123．．．第3MOS電晶體
圖1係表示像素電路之一例之圖。
圖2(A)-(D)係表示圖1之像素電路之時序圖的圖。
圖3係表示採用有本發明之實施形態之像素電路的CMOS影像感測器(固態攝像元件)之構成例的圖。
圖4係表示本發明第1實施形態之CMOS影像感測器之像素電路之圖。
圖5係表示包含第1實施形態之像素電路之傳輸電晶體之傳輸電路之等價電路的圖。
圖6係表示圖5之傳輸電路之剖面結構例之圖。
圖7(A)-(D)係表示伴隨使用本第1實施形態之像素電路之傳輸電路之讀出傳輸動作之電位推移的圖。
圖8(A)-(D)係表示圖4之像素電路中進行重置、電荷儲存、讀出時之時序圖的圖。
圖9係表示包含圖1之像素電路之傳輸電晶體之傳輸電路之等價電路的圖。
圖10(A)-(D)係表示伴隨使用如圖1及圖3般之像素電路之讀出傳輸動作之電位推移的圖。
圖11係表示本發明之第2實施形態之CMOS影像感測器之像素電路的圖。
圖12係表示本發明之第3實施形態之CMOS影像感測器之像素電路的圖。
圖13(A)-(D)係表示伴隨使用第3實施形態之像素電路之讀出傳輸動作之電位推移的圖。
圖14(A)-(D)係表示圖12之像素電路中進行重置、電荷儲存、讀出時之時序圖的圖。
圖15係表示本發明之第4實施形態之CMOS影像感測器之像素電路的圖。
圖16(A)-(D)係表示本第5實施形態之動作之時序圖的圖。
圖17(A)-(E)係表示本第6實施形態之動作之時序圖的圖。
圖18(A)-(D)係表示於第7實施形態中採用中間保持模式而改善了第5實施形態之大容量儲存動作之像素動作之時序圖的圖。
圖19(A)-(E)係表示於第8實施形態中採用中間保持模式而改善了第6實施形態之大容量儲存動作之像素動作之時序圖的圖。
圖20(A)-(D)係表示於第1實施形態中搭載全域快門功能之第9實施形態之動作之時序圖的圖。
圖21(A)-(E)係表示於第3實施形態中搭載全域快門功能之第10實施形態之動作之時序圖的圖。
圖22(A)-(D)係用於說明使用有第1實施形態之構成之本第11實施形態之寬動態範圍動作之例的第1電位推移圖。
圖23(A)-(C)係用於說明使用有第1實施形態之構成之本第11實施形態之寬動態範圍動作之例的第2電位推移圖。
圖24(A)-(D)係表示第11實施形態之寬動態範圍對應動作之時序圖的圖。
圖25(A)-(E)係表示使用有第3實施形態之構成之第12實施形態之寬動態範圍動作之時序圖的圖。
圖26係表示本發明之第13實施形態之CMOS影像感測器之像素電路的圖。
圖27係表示包含第13實施形態之像素電路之傳輸電晶體之傳輸電路之等價電路的圖。
圖28係表示圖27之傳輸電路之剖面結構例之圖。
圖29(A)-(D)係表示伴隨使用本第13實施形態之像素電路之傳輸電路之讀出傳輸動作之電位推移的圖。
圖30係表示本發明之第14實施形態之CMOS影像感測器之像素電路的圖。
圖31係表示相對於作為與第1實施形態對應之剖面結構例之圖6，將光電二極體更換為MOS電容器之第15實施形態之傳輸電路之構成例的圖。
圖32係表示具有與第1實施形態之傳輸電路不同之剖面結構的第16實施形態之傳輸電路之剖面結構例的圖。
圖33係表示應用有本發明之實施形態之固態攝像元件之照相機系統之構成之一例的圖。
110A．．．像素電路
111．．．光電二極體
112．．．傳輸電晶體
113．．．重置電晶體
114．．．放大器電晶體
115．．．列選擇電晶體
116．．．儲存節點
117．．．FD
118．．．放大器電路
131．．．恆定電流電路
132．．．感知電路
140．．．傳輸線
150．．．重置線
160．．．列選擇線
170．．．垂直信號線
1121．．．第1MOS電晶體
1122．．．第2MOS電晶體
1123．．．第3MOS電晶體
GND．．．接地

Claims (10)

  1. 一種像素電路，其包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體係包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1、第2、及第3場效電晶體，將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且伴隨閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷經由上述第3場效電晶體傳輸至放大器電路之輸入，使上述放大器電路驅動信號線而進行儲存電荷之讀出，上述傳輸電晶體係將上述光電轉換元件所生成之第1儲存信號經由第1場效電晶體傳輸並儲存於上述第2場效電晶體之通道區域， 於上述第2場效電晶體之通道區域中儲存有該電荷之狀態下，在由上述光電轉換元件開始進行第2儲存並生成第2儲存信號之期間，使上述第1場效電晶體斷開，進行將上述第1儲存信號經由上述第3場效電晶體傳輸至上述放大器電路之輸入之第1讀出，進行將上述第2儲存信號經由第1、第2、及第3場效電晶體傳輸至上述放大器電路之第2讀出。
  2. 如請求項1之像素電路，其中上述第3場效電晶體之閘極電極係電位固定。
  3. 如請求項1之像素電路，其中上述第3場效電晶體係若閘極電極被施加脈衝，則自上述第2場效電晶體之通道區域將電荷傳輸至上述放大器電路之輸入。
  4. 如請求項2之像素電路，其中上述傳輸電晶體具有如下功能：以中間電壓維持上述第1及第2場效電晶體之閘極電極，且將儲存於該第2場效電晶體之通道區域之電荷保持特定之期間。
  5. 如請求項3之像素電路，其中上述傳輸電晶體具有如下功能：將上述第1及第2場效電晶體之閘極電極、以及上述第3場效電晶體之閘極電極均維持為特定位準，藉此將儲存於該第2場效電晶體之通道區域之電荷保持特定之期間。
  6. 如請求項1之像素電路，其中上述傳輸電晶體具有：儲存功能，將上述第1場效電晶體維持為導通狀態，將上述光電轉換元件所生成之電荷直接傳輸並儲存於上述第2場效電晶體之通道區域；以及讀出功能，將該儲存電荷經由上述第3場效電晶體傳輸至上述放大器電路。
  7. 如請求項1之像素電路，其中於複數個各像素上，配置有上述光電轉換元件、及包含第1、第2、及第3場效電晶體之傳輸電晶體，上述放大器電路為複數個像素間所共有。
  8. 一種固態攝像元件，其包含：像素部，其排列有複數個像素電路；以及像素驅動部，其驅動上述像素部之像素電路並進行像素信號之讀出；上述各像素電路包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體係包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1、第2、及第3場效電晶體，將上述第1及第2場效電晶體之閘極電極同時共同 地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且伴隨由上述像素驅動部進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷經由上述第3場效電晶體傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出，上述傳輸電晶體係將上述光電轉換元件所生成之第1儲存信號經由第1場效電晶體傳輸並儲存於上述第2場效電晶體之通道區域，於上述第2場效電晶體之通道區域中儲存有該電荷之狀態下，在由上述光電轉換元件開始進行第2儲存並生成第2儲存信號之期間，使上述第1場效電晶體斷開，進行將上述第1儲存信號經由上述第3場效電晶體傳輸至上述放大器電路之輸入之第1讀出，進行將上述第2儲存信號經由第1、第2、及第3場效電晶體傳輸至上述放大器電路之第2讀出。
  9. 如請求項8之固態攝像元件，其中上述傳輸電晶體係 伴隨由上述像素驅動部所進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，於上述第2場效電晶體之通道區域中儲存有該電荷之狀態下，對所有的有效像素一齊斷開上述第1場效電晶體，然後將上述電荷經由第3場效電晶體逐列依序傳輸至上述放大器電路之輸入，使上述放大器電路驅動信號線，並進行儲存電荷之讀出。
  10. 一種照相機系統，其包含：固態攝像元件；光學系統，其將被攝體像成像於上述攝像元件；以及信號處理電路，其處理上述攝像元件之輸出圖像信號；上述固態攝像元件包含：像素部，其排列有複數個像素電路；以及像素驅動部，其驅動上述像素部之像素電路並進行像素信號之讀出；上述各像素電路包含：光電轉換元件；放大器電路；以及傳輸電晶體，其可將上述光電轉換元件所生成之 電荷傳輸至上述放大器電路之輸入節點；上述傳輸電晶體係包含自上述光電轉換元件朝向上述放大器電路側一體化串聯連接之第1、第2、及第3場效電晶體，將上述第1及第2場效電晶體之閘極電極同時共同地驅動，且將上述第1場效電晶體之臨限電壓設定為高於上述第2場效電晶體之臨限電壓，且伴隨由上述像素驅動部進行之閘極電極之階段性驅動，將光電轉換元件所生成且經由上述第1場效電晶體而傳輸之電荷儲存於上述第2場效電晶體之通道區域，將儲存於該通道區域之上述電荷經由上述第3場效電晶體傳輸至放大器電路之輸入，使上述放大器電路驅動信號線並進行儲存電荷之讀出，上述傳輸電晶體係將上述光電轉換元件所生成之第1儲存信號經由第1場效電晶體傳輸並儲存於上述第2場效電晶體之通道區域，於上述第2場效電晶體之通道區域中儲存有該電荷之狀態下，在由上述光電轉換元件開始進行第2儲存並生成第2儲存信號之期間，使上述第1場效電晶體斷開，進行將上述第1儲存信號經由上述第3場效電晶體傳 輸至上述放大器電路之輸入之第1讀出，進行將上述第2儲存信號經由第1、第2、及第3場效電晶體傳輸至上述放大器電路之第2讀出。
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