KR20110093810A - 화소 회로, 고체 촬상 소자, 및 카메라 시스템 - Google Patents
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Abstract
전송 트랜지스터(112)는, 광전 변환 소자(111)로부터 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터(1121 내지 1123)를 가지며, 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 제 1의 전계 효과 트랜지스터의 임계치 전압이 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 제 1의 전계 효과 트랜지스터를 통하여 전송된 전자를 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 채널 영역에 축적한 전자를 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송한다.
Description
본 발명은, CMOS 이미지 센서로 대표되는 화소 회로, 고체 촬상 소자, 및 카메라 시스템에 관한 것이다.
근래 디지털 스틸 카메라나 캠코더, 감시 카메라 등의 용도에, CMOS 이미져(imager)가 널리 사용되고, 시장도 확대하고 있다.
CMOS 이미져는, 각 화소에 입사한 광을 광전 변환 소자인 포토 다이오드에서 전자로 변환하고, 그것을 일정 기간 축적한 다음, 그 축적 전하량을 반영한 신호를 디지털화하여 외부에 출력한다.
도 1은, 1단위 화소에서 4개의 트랜지스터를 포함하는 화소 회로의 한 예를 도시하는 도면이다.
1단위의 화소 회로(PX1)는, 포토 다이오드(1), 전송 트랜지스터(2), 리셋 트랜지스터(3), 앰프 트랜지스터(4), 행선택 트랜지스터(5), 축적 노드(6), 및 플로팅 디퓨전(FD : Floating Diffusion, 부유 확산층)(7)을 갖는다.
전송 트랜지스터(2)의 게이트 전극이 전송선(8)에 접속되고, 리셋 트랜지스터(3)의 게이트 전극이 리셋선(9)에 접속되어 있다. 앰프 트랜지스터(4)의 게이트 전극이 FD(7)에 접속되고, 행선택 트랜지스터(5)의 게이트 전극이 행선택선(10)에 접속되어 있다. 그리고, 행선택 트랜지스터(5)의 소스가 수직 신호선(11)에 접속되어 있다.
수직 신호선(11)에는, 정전류 회로(12), 및 감지 회로(13)가 접속되어 있다.
화소 회로(PX1)에서는, 화소의 실리콘 기판에 입사한 광은 전자와 홀의 페어를 발생시키고, 그 중의 전자가 포토 다이오드(1)에 의해, 노드(6)에 집광, 축적된다. 그 전자가 최종적으로는 수직 신호선(11)에의 신호가 되어 판독된다.
이하에, 전하 축적과 판독의 구체적 동작을 도 2에 관련지어서 설명한다.
도 2(A) 내지 (D)는, 도 1의 화소 회로의 타이밍 차트를 도시하는 도면이다.
전하 축적에 앞서서, 우선 화소의 리셋을 행한다. 이것은 리셋선(9) 및 전송선(8)을 하이 레벨로 하여, 리셋 트랜지스터(3)와 전송 트랜지스터(2)를 온 상태로 한다. 이것은 예를 들면 3V의 전원 전압을 포토 다이오드의 축적 노드(6)에 전달시키는 조작이다.
이에 의해, 축적 노드(6)의 포텐셜은 상승하고, 그곳에 축적된 전자의 인발(引拔)이 행하여진다.
근래 주류인 HAD(Hole-Accumulation Diode) 구조에서는, 축적 노드(6)는 p형층에 끼여진 n형의 매입 확산층으로 형성되어 있고, 그 전자는 전부 배출되어 완전 공핍 상태가 된다. 또한, 전자가 전부 배출된 시점에서 노드(6)의 포텐셜 상승도 멈추고, 그 레벨은 전원 전압 3V보다 낮은 소정의 수준이 된다.
그 후, 전송선(8)을 로우 레벨로 하여, 전송 트랜지스터(2)를 오프 함으로써, 축적 노드(6)는 부유 상태가 되고, 새로운 전하 축적이 시작된다. 전하 축적중에는 리셋 트랜지스터(3)도 통상 오프로 하여 둔다.
일반적으로 이와 같은 화소의 리셋 동작은, CMOS 이미지 센서의 전자 셔터 동작으로서 이용된다.
다음에, 축적된 전하의 판독 동작에 관해 설명한다.
우선, 행선택선(10)이 하이 레벨이 되고, 행선택 트랜지스터(5)가 온 하여, 수직 신호선(11)에 화소의 앰프 트랜지스터(4)가 접속된다.
여기서 앰프 트랜지스터(4)와 정전류 회로(12)에 접속된 수직 신호선(11)은 소스 팔로워 회로를 형성하고 있고, 그 입력인 FD(7)의 포텐셜(Vf)과, 출력인 수직 신호선(11)의 전위(Vsl)는, 변동비가 1에 가까운 리니어한 관계가 된다.
즉 정전류 회로(12)의 전류치를 i로 하면, 이상적으로는 다음 식이 성립한다.
[수식 1]
i=(1/2)*β*(Vf-Vth-Vsl)2 //β는 정수
여기서, (Vf-Vth-Vsl)는 일정하게 되고, Vf의 변동은 리니어하게 Vsl에 반영된다.
즉, 소스 팔로워 회로는 게인이 약 1의 앰프 회로로서 동작하고, 입력 노드인 FD(7)의 신호량에 응하여 수직 신호선(11)을 구동한다.
여기서, 리셋선(9)을 하이 레벨로 하여 리셋 트랜지스터(3)를 온 함으로써, FD(7)에 전원 전압 3V가 전달된다.
또한, 리셋 트랜지스터(3)를 오프로 한 후, 콤퍼레이터나 AD 변환기 등으로 구성된 감지 회로(13)에 의해, 수직 신호선(11)의 전위(Vsl)의 1회째의 감지를 행한다. 이것은 리셋 신호의 판독이다.
다음에, 전송선(8)을 하이 레벨로 하여 전송 트랜지스터(2)를 온 함으로써, 축적 노드(6)에 축적된 전자가 FD(7)에 유입한다.
이때, FD(7)의 포텐셜이 충분히 깊으면, 즉 고전위라면, 축적 노드(6)에 축적되어 있던 전자는 전부 FD(7)에 유출되고, 축적 노드(6)는 완전 공핍 상태가 된다.
여기서 전송 트랜지스터(2)를 오프 하고, 감지 회로(13)에 의해, 수직 신호선(11)의 전위의 2회째의 감지를 행한다. 이것은 축적 신호의 판독이다.
상기 Vsl의 1회째의 감지와 2회째의 감지의 차분은, 포토 다이오드(1)의 노광에 의해 축적 노드(6)에 축적된 전하량을 정확하게 반영하고 있다.
CMOS 이미져는 이 차분을 디지털화하고, 화소의 신호치로서 외부에 출력한다. 각 화소의 전자 축적 시간은, 상기 리셋 동작과 판독 동작 사이의 기간이고, 정확하게는 전송 트랜지스터(2)가 리셋 후 오프하고 나서, 판독에서 오프할 때까지의 기간(T1)이다.
이와 같이, 일반적으로 CMOS형 이미져에서는, 광전 변환 소자에 의해 생성된 축적 전자는 화소마다 앰프 회로를 통하여 수직 신호선(11)의 아날로그 신호로 변환되어 감지 회로(13)에 전달된다.
또한, 이 아날로그 신호는 AD 변환기에 의해 디지털 신호로 변환되어 칩 밖으로 출력된다.
이것은 축적 전자 그 자체가 칩 출력용 앰프 회로의 직전까지 CCD 전송에 의해 수직, 수평 전송되어 가는 CCD형 이미져와 현저한 대조를 이루고 있다.
그런데, 상술한 화소 회로에서는, 판독시에 광전 변환한 전자를 완전 전송하기 위해서는, 앰프 회로(118)의 입력 노드인 FD(7)의 전송 후의 포텐셜이, 완전 공핍시의 포토 다이오드(1)보다 고전위로 유지될 필요가 있다.
그러나 그 때문에, FD(7)의 포텐셜의 다이내믹 레인지가 한정되고, 전위 변화량(△Vf)을 충분히 올릴 수가 없고, S/N비를 올릴 수가 없다는 불이익이 있다.
또한, 포토 다이오드의 포화 축적 전하량(Qs)은 그 확산층 내의 도너 수에 상당하기 때문에, 통상, 포화 축적 전하량(Qs)을 올리면 완전 공핍시의 포텐셜은 깊게(고전위가) 된다. 이것은 전위 변화량(△Vf)의 레인지를 더욱 좁히는 방향이 되어 버린다.
이와 같은 전송 마진의 문제는, 설계상의 큰 제약으로 되어 있다.
본 발명은, 화소 내의 전하 전송을 용이하게 하고, 축적 전하량의 향상이나 감도의 향상을 도모할 수 있고, 촬상 성능을 향상시키는 것이 가능한 화소 회로, 고체 촬상 소자, 및 카메라 시스템을 제공하는 것에 있다.
본 발명의 제 1의 관점의 화소 회로는, 광전 변환 소자와, 앰프 회로와, 상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며, 상기 전송 트랜지스터는, 상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 가지며, 상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 당해 채널 영역에 축적한 상기 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송하고, 상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여진다.
본 발명의 제 2의 관점의 화소 회로는, 광전 변환 소자와, 앰프 회로와, 상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며, 상기 전송 트랜지스터는, 상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1 및 제 2의 전계 효과 트랜지스터를 가지며, 상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하의 소정량을 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 당해 채널 영역에 축적한 상기 전하를 앰프 회로의 입력에 전송하고, 상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여진다.
본 발명의 제 3의 관점의 고체 촬상 소자는, 복수의 화소 회로가 배열된 화소부와, 상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며, 상기 각 화소 회로는, 광전 변환 소자와, 앰프 회로와, 상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며, 상기 전송 트랜지스터는, 상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 가지며, 상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 당해 채널 영역에 축적한 상기 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송하고, 상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여진다.
본 발명의 제 4의 관점의 고체 촬상 소자는, 복수의 화소 회로가 배열된 화소부와, 상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며, 상기 각 화소 회로는, 광전 변환 소자와, 앰프 회로와, 상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며, 상기 전송 트랜지스터는, 상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1 및 제 2의 전계 효과 트랜지스터를 가지며, 상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하의 소정량을 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 당해 채널 영역에 축적한 상기 전하를 앰프 회로의 입력에 전송하고, 상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여진다.
본 발명의 제 5의 관점의 카메라 시스템은, 고체 촬상 소자와, 상기 촬상 소자에 피사체상을 결상하는 광학계와, 상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며, 상기 고체 촬상 소자는, 복수의 화소 회로가 배열된 화소부와, 상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며, 상기 각 화소 회로는, 광전 변환 소자와, 앰프 회로와, 상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며, 상기 전송 트랜지스터는, 상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 가지며, 상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 당해 채널 영역에 축적한 상기 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송하고, 상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여진다.
본 발명의 제 6의 관점의 카메라 시스템은, 고체 촬상 소자와, 상기 촬상 소자에 피사체상을 결상하는 광학계와, 상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며, 상기 고체 촬상 소자는, 복수의 화소 회로가 배열된 화소부와, 상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며, 상기 각 화소 회로는, 광전 변환 소자와, 앰프 회로와, 상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며, 상기 전송 트랜지스터는, 상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1 및 제 2의 전계 효과 트랜지스터를 가지며, 상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고, 상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여, 광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하의 소정량을 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고, 당해 채널 영역에 축적한 상기 전하를 앰프 회로의 입력에 전송하고, 상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여진다.
본 발명에 의하면, 화소 내의 전하 전송을 용이하게 하고, 축적 전하량의 향상이나 감도의 향상을 도모할 수 있고, 촬상 성능을 향상시킬 수 있다.
도 1은 화소 회로의 한 예를 도시하는 도면.
도 2는 도 1의 화소 회로의 타이밍 차트를 도시하는 도면.
도 3은 본 발명의 실시 형태에 관한 화소 회로를 채용한 CMOS 이미지 센서(고체 촬상 소자)의 구성예를 도시하는 도면.
도 4는 본 발명의 제 1의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 5는 제 1의 실시 형태에 관한 화소 회로의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면.
도 6은 도 5의 전송 회로의 단면 구조예를 도시하는 도면.
도 7은 본 제 1의 실시 형태에 관한 화소 회로의 전송 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 8은 도 4의 화소 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 도시하는 도면.
도 9는 도 1의 화소 회로의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면.
도 10은 도 1 및 도 3과 같은 화소 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 11은 본 발명의 제 2의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 12는 본 발명의 제 3의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 13은 제 3의 실시 형태에 관한 화소 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 14는 도 12의 화소 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 도시하는 도면.
도 15는 본 발명의 제 4의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 16은 본 제 5의 실시 형태의 동작의 타이밍 차트를 도시하는 도면.
도 17은 본 제 6의 실시 형태의 동작의 타이밍 차트를 도시하는 도면.
도 18은 제 7의 실시 형태에서 중간 유지 모드를 채용하고, 제 5의 실시 형태의 대용량 축적 동작을 개선한, 화소 동작의 타이밍 차트를 도시하는 도면.
도 19는 제 8의 실시 형태에서, 중간 유지 모드를 채용하고, 제 6의 실시 형태의 대용량 축적 동작을 개선한 화소 동작의 타이밍 차트를 도시하는 도면.
도 20은 제 1의 실시 형태에 글로벌 셔터 기능을 탑재한 제 9의 실시 형태에서의 동작의 타이밍 차트를 도시하는 도면.
도 21은 제 3의 실시 형태에 글로벌 셔터 기능을 탑재한 제 10의 실시 형태의 동작의 타이밍 차트를 도시하는 도면.
도 22는 제 1의 실시 형태의 구성을 이용한 본 제 11의 실시 형태에서의 와이드 다이내믹 레인지 동작의 예를 설명하기 위한 제 1의 포텐셜 추이도.
도 23은 제 1의 실시 형태의 구성을 이용한 본 제 11의 실시 형태에서의 와이드 다이내믹 레인지 동작의 예를 설명하기 위한 제 2의 포텐셜 추이도.
도 24는 제 11의 실시 형태에 관한 와이드 다이내믹 레인지 대응 동작의 타이밍 차트를 도시하는 도면.
도 25는 제 3의 실시 형태의 구성을 이용한 제 12의 실시 형태에서의 와이드 다이내믹 레인지 동작의 타이밍 차트를 도시하는 도면.
도 26은 본 발명의 제 13의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 27은 제 13의 실시 형태에 관한 화소 회로의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면.
도 28은 도 27의 전송 회로의 단면 구조예를 도시하는 도면.
도 29는 본 제 13의 실시 형태에 관한 화소 회로의 전송 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 30은 본 발명의 제 14의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 31은 제 1의 실시 형태에 대응한 단면 구조예인 도 6에 대해, 포토 다이오드를 MOS 커패시터로 교체한 제 15의 실시 형태에 관한 전송 회로의 구성예를 도시하는 도면.
도 32는 제 1의 실시 형태의 전송 회로와 다른 단면 구조를 갖는 제 16의 실시 형태에 관한 전송 회로의 단면 구조예를 도시하는 도면.
도 33은 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
도 2는 도 1의 화소 회로의 타이밍 차트를 도시하는 도면.
도 3은 본 발명의 실시 형태에 관한 화소 회로를 채용한 CMOS 이미지 센서(고체 촬상 소자)의 구성예를 도시하는 도면.
도 4는 본 발명의 제 1의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 5는 제 1의 실시 형태에 관한 화소 회로의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면.
도 6은 도 5의 전송 회로의 단면 구조예를 도시하는 도면.
도 7은 본 제 1의 실시 형태에 관한 화소 회로의 전송 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 8은 도 4의 화소 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 도시하는 도면.
도 9는 도 1의 화소 회로의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면.
도 10은 도 1 및 도 3과 같은 화소 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 11은 본 발명의 제 2의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 12는 본 발명의 제 3의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 13은 제 3의 실시 형태에 관한 화소 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 14는 도 12의 화소 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 도시하는 도면.
도 15는 본 발명의 제 4의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 16은 본 제 5의 실시 형태의 동작의 타이밍 차트를 도시하는 도면.
도 17은 본 제 6의 실시 형태의 동작의 타이밍 차트를 도시하는 도면.
도 18은 제 7의 실시 형태에서 중간 유지 모드를 채용하고, 제 5의 실시 형태의 대용량 축적 동작을 개선한, 화소 동작의 타이밍 차트를 도시하는 도면.
도 19는 제 8의 실시 형태에서, 중간 유지 모드를 채용하고, 제 6의 실시 형태의 대용량 축적 동작을 개선한 화소 동작의 타이밍 차트를 도시하는 도면.
도 20은 제 1의 실시 형태에 글로벌 셔터 기능을 탑재한 제 9의 실시 형태에서의 동작의 타이밍 차트를 도시하는 도면.
도 21은 제 3의 실시 형태에 글로벌 셔터 기능을 탑재한 제 10의 실시 형태의 동작의 타이밍 차트를 도시하는 도면.
도 22는 제 1의 실시 형태의 구성을 이용한 본 제 11의 실시 형태에서의 와이드 다이내믹 레인지 동작의 예를 설명하기 위한 제 1의 포텐셜 추이도.
도 23은 제 1의 실시 형태의 구성을 이용한 본 제 11의 실시 형태에서의 와이드 다이내믹 레인지 동작의 예를 설명하기 위한 제 2의 포텐셜 추이도.
도 24는 제 11의 실시 형태에 관한 와이드 다이내믹 레인지 대응 동작의 타이밍 차트를 도시하는 도면.
도 25는 제 3의 실시 형태의 구성을 이용한 제 12의 실시 형태에서의 와이드 다이내믹 레인지 동작의 타이밍 차트를 도시하는 도면.
도 26은 본 발명의 제 13의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 27은 제 13의 실시 형태에 관한 화소 회로의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면.
도 28은 도 27의 전송 회로의 단면 구조예를 도시하는 도면.
도 29는 본 제 13의 실시 형태에 관한 화소 회로의 전송 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면.
도 30은 본 발명의 제 14의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면.
도 31은 제 1의 실시 형태에 대응한 단면 구조예인 도 6에 대해, 포토 다이오드를 MOS 커패시터로 교체한 제 15의 실시 형태에 관한 전송 회로의 구성예를 도시하는 도면.
도 32는 제 1의 실시 형태의 전송 회로와 다른 단면 구조를 갖는 제 16의 실시 형태에 관한 전송 회로의 단면 구조예를 도시하는 도면.
도 33은 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면.
이하, 본 발명의 실시 형태를 도면에 관련지어서 설명한다.
또한, 설명은 이하의 순서로 행한다.
1. 제 1의 실시 형태(화소 회로의 제 1의 구성예)
2. 제 2의 실시 형태(화소 회로의 제 2의 구성예)
3. 제 3의 실시 형태(화소 회로의 제 3의 구성예)
4. 제 4의 실시 형태(화소 회로의 제 4의 구성예)
5. 제 5의 실시 형태(깊은 공핍 상태를 이용한 전하 축적예)
6. 제 6의 실시 형태(깊은 공핍 상태를 이용한 전하 축적예)
7. 제 7의 실시 형태(중간 유지 모드)
8. 제 8의 실시 형태(중간 유지 모드)
9. 제 9의 실시 형태(글로벌 셔터 기능)
10. 제 10의 실시 형태(글로벌 셔터 기능)
11. 제 11의 실시 형태(와이드 다이내믹 레인지 동작)
12. 제 12의 실시 형태(와이드 다이내믹 레인지 동작)
13. 제 13의 실시 형태(화소 회로의 제 5의 구성예)
14. 제 14의 실시 형태(화소 회로의 제 6의 구성예)
15. 제 15의 실시 형태(다른 단면 구조)
16. 제 16의 실시 형태(다른 단면 구조)
17. 제 17의 실시 형태(카메라 시스템)
도 3은, 본 발명의 실시 형태에 관한 화소 회로를 채용한 CMOS 이미지 센서(고체 촬상 소자)의 구성예를 도시하는 도면이다.
본CMOS 이미지 센서(100)는, 화소 어레이부(110), 화소 구동부로서의 행선택 회로(Vdec)(120), 및 칼럼 판독 회로(AFE)(130)를 갖는다.
화소 어레이부(110)는, 복수의 화소 회로(110A)가 M행×N열의 2차원형상(매트릭스형상)으로 배열되어 있다.
본 실시 형태에 관한 화소 회로(110A)는, 기본적으로, 광전 변환 소자, 전송 트랜지스터, 리셋 트랜지스터, 앰프 트랜지스터, 행선택 트랜지스터, 축적 노드, 및 FD(플로팅 디퓨전)를 포함하여 구성된다.
단, 화소 회로(110A)의 전송 트랜지스터는, 후에 상세히 기술하는 바와 같이, 일체화하여 직렬 접속된 적어도 제 1 및 제 2의 절연 게이트형 전계 효과 트랜지스터(MOS 트랜지스터)에 의해 형성된다. 그리고, 제 1 및 제 2의 MOS 트랜지스터는, 게이트 전극이 동시 일괄로 구동되는 고임계치 전압(Vth)의 트랜지스터와 저임계치 전압(Vth)의 트랜지스터로서 형성된다.
이 화소 회로(110A)의 구체적인 구성에 관해서는, 후에 상세히 기술한다.
화소 어레이부(110)에 배선되어 있는 전송선(140)(LTRG), 리셋선(150)(LRST), 및 행선택선(160)(LSL)이 1조(組)로서 화소 배열의 각 행 단위로 배선되어 있다.
전송선(140)(LTRG), 리셋선(150)(LRST), 및 행선택선(160)(LSL)의 각 제어선은 각각 M개씩 마련되어 있다.
이들의 전송선(140)(LTRG), 리셋선(150)(LRST), 및 행선택선(160)(LSL)은, 행선택 회로(120)에 의해 구동된다.
행선택 회로(120)는, 화소 어레이부(110) 중의 임의의 행에 배치된 화소의 동작을 제어한다. 행선택 회로(120)는, 전송선(140)(LTRG), 리셋선(150)(LRST), 및 행선택선(160)(LSL)을 통하여 화소 회로를 제어한다.
칼럼 판독 회로(130)는, 행선택 회로(120)에 의해 판독 제어된 화소행의 데이터를 수직 신호선(LSGN)(170)을 통하여 수취하고, 후단의 신호 처리 회로에 전송한다. 수직 신호선(170)에는, 정전류 회로나 감지 회로가 접속된다.
판독 회로(130)는, CDS 회로나 ADC(아날로그 디지털 컨버터)를 포함한다.
이하에, 상기한 바와 같은 구성을 갖는 CMOS 이미지 센서(100)에서의 화소 회로의 구체적인 구성예에 관해 설명한다.
<1. 제 1의 실시 형태>
도 4는, 본 발명의 제 1의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면이다.
1단위의 화소 회로(110A)(PX111)는, 광전 변환 소자로서의 포토 다이오드(111), 전송 트랜지스터(112), 리셋 트랜지스터(113), 앰프 트랜지스터(114), 행선택 트랜지스터(115), 축적 노드(116), 및 FD(117)를 갖는다.
또한, 앰프 트랜지스터(114)에 의해 앰프 회로(118)가 형성되고, FD(117)에 의해 앰프 회로(118)의 입력 노드가 형성된다.
본 제 1의 실시 형태의 전송 트랜지스터(112)는, 포토 다이오드(111)와 출력 노드로서의 FD(117) 사이에 접속되어 있다.
전송 트랜지스터(112)는, 일체화하여 직렬 접속된 적어도 제 1의 MOS 트랜지스터(1121), 제 2의 MOS 트랜지스터(1122), 및 제 3의 MOS 트랜지스터(1123)에 의해 형성되어 있다.
그리고, 제 1 및 제 2의 MOS 트랜지스터(1121, 1122)는, 게이트 전극이 동시 일괄로 구동 신호가 인가되어 구동되는 고임계치 전압(Vth)의 트랜지스터와 저임계치 전압(Vth)의 트랜지스터로서 형성된다.
제 1의 MOS 트랜지스터(1121)는 고임계치 전압(HVth)의 트랜지스터로서 형성되고, 제 2의 MOS 트랜지스터(1122)가 저임계치 전압(LVth)의 트랜지스터로서 형성된다.
그리고, 제 1 및 제 2의 MOS 트랜지스터(1121, 1122)의 게이트 전극이 전송선(140)에 공통으로 접속되고, 제 3의 MOS 트랜지스터(1123)의 게이트 전극이 기준 전위, 예를 들면 그라운드(GND)에 접속된다.
본 실시 형태에서는, 제 1, 제 2, 및 제 3의 MOS 트랜지스터(1121, 1122, 1123)는, n채널 MOS(NMOS) 트랜지스터로서 형성된다.
그리고 예를 들면, 제 1의 NMOS 트랜지스터(1121)의 고임계치 전압(HVth)은 예를 들면 0V로 설정되고, 제 2의 NMOS 트랜지스터(1122)의 저임계치 전압(LVth)은 -1.5V로 설정된다.
또한 제 3의 MMOS 트랜지스터의 임계치 전압 -0.6V로 설정된다.
리셋 트랜지스터(113)는, 전원 라인과 FD(117) 사이에 접속되고, 게이트 전극이 리셋선(150)에 접속되어 있다.
FD(117)에는, 앰프 트랜지스터(114)의 게이트가 접속되어 있다. 앰프 트랜지스터(114)는, 행선택 트랜지스터(115)를 통하여 신호선(170)에 접속되고, 화소부 외의 정전류 회로(131)와 소스 팔로워를 구성하고 있다.
행선택 트랜지스터(115)의 게이트 전극이 행선택선(160)에 접속되어 있다. 그리고, 행선택 트랜지스터(115)의 소스가 수직 신호선(170)에 접속되어 있다.
수직 신호선(170)에는, 정전류 회로(131), 및 감지 회로(132)가 접속되어 있다.
도 5는, 제 1의 실시 형태에 관한 화소 회로(110A)의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면이다.
도 5의 전송 회로(200)에서, 201, 202는 게이트 전극을, 203은 기생 용량을, 118은 앰프 회로를 각각 나타내고 있다. 앰프 회로(118)는 앰프 트랜지스터(114)에 의해 형성된다.
포토 다이오드(111)에서 광전 변환에 의해 생성된 전자는, 일체화되어 직렬 접속된 제 1, 제 2, 및 제 3의 NMOS 트랜지스터(1121, 1122, 1123)를 통하여 앰프 회로(118)의 입력 노드인 FD(117)에 완전 전송된다.
일체화된 제 1, 제 2, 및 제 3의 NMOS 트랜지스터(1121, 1122, 1123)는, 서로의 채널이 n형 확산층 등을 통하는 일 없이 직접 접속되어 있다.
또한, 전술한 바와 같이, 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 게이트 전극(201)은 동시 일괄적으로 구동 신호가 인가된다.
그리고, 제 1의 MOS 트랜지스터(1121)는 고임계치 전압(HVth), 제 2의 MOS 트랜지스터(1122)는 저임계치 전압(LVth)으로 되어 있다.
입력 노드인 FD(117)는 기생 용량(203)을 갖고 있고, 축적 전하량을 Q, 기생 용량치를 Cf라고 하면, 그 전위 변화량(△Vf)은 다음과 같이 된다.
[수식 2]
△Vf=Q/Cf
판독시는 이 변위가 앰프 회로(118)를 통하여, 일정한 게인으로 수직 신호선(170)을 구동한다.
도 6은, 도 5의 전송 회로의 단면 구조예를 도시하는 도면이다.
포토 다이오드(111)에는 산화막과 접하는 실리콘 표면 부근부를 p형화한, 이른바 HAD 구조가 채용되어 있다.
여기서 광전 변환된 전자는, 당초 n형의 확산 노드(204)에 축적된다. 이 확산 노드(204)는 축적 노드(116)에 상당한다.
그리고, 게이트 전극(201)에 제 1의 NMOS 트랜지스터(1121)가 온 하는 신호가 인가되면, 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 전송되고, 그곳에 축적된다.
예를 들면, 채널부의 불순물 프로파일을 조정함으로써, 제 1의 NMOS 트랜지스터(1121)의 임계치는 높고, 제 2의 NMOS 트랜지스터(1122)의 임계치는 낮게 설정된다. 이에 의해, 제 2의 NMOS 트랜지스터(1122)의 채널부(CH2)는 전자의 축적 우물을, 제 1의 NMOS 트랜지스터(1121)의 채널부(CH1)는 역류 방지의 포텐셜 벽을 형성한다.
한편, 제 3의 NMOS 트랜지스터(1123)는 독립한 게이트 전극(202)에 의해 제어된다.
제 3의 NMOS 트랜지스터(1123)의 채널 영역의 포텐셜은 게이트 전극(201)에 온으로 하는 전압이 인가되어 있을 때는 제 2의 NMOS 트랜지스터(1122)보다 얕게(고전위가) 되도록 설정되어 있다.
그리고, 그 채널 영역의 포텐셜은, 게이트 전극(201)에 오프로 하는 전압이 인가되어 있을 때는 제 2의 NMOS 트랜지스터(1122)보다 깊게(저전위가) 되도록 설정되어 있다.
제 3의 NMOS 트랜지스터(1123)의 게이트 전극(202)은 전위 고정하여도 좋고, 제 3의 NMOS 트랜지스터(1123)의 채널부(CH3)의 불순물 프로파일 등을 적절하게 조정하면, 전원선 또는 그라운드선 등에 접속시키는 것도 가능하다.
또한, 확산층(205)은 단면도에는 기재되지 않은 앰프 회로(118)의 입력에 접속되어 있다.
제 3의 NMOS 트랜지스터(1123)는 분리 트랜지스터로서 기능한다.
또한, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)는, 여기서는 2개의 개별의 트랜지스터로 간주하고 있다. 단, 도면과 같이 게이트 전극도 일체 형성되어 있는 경우에는, 채널부의 불순물 프로파일에 구배를 갖는 단일한 NMOS 트랜지스터로 간주할 수도 있다.
어느 것으로 하여도 기능적으로는 직렬 접속된 2개의 개별의 트랜지스터와 마찬가지이고, 본 발명은 이와 같은 형태도 포괄한다.
도 7(A) 내지 (D)는, 본 제 1의 실시 형태에 관한 화소 회로의 전송 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면이다.
도 7(A) 내지 (D)에서, 각 노드의 포텐셜은, 도면상은 정전위 방향을 하방으로, 부전위 방향을 상방으로 기재하고 있다. 각 노드는 부전하를 갖는 전자를 축적하는 우물의 역할을 다하고, 우물을 전자가 채워 가는 형태로 포텐셜이 상방으로, 즉 부전위 방향으로 솟아오른다.
[스텝 ST11]
도 7(A)의 스텝 ST11에서는, 포토 다이오드(111)의 확산 노드(204)는, 일정수의 도너에 의한 정전하로, 그 완전 공핍시에 포텐셜의 바닥이 2.0V 정도가 되도록 설계되어 있다. 여기에 광전 변환된 전자가 포화 상태(약 0V)까지 채워져 있다.
한편, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 채널 영역은, 양자의 게이트 전극에 공통으로 주어지는 전위, 예를 들면 -1.5V 내지 3V에 따라, 포텐셜이 각각 R11, R12의 범위에서 변조된다.
한편, 분리 트랜지스터로서의 제 3의 NMOS 트랜지스터(1123)의 게이트 전극(202)은 그라운드(GND)에 접속되어 있고, 채널의 포텐셜은 0.6V 정도가 되도록 조정되어 있다.
또한, 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))에는 리셋이 걸려서, 3V의 부유 상태가 되어 있다.
[스텝 ST12]
도 7(B)의 스텝 ST12에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 온 하면 다음과 같이 전자의 이동이 행하여진다.
포토 다이오드(111)의 확산 노드(204)에 축적되어 있던 전자는, 제 1의 NMOS 트랜지스터(1121)를 통하여 남김없이 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 이동한다.
즉, 깊은 공핍 상태가 된 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 전자가 이동하여, 아날로그 상태로 축적된다.
이때, 제 3의 NMOS 트랜지스터(1123)의 채널 영역의 포텐셜은 제 2의 NMOS 트랜지스터(1122)보다 얕게(저전위로) 되어 있고, 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))과의 사이에 장벽을 형성하고 있다.
[스텝 ST13]
도 7(C)의 스텝 ST13에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)를 오프 하기 위해 게이트 전극이 구동되면, 그에 따라 채널 영역의 포텐셜이 부전위 방향으로 변조된다.
여기서 제 1의 NMOS 트랜지스터(1121)의 채널은 포텐셜 장벽을 형성하고, 축적 전자의 포토 다이오드(111)의 확산 노드(204)로의 역류를 방지하고 있다.
이 장벽의 높이는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 양 트랜지스터의 임계치의 차에 대응하고 있고, 예를 들면 1.5V이다.
제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 게이트 전극(201)이 적당한 중간 전압에 달한 이 단계에서는, 축적 전자가 포토 다이오드(111)의 확산 노드(204)와 앰프의 입력인 FD(117)의 쌍방으로부터 분리된 상태가 생길 수 있다.
이대로 다음 스텝까지 게이트를 단번에 구동하여도 좋지만, 후술하는 바와 같이, 이와 같은 중간 상태를 일시적으로 유지함으로써, 새로운 기능을 부가하는 것도 가능하다.
또한, 여기서 계속해서 게이트를 구동하여, 제 2의 NMOS 트랜지스터(1122)의 채널 영역의 포텐셜을 부전위 방향으로 변조하면, 그곳에 축적되어 있던 전자가 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))으로 이동하기 시작한다.
[스텝 ST114]
도 7(D)의 스텝 ST14에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 완전히 오프 하면, 축적 전자를 전부 방출한 제 2의 NMOS 트랜지스터(1122)의 채널 영역의 포텐셜은 다음과 같이 된다.
즉, 제 2의 NMOS 트랜지스터(1122)의 채널 영역의 포텐셜은, 제 3의 NMOS 트랜지스터(1123)의 채널의 포텐셜을 초과한다.
그리고, 스텝 ST11에서 포토 다이오드(111)에 축적되어 있던 전자는 전부 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))으로 이동한 상태가 된다.
이에 의해, 앰프 회로(118)는 수직 신호선(170)을 구동하여, 축적 신호의 판독이 실시된다.
이와 같은 단계적인 전송을 이용하면, 완전 공핍 상태가 된 포토 다이오드(111)의 확산 노드(204)와 앰프 회로(118)의 입력 노드인 FD(117) 사이에 포텐셜 차를 확보할 필요는 없다.
즉, 본 예에서는, 전자를 채운 FD(117)의 포텐셜이 확산 노드(204)보다 얕은 상태가 되어도 완전한 전송을 실현하고 있다.
이상, 제 1의 실시 형태에 관한 화소 회로(110A)의 전송 회로의 동작을 중심으로 설명하였다.
다음에, 제 1의 실시 형태의 화소 회로(110A)의 전하 축적 및 판독 동작을 설명한다.
도 8(A) 내지 (D)는, 도 4의 화소 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 도시하는 도면이다.
도 8(A)는 리셋선(150)의 신호 전위를, 도 8(B)는 전송선(140)의 신호 전위를, 도 8(C)는 행선택선(160)의 신호 전위를, 도 8(D)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 1의 실시 형태의 화소 회로(110A)의 특징적인 동작은, 포토 다이오드(111)의 축적 전자의 FD(117)에의 전송이, 전송선(140)의 구동에 대응하여 2단계로 실시되는 것이다.
즉, 전송선(140)이 로우 레벨에서 하이 레벨로 올라가면, 도 7(B)의 스텝 ST12에 도시한 바와 같이, 포토 다이오드(111)의 확산 노드(204)로부터 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적 전자가 전송된다.
또한, 전송선(140)이 하이 레벨에서 로우 레벨로 되돌아올 때는, 도 7(D)의 스텝 ST14에 도시한 바와 같이, 채널 영역의 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 전송된다.
예를 들면, 리셋시에는, 리셋선(150)이 하이 레벨이 된 점에서 앰프 회로(118)의 입력 노드인 FD(117)가 리셋 레벨 전위(전원 전압 내지 3V)에 접속된다.
한편, 전송선(140)이 로우 레벨에서 하이 레벨로 올라가고, 또한 하이 레벨에서 로우 레벨로 떨어진 시점에서 포토 다이오드(111)에 축적되어 있던 전자가 확산층(205)에 전송되고, 리셋 레벨로 인발된다.
새로운 전자의 축적 기간(T2)은 이 시점에서 시작된다.
리셋선(150)의 리셋 펄스는, 전송선(140)이 로우 레벨로 떨어지는 것을 기다리고 나서 로우 레벨로 떨어지고 있다.
마찬가지로, 판독시에도, 포토 다이오드(111)에 축적되어 있던 전자는, 전송선(140)이 로우 레벨에서 하이 레벨로 올라가고, 또한 하이 레벨에서 로우 레벨로 떨어진 시점에서 확산층(205)에 전송된다.
따라서 축적 신호에 의한 앰프 회로(118)를 통한 수직 신호선(170)의 구동은, 전송선(140)이 하이 레벨에서 로우 레벨로 되돌아온 시점에서 발생하고 있다. 축적 기간(T2)도 이 시점에서 종료한다.
이상의 제 1의 실시 형태에 관한 화소 회로(110A)에 의하면, CMOS 이미지 센서에서의 화소 내의 전하 전송을 용이하게 하고, 축적 전하량의 향상이나 감도의 향상을 도모할 수 있고, 촬상 성능을 향상시키는 것이 가능해진다.
여기서, 상기한 제 1의 실시 형태에 관한 화소 회로(110A)와 비교를 위해, 도 1의 화소 회로의 전송 회로계의 처리에 관해 설명한다.
도 9는, 도 1의 화소 회로(PX1)의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면이다.
도 9의 전송 회로(TX1)는, GT1은 게이트 전극을, C1은 기생 용량을, 8은 앰프 회로를 각각 나타내고 있다. 앰프 회로(14)는 앰프 트랜지스터(4)에 의해 형성된다.
전송 회로(TX1)에서는, 포토 다이오드(1)에서 광전 변환에 의해 생성된 전자는, 포토 다이오드(1)의 확산층 노드인 축적 노드(6)에 축적된다.
판독시, 그들은 전송 트랜지스터(2)를 통하여, 앰프 회로(14)의 입력 노드인 FD(7)에 완전 전송된다.
입력 노드인 FD(7)는 기생 용량(C1)을 갖고 있고, 축적 전하량을 Q, 기생 용량치를 Cf라고 하면, 그 전위 변화량(△Vf)은 상술한 바와 같이, {△Vf=Q/Cf}로 주어진다.
앰프 회로(14)에는, 통상 앰프 트랜지스터(4)과 같은 NMOS 트랜지스터가 사용되는데, 고유한 랜덤 노이즈(Nr)를 발생시킨다.
따라서 그 게인을 G라고 하면, 출력으로서 수직 신호선에 발생하는 축적 신호의 S/N비는 {G·△Vf/Nr}이다.
게인(G)이나 랜덤 노이즈(Nr)는 앰프 회로(14)의 구성이 정해지면 거의 일정하여서, 전위 변화량(△Vf)의 크기는 촬상 성능에 직접적인 영향을 미친다.
도 10(A) 내지 (D)는, 도 1 및 도 3과 같은 화소 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면이다.
이 경우도, 도 7(A) 내지 (D)와 마찬가지로, 각 노드의 포텐셜은, 도면상은 정전위 방향을 하방으로, 부전위 방향을 상방으로 기재하고 있다.
각 노드는 부전하를 갖는 전자를 축적하는 우물의 역할을 다하고, 우물을 전자가 채워 가는 형태로 포텐셜이 상방으로, 즉 부전위 방향으로 솟아오른다.
[스텝 ST1]
도 10(A)의 스텝 ST1에서, 포토 다이오드(1)의 확산 노드인 축적 노드(6)는, 일정수의 도너에 의한 정전하로, 그 완전 공핍시에 포텐셜의 바닥이 1.5V 정도가 되도록 설계되어 있다. 여기에 광전 변환된 전자가 포화 상태(약 0V)까지 채워져 있다.
한편, 전송 트랜지스터(2)의 채널 영역은, 게이트 전극에 주어지는 전위, 예를 들면 1V 내지 3V에 따라, 그 포텐셜이 R1의 범위에서 변조된다.
또한, 앰프 회로(14)의 입력 노드인 FD(7)에는 리셋이 걸려서, 3V의 부유 상태가 되어 있다.
[스텝 ST2]
도 10(B)의 스텝 ST2에서는, 전송 트랜지스터(2)가 온 하면 전자가 다음과 같이 이동한다.
즉, 전송 트랜지스터(2)가 온 하면 포토 다이오드(1)의 확산 노드인 축적 노드(6)에 축적되어 있던 전자가 전부 전송 트랜지스터(2)의 채널 영역 및 앰프 회로(14)의 입력 노드인 FD(7)에 분배된 상태로 이동한다.
[스텝 ST3]
도 10(C)의 스텝 ST3에서는, 전송 트랜지스터(2)를 오프 하기 위해, 게이트 전극의 상승에 수반하여 채널 영역의 포텐셜이 상승하면, 그곳에 축적되어 있던 전자가 앰프 회로(14)의 입력 노드인 FD(7)로 이동한다.
[스텝 ST4]
도 10(D)의 스텝 ST4에서는, 전송 트랜지스터(2)가 오프 상태에서는, 스텝 ST1에서 포토 다이오드(1)에 축적되어 있던 전자가 전부 앰프 회로(14)의 입력 노드인 FD(7)로 이동한 상태가 된다. 이에 의해, 앰프 회로(14)는 수직 신호선(11)을 구동하여, 축적 신호의 판독이 실시된다.
이와 같이, 도 1의 화소 회로(PX1)는, 완전한 전자의 이동을 실현하는 데는, 완전 공핍 상태가 된 포토 다이오드(1)의 축적 노드(6)와 앰프 회로(14)의 입력 노드인 FD(7) 사이에는, 포텐셜 차(M1)가 확보되어 있을 필요가 있다.
역으로, 이 포텐셜 차가 충분히 확보되어 있지 않으면, 전송 트랜지스터(2)의 채널 영역에 축적된 전자가 포토 다이오드(1)로 역류하고, 포토 다이오드(1)의 축적 전자량이 판독 신호에 리니어하게 반영되지 않게 된다.
상술한 바와 같이, 판독시에 광전 변환한 전자를 완전 전송하기 위해서는, 앰프 회로(14)의 입력 노드인 FD(7)의 전송 후의 포텐셜이, 완전 공핍시의 포토 다이오드(1)보다 고전위로 유지될 필요가 있다.
그러나 그 때문에, 도 1의 화소 회로(PX1)는, FD(7)의 포텐셜의 다이내믹 레인지가 한정되고, △Vf를 충분히 올릴 수가 없고, S/N비를 올릴 수가 없다는 불이익이 있다.
예를 들면, 도 10에서는, △Vf는 (3.0V - 1.5V)가 한계이고, 전송 마진분의 포텐셜 차가 또한 공제된다.
또한, 도 1의 화소 회로(PX1)에서는, 포토 다이오드(1)의 포화 축적 전하량(Qs)은 그 확산층 내의 도너 수에 상당하기 때문에, 통상 Qs를 올리면 완전 공핍시의 포텐셜은 깊게(고전위가) 된다. 이것은 △Vf의 레인지를 더욱 좁히는 방향이 되어 버린다.
이와 같은 전송 마진의 문제는, 설계상의 큰 제약으로 된다.
이에 대해, 본 제 1의 실시 형태의 화소 회로(110A)는, 화소 내의 포토 다이오드로부터 앰프 회로에의 전자의 전송에, 일체화시켰던 직렬 트랜지스터에 의한 전송을 채용한다. 구체적으로는, 화소 회로(110A)에서는, 포텐셜 변조가 가능한 중간 전송 노드를 MOS 트랜지스터의 채널부에 형성하고, 그 중간 노드를 통하여 포토 다이오드(111)로부터 앰프 회로(118)에 축적 전자를 단계적으로 전송한다.
따라서 본 제 1의 실시 형태의 화소 회로(110A)에 의하면, 전송을 위한 전술한 포텐셜 제약을 해제할 수 있고, 그것에 의해 포화 축적 전하량(Qs)을 올리고, 또는 앰프 입력부의 기생 용량을 줄여서, 신호의 다이내믹 레인지를 향상시킬 수 있다.
또한, 화소 회로(110A)는, 예를 들면 노광중에 광전 변환된 전자를 포토 다이오드 내가 아니라, 별도 형성된 MOS 트랜지스터의 채널 영역에 축적하고, 판독시에는 그곳에서 앰프 회로에 축적 전자를 완전 전송할 수 있다.
따라서 화소 회로(110A)에 의하면, 노광 감도를 향상시키고, 또한 포화 축적 전하량(Qs)도 대폭적으로 향상시킬 수 있다.
또한, 화소 회로(110A)에서는, 전자(전하) 전송을 실시하는 것은 화소 내뿐이고, 앰프 회로에 의한 수직 신호선의 구동 이후는 저임피던스의 아날로그 신호, 또는 디지털 신호의 전달이 된다.
따라서 M스미어나 전송 리크의 문제도 없고, 고속이면서 저소비 전력의 이미져를 실현할 수 있다.
<2. 제 2의 실시 형태>
도 11은, 본 발명의 제 2의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면이다.
본 제 2의 실시 형태에 관한 화소 회로(110B)가 제 1의 실시 형태에 관한 화소 회로(110A)와 다른 점은 다음의 것에 있다.
본 제 2의 실시 형태에 관한 화소 회로(110B)는, 각각 고유한 포토 다이오드(111)와 전송 회로(112)를 갖는 복수, 예를 들면 2개의 화소(PXL110a, PXL110b)가, 앰프 회로를 형성하는 FD(117) 및 앰프 트랜지스터(114)를 공유하고 있는 것에 있다.
이 화소 회로(110B)에서는, 리셋 트랜지스터(113) 및 행선택 트랜지스터(115)도 복수의 화소(PXL110a, PXL110b)에서 공유한다.
각 화소(PXL110a, PXL110b)의 전송 트랜지스터(112a, 112b)는, 제 1 및 제 2의 NMOS 트랜지스터의 공유 게이트 전극이 각각 다른 전송선(140a, 140b)에 접속되어 있다.
덧붙여서, 각 화소(PXL110a, PXL110b)의 전송 트랜지스터(112a, 112b)의 제 3의 MOS 트랜지스터(1123)의 게이트 전극은 각각 접지되어 있다.
화소 회로(110B)에서는, 각각 독립한 전송선(140a 및 140b)에 따라, 각 포토 다이오드(111a, 111b)에 축적된 전자가 개별의 타이밍에서 FDF(117)(앰프 회로의 입력 노드)에 전송된다.
앰프 회로의 공유는 화소의 실효 사이즈를 축소할 수 있지만, 공유 화소수가 많을수록 FD(117)의 기생 용량도 커진다.
따라서 공유 화소수는 2화소 이상, 16화소 이하인 것이 바람직하다.
본 제 2의 실시 형태에 의하면, 상술한 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
<3. 제 3의 실시 형태>
도 12는, 본 발명의 제 3의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면이다.
본 제 3의 실시 형태에 관한 화소 회로(110C)가 제 1의 실시 형태에 관한 화소 회로(110A)와 다른 점은 다음의 것에 있다.
제 3의 실시 형태의 화소 회로(110C)에서는, 제 1의 실시 형태에서는 고정 전위로 하고 있던 제 3의 NMOS 트랜지스터(1123)의 게이트 전극(202)을 보조적으로 주변 회로인 행선택 회로(120)에 의해 구동한다.
구체적으로는, 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 공유 게이트 전극(201)은 제 1의 전송선(141)에 접속되고, 제 3의 NMOS 트랜지스터(1123)의 게이트 전극(202)은 제 2의 전송선(분리선)(142)에 접속되어 있다.
이에 의해, 제 3의 NMOS 트랜지스터(1123)를 통한 전송이 용이해지고, 그 만큼 게이트 전극(201)측의 구동 레인지를 좁게 할 수 있다.
구동 배선이 하나 증가하는 것은 면적적으로 불리한 한편, 제 1의 전송선(141)의 구동 레인지를 좁게 할 수 있는 것은 내압이나 신뢰성상 유리하게 된다.
도 13(A) 내지 (D)는, 제 3의 실시 형태에 관한 화소 회로(110C)를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면이다.
[스텝 ST21]
도 13(A)의 스텝 ST21에서는, 포토 다이오드(111)의 확산 노드(204)는, 일정수의 도너에 의한 정전하로, 그 완전 공핍시에 포텐셜의 바닥이 2.0V 정도가 되도록 설계되어 있다. 여기에 광전 변환된 전자가 포화 상태(약 0V)까지 채워져 있다.
한편, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 채널 영역은, 양자의 게이트 전극에 공통으로 주어지는 전위, 예를 들면 -0.5V 내지 3V에 따라, 포텐셜이 각각 R13, R14의 범위에서 변조된다.
한편, 분리 트랜지스터로서의 제 3의 NMOS 트랜지스터(1123)의 채널 영역의 포텐셜은, 그 게이트 전극에 고유하게 주어지는 전위, 예를 들면 0V 내지 3V에 따라, R15의 범위에서 변조된다.
또한, 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))에는 리셋이 걸려서, 3V의 부유 상태가 되어 있다.
[스텝 ST22]
도 13(B)의 스텝 ST22에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 온 하면, 전자의 전송이 다음과 같이 행하여진다.
즉, 포토 다이오드(111)의 확산 노드(204)에 축적되어 있던 전자는, 제 1의 NMOS 트랜지스터(1121)를 통하여 남김없이 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 이동한다.
즉, 깊은 공핍 상태가 된 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 전자가 이동하여, 아날로그 상태로 축적된다.
이때, 제 3의 NMOS 트랜지스터(1123)의 채널 영역의 포텐셜은 제 2에 NMOS 트랜지스터(1122)보다 얕게(저전위로) 되어 있고, 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))과의 사이에 장벽을 형성하고 있다.
[스텝 ST23]
도 13(C)의 스텝 ST23에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 재차 오프 되면, 채널 영역의 포텐셜이 부전위 방향으로 변조된다.
여기서, 제 1의 NMOS 트랜지스터(1121)의 채널은 포텐셜 장벽을 형성하고, 축적 전자의 포토 다이오드(111)의 확산 노드(204)로의 역류를 방지하고 있다.
이 장벽의 높이는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 양 트랜지스터의 임계치의 차에 대응하고 있고, 예를 들면 1.5V이다.
이 단계에서는, 축적 전자가 포토 다이오드(111)의 확산 노드(204)와 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))의 쌍방으로부터 분리된 상태가 생길 수 있다.
이대로, 또는 동시에 제 3의 NMOS 트랜지스터(1123)의 게이트를 구동하여 다음 스텝까지 단번에 진행하여도 좋지만, 후술하는 바와 같이, 이와 같은 중간 상태를 일시적으로 유지함으로써, 새로운 기능을 부가하는 것도 가능하다.
[스텝 ST24]
도 13(D)의 스텝 ST24에서는, 제 3의 NMOS 트랜지스터(1123)의 게이트 전극(203)이 분리선으로서의 제 2의 전송선(142)을 통하여 구동되고, 제 3의 NMOS 트랜지스터(1123)가 온 하면, 축적 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 유입한다.
또한, 제 3의 NMOS 트랜지스터(1123)를 오프 한 시점에서, 모든 축적 전자가 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))으로 이동한 상태가 된다.
이에 의해 앰프는 수직 신호선을 구동하여, 축적 신호의 판독이 실시된다.
상술한 바와 같이, 본 제 3의 실시 형태에서의 제 2의 NMOS 트랜지스터(1122)의 채널로부터 앰프 회로(118)의 입력 노드인 FD(117)에의 전송은 다음과 같이 행하여진다.
스텝 ST23의 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 공유 게이트 전극(201)의 오프 구동과, 스텝 ST24의 제 3의 NMOS 트랜지스터(1123)의 게이트 전극(202)의 보조적인 온/오프 구동의 쌍방을 조합시켜서 실현된다.
이와 같은 단계적인 전송을 이용하면, 완전 공핍 상태가 된 포토 다이오드(111)의 확산 노드(204)와 앰프 회로(118)의 입력 노드인 FD(117) 사이에 포텐셜 차를 확보할 필요는 없다.
즉, 본 예에서는, 전자를 채운 FD(117)의 포텐셜이 확산 노드(204)보다 얕은 상태가 되어도 완전한 전송을 실현하고 있다.
이상, 제 3의 실시 형태에 관한 화소 회로(110C)의 전송 동작을 중심으로 설명하였다.
다음에, 제 3의 실시 형태의 화소 회로(110C)의 전하 축적 및 판독 동작을 설명한다.
도 14(A) 내지 (E)는, 도 12의 화소 회로에서 리셋, 전하 축적, 판독을 행할 때의 타이밍 차트를 도시하는 도면이다.
도 14(A)는 리셋선(150)의 신호 전위를, 도 14(B)는 제 1의 전송선(141)의 신호 전위를, 도 14(C)는 제 2의 전송선(분리선)(142)의 신호 전위를, 각각 나타내고 있다. 도 14(D)는 행선택선(160)의 신호 전위를, 도 14(E)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 3의 실시 형태가 도 8에 도시한 제 1의 실시 형태의 동작과의 주된 차이는 다음과 같다.
본 제 3 실시 형태에서는 제 1의 전송선(141)에 의해 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)가 오프 한 때의 축적 전자의 전송 보조용으로 제 3의 NMOS 트랜지스터(1123)를 구동하는 제 2의 전송선(142)의 온 오프 펄스가 추가되어 있는 것이다.
즉, 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라가면, 도 13(B)의 스텝 ST22에 도시한 바와 같이, 포토 다이오드(111)의 확산 노드(204)로부터 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적 전자가 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 되돌아오고, 그와 거의 동시에 분리선으로서의 제 2의 전송선(142)이 하이 레벨이 되면 다음과 같은 전자의 이동이 행하여진다.
도 13(D)의 스텝 ST24에 도시한 바와 같이, 분리 트랜지스터로서 제 3의 NMOS 트랜지스터(1123)가 도통하여, 축적 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 유입한다.
최후로, 분리선으로서의 제 2의 전송선(142)이 로우 레벨로 떨어지면, 전자의 앰프 회로(118)의 입력 노드인 FD(117)에의 완전 전송이 완료된다.
예를 들면 리셋시에는, 리셋선(150)이 하이 레벨이 된 점에서 앰프 회로의 입력 노드인 FD(117)가 리셋 레벨 전위(전원 전압 내지 3V)에 접속된다.
한편, 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라감으로써, 포토 다이오드(111)에 축적되어 있던 여분의 전자가 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널부(CH2)에 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 떨어지고, 그와 거의 동시에 분리선으로서 제 2의 전송선(142)이 하이 레벨이 되고 분리 트랜지스터로서의 제 3의 NMOS 트랜지스터(1123)가 도통한다.
최후로, 분리선으로서의 제 2의 전송선(142)이 로우 레벨로 떨어지면, 축적 전자는 FD(117)에 완전 전송되어 리셋 레벨로 인발된다.
새로운 전자의 축적(T3)은 이 시점에서 시작된다. 보다 엄밀하게는 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 떨어진 시점에서 T3은 스타트한다.
마찬가지로 판독시에도, 포토 다이오드(111)에 축적되어 있던 전자는, 우선 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라감으로써 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 MOS 트랜지스터(1122)의 채널부에 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 떨어지고, 그와 거의 동시에 분리선으로서의 제 2의 전송선(142)이 하이 레벨로 올라가고, 또한 최후로 로우 레벨로 떨어지면, 그들은 앰프 회로(118)의 입력 노드인 FD(117)에 완전 전송된다.
축적 기간(T3)은 이 시점에서 종료한다.
또한, 분리선으로서의 제 2의 전송선(142)이 하이 레벨로 온 하는 타이밍은, 제 1의 전송선(141)이 로우 레벨로 오프 하는 타이밍과 전후하여도 좋다.
제 1의 전송선(141)이 오프 하는 레벨과 전에 FD(117)를 통하여 앰프 트랜지스터(114)가 온 한 경우는, 도 13(B)의 스텝 ST22부터 도 13(C)의 스텝 ST23의 상태를 스킵하여 도 13(D)의 스텝 ST24로 이행하는 형태가 된다.
단, 제 1의 전송선(141)이 오프 하는 레벨이 된 후에, 분리선으로서의 제 2의 전송선(142)이 오프 하는 레벨이 되기만 하면, 완전 전송을 실현할 수 있다.
본 제 3의 실시 형태에 의하면, 제 1의 실시 형태의 효과에 더하여, 내압성이나 신뢰성의 향상을 도모할 수 있다.
<4. 제 4의 실시 형태>
도 15는, 본 발명의 제 4의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면이다.
본 제 4의 실시 형태에 관한 화소 회로(110D)가 제 3의 실시 형태에 관한 화소 회로(110C)와 다른 점은 다음의 것에 있다.
본 제 4의 실시 형태에 관한 화소 회로(110D)는, 각각 고유한 포토 다이오드(111)와 전송 회로(112)를 갖는 복수, 예를 들면 2개의 화소(PXL110a, PXL110b)가, 앰프 회로를 형성하는 FD(117) 및 앰프 트랜지스터(114)를 공유하고 있는 것에 있다.
이 화소 회로(110B)에서는, 리셋 트랜지스터(113) 및 행선택 트랜지스터(115)도 복수의 화소(PXL110a, PXL110b)에서 공유한다.
각 화소(PXL110a, PXL110b)의 전송 트랜지스터(112a, 112b)는, 제 1 및 제 2의 NMOS 트랜지스터의 공유 게이트 전극이 각각 다른 제 1의 전송선(1410a, 141b)에 접속되어 있다.
각 화소(PXL110a, PXL110b)의 전송 트랜지스터(112a, 112b)의 제 3의 MOS 트랜지스터(1123)의 게이트 전극은 각각 분리선으로서의 제 2의 전송선(142a, 142b)에 접속되어 있다.
화소 회로(110D)에서는, 각각 독립한 제 1의 전송선(141a, 141b), 및 분리선으로서의 제 2의 전송선(142a, 142b)에 따라, 각 포토 다이오드(111a, 111b)에 축적된 전자가 개별의 타이밍에서 FDF(117)에 전송된다.
앰프 회로의 공유는 화소의 실효 사이즈를 축소할 수 있지만, 공유 화소수가 많을수록 FD(117)의 기생 용량도 커진다.
따라서 공유 화소수는 2화소 이상, 16화소 이하인 것이 바람직하다.
본 제 2의 실시 형태에 의하면, 상술한 제 1의 실시 형태와 같은 효과를 얻을 수 있다.
다음에, 본 발명의 실시 형태에 관한 화소 회로의 구성을 활용하여 대용량 축적을 가능하게 하는 응용 동작에 관해 기술한다.
대용량 축적 동작은 전술한 제 1 내지 제 4의 실시 형태의 어느 회로 구성에 대해서도 적용 가능하고, 각각 제 5 및 제 6의 실시 형태로서 이하에 설명한다.
<5. 제 5의 실시 형태>
본 발명의 제 5의 실시 형태에서는, 제 1의 형태에서 채용한 도 4의 화소 회로 구성과 제 2의 NMOS 트랜지스터(1122)의 깊은 공핍 상태를 이용한 전하 축적을 응용한다.
구체적으로는, 축적 기간중에, 포토 다이오드(111)의 확산층인 확산 노드(204)에 축적하여 있던 전자를, 제 2의 NMOS 트랜지스터(1122)의 채널부분에 전송하여 축적한다.
즉, 화소의 축적 기간의 동안, 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)가 온 상태로 유지되도록 게이트 전극(201)은 온 상태의 레벨인 채로 유지된다.
그리고, 포토 다이오드(111)에서 광전 변환된 전자는 곧바로 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널부(CH2)에 전송되고, 그곳에 축적된다.
축적이 완료되고 판독을 실시하는 시점에서, 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)가 오프 하도록 게이트 전극(201)이 구동된다. 이에 의해, 축적된 전자는 제 3의 NMOS 트랜지스터(1123)를 통하여 앰프 회로(118)의 입력 노드인 FD(117)에 전송된다.
도 16(A) 내지 (D)는, 본 제 5의 실시 형태의 동작의 타이밍 차트를 도시하는 도면이다.
도 16(A)는 리셋선(150)의 신호 전위를, 도 16(B)는 전송선(140)의 신호 전위를, 도 16(C)는 행선택선(160)의 신호 전위를, 도 16(D)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 5의 실시 형태에서, 화소 회로는 도 4에, 전송 회로의 상세나 단면 구성은 도 5, 도 6에 기재한 것과 같다.
도 8(A) 내지 (D)의 경우와 같은 리셋을 실시하고, 새로운 축적을 시작한 후, 전송선(140)은 재차 하이 레벨 상태가 되고, 축적 기간(T4)의 동안 하이 레벨 상태로 유지되어 있다.
이 동안, 포토 다이오드(111)에서 광전 변환된 전자는, 그 확산층 내에 축적되는 것은 아니라, 곧바로 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 전송되고, 그곳에 축적된다.
판독시는, 우선 행선택선(160)이 하이 레벨이 되어 앰프 회로의 출력이 수직 신호선(170)에 접속된다.
또한, 리셋선(150)에의 펄스로, 앰프 회로(118)의 입력 노드(8c)인 FD(117)가 리셋되어, FD(117)가 전원 전압원에 접속됨으로써, 리셋 레벨의 판독이 실시된다.
다음에, 전송선(140)이 하이 레벨에서 로우 레벨로 천이한다.
이에 의해, 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적되어 온 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 전송되어, 축적 신호의 판독이 실시된다.
축적 기간(T4)도, 이 전송선(140)의 천이로서 종료한다.
본 발명 형태의 포텐셜의 천이는 도 7(A) 내지 (D)에 준하지만, 전자의 축적중에는 도 7(A)의 스텝 ST11이 아니고, 도 7(B)의 스텝 ST12의 상태가 되어 있다.
축적 기간에서 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 온 상태로 유지된다. 그러면, 포토 다이오드(111)에서 광전 변환되어 확산 노드(204)에 수집된 전자는, 제 1의 NMOS 트랜지스터(1121)를 통하여 곧바로 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 이동한다.
즉, 깊은 공핍 상태가 된 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 전자가 이동하여, 아날로그 상태로 축적된다.
판독시의 제 2의 NMOS 트랜지스터(1122)로부터 확산층(205)에의 전자의 전송은 도 7(C), (D)의 스텝 ST13, ST14의 공정과 동일하다.
이와 같이 축적 기간중, 도 7(B)의 스텝 ST12의 상태에서 광전 변환된 전자는 전부 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적되고, 그 포텐셜 우물을 완전히 채울때까지 포화하는 일은 없다.
따라서 제 2의 NMOS 트랜지스터(1122)가 깊은 공핍 상태에서의 축적 용량을 충분히 크게 취하면, 통상의 포토 다이오드에의 축적보다 훨씬 큰 전자수를 축적하는 것이 가능해진다.
또한 이 동안, 포토 다이오드(111)는 항상 같은 완전 공핍 상태로 유지된다. 따라서 감도나, 축적 시간과 축적 신호와의 리니어리티도 향상한다.
일반적으로 포토 다이오드에의 광 입사에 의해 발생하는 전자/홀 쌍에서는, 공핍층 내에서 발생한 홀은 그 내부 전계에 유인되어 신속하게 기판에 배출된다.
그러나, 포토 다이오드 내에 전자가 축적되면, 그에 따라 내부 전계가 완화되고, 홀의 배출 능력이 저하되어, 전자와 홀의 재결합이 일어나기 쉬워진다.
이에 의해, 감도가 서서히 저하되어 가는 문제가 있다.
이에 대해, 본 제 5의 실시 형태에서는, 이와 같은 문제는 발생하지 않는다.
또한, 포토 다이오드 자체의 포화 축적 전하량은 작아도 문제가 되지 않기 때문에, 확산층의 불순물 농도를 내려서 암전류나 백점의 발생을 억제하는 것도 가능해진다.
또한 그 때는, 리셋시에 포토 다이오드(111)의 확산 노드(204)에 형성되는 포텐셜도 보다 얕게 할 수 있다. 따라서 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 채널 영역의 변조 레인지(R11, R12)도 작게 할 수 있고, 내압 등의 신뢰성의 확보도 용이하게 된다.
이와 같이, 본 발명의 제 5의 실시 형태에서는, 축적 전하량, 감도, 백점이라는 촬상 소자의 기본 성능을 모두 향상시키는 것이 가능하다.
<6. 제 6의 실시 형태>
마찬가지 개념을 제 3의 실시 형태에 적용한 제 6의 실시 형태에 관해 설명한다.
도 17(A)는 리셋선(150)의 신호 전위를, 도 17(B)는 제 1의 전송선(141)의 신호 전위를, 도 17(C)는 제 2의 전송선(분리선)(142)의 신호 전위를, 각각 나타내고 있다. 도 17(D)는 행선택선(160)의 신호 전위를, 도 17(E)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 6의 실시 형태에서, 화소 회로는 도 12와 같고, 전송의 포텐셜 추이는 도 13(A) 내지 (D)에 준한다.
도 14(A) 내지 (E)와 같은 리셋을 실시하고, 새로운 축적을 시작한 후, 제 1의 전송선(141)은 재차 하이 레벨 상태가 되고, 축적 기간(T5)의 동안 하이 레벨 상태를 유지하고 있다.
이 동안, 포토 다이오드(111)에서 광전 변환된 전자는, 그 확산층 내에 축적되는 것이 아니라, 곧바로 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 전송되고, 그곳에 축적된다.
즉, 포텐셜도중의 도 13(B)의 스텝 ST22의 상태가 유지된다.
판독시는, 우선 행선택선(160)이 하이 레벨이 되어 앰프 회로(118)의 출력이 수직 신호선(170)에 접속된다.
또한 리셋선(150)에의 펄스로, 앰프 회로(118)의 입력 노드인 FD(117)가 리셋되어 전원 전압원에 접속됨으로써, 리셋 레벨의 판독이 실시된다.
다음에, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 천이하고, 또한 분리선으로서의 제 2의 전송선(142)에도 펄스가 인가된다.
이에 의해, 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적되어 온 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 전송되어, 축적 신호의 판독이 실시된다.
축적 기간(T5)도, 제 1의 전송선(141)의 천이로서 종료한다.
이와 같이 축적 기간중, 도 13(B)의 스텝 ST22의 상태에서 광전 변환된 전자는 전부 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적되어, 그 포텐셜 우물을 완전히 채울 때까지 포화하는 일은 없다.
따라서 제 2의 NMOS 트랜지스터(1122)가 깊은 공핍 상태에서의 축적 용량을 충분히 크게 취하면, 통상의 포토 다이오드에의 축적보다 훨씬 큰 전자수를 축적하는 것이 가능해진다.
그런데, 제 1의 실시 형태를 도시하는 도 7의 포텐셜 추이에 있어서, 스텝 ST13의 중간 상태에서는 다음과 같이 된다.
중간 축적 노드인 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적된 전자는, 포토 다이오드(111)의 확산 노드(204)로부터도 앰프 입력인 FD(117)로부터도 분리되어 있다.
즉, 포토 다이오드(111)의 확산 노드(204)에서 신규에 광전 변환된 전자가 중간 축적 노드에 유입하는 일도 없고, 중간 축적 노드에 축적된 전자가 FD(117)에 유입하는 일도 없다.
제 1의 실시 형태에서는 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 공유 게이트를 3값으로 구동하고, 그 중간 전압으로 이와 같은 상태를 실현함으로써, 이 중간 상태를 일정 기간 유지하는 것이 가능하다.
마찬가지로, 제 2의 발명 실시 형태를 도시하는 도 13의 포텐셜 추이에서도, 스텝 ST23의 중간 상태에서는 다음과 같이 된다.
중간 축적 노드인 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 축적된 전자는, 포토 다이오드(111)의 확산 노드(204)로부터도 앰프 입력인 FD(117)로부터도 분리되어 있다.
이 케이스에서는 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122), 및 제 3의 NMOS 트랜지스터(1123)를 함께 게이트 전극 구동에 의해 오프 함으로써, 이 중간 상태를 일정 기간 유지하는 것이 가능하다.
이와 같이 포텐셜 변조가 가능한 중간 축적 노드에, 포토 다이오드(111)로부터 수취한 축적 전자를 일정 기간 보존하면, 다양한 부가 기능을 실현할 수 있게 된다.
일정 기간이란, 보다 구체적으로는, 예를 들면 최소 축적 기간 이상의 기간, 또는 1행 판독에 필요로 하는 기간 이상의 기간이다.
이하에 대용량 축적, 글로벌 셔터, 와이드 다이내믹 레인지의 3기능에 관해 제 7 내지 제 14의 실시 형태로서 순차적으로 설명한다.
또한, 제 7 내지 제 12의 실시 형태에서는, 상술한 제 1의 실시 형태 내지 제 4의 실시 형태의 각각의 구성을 사용하여, 어느 것이나 마찬가지로 실시할 수 있다.
<7. 제 7의 실시 형태>
도 18(A) 내지 (D)는, 제 7의 실시 형태에서 상기 중간 유지 모드를 채용하고, 제 5의 실시 형태의 대용량 축적 동작을 개선한, 화소 동작의 타이밍 차트를 도시하는 도면이다.
도 18(A)는 리셋선(150)의 신호 전위를, 도 18(B)는 전송선(140)의 신호 전위를, 도 18(C)는 행선택선(160)의 신호 전위를, 도 18(D)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 7의 실시 형태에서, 화소 회로는 도 4에, 전송 회로의 상세나 단면 구성은 도 5, 도 6에 기재한 것과 같다.
게이트 전극(201)을 통하여 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 계속 개방한 경우, 도 6의 포토 다이오드(111)의 게이트 부근의 전위가 상승하고, 암전류가 증가하는 경향이 있다.
본 개선예인 제 7의 실시 형태는 이와 같은 문제를 감안하여, 게이트 전극(201)을 구동하여 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 간헐적으로 온 함으로써, 암전류의 증가를 억제한다.
즉, 우선 도 8이나 도 16과 같은 리셋 동작을 실시하여 새로운 축적을 시작한다. 그 후, 축적 기간(T6)의 동안, 게이트 전극(201)을 통하여 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 계속 개방하는 것이 아니라, 간헐적으로 하이 레벨로 하여, 포토 다이오드(111)로부터 중간 축적 노드에 시분할로 전자를 전송하고 있다.
최초의 전송 이후, 전송시 이외의 축적 기간 중에는, 게이트 전극(201)은 중간 전위로 유지되고, 중간 축적 노드는 도 7(C)의 스텝 ST13의 중간 상태가 유지되어 있다.
판독시에는, 재차 게이트 전극(201)을 하이 레벨로 하여 포토 다이오드(111)에 잔존하는 전자를 중간 축적 노드에 전송한다. 그리고, 최후로 게이트 전극(201)을 로우 레벨로 하여, 중간 축적 노드의 축적 전자를 앰프 입력인 FD(117)에 통합하여 일괄 전송한다.
통상은, 리셋 동작 이후, 광전 변환된 전하는 전부 포토 다이오드(111)에 축적되어 왔기 때문에, 그 포화 축적 전하량(Qs)이 화소의 다이내믹 레인지를 정하고 있다.
그러나, 제 2의 NMOS 트랜지스터(1122)의 채널부가 되는 중간 축적 노드의 축적 용량이 충분히 크면, 포토 다이오드(111)의 축적 전하를 복수회로 시분할하여 그곳에 전송함으로써, 통상보다 훨씬 큰 전하를 축적하는 것이 가능해진다.
또한, 게이트 전극(201)을 통하여 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)가 온 하고 있는 기간은 축적 기간과 비교하여 충분히 작게 할 수 있기 때문에, 암전류의 증가도 방지할 수 있다.
<8. 제 8의 실시 형태>
도 19(A) 내지 (E)는, 제 8의 실시 형태에서, 제 7 실시 형태와 마찬가지 개념으로 중간 유지 모드를 채용하고, 제 6의 실시 형태의 대용량 축적 동작을 개선한 화소 동작의 타이밍 차트를 도시하는 도면이다.
도 19(A)는 리셋선(150)의 신호 전위를, 도 19(B)는 제 1의 전송선(141)의 신호 전위를, 도 19(C)는 제 2의 전송선(분리선)(142)의 신호 전위를, 각각 나타내고 있다. 도 19(D)는 행선택선(160)의 신호 전위를, 도 19(E)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 8의 실시 형태에서, 화소 회로는 도 12와 같고, 전송의 포텐셜 추이는 도 13(A) 내지 (D)에 준한다.
본 개선예인 제 8의 실시 형태에서는, 도 14나 도 17과 같은 리셋을 실시하여 새로운 축적을 시작한다.
그 후, 축적 기간(T7)의 동안, 게이트 전극(201)의 구동에 의한 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 계속 개방하는 것이 아니라, 간헐적으로 펄스를 인가하여, 포토 다이오드(111)로부터 중간 축적 노드에 시분할로 전자를 전송하고 있다.
축적 기간중에는, 분리용의 게이트 전극(202)을 통하여 제 3의 NMOS 트랜지스터(1123)는 오프 상태로 유지되고, 상기 간헐적 전송시 이외의 중간 축적 노드는 도 13(C)의 스텝 ST23의 중간 상태가 유지되어 있다.
판독시에는, 재차 게이트 전극(201)에 펄스를 주어 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 온 시켜서 포토 다이오드(111)에 잔존하는 전자를 중간 축적 노드에 전송한다.
그리고, 최후로 분리용 게이트 전극(202)에 펄스를 인가하여 제 3의 NMOS 트랜지스터(1123)를 온 시켜, 중간 축적 노드의 축적 전자를 앰프 입력인 FD(117)에 통합하여 일괄 전송한다.
본 제 8의 실시 형태에서도, 제 7의 실시 형태와 마찬가지로 대용량 축적을 실현하면서, 암전류의 증가를 억제할 수 있다.
[글로벌 셔터 기능]
다음에, 글로벌 셔터 기능에 관해 기술한다.
글로벌 셔터 기능이란, 화소 어레이 내의 셔터 타이밍의 어긋남에 의해 생기고 있는, 이른바 포컬 플레인 왜곡을 제거하는 기능이다.
통상의 회로 구성과 시퀀스를 채용한 경우, 도 2에 도시하는 바와 같이, 판독 동작의 시작이 축적의 종료 타이밍을 결정한다.
판독은 통상 행마다 순차적으로 실시되기 때문에, 축적 종료의 타이밍도 그것에 따른다. 따라서, 통상은 축적 시작이 되는 리셋 동작도 행마다 어긋나게 하여 순차적으로 실시하고, 축적 기간(T1)을 전 유효 화소에서 균일하게 하는 조치가 취하여져 있다.
이것은 롤링 셔터라고 불리고, CMOS 이미지 센서에서 일반적인 수법이지만, 행마다 셔터 타이밍이 어긋나는 것을 의미하고, 예를 들면 고속으로 동작하는 피사체의 상에 왜곡이 발생한다.
이에 대해, 글로벌 셔터 기능은 전 유효 화소의 전하 축적을 동시 일괄로 시작하고, 또한 동시 일괄로 축적을 종료함에 의해 실현된다.
한편, 축적 데이터의 판독은 행마다 행하기 때문에, 이 경우, 축적 종료와 판독의 타이밍을 분리할 필요가 있고, 축적 종료부터 판독까지의 기간, 화소마다 신호를 보존하여 둘 필요가 있다.
도 5에 도시하는 전송 회로의 구성을 이용하여, 그 중간 유지 모드를 이용하면, 그와 같은 동작과 양호한 신호 보존이 가능해진다.
즉, CMOS 이미지 센서(100)에서, 전 유효 화소에 대해 게이트 전극(201)을 통하여 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 일제히 오프 한다. 이에 의해, 광전 변환된 전자의 전송을 중지하여 축적을 종료함과 함께, 이미 축적된 전자를 일단 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 보존한다.
그 후, 행 단위로의 판독에 수반하여, 게이트 전극(202)에 펄스를 주어 제 3의 NMOS 트랜지스터(1123)를 순차적으로 온 하여 가고, 보존된 전자를 앰프 회로(118)의 입력 노드인 FD(117)에 전송하면 좋다.
<9. 제 9의 실시 형태>
도 20(A) 내지 (D)는, 제 1의 실시 형태에 글로벌 셔터 기능을 탑재한 제 9의 실시 형태에서의 동작의 타이밍 차트를 도시하는 도면이다.
도 20(A)는 리셋선(150)의 신호 전위를, 도 20(B)는 전송선(140)의 신호 전위를, 도 20(C)는 행선택선(160)의 신호 전위를, 도 20(D)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 9의 실시 형태에서, 화소 회로는 도 4에, 포텐셜 추이는 도 7에 준한다.
리셋시에는, 리셋선(150)이 하이 레벨이 된 점에서 앰프 회로(118)의 입력 노드인 FD(117)가 리셋 레벨(전원 전압 내지 3V)에 접속된다.
한편, 전송선(140)이 로우 레벨에서 하이 레벨로 올라가고, 또한 하이 레벨에서 로우 레벨로 떨어진 시점에서 포토 다이오드(111)에 축적되어 있던 전자가 FD(117)에 전송되고, 리셋 레벨로 인발된다.
새로운 전자의 축적 기간(T8)은 이 시점에서 시작된다. 리셋선(150)의 펄스는, 게이트 전극(201)에의 인가 펄스가 로우 레벨로 내려오는 것을 기다리고 나서 로우 레벨로 떨어지고 있다.
통상은, 이 리셋 동작은 선택행마다 순차적으로 실시하지만, 글로벌 리셋에서는 전 유효 화소에 대해 일제히 실시한다.
즉, 본 공정은 글로벌 셔터의 셔터 개방의 동작이 된다.
소정의 축적 시간(T8)이 경과한 축적 종료시에는, 포토 다이오드(111)에 축적되어 있던 전자는, 우선 전송선(140)이 로우 레벨에서 하이 레벨로 올라감으로써 중간 축적 노드에 전송된다. 이 때의 포텐셜 상태는 도 7(B)의 스텝 ST12에 상당한다.
또한, 전송선(140)이 하이 레벨에서 중간 전위까지 되돌아오면, 포텐셜 상태는 도 7(B)의 스텝 ST13의 중간 유지 모드로 이행하고, 중간 축적 노드와 포토 다이오드(111)가 분리된다.
이들은 전 유효 화소에 대해 일제히 실시되고, 글로벌 셔터의 셔터 폐쇄의 동작이 된다.
판독은 행 어드레스에 따라 각 행마다 순차적으로 실시된다.
우선, 행선택선(160)에 선택 신호가 인가되어 택일적으로 행선택이 실시된 후, 리셋선(150)에 펄스가 인가되어, 앰프 입력부인 FD(117)가 리셋 레벨에 접속되어 리셋 레벨이 감지된다.
다음에, 전송선(140)이 중간 전위로부터 로우 레벨 상태로 떨어지고, 이에 의해 중간 축적 노드에 보존되어 있던 전자가 전부 앰프 회로(118)의 입력 노드인 FD(117)에 전송된다.
각 화소는 축적 종료부터 판독까지의 H8의 기간, 중간 유지 모드를 유지하지만, 중간 유지 기간(H8)은 행마다 다르다.
즉, 일제히 셔터가 폐쇄로 되고 나서, 당해 행에 판독 순서가 돌아오기까지의 기간, 상기 중간 유지가 실시된다.
<10. 제 10의 실시 형태>
도 21(A) 내지 (E)는, 제 3의 실시 형태에 글로벌 셔터 기능을 탑재한 제 10의 실시 형태의 동작의 타이밍 차트를 도시하는 도면이다.
도 21(A)는 리셋선(150)의 신호 전위를, 도 21(B)는 제 1의 전송선(141)의 신호 전위를, 도 21(C)는 제 2의 전송선(분리선)(142)의 신호 전위를, 각각 나타내고 있다. 도 21(D)는 행선택선(160)의 신호 전위를, 도 21(E)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
본 제 10의 실시 형태에서, 화소 회로는 도 12와 같고, 전송의 포텐셜 추이는 도 13(A) 내지 (D)에 준한다.
리셋시에는, 리셋선(150)이 하이 레벨이 된 점에서 앰프 회로(118)의 입력 노드인 FD(117)가 리셋 레벨(전원 전압 내지 3V)에 접속된다.
한편, 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라감으로써, 포토 다이오드(111)에 축적되어 있던 여분의 전자가 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널부에 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 떨어지고, 그와 거의 동시에 분리선으로서의 제 2의 전송선(142)이 하이 레벨이 되고 분리용의 제 3의 NMOS 트랜지스터(1123)가 도통한다. 그리고, 최후로 제 2의 전송선(142)이 로우 레벨로 떨어지면, 축적 전자는 확산층(205)에 완전 전송되어 리셋 레벨로 인발된다.
새로운 전자의 축적(T9)은 이 시점에서 시작된다. 통상은 이 리셋 동작은 선택행마다 순차적으로 실시하지만, 글로벌 리셋에서는 전 유효 화소에 대해 일제히 실시한다.
즉, 본 공정은 글로벌 셔터의 셔터 개방의 동작이 된다.
소정의 축적 시간(T9)이 경과한 축적 종료시에는, 포토 다이오드(111)에 축적되어 있던 전자는, 우선 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라감으로써 중간 축적 노드에 전송된다. 이때의 포텐셜 상태는 도 13(B)의 스텝 ST22에 상당한다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 되돌아오면, 포텐셜 상태는 도 13(B)의 스텝 ST23의 중간 유지 모드로 이행하고, 중간 축적 노드와 포토 다이오드가 분리된다.
이들은 전 유효 화소에 대해 일제히 실시되고, 글로벌 셔터의 셔터 폐쇄의 동작이 된다.
판독은 행 어드레스에 따라 각 행마다 순차적으로 실시된다.
우선, 행선택선(160)에 선택 신호가 인가되어 택일적으로 행선택이 실시된 후, 리셋선(150)에 펄스가 인가되어, 앰프 회로(118)의 입력 노드인 FD(117)부가 리셋 레벨에 접속되어 리셋 레벨이 감지된다.
다음에, 분리선으로서의 제 2의 전송선(142)이 하이 레벨로 구동되고, 분리 트랜지스터인 제 3의 NMOS 트랜지스터(1123)가 도통 상태가 된다. 이에 의해, 제 2의 NMOS 트랜지스터(1122)의 채널부에 축적된 전자가 앰프(118)의 입력 노드인 FD(117)에 전송된다.
분리선으로서의 제 2의 전송선(142)이 재차 로우 레벨로 떨어진 시점에서, 축적 전자의 확산층(205)에의 완전 전송이 완료된다.
각 화소는 축적 종료부터 판독까지의 H9의 기간, 중간 유지 모드를 유지하지만, 중간 유지 기간(H9)은 행마다 다르다.
즉, 일제히 셔터가 폐쇄로 되고 나서, 당해 행에 판독 순서가 돌아오기까지의 기간, 상기 중간 유지가 실시된다.
또한, 상기 글로벌 셔터 기능은, 전술한 대용량 축적 동작과 조합시켜서 실행하는 것도 가능하다.
예를 들면, 도 20(A) 내지 (D)에 도시한 글로벌 셔터 시퀀스의 축적이 시작되면, 전 유효 화소의 전송선(140)을 일괄로 하이 레벨로 바꾼다. 그리고, 축적 기간(T8)의 동안 그 상태를 유지한 후에 일괄하여 중간 전위로 떨어뜨려서 축적을 종료하고, 중간 유지 상태로 이행하면 좋다.
이 경우, 축적 기간중, 각 화소에서는 도 7(B)의 스텝 ST12의 포텐셜 상태가 유지되고, 전자는 포토 다이오드(111)가 아닌 제 2의 NMOS 트랜지스터(1122)의 채널 내에 축적되어, 대용량의 축적이 가능해진다.
마찬가지로, 시분할 전송에 의한 대용량 축적 동작과의 조합도 가능하고, 제 1의 실시 형태의 기본 구성, 제 3의 실시 형태의 기본 구성 함께, 대용량 축적 동작과 글로벌 셔터 기능은 조합시켜서 사용할 수 있다.
[와이드 다이내믹 레인지 기능]
다음에, 와이드 다이내믹 레인지 기능에 관해 설명한다.
본 기능은 1화소 내에 축적 시간이 짧은 신호라고 긴 신호를 동시에 보존하고, 고휘도의 피사체 감지에는 축적 시간이 짧은 신호를, 저휘도의 피사체 감지에는 축적 시간이 긴 신호를 사용하여, 양자를 동시에 적절한 노광 시간에 촬상하는 기능이다.
본 발명의 제 1의 실시 형태 또는 제 3의 실시 형태의 구성과 중간 유지 모드를 응용하면, 동일 화소 내에서, 장시간 축적한 신호를 중간 유지 모드로 트랜지스터의 채널 영역에 보존하면서, 포토 다이오드에 별도 신호를 축적할 수 있다.
판독시에는 우선 중간 유지 모드로 보존된 장시간 축적측의 신호를 앰프 입력에 전송하고, 다음에 포토 다이오드에 보존된 단시간 축적측의 신호를 전송한다.
<11. 제 11의 실시 형태>
제 1의 실시 형태의 구성을 이용한 와이드 다이내믹 레인지 동작의 예를, 도 22(A) 내지 (D) 및 도 23(A) 내지 (C)의 포텐셜 추이도를 이용하여 설명한다.
도 22(A) 내지 (D)는, 제 1의 실시 형태의 구성을 이용한 본 제 11의 실시 형태에서의 와이드 다이내믹 레인지 동작의 예를 설명하기 위한 제 1의 포텐셜 추이도이다.
도 23(A) 내지 (C)는, 제 1의 실시 형태의 구성을 이용한 본 제 11의 실시 형태에서의 와이드 다이내믹 레인지 동작의 예를 설명하기 위한 제 2의 포텐셜 추이도이다.
본 제 11의 실시 형태에서, 화소 회로는 도 4에, 전송 회로의 상세나 단면 구성은 도 5, 도 6에 기재한 것과 같다.
[스텝 ST31]
도 22(A)의 스텝 ST31에서는, 도 7(A)의 스텝 ST11과 마찬가지로, 포토 다이오드(111)의 확산 노드(204)에는 제 1의 전자 축적이 행하여지고 있다.
제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 채널 영역은, 양자의 공유 게이트 전극(201)에 공통으로 주어지는 전위, 예를 들면 -1.5V 내지 3V에 따라, 포텐셜이 각각 R11, R12의 범위에서 변조된다.
한편, 분리 트랜지스터인 제 3의 NMOS 트랜지스터(1123)의 게이트 전극(202)은 그라운드에 접속되어 있고, 채널의 포텐셜은 0.6V 정도가 되도록 조정되어 있다.
[스텝 ST32]
도 22(B)의 스텝 ST32에서는, 제 1의 NMOS 트랜지스터(1121)) 및 제 2의 NMOS 트랜지스터(1122)가 온 하면 전자의 이동이 행하여진다.
포토 다이오드(111)의 확산 노드(204)에 축적되어 있던 전자는, 제 1의 NMOS 트랜지스터(1121)를 통하여 남김없이 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 이동한다.
즉, 깊은 공핍 상태가 된 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 전자가 이동하여, 아날로그 상태로 축적된다.
[스텝 ST33]
도 22(C)의 스텝 ST33에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)를 오프 하기 위해 게이트 전극(201)이 구동되고, 그에 수반하여 채널 영역의 포텐셜이 부전위 방향으로 변조된다.
이에 의해, 포토 다이오드(111)는 제 2의 NMOS 트랜지스터(1122)의 채널로부터 절단되어, 제 1의 축적이 완료된다.
제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 게이트 전극이 적당한 중간 전압에 달한 이 단계에서는, 축적 전자가 포토 다이오드(111)와 앰프 회로(118)의 입력 노드인 FD(117)의 쌍방으로부터 분리된 상태가 된다.
[스텝 ST34]
도 22(D)의 스텝 ST34에서는, 스텝 ST33의 중간 유지 상태를 유지하고 있으면, 포토 다이오드(111)에는 계속해서 광이 입사하여 광전 변환이 실행되기 때문에, 그 확산 노드(204)에 새로운 전자가 축적된다.
[스텝 ST35]
도 23(A)의 스텝 ST35에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 완전히 오프 하면 전자의 이동이 다음과 같이 행하여진다.
즉, 제 2의 NMOS 트랜지스터(1122)의 채널에 보존되어 있는 제 1의 축적 전자가 전부 앰프 회로(118)의 입력 노드인 FD(117)으로 이동한다.
이에 의해, 앰프 트랜지스터(114)로 이루어지는 앰프 회로(118)는 수직 신호선(170)을 구동하여, 제 1의 축적 신호의 판독이 실시된다.
[스텝 ST36]
도 23(B)의 스텝 ST36에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 재차 온 하면 전자에 이동이 다음과 같이 행하여진다.
포토 다이오드(111)의 확산 노드(204)에 축적되어 있던 제 2의 축적 전자가, 제 1의 NMOS 트랜지스터(1121)를 통하여 남김없이 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 이동한다. 이때, 앰프 회로(118)의 입력 노드인 FD(117)는 3V로 리셋하여 둔다.
[스텝 ST37]
도 23(C)의 스텝 ST37에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 재차 완전히 오프 하면 전자의 이동이 다음과 같이 행하여진다.
제 2의 NMOS 트랜지스터(1122)의 채널에 보존되어 있는 제 2의 축적 전자가 전부 앰프 회로의 입력 노드인 FD(117)로 이동한다.
이에 의해, 앰프 트랜지스터(114)로 이루어지는 앰프 회로(118)는 수직 신호선(170)을 구동하여, 제 2의 축적 신호의 판독이 실시된다.
상기 동작 시퀀스의 실효 타이밍을 조정함으로써, 제 1의 전자 축적을 장시간에, 제 2의 전자 축적을 단시간에 실행한다.
제 1의 전자 축적이 포화하지 않는 경우, 화소의 축적 데이터로는 그 값을 사용한다. 한편, 제 1의 전자 축적이 포화하여 있는 경우, 화소의 축적 데이터로는 제 2의 전자 축적의 값을 사용한다. 제 2의 축적 시간이 제 1의 축적 시간의 1/K라면, 제 2의 축적 데이터는 화상 합성시에 K배되어 취급된다.
장시간 축적과 단시간 축적은, 도중에 판독을 끼우지 않고 연속하고 실시된다. 그리고, 판독은 각 행에 대해 2회씩, 순차적으로 연속하여 실시된다.
따라서 본 발명의 실시 형태에 관한 이미져의 사용자는 다른 축적 시간에 대응하여 2장의 프레임 버퍼를 준비할 필요는 없고, 2장의 라인 버퍼만을 준비하면 프레임 합성이 가능해진다.
또한, 판독에 배(倍)의 시간이 걸리는 분만큼, 프레임 레이트는 1/2이 되지만, 배가 된 1프레임 소요 시간의 전부를 축적에 사용할 수 있다.
도 24(A) 내지 (D)는, 상기 와이드 다이내믹 레인지 대응 동작의 타이밍 차트를 도시하는 도면이다.
도 24(A)는 리셋선(150)의 신호 전위를, 도 24(B)는 전송선(140)의 신호 전위를, 도 24(C)는 행선택선(160)의 신호 전위를, 도 24(D)는 수직 신호선(170)의 신호 전위를, 각각 나타내고 있다.
우선, 리셋시에는, 리셋선(150)이 하이 레벨로 설정되어 앰프 회로(118)의 입력 노드인 FD(117)가 리셋 레벨(전원 전압 내지 3V)에 접속된다.
한편, 전송선(140)이 로우 레벨에서 하이 레벨로 올라가고, 또한 하이 레벨에서 로우 레벨로 떨어진 시점에서 포토 다이오드(111)에 축적되어 있던 전자가 FD(117)에 전송되고, 리셋 레벨로 인발된다.
제 1의 전자 축적에서의 축적 기간(T10L)은 이 시점에서 시작된다. 리셋선(150)의 펄스는, 전송선(140)이 로우 레벨로 내려오는 것을 기다리고 나서 로우 레벨로 떨어지고 있다.
소정의 축적 시간이 경과하면, 전송선(10c)은 로우로부터 하이로 올라가고, 도 22(B)의 스텝 ST32에 도시한 바와 같이, 축적 전자는 제 1의 NMOS 트랜지스터(1122)의 채널부에 형성된 중간 노드에 전송된다.
또한, 전송선(140)이 하이 레벨에서 중간 전위로 떨어지면, 도 22(C)의 스텝 ST33과 같이, 포토 다이오드(11)와 중간 노드가 절단되고, 제 1의 전자 축적인 장시간측의 축적 기간(T10L)이 종료된다.
또한 그과 함께 제 2의 축적 기간(T10S)이 스타트한다.
판독은, 행선택선(160)에 선택 신호가 인가되어 행선택이 실시된 후, 이하와 같이 실시된다.
우선, 리셋선(150)의 펄스 인가로 앰프 회로(118)의 입력 노드인 FD(117)가 리셋되고, 리셋 레벨이 감지된다.
다음에, 전송선(140)이 중간 노드로부터 로우 레벨로 떨어지면, 도 23(A)의 스텝 ST35와 같이, 제 1의 축적 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 전송되고, 그 감지가 행하여진다.
재차 리셋선(150)의 펄스 인가로 앰프 회로(118)의 입력 노드인 FD(117)가 리셋되고, 리셋 레벨이 감지된다.
다음에, 전송선(140)에 펄스가 인가되면, 도 23(B), (C)의 스텝 ST36, ST37의 단계를 경유하여, 제 2의 축적 신호가 앰프 회로(118)의 입력 노드인 FD(117)에 전송되고, 그 감지가 행하여진다.
제 2의 축적 신호의 판독으로 그 축적 기간(T10S)도 종료한다.
<12. 제 12의 실시 형태>
또한, 상기 와이드 다이내믹 레인지 기능은, 제 3의 실시 형태의 구성에 대해서도, 마찬가지 개념을 갖고서 실시할 수 있다.
도 25(A) 내지 (E)는, 제 3의 실시 형태의 구성을 이용한 제 12의 실시 형태에서의 와이드 다이내믹 레인지 동작의 타이밍 차트를 도시하는 도면이다.
제 12의 실시 형태에서 화소 회로의 구성은 도 12와 마찬가지이다.
리셋시에는, 리셋선(150)이 하이 레벨이 된 점에서 앰프 회로(118)의 입력 노드인 FD(117)가 리셋 레벨(전원 전압 내지 3V)에 접속된다.
한편, 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라감으로써, 포토 다이오드(111)에 축적되어 있던 여분의 전자가 제 1의 NMOS 트랜지스터(1121))를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널부에 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 떨어지고, 그와 거의 동시에 분리선으로서의 제 2의 전송선(142)이 하이 레벨이 되어 분리 트랜지스터인 제 3의 NMOS 트랜지스터(1123)가 도통한다. 그리고, 최후로 제 2의 전송선(142)이 로우 레벨로 떨어지면, 축적 전자는 FD(117)에 완전 전송되어 리셋 레벨로 인발된다.
제 1의 전자 축적으로서의 축적 기간(T11L)은 이 시점에서 시작된다. 리셋선(150)의 펄스는, 제 2의 전송선(142)이 로우 레벨로 내려오는 것을 기다리고 나서 로우 레벨로 떨어지고 있다.
소정의 축적 시간이 경과하면, 포토 다이오드(111)에 축적되어 있던 전자는, 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 올라감으로써 중간 축적 노드에 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 되돌아오면, 포텐셜 상태는 도 13(B)의 스텝 ST23의 중간 유지 모드로 이행하고, 중간 축적 노드와 포토 다이오드가 분리된다.
이에 의해, 제 1의 전자 축적인 장시간측의 축적 기간(T11L)이 종료된다. 또한 그와 동시에 제 2의 축적 기간(T11S)이 스타트한다.
판독은, 행선택선(160)에 선택 신호가 인가되어 행선택이 실시된 후, 이하와 같이 실시된다.
우선, 리셋선(150)에 펄스가 인가되어, 앰프 회로(118)의 입력 노드인 FD(117)가 리셋 레벨에 접속되어 리셋 레벨이 감지된다.
다음에, 분리선으로서의 제 2의 전송선(142)이 하이 레벨로 구동되어, 분리 트랜지스터로서의 제 3의 NMOS 트랜지스터(1123)가 도통 상태가 된다. 이에 의해, 제 2의 NMOS 트랜지스터(1122)의 채널부에 축적되어 있던 제 1의 축적 전자가 앰프 회로(118)의 입력 노드인 FD(117)에 전송된다. 분리선으로서의 제 2의 전송선(142)이 재차 로우 레벨로 떨어진 시점에서, 제 1의 축적 전자의 FD(117)에의 완전 전송이 완료되고, 제 1의 축적 신호의 감지가 행하여진다.
재차 리셋선(150)의 펄스 인가로 앰프 회로(118)의 입력 노드인 FD(117)가 리셋되고, 리셋 레벨이 감지된다.
다음에, 제 1의 전송선(141)이 로우 레벨에서 하이 레벨로 구동됨으로써, 포토 다이오드(111)에 축적되어 있던 제 2의 축적 전자가 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널부에 전송된다.
또한, 제 1의 전송선(141)이 하이 레벨에서 로우 레벨로 떨어지고, 그와 거의 동시에 분리선인 제 2의 전송선(142)이 하이 레벨이 되고, 최후로 제 2의 전송선(142)이 로우 레벨로 떨어지면, 제 2의 축적 전자는 FD(117)에 완전 전송된다.
이에 의해, 제 2의 축적 기간(T11S)도 종료하고, 계속해서 제 2의 축적 신호의 감지가 행하여진다.
제 1의 전자 축적이 포화하지 않은 경우, 화소의 축적 데이터로는 그 값을 사용한다. 한편, 제 1의 전자 축적이 포화하여 있는 경우, 화소의 축적 데이터로는 제 2의 전자 축적의 값을 사용한다. 제 2의 축적 시간이 제 1의 축적 시간의 1/K라면, 제 2의 축적 데이터는 화상 합성시에 K배되어 취급된다.
<13. 제 13의 실시 형태>
다음에, 화소 내 전송 회로의 구조를 바꾼, 제 12의 실시 형태에 관해 설명한다.
도 26은, 본 발명의 제 13의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면이다.
본 제 13의 실시 형태에 관한 화소 회로(110E)는, 제 1의 실시 형태에 관한 화소 회로(110A)에서의 전송 트랜지스터(112)의 분리 트랜지스터로서의 제 3의 NMOS 트랜지스터(1123)를 생략한 구성을 갖는다.
즉, 본 제 13의 실시 형태에 관한 화소 회로(110E)는, 전송 트랜지스터(112E)가 일체화되어 직렬 접속된 고임계치(HVth)의 제 1의 NMOS 트랜지스터(1121)와 저임계치(LVth)의 제 2의 NMOS 트랜지스터(1122)에 의해 형성되어 있다.
도 27은, 제 13의 실시 형태에 관한 화소 회로(110E)의 전송 트랜지스터를 포함하는 전송 회로의 등가 회로를 도시하는 도면이다.
포토 다이오드(111)에서 광전 변환에 의해 생성된 전자는, 전송 트랜지스터(112E)를 형성하는 일체화되어 직렬 접속된 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 통하여 앰프 회로(118)의 입력 노드인 FDF(117)에 완전 전송된다.
일체화된 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)는, 서로의 채널이 n형 확산층 등을 통하는 일 없이 직접 접속되어 있다.
또한, 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 게이트 전극(201)은 동시 일괄로 구동 신호가 인가된다.
그리고, 제 1의 NMOS 트랜지스터(1121)는 고임계치 전압(HVth), 제 2의 NMOS 트랜지스터(1122)는 저임계치 전압(LVth)으로 되어 있다.
입력 노드인 FD(117)는 기생 용량(203)을 갖고 있고, 축적 전하량을 Q, 기생 용량치를 Cf라고 하면, 그 전위 변화량(△Vf)은 {△Vf=Q/Cf}가 된다.
판독시는 이 변위가 앰프 회로(118)를 통하여, 일정한 게인으로 수직 신호선(170)을 구동한다.
제 1의 실시 형태로부터 분리 트랜지스터로서의 제 3의 NMOS 트랜지스터를 생략함으로써, 화소의 점유 면적은 그 만큼 소형화된다.
그 한편으로, 부유 상태인 앰프 회로(118)의 입력 노드인 FD(117)는 인접하는 제 2의 NMOS 트랜지스터(1122)의 상태 변동에 영향을 주기 쉬워진다.
예를 들면, 게이트 전극(201)을 통하여 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)를 온 한 때에, FD(117)의 포텐셜도 그 커플링을 받아 변동한다. 그 결과, 제 2의 NMOS 트랜지스터(1122)의 채널부에 축적되어야 할 전자의 일부가 앰프 회로(118)의 입력 노드인 FD(117)에 누설되는 등의 영향이 나온다.
앰프 회로(118)의 입력 노드인 FD(117)는, 통상 불순물이 다량으로 도입된 확산층이나, 배선의 콘택트부 등을 포함하고 있고, MOS 트랜지스터의 채널부에 비교하여 결정성(結晶性)이 나쁘다.
따라서 개개로 누출된 전자는 축적 기간중에 재결합 등으로 잃어버리기 쉽고, 특히 제 3의 실시 형태에서의 축적 기능이나, 제 9나 제 10의 실시 형태에서의 글로벌 셔터 기능에는 유의한 악영향을 미치게 된다.
그러나, 본 제 13의 실시 형태에서도, 제 2의 NMOS 트랜지스터(1122)의 채널부에서의 전하의 축적 능력이 충분히 크면, 제 1의 실시 형태와 유사한 원리로 완전 전송의 마진 제약을 경감 또는 철폐하는 것이 가능하다.
도 28은, 도 27의 전송 회로의 단면 구조예를 도시하는 도면이다.
포토 다이오드(111)에는 산화막과 접하는 실리콘 표면 부근을 p형화한, 이른바 HAD 구조가 채용되어 있다.
여기서 광전 변환된 전자는, 당초 n형의 확산 노드(204)에 축적된다.
그리고, 게이트 전극(201)에 제 1의 NMOS 트랜지스터(1121)가 온 하는 신호가 인가되면, 제 1의 NMOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 전송되고, 많은 전자는 그곳에 축적된다.
예를 들면, 채널부의 불순물 프로파일을 조정함으로써, 제 1의 NMOS 트랜지스터(1121)의 임계치는 높고, 제 2의 NMOS 트랜지스터(1122)의 임계치는 낮게 설정된다. 이에 의해, 제 2의 NMOS 트랜지스터(1122)의 채널부는 전자의 축적 우물을, 제 1의 NMOS 트랜지스터(1121)의 채널부는 역류 방지의 포텐셜 벽을 형성한다.
또한, 확산층(205)은 단면도에는 기재되지 않은 앰프 회로(118)의 입력에 접속되어 있다.
또한, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)는, 여기서는 2개의 개별의 트랜지스터로 간주하고 있다. 단, 도면과 같이 게이트 전극도 일체 형성되어 있는 경우에는, 채널부의 불순물 프로파일에 구배를 갖는 단일한 NMOS 트랜지스터로 간주할 수도 있다.
그러나 어느 것으로 하여도 기능적으로는 직렬 접속된 2개의 개별의 트랜지스터와 마찬가지이고, 본 발명의 적용 범위 내이다.
도 29(A) 내지 (D)는, 본 제 13의 실시 형태에 관한 화소 회로의 전송 회로를 이용한, 판독 전송 동작에 수반하는 포텐셜 추이를 도시하는 도면이다.
[스텝 ST41]
도 29(A)의 스텝 ST41에서는, 포토 다이오드(111)의 확산 노드(204)는, 일정수의 도너에 의한 정전하로, 그 완전 공핍시에 포텐셜의 바닥이 2.5V 정도가 되도록 설계되어 있다. 여기에 광전 변환된 전자가 포화 상태(약 0V)까지 채워져 있다.
한편, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)의 채널 영역은, 양자의 게이트 전극에 공통으로 주어지는 전위, 예를 들면 1.5V 내지 3V에 따라, 포텐셜이 각각 R17, R18의 범위에서 변조된다.
또한, 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))에는 리셋이 걸려서, 3V의 부유 상태가 되어 있다.
[스텝 ST42]
도 29(B)의 스텝 ST42에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)가 온 하면 다음과 같은 전위의 이동이 행하여진다.
포토 다이오드(111)의 확산 노드(204)에 축적되어 있던 전자는, 제 1의 NMOS 트랜지스터(1121)를 통하여 남김없이 제 2의 NMOS 트랜지스터(1122)의 채널 영역으로 이동한다.
이때, 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))도 커플링을 받아 전위가 상승하고, 일부의 전자는 제 2의 NMOS 트랜지스터(1122)의 채널부를 통하여 또 다시 확산층(205)(FD(117))에 유입한다.
즉, 판독 신호인 전자는, 깊은 공핍 상태가 된 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 그 대부분은 축적되고, 또한 일부는 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))에 축적된다.
[스텝 ST43]
도 29(C)의 스텝 ST43에서는, 제 1의 NMOS 트랜지스터(1121) 및 제 2의 NMOS 트랜지스터(1122)를 오프 하기 위해 게이트 전극(201)이 구동되면, 그에 따라 채널 영역의 포텐셜이 부방향으로 변조된다.
여기서 제 1의 NMOS 트랜지스터(1121)의 채널은 포텐셜 장벽을 형성하고, 축적 전자의 포토 다이오드(111)의 확산 노드(204)로의 역류를 방지하고 있다. 이 장벽의 높이는 양 트랜지스터의 임계치의 차에 대응하고 있고, 예를 들면 1.5V이다.
이렇게, 제 2의 NMOS 트랜지스터(1122)의 채널 영역의 포텐셜이 상승(전위는 저하)함에 따라, 그곳에 축적되어 있던 전자가 앰프 회로(118)의 입력 노드인 확산층(205)(FD(117))으로 이동한다.
[스텝 ST44]
도 29(D)의 스텝 ST44에서는, 제 1 및 제 2의 NMOS 트랜지스터(1121, 1122)의 오프 상태에서는, 스텝 ST41에서 포토 다이오드에 축적되어 있던 전자는 전부 앰프 회로(118)의 입력 노드인 확산층(205)으로 이동한 상태가 된다. 이에 의해 앰프는 수직 신호선을 구동하여, 축적 신호의 판독이 실시된다.
이와 같은 단계적인 전송을 이용하면, 완전 공핍 상태가 된 포토 다이오드(111)의 확산 노드(204)와 앰프 회로(118)의 입력 노드인 확산층(205) 사이에 포텐셜 차를 확보할 필요는 없다.
즉, 본 제 13의 실시 형태에서는, 전자를 채운 확산층(205)(FD(117))의 포텐셜이 확산 노드(204)보다 얕은 상태가 되어도 완전한 전송을 실현하고 있다.
또한, 전송할 때의 상기 포텐셜 제약을 완전히 철폐하는 데는, 스텝 ST42에서, 제 2의 NMOS 트랜지스터(1122)의 채널부의 축적 용량이 충분히 클 것. 그리고, 그에 의해 앰프 회로(118)의 입력 노드인 확산층(205)의 기생 용량의 대소에 관계없이, 모든 전자가 제 2의 NMOS 트랜지스터(1122)보다 우측으로 이동하고 있을 것이 필요하다.
포토 다이오드(111)의 포화 축적 전하량을 Qs, 제 2의 NMOS 트랜지스터(1122)의 채널 용량(반전층의 용량)을 Cinv, 제 1의 NMOS 트랜지스터(1121)와 제 2의 NMOS 트랜지스터(1122)의 임계치차를 △Vth로 하면, 다음 조건이 된다.
[수식 3]
|Cinv*△Vth| > |Qs|
실제로는, 스텝 ST42에서, 포토 다이오드(111)의 광전 변환으로 생성된 전자의 절반 이상이 제 2의 NMOS 트랜지스터(1122)의 채널부에 축적된 상태가 되면, 전송 마진은 충분히 유의한 확대 효과를 얻는다.
<14. 제 14의 실시 형태>
도 30은, 본 발명의 제 14의 실시 형태에 관한 CMOS 이미지 센서의 화소 회로를 도시하는 도면이다.
본 제 14의 실시 형태에 관한 화소 회로(110F)가 제 13의 실시 형태에 관한 화소 회로(110E)와 다른 점은 다음의 것에 있다.
본 제 2의 실시 형태에 관한 화소 회로(110F)는, 각각 고유한 포토 다이오드(111)와 전송 회로(112)를 갖는 복수, 예를 들면 2개의 화소(PXL110a, PXL110b)가, 앰프 회로를 형성하는 FD(117) 및 앰프 트랜지스터(114)를 공유하고 있는 것에 있다.
이 화소 회로(110F)에서는, 리셋 트랜지스터(113) 및 행선택 트랜지스터(115)도 복수의 화소(PXL110a, PXL110b)에서 공유한다.
각 화소(PXL110a, PXL110b)의 전송 트랜지스터(112a, 112b)는, 제 1 및 제 2의 NMOS 트랜지스터의 공유 게이트 전극이 각각 다른 전송선(140a, 140b)에 접속되어 있다.
화소 회로(110B)에서는, 각각 독립한 전송선(140a 및 140b)에 따라, 각 포토 다이오드(111a, 111b)에 축적된 전자가 개별의 타이밍에서 FDF(117)(앰프 회로의 입력 노드)에 전송된다.
앰프 회로의 공유는 화소의 실효 사이즈를 축소할 수 있지만, 공유 화소수가 많을수록 FD(117)의 기생 용량도 커진다.
따라서 공유 화소수는 2화소 이상, 16화소 이하인 것이 바람직하다.
그런데 여기까지, 반도체 이미져의 광전 변환 소자에 포토 다이오드를 이용한 실시 형태에 관해 설명을 행하여 왔다.
한편, 광전 변환 소자로는 MOS 커패시터가 사용되는 경우도 있고, 제 1부터 제 14의 실시 형태 전부에 관해, 포토 다이오드의 대신에 MOS 커패시터를 사용하여도 같은 효과를 얻을 수 있다.
<15. 제 15의 실시 형태>
도 31은, 제 1의 실시 형태에 대응한 단면 구조예인 도 6에 대해, 포토 다이오드를 MOS 커패시터로 교체한 제 15의 실시 형태에 관한 전송 회로의 구성예를 도시하는 도면이다.
도 31에서, 부호 210이 MOS 커패시터를 이용한 광전 변환 소자를 나타내고 있다.
전극(211)에는, 예를 들면 2V의 고정 전압이 인가되어 있고, MOS 커패시터(210)는 깊은 공핍 상태가 되어 있다.
이 공핍층 내에 전자가 입사하면 전자/홀 쌍이 생성되고, 홀은 전계에 유인되어 p-Well측으로 빠지는 한편으로, 전자는 반전층으로서 MOS 커패시터(210)의 산화막 부근에 축적된다.
게이트 전극(201)을 하이 레벨로 하면, 축적 전자는 제 1의 MOS 트랜지스터(1121)를 통하여 제 2의 NMOS 트랜지스터(1122)의 채널 영역에 완전 전송되고, 그곳에 축적된다.
또한, 게이트 전극(201)을 로우 레벨로 떨어뜨리면, 이 축적 전자는 전부 앰프 회로의 입력 노드인 확산층(205)(FD(117))에 전송되고, 수직 신호선(170)이 구동되어 판독이 실시된다.
<16. 제 16의 실시 형태>
도 32는, 제 1의 실시 형태의 전송 회로와 다른 단면 구조를 갖는 제 16의 실시 형태에 관한 전송 회로의 단면 구조예를 도시하는 도면이다.
도 32의 본 제 16의 실시 형태에 관한 전송 회로가 도 6의 제 1의 실시 형태에 관한 전송 회로와의 주된 차이는 일체화한 제 1 내지 제 3의 NMOS 트랜지스터(1121, 1122, 1123)의 게이트 구조이다.
본 제 16의 실시 형태에서는, 제 1의 NMOS 트랜지스터(1121)와 제 2의 NMOS 트랜지스터(1122)는, 다른 게이트 전극(201-1, 201-2)으로서 형성되어 있다.
이들의 게이트 전극(201-1, 201-2)은 다른 도전층, 또는 폴리실리콘층으로 형성되고, 도시하지 않은 화소 내에서 쇼트되어, 일체화된 전극(201)이 형성된다.
이와 같은 구조에서는, 제 2의 NMOS 트랜지스터(1122)의 기판 불순물 프로파일을 자기정합적으로 조정할 수 있다. 또는 다른 게이트 전극층의 일함수를 바꾸어서, 임계치을 조정하는 것도 가능하다.
이상 설명한 제 1 내지 제 16의 실시 형태에 관한 고체 촬상 소자는, 디지털 카메라나 비디오 카메라의 촬상 디바이스로서 적용할 수 있다.
<17. 제 17의 실시 형태>
도 33은, 본 발명의 실시 형태에 관한 고체 촬상 소자가 적용되는 카메라 시스템의 구성의 한 예를 도시하는 도면이다.
본 카메라 시스템(300)은, 도 33에 도시하는 바와 같이, 본 실시 형태에 관한 CMOS 이미지 센서(고체 촬상 소자)(100, 300)가 적용 가능한 촬상 디바이스(310)를 갖는다.
카메라 시스템(300)은, 이 촬상 디바이스(310)의 화소 영역에 입사광을 유도하는(피사체상을 결상하는) 광학계, 예를 들면 입사광(상광)을 촬상면상에 결상시키는 렌즈(320)를 갖는다.
또한, 카메라 시스템(300)은, 촬상 디바이스(310)를 구동하는 구동 회로(DRV)(330)와, 촬상 디바이스(310)의 출력 신호를 처리하는 신호 처리 회로(PRC)(340)를 갖는다.
구동 회로(330)는, 촬상 디바이스(310) 내의 회로를 구동하는 스타트 펄스나 클록 펄스를 포함하는 각종의 타이밍 신호를 생성하는 타이밍 제너레이터(도시 생략)를 가지며, 소정의 타이밍 신호로 촬상 디바이스(310)를 구동한다.
또한, 신호 처리 회로(340)는, 촬상 디바이스(310)의 출력 신호에 대해 소정의 신호 처리를 시행한다.
신호 처리 회로(340)에서 처리된 화상 신호는, 예를 들면 메모리 등의 기록 매체에 기록된다. 기록 매체에 기록된 화상 정보는, 프린터 등에 의해 하드 카피된다. 또한, 신호 처리 회로(340)에서 처리된 화상 신호를 액정 디스플레이 등으로 이루어지는 모니터에 동화로서 투영된다.
상술한 바와 같이, 디지털 스틸 카메라 등의 촬상 장치에서, 촬상 디바이스(310)로서, 선술한 촬상 소자(100)를 탑재함으로써, 저소비 전력으로, 고정밀한 카메라를 실현할 수 있다.
100 : CMOS 이미지 센서
110 : 화소 어레이부
110A 내지 110F : 화소 회로
111 : 포토 다이오드
112 : 전송 트랜지스터
1121 : 제 1의 MOS 트랜지스터
1122 : 제 2의 MOS 트랜지스터
1123 : 제 3의 MOS 트랜지스터
113 : 리셋 트랜지스터
114 : 앰프 트랜지스터
115 : 행선택 트랜지스터
116 : 축적 노드
117 : FD
118 : 앰프 회로
120 : 행선택 회로
130 : 칼럼 판독 회로(AFE)
300 : 카메라 시스템
110 : 화소 어레이부
110A 내지 110F : 화소 회로
111 : 포토 다이오드
112 : 전송 트랜지스터
1121 : 제 1의 MOS 트랜지스터
1122 : 제 2의 MOS 트랜지스터
1123 : 제 3의 MOS 트랜지스터
113 : 리셋 트랜지스터
114 : 앰프 트랜지스터
115 : 행선택 트랜지스터
116 : 축적 노드
117 : FD
118 : 앰프 회로
120 : 행선택 회로
130 : 칼럼 판독 회로(AFE)
300 : 카메라 시스템
Claims (17)
- 광전 변환 소자와,
앰프 회로와,
상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며,
상기 전송 트랜지스터는,
상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 가지며,
상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고,
게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
당해 채널 영역에 축적한 상기 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송하고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 화소 회로. - 제 1항에 있어서,
상기 제 3의 전계 효과 트랜지스터의 게이트 전극은, 전위 고정되어 있는 것을 특징으로 하는 화소 회로. - 제 1항에 있어서,
상기 제 3의 전계 효과 트랜지스터는,
게이트 전극에 펄스가 인가되면, 상기 제 2의 전계 효과 트랜지스터의 채널 영역부터 상기 앰프 회로의 입력에 전하를 전송하는 것을 특징으로 하는 화소 회로. - 제 2항에 있어서,
상기 전송 트랜지스터는,
상기 제 1 및 제 2의 전계 효과 트랜지스터의 게이트 전극이 중간 전압으로 유지되어, 당해 제 2의 전계 효과 트랜지스터의 채널 영역에 축적된 전하를, 소정의 기간 보존하는 기능을 갖는 것을 특징으로 하는 화소 회로. - 제 3항에 있어서,
상기 전송 트랜지스터는,
상기 제 1 및 제 2의 전계 효과 트랜지스터의 게이트 전극, 및 상기 제 3의 전계 효과 트랜지스터의 게이트 전극을 함께 소정 레벨로 유지함으로써, 당해 그 제 2의 전계 효과 트랜지스터의 채널 영역에 축적된 전하를, 소정의 기간 보존하는 기능을 갖는 것을 특징으로 하는 화소 회로. - 제 1항에 있어서,
상기 전송 트랜지스터는,
상기 제 1의 전계 효과 트랜지스터를 온 상태로 유지하고, 상기 광전 변환 소자에서 생성된 전하를 곧바로 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 전송하여 축적하는 축적 기능과,
당해 축적 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 상기 앰프 회로에 전송하는 판독 기능을 갖는 것을 특징으로 하는 화소 회로. - 제 1항에 있어서,
상기 전송 트랜지스터는,
상기 광전 변환 소자에서 생성된 제 1의 축적 신호를, 제 1의 전계 효과 트랜지스터를 통하여 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 전송하여 축적하고,
상기 제 2의 전계 효과 트랜지스터의 채널 영역에 당해 전하를 축적한 채로, 상기 광전 변환 소자에서 제 2의 축적이 시작되어 제 2의 축적 신호가 생성되는 동안, 상기 제 1의 전계 효과 트랜지스터가 오프 되어,
상기 제 1의 축적 신호를 상기 제 3의 전계 효과 트랜지스터를 통하여 상기 앰프 회로의 입력에 전송하는, 제 1의 판독을 행하고,
상기 제 2의 축적 신호를 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 통하여 상기 앰프 회로에 전송하는, 제 2의 판독을 행하는 것을 특징으로 하는 화소 회로. - 제 1항에 있어서,
상기 광전 변환 소자와, 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 포함하는 전송 트랜지스터가 복수의 각 화소에 배치되어 있고,
상기 앰프 회로는 복수의 화소 사이에서 공유되어 있는 것을 특징으로 하는 화소 회로. - 광전 변환 소자와,
앰프 회로와,
상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며,
상기 전송 트랜지스터는,
상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1 및 제 2의 전계 효과 트랜지스터를 가지며,
상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고,
게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하의 소정량을 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
당해 채널 영역에 축적한 상기 전하를 앰프 회로의 입력에 전송하고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 화소 회로. - 제 9항에 있어서,
상기 광전 변환 소자와, 제 1 및 제 2의 전계 효과 트랜지스터를 포함하는 전송 트랜지스터가 복수의 각 화소에 배치되어 있고,
상기 앰프 회로는 복수의 화소 사이에서 공유되어 있는 것을 특징으로 하는 화소 회로. - 복수의 화소 회로가 배열된 화소부와,
상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며,
상기 각 화소 회로는,
광전 변환 소자와,
앰프 회로와,
상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며,
상기 전송 트랜지스터는,
상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 가지며,
상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고,
상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
당해 채널 영역에 축적한 상기 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송하고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 고체 촬상 소자. - 제 11항에 있어서,
상기 전송 트랜지스터는,
상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
상기 제 2의 전계 효과 트랜지스터의 채널 영역에 당해 전하를 축적한 채로, 상기 제 1의 전계 효과 트랜지스터가, 전 유효 화소에 대해 일제히 오프 되고,
그리고 나서 상기 전하가 제 3의 전계 효과 트랜지스터를 통하여 상기 앰프 회로의 입력에 행마다 순차적으로 전송되고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 고체 촬상 소자. - 제 11항에 있어서,
상기 전송 트랜지스터는,
상기 광전 변환 소자에서 생성된 제 1의 축적 신호를, 제 1의 전계 효과 트랜지스터를 통하여 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 전송하여 축적하고,
상기 제 2의 전계 효과 트랜지스터의 채널 영역에 당해 전하를 축적한 채로, 상기 광전 변환 소자에서 제 2의 축적이 시작되어 제 2의 축적 신호가 생성되는 동안, 상기 제 1의 전계 효과 트랜지스터가 오프 되어,
상기 제 1의 축적 신호를 상기 제 3의 전계 효과 트랜지스터를 통하여 상기 앰프 회로의 입력에 전송하는, 제 1의 판독을 행하고.
상기 제 2의 축적 신호를 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 통하여 상기 앰프 회로에 전송하는, 제 2의 판독을 행하는 것을 특징으로 하는 고체 촬상 소자. - 복수의 화소 회로가 배열된 화소부와,
상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며,
상기 각 화소 회로는,
광전 변환 소자와,
앰프 회로와,
상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며,
상기 전송 트랜지스터는,
상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1 및 제 2의 전계 효과 트랜지스터를 가지며,
상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고,
상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하의 소정량을 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
당해 채널 영역에 축적한 상기 전하를 앰프 회로의 입력에 전송하고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 고체 촬상 소자. - 제 11항에 있어서,
상기 광전 변환 소자와, 제 1 및 제 2의 전계 효과 트랜지스터를 포함하는 전송 트랜지스터가 복수의 각 화소에 배치되어 있고,
상기 앰프 회로는 복수의 화소 사이에서 공유되어 있는 것을 특징으로 하는 고체 촬상 소자. - 고체 촬상 소자와,
상기 촬상 소자에 피사체상을 결상하는 광학계와,
상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며,
상기 고체 촬상 소자는,
복수의 화소 회로가 배열된 화소부와,
상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며,
상기 각 화소 회로는,
광전 변환 소자와,
앰프 회로와,
상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며,
상기 전송 트랜지스터는,
상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1, 제 2, 및 제 3의 전계 효과 트랜지스터를 가지며,
상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고,
상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하를 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
당해 채널 영역에 축적한 상기 전하를 상기 제 3의 전계 효과 트랜지스터를 통하여 앰프 회로의 입력에 전송하고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 카메라 시스템. - 고체 촬상 소자와,
상기 촬상 소자에 피사체상을 결상하는 광학계와,
상기 촬상 소자의 출력 화상 신호를 처리하는 신호 처리 회로를 가지며,
상기 고체 촬상 소자는,
복수의 화소 회로가 배열된 화소부와,
상기 화소부의 화소 회로를 구동하여 화소 신호의 판독을 행하는 화소 구동부를 가지며,
상기 각 화소 회로는,
광전 변환 소자와,
앰프 회로와,
상기 광전 변환 소자에서 생성된 전하를 상기 앰프 회로의 입력 노드에 전송 가능한 전송 트랜지스터를 가지며,
상기 전송 트랜지스터는,
상기 광전 변환 소자로부터 상기 앰프 회로측을 향하여, 일체화하여 직렬 접속된 제 1 및 제 2의 전계 효과 트랜지스터를 가지며,
상기 제 1 및 제 2의 전계 효과 트랜지스터는, 게이트 전극이 동시 일괄적으로 구동되고, 상기 제 1의 전계 효과 트랜지스터의 임계치 전압이 상기 제 2의 전계 효과 트랜지스터의 임계치 전압보다 높게 설정되고,
상기 화소 구동부에 의한 게이트 전극의 단계적인 구동에 수반하여,
광전 변환 소자에서 생성되고, 상기 제 1의 전계 효과 트랜지스터를 통하여 전송된 전하의 소정량을 상기 제 2의 전계 효과 트랜지스터의 채널 영역에 축적하고,
당해 채널 영역에 축적한 상기 전하를 앰프 회로의 입력에 전송하고,
상기 앰프 회로가, 신호선을 구동하여, 축적 전하의 판독이 행하여지는 것을 특징으로 하는 카메라 시스템.
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