JP6448289B2 - 撮像装置及び撮像システム - Google Patents

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Description

本発明は、撮像装置及び撮像システムに関する。
特許文献１及び特許文献２において、グローバル電子シャッタ機能と、撮像面での位相差方式による焦点検出機能を両立する撮像装置が提案されている。これらの撮像装置は、画像信号用及び焦点検出用の信号電荷を出力する複数の光電変換部と、当該光電変換部から転送された信号電荷を保持する複数の電荷保持部とを有する。
特開２００７−２４３７４４号公報 特開２０１３−１７２２１０号公報
特許文献１及び特許文献２に記載された撮像装置において、複数の電荷保持部のうちの１つ以上が飽和すると、当該飽和した電荷保持部に保持されるべき電荷が、隣接する画素の電荷保持部に漏れる場合がある。また、当該飽和した電荷保持部に保持されるべき電荷が、光電変換部から転送されずに光電変換部に残る場合もある。このような原因により、複数の電荷保持部のうちの１つ以上が飽和すると、それ以外の電荷保持部が飽和していない場合であっても、画質が劣化する可能性があった。
本発明は上述した課題に鑑みてなされたものであって、グローバル電子シャッタ機能と、撮像面での位相差方式による焦点検出機能とを有する撮像装置において、画質を向上させることを目的とする。
本発明の一態様に係る撮像装置は、入射された光量に応じた電荷を生成する複数の光電変換部と、前記複数の光電変換部に対応して設けられ、前記複数の光電変換部で生成された電荷を保持する複数の電荷保持部と、前記複数の光電変換部に共有されて設けられ、入射光を前記光電変換部に導く集光部とをそれぞれが含む複数の画素が行列状に配置された画素領域を有し、複数の前記第１半導体領域のうち、同一の画素に含まれ、隣り合って配された複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第２半導体領域が形成され、複数の前記第１半導体領域のうち、異なる画素に含まれ、隣り合って配された複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第３半導体領域が形成され、前記第１半導体領域と同じ深さにおいて、前記第２半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低いことを特徴とする。
また、本発明の他の一態様に係る撮像装置は、入射された光量に応じた電荷を生成する複数の光電変換部と、前記複数の光電変換部に対応して設けられ、前記複数の光電変換部で生成された電荷を保持する第１半導体領域を有する複数の電荷保持部と、前記複数の光電変換部に共有されて設けられ、入射光を前記光電変換部に導く集光部とをそれぞれが含む複数の画素が行列状に配置された画素領域を有し、複数の前記電荷保持部のうち、同一の画素に含まれ、各々が隣り合って配された複数の前記電荷保持部に含まれる、複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第２半導体領域を有し、複数の前記電荷保持部どうしを分離する第１分離部が形成され、複数の前記電荷保持部のうち、異なる画素に含まれ、各々が隣り合って配された複数の前記電荷保持部に含まれる、複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第３半導体領域を有し、前記複数の電荷保持部どうしを分離する第２分離部が形成され、前記第２半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低いことを特徴とする。
また、本発明の更に他の一態様に係る撮像装置は、入射された光量に応じた電荷を生成する複数の光電変換部と、前記複数の光電変換部に対応して設けられ、前記複数の光電変換部で生成された電荷を保持する複数の電荷保持部と、前記複数の光電変換部に共有されて設けられ、入射光を前記光電変換部に導く集光部とをそれぞれが含む複数の画素が行列状に配置された画素領域を有し、同一の画素に含まれる２つの前記電荷保持部の間の第１のポテンシャル障壁の高さＶｂが、前記光電変換部の空乏化電圧と前記電荷保持部の空乏化電圧の差ΔＶｄｅｐよりも小さいことを特徴とする。

本発明によれば、グローバル電子シャッタ機能と、撮像面での位相差方式による焦点検出機能とを有する撮像装置において、画質を向上させることができる。
第１の実施形態に係る撮像装置の構成を示す図である。 第１の実施形態に係る画素の回路図である。 第１の実施形態に係る撮像装置の駆動タイミングチャートである。 第１の実施形態に係る画素の上面図である。 第１の実施形態に係る画素におけるポテンシャル図である。 第１の実施形態の効果を説明するポテンシャル図である。 第１の実施形態に係る画素の断面構造である。 第１の実施形態に係る画素の断面構造である。 第２の実施形態に係る画素におけるポテンシャル図である。 第２の実施形態の効果を説明するグラフ及びポテンシャル図である。 第３の実施形態に係る撮像装置の駆動タイミングチャートである。 第４の実施形態に係る撮像装置の駆動タイミングチャートである。 第５の実施形態に係る画素の回路図である。 第５の実施形態に係る撮像装置の駆動タイミングチャートである。 第５の実施形態に係る画素の上面図である。 第６の実施形態に係る画素の回路図である。 第６の実施形態に係る撮像装置の駆動タイミングチャートである。 第６の実施形態に係る画素の上面図である。 第６の実施形態に係る画素におけるポテンシャル図である。 第７の実施形態に係る撮像システムのブロック図である。
図面を参照しつつ本発明の実施形態を説明する。各実施形態の図面において、同様な機能を有する要素には同一の符号を付し、重複した説明を省略することもある。
（第１の実施形態）
図１は本発明の第１の実施形態に係る撮像装置の構成を示す図である。撮像装置１０は、画素領域１１、垂直走査回路１２、列増幅部１６、列信号保持部１７、水平走査回路１８及び出力回路２０を有する。画素領域１１は、撮像装置１０の受光部であり、行列状に配置された複数の画素１００を含む。垂直走査回路１２は、画素１００に対して制御信号を送信する回路である。垂直走査回路１２は、撮像装置１０の行ごとに設けられた制御信号線１３を介して画素１００に接続される。なお、図１では制御信号線１３は各画素に１本ずつ接続された線として図示されているが、複数の種類の制御信号を送信可能なように複数の配線で構成されていてもよい。
画素１００は入射された光を電気信号に変換して出力する素子である。各画素１００には撮像装置１０の列ごとに設けられた垂直信号線１４が接続される。各垂直信号線１４に接続された電流源１５によって供給される電流により、画素１００からの信号は列増幅部１６に出力される。列増幅部１６は、増幅回路等を有しており、入力された信号に対し増幅等の処理を行い列信号保持部１７に出力する。列信号保持部１７は列増幅部１６から入力された信号を一時的に保持する回路である。水平走査回路１８は列信号保持部１７に対し列選択等のための制御信号を送信する。水平走査回路１８からの制御信号に応じて、列信号保持部１７は各画素列からの信号を出力信号線１９を介して出力回路２０に順次出力する。出力回路２０は入力された信号に対し増幅等の処理を行い、撮像装置１０の後段の信号処理部等に出力する。上述した撮像装置１０の構成は一例であり、回路の追加等を適宜行ってもよい。
図２は第１の実施形態に係る画素１００の回路図である。画素１００は、光電変換部（ＰＤ）２０１、２０２、電荷保持部（ＭＥＭ）２０３、２０４及びフローティングディフュージョン（ＦＤ）２０５を有する。ＰＤ２０１、２０２は、入射された光量に応じた電荷を生成するフォトダイオード等の光電変換素子を有する。ＭＥＭ２０３、２０４はＰＤ２０１、２０２で生成された電荷を一時的に保持する素子である。
画素１００はさらに、ＰＤ２０１、２０２からＭＥＭ２０３、２０４にそれぞれ電荷を転送する第１転送トランジスタ２０６、２０７と、ＭＥＭ２０３、２０４からＦＤ２０５に電荷を転送する第２転送トランジスタ２０８、２０９とを有する。第１転送トランジスタ２０６、２０７は制御信号ＰＴＸ１によりオン又はオフに制御される。第２転送トランジスタ２０８は制御信号ＰＴＸ２１によりオン又はオフに制御され、第２転送トランジスタ２０９は制御信号ＰＴＸ２２によりオン又はオフに制御される。
画素１００はさらに、リセットトランジスタ２１０、増幅トランジスタ２１１及び選択トランジスタ２１２を有する。リセットトランジスタ２１０のドレインにはリセット電圧が供給され、リセットトランジスタ２１０のソースはＦＤ２０５に接続される。リセットトランジスタ２１０がオンになるとＦＤ２０５に転送された電荷がリセットされる。ＦＤ２０５は増幅トランジスタ２１１のゲートノードであり、増幅トランジスタ２１１はＦＤ２０５に転送された電荷量に応じた信号を増幅して出力する。増幅トランジスタ２１１のソースは選択トランジスタ２１２のドレインに接続され、選択トランジスタ２１２のソースは垂直信号線１４に接続される。選択トランジスタ２１２をオンにすることにより、読み出す画素行が選択され、増幅トランジスタ２１１からの信号が垂直信号線１４に出力される。リセットトランジスタ２１０は制御信号ＰＲＥＳによりオン又はオフに制御され、選択トランジスタ２１２は制御信号ＰＳＥＬによりオン又はオフに制御される。
画素１００はさらに、オーバーフロードレイン（ＯＦＤ）及びＯＦＤ制御トランジスタ２１３、２１４を有する。ＯＦＤ制御トランジスタ２１３、２１４は光電変換部２０１、２０２とＯＦＤの間にそれぞれ接続される。ＯＦＤ制御トランジスタ２１３、２１４は制御信号ＰＯＦＤによりオン又はオフに制御されており、ＯＦＤ制御トランジスタ２１３、２１４がオンになるとＰＤ２０１、２０２がそれぞれリセットされる。
画素１００はさらに、入射光をＰＤ２０１、２０２に導くためのマイクロレンズ２１５（集光部）を有する。ＰＤ２０１、２０２は一つのマイクロレンズ２１５を共有している。
図３（ａ）及び図３（ｂ）は第１の実施形態に係る撮像装置の駆動タイミングチャートである。図３（ａ）は、１フレーム期間の動作を示すタイミングチャートであり、図３（ｂ）が１水平期間の動作を示すタイミングチャートである。１水平期間は１行分の画素信号を読み出す期間であり、１フレーム期間は全画素の画素信号を読み出す期間である。
図３（ａ）を参照して、１フレーム期間の動作を説明する。本実施形態の撮像装置１０においては、あるフレームにおけるＰＤへの電荷蓄積と、他のフレームの信号読み出しとが同時に行われる。したがって、同一時刻に複数フレームの処理が同時に行われる期間がある。そのため、以下の説明においては、本説明で着目するフレーム（当該フレーム）だけでなく、その一つ前のフレーム（前フレーム）及び一つ後のフレーム（次フレーム）についても言及することがある。なお、以下のタイミングチャートの説明において、各制御信号がハイレベルのとき、各トランジスタはオン（導通）になり、各制御信号がローレベルのとき、各トランジスタはオフ（非導通）になるものとする。
時刻ｔ３０１において、前フレームの信号がＭＥＭ２０３、２０４に保持されており、時刻ｔ３０１〜時刻ｔ３０３の期間において、前フレームの信号が順次読み出される（図３（ａ）の「ＭＥＭ ＲＥＡＤ」）。
前フレームの信号の読み出しと並行して時刻ｔ３０１〜時刻ｔ３０５の期間において、当該フレームのためのＰＤ２０１、２０２のリセット及びＰＤ２０１、２０２への電荷蓄積が行われる（図３（ａ）の「ＰＤリセット」及び「ＰＤ蓄積」）。時刻ｔ３０１〜時刻ｔ３０２の期間において、制御信号ＰＯＦＤがハイレベルとなる。これにより、ＯＦＤ制御トランジスタ２１３、２１４がオンになり、ＰＤ２０１、２０２がリセットされる。この期間において、制御信号ＰＴＸ１はローレベルであり、第１転送トランジスタ２０６、２０７はオフである。
時刻ｔ３０２において、制御信号ＰＯＦＤがローレベルとなる。ＯＦＤ制御トランジスタ２１３、２１４がオフになり、ＰＤ２０１、２０２において、全画素同時に信号電荷の蓄積が開始される。
時刻ｔ３０４〜時刻ｔ３０５の期間において、制御信号ＰＴＸ１がハイレベルとなり、第１転送トランジスタ２０６、２０７がオンになる。これにより、ＰＤ２０１、２０２に蓄積された信号電荷が全画素同時にＭＥＭ２０３、２０４にそれぞれ転送される。
時刻ｔ３０５において、ＰＴＸ１がローレベルとなり、第１転送トランジスタ２０６、２０７がオフになる。これにより、全画素同時に信号電荷の蓄積が終了する。このように、ＰＤ２０１、２０２の電荷蓄積期間を全画素同時とすることにより、グローバル電子シャッタが実現される。なお、図３（ａ）においては、第１転送トランジスタ２０６、２０７を１フレーム期間に一度のみオンにしている。しかしながら、時刻ｔ３０２〜時刻ｔ３０５の期間において、第１転送トランジスタ２０６、２０７を複数回オンにすることでＰＤ２０１、２０２の電荷を複数回ＭＥＭ２０３、２０４に転送してもよい。
時刻ｔ３０５〜時刻ｔ３０６の期間において、制御信号ＰＯＦＤがハイレベルとなり、ＯＦＤ制御トランジスタ２１３、２１４がオンになる。これにより、ＰＤ２０１、２０２の電荷がＯＦＤに排出され、ＰＤ２０１、２０２がリセットされる。時刻ｔ３０６において、制御信号ＰＯＦＤがローレベルとなり、ＯＦＤ制御トランジスタ２１３、２１４がオフになる。時刻ｔ３０６より、次フレームのＰＤ２０１、２０２への信号蓄積が開始される。
時刻ｔ３０５〜時刻ｔ３０７の期間において、ＭＥＭ２０３、２０４に蓄積された当該フレームの信号電荷が順次読み出される。信号電荷の読み出しは、図３（ｂ）のタイミングチャートにより行われる。
次に、図３（ｂ）を参照して、１水平期間の動作を説明する。図３（ｂ）の時刻ｔ３１１において、制御信号ＰＴＸ１、ＰＳＥＬ、ＰＴＸ２１、ＰＴＸ２２はローレベルであり、制御信号ＰＲＥＳはハイレベルである。よって、第１転送トランジスタ２０６、２０７、選択トランジスタ２１２及び第２転送トランジスタ２０８、２０９はオフであり、リセットトランジスタ２１０はオンである。
時刻ｔ３１２において、制御信号ＰＳＥＬがハイレベルとなり、読み出しを行う行の画素の選択トランジスタ２１２がオンになる。
時刻ｔ３１３において、制御信号ＰＲＥＳがローレベルとなり、リセットトランジスタ２１０がオフとなる。これにより、ＦＤ２０５のリセットが解除されるとともに、ＦＤ２０５のリセットレベルに相当する信号が増幅トランジスタ２１１で増幅されて垂直信号線１４に出力される。
時刻ｔ３１３〜時刻ｔ３１４の期間において、ＦＤ２０５のリセットレベルに相当する信号が読み出し回路（列増幅部１６、列信号保持部１７等）により取得される（以下、「Ｎ読み」とする）。
時刻ｔ３１４〜時刻ｔ３１５の期間において、制御信号ＰＴＸ２１がハイレベルとなり、第２転送トランジスタ２０８がオンになる。これにより、ＭＥＭ２０３に保持された信号電荷がＦＤ２０５に転送される。これにより、ＭＥＭ２０３に保持されていた電荷量に応じた信号が、増幅トランジスタ２１１で増幅されて垂直信号線１４に出力される。
時刻ｔ３１５〜時刻ｔ３１６の期間において、ＭＥＭ２０３に保持されていた電荷量に応じた信号が読み出し回路により取得される（以下、「Ａ読み」とする）。
時刻ｔ３１６〜時刻ｔ３１７の期間において、制御信号ＰＴＸ２１、ＰＴＸ２２がハイレベルとなり、ＭＥＭ２０３、２０４に保持されていた信号電荷がいずれもＦＤ２０５に転送される。これにより、ＭＥＭ２０３、２０４に保持されていた電荷量の和に応じた信号が、増幅トランジスタ２１１で増幅されて垂直信号線１４に出力される。
時刻ｔ３１７〜時刻ｔ３１８の期間において、ＭＥＭ２０３、２０４に保持されていた電荷量の和に応じた信号が読み出し回路により取得される（以下、「Ａ＋Ｂ読み」とする）。
時刻ｔ３１８において、制御信号ＰＲＥＳがハイレベルとなり、リセットトランジスタ２１０がオンになる。これによりＦＤ２０５が再びリセットされる。
時刻ｔ３１９において、制御信号ＰＳＥＬがローレベルとなり、選択トランジスタ２１２がオフになる。これにより画素行の選択が解除される。
時刻ｔ３１１〜時刻ｔ３２０の期間において、画素領域１１内に行列状に配置された画素１００の１行分の信号の読み出しが完了する。読み出し行を走査しながらこの動作を各行に対して順次実行することにより、全画素の信号を読み出すことができる。時刻ｔ３１１〜ｔ３２０の処理に要する時間をＴｈとすると、全行の読み出し時間に相当する時間（Ｔｈ×行数）が図３（ａ）における時刻ｔ３０１〜時刻ｔ３０３あるいは時刻ｔ３０５〜時刻ｔ３０７に要する時間に対応する。
Ａ読みで取得された信号とＮ読みで取得された信号の差分を取得することにより、リセットノイズ等のノイズが除去され、ＭＥＭ２０３に保持された電荷に応じた信号ＳＡが得られる。同様に、Ａ＋Ｂ読みで取得された信号とＡ読みで取得された信号の差分を取得することにより、ＭＥＭ２０４に保持された電荷に応じた信号ＳＢが得られる。信号ＳＡと信号ＳＢを用いて位相差方式の焦点検出が可能になる。
Ａ＋Ｂ読みで取得した信号とＮ読みで取得した信号の差により、ＭＥＭ２０３と２０４に保持された電荷の和に応じた信号ＳＡＢが得られる。信号ＳＡＢは撮像用の画素信号として使用される。信号ＳＡＢと、信号ＳＡ、ＳＢとは用途が異なるため、要求される精度が異なる。信号ＳＡＢの精度は画質に影響するため、信号ＳＡＢには高いＳ／Ｎ比が要求される。それに対し、信号ＳＡ、ＳＢは焦点検出に用いるのみであるため、信号ＳＡＢよりも低い精度であっても許容され得る。
なお、図３（ａ）及び図３（ｂ）に示したタイミングチャートは動画撮影時を想定したものであるが、静止画撮影においても本実施形態の構成は適用可能である。その場合、フレーム間隔を長くすることができるため、前フレームの信号読み出し期間と当該フレームのＰＤ蓄積期間が同時刻でなくてもよい。例えば、前フレームの信号読み出しが終了してから当該フレームのＰＤ蓄積を開始するように構成してもよい。
図４は本実施形態の画素の上面図である。図２と対応する部分には図２と同じ符号が付されている。図４において、第１転送トランジスタ２０６等の各トランジスタに対応する符号が付されたハッチング部はゲート電極のパターンを示しており、ＰＤ２０１、２０２、ＭＥＭ２０３、２０４、ＦＤ２０５のハッチング部は不純物拡散領域を示している。各部分の接続関係は図２に示した回路図と同様であるため説明を省略する。
図５は本実施形態の画素におけるポテンシャル図である。図５に示されたＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’のポテンシャルはそれぞれ図４のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’の位置に対応する。ここで、ＯＦＤのポテンシャルの深さをＶ（ＯＦＤ）、ＰＤ２０１のポテンシャルの深さをＶ（ＰＤ２０１）等のように表記することとする。なお、ポテンシャルの深さとは、注目している領域のポテンシャルと、当該注目している領域と隣り合う領域のポテンシャルとの差を意味する。たとえば、ＰＤ２０１のポテンシャル深さＶ（ＰＤ２０１）は、ＰＤ２０１の不純物拡散領域が形成されている部分とその外側の領域（画素間の素子分離部など）とのポテンシャル差を意味する。このとき、画素１００を構成する各部分のポテンシャルの深さには、以下の関係がある。
Ｖ（ＯＦＤ）≧Ｖ（ＦＤ２０５）
Ｖ（ＦＤ２０５）＞Ｖ（ＭＥＭ２０３）
Ｖ（ＭＥＭ２０３）＝Ｖ（ＭＥＭ２０４）
Ｖ（ＭＥＭ２０３）＞Ｖ（ＰＤ２０１）
Ｖ（ＰＤ２０１）＝Ｖ（ＰＤ２０２）
各部分のポテンシャルの深さをこのような関係とすることにより、ＰＤ２０１、２０２からＭＥＭ２０３、２０４への電荷の完全転送と、ＭＥＭ２０３、２０４からＦＤ２０５への電荷の完全転送とが可能になる。本実施形態では、ＭＥＭ２０３とＭＥＭ２０４との間のポテンシャル障壁の高さＶｂは、当該画素のＭＥＭ２０３又はＭＥＭ２０４と隣接画素のＭＥＭとの間のポテンシャル障壁の高さＶａより低い。ポテンシャル障壁の高さは、着目する領域にある信号電荷が、当該着目する領域から外に移動するために必要なポテンシャルエネルギーのことである。
なお、ＰＤ２０１とＭＥＭ２０３のポテンシャル深さの差（Ｖ（ＭＥＭ２０３）−Ｖ（ＰＤ２０１））は、ＰＤ２０１の空乏化電圧と、ＭＥＭ２０３の空乏化電圧との差ΔＶｄｅｐとなる。このときＶｂは、ΔＶｄｅｐより高くしてもよく、低くしてもよいが、図５に示した本実施形態の構成ではＶｂ＞ΔＶｄｅｐとしている。また、ＰＤ２０１は画素の周辺領域よりもポテンシャルが低いので、ΔＶｄｅｐとＶａとの間にはＶａ＞ΔＶｄｅｐの関係がある。
ＰＤ２０１とＰＤ２０２の間のポテンシャル障壁の高さＶｄと隣接画素のＰＤとの間のポテンシャル障壁の高さＶｃとの間には、Ｖｄ≦Ｖｃの関係がある。図５のようにＶｄ＜Ｖｃとした場合、ＰＤ２０１、２０２での電荷を蓄積する期間中に一方のＰＤが飽和したとしても、溢れた電荷を他方のＰＤに移すことができる。これにより、当該画素でのＰＤの飽和及び隣接画素への電荷の流出が抑制され、画質を向上させることができる。
さらに、ＰＤ２０１、２０２での信号蓄積期間である時刻ｔ３０３〜時刻ｔ３０４の期間においては、ＰＤ２０１とＯＦＤの間のポテンシャル障壁よりもＰＤ２０１とＭＥＭ２０３の間のポテンシャル障壁を低くすることが好ましい。これにより、ＰＤ２０１を溢れた電荷をＯＦＤに捨てることなくＭＥＭ２０３に蓄積することができる。これに対し、時刻ｔ３０２〜時刻ｔ３０３の期間においては、ＰＤ２０１とＯＦＤの間のポテンシャル障壁よりもＰＤ２０１とＭＥＭ２０３の間のポテンシャル障壁を高くすることが好ましい。前フレームの信号が保持されているＭＥＭ２０３に対して当該フレームでＰＤ２０１に蓄積された電荷が混入することに起因する画質劣化を低減できるためである。
図６（ａ）は本実施形態の効果を説明するポテンシャル図である。図６（ｂ）は本実施形態と対比するための比較例に係るポテンシャル図である。ＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さが図６（ａ）ではＶｂであり、図６（ｂ）ではＶａである。この点が図６（ａ）と図６（ｂ）の相違点である。ここで、ＰＤ２０１のみに光が入射し、ＰＤ２０２に光が入射しない場合を考える。図６（ａ）及び図６（ｂ）には、ＰＤ２０１で発生した電荷をＭＥＭ２０３に転送した後のＰＤ２０１、ＭＥＭ２０３及びＭＥＭ２０４のポテンシャルの関係が示されている。なお、以下の説明では、ＰＤ２０１、２０２で発生し、ＭＥＭ２０３、２０４へ転送される電荷は電子であるものとするが、ホールを信号電荷としてもよい。その場合は、後述する各不純物拡散領域の導電型（ｐ型又はｎ型）はそれぞれ反対の導電型となる。また、図６（ａ）及び図６（ｂ）のハッチング部は各部分に蓄積された電子による各部分の電位変化を模式的に示したものである。
ＰＤ２０１で発生した電子が、ポテンシャル障壁の高さＶｂを越えずにＭＥＭ２０３に保持可能な電子数よりも多い場合、図６（ａ）では、ＭＥＭ２０３から溢れた電子がポテンシャル障壁の高さＶｂを越えてＭＥＭ２０４に流れ込む。これに対し、図６（ｂ）では、ＭＥＭ２０３に転送された電子はＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶａを越えてＭＥＭ２０４に移動することはないため、ＰＤ２０１で発生した電子はＰＤ２０１とＭＥＭ２０３のみに配分される。そのためＰＤ２０１に残留する電子数は、図６（ａ）に示す本実施形態の場合の方が、図６（ｂ）の比較例の場合に比べ少なくなる。したがって、本実施形態によれば、ＰＤ２０１からＭＥＭ２０３及び／又はＭＥＭ２０４への転送効率が向上し、画質が向上する。
なお、上述のようにＰＤ２０１で発生した電子がポテンシャル障壁の高さＶｂを越える場合はＭＥＭ２０３から溢れた電子がＭＥＭ２０４に保持される。すなわち、ＭＥＭ２０３で保持されるべき電子がＭＥＭ２０４に移動することになるため、焦点検出用の信号ＳＡ、ＳＢの精度は劣化し得る。すなわち、焦点検出用の信号ＳＡ、ＳＢの精度と、撮像用の信号ＳＡＢの精度とは互いにトレードオフの関係となり得る。しかしながら、上述のように信号ＳＡ、ＳＢは焦点検出に用いる信号であるため、撮像用の信号ＳＡＢよりも低い精度であっても許容される場合もある。このような場合には、焦点検出用の信号ＳＡ、ＳＢの劣化は問題となることなく、高いＳ／Ｎ比が要求される撮像用の信号ＳＡＢの精度を高めることができる。
図６（ａ）に示したＭＥＭ２０４への電子の移動は、ＰＤ２０１の飽和電子数がポテンシャル障壁の高さＶｂを越えずにＭＥＭ２０３に保持され得る電子数よりも多い場合に生じ得る。しかしながら、ＰＤ２０１の飽和電子数が前述の電子数より少ない場合であっても、ＰＤ２０１からＭＥＭ２０３に電子を複数回転送する場合には、図６（ａ）の状況が生じ得る。また、ＰＤ２０１の飽和電子数を上回る電子数が生じる光量がＰＤ２０１に入射する場合にも、ＰＤ２０１の飽和電子数を超えて溢れた電子がＯＦＤではなくＭＥＭ２０３に流れ込むポテンシャル構造となっていれば図６（ａ）の状況が生じ得る。いずれの場合であっても、ＭＥＭ２０３とＭＥＭ２０４との間のポテンシャル障壁の高さＶｂを、当該画素のＭＥＭ２０３又はＭＥＭ２０４と隣接画素のＭＥＭとの間のポテンシャル障壁の高さＶａよりも低くすることにより、同様の効果を得ることができる。
図７（ａ）〜図７（ｃ）に、図４の点線Ａ−Ａ’における断面構造を３種類例示する。本実施形態の断面構造は図７（ａ）〜図７（ｃ）のいずれであってもよい。画素１００は、半導体基板内に形成されたｎ型半導体領域７０１〜７０４、７１４、７２２と、ｐ型半導体領域７０８〜７１２、７１５〜７１７、７２０、７２１とを有する。画素１００はさらに、ゲート電極７０５〜７０７、７１９と、素子間を分離するフィールド絶縁膜７１３と、入射光がＰＤ以外に入ることを防ぐ遮光膜７１８を有する。なお、ゲート電極と半導体基板の間には不図示のゲート絶縁膜が形成されている。
図７（ａ）において、ｎ型半導体領域７０１、７０２、７０３、７０４は、それぞれＰＤ２０１、ＭＥＭ２０３、ＦＤ２０５、ＯＦＤに対応する。ゲート電極７０５、７０６、７０７は、それぞれ第１転送トランジスタ２０６、第２転送トランジスタ２０８、ＯＦＤ制御トランジスタ２１３のゲート電極を構成する。ｐ型半導体領域７１５と７１６の下方にはｎ型半導体領域７０１、７０２が形成されており、ＰＤ２０１とＭＥＭ２０３は埋め込みフォトダイオード構造となっている。この構造により、半導体領域と絶縁膜の界面の欠陥に起因して生じるノイズが抑制される。ｎ型半導体領域７０１は、ＰＤ２０１の電荷をＭＥＭ２０３に転送する際、あるいは、ＰＤ２０１の電荷をＯＦＤに排出する際に完全空乏化させることが好適である。また、ｎ型半導体領域７０２はＭＥＭ２０３の電荷をＦＤ２０５に転送する際に完全空乏化させることが好適である。このように電子の転送時にｎ型半導体領域７０１、７０２が完全空乏化するように設計することでノイズを低減させることができる。ｎ型半導体領域７０１の完全空乏化電圧は、ｎ型半導体領域７０２の完全空乏化電圧よりも低い。これらの完全空乏化電圧の差が図５に示したΔＶｄｅｐに対応する。
ｐ型半導体領域７０９〜７１１は、基板の深い部分ほどｐ型不純物濃度が高くなる。これにより、基板の深さ方向にポテンシャル勾配が生じ、基板内の深い部分で発生した信号電子がＰＤ２０１に集められる。ｐ型半導体領域７１７はｐ型半導体領域７０９よりも高い不純物濃度を有し、基板内の深い部分で発生した電子がＭＥＭ２０３に流入するのを防ぐ。また、ｎ型半導体領域７０２とｐ型半導体領域７１７の間に形成されるＰＮ接合の静電容量を大きくすることにより、ＭＥＭ２０３の静電容量を大きくすることができる。ｐ型半導体領域７１２はｐ型半導体領域７１０より不純物濃度が高く、画素間を電気的に分離する機能を有する。
図７（ｂ）は、ＭＥＭ２０３の表面にｐ型半導体領域７１６を有しない点、及びｎ型半導体領域７０２のポテンシャル制御用のゲート電極７１９を有する点が図７（ａ）と異なる。ゲート電極７１９に負電圧を印加することにより、ｎ型半導体領域７０２の界面近傍のポテンシャルが高くなり、界面近傍にホールが誘起される。これにより界面欠陥に起因して生じるノイズ（暗電流）が低減される。また、ゲート電極７１９に正電圧を印加することでｎ型半導体領域７０２の界面近傍のポテンシャルが低くなる。これにより、ＰＤ２０１からＭＥＭ２０３への電荷の転送効率を向上させることもできる。
図７（ｂ）においては、第１転送トランジスタ２０６のゲート電極７０５とゲート電極７１９が分割されているが、両者を電気的に接続してゲート電極７０５、７１９に印加する電圧は同一としてもよい。この場合、ゲート電極７０５、７１９にハイレベルの電圧を印加して第１転送トランジスタ２０６をオンにすることで、ＰＤ２０１からＭＥＭ２０３への転送効率が良好な状態で電荷転送が行われる。また、ゲート電極７０５、７１９にローレベルの電圧（負電圧）を印加し第１転送トランジスタ２０６をオフにすることで、界面の暗電流が抑制された状態で電荷蓄積が行われる。
図７（ｃ）はｐ型半導体領域７０８〜７１１の代わりに、ｐ型半導体領域７２０、７２１及びｎ型半導体領域７２２が配されている点が図７（ａ）と異なる。ｎ型半導体領域７２２はｎ型半導体領域７０１に比べ不純物濃度が低い。ｎ型半導体領域７０１はｎ型半導体領域７２２と接続されており、これらはいずれもＰＤ２０１の一部となっている。ＰＤ２０１の電荷がＭＥＭ２０３に転送される際、あるいは、ＰＤ２０１の電荷がＯＦＤに排出される際に、ｎ型半導体領域７０１及びｎ型半導体領域７２２が完全空乏化するように設計することでノイズ低減が可能である。
ｐ型半導体領域７２０は、ｐ型半導体領域７２０よりも浅い部分で発生した電子をＰＤ２０１内に留めることにより、ｐ型半導体領域７２０より深い部分で発生した電子がＰＤ２０１に流入するのを防ぐポテンシャル障壁となる。よって、ＰＤ２０１の深さはｐ型半導体領域７２０の深さによって決定される。ｐ型半導体領域７２１は、ｎ型半導体領域７０２〜７０４とｎ型半導体領域７２２との間を分離するための領域である。図７（ｃ）のｐ型半導体領域７１６を省略し、図７（ｂ）と同様のポテンシャル制御用のゲート電極７１９を追加してもよい。
図８（ａ）及び図８（ｂ）に、図４の点線Ｂ−Ｂ’における界面近傍の断面構造を２種類例示する。本実施形態の断面構造は図８（ａ）及び図８（ｂ）のいずれであってもよい。画素１００は、半導体基板内に形成されたｎ型半導体領域８０１、ｐ型半導体領域８０２〜８０４、８０７、フィールド絶縁膜８０５及びゲート電極８０６を有する。
ｎ型半導体領域８０１は図７（ａ）のｎ型半導体領域７０２に対応する。ｐ型半導体領域８０２はｐ型半導体領域７１６に対応し、ｐ型半導体領域８０３はｐ型半導体領域７１７に対応する。ｐ型半導体領域８０３よりも下方の領域は図７と同様であるため図示及び説明を省略する。ｐ型半導体領域８０４はＭＥＭ２０３とＭＥＭ２０４とを分離する分離部として機能する。
図８（ａ）において、フィールド絶縁膜８０５は、当該画素のＭＥＭと隣接画素のＭＥＭとを分離し、あるいは、ＭＥＭとＭＥＭ以外の素子とを分離する分離部として機能する。フィールド絶縁膜８０５と半導体領域の界面の欠陥によるノイズを低減するため、フィールド絶縁膜８０５の周囲にはｐ型半導体領域８０７が配されている。フィールド絶縁膜は、酸化シリコン等の絶縁体により構成することができる。
図８（ｂ）において、フィールド絶縁膜８０５及びｐ型半導体領域８０７の代わりに分離部としてｐ型半導体領域８０８が配されている。ｐ型半導体領域８０８は当該画素のＭＥＭと隣接画素のＭＥＭとを分離し、あるいは、ＭＥＭとＭＥＭ以外の素子を分離する分離部として機能する。
図８（ａ）においては、同一画素内のＭＥＭ（ＭＥＭ２０３とＭＥＭ２０４）がｐ型半導体領域８０４で分離されているのに対し、当該画素のＭＥＭと隣接画素のＭＥＭ、あるいは、ＭＥＭとＭＥＭ以外の素子がフィールド絶縁膜８０５で分離されている。図８（ｂ）においては、同一画素内のＭＥＭを分離するｐ型半導体領域８０４の不純物濃度が、ＭＥＭと隣接画素のＭＥＭ、あるいは、ＭＥＭとＭＥＭ以外の素子を分離するｐ型半導体領域８０８の不純物濃度に比べ低い。また、同一画素内のＭＥＭ同士の距離は、ＭＥＭと隣接画素のＭＥＭの距離、あるいは、ＭＥＭとＭＥＭ以外の素子の距離に比べ短い。これらのように構成することにより、ＭＥＭ２０３とＭＥＭ２０４との間のポテンシャル障壁の高さＶｂを、当該画素のＭＥＭ２０３又はＭＥＭ２０４と隣接画素のＭＥＭとの間のポテンシャル障壁の高さＶａよりも低くする構造が実現される。
なお、図８（ａ）及び図８（ｂ）では、ｎ型半導体領域８０１がｐ型半導体領域８０４により分離されていればよい。すなわち、ＭＥＭ２０３及びＭＥＭ２０４の上に形成されるｐ型半導体領域８０２同士、あるいは、ＭＥＭ２０３及びＭＥＭ２０４の下に形成されるｐ型半導体領域８０３同士が互いに接続されるように素子構造を変形してもよい。また、図７（ｂ）の断面構造のように、ｐ型半導体領域８０２を省略し、ｎ型半導体領域８０１の上にゲート絶縁膜を介してポテンシャル制御用のゲート電極が配されていてもよい。
（第２の実施形態）
本発明の第２の実施形態と第１の実施形態との差異点は、ＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶｂがΔＶｄｅｐよりも低いことである。画素１００の回路図、タイミングチャート、画素の上面図、画素のＡ−Ａ’断面構造及び画素のＢ−Ｂ’断面構造は、それぞれ第１の実施形態の図２、図３、図４、図７及び図８と同様である。
図９に本実施形態の画素におけるポテンシャル図を示す。図５のポテンシャル図とは、ＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶｂのみが異なる。本実施形態では、ＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶｂが、ＰＤ２０１の空乏化電圧とＭＥＭ２０３の空乏化電圧との差ΔＶｄｅｐよりも低い。また、当該画素のＭＥＭ２０３又はＭＥＭ２０４と隣接画素のＭＥＭとの間のポテンシャル障壁の高さＶａはΔＶｄｅｐよりも高い。すなわち、本実施形態では、Ｖａ、Ｖｂ、ΔＶｄｅｐが、Ｖｂ＜ΔＶｄｅｐ＜Ｖａの関係を満たすように構成されている。
第１の実施形態においては、ＰＤ２０１で発生した電荷がＭＥＭ２０３において空乏化電圧差ΔＶｄｅｐを超えることなく保持できる電子数よりも多い場合、ＰＤ２０１の電子はＭＥＭ２０３に完全転送されないため、ＰＤ２０１に一部の電荷が残留する。ＰＤ２０１に残った電荷は信号として読み出されないため、入射光量に対する出力のリニアリティ（線形性）が保たれず、画質劣化の要因となり得る。本実施形態においてはこの電荷の残留を低減することにより、さらに画質を向上させることが可能である。
図１０（ａ）〜図１０（ｄ）は、本実施形態の効果を説明するグラフ及びポテンシャル図である。これらの図面を参照しながら本実施形態の構成による画質向上のメカニズムを説明する。
図１０（ａ）は本実施形態の撮像装置１０における入射光量と出力の関係を示すグラフである。図１０（ａ）のグラフは、画素１００に光が入射したときに、ＰＤ２０１にＰＤ２０２より多くの光が入射する状況を想定したものである。入射光量が変化してもＰＤ２０１に入射する光量とＰＤ２０２に入射する光量の比率は一定とする。図１０（ａ）では、ＭＥＭ２０３の電荷量に相当する出力が破線で示され、ＭＥＭ２０４の電荷量に相当する出力が一点鎖線で示され、ＭＥＭ２０３とＭＥＭ２０４の電荷量の和に相当する出力が実線で示されている。
画素１００に入射される光量がＩ０からＩ１の範囲にある場合、ＭＥＭ２０３に保持される電荷がＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶｂを越えることはない。光量がＩ１の場合に、ＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶｂを越えずに保持できる最大限の電荷量がＰＤ２０１で生成される。光量Ｉ１がＰＤ２０１とＰＤ２０２に入射され、生成された電子がＭＥＭ２０３及びＭＥＭ２０４に転送された後におけるポテンシャル図を図１０（ｂ）に示す。入射された光量がＩ０からＩ１の範囲である場合、ＰＤ２０１とＰＤ２０２に蓄積された電荷がＭＥＭ２０３及びＭＥＭ２０４に完全転送されるため、ＰＤ２０１とＰＤ２０２に蓄積された電荷はすべて読み出される。そのため、図１０（ａ）のＩ０からＩ１の範囲におけるグラフから理解されるように、入射光量と出力の関係は線形になる。
入射された光量がＩ１からＩ２の範囲では、ＰＤ２０１で発生した電子のうち、ポテンシャル障壁の高さＶｂを越えた電子がＭＥＭ２０４に溢れ出す。光量がＩ２の場合において、ＭＥＭ２０３とＭＥＭ２０４には、ＭＥＭ２０３とＭＥＭ２０４の電位がポテンシャル障壁の高さＶｂの電位になるまで電荷が蓄積される。光量がＩ２の場合におけるポテンシャル図を図１０（ｃ）に示す。入射された光量がＩ１からＩ２の範囲では、ＭＥＭ２０３の電子数は一定である。そのため、Ｉ１からＩ２の範囲で光量が増加した場合、光量増加分に相当する電子はすべてＭＥＭ２０４に蓄積される。この場合も、ＰＤ２０１及びＰＤ２０２で発生した電子はＭＥＭ２０３及びＭＥＭ２０４に完全に転送されるため、入射光量とＭＥＭ２０３＋ＭＥＭ２０４の出力のリニアリティは保たれる。
入射された光量がＩ２からＩ３の範囲では、ＰＤ２０１及びＰＤ２０２で発生した電荷は、ＭＥＭ２０３及びＭＥＭ２０４の両方に保持される。このとき、ＭＥＭ２０３及びＭＥＭ２０４に転送される電荷は等量である。光量Ｉ３の場合におけるポテンシャル図を図１０（ｄ）に示す。この領域においても入射光量とＭＥＭ２０３＋ＭＥＭ２０４の出力のリニアリティは保たれる。
入射された光量がＩ３を超える場合、転送される電荷による電位上昇がΔＶｄｅｐを上回るため、ＰＤ２０１又はＰＤ２０２の電荷が完全転送できず、ＭＥＭ２０３、ＭＥＭ２０４に電荷を転送した後にＰＤ２０１又はＰＤ２０２に電荷が残留する。そのため、生成された電荷の一部が読み出されないため、図１０（ａ）に示すように入射光量とＭＥＭ２０３＋ＭＥＭ２０４の出力の間のリニアリティが保たれず、グラフの傾きが低下する。
本実施形態によれば、ＭＥＭ２０３とＭＥＭ２０４の間のポテンシャル障壁の高さＶｂをＰＤ２０１の空乏化電圧と、ＭＥＭ２０３の空乏化電圧との差ΔＶｄｅｐよりも低く設定している。これにより、入射された光量がＩ３以下の範囲、すなわち、ＭＥＭ２０３とＭＥＭ２０４の両方にΔＶｄｅｐに相当する電荷が保持される光量以下の範囲において、入射光量とＭＥＭ２０３＋ＭＥＭ２０４の出力の間のリニアリティが保たれる。
（第３の実施形態）
第３の実施形態と第１及び第２の実施形態との差異点は、信号電荷がＰＤ２０１、２０２ではなくＭＥＭ２０３、２０４に蓄積される点である。図１１は本実施形態の１フレーム期間の動作を示すタイミングチャートである。本実施形態の画素１００の上面図、ポテンシャル図、断面構造は第１及び第２の実施形態と同様である。すなわち、上面図は図４、ポテンシャル図は図５又は図９、断面構造は図７及び図８と同様である。また、１水平期間のタイミングチャートは図３（ｂ）と同様である。これらについては、重複する説明を省略する。
時刻ｔ１１０１において、前フレームの信号読み出しが終了する。この時刻において、制御信号ＰＴＸ１はローレベル、制御信号ＰＯＦＤはハイレベルである。すなわち、第１転送トランジスタ２０６、２０７はオフであり、ＯＦＤ制御トランジスタ２１３、２１４はオンであり、ＰＤ２０１、２０２はリセットされている。
時刻ｔ１１０２において、制御信号ＰＯＦＤがローレベルになり、ＯＦＤ制御トランジスタ２１３、２１４がオフになる。これと同時に制御信号ＰＴＸ１がハイレベルになり、第１転送トランジスタ２０６、２０７がオンになる。これにより、全画素同時に信号電荷の蓄積が開始される。時刻ｔ１１０２〜時刻ｔ１１０３の期間において第１転送トランジスタ２０６、２０７はオンであるため、ＰＤ２０１、２０２で発生する信号電荷はすぐにＭＥＭ２０３、２０４に転送され、蓄積される。
時刻ｔ１１０３において、制御信号ＰＴＸ１がローレベルになる。これにより、第１転送トランジスタ２０６、２０７がオフになり、全画素同時に信号蓄積が終了する。これと同時に制御信号ＰＯＦＤがハイレベルになり、ＯＦＤ制御トランジスタ２１３、２１４はオンとなる。これにより、ＰＤ２０１、２０２が再びリセットされる。その後、時刻ｔ１１０３〜時刻ｔ１１０４の期間において、ＭＥＭ２０３、２０４に保持された信号電荷が順次読み出される。
図２に示された画素１００を有する撮像装置１０は電子シャッタ機能を有している。そのため、上述の各実施形態の撮像装置１０は、電子シャッタ機能を有しない撮像装置よりも転送トランジスタの個数が多く専有面積が大きくなりやすい。そのため、画素の微細化、多画素化等の要求により撮像装置１０の回路の専有面積に制約がある状況においては、ＰＤ２０１、２０２とＭＥＭ２０３、２０４の飽和電子数にも制約が生じ得る。本実施形態の駆動方法によれば、ＰＤ２０１、２０２に電荷を蓄積することがないため、ＰＤ２０１、２０２の飽和電子数を小さく設計することができる。これにより得られた面積をＭＥＭ２０３、２０４に割り当てることにより、ＭＥＭ２０３、２０４の飽和電子数を大きく設計できるため、ダイナミックレンジを拡大することができる。
本実施形態においては、信号電荷はＰＤ２０１、２０２で発生するとすぐにＭＥＭ２０３、２０４に転送され蓄積される。そのため、同一画素に含まれ、隣接するＭＥＭ２０３とＭＥＭ２０４との間のポテンシャル障壁の高さＶｂが、同一画素に含まれ、隣接するＰＤ２０１とＰＤ２０２との間のポテンシャル障壁の高さＶｄに比べて高くなるように設定することが好ましい。
本実施形態の構成によれば、第１及び第２の実施形態の効果に加え、ダイナミックレンジを拡大することができる。
（第４の実施形態）
第４の実施形態と第１〜第３の実施形態との差異点は、前フレームの信号読み出し期間に発生する信号電荷はＰＤ２０１、２０２に蓄積され、信号読み出し期間外に発生する信号電荷はＭＥＭ２０３、２０４に蓄積されるように動作する点である。本実施形態の画素１００の上面図、ポテンシャル図、断面構造は第１〜第３の実施形態と同様である。すなわち、上面図は図４、ポテンシャル図は図５又は図９、断面構造は図７及び図８と同様である。また、１水平期間のタイミングチャートは図３（ｂ）と同様である。これらについては、重複する説明を省略する。
図１２に本実施形態の１フレーム期間のタイミングチャートを示す。図３（ａ）と異なる点は、時刻ｔ１２０３〜時刻ｔ１２０４の期間に、信号電荷をＰＤ２０１、２０２ではなくＭＥＭ２０３、２０４に蓄積することである。時刻ｔ１２０１〜時刻ｔ１２０３の期間の駆動は図３（ａ）時刻ｔ３０１〜時刻ｔ３０３の期間と同じであるため説明を省略する。
時刻ｔ１２０３において、制御信号ＰＴＸ１がハイレベルとなり、第１転送トランジスタ２０６、２０７がオンになる。これにより、時刻ｔ１２０２〜時刻ｔ１２０３の期間にＰＤ２０１、２０２に蓄積された電荷がＭＥＭ２０３、２０４に転送される。
時刻ｔ１２０３〜時刻ｔ１２０４の期間において、制御信号ＰＴＸ１はハイレベルに保たれるため、第１転送トランジスタ２０６、２０７はオンに保たれている。よって、ＰＤ２０１、２０２で発生した電荷はすぐにＭＥＭ２０３、２０４に転送され蓄積される。時刻ｔ１２０４において、制御信号ＰＴＸ１がローレベルとなり、第１転送トランジスタ２０６、２０７がオフになる。これにより、全画素が同時に信号蓄積を終了する。その後の、時刻ｔ１２０４〜時刻ｔ１２０６の期間の駆動は、図３（ａ）時刻ｔ３０５〜時刻ｔ３０７の期間の駆動と同じである。
第３の実施形態の駆動方法では、信号読み出し期間である時刻ｔ１１０３〜時刻ｔ１１０４の期間にＰＤ２０１、２０２で発生する電子が蓄積されない。これに対し、本実施形態の駆動方法によれば、前フレームの信号読み出し期間に発生する信号電荷も蓄積可能となる。さらに、ＰＤ２０１、２０２に電子を蓄積する期間は図３（ａ）に比べ短いため、ＰＤ２０１、２０２に蓄積する必要のある電子数は第１及び第２の実施形態に比べ少ない。そのため、第３の実施形態と同様にＰＤ２０１、２０２の飽和電子数を小さく設計することができ、これによりＭＥＭ２０３、２０４の飽和電子数を大きく設計できるため、ダイナミックレンジを拡大することができる。
なお、図１２においては、時刻ｔ１２０３〜時刻ｔ１２０４の期間に制御信号ＰＴＸ１が常時ハイレベルであるように図示されている。しかしながら、ＰＤ２０１、２０２が飽和する前に電子をＭＥＭ２０３、２０４に転送しても同様にダイナミックレンジ拡大の効果が得られるため、時刻ｔ１２０３〜時刻ｔ１２０４の期間において間欠的に制御信号ＰＴＸ１をハイレベルにしてもよい。この場合、制御信号ＰＴＸ１を常時ハイレベルとしないことにより、第１転送トランジスタ２０６、２０７のゲート直下のシリコン−シリコン酸化膜界面の欠陥から発生する暗電流の蓄積が低減され、画質をさらに改善することもできる。
本実施形態においても、同一画素に含まれ、隣接するＭＥＭ２０３とＭＥＭ２０４との間のポテンシャル障壁の高さＶｂが、同一画素に含まれ、隣接する複数のＰＤ２０１とＰＤ２０２との間のポテンシャル障壁の高さＶｄよりも高く設定することが好ましい。
本実施形態の構成によれば、第１及び第２の実施形態の効果に加え、ダイナミックレンジを拡大することができる。
（第５の実施形態）
第５の実施形態と第１〜第４の実施形態との差異点は、同一画素内の複数のＰＤの信号を異なる複数のＦＤを使用して読み出す点である。図１３に、本実施形態の２画素分の回路図を示す。図２と同じ機能を有する部分には同じ符号が付されている。また、１３０１〜１３１５は２０１〜２１５とそれぞれ対応する部分であり、それぞれ同様の機能を有する。マイクロレンズ２１５は、ＰＤ２０１とＰＤ１３０１の上に形成されており、ＰＤ２０１と１３０１が一つの画素のＰＤを構成する。マイクロレンズ１３１５は、ＰＤ２０２と１３０２の上に形成されており、ＰＤ２０２とＰＤ１３０２がもう一つの画素のＰＤを構成する。
本実施形態の１フレーム期間の駆動タイミングは第１、第３及び第４の実施形態のいずれかと同様とすることができる。すなわち、図３（ａ）、図１１及び図１２のいずれかのタイミングチャートを本実施形態にも適用することができる。
図１４は、本実施形態の２水平期間分のタイミングチャートである。制御信号ＰＴＸ１、ＰＳＥＬ、ＰＲＥＳの時刻ｔ１４０１〜時刻ｔ１４０８の期間の動作及び時刻ｔ１４０８〜時刻ｔ１４１５の期間の駆動は図３（ｂ）の時刻ｔ３１１〜時刻ｔ３２０の期間の駆動と同様であるため、説明を省略する。
図１４の制御信号ＰＴＸ２１、ＰＴＸ２２は図３（ｂ）の制御信号ＰＴＸ２１、ＰＴＸ２２と動作が異なる。時刻ｔ１４０４〜時刻ｔ１４０５の期間において、制御信号ＰＴＸ２１がハイレベルとなり、第２転送トランジスタ２０８、１３０８がオンになる。これにより、ＭＥＭ２０３、１３０３に保持されている電荷がＦＤ２０５、１３０５にそれぞれ転送される。その後、時刻ｔ１４０５〜時刻ｔ１４０６の期間に増幅トランジスタ２１１、１３１１で増幅された信号が垂直信号線１４に出力される。その後、ＭＥＭ２０３、１３０３に保持されていた電荷量に応じた信号が読み出し回路により取得される（以下、「Ｓ読み」とする）。
時刻ｔ１４１１〜時刻ｔ１４１２の期間において、制御信号ＰＴＸ２２がハイレベルとなり、第２転送トランジスタ２０９、１３０９がオンになる。これにより、ＭＥＭ２０４、１３０４に保持されている電荷がＦＤ２０５、１３０５にそれぞれ転送される。その後、時刻ｔ１４１２〜時刻ｔ１４１３の期間に増幅トランジスタ２１１、１３１１で増幅された信号が垂直信号線１４に出力される。すなわち、同一画素のＰＤ（ＰＤ２０１とＰＤ１３０１、又は、ＰＤ２０２とＰＤ１３０２）の信号が異なるＦＤ（ＦＤ２０５とＦＤ１３０５）を使用して読み出される。その後、ＭＥＭ２０４、１３０４に保持されていた電荷量に応じた信号のＳ読みが行われる。
なお、図１３においては、異なる画素のＰＤ（例えばＰＤ２０１とＰＤ２０２）が信号読み出しの際に使用するＦＤ（例えばＦＤ２０５）を共有している。しかしながら、必ずしもＦＤを異なる画素間で共有する必要はなく、ＰＤごとにＦＤ、増幅トランジスタ、リセットトランジスタ及び選択トランジスタが個別に設けられていてもよい。
図１５は、本実施形態の２画素分の上面図である。図１３に対応する部分は図１３と同じ符号が付されてある。図１５に点線で示したＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’の断面図は図７（ａ）〜図７（ｃ）及び図８（ａ）、図８（ｂ）と同様とすることができる。また、各断面におけるポテンシャルは、図５又は図９と同様とすることができる。このようなポテンシャルとすることで、本実施形態においても第１又は第２の実施形態と同様の効果を得ることができる。
（第６の実施形態）
第６の実施形態と第１〜第５の実施形態との差異点は、各画素に３つ以上のＰＤと、それに対応する３つ以上のＭＥＭを有する点である。図１６に本実施形態の画素の回路図を示す。図２と同様の部分には同じ符号を付してある。図２に対して、本実施形態の画素１６００は、ＰＤ１６０１、ＭＥＭ１６０２、第１転送トランジスタ１６０３、第２転送トランジスタ１６０４及びＯＦＤ制御トランジスタ１６０５をさらに備える。
本実施形態の１フレーム期間の駆動タイミングは第１、第３、及び第４の実施形態のいずれかと同様とすることができる。すなわち、図３（ａ）、図１１、図１２のいずれかのタイミングチャートを本実施形態にも適用することができる。
図１７に本実施形態の１行分の画素信号読み出しのタイミングチャートを示す。時刻ｔ１７０１〜時刻ｔ１７０８の期間の駆動は図３（ｂ）の時刻ｔ３１１〜時刻ｔ３１８の駆動と同様であるため、説明を省略する。時刻ｔ１７０８〜時刻ｔ１７０９の期間において、制御信号ＰＴＸ２１、ＰＴＸ２２、ＰＴＸ２３がハイレベルとなり、第２転送トランジスタ２０８、２０９、１６０４がオンになる。これにより、ＭＥＭ２０３、２０４、１６０２の信号電荷がいずれもＦＤ２０５に転送される。時刻ｔ１７０９〜時刻ｔ１７１０の期間において、ＰＤ２０１、２０２、１６０１で発生した信号電荷を加算した信号が出力される（Ａ＋Ｂ＋Ｃ読み）。時刻ｔ１７１０〜時刻ｔ１７１２の期間の駆動は図３（ｂ）の時刻ｔ３１８〜時刻ｔ３２０の期間の駆動と同様である。
図１８に本実施形態の画素の上面図を示す。図１８は、ＰＤ１６０１、ＭＥＭ１６０２、第１転送トランジスタ１６０３、第２転送トランジスタ１６０４及びＯＦＤ制御トランジスタ１６０５が追加されている点を除いて図４と同様であるため、詳細な説明を省略する。
図１９に図１８の点線Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’における画素のポテンシャル関係を示す。本実施形態では、第１の実施形態と同様に同一画素内のＭＥＭ２０３、２０４、１６０２の相互間のポテンシャル障壁の高さＶｂが、隣接画素のＭＥＭとの間のポテンシャル障壁の高さＶａより低い。これにより、本実施形態においても、第１の実施形態と同様の効果を得ることができる。また、ポテンシャル障壁の高さＶｂをＰＤ２０１の空乏化電圧とＭＥＭ２０３の空乏化電圧との差ΔＶｄｅｐよりも小さくしてもよい。これにより本実施形態においても、第２の実施形態と同様の効果を得ることができる。
図１８においては、３つのＭＥＭがすべて近接して配置されるように図示されている。しかしながら、ＰＤとＭＥＭの個数が４つ以上であってもよく、同様の効果が得られる。また、ＭＥＭの個数が４つ以上の場合に、全てのＭＥＭを近接して配置せず、複数個ずつ分けて配置してもよい。このような場合、近接して配置した複数のＭＥＭの間のポテンシャル障壁を下げることによって、同様の効果が得られる。
（第７の実施形態）
本発明の第７の実施形態として、第１〜第６の実施形態の撮像装置を用いた撮像システムについて説明する。撮像システムとしては、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。本実施形態の撮像システムの構成の一例を説明するためのデジタルスチルカメラのブロック図を図２０に示す。
図２０において、撮像システムは、レンズの保護のためのバリア１００１、被写体の光学像を撮像装置１０に結像させるレンズ１００２、レンズ１００２を通った光量を調整するための絞り１００３を有する。ここで、撮像装置１０は上述の第１〜第６の実施形態の撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。
撮像システムは、さらに信号処理部１００７、タイミング発生部１００８、全体制御・演算部１００９、メモリ部１０１０、記憶媒体制御インターフェース（Ｉ／Ｆ）部１０１１、記録媒体１０１２、外部Ｉ／Ｆ部１０１３を有する。信号処理部１００７は、撮像装置１０より出力された撮像データに各種のノイズ補正、データ圧縮等の処理を行う。タイミング発生部１００８は、撮像装置１０及び信号処理部１００７に、各種タイミング信号を出力する。全体制御・演算部１００９はデジタルスチルカメラ全体を制御する。メモリ部１０１０は画像データを一時的に記憶する。記憶媒体制御Ｉ／Ｆ部１０１１は記録媒体１０１２に記録又は読み出しを行うためのＩ／Ｆ部である。記録媒体１０１２は、撮像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体又は撮像システムに内蔵された記録媒体である。そして、外部Ｉ／Ｆ部１０１３は外部コンピュータ等と通信するためのインターフェース部である。
タイミング信号は撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１０と、撮像装置１０から出力された撮像信号を処理する信号処理部（信号処理装置）１００７とを有すればよい。
また、信号処理部１００７は、第１のＰＤ２０１等で生じた電荷に基づく信号と、第２のＰＤ２０２等で生じた電荷に基づく信号とを処理し、撮像装置１０から被写体までの距離情報を取得するように構成されてもよい。
本実施形態の撮像システムは、撮像装置１０として、第１〜第６の実施形態の撮像装置を含む。したがって、本実施形態によれば、画質が向上した撮像システムを提供することができる。
１０ 撮像装置
１１ 画素領域
１００ 画素
２０１、２０２ 光電変換部（ＰＤ）
２０３、２０４ 電荷保持部（ＭＥＭ）
２１５ 集光部（マイクロレンズ）
Ｖａ 第２のポテンシャル障壁の高さ
Ｖｂ 第１のポテンシャル障壁の高さ

Claims (12)

  1. 入射された光量に応じた電荷を生成する複数の光電変換部と、
    前記複数の光電変換部に対応して設けられ、前記複数の光電変換部で生成された電荷を保持する第１半導体領域を有する複数の電荷保持部と、
    前記複数の光電変換部に共有されて設けられ、入射光を前記光電変換部に導く集光部とをそれぞれが含む複数の画素が行列状に配置された画素領域を有し、
    複数の前記第１半導体領域のうち、同一の画素に含まれ、隣り合って配された複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第２半導体領域が形成され、
    複数の前記第１半導体領域のうち、異なる画素に含まれ、隣り合って配された複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第３半導体領域が形成され、
    前記第１半導体領域と同じ深さにおいて、前記第２半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低い
    ことを特徴とする撮像装置。
  2. 入射された光量に応じた電荷を生成する複数の光電変換部と、
    前記複数の光電変換部に対応して設けられ、前記複数の光電変換部で生成された電荷を保持する第１半導体領域を有する複数の電荷保持部と、
    前記複数の光電変換部に共有されて設けられ、入射光を前記光電変換部に導く集光部とをそれぞれが含む複数の画素が行列状に配置された画素領域を有し、
    複数の前記電荷保持部のうち、同一の画素に含まれ、各々が隣り合って配された複数の前記電荷保持部に含まれる、複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第２半導体領域を有し、複数の前記電荷保持部どうしを分離する第１分離部が形成され、
    複数の前記電荷保持部のうち、異なる画素に含まれ、各々が隣り合って配された複数の前記電荷保持部に含まれる、複数の前記第１半導体領域の間には、前記第１半導体領域と異なる導電型を有する第３半導体領域を有し、前記複数の電荷保持部どうしを分離する第２分離部が形成され、
    前記第２半導体領域の不純物濃度は、前記第３半導体領域の不純物濃度よりも低い
    ことを特徴とする撮像装置。
  3. 同一の画素に含まれる２つの前記第１半導体領域の間の第１のポテンシャル障壁の高さＶｂが、それぞれ異なる画素に含まれる２つの前記第１半導体領域の間の第２のポテンシャル障壁の高さＶａよりも小さいことを特徴とする請求項１又は２に記載の撮像装置。
  4. 同一の画素に含まれる２つの前記第１半導体領域の間の第１のポテンシャル障壁の高さＶｂが、前記光電変換部の空乏化電圧と前記電荷保持部の空乏化電圧の差ΔＶｄｅｐよりも小さいことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
  5. 前記光電変換部の空乏化電圧と前記電荷保持部の空乏化電圧の差ΔＶｄｅｐが、それぞれ異なる画素に含まれる２つの前記第１半導体領域の間の第２のポテンシャル障壁の高さＶａよりも小さいことを特徴とする請求項４に記載の撮像装置。
  6. 同一の画素に含まれる２つの前記光電変換部の間の第３のポテンシャル障壁の高さＶｄが、それぞれ異なる画素に含まれる２つの前記光電変換部の間の第４のポテンシャル障壁の高さＶｃよりも小さいことを特徴とする請求項１乃至５のいずれか１項に記載の撮像装置。
  7. 入射された光量に応じた電荷を生成する複数の光電変換部と、
    前記複数の光電変換部に対応して設けられ、前記複数の光電変換部で生成された電荷を保持する複数の電荷保持部と、
    前記複数の光電変換部に共有されて設けられ、入射光を前記光電変換部に導く集光部と
    をそれぞれが含む複数の画素が行列状に配置された画素領域を有し、
    同一の画素に含まれる２つの前記電荷保持部の間の第１のポテンシャル障壁の高さＶｂが、前記光電変換部の空乏化電圧と前記電荷保持部の空乏化電圧の差ΔＶｄｅｐよりも小さい
    ことを特徴とする撮像装置。
  8. 同一の画素に含まれる２つの前記光電変換部の間の第３のポテンシャル障壁の高さＶｄが、それぞれ異なる画素に含まれる２つの前記光電変換部の間の第４のポテンシャル障壁の高さＶｃよりも小さいことを特徴とする請求項７に記載の撮像装置。
  9. 前記第１のポテンシャル障壁の高さＶｂが、同一の画素に含まれる２つの前記光電変換部の間の第３のポテンシャル障壁の高さＶｄよりも大きいことを特徴とする請求項７又は８に記載の撮像装置。
  10. 前記複数の画素のそれぞれは、前記電荷保持部で保持された電荷が転送されるフローティングディフュージョンを有することを特徴とする請求項１乃至９のいずれか１項に記載の撮像装置。
  11. 請求項１乃至１０のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力された信号を処理する信号処理装置と
    を備えることを特徴とする撮像システム。
  12. 前記信号処理装置は、前記撮像装置から出力される、前記複数の光電変換部のうちの第１の光電変換部で生成された電荷に基づく信号と、前記複数の光電変換部のうちの第２の光電変換部で生成された電荷に基づく信号とを処理することにより、前記撮像装置から被写体までの距離情報を取得することを特徴とする請求項１１に記載の撮像システム。
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