JP4854216B2 - 撮像装置および撮像システム - Google Patents

Description

本発明は、ポテンシャル障壁領域を有する撮像装置に関する。

画素内に増幅素子を有するＭＯＳ型撮像装置は、ＣＣＤ型撮像装置に比べて消費電力が小さく、駆動電圧も低い。更に、ＭＯＳ型撮像装置は、汎用の半導体製造プロセスで製造されるためにコスト面で有利である。

特許文献１、２には、ＭＯＳ型撮像装置において、画素からそれに隣接する画素に対して電荷が漏れることを防止する技術が開示されている。

特許文献１には、Ｎ型シリコン基板の上に高濃度のＰ型半導体領域が配置され、該Ｐ型半導体領域の上にフォトダイオードのカソードとしてのＮ型エピタキシャル層が配置され、該Ｎ型エピタキシャル層中に該Ｐ型半導体領域に接するように分離領域（ポテンシャルバリア）が配置され、該分離領域の上にＰ型ウエルが配置された構成が開示されている。ここで、分離領域（ポテンシャルバリア）及びＰ型ウエルは、フィールド酸化膜の下及び転送ゲートの下に配置されている。

特許文献２には、転送ゲートの下方に、深いチャネルストップ領域を有する構成が開示されている。

また、特許文献３には、所定深さ位置のＰウエルと素子分離領域下に設けられたＰウエルによって光電変換素子が囲まれている構成が開示されている。
特開２００４―１９３５４７号公報 特開２００３−０６９００５号公報 特開２００１−０５３２６０号公報

特許文献１、２に記載された撮像装置では、転送ゲートの下方に、ポテンシャル障壁を形成する分離領域又はチャネルストップ領域が配置されているために、それらが転送トランジスタのチャネルやフォトダイオードの空乏領域に影響を与える。したがって、分離領域又はチャネルストップ領域の不純物濃度分布は、隣接画素への電荷の漏れを防止のほか、転送トランジスタのチャネルやフォトダイオードの空乏領域を考慮して決定されなければならず、設計の自由度が低い。そのため、特許文献１、２に記載された撮像装置では、隣接画素への電荷の漏れを高いレベルで防止するポテンシャル障壁を形成することが難しい。

また、特許文献３に記載された撮像装置では、素子分離領域下に設けられたＰウエルが、単一のイオン注入工程で形成されており、感度を向上させるために光電変換素子を基板深部まで形成した場合に、ポテンシャル障壁としての特性が充分でない場合がある。深さ方向に濃度ピークを有するＰ型半導体領域を基板の深い位置に形成した場合には、特にこの傾向が顕著になる。
分離特性が充分なものとなる様に設計した場合には、横方向にポテンシャル障壁領域が広がってしまうために、画素領域の光電変換部やトランジスタの特性に影響がでることも考えられる。

本発明は、上記の課題認識を基礎としてなされたものであり、隣接画素への電荷の漏れを高いレベルで低減することができる構造を提供することを目的とする。

本発明の第１の側面に係る撮像装置は、半導体基板と、前記半導体基板に形成された信号電荷と同導電型である第１導電型の第１の半導体領域、及び、前記第１の半導体領域よりも前記半導体基板の深部に形成された第２導電型の第２の半導体領域を含んで構成された光電変換部と、前記光電変換部で生成された電荷が転送される転送領域と、前記光電変換部及び前記転送領域を含む領域を取り囲む素子分離領域と、前記第２の半導体領域を貫通し又は前記第２の半導体領域と接触するように前記素子分離領域の下方に配置されて、前記第２の半導体領域と共に、前記領域の少なくとも一部を取り囲む第２導電型のポテンシャル障壁領域と、を備え、前記第１の半導体領域が前記転送領域の下に広がっており、前記ポテンシャル障壁領域が、重ねて配置された複数の障壁領域で構成され、深い位置に形成される障壁領域ほど第２導電型の不純物濃度が高い。

本発明の第２の側面に係る撮像装置は、半導体基板に形成された第１及び第２画素を有する撮像装置であって、前記第１及び第２画素は、各々、信号電荷と同導電型である第１導電型の第１の半導体領域、及び、前記第１の半導体領域よりも前記半導体基板の深部に形成された第２導電型の第２の半導体領域を含んで構成された光電変換部と、前記光電変換部で生成された電荷が転送される転送領域とを含み、前記撮像装置は、前記第１画素の転送領域と前記第２画素の光電変換部との間に配置された素子分離領域と、前記第２の半導体領域を貫通し又は前記第２の半導体領域と接触するように前記素子分離領域の下方に配置されたポテンシャル障壁領域と、を有し、前記第１の半導体領域が前記転送領域の下に広がっており、前記ポテンシャル障壁領域が、重ねて配置された複数の障壁領域で構成され、深い位置に形成される障壁領域ほど第２導電型の不純物濃度が高い。

本発明の第３の側面に係る撮像システムは、上記の第１乃至第２の側面に係る撮像装置と、前記撮像装置の撮像面に像を形成する光学系と、前記撮像装置から出力される信号を処理する信号処理回路とを備える。

本発明によれば、隣接画素への電荷の漏れを高いレベルで低減することができる構造を提供することができる。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

（画素の回路構成）
図１は、本発明の好適な実施形態の撮像装置（ＭＯＳ型撮像装置）における１つの画素の等価回路図である。なお、撮像装置を構成する画素は、図１に示す例に限定されるものではなく種々の構成を有しうる。

図１に示す画素１０は、フォトダイオード（光電変換部）１００、転送トランジスタ１０１、リセットトランジスタ１０２、増幅トランジスタ１０３、選択トランジスタ１０４、電源線Ｖｃｃ、出力線１０６を含んで構成される。撮像装置の撮像領域には、複数の画素１０がマトリックス状に配置される。

フォトダイオード１００は、そのアノードが接地線に接続され、そのカソードが転送トランジスタ１０１のソースに接続されている。転送トランジスタのソースがフォトダイオードのカソードを兼ねることも可能である。転送トランジスタ１０１のドレインがフローティングディフュージョン（転送領域）ＦＤを構成し、そのゲート１０１ｇが転送信号線に接続されている。リセットトランジスタ１０２は、そのドレインが電源線Ｖｃｃに接続され、そのソースがフローティングディフュージョンＦＤを構成し、そのゲート１０２ｇがリセット信号線に接続されている。増幅トランジスタ１０３は、そのドレインが電源線Ｖｃｃに接続され、そのソースが選択トランジスタ１０４のドレインに接続され、そのゲート１０３ｇがフローティングディフュージョンＦＤに接続されている。選択トランジスタ１０４は、そのドレインが増幅トランジスタ１０３のソースに接続され、そのソースが出力線１０６に接続され、そのゲート１０４ｇが垂直選択回路（不図示）によって駆動される垂直選択線に接続されている。

（第１実施形態）
図２は、本発明の第１実施形態の撮像装置における撮像領域の一部を示す断面図である。図２には、２画素分のフォトダイオード１００と転送トランジスタ１０１が示されている。画素１０を構成するリセットトランジスタ１０２、増幅トランジスタ１０３、選択トランジスタ１０４は、図２において手前側又は奥側に配置されうる。ここでは、２つの画素１０を第１画素１２、第２画素１４として説明する。

図２において、３０１はｎ型（第１導電型）シリコン基板、３０２はｎ型半導体領域、３０９は埋め込みｐ型（第２導電型）半導体領域、３０３は転送トランジスタ（ＭＯＳトランジスタ）１０１のゲート電極（転送電極）である。ｎ型半導体領域３０２は、ｎ型シリコン基板３０１上にエピタキシャル成長によって形成されてもよいし、ｎ型基板中にイオンを注入することによってウエルとして形成されてもよい。

３０４は信号電荷を蓄積するためのｎ型蓄積領域、３０５は表面ｐ型領域である。３０２、３０４は信号電荷と同導電型の半導体領域となっており、信号電荷である電子に対してポテンシャルの低い領域となっている。そのため、電荷は、これら領域中を移動し、最終的には半導体領域３０４に蓄積されることになる。埋め込みｐ型半導体領域３０９とｎ型半導体領域３０２によってフォトダイオード１００が構成されうる。図２に示す実施形態では、フォトダイオード１００は、ｎ型半導体領域３０２で発生する電子を収集し蓄積するｎ型蓄積領域３０４と、フォトダイオード１００を埋め込み構造とするための表面ｐ型領域３０５を有するが、これらは必ずしも必要ではない。ｎ型蓄積領域３０４は、フォトダイオード１００における光電変換によって発生する電荷を効率的に収集することに寄与する。表面ｐ型領域３０５は、暗電流の低減に寄与する。

３０６は素子分離のための素子分離領域（ＬＯＣＯＳ酸化膜）、３０７は信号電荷蓄積領域３０４から電荷が転送されるフローティングディフュージョン（転送領域）ＦＤを形成する高濃度のｎ型半導体領域、３０８は転送トランジスタ１０１のゲート絶縁膜である。

なお、ここでは、材料基板である基板３０１を「基板」と表現しているが、このような材料基板が処理されて、例えば、1又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。

フォトダイオード１００で発生した電荷は、ｎ型蓄積領域３０４に蓄積され、転送電極３０３下に形成されるチャネルを介してフローティングディフュージョン（ＦＤ）３０７に転送される。３１２は素子分離領域（ＬＯＣＯＳ酸化膜）３０６の下に形成されるチャネルストップ領域である。３１０（３１０ａ、３１０ｂ、３１０ｃ）は、隣接する画素の間に配置されてポテンシャル障壁を形成するｐ型分離領域（ｐ型ポテンシャル障壁領域）であり、複数回のイオン注入工程によって異なる深さに形成された複数の障壁領域３１０ａ、３１０ｂ、３１０ｃで構成されている。これによって、隣接画素への漏れこみを高いレベルで低減することが可能となる。この実施形態では、ｐ型分離領域３１０は、ｐ型分離領域３１０の上端とチャネルストッパ領域３１２の下端との間にｎ型半導体領域３０２が介在するように配置されている。

ポテンシャル障壁を形成するｐ型分離領域３１０は、第１画素１２のフローティングディフュージョン（ＦＤ）３０７と第２画素１４のフォトダイオード１００（埋め込みｐ型半導体領域３０９、ｎ型半導体領域３０２）との間に配置された素子分離領域３０６及びチャネルストップ領域３１２の下に配置されている。図２に示す２画素分の構造は、繰り返して配列されるので、ｐ型分離領域３１０は、例えば、第１画素１２の左側の画素（不図示）のフローティングディフュージョン（ＦＤ）と第１画素１２のフォトダイオード１００（埋め込みｐ型半導体領域３０９、ｎ型半導体領域３０２）との間に配置された素子分離領域３０６及びチャネルストップ領域３１２の下にも配置される。

他の観点から表現すると、ｐ型分離領域３１０は、複数回のイオン注入をそれぞれ異なる深さに行うことによって形成されており、フォトダイオード１００及びフローティングディフュージョン（ＦＤ）３０７を含んで構成される画素において、フォトダイオード１００及びフローティングディフュージョン（ＦＤ）３０７を含む画素領域の少なくとも一部（好ましくは、全周）を取り囲むように配置された素子分離領域３０６及びチャネルストップ領域３１２の下に配置されて、該画素領域の少なくとも一部を取り囲む。

このような構成によれば、ｐ型分離領域３１０が転送トランジスタ１０１（転送ゲート３０３）の動作条件やフォトダイオード１００の空乏領域に与える影響が小さいために、ｐ型分離領域３１０の濃度設計の自由度が向上する。一方、特許文献１、２に記載された構造では、転送ゲートの下方に分離領域又はチャネルストップ領域が配置されているために、それらが転送トランジスタのチャネルやフォトダイオードの空乏領域に影響を与える。また、特許文献３に記載された構造では、充分なポテンシャル障壁を形成するのが困難である。

転送ゲート３０３の下方には、典型的には、フォトダイオード１００の一部を構成するｎ型半導体領域３０２が広がる。

ｐ型分離領域３１０は、チャネルストップ領域３１２の下端から下方に延びて高濃度の埋め込みｐ型半導体領域３０９を貫通するように構成されうる。

図３は、図２に示す構造における不純物濃度分布を示す図であり、実線は図２のＢＢ’におけるｐ型分離領域３１０の不純物濃度分布、破線は図２のＡＡ’におけるフォトダイオードの不純物濃度分布を示している。図４は、図２に示す構造におけるアクセプタ濃度分布を示す図であり、実線は図２のＢＢ’におけるｐ型分離領域３１０のアクセプタ濃度分布、破線は図２のＡＡ’におけるフォトダイオードのアクセプタ濃度分布を示している。図５は、図２のＣＣ’におけるアクセプタ濃度分布を示す図である。

図３、図４に例示的に示すように、ｐ型分離領域３１０は、複数のｐ型分離領域（障壁領域）３１０ａ、３１０ｂ、３１０ｃを縦方向（深さ方向）に重ねて形成されうる。ここで、複数のｐ型分離領域３１０ａ、３１０ｂ、３１０ｃは、深い位置に形成されるものほどｐ型不純物濃度が高いことが好ましい。このような不純物分布によれば、基板３０１側への信号電荷（電子）の流出を低減することができる。

図３、図４に例示的に示すように、高濃度の埋め込みｐ型半導体領域３０９の濃度が極大値となる深さαにおいて、ＢＢ’における不純物濃度がＡＡ’における不純物濃度よりも大きいことが好ましい。例えば、深さαにおいて、ＢＢ’における不純物濃度がＡＡ’における不純物濃度の３倍以上の値を有することが好ましい。

このような不純物濃度分布によれば、ｐ型半導体領域３０９の濃度ピーク付近で発生した電子がｐ型半導体領域３０９の電位勾配をつたって隣接画素へ漏れ込むことが、分離領域３１０が形成するポテンシャル障壁によって抑制される。電子が隣接画素に漏れ込むことをより効果的に抑制するためには、ｐ型分離領域３１０が高濃度の埋め込みｐ型半導体領域３０９を貫通していることが好ましい。

図３、図４に例示される不純物濃度分布では、深さα又はその近傍において、ＡＡ’における不純物濃度分布とＢＢ’における不純物濃度分布が共に極大値を有する。しかしながら、図６に例示的に示すように、ｐ型分離領域３１０は、深さαよりも深い位置に極大値を有してもよい。ここで、図６は、図２に示す構造におけるアクセプタ濃度分布を示す図であり、実線は図２のＢＢ’におけるｐ型分離領域３１０のアクセプタ濃度分布、破線は図２のＡＡ’におけるフォトダイオードのアクセプタ濃度分布を示している。図７は、図６に対応する、図２のＣＣ’におけるアクセプタ濃度分布を示す図である。

前述のように、埋め込みｐ型半導体領域３０９の濃度が極大値となる深さαにおいて、ＢＢ’における不純物濃度がＡＡ’における不純物濃度の３倍以上の値を有することが好ましい。更に、他の深さにおいても、ＢＢ’におけるｐ型分離領域３１０の不純物濃度がＡＡ’におけるｐ型不純物濃度の３倍以上の値を有することが好ましい。

（第２実施形態）
図８は、本発明の第２実施形態の撮像装置の撮像領域の一部を示す断面図である。図８には、２画素分のフォトダイオード１００と転送トランジスタ１０１が示されている。画素１０を構成するリセットトランジスタ１０２、増幅トランジスタ１０３、選択トランジスタ１０４は、図８において手前側又は奥側に配置されうる。ここでは、２つの画素１０を第１画素１２、第２画素１４として説明する。

図８において、４０１はｎ型（第１導電型）シリコン基板、４０２はｎ型半導体領域、４０９は埋め込みｐ型（第２導電型）半導体領域、４０３は転送トランジスタ（ＭＯＳトランジスタ）１０１のゲート電極（転送電極）である。ｎ型半導体領域４０２は、ｎ型シリコン基板４０１上にエピタキシャル成長によって形成されてもよいし、基板中にイオンを注入することによってウエルとして形成されてもよい。

４０４はｎ型蓄積領域、４０５は表面ｐ型領域である。埋め込みｐ型半導体領域４０９とｎ型半導体領域４０２によってフォトダイオード１００が構成されうる。図８に示す実施形態では、フォトダイオード１００は、ｎ型半導体領域４０２で発生する電子を収集し蓄積するｎ型蓄積領域４０４と、フォトダイオード１００を埋め込み構造とするための表面ｐ型領域４０５を有するが、これらは必ずしも必要ではない。ｎ型蓄積領域４０４は、フォトダイオード１００における光電変換によって発生する電荷を効率的に収集することに寄与する。表面ｐ型領域４０５は、暗電流の低減に寄与する。

４０６は素子分離のための素子分離領域（ＬＯＣＯＳ酸化膜）、４０７は信号電荷蓄積領域４０４から電荷が転送されるフローティングディフュージョン（転送領域）ＦＤを形成する高濃度のｎ型半導体領域、４０８は転送トランジスタ１０１のゲート絶縁膜である。

なお、ここでは、材料基板である基板４０１を「基板」と表現しているが、このような材料基板が処理されて、例えば、1又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。

フォトダイオード１００で発生した電荷は、ｎ型蓄積領域４０４に蓄積され、転送電極４０３下に形成されるチャネルを介してフローティングディフュージョン（ＦＤ）４０７に転送される。４１２は素子分離領域（ＬＯＣＯＳ酸化膜）４０６の下に形成されるチャネルストップ領域である。４１０（４１０ａ、４１０ｂ、４１０ｃ、４１０ｄ）は、隣接する画素の間に配置されてポテンシャル障壁を形成するｐ型分離領域（ｐ型ポテンシャル障壁領域）である。この実施形態では、ｐ型分離領域４１０は、ｐ型分離領域４１０の上端がチャネルストッパ領域４１２の下端に接触するように配置されている。

ポテンシャル障壁を形成するｐ型分離領域４１０は、第１画素１２のフローティングディフュージョン（ＦＤ）４０７と第２画素１４のフォトダイオード１００（埋め込みｐ型半導体領域４０９、ｎ型半導体領域４０２）との間に配置された素子分離領域４０６及びチャネルストップ領域４１２の下に配置されている。ｐ型分離領域４１０は、複数回のイオン注入をそれぞれ異なる深さに行うことによって形成される。図８に示す２画素分の構造は、繰り返して配列されるので、ｐ型分離領域４１０は、例えば、第１画素１２の左側の画素（不図示）のフローティングディフュージョン（ＦＤ）と第１画素１２のフォトダイオード１００（埋め込みｐ型半導体領域４０９、ｎ型半導体領域４０２）との間に配置された素子分離領域４０６及びチャネルストップ領域４１２の下にも配置される。

他の観点から表現すると、ｐ型分離領域４１０は、複数回のイオン注入をそれぞれ異なる深さに行うことによって形成されており、フォトダイオード１００及びフローティングディフュージョン（ＦＤ）４０７を含んで構成される画素において、フォトダイオード１００及びフローティングディフュージョン（ＦＤ）４０７を含む画素領域の少なくとも一部（好ましくは、全周）を取り囲むように配置された素子分離領域４０６及びチャネルストップ領域４１２の下に配置されて、該画素領域の少なくとも一部を取り囲む。

このような構成によれば、ｐ型分離領域４１０が転送トランジスタ１０１（転送ゲート４０３）の動作条件やフォトダイオード１００の空乏領域に与える影響が小さいために、ｐ型分離領域４１０の濃度設計の自由度が向上する。

転送ゲート４０３の下方には、典型的には、フォトダイオード１００の一部を構成するｎ型半導体領域４０２が広がる。

ｐ型分離領域４１０は、チャネルストップ領域３１２の下端から下方に延びて高濃度の埋め込みｐ型半導体領域４０９を貫通するように構成されうる。

図９は、図８に示す構造における不純物濃度分布を示す図であり、実線は図８のＢＢ’におけるｐ型分離領域４１０の不純物濃度分布、破線は図８のＡＡ’におけるフォトダイオードの不純物濃度分布を示している。図１０は、図８に示す構造におけるアクセプタ濃度分布を示す図であり、実線は図８のＢＢ’におけるｐ型分離領域４１０のアクセプタ濃度分布、破線は図８のＡＡ’におけるフォトダイオードのアクセプタ濃度分布を示している。図１１は、図８のＣＣ’におけるアクセプタ濃度分布を示す図である。

図８〜図１０に例示的に示すように、ｐ型分離領域４１０は、チャネルストップ領域４１２とｐ型半導体領域４０９との間を完全に連結するように配置されることが好ましい。このような構成によれば、チャネルストッパ領域４１２と高濃度のｐ型半導体領域４０９との間の領域を通って信号電荷（電子）が第１画素１２と第２画素１４との間、すなわち、隣接画素間で移動する確率が低減される。

ｐ型分離領域４１０は、複数のｐ型分離領域（障壁領域）４１０ａ、４１０ｂ、４１０ｃ、４１０ｄを縦方向（深さ方向）に重ねて形成される。ここで、複数のｐ型分離領域４１０ａ、４１０ｂ、４１０ｃ、４１０ｄは、深い位置に形成されるものほどｐ型不純物濃度が高いことが好ましい。このような不純物濃度分布によれば、基板４０１側への信号電荷（電子）の流出を低減することができる。複数のｐ型分離領域４１０ａ、４１０ｂ、４１０ｃ、４１０ｄは、例えば、１×１０^１１〜１×１０^１５［／ｃｍ^３］の範囲において、深い位置に形成されるものほどｐ型不純物濃度が高いことが好ましい。

図９、図１０に例示的に示すように、高濃度の埋め込みｐ型半導体領域４０９の濃度が極大値となる深さにおいて、ＢＢ’における不純物濃度がＡＡ’における不純物濃度よりも大きいことが好ましい。例えば、深さαにおいて、ＢＢ’における不純物濃度がＡＡ’における不純物濃度の３倍以上の値を有することが好ましい。

このような不純物濃度分布によれば、ｐ型半導体領域４０９の濃度ピーク付近で発生した電子がｐ型半導体領域４０９の電位勾配をつたって隣接画素への漏れ込むことが、ｐ型分離領域４１０が形成するポテンシャル障壁によって抑制される。電子が隣接画素に漏れ込むことをより効果的に抑制するためには、ｐ型分離領域４１０が埋め込みｐ型半導体領域４０９を貫通していることが好ましい。

以上のように、この実施形態によれば、半導体領域４０２を通して画素間で信号電荷（電子）が移動すること、及び、ｐ型半導体領域４０９の電位勾配をつたって画素間で信号電荷（電子）が移動することがｐ型分離領域４１０によって防止される。

（第３実施形態）
図１２は、本発明の第３実施形態の撮像装置の撮像領域の一部を示す断面図である。図１２には、２画素分のフォトダイオード１００と転送トランジスタ１０１が示されている。画素１０を構成するリセットトランジスタ１０２、増幅トランジスタ１０３、選択トランジスタ１０４は、図１２において手前側又は奥側に配置されうる。ここでは、２つの画素１０を第１画素１２、第２画素１４として説明する。

図１２において、５０１はｎ型（第１導電型）シリコン基板、５０２はｎ型半導体領域、５０９は埋め込みｐ型（第２導電型）半導体領域、５０３は転送トランジスタ（ＭＯＳトランジスタ）のゲート電極（転送電極）である。ｎ型半導体領域５０２は、ｎ型シリコン基板５０１上にエピタキシャル成長によって形成されてもよいし、ｎ型基板中にイオンを注入することによってウエルとして形成されてもよい。

５０４はｎ型蓄積領域、５０５は表面ｐ型領域である。埋め込みｐ型半導体領域５０９とｎ型半導体領域５０２によってフォトダイオード１００が構成されうる。図１２に示す実施形態では、フォトダイオード１００は、ｎ型半導体領域５０２で発生する電子を収集し蓄積する埋め込みｎ型蓄積領域５０４と、フォトダイオード１００を埋め込み構造とするための表面ｐ型領域５０５を有するが、これらは必ずしも必要ではない。ｎ型蓄積領域５０４は、フォトダイオード１００における光電変換によって発生する電荷を効率的に収集することに寄与する。表面ｐ型領域５０５は、暗電流の低減に寄与する。

５０６は素子分離のための素子分離領域（ＬＯＣＯＳ酸化膜）、５０７は信号電荷蓄積領域５０４から電荷が転送されるフローティングディフュージョン（転送領域）ＦＤを形成する高濃度のｎ型半導体領域、５０８は転送トランジスタ１０１のゲート絶縁膜である。

なお、ここでは、材料基板である基板５０１を「基板」と表現しているが、このような材料基板が処理されて、例えば、1又は複数の半導体領域等が形成された状態の部材、又は、一連の製造工程を途中にある部材、又は、一連の製造工程を経た部材を基板と呼ぶこともできる。

フォトダイオード１００で発生した電荷は、ｎ型蓄積領域５０４に蓄積され、転送電極５０３下に形成されるチャネルを介してフローティングディフュージョン（ＦＤ）５０７に転送される。５１２は素子分離領域（ＬＯＣＯＳ酸化膜）５０６の下に形成されるチャネルストップ領域である。５１０（５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ）は、隣接する画素の間に配置されてポテンシャル障壁を形成するｐ型分離領域（ｐ型ポテンシャル障壁領域）である。この実施形態では、ｐ型分離領域５１０は、ｐ型分離領域５１０の上端がチャネルストッパ領域５１２の下端に接触し、ｐ型分離領域５１０の下端が高濃度の埋め込みｐ型半導体領域５０９に接触するように配置されている。

ポテンシャル障壁を形成するｐ型分離領域５１０は、第１画素１２のフローティングディフュージョン（ＦＤ）５０７と第２画素１４のフォトダイオード１００（埋め込みｐ型半導体領域５０９、ｎ型半導体領域５０２）との間に配置された素子分離領域５０６及びチャネルストップ領域５１２の下に配置されている。ｐ型分離領域５１０は、複数回のイオン注入をそれぞれ異なる深さに行うことによって形成される。図１２に示す２画素分の構造は、繰り返して配列されるので、ｐ型分離領域５１０は、例えば、第１画素１２の左側の画素（不図示）のフローティングディフュージョン（ＦＤ）と第１画素１２のフォトダイオード１００（埋め込みｐ型半導体領域５０９、ｎ型半導体領域５０２）との間に配置された素子分離領域５０６及びチャネルストップ領域５１２の下にも配置される。

他の観点から表現すると、ｐ型分離領域５１０は、複数回のイオン注入をそれぞれ異なる深さに行うことによって形成されており、フォトダイオード１００及びフローティングディフュージョン（ＦＤ）５０７を含んで構成される画素において、フォトダイオード１００及びフローティングディフュージョン（ＦＤ）５０７を含む画素領域の少なくとも一部（好ましくは、全周）を取り囲むように配置された素子分離領域５０６及びチャネルストップ領域５１２の下に配置されて、該画素領域の少なくとも一部を取り囲む。

このような構成によれば、ｐ型分離領域５１０が転送トランジスタ１０１（転送ゲート５０３）の動作条件やフォトダイオード１００の空乏領域に与える影響が小さいために、ｐ型分離領域５１０の濃度設計の自由度が向上する。

転送ゲート５０３の下方には、典型的には、フォトダイオード１００の一部を構成するｎ型半導体領域５０２が広がる。

図１３は、図１２に示す構造における不純物濃度分布を示す図であり、実線は図１２のＢＢ’におけるｐ型分離領域５１０の不純物濃度分布、破線は図１２のＡＡ’におけるフォトダイオードの不純物濃度分布を示している。図１４は、図１２に示す構造におけるアクセプタ濃度分布を示す図であり、実線は図１２のＢＢ’におけるｐ型分離領域４１０のアクセプタ濃度分布、破線は図１２のＡＡ’におけるフォトダイオードのアクセプタ濃度分布を示している。図１５は、図１２のＣＣ’におけるアクセプタ濃度分布を示す図である。

図１２〜図１５に例示的に示すように、ｐ型分離領域５１０は、チャネルストップ領域５１２とｐ型半導体領域５０９との間を完全に連結するように配置されることが好ましい。このような構成によれば、チャネルストップ領域５１２とｐ型半導体領域５０９との間の領域を通って信号電荷（電子）が第１画素１２と第２画素１４との間、すなわち、隣接画素間で移動することが防止される。

ｐ型分離領域５１０は、複数のｐ型分離領域５１０ａ、５１０ｂ、５１０ｃ、５１０ｄを縦方向（深さ方向）に重ねて形成される。

チャネルストップ領域５１２、ｐ型分離領域５１０ａ、５１０ｂ、５１０ｃ、５１０ｄ、埋め込みｐ型半導体領域５０９の不純物（アクセプタ）濃度のピーク値Ｄ［／ｃｍ^３］、及びそのピーク値におけるの深さｔ［μｍ］は、それぞれ次のような範囲で決定されることが好ましい。

（１）チャネルストップ（５１２）
０．２５≦ｔ≦０．３５、１．０×１０^１３≦Ｄ≦１．０×１０^１４
（２）ｐ型分離領域（５１０ａ）
１．０≦ｔ≦１．４、１．０×１０^１１≦Ｄ≦１．０×１０^１２
（３）ｐ型分離領域（５１０ｂ）
１．２≦ｔ≦１．７、１．０×１０^１１≦Ｄ≦１．０×１０^１２
（４）ｐ型分離領域（５１０ｃ）
１．６≦ｔ≦２．０、１．０×１０^１２≦Ｄ≦５．０×１０^１２
（５）ｐ型分離領域（５１０ｄ）
１．８≦ｔ≦２．５、１．０×１０^１２≦Ｄ≦１．０×１０^１３
（６）高濃度の埋め込みｐ型半導体領域（５０９）
２．５≦ｔ≦４．０、１．０×１０^１３≦Ｄ≦１．０×１０^１４
ｐ型分離領域５１０ａ、５１０ｂ、５１０ｃ、５１０ｄの不純物濃度のピーク値は、上記の範囲内において、５１０ｂ＜５１０ａ＜５１０ｃ＜５１０ｄの関係を満たすことが好ましい。このような不純物分布によれば、基板５０１側への信号電荷（電子）の流出を低減することができる。また、ｐ型分離領域５１０ａ、５１０ｂ、５１０ｃ、５１０ｄのうち高濃度の埋め込みｐ型半導体領域５０９に接するｐ型分離領域５１０ｄの不純物濃度を最も高くすることによって、ｐ型半導体領域５０９の濃度ピーク付近で発生した電子がｐ型半導体領域５０９の電位勾配をつたって隣接画素への漏れ込むことが、分離領域５１０ｄが形成するポテンシャル障壁によって抑制される。

（撮像システムへの応用例）
図１６は、第１〜第３実施形態に代表される本発明に係る撮像装置が組み込まれた撮像システム（例えば、デジタルカメラ）の構成例を示す図である。撮影レンズ（光学系）１００２の手前等の適所に、露出（露光時間）を制御するためのシャッター１００１が配置されている。露出は、絞り１００３によっても制御されうる。撮影レンズ１００２は、本発明が適用された撮像装置１００４の撮像面に被写体像を形成する。撮像装置１００４から出力された信号は、信号処理回路１００５で処理され、Ａ／Ｄ変換器１００６によりアナログ信号からデジタル信号に変換される。デジタル信号は、信号処理部１００７で演算処理され、メモリ部１０１０に記録されたり、外部Ｉ／Ｆ１０１３を通して外部の機器に送られたりする。撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７は、タイミング発生部１００８により制御される。システム全体は、全体制御部・演算部１００９により制御される。信号処理部１００７で処理されたデジタル信号（デジタル画像）は、記録媒体制御Ｉ／Ｆ部１０１１によって記録媒体１０１２に記録される。

本発明の好適な実施形態の撮像装置（ＭＯＳ型撮像装置）における１つの画素の等価回路図である。 本発明の第１実施形態の撮像装置における撮像領域の一部を示す断面図である。 図２に示す構造における不純物濃度分布を示す図である。 図２に示す構造におけるアクセプタ濃度分布を示す図である。 図２に示す構造におけるアクセプタ濃度分布を示す図である。 図２に示す構造におけるアクセプタ濃度分布の他の例を示す図である。 図２に示す構造におけるアクセプタ濃度分布の他の例を示す図である。 本発明の第２実施形態の撮像装置の撮像領域の一部を示す断面図である。 図８に示す構造における不純物濃度分布を示す図である。 図８に示す構造におけるアクセプタ濃度分布を示す図である。 図８に示す構造におけるアクセプタ濃度分布を示す図である。 本発明の第２実施形態の撮像装置の撮像領域の一部を示す断面図である。 図１２に示す構造における不純物濃度分布を示す図である。 図１２に示す構造におけるアクセプタ濃度分布を示す図である。 図１２に示す構造におけるアクセプタ濃度分布を示す図である。 第１〜第３実施形態に代表される本発明に係る撮像装置が組み込まれた撮像システム（例えば、デジタルカメラ）の構成例を示す図である。

Claims (7)

1. 半導体基板と、
   前記半導体基板に形成された信号電荷と同導電型である第１導電型の第１の半導体領域、及び、前記第１の半導体領域よりも前記半導体基板の深部に形成された第２導電型の第２の半導体領域を含んで構成された光電変換部と、
   前記光電変換部で生成された電荷が転送される転送領域と、
   前記光電変換部及び前記転送領域を含む領域を取り囲む素子分離領域と、
   前記第２の半導体領域を貫通し又は前記第２の半導体領域と接触するように前記素子分離領域の下方に配置されて、前記第２の半導体領域と共に、前記領域の少なくとも一部を取り囲む第２導電型のポテンシャル障壁領域と、を備え、
   前記第１の半導体領域が前記転送領域の下に広がっており、
   前記ポテンシャル障壁領域が、重ねて配置された複数の障壁領域で構成され、深い位置に形成される障壁領域ほど第２導電型の不純物濃度が高い、
   ことを特徴とする撮像装置。
2. 前記素子分離領域の下にチャネルストップ領域が配置され、
   前記ポテンシャル障壁領域が前記チャネルストップ領域と前記第２の半導体領域との間を前記複数の障壁領域で連結するように配置されている、
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記ポテンシャル障壁領域が前記第２の半導体領域を貫通していることを特徴とする請求項２に記載の撮像装置。
4. 半導体基板に形成された第１及び第２画素を有する撮像装置であって、
   前記第１及び第２画素は、各々、信号電荷と同導電型である第１導電型の第１の半導体領域、及び、前記第１の半導体領域よりも前記半導体基板の深部に形成された第２導電型の第２の半導体領域を含んで構成された光電変換部と、前記光電変換部で生成された電荷が転送される転送領域とを含み、
   前記撮像装置は、
   前記第１画素の転送領域と前記第２画素の光電変換部との間に配置された素子分離領域と、
   前記第２の半導体領域を貫通し又は前記第２の半導体領域と接触するように前記素子分離領域の下方に配置されたポテンシャル障壁領域と、を有し、
   前記第１の半導体領域が前記転送領域の下に広がっており、
   前記ポテンシャル障壁領域が、重ねて配置された複数の障壁領域で構成され、深い位置に形成される障壁領域ほど第２導電型の不純物濃度が高い、
   ことを特徴とする撮像装置。
5. 前記第２の半導体領域が前記第１の半導体領域の下に配置され、
   前記素子分離領域の下にチャネルストップ領域が配置され、
   前記ポテンシャル障壁領域が前記チャネルストップ領域と前記第２の半導体領域との間を前記複数の障壁領域で連結するように配置されている、
   ことを特徴とする請求項４に記載の撮像装置。
6. 前記ポテンシャル障壁領域が前記第２の半導体領域を貫通していることを特徴とする請求項５に記載の撮像装置。
7. 請求項１乃至請求項６のいずれか１項に記載の撮像装置と、
   前記撮像装置の撮像面に像を形成する光学系と、
   前記撮像装置から出力される信号を処理する信号処理回路と、
   を備えることを特徴とする撮像システム。

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