JP4459198B2 - Ｍｏｓ型撮像装置 - Google Patents

Description

本発明は、ＭＯＳ型の撮像装置に関するものであって、特に、ウェル内に形成される電荷蓄積領域がウェルと同一導電型の不純物領域で形成される撮像装置に関するものである。

従来のＭＯＳ型の撮像装置の概略を説明する。まず、ＭＯＳ型の撮像装置は複数の単位画素が一次元状或いは二次元状に配列されたものであり、単位画素は半導体基板上に光電変換により発生した信号電荷を蓄積するための電荷蓄積部及び信号電荷を転送するための転送ゲート、信号電荷を電圧に変換する浮遊拡散部、信号増幅用のＭＯＳトランジスタを有している。ＭＯＳ型撮像装置は単一電源駆動、低消費電力という点でＣＣＤに対して優位となっている。

近年、イメージセンサの益々の多画素化、小画素化に伴い、高感度化が要求されている。そこで、ＭＯＳ型の撮像装置に関して概略以下に示すような高感度化に対応した構造が考案されている。即ち、第一導電型の半導体基板内の第二導電型のウェル領域内に形成された第一導電型の光電変換部兼電荷蓄積部によって光信号に対応した信号電荷を発生し、蓄積する。つまり、画素内で第一導電型が形成された領域で発生した電荷のみが信号として寄与する。

一方、後述する本発明の対象となる構造は、第一導電型の半導体基板内の第一導電型のウェル領域及びウェル領域内に形成された第一導電型の電荷蓄積部によって光信号に対応した信号電荷を発生し、電荷蓄積部に蓄積する。つまり、ウェル領域に入射した光信号によっても信号が得られることによって感度向上を実現する。これは、特に、半導体基板〜デバイス表面までの距離が大きいＭＯＳ型の撮像装置では大きな感度向上が得られる。

一般に、ＭＯＳ型撮像装置は第一導電型の電荷蓄積部上に第二導電型の表面シールド層が形成されている。電荷蓄積部は光電変換によって発生した信号電荷を蓄積する必要があるため、その電圧は正電圧に設定する必要がある。特に、画像劣化の原因となる残像を抑えるためには電荷蓄積部として完全空乏化した構造とする構成を用いる必要があり、この場合には、空乏層が表面シールド層方向にも伸びることになるが、基板表面に達するとリーク電流が増加し、画像劣化の原因となる。

このため、表面シールド層の部分での不純物濃度は最も高く設計する必要がある。電荷蓄積部からの信号電荷の読み出し時には転送ゲートをオン状態にし、ゲート下の電位を高電圧にする必要があるが、高濃度の表面シールド層の製造時における転送ゲート下への熱拡散により、転送ゲートをオン状態にしても図５に破線で示すようにゲート下にポテンシャル障壁ができ、十分な転送を妨げる原因となり得る。図５において、８０１は半導体基板、８０３はウェル領域、８０４は電荷蓄積部、８０５は表面シールド層、８０６はドレイン領域、８０８は転送ゲートを示す。

これを回避するための手段として、従来、例えば、特開２０００−９１５５１号公報に開示されるような手段が採られている（特許文献１参照）。即ち、図６に示すように電荷蓄積部８０４を転送ゲート８０８の下部にまで延在させることにより、十分な転送を可能にしている。なお、図６では図５と同一部分は同一符号を付して説明を省略する。

一方、前述の高感度化に対応した構造では、第一導電型の電荷蓄積部が同じく第一導電型のウェル内に形成されるためウェル領域まで空乏層が伸びる、即ち、完全空乏化させるための印加電圧が高くなりがちである。電荷蓄積部からの信号電荷の読み出し時には転送ゲートをオン状態にし、ゲート下の電位を高電圧にする必要があるが、完全転送読み出しを行うためには電荷蓄積部よりもゲート下の電位が高い電圧になる必要がある。

前述の通り、高感度化に対応した構造では完全空乏化させるための印加電圧が高くなりがちであるため、これを抑えるために電荷蓄積部の不純物濃度は低く設定する必要がある。これにより、特に高感度化に対応した構造の場合には、図７に示すように特にゲート下のポテンシャル障壁（破線で示す）の影響が顕著となり転送経路を妨げることとなるため、もはや十分な転送を行うことが不可能となる。なお、図７において、１０１は半導体基板、１０２は第二導電型領域、１０３は型ウェル領域、１０４は電荷蓄積部、１０５は表面シールド層、１０６は型ドレイン領域、１０７はパンチスルーストッパー領域、１０８は転送ゲート、１０９はゲート酸化膜、１１０は型分離層を示す。
特開２０００−９１５５１号公報

上述のように、特に、ウェル内に形成される電荷蓄積領域がウェルと同一導電型の不純物領域で形成される撮像装置においては、表面シールド層によるポテンシャル障壁に起因する転送特性劣化が問題となる。ＭＯＳ型撮像装置にあっては、単一電源駆動、低消費電力という利点を保ちつつ高い性能を得るためには上記構造において良好な転送特性を得ることが必須となっていた。

本発明は、上記従来の事情に鑑みなされたもので、その目的は、高感度且つ良好な転送特性を有するＭＯＳ型撮像装置を提供することにある。

本発明は、上記目的を達成するため、特に、ウェル内に形成される電荷蓄積領域がウェルと同一導電型の不純物領域で形成される撮像装置において顕著となる表面シールド層によるポテンシャル障壁に起因する転送特性劣化を抑えるために電荷蓄積部の一部を転送ゲート電極の直下であって、且つ、転送ゲート電極下のシリコン−ゲート酸化膜界面から離れた深さに形成する。また、第一導電型半導体領域内の各画素間あるいは素子間を分離する位置に配置された第二導電型の分離層を有し、その分離層は異なる深さに配された半導体領域により構成する、或いは複数回のイオン注入により形成する。

本構造の場合、電荷蓄積領域がウェルと同一導電型の不純物領域で形成されているため、電荷蓄積領域がウェルと異なる導電型の不純物領域で形成されている場合と比較して電荷蓄積部の一部を転送ゲート電極の直下にまで延ばすことの転送特性に対する影響は大である。

また、本構造、即ち、転送ゲート下に電荷蓄積部を潜り込ませる手段として（ポリシリコンゲート規定での斜めイオン注入を行わず）ポリシリコンゲート形成前にマスク規定で転送ゲート電極に対して食い込み、逃がしのほとんどない、即ち、半導体基板に対して垂直に近い角度にて注入を行う。

これは、次のような理由による。特に、画素サイズの小さなセンサに関して、転送ゲート下に電荷蓄積部を潜り込ませる手段としてポリシリコンゲートに対して自己整合的なイオン注入により斜め注入を行う場合には、図８に示すようにマスクとなるレジストに陰れるために電荷蓄積部となる第一導電型の不純物領域が所望の大きさに形成されない。即ち、実際に形成される電荷蓄積部１０４は本来の所望の電荷蓄積部の大きさに対して小さくなる。

そこで、図９に示すようにポリシリコンゲート形成前に半導体基板に対して垂直に近い角度でイオン注入を行う。これにより、所望の大きさの電荷蓄積部と実際の電荷蓄積部の大きさが同じとなる。なお、図８、図９において図７と同一部分は同一符号を付している。

本発明によれば、表面シールド層でのポテンシャル障壁の影響を回避し、転送経路を確保することにより良好な転送特性を得ることができる。また、マスク規定での電荷蓄積部のイオン注入を行うことによりシャドーイングの悪影響を受けず、電荷蓄積部の面積を減少させることなく良好な転送特性が得られる。また、転送ゲート酸化膜−シリコン界面で発生する暗電流成分を電荷蓄積部に取り込まないような構成となるため、信号上での暗電流成分を減少させ得る。

更に、転送ゲートに対して食い込み、逃がしのない注入条件を用いるため、例えば、浮遊拡散部を共通とする画素構成に関して、電荷蓄積部−転送ゲート−浮遊拡散部の位置関係が対称なレイアウト構成であっても１枚の電荷蓄積部形成用のマスクにて形成することが可能である。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は本発明によるＭＯＳ型撮像装置の第１の実施形態を示す断面図である。まず、第一導電型の半導体基板２０１内に一様な第二導電型領域２０２、均一な第一導電型ウェル領域２０３が形成されている。この構造は、第二導電型不純物のイオン注入或いは第一導電型のエピタキシャル成長によって形成されている。また、均一な第一導電型ウェル領域２０３内に第一導電型の電荷蓄積部２０４と電荷蓄積部２０４上に形成された第二導電型の表面シールド層２０５が形成されている。なお、２０９はシリコンゲート酸化膜を示す。

本実施形態では、上述のように顕著となる表面シールド層２０５によるポテンシャル障壁に起因する転送特性劣化を抑えるため、電荷蓄積部２０４の一部が転送ゲート電極２０８の直下であって、且つ、転送ゲート電極２０８下のシリコン−ゲート酸化膜２０９の界面から離れた深さに形成している。

また、転送ゲート２０８下に電荷蓄積部２０４を潜り込ませる手段として（ポリシリコンゲート規定での斜めイオン注入を行わず）、図９で説明したようにポリシリコンゲート形成前にマスク規定で転送ゲート電極２０８に対して食い込み、逃がしのほとんどない、即ち、半導体基板に対して垂直に近い角度にて注入を行う。

本実施形態の図７との違いは、表面シールド層２０５の部分での不純物濃度は最も高く、電荷蓄積部２０４が完全に空乏化した状態において空乏層は基板表面に達しない。これにより、画像劣化の原因となるリーク電流を蓄積しない構造となっている。本構造において、転送ゲート２０８をオン状態にした場合の電荷蓄積部２０４からの信号電荷の転送経路を矢印で示す。

このように表面シールド層２０５でのポテンシャル障壁の影響を回避し転送経路を確保することにより良好な転送特性を得ることができる。また、第一導電型の電荷蓄積部と同じく第一導電型のドレイン領域２０６との導通を防ぐための第二導電型で形成されたパンチスルーストッパー領域２０７を有している。

また、画素間或いは素子間の分離のための第二導電型の分離層２１０を有する。パンチスルーストッパー領域２０７及び画素間、素子間の分離のための第二導電型の分離層２１０は本実施形態では注入エネルギーの異なる３回のイオン注入により形成されているが、本発明は３回に限るものではない。本実施形態では、例えば、１２００ＫｅＶ、５００ＫｅＶ、８０ＫｅＶのエネルギーでイオン注入されている。

（第２の実施形態）
図２は本発明の第２の実施形態を示す断面図である。なお、図２では図１と同一部分には同一符号を付している。第１の実施形態との違いは、電荷蓄積領域に追加でイオン注入されている点である（図中２０４′で示す）。この２０４′は電荷蓄積部２０４と同様に行う。これにより、転送ゲート２０８直下の第一導電型の不純物濃度を濃くすることで表面シールド層２０５でのポテンシャル障壁の影響を受けにくくし、更に良好な転送特性が得られる。その他の構造は図１と同様である。

（第３の実施形態）
図３は本発明の第３の実施形態を示す断面図である。図３では図２と同一部分には同一符号を付している。第２の実施形態との違いは、追加でイオン注入する電荷蓄積領域（２０４′で示す）を、図８で説明した方法を用いて転送ゲートに対して自己整合的なイオン注入により形成する点である。これにより、電荷蓄積部の面積を減少させることなく、且つ、アライメントずれに起因する転送不良を回避した良好な転送特性を得ることが可能である。

（第４の実施形態）
図４は本発明の第４の実施形態を示す断面図である。図４では図１と同一部分には同一符号を付している。第１の実施形態との違いは、電荷蓄積領域２０４は垂直イオン注入であるが、転送ゲート２０８の形成後にイオン注入したものであり、図１〜図３の電荷蓄積部２０４に比べて小さくなっている。また、追加でイオン注入する電荷蓄積領域２０４′は図８で説明した方法を用いて転送ゲート２０８に対して自己整合的なイオン注入により形成した点である。これにより、電荷蓄積部の面積を減少させることなく、且つ、アライメントずれに影響されることのない電荷蓄積部の形成を行うことが可能となる。

本発明の撮像装置の第１の実施形態を示す断面図である。 本発明の第２の実施形態を示す断面図である。 本発明の第３の実施形態を示す断面図である。 本発明の第４の実施形態を示す断面図である。 従来のゲート下のポテンシャル障壁による転送を妨げる様子を示す図である。 図５の課題を解決する従来方法を説明する図である。 従来の高感度化に対応した構造の課題を説明する図である。 ポリシリコンゲートに対して自己整合的なイオン注入により斜め入射を行う場合の電荷蓄積部が所望の大きさに形成されない様子を示す図である。 ポリシリコンゲート形成前に半導体基板に対して垂直に近い角度でイオン注入を行う様子を示す図である。

符号の説明

２０１ 半導体基板
２０２ 一様な第二導電型領域
２０３ ウェル領域
２０４、２０４′ 電荷蓄積部
２０５ 表面シールド層
２０６ ドレイン領域
２０７ パンチスルーストッパー領域
２０８ 転送ゲート
２０９ ゲート酸化膜
２１０ 分離層

Claims (3)

1. 第一導電型半導体領域内に形成された第一導電型半導体からなる電荷蓄積部と、前記電荷蓄積部の一部に接するように前記電荷蓄積部の上に配された第二導電型半導体からなる表面シールド層と、前記電荷蓄積部の電荷を読み出すための転送ゲート電極と、前記転送ゲート電極の前記電荷蓄積部に対して他端に位置した第一導電型半導体からなるドレイン領域とを有するＭＯＳ型撮像装置において、
   前記電荷蓄積部の別の一部は前記転送ゲート電極の直下にあり、且つ、前記転送ゲート電極下のシリコン−ゲート酸化膜界面から離れた深さに配され、
   前記電荷蓄積部と前記ドレイン領域との間かつ前記転送ゲート電極の下に、第二導電型半導体からなるパンチスルーストップ領域が配され、
   前記第一導電型半導体領域内の各画素間あるいは素子間を分離する位置に配置された第二導電型の分離層を有し、
   前記分離層は、互いに異なる深さに配された複数の半導体領域により構成され、
   前記電荷蓄積部が完全空乏した際の空乏層が基板表面に達しないことを特徴とするＭＯＳ型撮像装置。
2. 前記パンチスルーストップ領域の下に、前記分離層が配されていることを特徴とする請求項１に記載のＭＯＳ型撮像装置。
3. 第一導電型半導体領域内に形成された第一導電型半導体からなる電荷蓄積部と、前記電荷蓄積部の一部に接するように前記電荷蓄積部の上に配された第二導電型半導体からなる表面シールド層と、前記電荷蓄積部の電荷を読み出すための転送ゲート電極と、前記転送ゲート電極の前記電荷蓄積部に対して他端に位置した第一導電型半導体からなるドレイン領域とを有するＭＯＳ型撮像装置において、
   前記電荷蓄積部の別の一部は前記転送ゲート電極の直下にあり、且つ、前記転送ゲート電極下のシリコン−ゲート酸化膜界面から離れた深さに配され、
   前記電荷蓄積部と前記ドレイン領域との間かつ前記転送ゲート電極の下に、第二導電型半導体からなるパンチスルーストップ領域が配され、
   前記第一導電型半導体領域内の各画素間あるいは素子間を分離する位置に配置された第二導電型の分離層を有し、
   前記分離層は複数回のイオン注入により互いに異なる深さに形成された複数の半導体領域であり、
   前記電荷蓄積部が完全空乏した際の空乏層が基板表面に達しないことを特徴とするＭＯＳ型撮像装置。