JP2008218756A - 光電変換装置及び撮像システム - Google Patents
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Abstract
【課題】出力信号に対する1/fノイズの影響を低減できる光電変換装置及び撮像システムを提供する。
【解決手段】本発明の第1側面に係る光電変換装置は、光電変換部と、第1濃度で第1導電型の不純物がドーピングされた第1半導体領域と、前記光電変換部と前記第1半導体領域との間に配され、前記光電変換部で生成された前記第1導電型の電荷を前記第1半導体領域に転送する電荷転送部と、前記第1半導体領域の周辺に配され、前記第1濃度より低い第2濃度で前記第1導電型の不純物がドーピングされて形成された第2半導体領域とを備え、前記第2半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化することを特徴とする。
【選択図】図1
【解決手段】本発明の第1側面に係る光電変換装置は、光電変換部と、第1濃度で第1導電型の不純物がドーピングされた第1半導体領域と、前記光電変換部と前記第1半導体領域との間に配され、前記光電変換部で生成された前記第1導電型の電荷を前記第1半導体領域に転送する電荷転送部と、前記第1半導体領域の周辺に配され、前記第1濃度より低い第2濃度で前記第1導電型の不純物がドーピングされて形成された第2半導体領域とを備え、前記第2半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化することを特徴とする。
【選択図】図1
Description
本発明は、光電変換装置及び撮像システムに関する。
図4は、光電変換装置1の典型的な回路図である。図4において、PUは単位画素、2は入射光によって発生した信号電荷を蓄積するための光電変換部である。光電変換部2は、例えば、フォトダイオードである。3は、後述のフローティングディフュージョン(以下、FDとする)領域4に保持された第1導電型(N型)の電荷による電圧を増幅する増幅部である。増幅部3は、例えば、増幅用のMOSトランジスタである。4は信号電荷を保持する領域でありMOSトランジスタ3のゲート電極に接続されているFD領域である。5は、光電変換部2に蓄積した信号電荷をFD領域4に転送するための電荷転送部である。電荷転送部5は、例えば、転送用のMOSトランジスタである。6はFD領域4をリセットするためのMOSトランジスタ、7は出力画素を選択するためのMOSトランジスタ、8は電荷転送部5のゲートにパルスを印加し電荷転送動作を制御するための制御線である。9はMOSトランジスタ6のゲートにパルスを印加しリセット動作を制御するための制御線、10はMOSトランジスタ7のゲートにパルスを印加し選択動作を制御するための制御線である。11は、電源配線であって、増幅用MOSトランジスタ3のドレインおよびリセット用MOSトランジスタ6のドレインに接続され、それらに電源電位を供給している。12は選択された画素の増幅信号が出力される出力線、13は定電流源として動作し増幅部3(増幅用MOSトランジスタ)とソースフォロワを形成するMOSトランジスタである。14はMOSトランジスタ13が定電流動作するような電位をMOSトランジスタ13のゲート電極に供給する配線である。
上記の単位画素PUをマトリックス状に配列したものは画素配列を形成する。その画素配列において、出力線12は各列の画素の共通線、制御線8、9、10はそれぞれ各行の画素の共通線となっており、制御線10によって選択された行の画素のみが出力線12に信号を出力する。
次に、光電変換装置1の動作を簡単に説明する。制御線10によって選択用MOSトランジスタがON状態となる行の画素について、まず制御線9にパルスが印加され、FD領域4がリセットされる。増幅用MOSトランジスタ3と定電流用MOSトランジスタ13とでソースフォロワが形成されるから、リセット電位に対応した出力電位が出力線12にあらわれる。次に、制御線8にパルスを印加することによって光電変換部2に蓄積された信号電荷がFD領域4に転送されると、この信号電荷量に応じた電圧分だけFD領域4の電位が変化し、その電位変化分が出力線12にもあらわれる。出力線12にあらわれるリセット電位にはFD領域4をリセットするときのリセットノイズがのっているが、信号電荷量に対応した電位変化分はリセットノイズをふくまない信号である。光電変換装置1では、このリセットノイズを取り除き、信号のみを取り出すための読み出し回路(図示せず)が、出力線12に接続されている。そのような読み出し回路には、クランプ回路によってリセットノイズを除くものがある。あるいは、そのような読み出し回路には、ノイズ信号と光信号とを別々に保持してそれぞれ水平走査の読み出し時に最終段の差動アンプに導くことによってリセットノイズを除くものがある。このようにリセットノイズを除くためのいくつかの構成が提案されているが、本発明とは直接の関係がないので詳しい説明は省略する。
次に、光電変換装置1の典型的な構造断面図を図5に示す。図5において、15は第1導電型の基板領域である。第1導電型は、例えば、N型である。16は第2導電型のウエルである。第2導電型は、第1導電型(N型)と反対導電型であり、例えばP型である。17はウエル16中に形成される第1導電型(N型)の半導体領域、18は第1導電型(N型)の半導体領域17上部に形成される比較的不純物濃度の高い第2導電型(P型)の半導体層である。16、18、及び17で光電変換部2が形成され、半導体領域17には入射光によって発生した信号電荷(電子)が蓄積される。19はFD領域4となる不純物濃度の高い第1導電型(N型)の拡散層領域である。20は半導体領域17に蓄積された信号電荷(電子)を半導体領域19へ転送するためのゲート電極である。17,19,20で電荷転送部5が形成される。21は半導体領域19と接続する配線用金属、22は増幅用のMOSトランジスタのゲート電極である。23、24はそれぞれ前記MOSトランジスタのソース、ドレインとなる不純物濃度の高い第1導電型(N型)の拡散層領域である。22、23、及び24で増幅部3が形成される。25、26はそれぞれソース23、ドレイン24に接続する配線用金属、27は素子分離領域である。素子分離領域27は、例えばLOCOSといわれる素子分離のための厚い酸化膜である。28は、光電変換部2を他の光電変換部(図示せず)と分離するように素子分離領域27の下に配された領域であり、第2導電型(P型)の領域である第3半導体領域である。第3半導体領域28は、例えば、素子分離領域27の下にある第2導電型(P型)のチャンネルストッパーであり、ウエル16と同じ導電性であって、より不純物濃度の高い半導体層で形成される。図5において、半導体領域17に蓄積される信号電荷が転送動作時に半導体領域19に転送される。半導体領域17では、信号電荷が転送された直後に空乏化するように、第1導電型(N型)の不純物濃度が設定されている。また、図4に示すリセット用、選択用、増幅用のMOSトランジスタがいずれも同じ構造をとっているので、図5において図示しないリセット用及び選択用のMOSトランジスタも増幅部3と同様な構造になる。なお、ゲート電極20,22及び配線用金属21,25,26を除く上述の構成要素は、いずれも、半導体基板SBに埋め込み層として形成されている。
以上のような光電変換装置1において、光電変換部2の信号電荷が半導体領域19(FD領域4)へ転送された後に、半導体領域17に信号電荷が残らない構成となるため、光電変換部2より発生する電気的ノイズは無視できる。また、先に述べたように半導体領域19(FD領域4)のリセットノイズが読み出し回路において除去されるため、CMOSセンサのSN比を考える際にリセットノイズの影響は無視できる。
特開平11−112018号公報
特開2004−104116号公報
しかし、図4及び図5に示す光電変換装置1において、ノイズが完全になくなるわけではない。光電変換装置1のノイズには、リセットノイズ以外に、例えば、増幅部3で発生する1/fノイズがある。
本発明の目的は、出力信号に対する1/fノイズの影響を低減できる光電変換装置及び撮像システムを提供することにある。
本発明の第1側面に係る光電変換装置は、光電変換部と、第1濃度で第1導電型の不純物がドーピングされた第1半導体領域と、前記光電変換部と前記第1半導体領域との間に配され、前記光電変換部で生成された前記第1導電型の電荷を前記第1半導体領域に転送する電荷転送部と、前記第1半導体領域の周辺に配され、前記第1濃度より低い第2濃度で前記第1導電型の不純物がドーピングされて形成された第2半導体領域とを備え、前記第2半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化することを特徴とする。
本発明の第2側面に係る撮像システムは、本発明の第1側面に係る光電変換装置と、前記光電変換装置へ光を結像する光学系と、前記光電変換装置からの出力信号を処理して画像データを生成する信号処理部とを備えたことを特徴とする。
本発明によれば、出力信号に対する1/fノイズの影響を低減できる。
本発明の第1実施形態に係る光電変換装置100について、図1を用いて説明する。図1は、本発明の第1実施形態に係る光電変換装置100の構造断面図である。以下では、図5に示される光電変換装置1と異なる部分を中心に説明する。
光電変換装置100は、第1半導体領域129、電荷転送部105、第2半導体領域130、及び増幅部103を備える点で、光電変換装置1(図5参照)と異なる。
第1半導体領域129は、第1濃度で第1導電型(N型)の不純物がドーピングされ、第1導電型(N型)の電荷を保持する。第1濃度は、配線用金属21と電気的な接続を確立するのに必要な値以上の濃度である。
電荷転送部105は、第1半導体領域129、第2半導体領域130、半導体領域17、及びゲート電極20で形成される。電荷転送部105は、光電変換部2と第1半導体領域129との間に配され、光電変換部2で生成された第1導電型(N型)の電荷を第1半導体領域129に転送する。
第2半導体領域130は、第1半導体領域129の周辺に配され、第1濃度より小さい第2濃度で第1導電型(N型)の不純物がドーピングされて形成されている。また、第2半導体領域130は、第1半導体領域129と増幅部103との間に配されており、第1半導体領域129と第3半導体領域28との間に配されている。第3半導体領域28は、光電変換部2を他の光電変換部(図示せず)と分離するように素子分離領域27の下に配された領域であり、第1導電型と反対導電型である第2導電型(P型)の領域であるである。第2濃度は、ウエル16の不純物濃度、第2半導体領域130のPN接合深さ、動作電圧に依存する。一般のCMOSセンサにおいて、ウエル16の不純物濃度が5×1016/cm3、PN接合深さが約0.3μm、センサ動作によって領域130にかかる逆バイアス電圧(動作電圧)が約2Vである。本発明の光電変換装置100でも、これらの値から何倍もずれることはまずない。よってこれらの値をもとにすると、第2濃度は、例えば、5×1016/cm3以上4×1017/cm3未満の値である。第2半導体領域130は、このような第2濃度で第1導電型(N型)の不純物がドーピングされているので、少なくとも増幅部103が電圧を増幅する際に空乏化する。
ここで、第1半導体領域129及び第2半導体領域130(FD領域104)は、図5における半導体領域19(FD領域4)に相当する。図5に示す半導体領域19(FD領域4)では、FD容量が、第1導電型(N型)の半導体領域19と第2導電型(P型)のウエル領域16や第2導電型(P型)分離領域28とで形成されるPN接合容量を含む。また、FD容量が、第1導電型(N型)の半導体領域19と転送ゲート20およびリセットトランジスタ6のゲートとの容量、FDが接続される増幅部3のゲートとそのソースおよびドレインとの容量、およびFDと接続する配線用金属21の寄生容量を含む。それらの容量の合計が概ね半導体領域19のFD容量となる。
それに対して、図1に示す本発明の第1実施形態における第1半導体領域129及び第2半導体領域130によれば、上記FD容量に寄与する半導体領域は、金属との接合近傍の不純物濃度の濃い半導体部分を除いて空乏化する構造となっている。このため、FD容量に寄与する要素の中で、PN接合容量、第1半導体領域129とゲート20との容量、増幅部103のゲート電極22と第1ドレイン領域133との間の容量が、図5に示す構造に比べて低減された構造となっている。
増幅部103は、第1ソース領域131、第2ソース領域132、第1ドレイン領域133、第2ドレイン領域134、及びゲート電極22で形成される。増幅部103は、第1半導体領域129により保持された第1導電型(N型)の電荷による電圧がゲート電極22に入力され、その電圧を増幅する。増幅部103は、第1ソース領域131、第2ソース領域132、第1ドレイン領域133、及び第2ドレイン領域134を備える点で、増幅部3(図5参照)と異なる。
第1ソース領域131は、第1濃度で第1導電型(N型)の不純物がドーピングされ、第1導電型(N型)の電荷を保持する。第1濃度は、配線用金属25と電気的な接続を確立するのに必要な値以上の濃度である。
第2ソース領域132は、第1ソース領域131の周辺に配され、第1濃度より小さい第2濃度で第1導電型(N型)の不純物がドーピングされて形成されている。また、第2ソース領域132は、第1ソース領域131と第3半導体領域28との間に配されている。第2濃度は、ウエル16の不純物濃度、第2半導体領域130のPN接合深さ、動作電圧に依存する。一般のCMOSセンサにおいて、ウエル16の不純物濃度が5×1016/cm3、PN接合深さが約0.3μm、センサ動作によって領域130にかかる逆バイアス電圧(動作電圧)が約2Vである。本発明の光電変換装置100でも、これらの値から何倍もずれることはまずない。よってこれらの値をもとにすると、第2濃度は、例えば、5×1016/cm3以上4×1017/cm3未満の値である。第2ソース領域132は、このような第2濃度で第1導電型(N型)の不純物がドーピングされているので、少なくとも増幅部103が電圧を増幅する際に空乏化する。
第1ドレイン領域133は、第1濃度で第1導電型(N型)の不純物がドーピングされ、第1導電型(N型)の電荷を保持する。第1濃度は、配線用金属26と電気的な接続を確立するのに必要な値以上の濃度である。
第2ドレイン領域134は、第1ドレイン領域133の周辺に配され、第1濃度より小さい第2濃度で第1導電型(N型)の不純物がドーピングされて形成されている。また、第2ドレイン領域134は、第1ドレイン領域133と第3半導体領域28との間に配されている。第2濃度は、ウエル16の不純物濃度、第2半導体領域130のPN接合深さ、動作電圧に依存する。一般のCMOSセンサにおいて、ウエル16の不純物濃度が5×1016/cm3、PN接合深さが約0.3μm、センサ動作によって領域130にかかる逆バイアス電圧(動作電圧)が約2Vである。本発明の光電変換装置100でも、これらの値から何倍もずれることはまずない。よってこれらの値をもとにすると、第2濃度は、例えば、5×1016/cm3以上4×1017/cm3未満の値である。第2ドレイン領域134は、このような第2濃度で第1導電型(N型)の不純物がドーピングされているので、少なくとも増幅部103が電圧を増幅する際に空乏化する。
また、出力線12(図4参照)の容量は、12に接続する選択用MOSトランジスタ7のソース容量と配線容量との和である。大部分の選択用MOSトランジスタ7は選択されないオフ状態であり、オフ状態のMOSトランジスタのゲート電位はLowレベルとなる。これにより、大部分の選択用MOSトランジスタ7のソース容量は、その一部である接合容量及びゲート−ソース間容量が低減されているので、全体として低減されている。このため、出力線12の容量も低減しており、画素の出力の高速化を実現できる。
なお、ゲート電極20,22及び配線用金属21,25,26を除く上述の構成要素は、半導体基板SBに埋め込み層として形成されている。
また、本第1実施形態で、130、132、134の各領域はセンサ動作中常に空乏化している必要はない。たとえば増幅部103(増幅用のMOSトランジスタ)はソースフォロワ動作をする時、一般にそのソース電位よりゲート電位のほうが高く、第2ソース領域132のうちゲート22から第1ソース領域131の間は空乏化しているとは必ずしもいえない。このような部分は画素のMOSトランジスタの一部であって、全体としてみれば画素のFD容量の低減効果は確かである。また第2半導体領域130も隣接するリセット用のMOSトランジスタ、または転送用のMOSトランジスタのゲートがHigh状態の時のように、一時的には空乏化していると必ずしもいえない状態がある。しかし、本発明の本質とは関係ないことは上記の説明から自明であろう。
以上のように、本発明の第1実施形態によれば、図5に示す構造に比べてFD容量を低減できる。FD容量を形成する第1導電型(N型)の半導体領域のうち、配線接続用金属の近傍以外の全域または少なくとも一部を空乏化し、FD容量を低減する。ここで、光電変換装置100において、光電変換部2、第1半導体領域129及び第2半導体領域130(FD領域104)、増幅部103、読み出し回路(図示せず)の順で信号経路が形成される。そして、光電変換部2に蓄積される信号電荷をQs、FD領域104のFD容量をCFDとすると、FD領域104における信号電圧はQs/CFDと表される。このことは、FD領域104での信号変換のゲインが1/CFDに比例することを意味する。よって、FD領域104のFD容量が低減しているので、1/fノイズの主たるノイズ源である増幅部103(増幅用のMOSトランジスタ)に至る前の段階で大きなゲインの信号変換を行うことができる。すなわち、増幅部103で発生する1/fノイズによる影響を受ける前に、FD領域104における電荷から電圧への変換効率を向上して、光信号(電圧)を増幅できる。その結果、出力信号に対する1/fノイズの影響を低減できる。
さらに、出力線の容量が低減されているために、画素の出力の高速化が可能となる。
また、画素の読み出し動作において電流が流れるトランジスタのドレインにおけるゲート近傍が空乏化されているので、ホットキャリアによるトランジスタの劣化を防止でき、トランジスタの信頼性も向上する。
なお、第1導電型がN型、第2導電型がP型である代わりに、第1導電型がP型、第2導電型がN型であってもよい。
次に、本発明の光電変換装置を適用した撮像システムの一例を図2に示す。
撮像システム90は、図2に示すように、主として、光学系、撮像装置86及び信号処理部を備える。光学系は、主として、シャッター91、撮影レンズ92及び絞り93を備える。撮像装置86は、光電変換装置100を含む。信号処理部は、主として、撮像信号処理回路95、A/D変換器96、画像信号処理部97、メモリ部87、外部I/F部89、タイミング発生部98、全体制御・演算部99、記録媒体88及び記録媒体制御I/F部94を備える。なお、信号処理部は、記録媒体88を備えなくても良い。
シャッター91は、光路上において撮影レンズ92の手前に設けられ、露出を制御する。
撮影レンズ92は、入射した光を屈折させて、撮像装置86の光電変換装置100へ被写体の像を結像させる。
絞り93は、光路上において撮影レンズ92と光電変換装置100との間に設けられ、撮影レンズ92を通過後に光電変換装置100へ導かれる光の量を調節する。
撮像装置86の光電変換装置100は、光電変換装置100に結像された被写体の像を画像信号に変換する。撮像装置86は、その画像信号を光電変換装置100から読み出して出力する。
撮像信号処理回路95は、撮像装置86に接続されており、撮像装置86から出力された画像信号(出力信号)を処理する。
A/D変換器96は、撮像信号処理回路95に接続されており、撮像信号処理回路95から出力された処理後の画像信号(アナログ信号)をデジタル信号へ変換する。
画像信号処理部97は、A/D変換器96に接続されており、A/D変換器96から出力された画像信号(デジタル信号)に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部87、外部I/F部89、全体制御・演算部99及び記録媒体制御I/F部94などへ供給される。
メモリ部87は、画像信号処理部97に接続されており、画像信号処理部97から出力された画像データを記憶する。
外部I/F部89は、画像信号処理部97に接続されている。これにより、画像信号処理部97から出力された画像データを、外部I/F部89を介して外部の機器(パソコン等)へ転送する。
タイミング発生部98は、撮像装置86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97に接続されている。これにより、撮像装置86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97へタイミング信号を供給する。そして、撮像装置86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97がタイミング信号に同期して動作する。
全体制御・演算部99は、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94に接続されており、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94を全体的に制御する。
記録媒体88は、記録媒体制御I/F部94に取り外し可能に接続されている。これにより、画像信号処理部97から出力された画像データを、記録媒体制御I/F部94を介して記録媒体88へ記録する。
以上の構成により、光電変換装置100において良好な画像信号が得られれば、良好な画像(画像データ)を得ることができる。
本発明の第2実施形態に係る光電変換装置200について、図3を用いて説明する。図3は、本発明の第2実施形態に係る光電変換装置200の構造断面図である。以下では、第1実施形態と異なる部分を中心に説明する。
光電変換装置200は、基本的な構成は第1実施形態と同様であるが、第2半導体領域230及び第4半導体領域235を備える点で、第1実施形態と異なる。
第2半導体領域230は、第1半導体領域129の周辺に配されいる点は第1実施形態と同様であるが、半導体基板SBの表面近傍に形成されていない点で第1実施形態と異なる。
第4半導体領域235は、電荷転送部205と第1半導体領域129との間に配され、第2導電型(P型)の不純物がドーピングされた領域である。第4半導体領域235は、半導体基板SBの表面近傍に形成されている。
ここで、第1半導体領域129、第2半導体領域230、及び第4半導体領域235は、FD領域204を形成する。このようなFD領域204において、半導体基板SBの表面近傍の部分が空乏化しないので、空乏化していると多く発生する半導体基板SBの表面近傍の部分の暗電流が低減されて、センサ信号への暗電流ノイズを小さく抑えることができる。
一般に、CMOSセンサに特有の問題として、各行で信号の蓄積開始、終了のタイミングが異なるために、動きの速い被写体を撮ると映像が歪むことがあげられている。この問題を解決するために、全画素同一タイミングで、フォトダイオードの信号を遮光されたFD領域に転送し、その後前記転送された信号を行ごとに読み出していくという駆動方法がとられることがある。このとき、本第2実施形態によれば、FD領域の暗電流を抑制することができ、FD領域に転送された信号をその読み出しが行われるまでFD領域に好適に保持することができるので、センサ信号への暗電流ノイズを小さく抑えることができる。
以上のように、本発明の第2実施形態によれば、高SN比、高速読み出し、高い信頼性に加え、暗電流ノイズが低い光電変換装置(イメージセンサ)を実現できる。
なお、増幅用及び選択用のMOSトランジスタのソース(第1ソース領域131、第2ソース領域132)、ドレイン(第1ドレイン領域133、第2ドレイン域134)は、FD領域204と同様な構造をとる必要がない。
また、この第2実施形態で設定されるべき領域132、134の不純物濃度についてはむろん第1実施形態と同様である。領域230については、第2導電型(P型)領域に上下はさまれる形となるので、第1実施形態の約4倍つまり、2×1017/cm3でほぼ完全に空乏化して十分な効果を得ることができる。また、領域230については、1.6×1018/cm3以上だと本発明の効果を得ることができなくなる。
また、単位画素PUは、例えば、図4に示すような4つのMOSトランジスタを含む構成をとる代わりに、リセット用のMOSトランジスタ又は選択用のMOSトランジスタが省かれた構成をとってもよい。そのような構造は、例えば、特開平11−112018又は特開2004−104116に開示されている。
なお、本発明が適用される光電変換装置(CMOSセンサ)において、画素部以外の周辺回路を構成するMOSトランジスタは、画素のMOSトランジスタと同じ構成をとってもよい。あるいは、周辺回路を構成するMOSトランジスタは、画素のMOSトランジスタとは別の、周辺回路に適した構成をとってもよい。
1,100,200 光電変換装置
2 光電変換部
3,103 増幅部
5,105,205 電荷転送部
22 ゲート電極
28 第3半導体領域
129 第1半導体領域
130,230 第2半導体領域
131 第1ソース領域
132 第2ソース領域
235 第4半導体領域
SB 半導体基板
2 光電変換部
3,103 増幅部
5,105,205 電荷転送部
22 ゲート電極
28 第3半導体領域
129 第1半導体領域
130,230 第2半導体領域
131 第1ソース領域
132 第2ソース領域
235 第4半導体領域
SB 半導体基板
Claims (7)
- 光電変換部と、
第1濃度で第1導電型の不純物がドーピングされた第1半導体領域と、
前記光電変換部と前記第1半導体領域との間に配され、前記光電変換部で生成された前記第1導電型の電荷を前記第1半導体領域に転送する電荷転送部と、
前記第1半導体領域の周辺に配され、前記第1濃度より低い第2濃度で前記第1導電型の不純物がドーピングされて形成された第2半導体領域と、
を備え、
前記第2半導体領域は、少なくとも前記増幅部が前記電圧を増幅する際に空乏化する
ことを特徴とする光電変換装置。 - 前記光電変換部を他の光電変換部と分離するように素子分離領域の下に配された領域であり、前記第1導電型と反対導電型である第2導電型の第3半導体領域をさらに備え、
前記第2半導体領域は、前記第1半導体領域と前記第3半導体領域との間に配されている
ことを特徴とする請求項1に記載の光電変換装置。 - 前記電荷転送部と前記第1半導体領域との間に配され、前記第1導電型と反対導電型である第2導電型の不純物がドーピングされた第4半導体領域をさらに備えた
ことを特徴とする請求項1又は2に記載の光電変換装置。 - 前記光電変換部、前記第1半導体領域、前記第2半導体領域、及び前記第4半導体領域が形成される半導体基板をさらに備え、
前記第4半導体領域は、前記半導体基板の表面近傍に形成されている
ことを特徴とする請求項3に記載の光電変換装置。 - 前記第1半導体領域により保持された前記第1導電型の電荷による電圧を増幅する増幅部をさらに備え、
前記第2半導体領域は、前記第1半導体領域と前記増幅部との間に配されている
ことを特徴とする請求項1から4のいずれか1項に記載の光電変換装置。 - 前記増幅部は、
前記第1導電型の電荷による電圧が入力されるゲート電極と、
前記第1濃度で前記第1導電型の不純物がドーピングされ、ソース領域を形成する第1ソース領域と、
前記第1ソース領域の周辺に配され、前記第2濃度で前記第1導電型の不純物がドーピングされて形成されたソース領域を形成する第2ソース領域と、
を含む
ことを特徴とする請求項5に記載の光電変換装置。 - 請求項1から6のいずれか1項に記載の光電変換装置と、
前記光電変換装置へ光を結像する光学系と、
前記光電変換装置からの出力信号を処理して画像データを生成する信号処理部と、
を備えたことを特徴とする撮像システム。
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JP2007054888A JP2008218756A (ja) | 2007-03-05 | 2007-03-05 | 光電変換装置及び撮像システム |
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Publication number | Priority date | Publication date | Assignee | Title |
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