JP2007335978A - 固体撮像装置 - Google Patents

Abstract

【課題】全画素同時の電子シャッタ動作を行うことができる固体撮像装置において、ノイズを一層低減する。
【解決手段】信号処理手段は、ＦＤ３４がリセットされた第１の状態における増幅アンプ３６の第１の出力信号Ｖｄ１と、信号電荷Ｖｓ’を含む電荷が電荷格納部３２からＦＤ３４へ転送された第２の状態における増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１と、ＦＤ３４がリセットされた第３の状態における増幅アンプ３６の第３の出力信号Ｖｄ２と、信号電荷Ｖｓ’を含まない電荷が電荷格納部３２からＦＤ３４へ転送された第４の状態における増幅アンプ３６の第４の出力信号Ｖｎ２＋Ｖｄ２とに基づいて、ノイズ分Ｖｄ１，Ｖｎ１が除去され信号電荷に応じた信号Ｖｓを得る。
【選択図】図８

Description

本発明は、固体撮像装置に関するものである。

近年、ビデオカメラや電子スチルカメラ等が広く一般に普及している。これらのカメラには、ＣＣＤ型や増幅型の固体撮像装置が使用されている。これらの固体撮像装置では、入射光の光量に応じて信号電荷を生成する光電変換部を有する画素が、マトリクス状に複数配置されている。

増幅型の固体撮像装置では、画素の光電変換部にて生成・蓄積された信号電荷を、画素に設けられた増幅部に導き、増幅部で増幅した信号を画素から出力する。そして、増幅型の固体撮像装置には、例えば、増幅部に接合型電界効果トランジスタ（ＪＦＥＴ）を用いた固体撮像装置（特許文献１、２）や、増幅部にＭＯＳトランジスタを用いたＣＭＯＳ型固体撮像装置（特許文献３−５）などが提案されている。

特許文献１−３に開示されている従来の固体撮像装置では、１つの画素毎に、光電変換部及び増幅部と、それらの間において一時的に電荷を蓄積する電荷格納部とが設けられている。そして、このような従来の固体撮像素子では、全画素を同時に露光した後、各光電変換部にて生成された信号電荷を全画素同時に各電荷格納部に転送して一旦蓄積しておき、この信号電荷を所定の読み出しタイミングで順次画素信号に変換するようになっている。これにより、電子シャッタ動作を行ったときの各画素の露光蓄積時間が行毎にずれてしまうこと（いわゆるローリングシャッタ）に起因する画像の歪みを防止することができる。

ところで、ＣＭＯＳ型固体撮像装置は、フローティング拡散領域を有しており、この領域をリセットするたびにリセットノイズが発生する。また、その他の増幅型固体撮像装置においても、各画素で異なる固定パターンノイズが発生する。これらのノイズを除去するため、各垂直信号線にいわゆる相関二重サンプリング回路を有する固体撮像装置が提案されている（例えば、特許文献１−３，５）。
特開平１１−１７７０７６号公報 特開２００４−３３５８８２号公報 特開２００４−１１１５９０号公報 米国特許第５，９８６，２９７号明細書 特開平１−１５４６７８号公報

しかしながら、特許文献１−３に開示されている従来の固体撮像装置では、全画素同時の電子シャッタ動作という著しい利点が得られるが、従来のノイズ低減手法による相関二重サンプリング回路を用いても、必ずしも十分にノイズを低減することができなかった。

本発明は、このような事情に鑑みてなされたもので、画素が電荷格納部を保有することで全画素同時の電子シャッタ動作を行うことができる固体撮像装置において、ノイズを一層低減することができ、これによりＳＮ比の優れた画像を得ることができる固体撮像装置を提供することを目的とする。

本発明者は、更なる研究の結果、画素が電荷格納部を保有することで全画素同時の電子シャッタ動作を行うことができる固体撮像装置においてノイズが比較的大きくなる原因が、前記電荷格納部において信号電荷に対してノイズ電荷（ノイズ成分となる不要電荷）が重畳されてしまうためであることが判明した。そして、このようなノイズ電荷として、次のような３種類の電荷が考えられる。

第１のノイズ電荷は、電荷格納部に直接入射する光によって、電荷格納部において生成された電荷である。このノイズ電荷は、電荷格納部上に電位を印加する電極を配置させたり或いは遮光膜を設けたりすることによって、低減することは可能である。しかし、例えば、電極等の金属薄膜と電荷格納部の間にはシリコン酸化膜が設けられており、上記金属薄膜の端部からこのシリコン酸化膜に入りこむ光が、電荷格納部に直接入射してしまう。したがって、この第１のノイズ電荷の発生を完全に防止することはできない。

また、強い光が光電変換部に入射されると、光電変換部から電荷が漏れ出し、この漏れ出した電荷の一部が、電荷格納部に捕獲される。第２のノイズ電荷は、このような光電変換部から漏れ出して電荷格納部に捕獲された電荷である。

入射光の一部が光電変換部を透過してシリコン基板の深い場所に到達することで、この深い場所で電荷が発生する。この電荷の一部が、ドリフトして電荷格納部に到達する。第３のノイズ電荷は、このようなシリコン基板の深い場所で発生して電荷格納部に到達した電荷である。

本発明は、このように本発明者の研究の結果として新たに判明したノイズ発生原因に基づいてなされたものである。

すなわち、前記課題を解決するため、本発明の第１の態様による固体撮像装置は、入射光に応じた信号電荷を生成して蓄積する光電変換部、前記光電変換部から転送される信号電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素であって、前記電荷格納部及び前記所定部位がそれぞれリセット可能である画素を、複数有する固体撮像装置であって、前記所定部位がリセットされた第１の状態における前記増幅部の第１の出力信号と、前記第１の状態の後の第２の状態であって前記信号電荷を含む電荷が前記電荷格納部から前記所定部位へ転送された第２の状態における前記増幅部の第２の出力信号と、前記第２の状態の後の第３の状態であって前記所定部位がリセットされた第３の状態における前記増幅部の第３の出力信号と、前記第３の状態の後の第４の状態であって前記信号電荷を含まない電荷が前記電荷格納部から前記所定部位へ転送された第４の状態における前記増幅部の第４の出力信号とに基づいて、前記信号電荷に応じた信号を得る信号処理手段を、備えたものである。

本発明の第２の態様による固体撮像装置は、前記第１の態様において、前記第１の出力信号と前記第２の出力信号との差分をΔＳ１とし、前記第３の出力信号と前記第４の出力信号との差分をΔＳ２とし、前記第２の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間であって、当該時点の直前に前記電荷格納部のリセットが終了した時点から開始する期間の長さを、ｔ１とし、前記第４の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間であって、当該時点の直前に前記電荷格納部のリセットが終了した時点から開始する期間の長さを、ｔ２としたとき、前記信号処理手段は、前記信号電荷に応じた前記信号として、（ΔＳ１−ΔＳ２・ｔ１／ｔ２）に実質的に相当する信号を得るものである。

本発明の第３の態様による固体撮像装置は、前記第２の態様において、前記長さｔ１と前記長さｔ２とが実質的に等しいものである。

本発明の第４の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様において、前記信号処理手段は、前記第１の出力信号及び前記第３の出力信号を互いに異なるタイミングで蓄積する第１の容量と、前記第２の出力信号及び前記第４の出力信号を互いに異なるタイミングで蓄積する第２の容量とを含み、前記第１及び第２の容量は、前記複数の画素と同一の基板に設けられたものである。

本発明の第５の態様による固体撮像装置は、前記第４の態様において、前記信号処理手段は、前記第１の容量に蓄積されている信号と前記第２の容量に蓄積されている信号との差分を得る差分手段を含み、前記差分手段は、前記複数の画素と同一の基板に設けられたものである。

本発明の第６の態様による固体撮像装置は、前記第１乃至第３のいずれかの態様において、前記信号処理手段は、前記第１の出力信号を蓄積する第１の容量と、前記第２の出力信号を蓄積する第２の容量と、前記第３の出力信号を蓄積する第３の容量と、前記第４の出力信号を蓄積する第４の容量とを含み、前記第１乃至第４の容量は、前記複数の画素と同一の基板に設けられたものである。

本発明の第７の態様による固体撮像装置は、前記第６の態様において、前記信号処理手段は、前記第１の容量に蓄積されている信号と前記第２の容量に蓄積されている信号との差分を得る第１の差分手段と、前記第３の容量に蓄積されている信号と前記第４の容量に蓄積されている信号との差分を得る第２の差分手段と、前記第１の差分手段により得られた差分と前記第２の差分手段により得られた差分との差分を得る第３の差分手段と、を含み、前記第１乃至第３の差分手段は、前記複数の画素と同一の基板に設けられたものである。

本発明の第８の態様による固体撮像装置は、入射光に応じた信号電荷を生成して蓄積する光電変換部、前記光電変換部から転送される信号電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素であって、前記電荷格納部及び前記所定部位がそれぞれリセット可能である画素を、複数有する固体撮像装置であって、前記所定部位がリセットされた第１の状態における前記増幅部の第１の出力信号と、前記第１の状態の後の第２の状態であって前記信号電荷を含む電荷が前記電荷格納部から前記所定部位へ転送された第２の状態における前記増幅部の第２の出力信号と、前記第２の状態の後の第３の状態であって、前記第２の状態において前記所定部位へ転送されていた電荷に加えて、前記信号電荷を含まない新たな電荷が前記電荷格納部から前記所定部位へ転送された第３の状態における、前記増幅部の第３の出力信号とに基づいて、前記信号電荷に応じた信号を得る信号処理手段を、備えたものである。

本発明の第９の態様による固体撮像装置は、前記第８の態様において、前記第１の出力信号と前記第２の出力信号との差分をΔＳ１とし、前記第２の出力信号と前記第３の出力信号との差分をΔＳ３とし、前記第２の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間であって、当該時点の直前に前記電荷格納部のリセットが終了した時点から開始する期間の長さを、ｔ１とし、前記第２の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を終了した時点から開始する期間であって、前記第３の状態において前記所定部位に転送されている前記新たな電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間の長さを、ｔ３としたとき、前記信号処理手段は、前記信号電荷に応じた前記信号として、（ΔＳ１−ΔＳ３・ｔ１／ｔ３）に実質的に相当する信号を得るものである。

本発明の第１０の態様による固体撮像装置は、前記第９の態様において、前記長さｔ１と前記長さｔ３とが実質的に等しいものである。

本発明の第１１の態様による固体撮像装置は、前記第８乃至第９のいずれかの態様において、前記信号処理手段は、前記第１の出力信号を蓄積する第１の容量と、前記第２の出力信号を蓄積する第２の容量と、前記第３の出力信号を蓄積する第３の容量とを含み、前記第１乃至第３の容量は、前記複数の画素と同一の基板に設けられたものである。

本発明の第１２の態様による固体撮像装置は、前記第１１の態様において、前記信号処理手段は、前記第１の容量に蓄積されている信号と前記第２の容量に蓄積されている信号との差分を得る第１の差分手段と、前記第２の容量に蓄積されている信号と前記第３の容量に蓄積されている信号との差分を得る第２の差分手段と、前記第１の差分手段により得られた差分と前記第２の差分手段により得られた差分との差分を得る第３の差分手段と、を含み、前記第１乃至第３の差分手段は、前記複数の画素と同一の基板に設けられたものである。

本発明によれば、画素が電荷格納部を保有することで全画素同時の電子シャッタ動作を行うことができる固体撮像装置において、ノイズを一層低減することができ、これによりＳＮ比の優れた画像を得ることができる固体撮像装置を提供することができる。

以下、本発明による固体撮像装置について、図面を参照して説明する。

［第１の実施の形態］

図１は、本発明の第１の実施の形態による固体撮像装置を示す概略ブロック図である。本実施の形態による固体撮像装置は、図１に示すように、ＣＭＯＳ型のイメージセンサ（固体撮像素子）１と、いわゆるタイミングジェネレータ（図示せず）を含みイメージセンサ１の垂直走査回路１１（図２参照）及び水平走査回路１２（図２参照）に駆動パルス等を供給してイメージセンサ１を制御する制御部２と、イメージセンサ１から得られる信号を処理して画像信号を得る外部信号処理部３と、を備えている。

図２は、図１中のイメージセンサ１の概略構成を示す回路図である。固体撮像素子１は、２次元に配置された複数の画素１０と、画素１０から信号を出力するための周辺回路とを有している。図において、画素数は、横に２行で縦に２列の４個の画素を示している。しかし、これに限られるものではない。画素１０の具体的な回路構成や構造は、後述する。

本実施の形態において各画素１０は、ダミーやオプチカルブラックなど画像のための光電変換を行わない画素を除き（即ち、所謂有効画素領域において）、同一の回路構成、平面構造の画素が配置されている。そして、これらの画素１０は、周辺回路の駆動信号に従って画像用の信号を出力する。又、すべての画素１０は、同時に光電変換部がリセットされて露光の時間とタイミングが同一にされることが可能となっている。

周辺回路は、垂直走査回路１１、水平走査回路１２、画素１０の列毎に設けられ画素１０からの信号を受け取る垂直信号線１３、垂直信号線１３と接続される定電流源１４及び信号保持部１５、信号保持部１５から出力される信号を受け取る水平信号線１６ａ，１６ｂ、これらの水平信号線１６ａ，１６ｂをそれぞれリセットする水平リセットスイッチ１７ａ，１７ｂ、差動アンプ１８等からなる。 本実施の形態では、信号保持部１５、水平信号線１６ａ，１６ｂ、水平リセットスイッチ１７ａ，１７ｂ及び差動アンプ１８によって、画素１０からの信号（後述する画素アンプ３６の出力信号）を処理する信号処理部が構成されている。このイメージセンサ１内の信号処理部と、図１中の外部信号処理部３とによって、画素１０からの信号（後述する画素アンプ３６の出力信号）に基づいて、画素１０の後述する埋め込みフォトダイオード３１の信号電荷に応じた信号を得る信号処理手段が構成されている。

信号保持部１５は、各垂直信号線１３毎に設けられている。各信号保持部１５は、第１の容量２１と、第２の容量２２と、第１の容量２１の一端と垂直信号線１３との間を導通・遮断する第１の入力スイッチ２３と、第２の容量２２の一端と垂直信号線１３との間を導通・遮断する第２の入力スイッチ２４と、第１の容量２１の前記一端と水平信号線１６ａとの間を導通・遮断する第１の出力スイッチ２５と、第２の容量２２の前記一端と水平信号線１６ｂとの間を導通・遮断する第２の出力スイッチ２６とから構成されている。第１の容量２１の他端及び第２の容量２２の他端は、接地されている。第１及び第２の入力スイッチ２３，２４のゲートは、それぞれ個別に水平走査回路１２に接続され、水平走査回路１２から駆動信号φＣＴ１，φＣＴ２がそれぞれ供給される。第１及び第２の出力スイッチ２５，２６のゲートは、共通に接続されて水平走査回路１２から同時に駆動信号φＨが供給される。各列の信号保持部１５に供給される駆動信号φＨを区別して説明する場合、１列目の信号保持部１５に供給されるφＨをφＨ（１）とし、２列目の信号保持部１５に供給されるφＨをφＨ（２）とする。なお、本実施の形態では、各信号保持部１５に供給される駆動信号φＣＴ１は互いに常に同じであるので、各第１の入力スイッチ２３のゲートは共通に接続してもよい。同様に、各信号保持部１５に供給される駆動信号φＣＴ２は互いに常に同じであるので、各第２の入力スイッチ２４のゲートは共通に接続してもよい。

画素１０から出力される信号は、垂直信号線１３を介して、後述するタイミングで信号保持部１５に配置された容量２１，２２に蓄積される。そして、水平走査回路１２の駆動信号φＨにより、第１の容量２１の信号が水平信号線１６ａに、第２の容量２２の信号が水平信号線１６ｂにそれぞれ出力される。

水平信号線１６ａ，１６ｂは、差分手段をなす差動アンプ１８の２つの入力部にそれぞれ接続されている。差動アンプ１８は、水平信号線１６ａの信号と水平信号線１６ｂの信号との差分に応じた信号を出力する。この差分信号は、出力端子１９からイメージセンサ１の外部へ出力され、図１中の外部信号処理部３に入力される。

水平リセットスイッチ１７ａ，１７ｂは、接地と水平信号線１６ａ，１６ｂとの間をそれぞれ導通・遮断する。水平リセットスイッチ１７ａ，１７ｂのゲートは、共通して接続されて水平走査回路１２から同時に駆動信号φＲＳＴが供給される。

本実施の形態では、前述したスイッチ２３〜２６，１７ａ，１７ｂは、いずれもＮＭＯＳトランジスタで構成されている。

次に、画素１０の回路構成について説明する。各画素１０は、図２に示すように、入射光に応じた信号電荷を生成し蓄積する光電変換部としての埋め込みフォトダイオード３１と、埋め込みフォトダイオード３１から転送される信号電荷を蓄積する電荷格納部３２と、埋め込みフォトダイオード３１から電荷格納部３２に電荷を転送する第１の転送ゲート部としての第１の転送トランジスタ３３と、所定部位としてのフローティング拡散領域（ＦＤ）３４と、電荷格納部３２からＦＤ３４に電荷を転送する第２の転送ゲート部としての第２の転送トランジスタ３５と、ＦＤ３４の電荷量に応じた信号を出力する増幅部としての画素アンプ３６と、ＦＤ３４の電荷を排出させてＦＤ３４をリセットするリセット部としてのＦＤリセットトランジスタ３７と、画素アンプ３６の信号を画素１０から出力する選択スイッチとしての選択トランジスタ３８を有している。

本実施の形態では、第１の転送トランジスタ３３、第２の転送トランジスタ３５、画素アンプ３６、ＦＤリセットトランジスタ３７、選択トランジスタ３８は、いずれもＮＭＯＳトランジスタで構成されている。

本実施の形態では、電荷格納部３２が設けられ、埋め込みフォトダイオード３１で生成された信号電荷が、ＦＤ３４に転送される前に電荷格納部３２に一時的に蓄積される。これにより、全画素の露光時間とそのタイミングを同一にすることが可能となる。

第１の転送トランジスタ３３のゲート電極は、画素行ごとに共通に接続されて垂直走査回路１１から駆動信号φＴＧＡが供給される。第１の転送トランジスタ３３は、この駆動信号φＴＧＡに従って所定のタイミングで各行ごとに同時にオンとされ、埋め込みフォトダイオード３１から信号電荷を電荷格納部３２に転送する。

第２の転送トランジスタ３５のゲート電極は、画素行ごとに共通に接続されて垂直走査回路１１から駆動信号φＴＧＢが供給される。第２の転送トランジスタ３５は、この駆動信号φＴＧＢに従って所定のタイミングで各行ごとに同時にオンとされ、電荷格納部３２から電荷をＦＤ３４に転送する。

選択トランジスタ３８のゲート電極は、画素行ごとに共通接続されて垂直走査回路１１から駆動信号φＳが供給される。ＦＤリセットトランジスタ３７のゲート電極は、画素行ごとに共通接続されて垂直走査回路１１から駆動信号φＦＤＲが供給される。

なお、図２において、埋め込みフォトダイオード３１の一方の端子、電荷格納部３２の一方の端子、及び、ＦＤ３４の一方の端子は、便宜的に接地として記載されている。しかし、実際は、後述する図４及び図５から理解されるとおりＰ型ウエル４２の電位となる。

垂直走査回路１１及び水平走査回路１２は、図１中の制御部２から供給される駆動パルス等の制御指令に基づいて作動し、前述した駆動信号φＴＧＡ，φＴＧＢ，φＦＤＲ，φＳ及び駆動信号φＣＴ１，φＣＴ２，φＨをそれぞれ、前述した各部へ供給する。これらの駆動信号については、後述する。各画素１０は、垂直走査回路１１から供給される駆動信号φＴＧＡ，φＴＧＢ，φＦＤＲ，φＳによって駆動され、後述する信号を垂直信号線１３に出力する。各信号保持部１５は、水平走査回路１２から供給される駆動信号φＣＴ１，φＣＴ２，φＨによって駆動され、画素１０からの信号のサンプリングを行い、差動アンプ１８を介して所定の信号処理が行われた信号を出力端子１９からイメージセンサ１の外部へ出力させる。この信号は、図１中の外部信号処理部３に入力される。

図３は、図２中の画素１０を模式的に示す概略平面図である。図４は、図３中のＡ−Ａ’線に沿った概略断面図である。図５は、図３中のＢ−Ｂ’線に沿った概略断面図である。なお、図４及び図５において、マイクロレンズ４５は省略している。また、図３乃至図５において、駆動配線は省略され、配線は画素１０内の電気的接続関係のみを示している。

図４及び図５に示すように、Ｎ型のシリコン基板４１上にＰ型ウエル４２が設けられている。そして、Ｐ型ウエル４２にＮ型の電荷蓄積層４３が形成され、さらに電荷蓄積層４３の基板表面側にＰ型の空乏化防止層４４を付加することで、埋め込みフォトダイオード３１が構成されている。なお、ここでは、埋め込みフォトダイオードの構造が採用されているが、これに限られるものではなく、空乏化防止層４４を省略しても構わない。

図３に示すように、入射光を埋め込みフォトダイオード３１に導くマイクロレンズ４５が配置されている。

電荷格納部３２と埋め込みフォトダイオード３１との間の上には、薄いシリコン酸化膜４６を介してゲート電極４７が形成されている。第１の転送トランジスタ３３は、ゲート電極４７をゲートとすると共に電荷格納部３２、及び、埋め込みフォトダイオード３１の電荷蓄積層４３をソース又はドレインとするＭＯＳトランジスタとして構成されている。

電荷格納部３２は、Ｐ型ウエル４２に形成されたＮ型層４８を有している。そして、第１の転送トランジスタ３３のゲート電極４７は、Ｎ型層４８の上部に覆いかぶさるように配置されている。電荷格納部３２は、このようにゲート電極４７と、Ｎ型層４８によるＭＯＳキャパシタとして構成されている。

ところで、ゲート電極４７にローの電圧を印加すると、Ｐ型ウエル４２の電位にピンニングされて電荷格納部３２の表面の界面準位がホールで満たされる。暗電流の大きさは、界面準位の電子占有確率に大きく影響される。したがって、電荷格納部３２の暗電流は、ゲート電極４８に上記のような電圧を印加して界面準位をホールで満たすことにより、大幅に低減することが可能となる。

ＦＤ３４は、互いに分離してＰ型ウエル４２に形成された２つのＮ型領域４９，５０が配線５１で電気的に接続されることで実質的に１つのフローティングディフュージョンとして構成されている。

電荷格納部３２とＦＤ３４のＮ型拡散領域５０との間の上には、薄いシリコン酸化膜４６を介してゲート電極５２が形成されている。第２の転送トランジスタ３５は、ゲート電極５２をゲートとするとともに電荷格納部３２及びＮ型拡散領域５０をソース又はドレインとするＭＯＳトランジスタとして構成されている。

また、図５に示すように、図３中のＢ−Ｂ’線に沿って、Ｎ型拡散層４９の他に、Ｎ型拡散層６１−６３が形成されている。Ｎ型層６１は、図示しない配線により電源ＶＤＤに接続されている。Ｎ型層６１、６２の間の上には薄いシリコン酸化膜４６を介してゲート電極６５が形成されている。画素アンプ３６は、ゲート電極６５をゲートとするとともにＮ型層６１，６２をソース又はドレインとするＭＯＳトランジスタとして構成されている。なお、ゲート電極６５は、配線５１によって、ＦＤ３４（Ｎ型層４９，５０）と電気的に接続されている。

Ｎ型層６２，６３の間の上には薄いシリコン酸化膜４６を介してゲート電極６６が形成されている。選択トランジスタ３８は、ゲート電極６６をゲートとするとともにＮ型層６２，６３をソース又はドレインとするＭＯＳトランジスタとして構成されている。

また、Ｎ型層４９，６１間の上には、薄いシリコン酸化膜４６を介してゲート電極６４が形成されている。ＦＤリセットトランジスタ３７は、ゲート電極６４をゲートとするとともにＮ型層４９，６１をソース又はドレインとするＭＯＳトランジスタとして構成されている。

また、埋め込みフォトダイオード３１、及び、各Ｎ型層の周囲には、厚いシリコン酸化膜６７が形成され、それぞれの間は分離されている。

なお、図面には示していないが、イメージセンサ１の図２中の各構成要素は、同一の基板４２に形成されている。

次に、イメージセンサ１から信号を読み出す動作の例について、図６を参照して説明する。図６は、制御部２による制御下で垂直走査回路１１及び水平走査回路１２が出力する駆動信号を示すタイミングチャートである。なお、図６において、Ｔ１〜Ｔ３０はそれぞれ各時点を示す。

まず、Ｔ１からＴ２までの期間において、すべての行のφＦＤＲ、φＴＧＡ、φＴＧＢは、ハイレベルとされる。これにより、全画素のＦＤリセットトランジスタ３７、第１の転送トランジスタ３３、第２の転送トランジスタ３５はオン状態とされ、埋め込みフォトダイオード３１、電荷格納部３２及びＦＤ３４は、リセットされる。そして、これらのトランジスタ３７，３３，３５がオフ状態となるＴ２の時点から埋め込みフォトダイオード３１の露光が開始される。

露光を終了する時点（Ｔ５）の直前であるＴ３からＴ４までの期間において、すべての行のφＦＤＲ、φＴＧＢはハイレベルとされる。これにより、全画素のＦＤリセットトランジスタ３７及び第２の転送トランジスタ３５はオン状態とされ、電荷格納部３２及びＦＤ３４は、再度リセットされる。このため、Ｔ２からＴ３までの期間に発生し電荷格納部３２に捕獲されている不要な電荷は、リセットされる。なお、この期間では、φＴＧＡはローのままであり、埋め込みフォトダイオード３１の露光は持続されている。

Ｔ５からＴ６までの期間において、すべての行のφＴＧＡはハイレベルとされる。これにより、全画素の第１の転送トランジスタ３３は、オン状態とされる。そして、全画素の埋め込みフォトダイオード３１で生成され蓄積されている入射光による信号電荷Ｖｓ’は、電荷格納部３２に転送されてそこに蓄積される。この動作により、全画素同時タイミングによる露光（全画素同時の電子シャッタ動作）が可能となる。なお、Ｔ２からＴ５までの期間が露光期間である。

なお、電荷格納部３２には、信号電荷Ｖｓ’に対して電荷格納部３２において重畳されることになる不要電荷（ノイズ電荷）が、Ｔ４の時点から捕獲・生成されていく。

これより後の期間の説明は、選択行の駆動に関するものである。なお、非選択行では、φＳがローのままであり選択トランジスタ３８はオフ状態のままである。

Ｔ７からＴ２６までの期間において、φＳはハイレベルとされ、選択行における選択トランジスタ３８はオン状態とされる。これによって、選択行の画素アンプ３６は、垂直信号線１３と電気的に接続される。

Ｔ７からＴ８までの期間において、φＦＤＲはハイレベルとされる。これにより、選択行のＦＤリセットトランジスタ３７はオン状態とされ、ＦＤ３４はリセットされる。

次いで、Ｔ９からＴ１０までの期間において、各列のφＣＴ１はハイレベルとされる。これにより、各信号保持部１５の第１の入力スイッチ２３はオン状態とされ、ＦＤ３４がリセットされた第１の状態における画素アンプ３６の第１の出力信号Ｖｄ１が、第１の容量２１に蓄積される。すなわち、選択行の画素から第１回目の読み出し（サンプリング）が行われ、第１の容量２１に第１の出力信号Ｖｄ１が読み出されて蓄積される。

Ｔ１１からＴ１２までの期間において、φＴＧＢはハイレベルとされ、第２の転送トランジスタ３５はオン状態とされる。これにより、電荷格納部３２の電荷（すなわち、埋め込みフォトダイオード３１から電荷格納部３２に転送された入射光による信号電荷Ｖｓ’と、Ｔ４からＴ１１までの期間に電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’との、合計電荷Ｖｓ’＋Ｖｎ１’）が、電荷格納部３２からＦＤ３４に転送される。その転送された状態を第２の状態と呼ぶ。この第２の状態における増幅アンプ３６の出力信号中の信号電荷Ｖｓ’による成分をＶｓとし、この第２の状態における増幅アンプ３６の出力信号中のノイズ電荷Ｖｎ１’による成分をＶｎ１とすると、この第２の状態における増幅アンプ３６の第２の出力信号は、Ｖｓと、Ｖｎ１と、前記第１の出力信号Ｖｄ１と同じ成分（この成分もＶｄ１とする。）との和Ｖｓ＋Ｖｎ１＋Ｖｄ１になると考えることができる。

Ｔ４からＴ１１までの期間は、信号電荷Ｖｓ’に重畳されるノイズ電荷Ｖｎ１’が電荷格納部３２において捕獲・生成される期間であり、その長さをｔ１とする。この期間は、前記第２の状態においてＦＤ３４に転送されている電荷が、電荷格納部３２からＦＤ３４への転送を開始した時点Ｔ１１で終了する期間であって、当該時点Ｔ１１の直前に電荷格納部３２のリセットが終了した時点Ｔ４から開始する期間である。

次に、Ｔ１３からＴ１４までの期間において、各列のφＣＴ２はハイレベルとされ、各信号保持部１５の第２の入力スイッチ２４はオン状態とされる。これにより、増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が、第２の容量２２に蓄積される。すなわち、選択行の画素から第２回目の読み出し（サンプリング）が行われ、第２の容量２２に第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が読み出されて蓄積される。

Ｔ１４からＴ１５までの期間において、φＲＳＴはハイレベルとされ、水平リセットスイッチ１７ａ，１７ｂがオン状態とされる。これにより、水平信号線１６ａ，１６ｂは、リセットされる。

Ｔ１５からＴ１６までの期間において、φＨ（１）はハイレベルとされ、１列目の出力スイッチ２５，２６がオン状態とされる。これにより、第１の容量２１に蓄積されている増幅アンプ３６の第１の出力信号Ｖｄ１が水平信号線１６ａに出力され、第２の容量２２に蓄積されている増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が水平信号線１６ｂに出力され、これらの信号が差動アンプ１８に入力される。したがって、差動アンプ１８から出力される信号は、増幅アンプ３６の第１の出力信号Ｖｄ１と第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１との差分ΔＳ１＝（Ｖｓ＋Ｖｎ１＋Ｖｄ１）−Ｖｄ１＝Ｖｓ＋Ｖｎ１となる。厳密に言えば、差動アンプ１８の出力は両信号の差分に増幅率を乗じたものとなるが、説明の便宜上、その増幅率は１とする。この差分信号ΔＳ１＝Ｖｓ＋Ｖｎ１は、出力端子１９からイメージセンサ１の外部に出力され、外部信号処理部３に入力される。図面には示していないが、外部信号処理部３は、メモリ及びＡ／Ｄ変換器等を有しており、差分信号ΔＳ１＝Ｖｓ＋Ｖｎ１をＡ／Ｄ変換してメモリに一旦格納する。

次いで、Ｔ１６からＴ１７までの期間においてφＲＳＴはハイレベルとされ、さらに、Ｔ１７からＴ１８までの期間においてφＨ（２）はハイレベルとされ、１列目と同様に、２列目について、差分信号ΔＳ１が出力端子１９からイメージセンサ１の外部に出力され、外部信号処理部３内のメモリに一旦格納される。本実施の形態では、２列目までしか存しないが、３列目以降が存する場合には、３列目以降についても、順次、同様の処理が行われる。

なお、図面には示していないが、この後に、必要に応じて、第１の容量２１及び第２の容量２２をリセットしてもよい。このリセットは、例えば、φＲＳＴをハイレベルにして水平リセットスイッチ１７ａ，１７ｂをオン状態にすることによって、行うことができる。

次に、Ｔ１９からＴ２０までの期間において、φＦＤＲはハイレベルとされる。これにより、選択行のＦＤリセットトランジスタ３７はオン状態とされ、ＦＤ３４は再度リセットされる。

次いで、Ｔ２１からＴ２２までの期間において、各列のφＣＴ１はハイレベルとされる。これにより、各信号保持部１５の第１の入力スイッチ２３はオン状態とされ、ＦＤ３４がリセットされた第３の状態における画素アンプ３６の第３の出力信号Ｖｄ２が、第１の容量２１に蓄積される。すなわち、選択行の画素から第３回目の読み出し（サンプリング）が行われ、第１の容量２１に第３の出力信号Ｖｄ２が読み出されて蓄積される。

Ｔ２３からＴ２４までの期間において、φＴＧＢはハイレベルとされ、第２の転送トランジスタ３５はオン状態とされる。これにより、電荷格納部３２の電荷（すなわち、Ｔ１２からＴ２３までの期間に電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ２’であり、信号電荷Ｖｓ’は含んでいない。）が、電荷格納部３２からＦＤ３４に転送される。その転送された状態を第４の状態と呼ぶ。この第４の状態における増幅アンプ３６の出力信号中のノイズ電荷Ｖｎ２’による成分をＶｎ２とすると、この第４の状態における増幅アンプ３６の第４の出力信号は、Ｖｎ２と、前記第３の出力信号Ｖｄ２と同じ成分（この成分もＶｄ２とする。）との和Ｖｎ２＋Ｖｄ２になると考えることができる。

Ｔ１２からＴ２３までの期間は、前述したノイズ電荷Ｖｎ１’を見積もるためのノイズ電荷Ｖｎ２’が電荷格納部３２において捕獲・生成される期間であり、その長さをｔ２とする。この期間は、前記第４の状態においてＦＤ３４に転送されている電荷が、電荷格納部３２からＦＤ３４への転送を開始した時点Ｔ２３で終了する期間であって、当該時点Ｔ２３の直前に電荷格納部３２のリセットが終了した時点Ｔ１２から開始する期間である。

Ｔ１２からＴ２３までの期間においても、Ｔ４からＴ１１までの期間と同じように電荷格納部３においてノイズ電荷が捕獲・生成されるものとみなすことができるので、Ｖｎ２’＝Ｖｎ１’・ｔ２／ｔ１が成立し、Ｖｎ２＝Ｖｎ１・ｔ２／ｔ１が成立するもの考えられる。

次に、Ｔ２５からＴ２６までの期間において、各列のφＣＴ２はハイレベルとされ、各信号保持部１５の第２の入力スイッチ２４はオン状態とされる。これにより、増幅アンプ３６の第４の出力信号Ｖｎ２＋Ｖｄ２が、第２の容量２２に蓄積される。すなわち、選択行の画素から第４回目の読み出し（サンプリング）が行われ、第２の容量２２に第４の出力信号Ｖｎ２＋Ｖｄ２が読み出されて蓄積される。

Ｔ２６からＴ２７までの期間において、φＲＳＴはハイレベルとされ、水平リセットスイッチ１７ａ，１７ｂがオン状態とされる。これにより、水平信号線１６ａ，１６ｂは、リセットされる。

Ｔ２７からＴ２８までの期間において、φＨ（１）はハイレベルとされ、１列目の出力スイッチ２５，２６がオン状態とされる。これにより、第１の容量２１に蓄積されている増幅アンプ３６の第３の出力信号Ｖｄ２が水平信号線１６ａに出力され、第２の容量２２に蓄積されている増幅アンプ３６の第４の出力信号Ｖｎ２＋Ｖｄ２が水平信号線１６ｂに出力され、これらの信号が差動アンプ１８に入力される。したがって、差動アンプ１８から出力される信号は、増幅アンプ３６の第３の出力信号Ｖｄ２と第４の出力信号Ｖｎ２＋Ｖｄ２との差分ΔＳ２＝（Ｖｎ２＋Ｖｄ２）−Ｖｄ２＝Ｖｎ２となる。この差分信号ΔＳ２＝Ｖｎ２は、出力端子１９からイメージセンサ１の外部に出力され、外部信号処理部３に入力される。図面には示していないが、外部信号処理部３は、差分信号ΔＳ２＝Ｖｎ２をＡ／Ｄ変換してメモリに一旦格納する。

次いで、Ｔ２８からＴ２９までの期間においてφＲＳＴはハイレベルとされ、さらに、Ｔ２９からＴ３０までの期間においてφＨ（２）はハイレベルとされ、１列目と同様に、２列目について、差分信号ΔＳ２が出力端子１９からイメージセンサ１の外部に出力され、外部信号処理部３内のメモリに一旦格納される。本実施の形態では、２列目までしか存しないが、３列目以降が存する場合には、３列目以降についても、順次、同様の処理が行われる。

さらに、次の行が選択行され、以上説明したＴ７からＴ３０までの動作と同様の動作が行われる。全ての行についてＴ７からＴ３０までの動作と同様の動作が終了すると、外部信号処理部３のメモリには、全ての画素１０に関して、それぞれ差分信号ΔＳ１，ΔＳ２が格納された状態となる。

先の説明からわかるように、ΔＳ１＝Ｖｓ＋Ｖｎ１、ΔＳ２＝Ｖｎ２であり、Ｖｎ２＝Ｖｎ１・ｔ２／ｔ１が成立するものと考えることができる。したがって、これらの関係から、Ｖｓ＝ΔＳ１−ΔＳ２・ｔ１／ｔ２が成立する。

本実施の形態では、外部信号処理部３は、全ての画素について、メモリ内に格納された差分信号ΔＳ１，ΔＳ２からそれぞれ（ΔＳ１−ΔＳ２・ｔ１／ｔ２）を演算し、この演算により得られた各値を画像信号における各画素信号とする。なお、ｔ１，ｔ２は適宜設定される既知の設定値である。こうすることで、各画素信号を、単にＶｄ１の成分を除去しただけでなく、電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’によるノイズ成分Ｖｎ１も除去した、信号Ｖｓとすることができる。

したがって、本実施の形態によれば、画素１０が電荷格納部３２を保有することで全画素同時の電子シャッタ動作を行うことができるにも拘わらず、ノイズを大幅に低減することができ、これによりＳＮ比の優れた画像を得ることができる。

なお、ｔ２≠ｔ１でもよいが、ｔ２＝ｔ１に設定すると、Ｖｓ＝ΔＳ１−ΔＳ２となるため、ΔＳ１とΔＳ２との差分を得るだけでＶｓを求めることができ、外部信号処理部３における演算が簡単になる。なお、ｔ１は、各行ごとに異なることは、言うまでもない。

ここで、本実施の形態による固体撮像装置と比較される比較例による固体撮像装置について、説明する。

この比較例が本実施の形態と異なる所は、本実施の形態では、垂直走査回路１１及び水平走査回路１２から図６に示すような駆動信号が出力されるように、制御部２、垂直走査回路１１及び水平走査回路１２が構成されているのに対し、この比較例では、垂直走査回路１１及び水平走査回路１２から図７に示すような駆動信号が出力されるように、制御部２、垂直走査回路１１及び水平走査回路１２が構成されている点と、ノイズ除去のための演算を行う外部信号処理部３が設けられていない点のみである。

図７に示すように、この比較例では、選択行の動作として、Ｔ７からＴ１８までの動作のみが行われ、図６中のＴ１９からＴ３０までの動作は行われない。この比較例では、Ｔ１８までの動作が行われると、次の行が選択され、Ｔ７からＴ１８までの動作と同様の動作が行われる。この比較例は、従来の相関二重サンプリング技術を採用したものに相当する。

この比較例では、各画素について、出力端子１９から差分信号ΔＳ１＝Ｖｓ＋Ｖｎ１が出力されるのみであり、ΔＳ２＝Ｖｎ２は出力されない。この比較例では、各画素の差分信号ΔＳ１＝Ｖｓ＋Ｖｎ１が最終的な画像信号における画素信号として用いられる。したがって、この比較例における画像信号における画素信号には、電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’によるノイズ成分Ｖｎ１が含まれているため、ノイズが比較的大きくなり、ＳＮ比の低い画像しか得ることができない。

これに対し、本実施の形態では、前述したように、最終的な画像信号における画素信号から、電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’によるノイズ成分Ｖｎ１が除去されているので、ノイズを大幅に低減することができ、これによりＳＮ比の優れた画像を得ることができるのである。

なお、本実施の形態では、イメージセンサ１の最終出力段に設けられた差動アンプ１８で、第１の容量２１に蓄積されている信号と第２の容量２２に蓄積されている信号との差分を得ている。しかし、本発明では、これに限らず、例えば、第１の容量２１の信号と第２の容量２２の信号との差分を得る差分回路を、各信号保持部１５ごとに配置してもよい。

また、本実施の形態では、埋め込みフォトダイオード３１のリセットを、第１の転送トランジスタ３３、第２の転送トランジスタ３５及びＦＤリセットトランジスタ３７をオン状態とすることで、行っている。しかし、本発明では、これに限らず、各画素１０に埋め込みフォトダイオード３１専用のリセットトランジスタを設けて、これによって埋め込みフォトダイオード３１をリセットしてもよい。

また、本実施の形態では、外部信号処理部３は、全ての画素１０に関してそれぞれ差分信号ΔＳ１，ΔＳ２が外部信号処理部３のメモリに格納された後に、全ての画素１０に関して、Ｖｓ＝ΔＳ１−ΔＳ２・ｔ１／ｔ２の演算を行っている。しかし、本発明では、これに限定されず、例えば、各行の画素１０に関してそれぞれ差分信号ΔＳ１，ΔＳ２が得られた時点で当該行の画素に関する演算を逐次的に行ってもよい。

［第２の実施の形態］

図８は、本発明の第２の実施の形態による固体撮像装置で用いられているイメージセンサ１０１を示す回路図である。図８において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像装置が前記第１の実施の形態による固体撮像装置と異なる所は、以下に説明する点である。

本実施の形態では、図２に示すイメージセンサ１に代えて図８に示すイメージセンサ１０１が用いられ、ノイズ除去のための演算を行うための全ての要素がイメージセンサ１０１に搭載され、ノイズ除去のための演算を行う外部信号処理部３は用いられない。図面には示していないが、イメージセンサ１０１の図８中の各構成要素は、同一の基板に形成されている。また、本実施の形態では、垂直走査回路１１及び水平走査回路１２から図９に示すような駆動信号が出力されるように、制御部２、垂直走査回路１１及び水平走査回路１２が構成されている。

イメージセンサ１０１では、水平信号線１１６ａ，１１６ｂ、これらの水平信号線１１６ａ，１１６ｂをそれぞれリセットする水平リセットスイッチ１１７ａ，１１７ｂ、並びに、それぞれ差分手段をなす差動アンプ１１８，１１９が、追加されている。差動アンプ１１９の出力部は出力端子１９に接続され、差動アンプ１１９の２つの入力部には差動アンプ１８，１１８の出力部が接続されている。差動アンプ１１８の２つの入力部は、水平信号線１１６ａ，１１６ｂにそれぞれ接続されている。水平リセットスイッチ１１７ａ，１１７ｂは、接地と水平信号線１１６ａ，１１６ｂとの間をそれぞれ導通・遮断する。水平リセットスイッチ１１７ａ，１１７ｂのゲートは、水平リセットスイッチ１７ａ，１７ｂと共に共通して接続されて水平走査回路１２から同時に駆動信号φＲＳＴが供給される。

また、イメージセンサ１０１では、各信号保持部１５において、第３の容量７１と、第４の容量７２と、第３の容量７１の一端と垂直信号線１３との間を導通・遮断する第３の入力スイッチ７３と、第４の容量７２の一端と垂直信号線１３との間を導通・遮断する第４の入力スイッチ７４と、第３の容量７１の前記一端と水平信号線１１６ａとの間を導通・遮断する第３の出力スイッチ７５と、第４の容量７２の前記一端と水平信号線１１６ｂとの間を導通・遮断する第４の出力スイッチ７６とが、追加されている。

第３の容量７１の他端及び第４の容量７２の他端は、接地されている。第３及び第４の入力スイッチ７３，７４のゲートは、それぞれ個別に水平走査回路１２に接続され、水平走査回路１２から駆動信号φＣＴ３，φＣＴ４がそれぞれ供給される。第３及び第４の出力スイッチ７５，７６のゲートは、第１及び第２の出力スイッチ２５，２６のゲートと共に共通に接続されて水平走査回路１２から同時に駆動信号φＨが供給される。なお、本実施の形態では、各信号保持部１５に供給される駆動信号φＣＴ３は互いに常に同じであるので、各第３の入力スイッチ７３のゲートは共通に接続してもよい。同様に、各信号保持部１５に供給される駆動信号φＣＴ４は互いに常に同じであるので、各第４の入力スイッチ７４のゲートは共通に接続してもよい。

本実施の形態では、第１の容量２１には増幅アンプ３６の前記第１の出力信号Ｖｄ１のみが蓄積され、第２の容量２２には増幅アンプ３６の前記第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１のみが蓄積され、増幅アンプ３６の前記第３の出力信号Ｖｄ２は第３の容量７１に蓄積され、増幅アンプ３６の前記第４の出力信号Ｖｎ２＋Ｖｄ２は第４の容量７２に蓄積される。

なお、本実施の形態において追加されたスイッチも、他のスイッチと同じく、すべてＮＭＯＳトランジスタで構成されている。

図９は、本実施の形態において、制御部２による制御下で、垂直走査回路１１及び水平走査回路１２が出力する駆動信号を示すタイミングチャートである。

本実施の形態では、図９に示すように、Ｔ１からＴ６までの期間の全行の動作、及び、選択行の動作のうちＴ７からＴ１４までの動作は、前記第１の実施の形態と同じである。Ｔ９からＴ１０までの期間において、ＦＤ３４がリセットされた第１の状態における画素アンプ３６の第１の出力信号Ｖｄ１が、第１の容量２１に蓄積される。Ｔ１３からＴ１４までの期間において、前記第２の状態における画素アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が、第２の容量２２に蓄積される。

本実施の形態では、Ｔ１４の後のＴ１５からＴ１６までの期間において、φＦＤＲはハイレベルとされる。これにより、選択行のＦＤリセットトランジスタ３７はオン状態とされ、ＦＤ３４は再度リセットされる。

次いで、Ｔ１７からＴ１８までの期間において、各列のφＣＴ３はハイレベルとされる。これにより、各信号保持部１５の第３の入力スイッチ７３はオン状態とされ、ＦＤ３４がリセットされた第３の状態における画素アンプ３６の第３の出力信号Ｖｄ２が、第３の容量７１に蓄積される。すなわち、選択行の画素から第３回目の読み出し（サンプリング）が行われ、第３の容量７１に第３の出力信号Ｖｄ２が読み出されて蓄積される。

Ｔ１９からＴ２０までの期間において、φＴＧＢはハイレベルとされ、第２の転送トランジスタ３５はオン状態とされる。これにより、電荷格納部３２の電荷（すなわち、Ｔ１２からＴ１９までの期間に電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ２’であり、信号電荷Ｖｓ’は含んでいない。）が、電荷格納部３２からＦＤ３４に転送される。その転送された状態が第４の状態である。なお、図９中の時点Ｔ１９は図６中の時点Ｔ２３に相当している。この第４の状態における増幅アンプ３６の出力信号中のノイズ電荷Ｖｎ２’による成分をＶｎ２とすると、この第４の状態における増幅アンプ３６の第４の出力信号は、Ｖｎ２と、前記第３の出力信号Ｖｄ２と同じ成分（この成分もＶｄ２とする。）との和Ｖｎ２＋Ｖｄ２になると考えることができる。

次に、Ｔ２１からＴ２２までの期間において、各列のφＣＴ４はハイレベルとされ、各信号保持部１５の第４の入力スイッチ７４はオン状態とされる。これにより、増幅アンプ３６の第４の出力信号Ｖｎ２＋Ｖｄ２が、第４の容量７２に蓄積される。すなわち、選択行の画素から第４回目の読み出し（サンプリング）が行われ、第４の容量７２に第４の出力信号Ｖｎ２＋Ｖｄ２が読み出されて蓄積される。

Ｔ２２からＴ２３までの期間において、φＲＳＴはハイレベルとされ、水平リセットスイッチ１７ａ，１７ｂ，１１７ａ，１１７ｂがオン状態とされる。これにより、水平信号線１６ａ，１６ｂ，１１６ａ，１１６ｂは、リセットされる。

Ｔ２３からＴ２４までの期間において、φＨ（１）はハイレベルとされ、１列目の出力スイッチ２５，２６，７５，７６がオン状態とされる。これにより、第１の容量２１に蓄積されている増幅アンプ３６の第１の出力信号Ｖｄ１が水平信号線１６ａに出力され、第２の容量２２に蓄積されている増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が水平信号線１６ｂに出力され、第３の容量７１に蓄積されている増幅アンプ３６の第３の出力信号Ｖｄ２が水平信号線１１６ａに出力され、第４の容量７２に蓄積されている増幅アンプ３６の第４の出力信号Ｖｎ２＋Ｖｄ２が水平信号線１１６ｂに出力される。その結果、差動アンプ１８から増幅アンプ３６の第１の出力信号Ｖｄ１と第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１との差分ΔＳ１＝Ｖｓ＋Ｖｎ１が得られ、差動アンプ１１８から増幅アンプ３６の第３の出力信号Ｖｄ２と第４の出力信号Ｖｎ２＋Ｖｄ２との差分ΔＳ２＝Ｖｎ２が得られ、更に、差動アンプ１１９から差分ΔＳ１＝Ｖｓ＋Ｖｎ１と差分ΔＳ２＝Ｖｎ２との差分ΔＳ１−ΔＳ２が得られる。

第１の実施の形態で説明したように、Ｖｓ＝ΔＳ１−ΔＳ２・ｔ１／ｔ２が成立する。本実施の形態では、ｔ１＝ｔ２に設定されている。よって、Ｖｓ＝ΔＳ１−ΔＳ２となる。

したがって、差動アンプ１１９から、選択行の１列目の画素の画素信号として、単にＶｄ１の成分を除去しただけでなく、電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’によるノイズ成分Ｖｎ１も除去した、信号Ｖｓが得られ、この信号Ｖｓが出力端子１９からイメージセンサ１０１の外部へ出力される。

次いで、Ｔ２４からＴ２５までの期間においてφＲＳＴはハイレベルとされ、さらに、Ｔ２５からＴ２６までの期間においてφＨ（２）はハイレベルとされ、１列目と同様に、選択行の２列目について、信号Ｖｓが出力端子１９からイメージセンサ１０１の外部へ出力される。

さらに、次の行が選択行され、以上説明したＴ７からＴ２６までの動作と同様の動作が行われ、全ての行についてＴ７からＴ２６までの動作と同様の動作が行われる。

以上の説明からわかるように、本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。

［第３の実施の形態］

前記第２の実施の形態では、ノイズ除去のための演算として、差動アンプ１８，１１８，１１９を用いてΔＳ１−ΔＳ２の演算を行っているため、ｔ１とｔ２とが実質的に等しい必要がある。

しかしながら、第２の実施の形態のように第１乃至第４の容量２１，２２，７１，７２を用いる場合であっても、ｔ１とｔ２との関係を任意に設定し得るように第２の実施の形態を変形することが可能である。その変形例として、本発明の第３の実施の形態による固体撮像装置について説明する。

図１０は、本発明の第３の実施の形態による固体撮像装置で用いられているイメージセンサ２０１を示す回路図である。図１０において、図８中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像装置が前記第２の実施の形態による固体撮像装置と異なる所は、図８に示すイメージセンサ１０１に代えて図１０に示すイメージセンサ２０１が用いられている点と、前記第１の実施の形態と同様に、イメージセンサ２０１の出力信号を処理する外部信号処理回路３が用いられる点のみである。ただし、後述するように、本実施の形態における外部信号処理部３の演算内容は、第１の実施の形態における外部信号処理部３の演算内容とは異なる。

イメージセンサ２０１では、イメージセンサ１０１で用いられていた差動アンプ１８，１１８，１１９の代わりに、水平信号線１６ａ，１６ｂ，１１６ａ，１１６ｂの信号をそれぞれ単に増幅して出力端子２０２〜２０５から出力させるアンプ２０６〜２０９が用いられている。図面には示していないが、イメージセンサ２０１の図１０中の各構成要素は、同一の基板に形成されている。

本実施の形態においても、前記第２の実施の形態と同じく、垂直走査回路１１及び水平走査回路１２から図９に示すような駆動信号が出力されるように、制御部２、垂直走査回路１１及び水平走査回路１２が構成されている。

本実施の形態では、各画素ごとに、第１の容量２１に蓄積されている増幅アンプ３６の第１の出力信号Ｖｄ１、第２の容量２２に蓄積されている増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１、第３の容量７１に蓄積されている増幅アンプ３６の第３の出力信号Ｖｄ２、及び、第４の容量７２に蓄積されている増幅アンプ３６の第４の出力信号Ｖｎ２＋Ｖｄ２が、出力端子２０２〜２０５からそれぞれ出力される。

本実施の形態では、外部信号処理部３は、各画素ごとに、これらの信号をメモリに一旦格納し、第１の出力信号Ｖｄ１と第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１との差分ΔＳ１を得るとともに、第３の出力信号Ｖｄ２と第４の出力信号Ｖｎ２＋Ｖｄ２との差分ΔＳ２を得た上で、Ｖｓ＝ΔＳ１−ΔＳ２・ｔ１／ｔ２の演算を行うことによって、最終的な画像信号の各画素信号を得る。

以上の説明からわかるように、本実施の形態によっても、前記第１及び第２の実施の形態と同様の利点が得られる。

［第４の実施の形態］

図１１は、本発明の第４の実施の形態による固体撮像装置で用いられているイメージセンサ３０１を示す回路図である。図１１において、図２中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像装置が前記第１の実施の形態による固体撮像装置と異なる所は、以下に説明する点である。

本実施の形態では、図２に示すイメージセンサ１に代えて図１１に示すイメージセンサ３０１が用いられ、ノイズ除去のための演算を行うための全ての要素がイメージセンサ３０１に搭載され、ノイズ除去のための演算を行う外部信号処理部３は用いられない。図面には示していないが、イメージセンサ３０１の図１１中の各構成要素は、同一の基板に形成されている。また、本実施の形態では、垂直走査回路１１及び水平走査回路１２から図１２に示すような駆動信号が出力されるように、制御部２、垂直走査回路１１及び水平走査回路１２が構成されている。

イメージセンサ３０１では、水平信号線３１６ａ、この水平信号線３１６ａをリセットする水平リセットスイッチ３１７ａ、並びに、それぞれ差分手段をなす差動アンプ３１８，３１９が、追加されている。差動アンプ３１９の出力部は出力端子１９に接続され、差動アンプ３１９の２つの入力部には差動アンプ１８，３１８の出力部が接続されている。差動アンプ３１８の２つの入力部は、水平信号線１６ｂ，３１６ａにそれぞれ接続されている。水平リセットスイッチ３１７ａは、接地と水平信号線３１６ａとの間を導通・遮断する。水平リセットスイッチ３１７ａのゲートは、水平リセットスイッチ１７ａ，１７ｂと共に共通して接続されて水平走査回路１２から同時に駆動信号φＲＳＴが供給される。

また、イメージセンサ３０１では、各信号保持部１５において、第３の容量８１と、第３の容量８１の一端と垂直信号線１３との間を導通・遮断する第３の入力スイッチ８３と、第３の容量８１の前記一端と水平信号線３１６ａとの間を導通・遮断する第３の出力スイッチ８５とが、追加されている。

第３の容量８１の他端は、接地されている。第３の入力スイッチ８３のゲートは、個別に水平走査回路１２に接続され、水平走査回路１２から駆動信号φＣＴ３が供給される。第３の出力スイッチ８５のゲートは、第１及び第２の出力スイッチ２５，２６のゲートと共に共通に接続されて水平走査回路１２から同時に駆動信号φＨが供給される。なお、本実施の形態では、各信号保持部１５に供給される駆動信号φＣＴ３は互いに常に同じであるので、各第３の入力スイッチ８３のゲートは共通に接続してもよい。

なお、本実施の形態において追加されたスイッチも、他のスイッチと同じく、すべてＮＭＯＳトランジスタで構成されている。

図１２は、本実施の形態において、制御部２による制御下で、垂直走査回路１１及び水平走査回路１２が出力する駆動信号を示すタイミングチャートである。

本実施の形態では、まず、Ｔ１からＴ２までの期間において、すべての行のφＦＤＲ、φＴＧＡ、φＴＧＢは、ハイレベルとされる。これにより、全画素のＦＤリセットトランジスタ３７、第１の転送トランジスタ３３、第２の転送トランジスタ３５はオン状態とされ、埋め込みフォトダイオード３１、電荷格納部３２及びＦＤ３４は、リセットされる。そして、これらのトランジスタ３７，３３，３５がオフ状態となるＴ２の時点から埋め込みフォトダイオード３１の露光が開始される。

露光を終了する時点（Ｔ５）の直前であるＴ３からＴ４までの期間において、すべての行のφＦＤＲ、φＴＧＢはハイレベルとされる。これにより、全画素のＦＤリセットトランジスタ３７及び第２の転送トランジスタ３５はオン状態とされ、電荷格納部３２及びＦＤ３４は、再度リセットされる。このため、Ｔ２からＴ３までの期間に発生し電荷格納部３２に捕獲されている不要な電荷は、リセットされる。なお、この期間では、φＴＧＡはローのままであり、埋め込みフォトダイオード３１の露光は持続されている。

Ｔ５からＴ６までの期間において、すべての行のφＴＧＡはハイレベルとされる。これにより、全画素の第１の転送トランジスタ３３は、オン状態とされる。そして、全画素の埋め込みフォトダイオード３１で生成され蓄積されている入射光による信号電荷Ｖｓ’は、電荷格納部３２に転送されてそこに蓄積される。この動作により、全画素同時タイミングによる露光（全画素同時の電子シャッタ動作）が可能となる。なお、Ｔ２からＴ５までの期間が露光期間である。

なお、電荷格納部３２には、Ｔ４の時点から、信号電荷Ｖｓ’に対して電荷格納部３２において重畳されることになる不要電荷（ノイズ電荷）が、電荷格納部３２において捕獲・生成されていく。

これより後の期間の説明は、選択行の駆動に関するものである。なお、非選択行では、φＳがローのままであり選択トランジスタ３８はオフ状態のままである。

Ｔ７からＴ１８までの期間において、φＳはハイレベルとされ、選択行における選択トランジスタ３８はオン状態とされる。これによって、選択行の画素アンプ３６は、垂直信号線１３と電気的に接続される。

Ｔ７からＴ８までの期間において、φＦＤＲはハイレベルとされる。これにより、選択行のＦＤリセットトランジスタ３７はオン状態とされ、ＦＤ３４はリセットされる。

次いで、Ｔ９からＴ１０までの期間において、各列のφＣＴ１はハイレベルとされる。これにより、各信号保持部１５の第１の入力スイッチ２３はオン状態とされ、ＦＤ３４がリセットされた第１の状態における画素アンプ３６の第１の出力信号Ｖｄ１が、第１の容量２１に蓄積される。すなわち、選択行の画素から第１回目の読み出し（サンプリング）が行われ、第１の容量２１に第１の出力信号Ｖｄ１が読み出されて蓄積される。

Ｔ１１からＴ１２までの期間において、φＴＧＢはハイレベルとされ、第２の転送トランジスタ３５はオン状態とされる。これにより、電荷格納部３２の電荷（すなわち、埋め込みフォトダイオード３１から電荷格納部３２に転送された入射光による信号電荷Ｖｓ’と、Ｔ４からＴ１１までの期間に電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’との、合計電荷Ｖｓ’＋Ｖｎ１’）が、電荷格納部３２からＦＤ３４に転送される。その転送された状態を第２の状態と呼ぶ。この第２の状態における増幅アンプ３６の出力信号中の信号電荷Ｖｓ’による成分をＶｓとし、この第２の状態における増幅アンプ３６の出力信号中のノイズ電荷Ｖｎ１’による成分をＶｎ１とすると、この第２の状態における増幅アンプ３６の第２の出力信号は、Ｖｓと、Ｖｎ１と、前記第１の出力信号Ｖｄ１と同じ成分（この成分もＶｄ１とする。）との和Ｖｓ＋Ｖｎ１＋Ｖｄ１になると考えることができる。

Ｔ４からＴ１１までの期間は、信号電荷Ｖｓ’に重畳されるノイズ電荷Ｖｎ１’が電荷格納部３２において捕獲・生成される期間であり、その長さをｔ１とする。この期間は、前記第２の状態においてＦＤ３４に転送されている電荷が、電荷格納部３２からＦＤ３４への転送を開始した時点Ｔ１１で終了する期間であって、当該時点Ｔ１１の直前に電荷格納部３２のリセットが終了した時点Ｔ４から開始する期間である。

次に、Ｔ１３からＴ１４までの期間において、各列のφＣＴ２はハイレベルとされ、各信号保持部１５の第２の入力スイッチ２４はオン状態とされる。これにより、増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が、第２の容量２２に蓄積される。すなわち、選択行の画素から第２回目の読み出し（サンプリング）が行われ、第２の容量２２に第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が読み出されて蓄積される。

なお、ここまでの動作は、基本的に第１の実施の形態と同様である。

Ｔ１５からＴ１６までの期間において、φＴＧＢはハイレベルとされ、第２の転送トランジスタ３５はオン状態とされる。これにより、電荷格納部３２の電荷（すなわち、Ｔ１２からＴ１５までの期間に電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ３’であり、信号電荷Ｖｓ’は含んでいない。）が、電荷格納部３２からＦＤ３４に転送される。その転送された状態を第３の状態と呼ぶ。Ｔ８以降はφＦＤＲがローレベルのままでＦＤ３４がリセットされていないので、この第３の状態は、前記第２の状態においてＦＤ３４に転送されていた電荷Ｖｓ’＋Ｖｎ１’に加えて、新たにノイズ電荷Ｖｎ３’が転送された状態である。したがって、この第３の状態では、ＦＤ３４の電荷は、Ｖｓ’＋Ｖｎ１’＋Ｖｎ３’となる。この第３の状態における増幅アンプ３６の出力信号中の信号電荷Ｖｓ’による成分をＶｓとし、この第３の状態における増幅アンプ３６の出力信号中のノイズ電荷Ｖｎ１’による成分をＶｎ１とし、この第３の状態における増幅アンプ３６の出力信号中のノイズ電荷Ｖｎ３’による成分をＶｎ３とすると、この第３の状態における増幅アンプ３６の第３の出力信号は、Ｖｓと、Ｖｎ１と、Ｖｎ３と、前記第１の出力信号Ｖｄ１と同じ成分（この成分もＶｄ１とする。）との和Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１になると考えることができる。

Ｔ１２からＴ１５までの期間は、前述したノイズ電荷Ｖｎ１’を見積もるためのノイズ電荷Ｖｎ３’が電荷格納部３２において捕獲・生成される期間であり、その長さをｔ３とする。この期間は、前記第２の状態においてＦＤ３４に転送されている電荷が、電荷格納部３２からＦＤ３４への転送を終了した時点Ｔ１２から開始する期間であって、前記第３の状態においてＦＤ３４に転送されている前記新たなノイズ電荷Ｖｎ３’が、電荷格納部３２からＦＤ３４への転送を開始した時点Ｔ１５で終了する期間である。

Ｔ１２からＴ１５までの期間においても、Ｔ４からＴ１１までの期間と同じように電荷格納部３においてノイズ電荷が捕獲・生成されるものとみなすことができるので、Ｖｎ３’＝Ｖｎ１’・ｔ３／ｔ１が成立し、Ｖｎ３＝Ｖｎ１・ｔ３／ｔ１が成立するもの考えられる。

次に、Ｔ１７からＴ１８までの期間において、各列のφＣＴ３はハイレベルとされ、各信号保持部１５の第３の入力スイッチ８３はオン状態とされる。これにより、増幅アンプ３６の第３の出力信号Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１が、第３の容量８１に蓄積される。すなわち、選択行の画素から第３回目の読み出し（サンプリング）が行われ、第３の容量８１に第３の出力信号Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１が読み出されて蓄積される。

その後、Ｔ１９からＴ２０までの期間において、φＲＳＴはハイレベルとされ、水平リセットスイッチ１７ａ，１７ｂ，３１７ａがオン状態とされる。これにより、水平信号線１６ａ，１６ｂ，３１６ａは、リセットされる。

Ｔ２０からＴ２１までの期間において、φＨ（１）はハイレベルとされ、１列目の出力スイッチ２５，２６，８５がオン状態とされる。これにより、第１の容量２１に蓄積されている増幅アンプ３６の第１の出力信号Ｖｄ１が水平信号線１６ａに出力され、第２の容量２２に蓄積されている増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１が水平信号線１６ｂに出力され、第３の容量８１に蓄積されている増幅アンプ３６の第３の出力信号Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１に出力される。その結果、差動アンプ１８から増幅アンプ３６の第１の出力信号Ｖｄ１と第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１との差分ΔＳ１＝Ｖｓ＋Ｖｎ１が得られ、差動アンプ３１８から増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１と第３の出力信号Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１との差分ΔＳ３＝Ｖｎ３が得られ、更に、差動アンプ３１９から差分ΔＳ１＝Ｖｓ＋Ｖｎ１と差分ΔＳ３＝Ｖｎ３との差分ΔＳ１−ΔＳ３が得られる。

このように、ΔＳ１＝Ｖｓ＋Ｖｎ１、ΔＳ３＝Ｖｎ３である。そして、先の説明からわかるように、Ｖｎ３＝Ｖｎ１・ｔ３／ｔ１が成立するものと考えることができる。したがって、これらの関係から、Ｖｓ＝ΔＳ１−ΔＳ３・ｔ１／ｔ３が成立する。本実施の形態では、ｔ１＝ｔ３に設定されている。よって、Ｖｓ＝ΔＳ１−ΔＳ３となる。

したがって、差動アンプ３１９から、選択行の１列目の画素の画素信号として、単にＶｄ１の成分を除去しただけでなく、電荷格納部３２において捕獲・生成されたノイズ電荷Ｖｎ１’によるノイズ成分Ｖｎ１も除去した、信号Ｖｓが得られ、この信号Ｖｓが出力端子１９からイメージセンサ３０１の外部へ出力される。

次いで、Ｔ２１からＴ２２までの期間においてφＲＳＴはハイレベルとされ、さらに、Ｔ２２からＴ２３までの期間においてφＨ（２）はハイレベルとされ、１列目と同様に、選択行の２列目について、信号Ｖｓが出力端子１９からイメージセンサ３０１の外部へ出力される。

さらに、次の行が選択行され、以上説明したＴ７からＴ２３までの動作と同様の動作が行われ、全ての行についてＴ７からＴ２３までの動作と同様の動作が行われる。

以上の説明からわかるように、本実施の形態によっても、前記第１の実施の形態と同様の利点が得られる。

［第５の実施の形態］

前記第４の実施の形態では、ノイズ除去のための演算として、差動アンプ１８，３１８，３１９を用いてΔＳ１−ΔＳ３の演算を行っているため、ｔ１とｔ３とが実質的に等しい必要がある。

しかしながら、第４の実施の形態のように第１乃至第３の容量２１，２２，８１を用いる場合であっても、ｔ１とｔ３との関係を任意に設定し得るように第４の実施の形態を変形することが可能である。その変形例として、本発明の第５の実施の形態による固体撮像装置について説明する。

図１３は、本発明の第５の実施の形態による固体撮像装置で用いられているイメージセンサ４０１を示す回路図である。図１３において、図１１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

本実施の形態による固体撮像装置が前記第４の実施の形態による固体撮像装置と異なる所は、図１１に示すイメージセンサ３０１に代えて図１３に示すイメージセンサ４０１が用いられている点と、前記第１の実施の形態と同様に、イメージセンサ４０１の出力信号を処理する外部信号処理回路３が用いられる点のみである。ただし、後述するように、本実施の形態における外部信号処理部３の演算内容は、第１の実施の形態における外部信号処理部３の演算内容とは異なる。

イメージセンサ４０１では、イメージセンサ３０１で用いられていた差動アンプ１８，１１８，１１９の代わりに、水平信号線１６ａ，１６ｂ，３１６ａの信号をそれぞれ単に増幅して出力端子４０２〜４０４から出力させるアンプ４０５〜４０７が用いられている。図面には示していないが、イメージセンサ４０１の図１３中の各構成要素は、同一の基板に形成されている。

本実施の形態においても、前記第４の実施の形態と同じく、垂直走査回路１１及び水平走査回路１２から図１２に示すような駆動信号が出力されるように、制御部２、垂直走査回路１１及び水平走査回路１２が構成されている。

本実施の形態では、各画素ごとに、第１の容量２１に蓄積されている増幅アンプ３６の第１の出力信号Ｖｄ１、第２の容量２２に蓄積されている増幅アンプ３６の第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１、及び、第３の容量８１に蓄積されている増幅アンプ３６の第３の出力信号Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１が、出力端子４０２〜４０４からそれぞれ出力される。

本実施の形態では、外部信号処理部３は、各画素ごとに、これらの信号をメモリに一旦格納し、第１の出力信号Ｖｄ１と第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１との差分ΔＳ１を得るとともに、第２の出力信号Ｖｓ＋Ｖｎ１＋Ｖｄ１と第３の出力信号Ｖｓ＋Ｖｎ１＋Ｖｎ３＋Ｖｄ１との差分ΔＳ３を得た上で、Ｖｓ＝ΔＳ１−ΔＳ３・ｔ１／ｔ３の演算を行うことによって、最終的な画像信号の各画素信号を得る。

以上の説明からわかるように、本実施の形態によっても、前記第１及び第４の実施の形態と同様の利点が得られる。

以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。

例えば、本発明は、特許文献１，２に開示されているような増幅部に接合型電界効果トランジスタを用いた固体撮像装置にも、適用することができる。

本発明の第１の実施の形態による固体撮像装置を示す概略ブロック図である。 図１中のイメージセンサの概略構成を示す回路図である。 図２中の画素を模式的に示す概略平面図である。 図３中のＡ−Ａ’線に沿った概略断面図である。 図３中のＢ−Ｂ’線に沿った概略断面図である。 本発明の第１の実施の形態において垂直走査回路及び水平走査回路が出力する駆動信号を示すタイミングチャートである。 比較例において垂直走査回路及び水平走査回路が出力する駆動信号を示すタイミングチャートである。 本発明の第２の実施の形態による固体撮像装置で用いられているイメージセンサを示す回路図である。 本発明の第２の実施の形態において垂直走査回路及び水平走査回路が出力する駆動信号を示すタイミングチャートである。 本発明の第３の実施の形態による固体撮像装置で用いられているイメージセンサを示す回路図である。 本発明の第４の実施の形態による固体撮像装置で用いられているイメージセンサを示す回路図である。 本発明の第４の実施の形態において垂直走査回路及び水平走査回路が出力する駆動信号を示すタイミングチャートである。 本発明の第５の実施の形態による固体撮像装置で用いられているイメージセンサを示す回路図である。

符号の説明

１，１０１，２０１，３０１，４０１ イメージセンサ（固体撮像素子）
２ 制御部
３ 外部信号処理部
１０ 画素
１５ 信号保持部
２１，２２，７１，７２，８１ 容量

Claims (12)

1. 入射光に応じた信号電荷を生成して蓄積する光電変換部、前記光電変換部から転送される信号電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素であって、前記電荷格納部及び前記所定部位がそれぞれリセット可能である画素を、複数有する固体撮像装置であって、
   前記所定部位がリセットされた第１の状態における前記増幅部の第１の出力信号と、前記第１の状態の後の第２の状態であって前記信号電荷を含む電荷が前記電荷格納部から前記所定部位へ転送された第２の状態における前記増幅部の第２の出力信号と、前記第２の状態の後の第３の状態であって前記所定部位がリセットされた第３の状態における前記増幅部の第３の出力信号と、前記第３の状態の後の第４の状態であって前記信号電荷を含まない電荷が前記電荷格納部から前記所定部位へ転送された第４の状態における前記増幅部の第４の出力信号とに基づいて、前記信号電荷に応じた信号を得る信号処理手段を、備えたことを特徴とする固体撮像装置。
2. 前記第１の出力信号と前記第２の出力信号との差分をΔＳ１とし、
   前記第３の出力信号と前記第４の出力信号との差分をΔＳ２とし、
   前記第２の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間であって、当該時点の直前に前記電荷格納部のリセットが終了した時点から開始する期間の長さを、ｔ１とし、
   前記第４の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間であって、当該時点の直前に前記電荷格納部のリセットが終了した時点から開始する期間の長さを、ｔ２としたとき、
   前記信号処理手段は、前記信号電荷に応じた前記信号として、（ΔＳ１−ΔＳ２・ｔ１／ｔ２）に実質的に相当する信号を得ることを特徴とする請求項１記載の固体撮像装置。
3. 前記長さｔ１と前記長さｔ２とが実質的に等しいことを特徴とする請求項２記載の固体撮像装置。
4. 前記信号処理手段は、前記第１の出力信号及び前記第３の出力信号を互いに異なるタイミングで蓄積する第１の容量と、前記第２の出力信号及び前記第４の出力信号を互いに異なるタイミングで蓄積する第２の容量とを含み、
   前記第１及び第２の容量は、前記複数の画素と同一の基板に設けられたことを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
5. 前記信号処理手段は、前記第１の容量に蓄積されている信号と前記第２の容量に蓄積されている信号との差分を得る差分手段を含み、
   前記差分手段は、前記複数の画素と同一の基板に設けられたことを特徴とする請求項４記載の固体撮像装置。
6. 前記信号処理手段は、前記第１の出力信号を蓄積する第１の容量と、前記第２の出力信号を蓄積する第２の容量と、前記第３の出力信号を蓄積する第３の容量と、前記第４の出力信号を蓄積する第４の容量とを含み、
   前記第１乃至第４の容量は、前記複数の画素と同一の基板に設けられたことを特徴とする請求項１乃至３のいずれかに記載の固体撮像装置。
7. 前記信号処理手段は、前記第１の容量に蓄積されている信号と前記第２の容量に蓄積されている信号との差分を得る第１の差分手段と、前記第３の容量に蓄積されている信号と前記第４の容量に蓄積されている信号との差分を得る第２の差分手段と、前記第１の差分手段により得られた差分と前記第２の差分手段により得られた差分との差分を得る第３の差分手段と、を含み、
   前記第１乃至第３の差分手段は、前記複数の画素と同一の基板に設けられたことを特徴とする請求項６記載の固体撮像装置。
8. 入射光に応じた信号電荷を生成して蓄積する光電変換部、前記光電変換部から転送される信号電荷を蓄積する電荷格納部、所定部位の電荷量に応じた信号を出力する増幅部、前記光電変換部から前記電荷格納部に電荷を転送する第１の転送ゲート部、及び、前記電荷格納部から前記所定部位に電荷を転送する第２の転送ゲート部を備えた画素であって、前記電荷格納部及び前記所定部位がそれぞれリセット可能である画素を、複数有する固体撮像装置であって、
   前記所定部位がリセットされた第１の状態における前記増幅部の第１の出力信号と、前記第１の状態の後の第２の状態であって前記信号電荷を含む電荷が前記電荷格納部から前記所定部位へ転送された第２の状態における前記増幅部の第２の出力信号と、前記第２の状態の後の第３の状態であって、前記第２の状態において前記所定部位へ転送されていた電荷に加えて、前記信号電荷を含まない新たな電荷が前記電荷格納部から前記所定部位へ転送された第３の状態における、前記増幅部の第３の出力信号とに基づいて、前記信号電荷に応じた信号を得る信号処理手段を、備えたことを特徴とする固体撮像装置。
9. 前記第１の出力信号と前記第２の出力信号との差分をΔＳ１とし、
   前記第２の出力信号と前記第３の出力信号との差分をΔＳ３とし、
   前記第２の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間であって、当該時点の直前に前記電荷格納部のリセットが終了した時点から開始する期間の長さを、ｔ１とし、
   前記第２の状態において前記所定部位に転送されている電荷が、前記電荷格納部から前記所定部位への転送を終了した時点から開始する期間であって、前記第３の状態において前記所定部位に転送されている前記新たな電荷が、前記電荷格納部から前記所定部位への転送を開始した時点で終了する期間の長さを、ｔ３としたとき、
   前記信号処理手段は、前記信号電荷に応じた前記信号として、（ΔＳ１−ΔＳ３・ｔ１／ｔ３）に実質的に相当する信号を得ることを特徴とする請求項８記載の固体撮像装置。
10. 前記長さｔ１と前記長さｔ３とが実質的に等しいことを特徴とする請求項９記載の固体撮像装置。
11. 前記信号処理手段は、前記第１の出力信号を蓄積する第１の容量と、前記第２の出力信号を蓄積する第２の容量と、前記第３の出力信号を蓄積する第３の容量とを含み、
    前記第１乃至第３の容量は、前記複数の画素と同一の基板に設けられたことを特徴とする請求項８乃至１０のいずれかに記載の固体撮像装置。
12. 前記信号処理手段は、前記第１の容量に蓄積されている信号と前記第２の容量に蓄積されている信号との差分を得る第１の差分手段と、前記第２の容量に蓄積されている信号と前記第３の容量に蓄積されている信号との差分を得る第２の差分手段と、前記第１の差分手段により得られた差分と前記第２の差分手段により得られた差分との差分を得る第３の差分手段と、を含み、
    前記第１乃至第３の差分手段は、前記複数の画素と同一の基板に設けられたことを特徴とする請求項１１記載の固体撮像装置。

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