JP2011188410A - 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器 - Google Patents

Abstract

【課題】画素個々の蓄積期間の同時性を持った良好な画像を得るために、有効な画素数を損なうことなく、偽信号の補正を行うことができるようにする。
【解決手段】第１，第２の電荷蓄積部３３，３５を有する画素構成のＣＭＯＳイメージセンサ１０において、先ず、全画素３０のフォトダイオード３１を一括してリセットして信号電荷の蓄積を開始し、蓄積時間終了時に第１、第２の電荷蓄積部３３，３５をリセットする。次に、フォトダイオード３１に蓄積された信号電荷を第１の電荷蓄積部３３に一括転送する。第１の電荷蓄積部３３に信号電荷を一括転送した後、順次行読出しにおいて、先ず、第２の電荷蓄積部３５の信号レベルを読み出す。次いで、第１の電荷蓄積部３３の信号電荷を第２の電荷蓄積部３５に読み出し、当該第２の電荷蓄積部３５の電荷に応じた信号レベルを読み出す。しかる後、後で読み出した信号レベルから、先に読み出した信号レベルを減算する。
【選択図】図２

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法、及び、電子機器に関する。

固体撮像装置、例えばＸ−Ｙアドレス方式の固体撮像装置の一種であるＣＭＯＳ型イメージセンサは、光電変換素子を含む単位画素が行列状に２次元配列された画素アレイ部を画素行ごとに順次走査しつつ、各単位画素の信号の読出しを行う機構を有している。この行順次走査の場合、即ち、電子シャッタとしてローリングシャッタ方式を採用した場合、単位画素（以下、単に「画素」と記述する場合もある）の蓄積期間に画素行ごとに時間のずれが発生する。そのため、行順次走査の場合、動被写体の撮像時に撮像画像が歪むフォーカルプレーン歪みと呼ばれる現象を引き起こす。

この種の画像歪みが許容できない、高速に動く被写体の撮像や、撮像画像の同時性を必要とするセンシング用途では、画素アレイ部中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバル露光（グローバルシャッタ）が採用される。このグローバル露光では、画素アレイ部中の単位画素を全画素行同時にリセットする全行同時リセット駆動を行うことで、画素アレイ部中の全画素の蓄積を同時に開始する。そして、フローティングディフュージョンなどの電荷蓄積部への全行同時の電荷転送駆動によって全画素の蓄積を同時に終了させることにより、画素アレイ部中の全画素に対して蓄積期間の同時性を持たせる駆動を行うものがある（例えば、特許文献１参照）。

一方、光電変換素子で光電変換された信号電荷を電荷蓄積部に一時的に保持し、当該電荷蓄積部からの読出しを行順次走査によって行うとき、次のような問題が発生する。すなわち、行順次走査によって電荷蓄積部から読み出されるまでの間当該電荷蓄積部に保持される信号は、電荷のリーク成分や電荷蓄積部自体の光電変換によるノイズ成分（以下、これらの成分を「偽信号」と呼ぶ)によって劣化するという問題がある。

電荷のリーク成分については、時間に比例して増加する成分であり、読み出すまでの時間差があり、例えば、画像の上側から下側に読み出すような駆動であれば、上から下に向かってノイズ成分がシェーディング状に増加してゆくものとなる。また、電荷蓄積部自体の光電変換によるノイズ成分については、そのノイズ源となる被写体が蓄積期間の終了から読出しまでの間に動いてしまっている際に、蓄積期間に得た画像とは別の位置に現れるため、画像が不自然なものとなる。

これに対し、電荷の蓄積および保持を行う撮像目的の画素とは別に、蓄積した電荷については保持をせず、電荷保持部の偽信号のみを発生させる、補正目的の画素を用いるものが提案されている（例えば、特許文献２参照）。具体的には、撮像目的の画素から読み出した偽信号を含む信号から、当該撮像目的の画素の近傍の補正目的の画素から読み出した偽信号を減算することによって偽信号を補正するというものである。

特開２００６−３１１５１５号公報 特開２００６−１０８８８９号公報

ところで、画素個々の蓄積期間の同時性を持った良好な画像を得るには、蓄積が終了したときにフローティングディフュージョンなどの電荷蓄積部に保持した信号に、当該信号を読み出すまでの期間に発生する偽信号をいかに補正するかがポイントとなる。

特許文献３に記載の従来技術では、電荷の蓄積、及び、保持を行う撮像目的の画素とは別に、偽信号のみを得る補正目的の画素を撮像目的の画素に対して行または列に例えば交互に配置している。そして、この補正目的の画素で得られた偽信号を、当該補正目的の画素の近傍の撮像目的の画素から読み出した信号から減算することによって偽信号の補正を行っている。

先述したように、偽信号は主として２つの成分からなる。これら２つの成分のうちの一つは、時間に比例して増加する電荷のリーク成分である。もう一つは、フローティングディフュージョンなどの電荷蓄積部自体の光電変換によるノイズ成分である。そして、特許文献３に記載の従来技術は、近傍に位置する画素同士の偽信号が相関を持つことを利用している。

しかしながら、信号電荷の蓄積を行わず、偽信号のみを得る補正目的の画素の信号は、結果として、補正信号としてしか使用されず画像の信号としては寄与しない。すなわち、この補正目的の画素を行または列に例えば交互に配置する構成を採ると、結果として、画像の信号として寄与する有効な画素数は補正目的の画素を含む全画素数の半分となり、全体の画素数に見合った解像度が得られないという問題が発生する。

そこで、本発明は、画素個々の蓄積期間の同時性を持った良好な画像を得るために、有効な画素数を損なうことなく、偽信号の補正を行うことができる固体撮像装置、固体撮像装置の駆動方法および電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、
光電変換素子で光電変換されかつ蓄積された信号電荷を転送する転送トランジスタ、当該転送トランジスタによって転送された信号電荷を保持する第１の電荷蓄積部、当該第１の電荷蓄積部に保持された信号電荷を読み出す読出しトランジスタ、当該読出しトランジスタによって読み出された信号電荷を保持する第２の電荷蓄積部、当該第２の電荷蓄積部をリセットするリセットトランジスタ、および、前記第２の電荷蓄積部に保持された信号電荷に応じた電気信号を出力する増幅トランジスタを含む単位画素が行列状に２次元配置されてなる画素アレイ部を備える固体撮像装置において、
前記第１の電荷蓄積部に信号電荷が保持されている期間に当該第１の電荷蓄積部で発生する偽信号成分に対応する偽信号成分を前記第２の電荷蓄積部から得るべく当該第２の電荷蓄積部を駆動し、
前記第２の電荷蓄積部から得られる偽信号成分を用いて、前記第１の電荷蓄積部に保持された信号電荷に応じた信号を補正する
構成を採っている。

上記構成の固体撮像装置において、光電変換素子から第１の電荷蓄積部に信号電荷が転送され、当該信号電荷が第１の電荷蓄積部から読み出されるまでの期間、即ち、第１の電荷蓄積部に信号電荷が保持されている期間、第１の電荷蓄積部において偽信号成分が発生する。この第１の電荷蓄積部で発生する偽信号成分に対応する偽信号成分が、第１の電荷蓄積部と同一の単位画素内に設けられた第２の電荷蓄積部から得られる。そして、第１の電荷蓄積部に保持された信号電荷に応じた信号、即ち、第１の電荷蓄積部で発生する偽信号成分を含む信号を、第２の電荷蓄積部から得られる偽信号成分を用いて補正することにより、偽信号成分が低減された、好ましくは、キャンセルされた、光電変換素子での光電変換に応じた信号を得ることができる。

本発明によれば、第１の電荷蓄積部と同一の単位画素内に設けられた第２の電荷蓄積部から偽信号成分を得ることができるために、有効な画素数を損なうことなく、偽信号成分について補正を行うことができる。

本発明が適用されるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 単位画素の回路構成の他の例を示す回路図である。 画素構造１に係る単位画素の構造の一例を示す断面構造図である。 画素構造１に係る単位画素のレイアウト構造の一例を示す平面図である。 画素構造２に係る単位画素の構造の一例を示す断面構造図である。 画素構造３に係る単位画素の構造の一例を示す断面構造図である。 実施例１に係る駆動方法についての動作説明に供するタイミングチャートである。 列信号処理部における減算処理部の一構成例を示すブロック図である。 読出し行ごとの偽信号の電荷量と減算処理後の信号量との関係を示す図である。 列信号処理部における減算処理部の他の構成例を示すブロック図である。 カラムＡＤ変換方式列信号処理部におけるＡＤ変換部の一構成例を示すブロック図である。 実施例２に係る駆動方法についての動作説明に供するタイミングチャートである。 実施例３に係る駆動方法についての動作説明に供するタイミングチャートである。 実施例４に係る駆動方法についての動作説明に供するタイミングチャートである。 本実施形態の変形例に係る画素回路の一例を示す回路図である。 変形例に係る２画素間共有の場合のレイアウト構造の一例を示す平面図である。 本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される固体撮像装置
１−１．ＣＭＯＳイメージセンサの構成
１−２．単位画素の回路構成
１−３．単位画素の画素構造
２．本発明の一実施形態に関する説明
２−１．実施例１（ＣＤＳ無しの場合）
２−２．実施例２（ＣＤＳ無し、ＯＰＢ画素利用の場合）
２−３．実施例３（ＣＤＳ有りの場合）
２−４．実施例４（ＣＤＳ有り、ＯＰＢ画素利用の場合）
３．変形例
４．電子機器（撮像装置）

＜１．本発明が適用される固体撮像装置＞
［１−１．ＣＭＯＳイメージセンサの構成］
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス方式固体撮像装置の一種であるＣＭＯＳイメージセンサの構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または、部分的に使用して作成されたイメージセンサである。

本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じ半導体基板１１上に集積された周辺回路部とを有する構成となっている。周辺回路部は、例えば、行走査部１３、定電流源部１４、列信号処理部１５、列走査部１６、出力処理部１７およびコントロール部１８等から構成されている。

画素アレイ部１２は、入射光の光量に応じた電荷量の光電荷（光信号）を発生して内部に蓄積する光電変換素子を有する単位画素（以下、単に「画素」と記述する場合もある）が行方向および列方向に、即ち、行列状に２次元配置された構成となっている。ここで、行方向とは画素行の画素の配列方向（即ち、水平方向）を言い、列方向とは画素列の画素の配列方向（即ち、垂直方向）を言う。単位画素の具体的な回路構成の詳細については後述する。

画素アレイ部１２において、行列状の画素配列に対して、画素行ごとに画素駆動線２１が行方向に沿って配線され、画素列ごとに垂直信号線２２が列方向に沿って配線されている。画素駆動線２１は、画素から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線２１について１本の配線として示しているが、１本に限られるものではない。画素駆動線２１の一端は、行走査部１３の各行に対応した出力端に接続されている。

行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を全画素同時あるいは行単位等で駆動する。すなわち、行走査部１３は、当該行走査部１３を制御するコントロール部１８と共に、画素アレイ部１２の各画素を駆動する駆動部を構成している。この行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。

読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。

行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、画素列ごとに垂直信号線２２の各々を通して定電流源部１４および列信号処理部１５に入力される。定電流源部１４は、画素列ごとに定電流源１４１（図２参照）が配置された構成となっており、定電流源１４１から各単位画素に対して垂直信号線２２の各々を通してバイアス電流を供給する。

列信号処理部１５は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線２２を通して出力される信号に対して所定の信号処理を行う。この列信号処理部１５で行われる信号処理としては、例えば、ＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去処理や、信号増幅処理や、ＡＤ（アナログ−デジタル）変換処理等の信号処理を挙げることができる。

但し、ここで例示した信号処理は一例に過ぎず、列信号処理部１５で行われる信号処理としてはこれらに限られるものではない。列信号処理部１５は、これら各種の信号処理の１つ、または複数を実行する。この列信号処理部１５における信号処理は本実施形態の特徴の一つであり、その詳細ついては後述する。

列走査部１６は、シフトレジスタやアドレスデコーダ等によって構成され、列信号処理部１５の画素列に対応する単位回路を順番に選択する。この列走査部１６による選択走査により、列信号処理部１５において単位回路ごとに信号処理された信号が順番に水平信号線２３を通して出力処理部１７に供給される。

出力処理部１７は、列走査部１６によって選択され、水平信号線２３を通して入力される信号に対して所定の処理を行って半導体基板１１の外部へ出力する。この出力処理部１７での処理としては、バッファリングだけの処理の場合もあるし、バッファリングの前に黒レベルを調整したり、画素列ごとのばらつきを補正したりするなど各種の信号処理を挙げることができる。

コントロール部１８は、半導体基板１１の外部から与えられるクロック信号や、動作モードを指令するデータ信号などを受け取るとともに、これらの信号を基に各種のタイミング信号を生成するタイミング生成部を有する。コントロール部１８で生成された各種のタイミング信号は、行走査部１３、列信号処理部１５および列走査部１６等の周辺回路部に対して与えられ、これら回路部の駆動制御を行う。

［１−２．単位画素の回路構成］
図２は、単位画素の回路構成の一例を示す回路図である。図２に示すように、本構成例に係る単位画素３０は、光電変換素子（光電変換部）である例えばフォトダイオード３１を含んでいる。単位画素３０はさらに、例えば転送トランジスタ３２、第１の電荷蓄積部３３、読出しトランジスタ３４、第２の電荷蓄積部３５、リセットトランジスタ３６、増幅トランジスタ３７、及び、選択トランジスタ３８を有する構成となっている。

本回路構成では、単位画素３０を構成する５つのトランジスタ３２，３４，３６〜３８として、例えばＮチャネルのＭＯＳトランジスタを用いている。但し、ここで例示した転送トランジスタ３２、読出しトランジスタ３４、リセットトランジスタ３６、増幅トランジスタ３７、及び、選択トランジスタ３８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。すなわち、適宜、ＰチャネルのＭＯＳトランジスタを用いて構成することも可能である。

この単位画素３０に対して、画素駆動線２１として、例えば、転送駆動線２１_-1、読出し駆動線２１_-2、リセット駆動線２１_-3、及び、選択駆動線２１_-4の４本の駆動配線が同一画素行の各画素について共通に設けられている。これら画素駆動線２１_-1〜２１_-4は、各一端が行走査部１３の各画素行に対応した出力端に画素行単位で接続されており、画素３０を駆動する駆動信号である転送パルスＴＲＧ、読出しパルスＲＯＧ、リセットパルスＲＳＴ、及び、選択パルスＳＥＬを伝送する。

フォトダイオード３１は、アノード電極が負側電源（例えば、グランド）に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換しかつその光電荷を蓄積する。転送トランジスタ３２は、一方の電極（ソース電極／ドレイン電極）がフォトダイオード３１のカソード電極に接続され、ゲート電極が転送駆動線２１_-1に接続されている。

第１電荷蓄積部３３は、一方の電極が転送トランジスタ３２の他方の電極（ドレイン電極／ソース電極）に接続され、他方の電極が負側電源に接続されている。読出しトランジスタ３４は、一方の電極（ソース電極／ドレイン電極）が転送トランジスタ３２の他方の電極（第１の電荷蓄積部３３の一方の電極）に接続され、ゲート電極が読出し駆動線２１_-2に接続されている。

第２電荷蓄積部３５は、一方の電極が読出しトランジスタ３５の他方の電極（ドレイン電極／ソース電極）に接続され、他方の電極が負側電源に接続されている。リセットトランジスタ３６は、ゲート電極がリセット駆動線２１_-3に接続され、ドレイン電極が正側電源Ｖ_DDに接続され、ソース電極が読出しトランジスタ３４の他方の電極（第２の電荷蓄積部３５の一方の電極）に接続されている。

増幅トランジスタ３７は、ゲート電極が読出しトランジスタ３５の他方の電極（第２の電荷蓄積部３５の一方の電極）に接続され、ドレイン電極が正側電源Ｖ_DDに接続されている。選択トランジスタ３８は、ゲート電極が選択駆動線２１_-4に接続され、ドレイン電極が増幅トランジスタ３７のソース電極に接続され、ソース電極が垂直信号線２２に接続されている。

転送トランジスタ３２のゲート電極には、行走査部１３から転送駆動線２１_-1を介して転送信号ＴＲＧが選択的に与えられる。読出しトランジスタ３４のゲート電極には、行走査部１３から読出し駆動線２１_-2を介して読出し信号ＲＯＧが選択的に与えられる。リセットトランジスタ３６のゲート電極には、行走査部１３からリセット駆動線２１_-3を介してリセット信号ＲＳＴが選択的に与えられる。選択トランジスタ３８のゲート電極には、行走査部１３から選択駆動線２１_-4を介して選択信号ＳＥＬが選択的に与えられる。

先述したように、転送トランジスタ３２、読出しトランジスタ３４、リセットトランジスタ３６、増幅トランジスタ３７、及び、選択トランジスタ３８は、ＮチャネルのＭＯＳトランジスタである。従って、転送信号ＴＲＧ、読出し信号ＲＯＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬは、高レベル（例えば、Ｖ_DDレベル）の状態がアクティブ（Ｈｉｇｈアクティブ）状態となる。

上記構成の単位画素３０において、転送トランジスタ３２は、転送信号ＴＲＧがアクティブ状態になるとこれに応答して導通状態になり、フォトダイオード３１で光電変換された電荷を第１の電荷蓄積部３３に転送する。第１の電荷蓄積部３３は、フォトダイオード３１で光電変換されかつ蓄積され、転送トランジスタ３２によって転送された電荷を保持する。

読出しトランジスタ３４は、読出し信号ＲＯＧがアクティブ状態になるとこれに応答して導通状態になり、第１の電荷蓄積部３３に保持された電荷を第２電荷蓄積部３５に読み出す。第２の電荷蓄積部３５は、第１の電荷蓄積部３３から読出しトランジスタ３４によって読み出された電荷を保持すると同時に、フォトダイオード３１での蓄積終了から読出しトランジスタ３４による読出し開始までの期間に発生するノイズ成分を保持する。

リセットトランジスタ３６は、リセット信号ＲＳＴがアクティブ状態になるとこれに応答して導通状態になり、第２の電荷蓄積部３６の電荷を正側電源Ｖ_DDに捨てることによって当該第２の電荷蓄積部３６をリセットする。

増幅トランジスタ３７は、フォトダイオード３１での光電変換によって得られる信号を読み出す読出し回路、いわゆるソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ３７は、ソース電極が選択トランジスタ３８を介して垂直信号線２２に接続されることにより、当該垂直信号線２２の一端に接続される定電流源１４１とソースフォロワ回路を構成する。

選択トランジスタ３８は、選択信号ＳＥＬがアクティブ状態になるとこれに応答して導通状態となり、単位画素３０を選択状態として増幅トランジスタ３７から出力される信号を垂直信号線２２に中継する。

このように、２つの電荷蓄積部３３，３５を有する回路構成の単位画素３０によれば、画素アレイ部１２中の全画素に対して同一のタイミングで露光開始と露光終了とを実行するグローバルシャッタ（グローバル露光）を実現できる。グローバルシャッタ動作の詳細については後述する。

なお、図２に示す単位画素３０において、選択トランジスタ３８については、正側電源Ｖ_DDと増幅トランジスタ３７のドレイン電極との間に接続する回路構成を採ることも可能である。

また、単位画素３０としては、上記構成の５つのトランジスタ３２，３４，３６〜３８からなる回路構成のものに限られるものではない。他の回路構成の一例として、例えば図３に示すように、５つのトランジスタ３２，３４，３６〜３８に加えて、電荷排出トランジスタ３９を有する構成のものを挙げることができる。

電荷排出トランジスタ３９は、フォトダイオード３１と電荷排出ノード（例えば、電源Ｖ_DDの電源配線）との間に接続されている。電荷排出トランジスタ３９は、そのゲート電極に電荷排出駆動線２１_-5を介して電荷排出信号ＯＦＧが与えられることによって導通状態となり、フォトダイオード３１内の光電荷を電荷排出ノードに選択的に捨てる（排出する）。

電荷排出トランジスタ３９は次の目的で設けられる。すなわち、光電荷の蓄積を行わない期間に電荷排出トランジスタ３９を導通状態にすることで、過剰な光がフォトダイオード３１に入射して光電荷で飽和し、飽和電荷量を超えた電荷が第１，第２の電荷蓄積部３３，３５や周辺画素へ溢れ出すのを回避するためである。

上述したように、本実施形態で用いる単位画素３０の回路構成としては、少なくとも５つのトランジスタ３２，３４，３６〜３８に加えて、グローバルシャッタ（グローバル露光）を実現するための２つの電荷蓄積部３３，３５を有する構成のものであればよい。

［１−３．単位画素の画素構造］
次に、単位画素３０の構造、特に、第１の電荷蓄積部３３の構造について説明する。第１の電荷蓄積部３３の構造としては、フローティングディフュージョンを用いた構造（画素構造１）、埋込み型ダイオードを用いた構造（画素構造２）、ＣＣＤ(Charge Coupled Device)と同じ埋込み型チャネルを用いた構造（画素構造３）などが挙げられる。

（画素構造１）
図４は、画素構造１に係る単位画素３０の構造の一例を示す断面構造図であり、図中、図２と同等部分には同一符号を付して示している。また、図５に、画素構造１に係る単位画素３０のレイアウト構造を示す。

図４において、半導体基板、例えばＮ型の基板４１の上に形成されたＰ型のウェル領域４２内に、フォトダイオード３１、第１の電荷蓄積部３３、及び、第２の電荷蓄積部３５が形成されている。ここで、Ｎ型の基板４１は、図１に示す半導体基板１１に相当するものである。

フォトダイオード（ＰＤ）３１は、Ｐ型のウェル領域４２内にＮ^- 型の信号蓄積領域３１１が形成されることによってＰＮ接合のフォトダイオードとなっている。また、フォトダイオード３１は、基板４１の表層部（最表面部）にＰ⁺ 型の層３１２を有することで、フォトダイオード３２の空乏層端を界面から離した構造となっている。

かかる構造のフォトダイオード３１は、埋込み型フォトダイオードと呼ばれている（ＨＡＤ（Hole Accumulated Diode；正孔蓄積ダイオード）センサと呼ばれる場合もある）。この埋込み型フォトダイオード３１において、Ｐ⁺ 型の層３１２は正孔を蓄積する層として機能する。この埋込み型フォトダイオード３１によれば、Ｐ⁺ 型の層３１２の機能によって暗電流の発生を抑えることができる。

第１の電荷蓄積部３３は、基板４１の表層部に形成されたＮ⁺ 型の浮遊拡散領域（フローティングディフュージョン；ＦＤ₁）３３１によって構成されている。そして、フォトダイオード３１の信号蓄積領域３１１と第１の電荷蓄積部３３の浮遊拡散領域３３１との間が転送トランジスタ３２のチャネル領域となり、当該チャネル領域の上方にゲート絶縁膜（図示せず）を介して転送トランジスタ３２のゲート電極３２１が配されている。

第２の電荷蓄積部３５は、第１の電荷蓄積部３３と同様に、基板４１の表層部に形成されたＮ⁺ 型の浮遊拡散領域（ＦＤ₂）３５１によって構成されている。そして、第１の電荷蓄積部３３の浮遊拡散領域３３１と第２の電荷蓄積部３５の浮遊拡散領域３５１との間が読出しトランジスタ３４のチャネル領域となり、当該チャネル領域の上方にゲート絶縁膜（図示せず）を介して読出しトランジスタ３４のゲート電極３４１が配されている。

（画素構造２）
図６は、画素構造２に係る単位画素３０の構造の一例を示す断面構造図であり、図中、図４と同等部分には同一符号を付して示している。

図６において、半導体基板、例えばＮ型の基板４１の上に形成されたＰ型のウェル領域４２内に、フォトダイオード（ＰＤ）３１、第１の電荷蓄積部（ＭＥＭ）３３、及び、第２の電荷蓄積部（ＦＤ₂）３５が形成されている。フォトダイオード３１は、画素構造１のフォトダイオード３１と同様に、埋込み型フォトダイオードの構造となっている。

第１の電荷蓄積部３３は、Ｐ型のウェル領域４２内に形成されたＮ⁺ 型の不純物層３３３、及び、その上に設けられたＰ⁺ 型の層３３４によって構成されている。すなわち、第１の電荷蓄積部３３は、フォトダイオード３１と同様に、最表面部にＰ⁺ 型の層３３４を有する埋込み構造（ＨＡＤ構造）となっている。この埋込み構造の第１の電荷蓄積部３３によれば、画素構造１の第１の電荷蓄積部３３に比べて、暗電流の発生を抑えることができる利点がある。第１の電荷蓄積部３３は遮光されている。

第２の電荷蓄積部３５は、画素構造１の第２の電荷蓄積部３５と同様に、基板４１の表層部に形成されたＮ⁺ 型の浮遊拡散領域３５１によって構成されている。ここで、第２の電荷蓄積部３５には、増幅トランジスタ３７のゲート電極と電気的に接続するためのコンタクト部（図示せず）が形成される。従って、第２の電荷蓄積部３５については、第１の電荷蓄積部３３のような、埋込み構造を採ることができない。

（画素構造３）
図７は、画素構造２に係る単位画素３０の構造の一例を示す断面構造図であり、図中、図４と同等部分には同一符号を付して示している。

図７において、半導体基板、例えばＮ型の基板４１の上に形成されたＰ型のウェル領域４２内に、フォトダイオード（ＰＤ）３１、第１の電荷蓄積部（ＭＥＭ）３３、及び、第２の電荷蓄積部（ＦＤ₂）３５が形成されている。

フォトダイオード３１は、画素構造１のフォトダイオード３１と同様に、埋込み型フォトダイオード構造となっている。第２の電荷蓄積部３５についても、画素構造１の第２の電荷蓄積部３５と同様に、基板４１の表層部に形成されたＮ⁺ 型の浮遊拡散領域３５１によって構成されている。

第１の電荷蓄積部３３は、Ｐ型のウェル領域４２内に形成されたＮ⁺ 型の不純物層３３５を有し、画素構造１の場合と違って、転送トランジスタ３２のゲート電極３２１がＮ⁺ 型の不純物層３３５の上方まで延在した構造となっている。すなわち、第１の電荷蓄積部３３は、ＣＣＤと同様な埋込みチャネル型の構造となっている。

＜２．本発明の一実施形態に関する説明＞
以上説明した、単位画素３０ごとに２つの電荷蓄積部３３，３５を持つことにより、グローバルシャッタ（グローバル露光）を実現可能な固体撮像装置において、本実施形態では、有効な画素数を損なうことなく、偽信号の補正を行えるようにすることを特徴としている。電子シャッタとしてグローバルシャッタ方式を採用することで、画素個々の蓄積期間の同時性を持った良好な画像を得ることができる。

ここで言う「偽信号」とは、蓄積が終了したときに電荷蓄積部３３に保持した信号に、当該信号を読み出すまでの期間に発生するノイズ成分のことである。この偽信号は、前にも述べたように、時間に比例して増加する電荷のリーク成分と、フローティングディフュージョンなどの電荷蓄積部自体の光電変換によるノイズ成分との２つの成分からなる。因みに、電荷蓄積部を構成するフローティングディフュージョンにおいても、フォトダイオードに比べて極めて低い感度、例えばフォトダイオードの１万分の１程度の感度で光電変換が行われることが知られている。

グローバルシャッタを実現可能な固体撮像装置において、有効な画素数を損なうことなく、偽信号の補正を行えるようにするために、本実施形態では以下に詳述する駆動方法を採る。すなわち、図２に示す構成の単位画素３０を有するＣＭＯＳイメージセンサ１０において、先ず、全画素３０のフォトダイオード３１を一括してリセットして信号電荷の蓄積を開始し、蓄積時間終了時に第１、第２の電荷蓄積部３３，３５をリセットする。

次に、転送トランジスタ３２に有意パルスを入力してフォトダイオード３１に蓄積された信号電荷を、転送トランジスタ３２によって第１の電荷蓄積部３３に一括転送する。ここで、「有意パルス」とは転送トランジスタ３２を導通状態にするパルス信号を言う。本例では、転送トランジスタ３２がＮチャネルのトランジスタであるため、高レベル（正電源の電圧レベル）のパルス信号が有意パルスとなる。因みに、転送トランジスタ３２がＰチャネルのトランジスタである場合は、低レベル（負電源の電圧レベル、例えば、接地レベル）のパルス信号が有意パルスとなる。読出しトランジスタ３４、リセットトランジスタ３６、及び、選択トランジスタ３８についても同様である。

第１の電荷蓄積部３３に信号電荷を一括転送した後、画素アレイ部１２を画素行単位で順に走査する順次行読出しにおいて、読出し行の選択パルス（選択信号）ＳＥＬを有意にし、先ず、第２の電荷蓄積部３５の信号レベル（第１の信号レベル）を読み出す。次に、読出しトランジスタ３４に有意パルスを入力して第１の電荷蓄積部３３の信号電荷を第２の電荷蓄積部３５に読み出し、当該第２の電荷蓄積部３５の電荷に応じた信号レベル（第２の信号レベル）を読み出す。

しかる後、列信号処理部１５または基板１１の外部の信号処理部において、後で読み出した信号レベル（第２の信号レベル）に対して、先に読み出した信号レベル（第１の信号レベル）を用いて補正することにより、偽信号を低減、または、キャンセルする。具体的には、第２の信号レベルから第１の信号レベルを減算することにより、偽信号の補正（キャンセル）を行う。この場合、列信号処理部１５または基板１１の外部の信号処理部は、偽信号成分について補正する補正部としての機能を持つことになる。

ここで、第１，第２の信号レベルは共に同じ画素から読み出される信号レベルであり、補正目的の画素は不要であるために、有効な画素数を損なうことなく、偽信号の補正を行うことができる。その結果、画素個々の蓄積期間の同時性を持った良好な画像を得ることができる。また、ＣＭＯＳイメージセンサ１０の有効画素数に見合った解像度を得ることができる。

以下に、有効な画素数を損なうことなく、偽信号の補正のための駆動を行う駆動方法の具体的な実施例について説明する。

［２−１．実施例１］
図８は、実施例１に係る駆動方法についての動作説明に供するタイミングチャートである。

先ずはじめに、転送トランジスタ３２、読出しトランジスタ３３、及び、リセットトランジスタ３６に対して全行同時に高レベルの転送パルス（転送信号）ＴＲＧ、読出しパルス（読出し信号）ＲＯＧ、及び、リセットパルス（リセット信号）ＲＳＴを入力する。これにより、全画素のフォトダイオード３１、及び、第１，第２の電荷蓄積部３３，３５に対して一括リセットが行われる（一括リセット）。

具体的には、リセットトランジスタ３６を通して第２の電荷蓄積部３５が正電源のＶ_DDレベルにリセットされる。さらに、読出しトランジスタ３４を通して第１の電荷蓄積部３３がＶ_DDレベルにリセットされる。さらに、転送トランジスタ３２を通してフォトダイオード３１がＶ_DDレベルにリセットされる。なお、図３に示す画素構成の場合には、電荷排出トランジスタ３９を通してフォトダイオード３１をＶ_DDレベルにリセットすることができる。この一括リセットのタイミングから、全画素においてフォトダイオード３１での信号電荷の蓄積が開始される。

信号電荷の蓄積を終了する直前のタイミングでは、読出しトランジスタ３３、及び、リセットトランジスタ３６に対して全行同時に高レベルの読出しパルスＲＯＧ、及び、リセットパルスＲＳＴを入力する。これにより、第１，第２の電荷蓄積部３３，３５に対して一括リセットが行われる。具体的には、リセットトランジスタ３６を通して第２の電荷蓄積部３５が正電源のＶ_DDレベルにリセットされる。さらに、読出しトランジスタ３４を通して第１の電荷蓄積部３３がＶ_DDレベルにリセットされる。

第１，第２の電荷蓄積部３３，３５に一括リセットを掛けた上で、転送トランジスタ３２に対して全行同時に高レベルの転送パルスＴＲＧを入力する。これにより、全画素３０のフォトダイオード３１に蓄積された信号電荷が一括して第１の電荷蓄積部３３に転送される（一括転送）。

その後、画素行ごとに順次読出し動作を全画素行に対して、もしくは、所望の行数分の画素行に対して行う。読出し動作は、選択トランジスタ３８、リセットトランジスタ３６、及び、読出しトランジスタ３４に対して高レベルの選択パルスＳＥＬ、リセットパルスＲＳＴ、及び、読出しパルスＲＯＧを適宜入力することによって行われる。

この画素行ごとの順次読出し動作において、読出し行の後の方に行くに従って一括転送からの時間が長くなる。そして、一括転送から読出しまでの期間（時間）に、第１の電荷蓄積部３３の信号には当該電荷蓄積部３３のリーク成分や、電荷蓄積部３３自体に光が当たることによる光電変換作用によるノイズ成分、即ち、偽信号が加わる割合が高くなる。本実施形態では、この偽信号を補正するために、当該補正用の偽信号成分を生成する機能を第２の電荷蓄積部３５に持たせている。

ここで、第１，第２の電荷蓄積部３３，３５は、フォトダイオード３１に蓄積した信号電荷を第１の電荷蓄積部３３に一括転送する直前にリセットが掛けられている。従って、第２の電荷蓄積部３５で偽信号の発生が開始されるタイミングは、第１の電荷蓄積部３３で偽信号の発生が開始されるタイミングとほぼ一致する。

次に、行読出しのタイミングでは、読出し対象の画素行（読出し行）の選択トランジスタ３８に対して高レベルの選択パルスＳＥＬを入力し、読出し行の画素３０を選択状態にして選択した行の垂直信号線２２への信号出力を有効化する。この選択状態において、先ず、第２の電荷蓄積部３５に蓄積されている電荷に応じた信号Ｖ_nを、第２の電荷蓄積部（ＦＤ₂）３５の偽信号（Ｖ＿ＦＤ₂偽信号）として出力させる。

次に、リセットトランジスタ３６に対して高レベルのリセットパルスＲＳＴを入力し、第２の電荷蓄積部３５に対してリセットを掛ける。しかる後、読出しトランジスタ３４に対して高レベルの読出しパルスＲＯＧを入力し、第１の電荷蓄積部３３の電荷、即ち、フォトダイオード３１で蓄積を行った信号電荷（光電荷）に対して偽信号成分が重畳された電荷を第２の電荷蓄積部３５に転送する。そして、このとき、第２の電荷蓄積部３５に蓄積される電荷に応じた信号Ｖ_sを、第１の電荷蓄積部（ＦＤ₁）３３の偽信号を含む光信号（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）として出力させる。

その後、選択パルスＳＥＬを高レベルから低レベルに遷移させることにより、選択した画素行の読出し動作を終了する。

上述した選択行における読出し動作において、第１，第２の電荷蓄積部３３，３５の各読出しタイミングが接近しているために、一括転送から読出しまでの間に発生する偽信号のリーク成分は、第１の電荷蓄積部３３と第２の電荷蓄積部３５との間で相関を持つと考えられる。特に、第１の電荷蓄積部３３と第２の電荷蓄積部３５とが同じ画素内に設けられ、しかも、図４に示す画素構造１および図７に示す画素構造３の場合には、第１，第２の電荷蓄積部３３，３５の各構造が近い構造（似た構造）であるために、両者間の相関がより高いものと考えられる。

従って、例えば、Ｖ＿ＦＤ₁偽信号＝Ｖ＿ＦＤ₂偽信号であると仮定した場合に、後から読み出した信号Ｖ_s（＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から、先に読み出した信号Ｖ_n（＝Ｖ＿ＦＤ₂偽信号）を減算する処理を行うことで偽信号をキャンセルできる。この減算処理については、列信号処理部１５または基板１１の外部に設けられる信号処理部において実行することができる。

ここで、信号Ｖ_s（＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から信号Ｖ_n（＝Ｖ＿ＦＤ₂偽信号）を減算する処理を、例えば列信号処理部１５において実行する場合の処理例について具体的に説明する。

（減算器を用いた減算処理）
図９は、列信号処理部１５において信号Ｖ_sから信号Ｖ_nを減算する処理を行う減算処理部５０の一構成例を示すブロック図である。

この減算処理部５０は、例えば、画素列ごとに１つずつ設けられる。但し、画素列ごとに減算処理部５０を１つずつ設ける例に限られるものではなく、例えば、複数の画素列を単位として減算処理部５０を１つ設け、当該１つの減算処理部を単位となる複数の画素列間で時分割にて使用する構成を採ることも可能である。

図９に示すように、減算処理部５０は、２つのメモリ部５１，５２、及び、１つの減算器５３によって構成されている。この減算処理部５０において、図８のタイミングチャートに示すように、信号Ｖ_nを偽信号（Ｖ＿ＦＤ₂偽信号）として読み出した後、高レベルのサンプリングパルスＳＨＮを一方のメモリ部５１に与える。これにより、信号Ｖ_nがメモリ部５１に保持される。

次いで、信号Ｖ_sを光信号（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）として読み出した後、高レベルのサンプリングパルスＳＨＳを他方のメモリ部５２に与える。これにより、信号Ｖ_sがメモリ部５２に保持される。そして、メモリ部５１，５２に信号Ｖ_nと信号Ｖ_sとが揃うと、減算器５３において、光信号（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から偽信号（Ｖ＿ＦＤ₂偽信号）を減算する処理が行われる。

このときの演算式は、次式で表わされる。
Ｖ_s−Ｖ_n＝（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）−Ｖ＿ＦＤ₂偽信号
＝Ｖ＿蓄積信号
但し、Ｖ＿ＦＤ₁偽信号＝Ｖ＿ＦＤ₂偽信号である。

読出し行ごとの偽信号の電荷量と減算処理後の信号量との関係を図１０に示す。フローティングディフュージョンなどからなる電荷蓄積部のリーク成分は時間に比例して増加するが、前述したように、偽信号（ノイズ信号）Ｖ＿ＦＤ₂偽信号と光信号Ｖ_sに含まれる偽信号Ｖ＿ＦＤ₁偽信号の蓄積時間を接近させているため両者は相関が強い。従って、偽信号（ノイズ信号）Ｖ＿ＦＤ₂について良好な補正が可能になる。

光が当たって電荷蓄積部自体が光電変換してしまうノイズ成分については、光電変換を行う箇所の距離が近いほど相関が強いものとなる。本実施形態に係る画素構造、具体的には画素構造１〜３では、第２の電荷蓄積部３５を第１の電荷蓄積部３３と同じ画素内に配置しているために、補正目的の画素を別途設ける従来技術に比べて強い相関を得ることが可能になる。その結果、有効な画素数を損なうことなく、偽信号の補正を行うに当たってより良好な補正を実現できる。

ところで、リーク成分や光電変換によるノイズ成分の量は、一般的に、電荷蓄積部の面積に比例する場合が多いと考えられる。図５に示すレイアウト例の場合、第１の電荷蓄積部３３の方が第２の電荷蓄積部３５よりも多く偽信号を発生する場合が多い。そして、第１の電荷蓄積部３３と第２の電荷蓄積部３５とがａ：１の感度特性を持つ場合には、減算器５３での減算処理に先立って、ノイズ成分にその比例係数ａを乗算する機能を減算処理部５０に持たせるのが現実的である。

具体的には、図１１に示すように、メモリ部５１の後段に乗算器５４を配置し、当該乗算器５４においてノイズ成分Ｖ_nに対して比例係数ａを乗算する。その後に、減算器５３において、光信号（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から偽信号（Ｖ＿ＦＤ₂偽信号）×ａを減算する処理を行う。このように、比例係数ａを用いた処理を行うことにより、第１，第２の電荷蓄積部３３，３５をレイアウト的に同じ面積にするといった制約や、ノイズの発生量が異なるような画素構造を選択可能になるといった利点が生まれる。

比例係数ａについては、原理的には、第１の電荷蓄積部３３と第２の電荷蓄積部３５との面積比で決めることができると考えられる。しかし、実際には、第１，第２の電荷蓄積部３３，３５からノイズ成分を読み出し、その読出し結果から演算で比例係数ａを求めたり、実験的に評価してその評価結果を基に比例係数ａを求めたりすることで、より正確な比例係数ａを決めることができる。

（アップ／ダウンカウンタを用いた減算処理）
図１２は、列信号処理部１５が画素アレイ部１２の画素列ごとにＡＤ変換機能を持つ、いわゆるカラムＡＤ変換方式の列信号処理部１５におけるＡＤ変換部６０の一構成例を示すブロック図である。

列信号処理部１５は、画素列ごとにアナログ画素信号をデジタル画素信号にＡＤ変換するカラムＡＤ変換方式を採っている。カラムＡＤ変換方式の列信号処理部１５は、少なくとも比較器６１、及び、カウンタ６２を有する回路構成のＡＤ変換部６０を単位回路としている。そして、列信号処理部１５の単位回路であるＡＤ変換部６０が画素アレイ部１２の画素列に対応して配置された構成となっている。

カラムＡＤ変換方式を採る場合、ＣＭＯＳイメージセンサ１０は、列信号処理部１５の各ＡＤ変換部６０に対して共通に与える参照信号を生成する参照信号生成部７０を備えている。この参照信号生成部７０は、例えばＤＡ（デジタル−アナログ）変換回路等によって構成され、ある傾きを持った線形に変化するスロープ波形、即ち、いわゆるランプ（ＲＡＭＰ）波形の参照信号ＲＥＦを生成する。この参照信号ＲＥＦは、比較器６１の一方の入力端子（例えば、非反転入力端子）に対して全画素列共通に与えられる。

比較器６１は、他方の入力端子（例えば、反転入力端子）に垂直信号線２２を通して与えられるアナログ画素信号を参照信号ＲＥＦと画素列ごとに比較する。このとき同時に、カウンタ６２がカウント動作を開始する。カウンタ６２は、例えばアップ（Ｕ）／ダウン（Ｄ）カウンタからなり、一定周期のクロックに同期してアップ／ダウンのカウント動作を行う。カウンタ６２におけるアップ／ダウンのカウント方向の制御は、図１に示すコントロール部１８からの指令によって行われる。

比較器６１は、アナログ画素信号と参照信号ＲＥＦとが交差すると、その出力の極性を反転させる。カウンタ６２は、比較器６１の出力の反転タイミングでカウント動作を停止する。そして、カウンタ６２の最終的なカウント値が、アナログ画素信号の大きさに応じたデジタルデータ（画素データ）となる。このデジタルデータは、列走査部１６による列走査により、当該列走査に同期して順にオンする水平走査スイッチ（図示せず）を通して水平信号線２３に順次読み出される。

上記構成のＡＤ変換部６０において、単位画素３０から先述した信号Ｖ_nを偽信号（Ｖ＿ＦＤ₂偽信号）として読み出すタイミングで、コントロール部１８はカウンタ６２に対してダウンカウントの指令を出す。このダウンカウントの指令を受けて、カウンタ６２は信号Ｖ_nを一定周期のクロックに同期してダウンカウントする。

次いで、単位画素３０から先述した信号Ｖ_sを光信号（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）として読み出すタイミングで、コントロール部１８はカウンタ６２に対してアップカウントの指令を出す。このアップカウントの指令を受けて、カウンタ６２は、信号Ｖ_sを一定周期のクロックに同期してアップカウントする。このカウンタ６２でのダウン／アップのカウント動作により、信号Ｖ_s（＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から信号Ｖ_n（＝Ｖ＿ＦＤ₂偽信号）を減算する処理が行われる。

このように、列信号処理部１５のアップ／ダウンカウンタ６２を用いることで、特別な演算回路を追加することなく、既存のＡＤ変換部６０を利用して減算処理を行うことができる。

なお、第１の電荷蓄積部３３と第２の電荷蓄積部３５とがａ：１の感度特性を持つ場合には、カウンタ６２による信号Ｖ_nのダウンカウントの際にａ倍のゲインを掛けることにより、ノイズ成分に対して比例係数ａを乗算する処理を実現できる。ここで、「信号Ｖ_nのダウンカウントの際にａ倍のゲインを掛ける」には、例えばダウンカウントを行うときに、ランプ波形の参照信号ＲＥＦの傾きをａ倍のゲインに応じて変更することによって実現できる。

以上では、信号Ｖ_s（＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から、信号Ｖ_n（＝Ｖ＿ＦＤ₂偽信号）を減算する処理を列信号処理部１５で実現する場合を例に挙げたが、列信号処理部１５での処理に限られるものではない。列信号処理部１５としては、例えば、出力処理部１７や基板１１の外部の信号処理部（図示せず）において上記の減算処理を行うことも可能である。

出力処理部１７や基板１１の外部の信号処理部での減算処理の場合にも、基本的に、列信号処理部１５での減算処理の場合と同様の処理を行うようにすれば良い。具体的には、減算器を用いたアナログ的な減算処理や、アップ／ダウンカウンタを用いたデジタル的な減算処理により、信号Ｖ_s（＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）から信号Ｖ_n（＝Ｖ＿ＦＤ₂偽信号）を減算することができる。

［２−２．実施例２］
図１３は、実施例２に係る駆動方法についての動作説明に供するタイミングチャートである。

実施例２に係る駆動方法では、第１の電荷蓄積部３３と第２の電荷蓄積部３５とがａ：１の感度特性を持つ場合に、第２の電荷蓄積部３５の偽信号に対して一律に比例係数ａを掛けるようにしている。しかしながら、前にも述べたように、偽信号は時間に比例して増加する電荷のリーク成分と、電荷蓄積部自体の光電変換によるノイズ成分との２つの成分からなる。

そして、これら２つの成分のうち、光電変換によるノイズ成分については、第１の電荷蓄積部３３と第２の電荷蓄積部３５との間でａ：１の感度特性の関係が成り立つものと考えることができる。一方、リーク成分については、一般的に、構造上の欠陥が原因で発生する暗電流によるものである。従って、第１の電荷蓄積部３３と第２の電荷蓄積部３５との間で単純にａ：１の感度特性の関係に基づく比例係数ａを用いた演算を行ったのでは、リーク成分について確実に補正を行えない事態が発生する場合が考えられる。

実施例２に係る駆動方法は、第１の電荷蓄積部３３と第２の電荷蓄積部３５とがａ：１の感度特性を持つ場合で、かつ、リーク成分が支配的な偽信号の場合を想定して為されたものである。そして、実施例２に係る駆動方法は、リーク成分が支配的な偽信号についてより確実に補正するために、遮光画素の情報を用いるようにしている。

ここで、遮光画素とは、画素信号が画像を形成する信号として用いられる有効画素と同一の画素構造を持ち、光学的に遮光された領域（いわゆる、ＯＰＢ（オプティカルブラック）領域）の画素（以下、「ＯＰＢ画素」と記述する）を言う。実施例２で用いられるＯＰＢ画素は、有効画素が配置されてなる画素アレイ部の周囲、特に、画素アレイ部の水平方向の両側に位置するＯＰＢ画素である。

実施例１に係る駆動方法の場合は、１つの有効画素から出力される信号Ｖ_nと信号Ｖ_sとを演算することによって偽信号の補正を行っているために、列信号処理部１６での演算処理が可能であった。これに対して、実施例２に係る駆動方法の場合、１つの有効画素から出力される信号Ｖ_nと信号Ｖ_sに加えて、当該有効画素と画素列が異なるＯＰＢ画素の情報を用いて演算を行う。

従って、実施例２に係る駆動方法の場合は、列信号処理部１６においてではなく、基板１１の外部に設けられる信号処理部（以下、「外部の信号処理部」と記述する）において偽信号の補正のための演算処理を行うことになる。ここで、「外部の信号処理部」とは、例えば、後述する撮像装置１００（図１８を参照）におけるＤＳＰ回路１０３、あるいは、別途設けられる演算装置に相当する信号処理部である。

実施例２に係る駆動方法において、１つの単位画素３０から第２の電荷蓄積部（ＦＤ₂）３５の偽信号Ｖ_nを読み出し、次いで、第１の電荷蓄積部（ＦＤ₁）３３の偽信号を含む光信号Ｖ_sを読み出す動作については、実施例１に係る駆動方法の場合と同じである。このことは、図８のタイミングチャートと図１３のタイミングチャートとの対比からも明らかである。

なお、図１３のタイミングチャートにおいて、サンプリングパルスＳＨＮ，ＳＨＳは、外部の信号処理部において、偽信号Ｖ_nと光信号Ｖ_sとをサンプリングする際に用いられる信号となる。

実施例２に係る駆動方法では、有効画素の出力、即ち、偽信号Ｖ_n、及び、光信号Ｖ_sに加えて、ＯＰＢ画素の出力Ｖ_n＿ＯＰＢ，Ｖ_s＿ＯＰＢを用いる。出力Ｖ_n＿ＯＰＢは、有効画素の第２の電荷蓄積部３５の偽信号Ｖ_nに相当するＯＰＢ画素の第２の電荷蓄積部３５の偽信号である。出力Ｖ_s＿ＯＰＢは、有効画素の第１の電荷蓄積部３３の偽信号に相当するＯＰＢ画素の第１の電荷蓄積部３３の偽信号である。

ここで、
Ｖ_n＝Ｖ＿ＦＤ₂＿リーク成分＋Ｖ＿ＦＤ₂＿露光後の光電変換成分
Ｖ_s＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁＿リーク成分＋Ｖ＿ＦＤ₁＿露光後の光電変換成分
Ｖ_n＿ＯＰＢ＝Ｖ＿ＦＤ₂＿リーク成分
Ｖ_s＿ＯＰＢ＝Ｖ＿ＦＤ₁＿リーク成分
である。

このときの演算式は、次式で表わされる。
（Ｖ_s−Ｖ_s＿ＯＰＢ）−（Ｖ_n−Ｖ_n＿ＯＰＢ）×ａ
＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁＿露光後の光電変換成分
−Ｖ＿ＦＤ₂＿露光後の光電変換成分×ａ
＝Ｖ＿蓄積信号
但し、Ｖ＿ＦＤ₁＿露光後の光電変換成分＝Ｖ＿ＦＤ₂＿露光後の光電変換成分×ａである。

先述したように、上記の演算式に基づく演算処理は、有効画素と異なる画素列に属するＯＰＢ画素の情報を用いて行う演算処理であるために列信号処理部１５では行うことができない。従って、Ｖ_n（水平画素数分）、Ｖ_s（水平画素数分）、Ｖ_n＿ＯＰＢ（数〜数十画素／行）、Ｖ_s＿ＯＰＢ（数〜数十画素／行）の各信号を基板１１の外部へ出力し、外部の信号処理部（演算装置）で上記の演算を行うことになる。

上述したように、有効画素の出力Ｖ_n，Ｖ_sに加えてＯＰＢ画素の出力Ｖ_n＿ＯＰＢ，Ｖ_s＿ＯＰＢを用いて補正処理を行うことにより、構造上の欠陥が原因で発生する暗電流に起因するリーク成分が支配的な偽信号についてより確実に補正を行うことができる。

［２−３．実施例３］
図１４は、実施例３に係る駆動方法についての動作説明に供するタイミングチャートである。

実施例１、実施例２に係る駆動方法は、第１の電荷蓄積部３３で発生する偽信号を補正するために為された駆動法である。これに対して、実施例３に係る駆動方法は、第１の電荷蓄積部３３で発生する偽信号に加えて、画素の固定パターンノイズ、具体的には、第１の電荷蓄積部３３のリセット時に発生する、いわゆるｋＴＣノイズをも補正するために為された駆動法である。ｋＴＣノイズの補正は、例えば、列信号処理部１５内に設けられる周知のＣＤＳ（相関二重サンプリング）回路において実行される。

図１４のタイミングチャートにおいて、第２の電荷蓄積部（ＦＤ₂）３５に蓄積されている電荷に応じた信号Ｖ_nを、第２の電荷蓄積部３５の偽信号（Ｖ＿ＦＤ₂偽信号）として出力させるまでの動作については、実施例１に係る駆動方法の場合と同じである。以下に、それ以降の動作について説明する。

第２の電荷蓄積部３５の偽信号Ｖ_nを出力したら、次いで、リセットトランジスタ３６に対して高レベルのリセットパルスＲＳＴを入力し、第２の電荷蓄積部３５に対してリセットを掛ける。そして、リセットしたときの第２の電荷蓄積部３５の信号を、当該第２の電荷蓄積部３５のリセットレベルＶ_rstとして出力させる。

しかる後、読出しトランジスタ３４に対して高レベルの読出しパルスＲＯＧを入力し、第１の電荷蓄積部３３の電荷、即ち、フォトダイオード３１で蓄積を行った信号電荷（光信号）に偽信号成分が重畳された電荷を第２の電荷蓄積部３５に読み出す（転送）する。そして、このとき第２の電荷蓄積部３５に蓄積される電荷に応じた信号Ｖ_sを、第１の電荷蓄積部（ＦＤ₁）３３の偽信号を含む光信号（Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁偽信号）として出力させる。

ここで、
Ｖ_n＝Ｖ＿ｋＴＣ₁＋Ｖ＿ＦＤ₂偽信号
Ｖ_rst＝Ｖ＿ｋＴＣ₂
Ｖ_s＝Ｖ＿蓄積信号＋Ｖ＿ｋＴＣ₂＋Ｖ＿ＦＤ₁偽信号
である。なお、Ｖ＿ｋＴＣ₁とＶ＿ｋＴＣ₂とはリセットのタイミングが違うため相関がない。

Ｖ＿ＦＤ₁とＶ＿ＦＤ₂とが同等の感度特性を持つ場合、列信号処理部１５において行われる演算処理の演算式は次式で表わされる。
Ｖ_s−Ｖ_n−Ｖ_rst＝（Ｖ＿蓄積信号＋Ｖ＿ｋＴＣ₂＋Ｖ＿ＦＤ₁偽信号）
−（Ｖ＿ｋＴＣ₁＋Ｖ＿ＦＤ₂偽信号）−Ｖ＿ｋＴＣ₂
＝Ｖ＿蓄積信号−Ｖ＿ｋＴＣ₁
但し、Ｖ＿ＦＤ₁偽信号＝Ｖ＿ＦＤ₂偽信号である。

実施例１、実施例２に係る駆動方法の場合、ｋＴＣノイズの補正については考慮に入れていないので、Ｖ＿蓄積信号に対して２回の読出し分についてのｋＴＣノイズが加わることになる。これに対して、実施例３に係る駆動方法によれば、１回の読出し分についてのｋＴＣノイズをいわゆるＣＤＳ動作で低減できることになる。

ここまでの実施例３に係る駆動方法についての説明は、列信号処理部１５において、図９に示した減算器を用いた減算処理によって実行されることを前提としている。但し、図１２に示したＡＤ変換部６０のアップ／ダウンカウンタ６２を用いた減算処理によっても同様に実行できる。具体的には、アップ／ダウンカウンタ６２において、偽信号Ｖ_n及びリセットレベルＶ_rstについてダウンカウントを行い、信号Ｖ_sについてアップカウントを行うようにすれば良い。

［２−４．実施例４］
図１５は、実施例４に係る駆動方法についての動作説明に供するタイミングチャートである。

実施例４に係る駆動方法は、実施例３に係る駆動方法、即ち、ｋＴＣノイズをも考慮に入れた補正を行う駆動法であって、かつ、実施例２に係る駆動方法、即ち、ＯＰＢ画素の情報を用いて補正を行う駆動法である。この場合の演算処理は、実施例２に係る駆動方法の場合と同じく外部の信号処理部において行われる。

実施例４に係る駆動方法において、偽信号Ｖ_n、リセットレベルＶ_rst、及び、光信号Ｖ_sを読み出す動作については、実施例３に係る駆動方法の場合と同じである。このことは、図１４のタイミングチャートと図１５のタイミングチャートとの対比からも明らかである。実施例４に係る駆動方法では、有効画素の出力、即ち、偽信号Ｖ_n、リセットレベルＶ_rst、及び、光信号Ｖ_sに加えて、ＯＰＢ画素の出力Ｖ_n＿ＯＰＢ，Ｖ_rst＿ＯＰＢ、及び、Ｖ_s＿ＯＰＢを用いる。

出力Ｖ_n＿ＯＰＢは、有効画素の第２の電荷蓄積部３５の偽信号Ｖ_nに相当するＯＰＢ画素の第２の電荷蓄積部３５の偽信号である。出力Ｖ_rst＿ＯＰＢは、有効画素の第２の電荷蓄積部３５のリセットレベルＶ_rstに相当するＯＰＢ画素の第２の電荷蓄積部３５のリセットレベルである。出力Ｖ_s＿ＯＰＢは、有効画素の第１の電荷蓄積部３３の偽信号に相当するＯＰＢ画素の第１の電荷蓄積部３３の偽信号である。

ここで、
Ｖ_n＝Ｖ＿ＦＤ₂＿リーク成分＋Ｖ＿ＦＤ₂＿露光後の光電変換成分＋Ｖ＿ｋＴＣ₁
Ｖ_rst＝Ｖ＿ｋＴＣ₂
Ｖ_s＝Ｖ＿蓄積信号＋Ｖ＿ＦＤ₁＿リーク成分
＋Ｖ＿ＦＤ₁＿露光後の光電変換成分＋Ｖ＿ｋＴＣ₂
Ｖ_n＿ＯＰＢ＝Ｖ＿ＦＤ₂＿リーク成分＋Ｖ＿ｋＴＣ₁
Ｖ_rst＿ＯＰＢ＝Ｖ＿ｋＴＣ₂
Ｖ_s＿ＯＰＢ＝Ｖ＿ＦＤ₁＿リーク成分＋Ｖ＿ｋＴＣ₂
である。

Ｖ＿ＦＤ₁とＶ＿ＦＤ₂とがａ：１の感度特性を持つ場合で、かつ、リーク成分が支配的な偽信号の場合、演算式は次式で表わされる。
（Ｖ_s＋Ｖ_s＿ＯＰＢ−Ｖ_rst−Ｖ_rst＿ＯＰＢ）
−（Ｖ_n−Ｖ_n＿ＯＰＢ）×ａ
＝Ｖ＿蓄積信号−Ｖ＿ｋＴＣ₂×ａ
但し、Ｖ＿ＦＤ₁＿露光後の光電変換成分＝Ｖ＿ＦＤ₂＿露光後の光電変換成分×ａである。

上記の演算は、実施例２に係る駆動方法と同様に、外部の信号処理部を用いて行うことができる。但し、上記の演算式における、（Ｖ_s−Ｖ_s＿ＯＰＢ−Ｖ_rst＿ＯＰＢ−Ｖ_rst）の演算については、列信号処理部１５において実行することもできる。具体的には、例えば、図１２に示したＡＤ変換部６０のアップ／ダウンカウンタ６２を用いた減算処理において、有効画素の画素列では、リセットレベルＶ_rstをダウンカウントし、信号Ｖ_sをアップカウントする。また、ＯＰＢ画素の画素列では、リセットレベルＶ_rst＿ＯＰＢをダウンカウントし、信号Ｖ_s＿ＯＰＢをアップカウントする。

この実施例４に係る駆動方法によれば、実施例２に係る駆動方法による作用効果、及び、実施例３に係る駆動方法による作用効果の両方を得ることができる。すなわち、実施例４に係る駆動方法においては、ＣＤＳ動作によってｋＴＣノイズを低減しつつ、構造上の欠陥が原因で発生する暗電流に起因するリーク成分が支配的な偽信号についてより確実に補正を行うことができる。

＜３．変形例＞
図１６は、本実施形態の変形例に係る画素回路の一例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。

図１６に示すように、本変形例に係る画素回路は、例えば、同一の画素列において上下に隣接する２つの画素３０_-1，３０_-2間で、画素を構成する回路素子の一部を共有する回路構成となっている。一例として、本変形例に係る画素回路においては、第２の電荷蓄積部３５、リセットトランジスタ３６、増幅トランジスタ３７、及び、選択トランジスタ３８の各回路素子を、同一の画素列に属する上下２つの画素３０_-1，３０_-2間で共有している。

このように、画素を構成する回路素子の一部を近接する複数の画素（本例では、上下に隣接する２つの画素）間で共有する回路構成を採ることにより、１画素当たりの光電変換部（フォトダイオード）以外の占有面積を抑制できる利点がある。

ここで、画素を構成する回路素子の一部を共有する複数の画素としては、同一の画素列に属する上下２つの画素の組み合わせに限られるものではない。例えば、同一の画素列に属する３つ以上の画素の組み合わせであっても良く、また、上下左右に隣接する４つ以上の画素の組み合わせであっても良い。但し、同一画素列で共通化した方が、各画素からの信号読出しのタイミング制御が容易である。

このように、画素を構成する回路素子の一部を複数の画素間で共有する回路構成を採る固体撮像装置に対しても、先述した実施形態に係る駆動方法を適用し、有効な画素数を損なうことなく、偽信号の補正を行うことができる。その結果、画素個々の蓄積期間の同時性を持った良好な画像を得ることができる。また、ＣＭＯＳイメージセンサ１０の有効画素数に見合った解像度を得ることができる。

図１７に、画素を構成する回路素子の一部を上下２画素３０_-1，３０_-2間で共有する場合のレイアウト構造の一例を示す。本レイアウト構造では、２画素３０_-1，３０_-2間で共有する第２の電荷蓄積部（ＦＤ₂）３５を挟んで、両画素３０_-1，３０_-2の第１の電荷蓄積部（ＦＤ₁）３３_-1，３３_-2を配置した構成を採ることを特徴としている。特に、第１の電荷蓄積部（ＦＤ₁）３３_-1，３３_-2から等距離の位置に第２の電荷蓄積部（ＦＤ₂）３５を配置するようにしている。

第１の電荷蓄積部（ＦＤ₁）３３_-1，３３_-2の間で、かつ、等距離の位置に第２の電荷蓄積部（ＦＤ₂）３５を設けることで、第２の電荷蓄積部（ＦＤ₂）３５と第１の電荷蓄積部（ＦＤ₁）３３_-1，３３_-2の各々との間の相関をほぼ一致させることができる。すなわち、第２の電荷蓄積部３５と第１の電荷蓄積部３３_-1との間の相関と、第２の電荷蓄積部３５と第１の電荷蓄積部３３_-2との間の相関とをほぼ等しくすることができる。

このように、第２の電荷蓄積部３５と第１の電荷蓄積部３３_-1，３３_-2の各々との間の相関を一致させることで、画素を構成する回路素子の一部を複数の画素間で共有する回路構成であっても、先述した偽信号の補正処理をより確実に実行することができる。

なお、上記実施形態または変形例では、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に２次元配列されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、この適用例に限られるものではない。すなわち、本発明は、単位画素ごとに２つの電荷蓄積部３３，３５を持つことによってグローバル露光（グローバルシャッタ）を実現可能なＸ−Ｙアドレス方式の固体撮像装置全般に対して適用可能である。

また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置全般に対して適用可能である。

なお、本発明による固体撮像装置は、ワンチップとして形成された形態であっても良いし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であっても良い。

＜４．電子機器＞
本発明は、固体撮像装置への適用に限られるものではなく、画像取込部（光電変換部）を具備する撮像装置などの電子機器にも適用可能である。ここで、電子機器とは、デジタルスチルカメラやビデオカメラなどの撮像装置（カメラシステム）や、撮像機能を有する携帯電話機やＰＤＡ（Personal Digital Assistant）などのモバイル機器などのことを言う。また、本発明が適用される電子機器の中には、画像取込部（画像読取部）に固体撮像装置を用いる複写機も含まれる。なお、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。

［撮像装置］
図１８は、本発明による電子機器の一例である撮像装置の構成例を示すブロック図である。図１８に示すように、本発明による撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置１００において、撮像素子１０２として先述した実施形態または変形例に係るＣＭＯＳイメージセンサを用いることができる。

先述した実施形態または変形例に係るＣＭＯＳイメージセンサによれば、有効な画素数を損なうことなく、偽信号の補正を行うことができる。従って、当該ＣＭＯＳイメージセンサを撮像素子１０２として用いることで、画素個々の蓄積期間の同時性を持った良好な画像を得ることができるとともに、ＣＭＯＳイメージセンサの有効画素数に見合った解像度の撮像装置１００を提供することができる。

１０…ＣＭＯＳイメージセンサ、１１…半導体基板、１２…画素アレイ部、１３…行走査部、１４…定電流源部、１５…列信号処理部、１６…列走査部、１７…出力処理部、１８…コントロール部、２１…画素駆動線、２１_-1…転送駆動線、２１_-2…読出し駆動線、２１_-3…リセット駆動線、２１_-4…選択駆動線、２２…垂直信号線、２３…水平信号線、３０，３０_-1，３０_-2…単位画素、３１…フォトダイオード、３２…転送トランジスタ、３３，３３_-1，３３_-2…第１の電荷蓄積部（ＦＤ₁）、３４…読出しトランジスタ、３５…第２の電荷蓄積部（ＦＤ₂）、３６…リセットトランジスタ、３７…増幅トランジスタ、３８…選択トランジスタ、５０…減算処理部、５１，５２…メモリ部、５３…減算器、６０…カラムＡＤ変換部、６１…アップ／ダウンカウンタ

Claims (17)

1. 光電変換素子で光電変換されかつ蓄積された信号電荷を転送する転送トランジスタ、当該転送トランジスタによって転送された信号電荷を保持する第１の電荷蓄積部、当該第１の電荷蓄積部に保持された信号電荷を読み出す読出しトランジスタ、当該読出しトランジスタによって読み出された信号電荷を保持する第２の電荷蓄積部、当該第２の電荷蓄積部をリセットするリセットトランジスタ、及び、前記第２の電荷蓄積部に保持された信号電荷に応じた電気信号を出力する増幅トランジスタを含む単位画素が行列状に２次元配置されてなる画素アレイ部と、
   前記第１の電荷蓄積部に信号電荷が保持されている期間に当該第１の電荷蓄積部で発生する偽信号成分に対応する偽信号成分を前記第２の電荷蓄積部から得るべく当該第２の電荷蓄積部を駆動する駆動部と、
   前記駆動部による駆動の下に前記第２の電荷蓄積部から得られる偽信号成分を用いて前記第１の電荷蓄積部に保持された信号電荷に応じた信号を補正する補正部とを備える固体撮像装置。
2. 前記駆動部は、
   前記画素アレイ部の全単位画素について前記光電変換素子での信号電荷の蓄積時間が終了したときに前記第１の電荷蓄積部、及び、前記第２の電荷蓄積部をリセットし、次いで、前記転送トランジスタによって前記光電変換素子に蓄積された信号電荷を前記第１の電荷蓄積部に一括転送し、
   その後の順次行読出しにおいて、読出し行の前記第２の電荷蓄積部の第１の信号レベルを前記増幅トランジスタを通して出力し、次いで、前記第１の電荷蓄積部に保持された信号電荷を前記読出しトランジスタによって前記第２の電荷蓄積部に読み出し、当該第２の電荷蓄積部の第２の信号レベルを前記増幅トランジスタを通して出力する請求項１に記載の固体撮像装置。
3. 前記補正部は、前記第２の信号レベルから前記第１の信号レベルを減算する請求項２に記載の固体撮像装置。
4. 前記補正部は、前記第１の信号レベルに対してあらかじめ設定された係数を掛けた値を前記第２の信号レベルから減算する請求項３に記載の固体撮像装置。
5. 前記係数は、前記第１の電荷蓄積部と前記第２の電荷蓄積部との面積比に基づいて設定される請求項４に記載の固体撮像装置。
6. 前記減算を行う前記第１の信号レベル及び前記第２の信号レベルは、画素信号が画像を形成する信号として用いられる有効画素についての第１の信号レベル及び第２の信号レベルであり、
   前記補正部は、前記有効画素についての第１の信号レベルと第２の信号レベルの各々から、前記画素アレイ部の周辺部に遮光された状態で設けられた遮光画素についての第１の信号レベルと第２信号レベルをそれぞれ減算する請求項３に記載の固体撮像装置。
7. 前記補正部は、前記有効画素についての第１の信号レベルと前記遮光画素についての第１の信号レベルに対してあらかじめ設定された係数を掛けた値を、前記有効画素についての第２の信号レベルと前記遮光画素についての第２の信号レベルから減算する請求項６に記載の固体撮像装置。
8. 前記駆動部は、
   順次行読出しにおいて、読出し行の前記第１の信号レベルを出力した後、
   前記リセットトランジスタによって前記第２の電荷蓄積部をリセットして当該リセットレベルを前記増幅トランジスタによって出力し、
   しかる後前記第２の信号レベルを出力し、
   前記補正部は、
   前記第２の信号レベルから前記第１の信号レベルおよび前記リセットレベルを減算する請求項２に記載の固体撮像装置。
9. 前記補正部は、
   前記単位画素から与えられるアナログ画素信号をランプ波形の参照信号と比較する比較器と、
   一定周期のクロックに同期してアップ／ダウンのカウント動作を行い、前記比較器の出力が反転したときにカウント動作を停止するアップ／ダウンカウンタと
   を有し、前記アナログ画素信号を前記アップ／ダウンカウンタのカウント値とするアナログ−デジタル変換器であり、
   前記アップ／ダウンカウンタにおいて前記第１の信号レベルをダウンカウントし、前記第２の信号レベルをアップカウントすることにより、前記第２の信号レベルから前記第１の信号レベルを減算する請求項３に記載の固体撮像装置。
10. 前記補正部は、前記第２の信号レベルから前記第１の信号レベルに対してあらかじめ設定された係数を掛けた値を減算する請求項９に記載の固体撮像装置。
11. 前記係数に応じて前記参照信号のランプ波形の傾きを決定する請求項１０に記載の固体撮像装置。
12. 前記係数は、前記第１の電荷蓄積部と前記第２の電荷蓄積部との面積比に基づいて設定される請求項１０に記載の固体撮像装置。
13. 前記単位画素は、当該単位画素を構成する回路素子の一部を複数の単位画素間で共有している請求項１乃至請求項１２のいずれか１項に記載の固体撮像装置。
14. 前記複数の単位画素は、同一画素列に属する２つの画素である請求項１３に記載の固体撮像装置。
15. 前記２つの単位画素間に共有される回路素子の一部は前記第２の電荷蓄積部であり、
    当該第２の電荷蓄積部は、前記２つの単位画素の各々の前記第１の電荷蓄積部から等距離の位置に設けられている請求項１４に記載の固体撮像装置。
16. 光電変換素子で光電変換されかつ蓄積された信号電荷を転送する転送トランジスタ、当該転送トランジスタによって転送された信号電荷を保持する第１の電荷蓄積部、当該第１の電荷蓄積部に保持された信号電荷を読み出す読出しトランジスタ、当該読出しトランジスタによって読み出された信号電荷を保持する第２の電荷蓄積部、当該第２の電荷蓄積部をリセットするリセットトランジスタ、および、前記第２の電荷蓄積部に保持された信号電荷に応じた電気信号を出力する増幅トランジスタを含む単位画素が行列状に２次元配置されてなる画素アレイ部を具備する固体撮像装置の駆動にあって、
    前記第１の電荷蓄積部に信号電荷が保持されている期間に当該第１の電荷蓄積部で発生する偽信号成分に対応する偽信号成分を前記第２の電荷蓄積部から得るべく当該第２の電荷蓄積部を駆動するステップと、
    前記第２の電荷蓄積部から得られる偽信号成分を用いて前記第１の電荷蓄積部に保持された信号電荷に応じた信号を補正するステップとを有する固体撮像装置の駆動方法。
17. 光電変換素子で光電変換されかつ蓄積された信号電荷を転送する転送トランジスタ、当該転送トランジスタによって転送された信号電荷を保持する第１の電荷蓄積部、当該第１の電荷蓄積部に保持された信号電荷を読み出す読出しトランジスタ、当該読出しトランジスタによって読み出された信号電荷を保持する第２の電荷蓄積部、当該第２の電荷蓄積部をリセットするリセットトランジスタ、および、前記第２の電荷蓄積部に保持された信号電荷に応じた電気信号を出力する増幅トランジスタを含む単位画素が行列状に２次元配置されてなる画素アレイ部と、
    前記第１の電荷蓄積部に信号電荷が保持されている期間に当該第１の電荷蓄積部で発生する偽信号成分に対応する偽信号成分を前記第２の電荷蓄積部から得るべく当該第２の電荷蓄積部を駆動する駆動部と、
    前記駆動部による駆動の下に前記第２の電荷蓄積部から得られる偽信号成分を用いて前記第１の電荷蓄積部に保持された信号電荷に応じた信号を補正する補正部と
    を備える固体撮像装置を有する電子機器。

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