JP2004335882A - 増幅型固体撮像素子 - Google Patents
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- 230000003321 amplification Effects 0.000 title claims abstract description 39
- 238000003199 nucleic acid amplification method Methods 0.000 title claims abstract description 39
- 238000003384 imaging method Methods 0.000 claims description 42
- 238000009825 accumulation Methods 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 25
- 238000006243 chemical reaction Methods 0.000 claims description 23
- 238000001514 detection method Methods 0.000 claims description 22
- 239000000969 carrier Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 88
- 230000003287 optical effect Effects 0.000 description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 14
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 13
- 239000000758 substrate Substances 0.000 description 13
- 239000002344 surface layer Substances 0.000 description 11
- 239000003990 capacitor Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000007599 discharging Methods 0.000 description 3
- 101100242304 Arabidopsis thaliana GCP1 gene Proteins 0.000 description 2
- 101100412054 Arabidopsis thaliana RD19B gene Proteins 0.000 description 2
- 101000795624 Homo sapiens Pre-rRNA-processing protein TSR1 homolog Proteins 0.000 description 2
- 102100031564 Pre-rRNA-processing protein TSR1 homolog Human genes 0.000 description 2
- 101150118301 RDL1 gene Proteins 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 206010047571 Visual impairment Diseases 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000001004 secondary ion mass spectrometry Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
Abstract
【課題】増幅型固体撮像素子のダイナミックレンジを効率的に向上させる。
【解決手段】増幅型固体撮像素子は、受光量に応じた量の電荷を生成する光電変換部と、電荷格納部と、増幅部と、電荷格納用電極部と、転送部とを備えた画素を複数有する。増幅部は、電荷検出部を有し、電荷検出部の蓄積電荷量に応じた画素信号を出力する。電荷格納用電極部は、光電変換部から電荷格納部に電荷を転送する。転送部は、電荷格納部から電荷検出部に電荷を転送する。本発明では、光電変換部の最大電荷蓄積量を電荷格納部の最大電荷蓄積量以下にする。従って、無駄な画素領域を低減できるので、同じ画素面積でのダイナミックレンジを向上できる。また、光電変換部、電荷格納部、電荷検出部の最大電荷蓄積量をほぼ等しくし、これら三者以外の画素の各部を最小面積で形成すれば、同じ画素面積でのダイナミックレンジを最大にできる。
【選択図】 図１
【解決手段】増幅型固体撮像素子は、受光量に応じた量の電荷を生成する光電変換部と、電荷格納部と、増幅部と、電荷格納用電極部と、転送部とを備えた画素を複数有する。増幅部は、電荷検出部を有し、電荷検出部の蓄積電荷量に応じた画素信号を出力する。電荷格納用電極部は、光電変換部から電荷格納部に電荷を転送する。転送部は、電荷格納部から電荷検出部に電荷を転送する。本発明では、光電変換部の最大電荷蓄積量を電荷格納部の最大電荷蓄積量以下にする。従って、無駄な画素領域を低減できるので、同じ画素面積でのダイナミックレンジを向上できる。また、光電変換部、電荷格納部、電荷検出部の最大電荷蓄積量をほぼ等しくし、これら三者以外の画素の各部を最小面積で形成すれば、同じ画素面積でのダイナミックレンジを最大にできる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、増幅型固体撮像素子、特に、全画素同時の電子シャッタ動作が可能な増幅型固体撮像素子において、ダイナミックレンジを改善する技術に関する。
【０００２】
【従来の技術】
ビデオカメラや電子カメラで使用されている固体撮像素子は、いくつかの種類に分類される。これらの中で、増幅型固体撮像素子は、低消費電力という点でＣＣＤ型のものより優れている。
増幅型固体撮像素子では、２次元マトリクス状に配置された各画素は、受光量に応じた量の信号電荷を生成する光電変換部と、画素アンプとを有している。光電変換部により生成された信号電荷は、画素アンプの電荷検出部に転送される。そして、画素アンプは、転送された信号電荷量に応じて増幅した信号電圧を、信号線を介して外部に出力する（例えば、特許文献１参照）。
【０００３】
ところで、固体撮像素子では、露光時間を制御する電子シャッタ機能が要望されている。これは、一定期間に入射して生成された電荷を予め排出し、次の期間に入射して生成された電荷を信号として読み出すことにより、露光時間を制御するものである。
そして、全画素同時に電子シャッタ動作を行うことが可能な増幅型固体撮像素子として、特許文献２及び特許文献３記載のものが知られている。これらの文献では、受光部と、画素アンプの電荷検出部との間に容量（電荷格納部）を設け、この容量に電荷排出用の経路を配置させる構成が提案されている。
【０００４】
図１０は、特許文献２に記載された増幅型固体撮像素子の画素の断面模式図である。図において、画素１０は、垂直オーバーフロードレイン１２と、Ｐ型表面層及びＮ型埋め込み層からなる受光部１６と、転送ゲート１８と、電荷格納用電極２０と、電荷格納部２２と、転送ゲート２４と、電荷検出部２８を有する画素アンプ３０と、リセットゲート３２と、リセットドレイン３４と、開口部を有する光遮蔽３８と、カラーフィルタ４０と、マイクロレンズ４２とを有している。
【０００５】
電荷を排出する場合、転送ゲート１８、電荷格納用電極２０、転送ゲート２４、リセットゲート３２をオンして、受光部１６に蓄積された電荷をリセットドレイン３４から排出する。
光信号を出力する場合、全ての画素１０の転送ゲート１８、電荷格納用電極２０をオンした後、転送ゲート１８をオフすることにより、電荷格納部２２に信号電荷を一旦蓄積させる。この後、一行ずつ転送ゲート２４をオンすることで、画素アンプ３０から信号電荷に応じた信号電圧を出力させる。このように動作させれば、全画素同時に電子シャッタ動作を行うことができる。
【０００６】
【特許文献１】
特開平８−２９３５９１号公報 （第９−１８項、第１−１４図）
【特許文献２】
特開平１０−７０２６１号公報 （第３−５項、第１−６図）
【特許文献３】
特開平１１−１７７０７６号公報 （第４−５項、第１図）
【０００７】
【発明が解決しようとする課題】
電荷格納部を有する増幅型固体撮像素子は、低消費電力、且つ、上述のように全画素同時に電子シャッタ動作が可能という優れた作用効果を有するものの、ダイナミックレンジをより向上することが望まれていた。
【０００８】
本発明の目的は、増幅型固体撮像素子のダイナミックレンジを効率的に向上させる技術を提供することである。
【０００９】
【課題を解決するための手段】
本発明者は、従来の増幅型固体撮像素子においてダイナミックレンジを大きく向上できなかった原因を、以下のように考察した。
特許文献２の段落［００１３］に記載されているように、従来は、受光部の開口率（フィルファクター）をいかに大きくするかが追求されていた。このため、受光部は、その面積ができるだけ大きくなるように形成されていた。従って、受光部の最大電荷蓄積量は、画素アンプの電荷検出部や電荷格納部の最大電荷蓄積量に比べて、必ずしも最適に設計されていなかった。
【００１０】
即ち、受光部の面積を大きくして受光部の最大電荷蓄積量をいくら大きくしても、他の領域の最大電荷蓄積量が受光部の最大電荷蓄積量より小さければ、最大電荷蓄積量が最も小さい領域によりダイナミックレンジは決まってしまう。従って、フィルファクターの増大を追求する従来の設計方法では、ダイナミックレンジの向上に限界があることを、本発明者は見出した。
以上の着眼点に基づいて、本発明は、以下のように構成される。
【００１１】
請求項１の増幅型固体撮像素子は、光電変換部と、電荷格納部と、増幅部と、電荷格納用電極部と、転送部とを備えた画素を複数有する。光電変換部は、受光量に応じた量の電荷を生成する。電荷格納部は、光電変換部から転送される電荷を蓄積する。増幅部は、電荷格納部から転送される電荷を蓄積する電荷検出部を有し、電荷検出部の蓄積電荷量に応じた画素信号を出力する。電荷格納用電極部は、光電変換部から電荷格納部に電荷を転送する。転送部は、電荷格納部から電荷検出部に電荷を転送する。本請求項の発明は、光電変換部の最大電荷蓄積量が電荷格納部の最大電荷蓄積量以下であることを特徴とする。
【００１２】
請求項２の増幅型固体撮像素子は、光電変換部と、電荷格納部と、増幅部と、電荷格納用電極部と、転送部とを備えた画素を複数有する。光電変換部は、生成電荷蓄積領域を有し、受光量に応じた量の電荷を生成して、生成電荷蓄積領域に蓄積する。電荷格納部は、転送電荷蓄積領域を有し、光電変換部から転送される電荷を転送電荷蓄積領域に蓄積する。増幅部は、電荷格納部から転送される電荷を蓄積する電荷検出部を有し、電荷検出部の蓄積電荷量に応じた画素信号を出力する。電荷格納用電極部は、光電変換部から電荷格納部に電荷を転送する。転送部は、電荷格納部から電荷検出部に電荷を転送する。本請求項の発明は、『生成電荷蓄積領域において多数キャリアを供給する不純物の平均濃度と、生成電荷蓄積領域の体積との積は、転送電荷蓄積領域において多数キャリアを供給する不純物の平均濃度と、転送電荷蓄積領域の体積との積以下である』ことを特徴とする。
【００１３】
請求項３の増幅型固体撮像素子は、請求項１または請求項２記載の発明において、電荷格納部の最大電荷蓄積量が、電荷検出部の最大電荷蓄積量以下であることを特徴とする。
【００１４】
請求項４の増幅型固体撮像素子は、請求項３記載の発明において、光電変換部の最大電荷蓄積量と、電荷格納部の最大電荷蓄積量と、電荷検出部の最大電荷蓄積量とを、実質的に等しくしたことを特徴とする。
【００１５】
請求項５の増幅型固体撮像素子は、請求項１〜請求項４のいずれか１項記載の発明において、電荷格納部と電荷格納用電極部とが互いに対向するように、電荷格納用電極部を延在させたことを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。なお、各図において、同一要素には同一符号を付し、重複する説明を省略する。
【００１７】
＜第１の実施形態の回路構成＞
図１は、本発明の第１の実施形態における増幅型固体撮像素子の模式的回路図である。本実施形態は、請求項１〜請求項５に対応する。
図に示すように、増幅型固体撮像素子５０は、ｍ行ｎ列からなる多数の画素５２（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路５６と、各画素に列毎に接続されている垂直信号線ＶＬ１〜ＶＬｎと、暗信号出力線６４と、バッファアンプ６６と、暗信号出力端子ＶＤＤと、光信号出力線６８と、バッファアンプ７０と、光信号出力端子ＶＤＳと、水平走査回路７２と、光信号出力線リセットトランジスタＴＲＳと、暗信号出力線リセットトランジスタＴＲＤとを有している。なお、各要素の符号の最後の１、ｍ、ｎ等は、どの行または列に配置されているかを示すものであるので、適宜省略する。
【００１８】
画素は、フォトダイオードＰＤと、電荷格納部８０と、Ｎチャネル型の接合型電界効果トランジスタＪＦＥＴ（以下、ＪＦＥＴと略記）と、第１転送制御素子８２と、第２転送制御素子８４と、リセット素子８６とを有している。
フォトダイオードＰＤは、受光量に応じた量の電荷を生成及び蓄積する。フォトダイオードＰＤのカソード側は、ＪＦＥＴのドレインと共に、全画素共通に電源電圧ＶＤに接続されている。
【００１９】
第１転送制御素子８２は、ゲートとして電荷格納用電極ＳＴＧ（後述する図６参照）を有している。電荷格納用電極ＳＴＧは、各行毎に垂直走査回路５６に接続されている。この電荷格納用電極ＳＴＧには、駆動パルス電圧φＴＧＡ１〜φＴＧＡｍが印加される。第１転送制御素子８２は、この駆動パルス電圧φＴＧＡ１〜φＴＧＡｍに応じて、フォトダイオードＰＤで生成された電荷を電荷格納部８０に転送する。
【００２０】
第２転送制御素子８４は、転送ゲートＦＷＧ（後述する図７参照）を有している。転送ゲートＦＷＧは、各行毎に垂直走査回路５６に接続されている。この転送ゲートＦＷＧには、駆動パルス電圧φＴＧＢ１〜φＴＧＢｍが印加される。第２転送制御素子８４は、この駆動パルス電圧φＴＧＢ１〜φＴＧＢｍに応じて、電荷格納部８０に蓄積された電荷をＪＦＥＴのゲートに転送する。
【００２１】
ＪＦＥＴは、ゲートに転送された電荷量に応じた信号電圧を、ソースから垂直信号線ＶＬに出力する。
リセット素子８６は、リセットゲートＲＧ及びリセットドレインＲＤ（後述する図５参照）を備えたＭＯＳＦＥＴである。リセットゲートＲＧは、全画素共通に不図示の駆動パルス発生回路に接続され、駆動パルス電圧φＲＧを受ける。リセットドレインＲＤは、配線ＲＤＬ１〜ＲＤＬｍにより各行毎に垂直走査回路５６に接続され、駆動パルス電圧φＲＤ１〜φＲＤｍを各行毎に受ける。そして、リセット素子８６は、駆動パルス電圧φＲＧに応じて、ＪＦＥＴのゲート電圧を、リセットドレインＲＤの電位に初期化する。
【００２２】
垂直信号線ＶＬの一端側は、ＭＯＳ型のリセットトランジスタＴＲＶ１〜ＴＲＶｎ、及び定電流源ＰＳ１〜ＰＳｎに各列毎に接続されている。
リセットトランジスタＴＲＶは、ゲートに受ける駆動パルス発生回路からのリセットパルス電圧φＲＶに応じて、垂直信号線ＶＬを接地線ＧＮＤに接続する。
定電流源ＰＳの一方の端子には、電源電圧ＶＣＳが供給される。
【００２３】
垂直信号線ＶＬの他端側は、ＭＯＳ型の光信号転送トランジスタＴＳ１〜ＴＳｎ、及びＭＯＳ型の光信号読み出しトランジスタＴＳＲ１〜ＴＳＲｎを介して、各列毎に光信号出力線６８に接続されている。さらに、垂直信号線ＶＬの他端側は、暗信号転送トランジスタＴＤ１〜ＴＤｎ、及び暗信号読み出しトランジスタＴＤＲ１〜ＴＤＲｎを介して、暗信号出力線６４に各列毎に接続されている。
【００２４】
光信号転送トランジスタＴＳと光信号読み出しトランジスタＴＳＲとの接続ノードは、光信号蓄積コンデンサＣＳ１〜ＣＳｎを介して、接地線ＧＮＤに接続されている。また、暗信号転送トランジスタＴＤと暗信号読み出しトランジスタＴＤＲとの接続ノードは、暗信号蓄積コンデンサＣＤ１〜ＣＤｎを介して、接地線ＧＮＤに接続されている。
【００２５】
光信号転送トランジスタＴＳは、駆動パルス発生回路からの駆動パルス電圧φＴＳをゲートに受けて、これに応じて導通状態となり、各画素からの光信号（信号成分と、ノイズ成分との和）を光信号蓄積コンデンサＣＳに蓄積させる。
暗信号転送トランジスタＴＤは、駆動パルス発生回路からの駆動パルス電圧φＴＤをゲートに受けて、これに応じて導通状態となり、各画素からの暗信号（ノイズ成分）を暗信号蓄積コンデンサＣＤに蓄積させる。
【００２６】
光信号読み出しトランジスタＴＳＲのゲート、及び暗信号読み出しトランジスタＴＤＲのゲートには、水平走査回路７２からの駆動パルス電圧φＨ１〜φＨｎが各列毎に印加される。この駆動パルス電圧φＨ１〜φＨｎにより、前述した光信号は光信号出力線６８に読み出され、暗信号は暗信号出力線６４に読み出される。
光信号出力線リセットトランジスタＴＲＳのゲート、及び暗信号出力線リセットトランジスタＴＲＤのゲートには、駆動パルス発生回路からの駆動パルス電圧φＲＨが印加される。光信号出力線リセットトランジスタＴＲＳ及び暗信号リセットトランジスタＴＲＤは、この駆動パルス電圧φＲＨにより導通状態となり、光信号出力線６８及び暗信号出力線６４を接地線ＧＮＤに接続する。
なお、光信号出力線６８及び暗信号出力線６４は、一般的に寄生容量ＣＨＳ、ＣＨＤをそれぞれ有している。また、増幅型固体撮像素子５０の回路動作は、特許文献３の第４図記載のものと同様であるので、詳細な説明を省略する。
【００２７】
＜第１の実施形態の画素構造＞
図２〜図４は、増幅型固体撮像素子５０の単位画素の平面模式図である。多層配線構造であり煩雑となるので、図２では、配線ＲＤＬ等を省き、垂直信号線ＶＬの形状を主に示した。また、図３では、フォトダイオードＰＤ、電荷格納部８０、ＪＦＥＴのゲートの形状及び位置関係を主に示し、図４では、配線ＲＤＬ及び電荷格納用電極ＳＴＧの形状を主に示した。
また、図５は、図２〜図４のＸ１−Ｘ２方向における断面模式図である。図６は、図２〜図４のＸ３−Ｘ４方向における断面模式図である。図７は、図２〜図４のＹ１−Ｙ２方向における断面模式図である。以下、図２〜図７を用いて、画素の構造を詳細に説明する。
【００２８】
図５に示すように、各画素は、Ｐ型シリコン基板１００上のＮ型エピタキシャル層１０４中に各部に対応する不純物拡散領域を形成し、Ｎ型エピタキシャル層１０４上の絶縁層（二酸化ケイ素）１０８中に各配線を形成することで構成されている。
そして、リセットゲートＲＧをゲート、リセットドレインＲＤをドレイン、ＪＦＥＴのゲートの一部をソースとするＰチャネル型ＭＯＳＦＥＴが形成されている（リセット素子８６に対応）。リセットドレインＲＤは、アルミニウムからなる接続部１０６を介して配線ＲＤＬに接続されている。
【００２９】
図６に示すように、フォトダイオードＰＤは、Ｎ型表面層１１２及びＰ型埋め込み層１１６からなる埋め込み型フォトダイオードとして形成されている。Ｎ型表面層１１２は、高濃度Ｎ型層として、ＪＦＥＴのドレインに隣接して形成されおり、反転を防止する。
【００３０】
電荷格納用電極ＳＴＧの一部は、絶縁層１０８を介してＰ型の電荷格納部８０とフォトダイオードＰＤとの間の領域に対向している。即ち、Ｐ型埋め込み層１１６の一部、及び電荷格納部８０の一部をそれぞれソースまたはドレインとし、電荷格納用電極ＳＴＧをゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている（第１転送制御素子８２に対応）。
さらに、電荷格納用電極ＳＴＧは、絶縁層１０８を介して電荷格納部８０の全面も覆うように、電荷格納部８０側に延在している。なお、このように延在させずに、電荷格納部８０とフォトダイオードＰＤとの間の領域に対向する範囲のみに、電荷格納用電極ＳＴＧを形成してもよい。また、電荷格納用電極ＳＴＧは、ポリシリコン電極である。
【００３１】
図７に示すように、ＪＦＥＴのゲートと電荷格納部８０との間の領域に対向する位置に、ポリシリコンからなる転送ゲートＦＷＧが形成されている。即ち、ＪＦＥＴのゲート、及び電荷格納部８０をそれぞれソースまたはドレインとし、転送ゲートＦＷＧをゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている（第２転送制御素子８４に対応）。
【００３２】
図２及び図３を比較すれば分かるように、垂直信号線ＶＬは、電荷格納部８０及び電荷格納用電極ＳＴＧに対する遮光膜としても機能する。同様に、図３及び図４を比較すれば分かるように、配線ＲＤＬは、ＪＦＥＴ及びリセットドレインＲＤに対する遮光膜としても機能する。
【００３３】
＜第１の実施形態の最大電荷蓄積量の算出＞
本実施形態における各部のバイアスは、基板電圧が０Ｖ、Ｎ型エピタキシャル層１０４の電圧が２Ｖ、電荷格納用電極ＳＴＧのオン電圧が−５Ｖ、電荷格納用電極ＳＴＧのオフ電圧が４Ｖである。残像を防ぐためには、フォトダイオードＰＤのＰ型埋め込み層１１６は、信号電荷が読み出された後に完全に空乏化する必要がある。本発明者らの研究によれば、このためには、１．５Ｖの逆バイアスを印加したときにＰ型埋め込み層１１６が完全に空乏化する必要がある。以上の条件を満たす各層の不純物濃度及び拡散深さは、例えば、以下の通りである。
【００３４】
Ｎ型表面層１１２：ドナー型不純物濃度 ３×１０１７［ｃｍ−３］、拡散深さ０．２４μｍ、
Ｐ型埋め込み層１１６：アクセプタ型不純物濃度 ５×１０１６［ｃｍ−３］、拡散深さ０．５６μｍ、
Ｎ型エピタキシャル層１０４：ドナー型不純物濃度４×１０１５［ｃｍ−３］
ここで、３００ケルビンでの、フォトダイオードＰＤの単位面積当たりの最大電荷蓄積量を求める。本発明では、最大電荷蓄積量は、Ｐ型埋め込み層１１６の非空乏化領域の全アクセプタ型不純物数と、電子電荷値との積にほぼ等しいと考える。なお、非空乏化領域におけるドナー型不純物数は、アクセプタ型不純物に対して十分小さいとする。
【００３５】
より詳細には、Ｐ型埋め込み層１１６から信号電荷である正孔が完全に読み出されると、Ｐ型埋め込み層１１６は完全に空乏化する。そして、光を照射されてシリコン基板内で発生する電子−正孔対の内、正孔は、Ｎ型表面層１１２及びＮ型エピタキシャル層１０４に対して負の電位を有するＰ型埋め込み層１１６に流れ込んで蓄積される。さらに光を照射すると、蓄積される正孔数は増加し、Ｐ型埋め込み層１１６の電位は次第に上昇する。そして、Ｐ型埋め込み層１１６内の正孔数が熱平衡状態のときより多くなると、正孔はＰ型埋め込み層１１６から流れ出す。従って、正孔の最大蓄積量は、熱平衡状態でのＰ型埋め込み層１１６の正孔数、即ち、熱平衡状態でのＰ型埋め込み層１１６の非空乏化領域の全アクセプタ型不純物数とほぼ等しい。
【００３６】
そこで、まず、Ｐ型埋め込み層１１６とＮ型表面層１１２との間の拡散電位φを求める。ＰＮ接合の拡散電位φは、一般に次式で表される。
φ＝（ＫＢ×Ｔ÷ｑ）×｛ｌｎ（Ｎａ×Ｎｄ÷ｎｉ２）｝・・・（１）
【００３７】
なお、上式における各パラメータは、以下の通りである。
ＫＢ：ボルツマン定数 １．３８×１０−２３［Ｊ／Ｋ］
Ｔ：絶対温度 単位はケルビン
ｑ：電子の電荷 １．６０×１０−１９［Ｃ］
Ｎａ：ＰＮ接合における、Ｐ型層側のアクセプタ型不純物濃度［ｃｍ−３］
Ｎｄ：ＰＮ接合における、Ｎ型層側のドナー型不純物濃度［ｃｍ−３］
ｎｉ：３００ケルビンでの、シリコンの真性キャリア密度 １．４５×１０１０［ｃｍ−３］
【００３８】
（１）式より、Ｐ型埋め込み層１１６とＮ型表面層１１２との間の拡散電位φは、０．８２５Ｖとなる。また、一般に、ＰＮ接合の空乏層幅Ｗは、次式で表される。
なお、上式における各パラメータは、以下の通りである。
Ｋｓ：シリコンの比誘電率 １１．７
εｏ：真空誘電率 ８．８６×１０−１４［Ｆ／ｃｍ］
ｘｎ：空乏層幅Ｗにおける、Ｎ型層側の幅 ［ｃｍ］または［μｍ］
ｘｐ：空乏層幅Ｗにおける、Ｐ型層側の幅 ［ｃｍ］または［μｍ］
【００３９】
ここで、電気的中性の条件から、次式が成り立つ。
Ｎｄ×ｘｎ＝Ｎａ×ｘｐ ・・・（３）
上式に基づいて（２）式のｘｎを消去すれば、次式が成り立つ。
ｘｐ＝［（２×Ｋｓ×εｏ÷ｑ）×｛Ｎｄ÷Ｎａ÷（Ｎａ＋Ｎｄ）｝×φ］１／２・・・（４）
上式より、Ｐ型埋め込み層１１６におけるＮ型表面層１１２側の空乏層幅（ｘｐａとする）は、０．１３５μｍと求まる。
【００４０】
同様の手順により、Ｐ型埋め込み層１１６におけるＮ型エピタキシャル層１０４側の空乏層幅（ｘｐｂとする）は、０．０３７μｍと求まる。
Ｐ型埋め込み層１１６の厚さは、Ｐ型埋め込み層１１６の拡散深さからＮ型表面層１１２の拡散深さを引いた値（０．３２μｍ）である。従って、３００ケルビンでの熱平衡状態におけるＰ型埋め込み層１１６の非空乏化領域の厚さＧは、次式で求まる。
【００４１】
Ｇ＝０．３２μｍ−ｘｐａ−ｘｐｂ＝０．１４８μｍ ・・・（５）
この結果、フォトダイオードＰＤの単位面積当たりの蓄積可能電荷数Ｈは、次式で求まる。
Ｈ＝５×１０１６［ｃｍ−３］×０．１４８［μｍ］＝７４００［μｍ−２］・・・（６）
なお、最大電荷蓄積量は、蓄積可能電荷数Ｈと電子電荷ｑとの積になる。
【００４２】
次に、電荷格納部８０の単位面積当たりの蓄積可能電荷数を求める。本発明では、この蓄積可能電荷数は、３００ケルビンでのＰ型層の非空乏化領域の全多数キャリア数にほぼ等しいとする。
電荷格納部８０が信号電荷を蓄積しているとき、即ち、電荷格納用電極ＳＴＧがオフの電圧４Ｖを印加されているとき、電荷格納部８０のＰ型層の表面は、導電型が反転している必要がある。また、信号電荷がＪＦＥＴのゲートに転送された後、電荷格納用電極ＳＴＧがオフの電圧４Ｖを印加されているとき、電荷格納部８０のＰ型層は、完全に空乏化している必要がある。
【００４３】
本発明者らの研究によれば、以上の条件を満たすＰ型層のアクセプタ型不純物濃度及び拡散深さは、例えば、２×１０１６［ｃｍ−３］、０．４５μｍである。
ここで、まず、Ｐ型層の表面がＮ型に反転した状態での表面空乏層幅ｘｄｍａｘを求める。表面空乏層幅ｘｄｍａｘは、電荷格納用電極ＳＴＧに印加する正電圧を大きくすると、次第に大きくなる。表面に電子が誘起されてＮ型反転層が形成されると、印加する正電圧をさらに大きくしても表面空乏層幅ｘｄｍａｘは広がらない。即ち、表面空乏層幅ｘｄｍａｘは、Ｎ型反転層が形成された時点で最大となり、Ｎ型反転層が形成されている間は、電荷格納用電極ＳＴＧの電圧に拘わらず一定である。
【００４４】
表面ポテンシャルをφｉｎｖとすれば、表面空乏層幅ｘｄｍａｘは、次式で求まる。
ｘｄｍａｘ＝［２×Ｋｓ×εｏ×φｉｎｖ÷（ｑ×Ｎａ）］１／２
［４×Ｋｓ×εｏ×ＫＢ×Ｔ÷ｑ２÷Ｎａ×｛ｌｎ（Ｎａ÷ｎｉ）｝］１／２＝０．２１７μｍ ・・・（７）
また、電荷格納部８０のＰ型層におけるＮ型エピタキシャル層１０４側の空乏層幅（ｘｐｄとする）は、（４）式より０．０８６３μｍと求まる。
【００４５】
従って、３００ケルビンでのＰ型層の非空乏化領域の厚さＪは、次式で求まる。
Ｊ＝０．４５μｍ−ｘｄｍａｘ−ｘｐｄ＝０．１４７μｍ ・・・（８）
この結果、電荷格納部８０の単位面積当たりの蓄積可能電荷数Ｌは、次式で求まる。
また、本発明者らが開発した素子では、ＪＦＥＴのゲート容量は、約６．５０ｆＦであった。ダーク信号出力時と、飽和時のゲート電位の差は、約１．００Ｖであった。従って、ＪＦＥＴのゲートの蓄積可能電荷数Ｍは、次式で求まる。
Ｍ×ｑ＝６．５×１０−１５×１．００ ・・・（１０）
即ち、Ｍ＝４０６００個である。ＪＦＥＴのゲート容量は、ゲート面積を変えることによって調整できるが、本実施形態では６．５０ｆＦに固定されているとする。
【００４６】
この場合、フォトダイオードＰＤの面積は、４０６００÷７４００＝５．４９μｍ２あればよく、電荷格納部８０の面積は、４０６００÷２９６０＝１３．７μｍ２あればよい。本実施形態では、フォトダイオードＰＤ及び電荷格納部８０は、上記した面積で形成されている。また、画素面積は、フォトダイオードＰＤ、電荷格納部８０、及びＪＦＥＴのゲートの三者以外の各部を最小面積で形成したものとなっている。
なお、フォトダイオードＰＤや電荷格納部８０の面積を上記した値より大きくしても、ダイナミックレンジは大きくならない。なぜなら、蓄積可能電荷数（最大電荷蓄積量）は、ＪＦＥＴのゲート容量で制限されるからである。
【００４７】
＜第１の実施形態の効果＞
本実施形態では、フォトダイオードＰＤ、電荷格納部８０、及びＪＦＥＴのゲート（以下、これらを三者という）の最大電荷蓄積量が等しくなるように、フォトダイオードＰＤ及び電荷格納部８０に画素面積を割り当てた。さらに、三者以外の部分を最小面積で形成した。このため、無駄な画素領域をなくすことができる。即ち、同じ画素面積では最大のダイナミックレンジを得ることができる。
【００４８】
なお、本実施形態のようにＪＦＥＴのゲートの最大電荷蓄積量が固定されている場合に限らず、他の場合にも本発明を適用できる。例えば、画素面積が固定されている場合、三者以外を最小の面積で作り、三者の最大電荷蓄積量が等しくなるように残りの面積を三者に割り当てればよい。この場合も、同じ画素面積でのダイナミックレンジを最大にできる。
【００４９】
或いは、フォトダイオードＰＤ及び電荷格納部８０のいずれかの最大電荷蓄積量が固定されており、残りの二者の最大電荷蓄積量が可変である場合も、三者の最大電荷蓄積量を等しくして、他の各部を最小面積で形成すればよい。この場合も、同じ画素面積でのダイナミックレンジを最大にできる。
換言すれば、三者の内１つの最大電荷蓄積量が固定されている場合、これによりダイナミックレンジの上限値が決まる。本実施形態では、三者の最大電荷蓄積量を等しくすると共に他の部分を最小面積で形成するため、ダイナミックレンジを固定した場合の画素面積を最小にできる。従って、解像度を最大にできる。
【００５０】
さらに、本実施形態では、電荷格納用電極ＳＴＧを、電荷格納部８０上の全面を覆う位置まで延在させる。従って、電荷格納部８０に信号電荷を転送するために電荷格納用電極ＳＴＧに負の電圧が印加されたとき、電荷格納用電極ＳＴＧと電荷格納部８０の容量結合が大きいので、電荷格納部８０の電位の下がり方は大きくなる。つまり、電荷格納用電極ＳＴＧが電荷格納部８０の全面を覆う位置まで延在していない場合に比べると、電荷格納部８０の電位は小さくなる。即ち、信号電荷を完全転送しやすくできる。
また、信号電荷が電荷格納部８０に転送された後、電荷格納用電極ＳＴＧに正の電圧が印加され、表面にＮ型反転層が形成される。従って、界面準位が電子で満たされるため、ここから生じる電荷の湧き出し（暗電流）が小さくなる。
【００５１】
＜第１の実施形態の補足事項＞
［１］ 本実施形態では、フォトダイオードＰＤのＰ型埋め込み層１１６と、電荷格納部８０と、ＪＦＥＴのゲートの三者の最大電荷蓄積量を等しくする最も理想的な例を述べた。本発明は、かかる実施形態に限定されるものではない。ＪＦＥＴのゲートの最大電荷蓄積量を基準（１００％）とすれば、Ｐ型埋め込み層１１６の最大電荷蓄積量、及び電荷格納部８０の最大電荷蓄積量は、どちらも５０％以上１００％以下であることが望ましい。
この割合は、より好ましくは、７５％以上１００％以下であることが望ましい。さらに好ましくは、９０％以上１００％以下であることが望ましい。請求項記載の『実質的に等しい』は、例えば、上述した５０％以上１００％以下、７５％以上１００％以下、或いは、９０％以上１００％以下という割合に対応する。
【００５２】
［２］ 画素内の各Ｎ型層及びＰ型層の不純物濃度がほぼ均一で、これらの形状が直方体状であると仮定して最大電荷蓄積量を求める例を述べた。本発明は、かかる実施形態に限定されるものではない。各Ｎ型層及びＰ型層の不純物濃度が均一でなく、これらの形状が直方体状でなくても、最大電荷蓄積量は算出可能である。
【００５３】
具体的には、不純物濃度の深さ方向分布、不純物拡散領域の形状、及び固体撮像素子のバイアス条件を求め、これらの値に基づいて算出すればよい。不純物濃度の深さ方向分布は、例えば、二次イオン質量分析法（ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定できる。また、不純物拡散領域の形状は、例えば、基板上の配線と酸化膜を除去してから、セコエッチング（ｓｅｃｃｏ ｅｔｃｈｉｎｇ）等の結晶欠陥顕在化エッチングを行った後、光学顕微鏡や走査型電子顕微鏡によりエッチング形状を観察すれば分かる。バイアス条件は、固体撮像素子の仕様書から分かる。
【００５４】
［３］ 本実施形態で開示した拡散深さ、面積、不純物濃度等に関する全ての数値は、参考のための一例であり、本発明を限定するものではない。後述する第２の実施形態に関しても同様である。
【００５５】
［４］ 最後に、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のための一解釈であり、本発明を限定するものではない。
請求項記載の光電変換部は、フォトダイオードＰＤに対応する。
請求項記載の電荷検出部は、ＪＦＥＴのゲートに対応する。
請求項記載の増幅部は、ＪＦＥＴに対応する。
請求項記載の電荷格納用電極部は、電荷格納用電極ＳＴＧに対応する。
請求項記載の転送部は、第２転送制御素子８４に対応する。
【００５６】
請求項記載の生成電荷蓄積領域は、Ｐ型埋め込み層１１６に対応する。
請求項記載の転送電荷蓄積領域は、電荷格納部８０においてＮ型反転層及び空乏層領域を除いたＰ型領域に対応する。
請求項２で言及している生成電荷蓄積領域の多数キャリアは、Ｐ型埋め込み層１１６内の正孔に対応する。
【００５７】
請求項２で言及している転送電荷蓄積領域の多数キャリアは、電荷格納部８０の正孔に対応する。
請求項２で言及している生成電荷蓄積領域の体積は、『Ｐ型埋め込み層１１６の厚さと、フォトダイオードＰＤの面積との積』に対応する。
請求項２で言及している転送電荷蓄積領域の体積は、『（８）式で求めたＰ型層の非空乏化領域の厚さと、電荷格納部８０の面積との積』に対応する。
【００５８】
＜第２の実施形態＞
以下、本発明の第２の実施形態を説明する。本実施形態は、請求項１〜請求項５に対応する。本実施形態は、電荷格納部の構造、電荷格納部の電荷蓄積動作を除いて、第１の実施形態と同様である。
図８は、本実施形態の増幅型固体撮像素子の画素における、図６に相当する断面模式図であり、図２のＸ３−Ｘ４方向の画素断面に対応する。図９は、本実施形態の増幅型固体撮像素子の画素における、図７に相当する断面模式図であり、図２のＹ１−Ｙ２方向の画素断面に対応する。
【００５９】
図８、９に示されるように、本実施形態では、第１の実施形態の電荷格納部８０及び電荷格納用電極ＳＴＧの代わりに、電荷格納部１２０、電荷転送電極１２４、及びポリシリコンからなる電荷格納部電極１２８が形成されている。
【００６０】
フォトダイオードＰＤから電荷格納部１２０へ電荷を転送するときは、ＭＯＳゲートである電荷転送電極１２４にオン電圧−２Ｖを印加する。転送時以外は、電荷転送電極１２４にオフ電圧３Ｖを印加する。
電荷格納部１２０に電荷を蓄積させるときは、電荷格納部電極１２８にオン電圧−２Ｖを印加することによりＮ型エピタキシャル層１０４の表面にＰ型反転層を形成して、正孔を蓄積させる（このとき、蓄積電荷が漏れないように、転送ゲートＦＷＧには正の電圧を印加する）。電荷格納部１２０からＪＦＥＴのゲートに電荷を転送するときは、転送ゲートＦＷＧに負の電圧を印加してＰ型のチャネルを形成し、さらに電荷格納部電極１２８にオフ電圧３Ｖを印加する。
【００６１】
Ｐ型シリコン基板１００、Ｎ型表面層１１２、Ｐ型埋め込み層１１６、Ｎ型エピタキシャル層１０４、ＪＦＥＴのゲートの不純物濃度、及びＪＦＥＴのゲートの最大電荷蓄積量は、第１の実施形態と同様である。また、Ｐ型シリコン基板に印加する電圧は０Ｖ、Ｎ型エピタキシャル層１０４に印加する電圧は２Ｖである。
【００６２】
ここで、電荷格納部１２０の単位面積当たりの蓄積可能電荷数Ｒを求めるために、まず、電荷格納部電極１２８のターンオン電圧Ｖｔｈを求める。Ｖｔｈは次式で表される。
Ｖｔｈ＝（−Ｑｎ÷Ｃｏｘ）＋φｉｎ＋ＶＦＢ ・・・（１１）
上式において、Ｑｎは、Ｐ型反転層が形成された時点でのＰ型反転層の電荷量である。従って、Ｑｎは、元々はＮ型エピタキシャル層１０４として形成されていたＰ型反転層内のドナー型不純物数と、電子電荷との積にほぼ等しい。また、Ｃｏｘは電荷格納部電極１２８とシリコン基板表面との間の絶縁膜の容量、φｉｎは表面ポテンシャル、ＶＦＢはフラットバンド電圧である。
【００６３】
表面ポテンシャルφｉｎは、次式により求まる。
なお、上式でＮｄ＝４×１０１５ｃｍ−３である。また、Ｑｎは次式で表される。
Ｑｎ＝ｑ×Ｎｄ×ｘｄｍａｘ’ ［Ｃ／ｃｍ２］・・・（１３）
【００６４】
上式において、ｘｄｍａｘ’は、Ｐ型反転層の幅である。ｘｄｍａｘ’は、（７）式においてＮａをＮｄに置き換えれば、０．４５８μｍと求まる。このｘｄｍａｘ’を（１３）式に代入すれば、Ｑｎは、２．９３×１０−８［Ｃ／ｃｍ２］と求まる。また、絶縁膜の厚さは５×１０−６ｃｍであるので、Ｃｏｘは６．９１×１０−８［Ｃ／ｃｍ２］である。さらに、フラットバンド電圧ＶＦＢは、次式で表される。
ＶＦＢ＝φｍｓ−（Ｑｓｓ÷Ｃｏｘ） ・・・（１４）
【００６５】
上式において、Ｑｓｓは絶縁膜との間に生じる界面電荷密度（界面準位密度と電子電荷との積）である。本実施形態では、シリコン基板の表面の面方位は＜１００＞であるので、界面電荷密度Ｑｓｓを、１．５０×１０１１×ｑ［Ｃ／ｃｍ２］とする。
また、φｍｓは、ポリシリコンの電荷格納部電極１２８と、シリコン基板表面との仕事関数の差であり、次式で表される。
φｍｓ＝φｐｏｌｙ−φｎｓ ・・・（１５）
【００６６】
上式において、φｐｏｌｙはポリシリコンの仕事関数であり、４．１７Ｖである。また、φｎｓはＮ型シリコンの仕事関数であり、真性半導体であるシリコンの仕事関数をφｉｓとすれば、次式で表される。
φｎｓ＝φｉｓ−（φｉｎ÷２）＝５．１５−０．３２４＝４．８２６Ｖ・・・（１６）
このφｎｓを（１５）式に代入すれば、φｍｓ＝−０．６５６Ｖと求まる。このφｍｓを（１４）式に代入すれば、ＶＦＢ＝−１．００Ｖと求まる。以上の結果を（１１）式に代入すれば、電荷格納部電極１２８のターンオン電圧Ｖｔｈは、−２．０８Ｖとなる。
【００６７】
電荷格納部１２０の単位面積当たりの最大電荷蓄積量Ｑｓｕｍは、Ｐ型反転層が形成された後にシリコン基板表面に誘起する電荷量Ｑｐと、Ｑｎ（Ｐ型反転層が形成されるまでにシリコン基板表面に誘起される電荷量）との和で表される。Ｑｐは、ターンオン電圧Ｖｔｈより、さらにどれだけの電圧を印加したかにより決まる。即ち、Ｑｐは、電荷蓄積時の電荷格納部電極１２８の電圧−２Ｖと、基板電圧２Ｖとの差Ｖｇａｐ（−４Ｖ）から、ターンオン電圧Ｖｔｈを引いた値と、絶縁膜の容量との積で与えられる。従って、次式によりＱｓｕｍは求まる。
【００６８】
【００６９】
Ｑｓｕｍを電子電荷ｑで割れば、電荷格納部１２０の単位面積当たりの蓄積可能電荷数Ｒは、１０１００個／μｍ２と求まる。ＪＦＥＴのゲートの蓄積可能電荷数が４０６００個であるから、電荷格納部１２０の面積は、４０６００÷１０１００＝４．０２［μｍ２］あればよい。また、フォトダイオードＰＤの面積は、第１の実施形態と同様に、９．２３［μｍ２］あればよい。
【００７０】
本実施形態でも、フォトダイオードＰＤ及び電荷格納部１２０は、上記した面積で形成されている。また、画素面積は、フォトダイオードＰＤ、電荷格納部１２０、及びＪＦＥＴのゲートの三者以外の各部を最小面積で形成したものとなっている。
以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００７１】
最後に、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のための一解釈であり、本発明を限定するものではない。
請求項記載の転送電荷蓄積領域は、負電圧の印加により電荷格納部１２０に形成されるＰ型反転層に対応する。
請求項記載の電荷格納用電極部は、電荷転送電極１２４、及び電荷格納部電極１２８に対応する。
請求項記載の転送部は、電荷格納部電極１２８、及び転送ゲートＦＷＧに対応する。
他の要素の対応関係については、第１の実施形態と同様である。
【００７２】
【発明の効果】
本発明では、光電変換部の最大電荷蓄積量を、電荷格納部の最大電荷蓄積量以下にする。このため、無駄な画素領域をなくすことができる。即ち、同じ画素面積でのダイナミックレンジを向上できる。
【００７３】
また、本発明の一形態では、光電変換部の最大電荷蓄積量と、電荷格納部の最大電荷蓄積量と、電荷検出部の最大電荷蓄積量とを実質的に等しくする。この場合、これら三者以外の画素の各部を最小面積で形成すれば、同じ画素面積では最大のダイナミックレンジを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における増幅型固体撮像素子の模式的回路図である。
【図２】図１の増幅型固体撮像素子における単位画素の第１の平面模式図である。
【図３】図１の増幅型固体撮像素子における単位画素の第２の平面模式図である。
【図４】図１の増幅型固体撮像素子における単位画素の第３の平面模式図である。
【図５】図２〜図４のＸ１−Ｘ２方向における断面模式図である。
【図６】図２〜図４のＸ３−Ｘ４方向における断面模式図である。
【図７】図２〜図４のＹ１−Ｙ２方向における断面模式図である。
【図８】本発明の第２の実施形態における増幅型固体撮像素子の、図６に相当する断面模式図である。
【図９】本発明の第２の実施形態における増幅型固体撮像素子の、図７に相当する断面模式図である。
【図１０】特許文献２に記載された増幅型固体撮像素子の画素の断面模式図である。
【符号の説明】
１０ 画素
１２ 垂直オーバーフロードレイン
１６ 受光部
１８ 転送ゲート
２０ 電荷格納用電極
２２ 電荷格納部
２４ 転送ゲート
２８ 電荷検出部
３０ 画素アンプ
３２ リセットゲート
３４ リセットドレイン
３８ 光遮蔽
４０ カラーフィルタ
４２ マイクロレンズ
５０ 増幅型固体撮像素子
５２ 画素
５６ 垂直走査回路５６
６４ 暗信号出力線
６６ バッファアンプ
６８ 光信号出力線
７０ バッファアンプ７０
７２ 水平走査回路
８０ 電荷格納部
８２ 第１転送制御素子
８４ 第２転送制御素子
８６ リセット素子
１００ Ｐ型シリコン基板
１０４ Ｎ型エピタキシャル層
１０６ 接続部
１０８ 絶縁層
１１２ Ｎ型表面層
１１６ Ｐ型埋め込み層
１２０ 電荷格納部
１２４ 電荷転送電極
１２８ 電荷格納部電極
ＣＤ１〜ＣＤｎ 暗信号蓄積コンデンサ
ＣＳ１〜ＣＳｎ 光信号蓄積コンデンサ
ＣＨＳ、ＣＨＤ 寄生容量
ＦＷＧ 転送ゲート
ＪＦＥＴ 接合型電界効果トランジスタ
ＰＤ フォトダイオード
ＰＳ１〜ＰＳｎ 定電流源
ＲＤ リセットドレイン
ＲＤＬ１〜ＲＤＬｍ 配線
ＲＧ リセットゲート
ＳＴＧ 電荷格納用電極
ＴＤ１〜ＴＤｎ 暗信号転送トランジスタ
ＴＤＲ１〜ＴＤＲｎ 暗信号読み出しトランジスタ
ＴＲＤ 暗信号出力線リセットトランジスタ
ＴＲＳ 光信号出力線リセットトランジスタ
ＴＲＶ１〜ＴＲＶｎ リセットトランジスタ
ＴＳ１〜ＴＳｎ 光信号転送トランジスタ
ＴＳＲ１〜ＴＳＲｎ 光信号読み出しトランジスタ
ＶＤＤ 暗信号出力端子
ＶＤＳ 光信号出力端子
ＶＬ１〜ＶＬｎ 垂直信号線
【発明の属する技術分野】
本発明は、増幅型固体撮像素子、特に、全画素同時の電子シャッタ動作が可能な増幅型固体撮像素子において、ダイナミックレンジを改善する技術に関する。
【０００２】
【従来の技術】
ビデオカメラや電子カメラで使用されている固体撮像素子は、いくつかの種類に分類される。これらの中で、増幅型固体撮像素子は、低消費電力という点でＣＣＤ型のものより優れている。
増幅型固体撮像素子では、２次元マトリクス状に配置された各画素は、受光量に応じた量の信号電荷を生成する光電変換部と、画素アンプとを有している。光電変換部により生成された信号電荷は、画素アンプの電荷検出部に転送される。そして、画素アンプは、転送された信号電荷量に応じて増幅した信号電圧を、信号線を介して外部に出力する（例えば、特許文献１参照）。
【０００３】
ところで、固体撮像素子では、露光時間を制御する電子シャッタ機能が要望されている。これは、一定期間に入射して生成された電荷を予め排出し、次の期間に入射して生成された電荷を信号として読み出すことにより、露光時間を制御するものである。
そして、全画素同時に電子シャッタ動作を行うことが可能な増幅型固体撮像素子として、特許文献２及び特許文献３記載のものが知られている。これらの文献では、受光部と、画素アンプの電荷検出部との間に容量（電荷格納部）を設け、この容量に電荷排出用の経路を配置させる構成が提案されている。
【０００４】
図１０は、特許文献２に記載された増幅型固体撮像素子の画素の断面模式図である。図において、画素１０は、垂直オーバーフロードレイン１２と、Ｐ型表面層及びＮ型埋め込み層からなる受光部１６と、転送ゲート１８と、電荷格納用電極２０と、電荷格納部２２と、転送ゲート２４と、電荷検出部２８を有する画素アンプ３０と、リセットゲート３２と、リセットドレイン３４と、開口部を有する光遮蔽３８と、カラーフィルタ４０と、マイクロレンズ４２とを有している。
【０００５】
電荷を排出する場合、転送ゲート１８、電荷格納用電極２０、転送ゲート２４、リセットゲート３２をオンして、受光部１６に蓄積された電荷をリセットドレイン３４から排出する。
光信号を出力する場合、全ての画素１０の転送ゲート１８、電荷格納用電極２０をオンした後、転送ゲート１８をオフすることにより、電荷格納部２２に信号電荷を一旦蓄積させる。この後、一行ずつ転送ゲート２４をオンすることで、画素アンプ３０から信号電荷に応じた信号電圧を出力させる。このように動作させれば、全画素同時に電子シャッタ動作を行うことができる。
【０００６】
【特許文献１】
特開平８−２９３５９１号公報 （第９−１８項、第１−１４図）
【特許文献２】
特開平１０−７０２６１号公報 （第３−５項、第１−６図）
【特許文献３】
特開平１１−１７７０７６号公報 （第４−５項、第１図）
【０００７】
【発明が解決しようとする課題】
電荷格納部を有する増幅型固体撮像素子は、低消費電力、且つ、上述のように全画素同時に電子シャッタ動作が可能という優れた作用効果を有するものの、ダイナミックレンジをより向上することが望まれていた。
【０００８】
本発明の目的は、増幅型固体撮像素子のダイナミックレンジを効率的に向上させる技術を提供することである。
【０００９】
【課題を解決するための手段】
本発明者は、従来の増幅型固体撮像素子においてダイナミックレンジを大きく向上できなかった原因を、以下のように考察した。
特許文献２の段落［００１３］に記載されているように、従来は、受光部の開口率（フィルファクター）をいかに大きくするかが追求されていた。このため、受光部は、その面積ができるだけ大きくなるように形成されていた。従って、受光部の最大電荷蓄積量は、画素アンプの電荷検出部や電荷格納部の最大電荷蓄積量に比べて、必ずしも最適に設計されていなかった。
【００１０】
即ち、受光部の面積を大きくして受光部の最大電荷蓄積量をいくら大きくしても、他の領域の最大電荷蓄積量が受光部の最大電荷蓄積量より小さければ、最大電荷蓄積量が最も小さい領域によりダイナミックレンジは決まってしまう。従って、フィルファクターの増大を追求する従来の設計方法では、ダイナミックレンジの向上に限界があることを、本発明者は見出した。
以上の着眼点に基づいて、本発明は、以下のように構成される。
【００１１】
請求項１の増幅型固体撮像素子は、光電変換部と、電荷格納部と、増幅部と、電荷格納用電極部と、転送部とを備えた画素を複数有する。光電変換部は、受光量に応じた量の電荷を生成する。電荷格納部は、光電変換部から転送される電荷を蓄積する。増幅部は、電荷格納部から転送される電荷を蓄積する電荷検出部を有し、電荷検出部の蓄積電荷量に応じた画素信号を出力する。電荷格納用電極部は、光電変換部から電荷格納部に電荷を転送する。転送部は、電荷格納部から電荷検出部に電荷を転送する。本請求項の発明は、光電変換部の最大電荷蓄積量が電荷格納部の最大電荷蓄積量以下であることを特徴とする。
【００１２】
請求項２の増幅型固体撮像素子は、光電変換部と、電荷格納部と、増幅部と、電荷格納用電極部と、転送部とを備えた画素を複数有する。光電変換部は、生成電荷蓄積領域を有し、受光量に応じた量の電荷を生成して、生成電荷蓄積領域に蓄積する。電荷格納部は、転送電荷蓄積領域を有し、光電変換部から転送される電荷を転送電荷蓄積領域に蓄積する。増幅部は、電荷格納部から転送される電荷を蓄積する電荷検出部を有し、電荷検出部の蓄積電荷量に応じた画素信号を出力する。電荷格納用電極部は、光電変換部から電荷格納部に電荷を転送する。転送部は、電荷格納部から電荷検出部に電荷を転送する。本請求項の発明は、『生成電荷蓄積領域において多数キャリアを供給する不純物の平均濃度と、生成電荷蓄積領域の体積との積は、転送電荷蓄積領域において多数キャリアを供給する不純物の平均濃度と、転送電荷蓄積領域の体積との積以下である』ことを特徴とする。
【００１３】
請求項３の増幅型固体撮像素子は、請求項１または請求項２記載の発明において、電荷格納部の最大電荷蓄積量が、電荷検出部の最大電荷蓄積量以下であることを特徴とする。
【００１４】
請求項４の増幅型固体撮像素子は、請求項３記載の発明において、光電変換部の最大電荷蓄積量と、電荷格納部の最大電荷蓄積量と、電荷検出部の最大電荷蓄積量とを、実質的に等しくしたことを特徴とする。
【００１５】
請求項５の増幅型固体撮像素子は、請求項１〜請求項４のいずれか１項記載の発明において、電荷格納部と電荷格納用電極部とが互いに対向するように、電荷格納用電極部を延在させたことを特徴とする。
【００１６】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態を説明する。なお、各図において、同一要素には同一符号を付し、重複する説明を省略する。
【００１７】
＜第１の実施形態の回路構成＞
図１は、本発明の第１の実施形態における増幅型固体撮像素子の模式的回路図である。本実施形態は、請求項１〜請求項５に対応する。
図に示すように、増幅型固体撮像素子５０は、ｍ行ｎ列からなる多数の画素５２（以下、画素と略記）と、各画素を行毎に駆動する垂直走査回路５６と、各画素に列毎に接続されている垂直信号線ＶＬ１〜ＶＬｎと、暗信号出力線６４と、バッファアンプ６６と、暗信号出力端子ＶＤＤと、光信号出力線６８と、バッファアンプ７０と、光信号出力端子ＶＤＳと、水平走査回路７２と、光信号出力線リセットトランジスタＴＲＳと、暗信号出力線リセットトランジスタＴＲＤとを有している。なお、各要素の符号の最後の１、ｍ、ｎ等は、どの行または列に配置されているかを示すものであるので、適宜省略する。
【００１８】
画素は、フォトダイオードＰＤと、電荷格納部８０と、Ｎチャネル型の接合型電界効果トランジスタＪＦＥＴ（以下、ＪＦＥＴと略記）と、第１転送制御素子８２と、第２転送制御素子８４と、リセット素子８６とを有している。
フォトダイオードＰＤは、受光量に応じた量の電荷を生成及び蓄積する。フォトダイオードＰＤのカソード側は、ＪＦＥＴのドレインと共に、全画素共通に電源電圧ＶＤに接続されている。
【００１９】
第１転送制御素子８２は、ゲートとして電荷格納用電極ＳＴＧ（後述する図６参照）を有している。電荷格納用電極ＳＴＧは、各行毎に垂直走査回路５６に接続されている。この電荷格納用電極ＳＴＧには、駆動パルス電圧φＴＧＡ１〜φＴＧＡｍが印加される。第１転送制御素子８２は、この駆動パルス電圧φＴＧＡ１〜φＴＧＡｍに応じて、フォトダイオードＰＤで生成された電荷を電荷格納部８０に転送する。
【００２０】
第２転送制御素子８４は、転送ゲートＦＷＧ（後述する図７参照）を有している。転送ゲートＦＷＧは、各行毎に垂直走査回路５６に接続されている。この転送ゲートＦＷＧには、駆動パルス電圧φＴＧＢ１〜φＴＧＢｍが印加される。第２転送制御素子８４は、この駆動パルス電圧φＴＧＢ１〜φＴＧＢｍに応じて、電荷格納部８０に蓄積された電荷をＪＦＥＴのゲートに転送する。
【００２１】
ＪＦＥＴは、ゲートに転送された電荷量に応じた信号電圧を、ソースから垂直信号線ＶＬに出力する。
リセット素子８６は、リセットゲートＲＧ及びリセットドレインＲＤ（後述する図５参照）を備えたＭＯＳＦＥＴである。リセットゲートＲＧは、全画素共通に不図示の駆動パルス発生回路に接続され、駆動パルス電圧φＲＧを受ける。リセットドレインＲＤは、配線ＲＤＬ１〜ＲＤＬｍにより各行毎に垂直走査回路５６に接続され、駆動パルス電圧φＲＤ１〜φＲＤｍを各行毎に受ける。そして、リセット素子８６は、駆動パルス電圧φＲＧに応じて、ＪＦＥＴのゲート電圧を、リセットドレインＲＤの電位に初期化する。
【００２２】
垂直信号線ＶＬの一端側は、ＭＯＳ型のリセットトランジスタＴＲＶ１〜ＴＲＶｎ、及び定電流源ＰＳ１〜ＰＳｎに各列毎に接続されている。
リセットトランジスタＴＲＶは、ゲートに受ける駆動パルス発生回路からのリセットパルス電圧φＲＶに応じて、垂直信号線ＶＬを接地線ＧＮＤに接続する。
定電流源ＰＳの一方の端子には、電源電圧ＶＣＳが供給される。
【００２３】
垂直信号線ＶＬの他端側は、ＭＯＳ型の光信号転送トランジスタＴＳ１〜ＴＳｎ、及びＭＯＳ型の光信号読み出しトランジスタＴＳＲ１〜ＴＳＲｎを介して、各列毎に光信号出力線６８に接続されている。さらに、垂直信号線ＶＬの他端側は、暗信号転送トランジスタＴＤ１〜ＴＤｎ、及び暗信号読み出しトランジスタＴＤＲ１〜ＴＤＲｎを介して、暗信号出力線６４に各列毎に接続されている。
【００２４】
光信号転送トランジスタＴＳと光信号読み出しトランジスタＴＳＲとの接続ノードは、光信号蓄積コンデンサＣＳ１〜ＣＳｎを介して、接地線ＧＮＤに接続されている。また、暗信号転送トランジスタＴＤと暗信号読み出しトランジスタＴＤＲとの接続ノードは、暗信号蓄積コンデンサＣＤ１〜ＣＤｎを介して、接地線ＧＮＤに接続されている。
【００２５】
光信号転送トランジスタＴＳは、駆動パルス発生回路からの駆動パルス電圧φＴＳをゲートに受けて、これに応じて導通状態となり、各画素からの光信号（信号成分と、ノイズ成分との和）を光信号蓄積コンデンサＣＳに蓄積させる。
暗信号転送トランジスタＴＤは、駆動パルス発生回路からの駆動パルス電圧φＴＤをゲートに受けて、これに応じて導通状態となり、各画素からの暗信号（ノイズ成分）を暗信号蓄積コンデンサＣＤに蓄積させる。
【００２６】
光信号読み出しトランジスタＴＳＲのゲート、及び暗信号読み出しトランジスタＴＤＲのゲートには、水平走査回路７２からの駆動パルス電圧φＨ１〜φＨｎが各列毎に印加される。この駆動パルス電圧φＨ１〜φＨｎにより、前述した光信号は光信号出力線６８に読み出され、暗信号は暗信号出力線６４に読み出される。
光信号出力線リセットトランジスタＴＲＳのゲート、及び暗信号出力線リセットトランジスタＴＲＤのゲートには、駆動パルス発生回路からの駆動パルス電圧φＲＨが印加される。光信号出力線リセットトランジスタＴＲＳ及び暗信号リセットトランジスタＴＲＤは、この駆動パルス電圧φＲＨにより導通状態となり、光信号出力線６８及び暗信号出力線６４を接地線ＧＮＤに接続する。
なお、光信号出力線６８及び暗信号出力線６４は、一般的に寄生容量ＣＨＳ、ＣＨＤをそれぞれ有している。また、増幅型固体撮像素子５０の回路動作は、特許文献３の第４図記載のものと同様であるので、詳細な説明を省略する。
【００２７】
＜第１の実施形態の画素構造＞
図２〜図４は、増幅型固体撮像素子５０の単位画素の平面模式図である。多層配線構造であり煩雑となるので、図２では、配線ＲＤＬ等を省き、垂直信号線ＶＬの形状を主に示した。また、図３では、フォトダイオードＰＤ、電荷格納部８０、ＪＦＥＴのゲートの形状及び位置関係を主に示し、図４では、配線ＲＤＬ及び電荷格納用電極ＳＴＧの形状を主に示した。
また、図５は、図２〜図４のＸ１−Ｘ２方向における断面模式図である。図６は、図２〜図４のＸ３−Ｘ４方向における断面模式図である。図７は、図２〜図４のＹ１−Ｙ２方向における断面模式図である。以下、図２〜図７を用いて、画素の構造を詳細に説明する。
【００２８】
図５に示すように、各画素は、Ｐ型シリコン基板１００上のＮ型エピタキシャル層１０４中に各部に対応する不純物拡散領域を形成し、Ｎ型エピタキシャル層１０４上の絶縁層（二酸化ケイ素）１０８中に各配線を形成することで構成されている。
そして、リセットゲートＲＧをゲート、リセットドレインＲＤをドレイン、ＪＦＥＴのゲートの一部をソースとするＰチャネル型ＭＯＳＦＥＴが形成されている（リセット素子８６に対応）。リセットドレインＲＤは、アルミニウムからなる接続部１０６を介して配線ＲＤＬに接続されている。
【００２９】
図６に示すように、フォトダイオードＰＤは、Ｎ型表面層１１２及びＰ型埋め込み層１１６からなる埋め込み型フォトダイオードとして形成されている。Ｎ型表面層１１２は、高濃度Ｎ型層として、ＪＦＥＴのドレインに隣接して形成されおり、反転を防止する。
【００３０】
電荷格納用電極ＳＴＧの一部は、絶縁層１０８を介してＰ型の電荷格納部８０とフォトダイオードＰＤとの間の領域に対向している。即ち、Ｐ型埋め込み層１１６の一部、及び電荷格納部８０の一部をそれぞれソースまたはドレインとし、電荷格納用電極ＳＴＧをゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている（第１転送制御素子８２に対応）。
さらに、電荷格納用電極ＳＴＧは、絶縁層１０８を介して電荷格納部８０の全面も覆うように、電荷格納部８０側に延在している。なお、このように延在させずに、電荷格納部８０とフォトダイオードＰＤとの間の領域に対向する範囲のみに、電荷格納用電極ＳＴＧを形成してもよい。また、電荷格納用電極ＳＴＧは、ポリシリコン電極である。
【００３１】
図７に示すように、ＪＦＥＴのゲートと電荷格納部８０との間の領域に対向する位置に、ポリシリコンからなる転送ゲートＦＷＧが形成されている。即ち、ＪＦＥＴのゲート、及び電荷格納部８０をそれぞれソースまたはドレインとし、転送ゲートＦＷＧをゲートとするＰチャネル型ＭＯＳＦＥＴが形成されている（第２転送制御素子８４に対応）。
【００３２】
図２及び図３を比較すれば分かるように、垂直信号線ＶＬは、電荷格納部８０及び電荷格納用電極ＳＴＧに対する遮光膜としても機能する。同様に、図３及び図４を比較すれば分かるように、配線ＲＤＬは、ＪＦＥＴ及びリセットドレインＲＤに対する遮光膜としても機能する。
【００３３】
＜第１の実施形態の最大電荷蓄積量の算出＞
本実施形態における各部のバイアスは、基板電圧が０Ｖ、Ｎ型エピタキシャル層１０４の電圧が２Ｖ、電荷格納用電極ＳＴＧのオン電圧が−５Ｖ、電荷格納用電極ＳＴＧのオフ電圧が４Ｖである。残像を防ぐためには、フォトダイオードＰＤのＰ型埋め込み層１１６は、信号電荷が読み出された後に完全に空乏化する必要がある。本発明者らの研究によれば、このためには、１．５Ｖの逆バイアスを印加したときにＰ型埋め込み層１１６が完全に空乏化する必要がある。以上の条件を満たす各層の不純物濃度及び拡散深さは、例えば、以下の通りである。
【００３４】
Ｎ型表面層１１２：ドナー型不純物濃度 ３×１０１７［ｃｍ−３］、拡散深さ０．２４μｍ、
Ｐ型埋め込み層１１６：アクセプタ型不純物濃度 ５×１０１６［ｃｍ−３］、拡散深さ０．５６μｍ、
Ｎ型エピタキシャル層１０４：ドナー型不純物濃度４×１０１５［ｃｍ−３］
ここで、３００ケルビンでの、フォトダイオードＰＤの単位面積当たりの最大電荷蓄積量を求める。本発明では、最大電荷蓄積量は、Ｐ型埋め込み層１１６の非空乏化領域の全アクセプタ型不純物数と、電子電荷値との積にほぼ等しいと考える。なお、非空乏化領域におけるドナー型不純物数は、アクセプタ型不純物に対して十分小さいとする。
【００３５】
より詳細には、Ｐ型埋め込み層１１６から信号電荷である正孔が完全に読み出されると、Ｐ型埋め込み層１１６は完全に空乏化する。そして、光を照射されてシリコン基板内で発生する電子−正孔対の内、正孔は、Ｎ型表面層１１２及びＮ型エピタキシャル層１０４に対して負の電位を有するＰ型埋め込み層１１６に流れ込んで蓄積される。さらに光を照射すると、蓄積される正孔数は増加し、Ｐ型埋め込み層１１６の電位は次第に上昇する。そして、Ｐ型埋め込み層１１６内の正孔数が熱平衡状態のときより多くなると、正孔はＰ型埋め込み層１１６から流れ出す。従って、正孔の最大蓄積量は、熱平衡状態でのＰ型埋め込み層１１６の正孔数、即ち、熱平衡状態でのＰ型埋め込み層１１６の非空乏化領域の全アクセプタ型不純物数とほぼ等しい。
【００３６】
そこで、まず、Ｐ型埋め込み層１１６とＮ型表面層１１２との間の拡散電位φを求める。ＰＮ接合の拡散電位φは、一般に次式で表される。
φ＝（ＫＢ×Ｔ÷ｑ）×｛ｌｎ（Ｎａ×Ｎｄ÷ｎｉ２）｝・・・（１）
【００３７】
なお、上式における各パラメータは、以下の通りである。
ＫＢ：ボルツマン定数 １．３８×１０−２３［Ｊ／Ｋ］
Ｔ：絶対温度 単位はケルビン
ｑ：電子の電荷 １．６０×１０−１９［Ｃ］
Ｎａ：ＰＮ接合における、Ｐ型層側のアクセプタ型不純物濃度［ｃｍ−３］
Ｎｄ：ＰＮ接合における、Ｎ型層側のドナー型不純物濃度［ｃｍ−３］
ｎｉ：３００ケルビンでの、シリコンの真性キャリア密度 １．４５×１０１０［ｃｍ−３］
【００３８】
（１）式より、Ｐ型埋め込み層１１６とＮ型表面層１１２との間の拡散電位φは、０．８２５Ｖとなる。また、一般に、ＰＮ接合の空乏層幅Ｗは、次式で表される。
Ｋｓ：シリコンの比誘電率 １１．７
εｏ：真空誘電率 ８．８６×１０−１４［Ｆ／ｃｍ］
ｘｎ：空乏層幅Ｗにおける、Ｎ型層側の幅 ［ｃｍ］または［μｍ］
ｘｐ：空乏層幅Ｗにおける、Ｐ型層側の幅 ［ｃｍ］または［μｍ］
【００３９】
ここで、電気的中性の条件から、次式が成り立つ。
Ｎｄ×ｘｎ＝Ｎａ×ｘｐ ・・・（３）
上式に基づいて（２）式のｘｎを消去すれば、次式が成り立つ。
ｘｐ＝［（２×Ｋｓ×εｏ÷ｑ）×｛Ｎｄ÷Ｎａ÷（Ｎａ＋Ｎｄ）｝×φ］１／２・・・（４）
上式より、Ｐ型埋め込み層１１６におけるＮ型表面層１１２側の空乏層幅（ｘｐａとする）は、０．１３５μｍと求まる。
【００４０】
同様の手順により、Ｐ型埋め込み層１１６におけるＮ型エピタキシャル層１０４側の空乏層幅（ｘｐｂとする）は、０．０３７μｍと求まる。
Ｐ型埋め込み層１１６の厚さは、Ｐ型埋め込み層１１６の拡散深さからＮ型表面層１１２の拡散深さを引いた値（０．３２μｍ）である。従って、３００ケルビンでの熱平衡状態におけるＰ型埋め込み層１１６の非空乏化領域の厚さＧは、次式で求まる。
【００４１】
Ｇ＝０．３２μｍ−ｘｐａ−ｘｐｂ＝０．１４８μｍ ・・・（５）
この結果、フォトダイオードＰＤの単位面積当たりの蓄積可能電荷数Ｈは、次式で求まる。
Ｈ＝５×１０１６［ｃｍ−３］×０．１４８［μｍ］＝７４００［μｍ−２］・・・（６）
なお、最大電荷蓄積量は、蓄積可能電荷数Ｈと電子電荷ｑとの積になる。
【００４２】
次に、電荷格納部８０の単位面積当たりの蓄積可能電荷数を求める。本発明では、この蓄積可能電荷数は、３００ケルビンでのＰ型層の非空乏化領域の全多数キャリア数にほぼ等しいとする。
電荷格納部８０が信号電荷を蓄積しているとき、即ち、電荷格納用電極ＳＴＧがオフの電圧４Ｖを印加されているとき、電荷格納部８０のＰ型層の表面は、導電型が反転している必要がある。また、信号電荷がＪＦＥＴのゲートに転送された後、電荷格納用電極ＳＴＧがオフの電圧４Ｖを印加されているとき、電荷格納部８０のＰ型層は、完全に空乏化している必要がある。
【００４３】
本発明者らの研究によれば、以上の条件を満たすＰ型層のアクセプタ型不純物濃度及び拡散深さは、例えば、２×１０１６［ｃｍ−３］、０．４５μｍである。
ここで、まず、Ｐ型層の表面がＮ型に反転した状態での表面空乏層幅ｘｄｍａｘを求める。表面空乏層幅ｘｄｍａｘは、電荷格納用電極ＳＴＧに印加する正電圧を大きくすると、次第に大きくなる。表面に電子が誘起されてＮ型反転層が形成されると、印加する正電圧をさらに大きくしても表面空乏層幅ｘｄｍａｘは広がらない。即ち、表面空乏層幅ｘｄｍａｘは、Ｎ型反転層が形成された時点で最大となり、Ｎ型反転層が形成されている間は、電荷格納用電極ＳＴＧの電圧に拘わらず一定である。
【００４４】
表面ポテンシャルをφｉｎｖとすれば、表面空乏層幅ｘｄｍａｘは、次式で求まる。
ｘｄｍａｘ＝［２×Ｋｓ×εｏ×φｉｎｖ÷（ｑ×Ｎａ）］１／２
［４×Ｋｓ×εｏ×ＫＢ×Ｔ÷ｑ２÷Ｎａ×｛ｌｎ（Ｎａ÷ｎｉ）｝］１／２＝０．２１７μｍ ・・・（７）
また、電荷格納部８０のＰ型層におけるＮ型エピタキシャル層１０４側の空乏層幅（ｘｐｄとする）は、（４）式より０．０８６３μｍと求まる。
【００４５】
従って、３００ケルビンでのＰ型層の非空乏化領域の厚さＪは、次式で求まる。
Ｊ＝０．４５μｍ−ｘｄｍａｘ−ｘｐｄ＝０．１４７μｍ ・・・（８）
この結果、電荷格納部８０の単位面積当たりの蓄積可能電荷数Ｌは、次式で求まる。
Ｍ×ｑ＝６．５×１０−１５×１．００ ・・・（１０）
即ち、Ｍ＝４０６００個である。ＪＦＥＴのゲート容量は、ゲート面積を変えることによって調整できるが、本実施形態では６．５０ｆＦに固定されているとする。
【００４６】
この場合、フォトダイオードＰＤの面積は、４０６００÷７４００＝５．４９μｍ２あればよく、電荷格納部８０の面積は、４０６００÷２９６０＝１３．７μｍ２あればよい。本実施形態では、フォトダイオードＰＤ及び電荷格納部８０は、上記した面積で形成されている。また、画素面積は、フォトダイオードＰＤ、電荷格納部８０、及びＪＦＥＴのゲートの三者以外の各部を最小面積で形成したものとなっている。
なお、フォトダイオードＰＤや電荷格納部８０の面積を上記した値より大きくしても、ダイナミックレンジは大きくならない。なぜなら、蓄積可能電荷数（最大電荷蓄積量）は、ＪＦＥＴのゲート容量で制限されるからである。
【００４７】
＜第１の実施形態の効果＞
本実施形態では、フォトダイオードＰＤ、電荷格納部８０、及びＪＦＥＴのゲート（以下、これらを三者という）の最大電荷蓄積量が等しくなるように、フォトダイオードＰＤ及び電荷格納部８０に画素面積を割り当てた。さらに、三者以外の部分を最小面積で形成した。このため、無駄な画素領域をなくすことができる。即ち、同じ画素面積では最大のダイナミックレンジを得ることができる。
【００４８】
なお、本実施形態のようにＪＦＥＴのゲートの最大電荷蓄積量が固定されている場合に限らず、他の場合にも本発明を適用できる。例えば、画素面積が固定されている場合、三者以外を最小の面積で作り、三者の最大電荷蓄積量が等しくなるように残りの面積を三者に割り当てればよい。この場合も、同じ画素面積でのダイナミックレンジを最大にできる。
【００４９】
或いは、フォトダイオードＰＤ及び電荷格納部８０のいずれかの最大電荷蓄積量が固定されており、残りの二者の最大電荷蓄積量が可変である場合も、三者の最大電荷蓄積量を等しくして、他の各部を最小面積で形成すればよい。この場合も、同じ画素面積でのダイナミックレンジを最大にできる。
換言すれば、三者の内１つの最大電荷蓄積量が固定されている場合、これによりダイナミックレンジの上限値が決まる。本実施形態では、三者の最大電荷蓄積量を等しくすると共に他の部分を最小面積で形成するため、ダイナミックレンジを固定した場合の画素面積を最小にできる。従って、解像度を最大にできる。
【００５０】
さらに、本実施形態では、電荷格納用電極ＳＴＧを、電荷格納部８０上の全面を覆う位置まで延在させる。従って、電荷格納部８０に信号電荷を転送するために電荷格納用電極ＳＴＧに負の電圧が印加されたとき、電荷格納用電極ＳＴＧと電荷格納部８０の容量結合が大きいので、電荷格納部８０の電位の下がり方は大きくなる。つまり、電荷格納用電極ＳＴＧが電荷格納部８０の全面を覆う位置まで延在していない場合に比べると、電荷格納部８０の電位は小さくなる。即ち、信号電荷を完全転送しやすくできる。
また、信号電荷が電荷格納部８０に転送された後、電荷格納用電極ＳＴＧに正の電圧が印加され、表面にＮ型反転層が形成される。従って、界面準位が電子で満たされるため、ここから生じる電荷の湧き出し（暗電流）が小さくなる。
【００５１】
＜第１の実施形態の補足事項＞
［１］ 本実施形態では、フォトダイオードＰＤのＰ型埋め込み層１１６と、電荷格納部８０と、ＪＦＥＴのゲートの三者の最大電荷蓄積量を等しくする最も理想的な例を述べた。本発明は、かかる実施形態に限定されるものではない。ＪＦＥＴのゲートの最大電荷蓄積量を基準（１００％）とすれば、Ｐ型埋め込み層１１６の最大電荷蓄積量、及び電荷格納部８０の最大電荷蓄積量は、どちらも５０％以上１００％以下であることが望ましい。
この割合は、より好ましくは、７５％以上１００％以下であることが望ましい。さらに好ましくは、９０％以上１００％以下であることが望ましい。請求項記載の『実質的に等しい』は、例えば、上述した５０％以上１００％以下、７５％以上１００％以下、或いは、９０％以上１００％以下という割合に対応する。
【００５２】
［２］ 画素内の各Ｎ型層及びＰ型層の不純物濃度がほぼ均一で、これらの形状が直方体状であると仮定して最大電荷蓄積量を求める例を述べた。本発明は、かかる実施形態に限定されるものではない。各Ｎ型層及びＰ型層の不純物濃度が均一でなく、これらの形状が直方体状でなくても、最大電荷蓄積量は算出可能である。
【００５３】
具体的には、不純物濃度の深さ方向分布、不純物拡散領域の形状、及び固体撮像素子のバイアス条件を求め、これらの値に基づいて算出すればよい。不純物濃度の深さ方向分布は、例えば、二次イオン質量分析法（ｓｅｃｏｎｄａｒｙ ｉｏｎ ｍａｓｓ ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定できる。また、不純物拡散領域の形状は、例えば、基板上の配線と酸化膜を除去してから、セコエッチング（ｓｅｃｃｏ ｅｔｃｈｉｎｇ）等の結晶欠陥顕在化エッチングを行った後、光学顕微鏡や走査型電子顕微鏡によりエッチング形状を観察すれば分かる。バイアス条件は、固体撮像素子の仕様書から分かる。
【００５４】
［３］ 本実施形態で開示した拡散深さ、面積、不純物濃度等に関する全ての数値は、参考のための一例であり、本発明を限定するものではない。後述する第２の実施形態に関しても同様である。
【００５５】
［４］ 最後に、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のための一解釈であり、本発明を限定するものではない。
請求項記載の光電変換部は、フォトダイオードＰＤに対応する。
請求項記載の電荷検出部は、ＪＦＥＴのゲートに対応する。
請求項記載の増幅部は、ＪＦＥＴに対応する。
請求項記載の電荷格納用電極部は、電荷格納用電極ＳＴＧに対応する。
請求項記載の転送部は、第２転送制御素子８４に対応する。
【００５６】
請求項記載の生成電荷蓄積領域は、Ｐ型埋め込み層１１６に対応する。
請求項記載の転送電荷蓄積領域は、電荷格納部８０においてＮ型反転層及び空乏層領域を除いたＰ型領域に対応する。
請求項２で言及している生成電荷蓄積領域の多数キャリアは、Ｐ型埋め込み層１１６内の正孔に対応する。
【００５７】
請求項２で言及している転送電荷蓄積領域の多数キャリアは、電荷格納部８０の正孔に対応する。
請求項２で言及している生成電荷蓄積領域の体積は、『Ｐ型埋め込み層１１６の厚さと、フォトダイオードＰＤの面積との積』に対応する。
請求項２で言及している転送電荷蓄積領域の体積は、『（８）式で求めたＰ型層の非空乏化領域の厚さと、電荷格納部８０の面積との積』に対応する。
【００５８】
＜第２の実施形態＞
以下、本発明の第２の実施形態を説明する。本実施形態は、請求項１〜請求項５に対応する。本実施形態は、電荷格納部の構造、電荷格納部の電荷蓄積動作を除いて、第１の実施形態と同様である。
図８は、本実施形態の増幅型固体撮像素子の画素における、図６に相当する断面模式図であり、図２のＸ３−Ｘ４方向の画素断面に対応する。図９は、本実施形態の増幅型固体撮像素子の画素における、図７に相当する断面模式図であり、図２のＹ１−Ｙ２方向の画素断面に対応する。
【００５９】
図８、９に示されるように、本実施形態では、第１の実施形態の電荷格納部８０及び電荷格納用電極ＳＴＧの代わりに、電荷格納部１２０、電荷転送電極１２４、及びポリシリコンからなる電荷格納部電極１２８が形成されている。
【００６０】
フォトダイオードＰＤから電荷格納部１２０へ電荷を転送するときは、ＭＯＳゲートである電荷転送電極１２４にオン電圧−２Ｖを印加する。転送時以外は、電荷転送電極１２４にオフ電圧３Ｖを印加する。
電荷格納部１２０に電荷を蓄積させるときは、電荷格納部電極１２８にオン電圧−２Ｖを印加することによりＮ型エピタキシャル層１０４の表面にＰ型反転層を形成して、正孔を蓄積させる（このとき、蓄積電荷が漏れないように、転送ゲートＦＷＧには正の電圧を印加する）。電荷格納部１２０からＪＦＥＴのゲートに電荷を転送するときは、転送ゲートＦＷＧに負の電圧を印加してＰ型のチャネルを形成し、さらに電荷格納部電極１２８にオフ電圧３Ｖを印加する。
【００６１】
Ｐ型シリコン基板１００、Ｎ型表面層１１２、Ｐ型埋め込み層１１６、Ｎ型エピタキシャル層１０４、ＪＦＥＴのゲートの不純物濃度、及びＪＦＥＴのゲートの最大電荷蓄積量は、第１の実施形態と同様である。また、Ｐ型シリコン基板に印加する電圧は０Ｖ、Ｎ型エピタキシャル層１０４に印加する電圧は２Ｖである。
【００６２】
ここで、電荷格納部１２０の単位面積当たりの蓄積可能電荷数Ｒを求めるために、まず、電荷格納部電極１２８のターンオン電圧Ｖｔｈを求める。Ｖｔｈは次式で表される。
Ｖｔｈ＝（−Ｑｎ÷Ｃｏｘ）＋φｉｎ＋ＶＦＢ ・・・（１１）
上式において、Ｑｎは、Ｐ型反転層が形成された時点でのＰ型反転層の電荷量である。従って、Ｑｎは、元々はＮ型エピタキシャル層１０４として形成されていたＰ型反転層内のドナー型不純物数と、電子電荷との積にほぼ等しい。また、Ｃｏｘは電荷格納部電極１２８とシリコン基板表面との間の絶縁膜の容量、φｉｎは表面ポテンシャル、ＶＦＢはフラットバンド電圧である。
【００６３】
表面ポテンシャルφｉｎは、次式により求まる。
Ｑｎ＝ｑ×Ｎｄ×ｘｄｍａｘ’ ［Ｃ／ｃｍ２］・・・（１３）
【００６４】
上式において、ｘｄｍａｘ’は、Ｐ型反転層の幅である。ｘｄｍａｘ’は、（７）式においてＮａをＮｄに置き換えれば、０．４５８μｍと求まる。このｘｄｍａｘ’を（１３）式に代入すれば、Ｑｎは、２．９３×１０−８［Ｃ／ｃｍ２］と求まる。また、絶縁膜の厚さは５×１０−６ｃｍであるので、Ｃｏｘは６．９１×１０−８［Ｃ／ｃｍ２］である。さらに、フラットバンド電圧ＶＦＢは、次式で表される。
ＶＦＢ＝φｍｓ−（Ｑｓｓ÷Ｃｏｘ） ・・・（１４）
【００６５】
上式において、Ｑｓｓは絶縁膜との間に生じる界面電荷密度（界面準位密度と電子電荷との積）である。本実施形態では、シリコン基板の表面の面方位は＜１００＞であるので、界面電荷密度Ｑｓｓを、１．５０×１０１１×ｑ［Ｃ／ｃｍ２］とする。
また、φｍｓは、ポリシリコンの電荷格納部電極１２８と、シリコン基板表面との仕事関数の差であり、次式で表される。
φｍｓ＝φｐｏｌｙ−φｎｓ ・・・（１５）
【００６６】
上式において、φｐｏｌｙはポリシリコンの仕事関数であり、４．１７Ｖである。また、φｎｓはＮ型シリコンの仕事関数であり、真性半導体であるシリコンの仕事関数をφｉｓとすれば、次式で表される。
φｎｓ＝φｉｓ−（φｉｎ÷２）＝５．１５−０．３２４＝４．８２６Ｖ・・・（１６）
このφｎｓを（１５）式に代入すれば、φｍｓ＝−０．６５６Ｖと求まる。このφｍｓを（１４）式に代入すれば、ＶＦＢ＝−１．００Ｖと求まる。以上の結果を（１１）式に代入すれば、電荷格納部電極１２８のターンオン電圧Ｖｔｈは、−２．０８Ｖとなる。
【００６７】
電荷格納部１２０の単位面積当たりの最大電荷蓄積量Ｑｓｕｍは、Ｐ型反転層が形成された後にシリコン基板表面に誘起する電荷量Ｑｐと、Ｑｎ（Ｐ型反転層が形成されるまでにシリコン基板表面に誘起される電荷量）との和で表される。Ｑｐは、ターンオン電圧Ｖｔｈより、さらにどれだけの電圧を印加したかにより決まる。即ち、Ｑｐは、電荷蓄積時の電荷格納部電極１２８の電圧−２Ｖと、基板電圧２Ｖとの差Ｖｇａｐ（−４Ｖ）から、ターンオン電圧Ｖｔｈを引いた値と、絶縁膜の容量との積で与えられる。従って、次式によりＱｓｕｍは求まる。
【００６８】
Ｑｓｕｍを電子電荷ｑで割れば、電荷格納部１２０の単位面積当たりの蓄積可能電荷数Ｒは、１０１００個／μｍ２と求まる。ＪＦＥＴのゲートの蓄積可能電荷数が４０６００個であるから、電荷格納部１２０の面積は、４０６００÷１０１００＝４．０２［μｍ２］あればよい。また、フォトダイオードＰＤの面積は、第１の実施形態と同様に、９．２３［μｍ２］あればよい。
【００７０】
本実施形態でも、フォトダイオードＰＤ及び電荷格納部１２０は、上記した面積で形成されている。また、画素面積は、フォトダイオードＰＤ、電荷格納部１２０、及びＪＦＥＴのゲートの三者以外の各部を最小面積で形成したものとなっている。
以上、第２の実施形態においても、第１の実施形態と同様の効果を得ることができる。
【００７１】
最後に、請求項と本実施形態との対応関係を説明する。なお、以下に示す対応関係は、参考のための一解釈であり、本発明を限定するものではない。
請求項記載の転送電荷蓄積領域は、負電圧の印加により電荷格納部１２０に形成されるＰ型反転層に対応する。
請求項記載の電荷格納用電極部は、電荷転送電極１２４、及び電荷格納部電極１２８に対応する。
請求項記載の転送部は、電荷格納部電極１２８、及び転送ゲートＦＷＧに対応する。
他の要素の対応関係については、第１の実施形態と同様である。
【００７２】
【発明の効果】
本発明では、光電変換部の最大電荷蓄積量を、電荷格納部の最大電荷蓄積量以下にする。このため、無駄な画素領域をなくすことができる。即ち、同じ画素面積でのダイナミックレンジを向上できる。
【００７３】
また、本発明の一形態では、光電変換部の最大電荷蓄積量と、電荷格納部の最大電荷蓄積量と、電荷検出部の最大電荷蓄積量とを実質的に等しくする。この場合、これら三者以外の画素の各部を最小面積で形成すれば、同じ画素面積では最大のダイナミックレンジを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における増幅型固体撮像素子の模式的回路図である。
【図２】図１の増幅型固体撮像素子における単位画素の第１の平面模式図である。
【図３】図１の増幅型固体撮像素子における単位画素の第２の平面模式図である。
【図４】図１の増幅型固体撮像素子における単位画素の第３の平面模式図である。
【図５】図２〜図４のＸ１−Ｘ２方向における断面模式図である。
【図６】図２〜図４のＸ３−Ｘ４方向における断面模式図である。
【図７】図２〜図４のＹ１−Ｙ２方向における断面模式図である。
【図８】本発明の第２の実施形態における増幅型固体撮像素子の、図６に相当する断面模式図である。
【図９】本発明の第２の実施形態における増幅型固体撮像素子の、図７に相当する断面模式図である。
【図１０】特許文献２に記載された増幅型固体撮像素子の画素の断面模式図である。
【符号の説明】
１０ 画素
１２ 垂直オーバーフロードレイン
１６ 受光部
１８ 転送ゲート
２０ 電荷格納用電極
２２ 電荷格納部
２４ 転送ゲート
２８ 電荷検出部
３０ 画素アンプ
３２ リセットゲート
３４ リセットドレイン
３８ 光遮蔽
４０ カラーフィルタ
４２ マイクロレンズ
５０ 増幅型固体撮像素子
５２ 画素
５６ 垂直走査回路５６
６４ 暗信号出力線
６６ バッファアンプ
６８ 光信号出力線
７０ バッファアンプ７０
７２ 水平走査回路
８０ 電荷格納部
８２ 第１転送制御素子
８４ 第２転送制御素子
８６ リセット素子
１００ Ｐ型シリコン基板
１０４ Ｎ型エピタキシャル層
１０６ 接続部
１０８ 絶縁層
１１２ Ｎ型表面層
１１６ Ｐ型埋め込み層
１２０ 電荷格納部
１２４ 電荷転送電極
１２８ 電荷格納部電極
ＣＤ１〜ＣＤｎ 暗信号蓄積コンデンサ
ＣＳ１〜ＣＳｎ 光信号蓄積コンデンサ
ＣＨＳ、ＣＨＤ 寄生容量
ＦＷＧ 転送ゲート
ＪＦＥＴ 接合型電界効果トランジスタ
ＰＤ フォトダイオード
ＰＳ１〜ＰＳｎ 定電流源
ＲＤ リセットドレイン
ＲＤＬ１〜ＲＤＬｍ 配線
ＲＧ リセットゲート
ＳＴＧ 電荷格納用電極
ＴＤ１〜ＴＤｎ 暗信号転送トランジスタ
ＴＤＲ１〜ＴＤＲｎ 暗信号読み出しトランジスタ
ＴＲＤ 暗信号出力線リセットトランジスタ
ＴＲＳ 光信号出力線リセットトランジスタ
ＴＲＶ１〜ＴＲＶｎ リセットトランジスタ
ＴＳ１〜ＴＳｎ 光信号転送トランジスタ
ＴＳＲ１〜ＴＳＲｎ 光信号読み出しトランジスタ
ＶＤＤ 暗信号出力端子
ＶＤＳ 光信号出力端子
ＶＬ１〜ＶＬｎ 垂直信号線
Claims (5)
- 受光量に応じた量の電荷を生成する光電変換部と、
前記光電変換部から転送される電荷を蓄積する電荷格納部と、
前記電荷格納部から転送される電荷を蓄積する電荷検出部を有し、前記電荷検出部の蓄積電荷量に応じた画素信号を出力する増幅部と、
前記光電変換部から前記電荷格納部に電荷を転送する電荷格納用電極部と、
前記電荷格納部から前記電荷検出部に電荷を転送する転送部と
を備えた画素を複数有する増幅型固体撮像素子であって、
前記光電変換部の最大電荷蓄積量は、前記電荷格納部の最大電荷蓄積量以下である
ことを特徴とする増幅型固体撮像素子。 - 生成電荷蓄積領域を有し、受光量に応じた量の電荷を生成して、前記生成電荷蓄積領域に蓄積する光電変換部と、
転送電荷蓄積領域を有し、前記光電変換部から転送される電荷を前記転送電荷蓄積領域に蓄積する電荷格納部と、
前記電荷格納部から転送される電荷を蓄積する電荷検出部を有し、前記電荷検出部の蓄積電荷量に応じた画素信号を出力する増幅部と、
前記光電変換部から前記電荷格納部に電荷を転送する電荷格納用電極部と、
前記電荷格納部から前記電荷検出部に電荷を転送する転送部と
を備えた画素を複数有する増幅型固体撮像素子であって、
前記生成電荷蓄積領域において多数キャリアを供給する不純物の平均濃度と、前記生成電荷蓄積領域の体積との積は、前記転送電荷蓄積領域において多数キャリアを供給する不純物の平均濃度と、前記転送電荷蓄積領域の体積との積以下である
ことを特徴とする増幅型固体撮像素子。 - 請求項１または請求項２記載の増幅型固体撮像素子において、
前記電荷格納部の最大電荷蓄積量は、前記電荷検出部の最大電荷蓄積量以下である
ことを特徴とする増幅型固体撮像素子。 - 請求項３記載の増幅型固体撮像素子において、
前記光電変換部の最大電荷蓄積量と、前記電荷格納部の最大電荷蓄積量と、前記電荷検出部の最大電荷蓄積量とを、実質的に等しくした
ことを特徴とする増幅型固体撮像素子。 - 請求項１〜請求項４のいずれか１項記載の増幅型固体撮像素子において、
前記電荷格納部と前記電荷格納用電極部とが互いに対向するように、前記電荷格納用電極部を延在させた
ことを特徴とする増幅型固体撮像素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003132087A JP4300872B2 (ja) | 2003-05-09 | 2003-05-09 | 増幅型固体撮像素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003132087A JP4300872B2 (ja) | 2003-05-09 | 2003-05-09 | 増幅型固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004335882A true JP2004335882A (ja) | 2004-11-25 |
| JP4300872B2 JP4300872B2 (ja) | 2009-07-22 |
Family
ID=33507088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003132087A Expired - Fee Related JP4300872B2 (ja) | 2003-05-09 | 2003-05-09 | 増幅型固体撮像素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4300872B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007325139A (ja) * | 2006-06-03 | 2007-12-13 | Nikon Corp | 固体撮像素子及びこれを用いた撮像装置 |
| WO2008156049A1 (ja) | 2007-06-16 | 2008-12-24 | Nikon Corporation | 固体撮像素子及びこれを用いた撮像装置 |
| WO2009133944A1 (en) * | 2008-05-01 | 2009-11-05 | Canon Kabushiki Kaisha | Solid-state imaging apparatus |
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| US8319874B2 (en) | 2007-02-06 | 2012-11-27 | Nikon Corporation | Connection/separation element in photoelectric converter portion, solid-state imaging device, and imaging apparatus |
| JP2013225704A (ja) * | 2013-07-22 | 2013-10-31 | Canon Inc | 固体撮像装置 |
-
2003
- 2003-05-09 JP JP2003132087A patent/JP4300872B2/ja not_active Expired - Fee Related
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| WO2007142171A1 (ja) | 2006-06-03 | 2007-12-13 | Nikon Corporation | 固体撮像素子及びこれを用いた撮像装置 |
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| EP3823272A1 (en) | 2007-06-16 | 2021-05-19 | Nikon Corporation | Solid-state image sensor and imaging apparatus equipped with solid-state image sensor |
| US8466998B2 (en) | 2007-06-16 | 2013-06-18 | Nikon Corporation | Solid-state image sensor and imaging apparatus equipped with solid-state image sensor |
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| CN102017149B (zh) * | 2008-05-01 | 2013-05-01 | 佳能株式会社 | 固态成像装置 |
| US8441564B2 (en) | 2008-05-01 | 2013-05-14 | Canon Kabushiki Kaisha | Solid-state imaging apparatus |
| JP2009272374A (ja) * | 2008-05-01 | 2009-11-19 | Canon Inc | 固体撮像装置 |
| US9036063B2 (en) | 2008-05-01 | 2015-05-19 | Canon Kabushiki Kaisha | Solid-state imaging apparatus |
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| JP2013225704A (ja) * | 2013-07-22 | 2013-10-31 | Canon Inc | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4300872B2 (ja) | 2009-07-22 |
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Legal Events
| Date | Code | Title | Description |
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|
| A131 | Notification of reasons for refusal |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120501 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4300872 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| A61 | First payment of annual fees (during grant procedure) |
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