JP2013225704A

JP2013225704A - 固体撮像装置

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Publication number: JP2013225704A
Application number: JP2013151652A
Authority: JP
Inventors: Yuichiro Yamashita; 雄一郎山下
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2013-07-22
Filing date: 2013-07-22
Publication date: 2013-10-31
Anticipated expiration: 2028-05-01
Also published as: JP5709944B2

Abstract

【課題】本発明は、画素を構成する素子を適切に配置することで、例えば、画素に電荷保持部を有する固体撮像装置の半導体基板でのポテンシャル構造を最適化させることを目的としている。
【解決手段】本発明の固体撮像装置は、電荷保持部が光電変換部に対して第１の方向に配され、フローティングディフュージョン領域が電荷保持部に対して、第１の方向に直交する第２の方向に転送部を介して配され、第１の画素に含まれる電荷保持部が、第１の画素に含まれる光電変換部と、第２の画素に含まれる光電変換部の間に配され、第１の画素に含まれる電荷保持部は遮光部で覆われ、該遮光部は、前記第１及び第２の画素に含まれる光電変換部の一部の上部まで延在して配置されていることを特徴とする。
【選択図】図２

Description

本発明は、画素に光電変換部で生じた信号電荷を蓄積する電荷保持部を有する固体撮像装置の素子レイアウトに関する。

固体撮像装置は、二次元状に配された画素を有する構成が知られている。このような固体撮像装置において、全画素の信号電荷蓄積の開始時刻と終了時刻を同時にするために、電子シャッタ機能を有する構成が知られている。例えば特許文献１、２などにその構成が例示されている。
電子シャッタ機能のために、画素内には、光電変換を行う光電変換部とは別に、光電変換された電荷をある程度の時間保持しておく電荷保持部が設けられている。

特開２００６−２４６４５０号公報特開２００６−０４９７４３号公報

特許文献１，２に開示された構成では、画素内での各素子のレイアウトによる半導体基板内でのポテンシャル構造の最適化、及び電荷保持部への光の入射を抑制する遮光部の配置に関しては、充分な検討が成されていなかった。

本発明は上記課題に鑑み、画素を構成する素子を適切に配置することで、例えば、画素に電荷保持部を有する固体撮像装置の半導体基板でのポテンシャル構造を最適化させることを目的とする。

本発明の固体撮像装置は、上記課題に鑑み、光電変換部と、前記光電変換部で生じた信号電荷を蓄積可能な第１導電型の半導体領域と、該半導体領域上に絶縁膜を介して配された制御電極とを含み、前記信号電荷を保持可能な電荷保持部と、第１導電型のフローティングディフュージョン領域と、前記第１導電型の半導体領域と前記フローティングディフュージョン領域との導通を制御する転送部と、を含む画素が二次元状に配され、同一画素内において、前記第１導電型の半導体領域は前記光電変換部に対して第１の方向に配置され、前記フローティングディフュージョン領域は前記第１導電型の半導体領域に対して、前記第１の方向に直交する第２の方向に転送部を介して配置されており、前記複数の画素は、第１の画素と、該第１の画素と前記第１の方向に隣接して配置される第２の画素とを含み、前記第１の画素に含まれる前記第１導電型の半導体領域は、該第１の画素に含まれる光電変換部と、前記第２の画素に含まれる光電変換部の間の領域に配され、前記第１の画素に含まれる電荷保持部は遮光部で覆われており、該遮光部は、前記第１及び第２の画素に含まれる光電変換部の一部の上部まで延在して配置されていることを特徴とする。

本発明によれば、例えばポテンシャル構造を最適化させることが可能となり、画素ピッチを微細化することが可能となる。

固体撮像装置の回路図の一例を説明するための図である。第１の実施形態の固体撮像装置の上面図である。第１の実施形態の固体撮像装置の断面図である。第２の実施形態の固体撮像装置の断面図である。

（第１の実施形態）
図１は本実施形態の固体撮像装置の画素回路図の例である。

１０１は光電変換部である。ここでは例としてフォトダイオードを示している。１０２は光電変換部で生じた信号電荷を保持可能な電荷保持部である。１０３は信号電荷を電圧に変換する電荷電圧変換部である。１０４は光電変換部から電荷保持部への電荷転送を制御する第１の転送部である。ここでは例としてＭＯＳトランジスタを示している。第１の転送部は、光電変換部と電荷保持部との間の信号電荷の経路の、信号電荷に対するポテンシャルを制御する。第１の転送部の構造の１つとしては、制御電極を設けて、ポテンシャル状態を能動的に制御して信号電荷の導通を制御する構成が考えられる。他には、電荷の経路を埋め込みチャネル構造としてポテンシャル勾配を設けて、露光期間中に光電変換部から電荷保持部へ信号電荷が移動するような構成としてもよい。後者の場合には後述の電荷保持部の制御ゲートを埋め込みチャネル部まで延在させて、電荷保持部と同様のバイアスを印加させることも可能である。

１０５は、電荷保持部と電荷電圧変換部との導通を制御する第２の転送部である。電荷保持部１０２から電荷電圧変換部１０３へ信号電荷を転送可能な構造となっている。ここでは例としてＭＯＳトランジスタを示している。１０６は電荷電圧変換部をリセットするリセット部である。ここでは例としてＭＯＳトランジスタを示している。

１０７は増幅トランジスタである。ここでは例としてＭＯＳトランジスタを示している。このＭＯＳトランジスタのゲートと電荷電圧変換部１０３とが電気的に接続されている。電荷電圧変換部で電圧に変換された信号を増幅して外部へ出力する。例えば、不図示の定電流源とともにソースフォロワ回路を構成する。

１０８は二次元状に配置された画素を画素行ごとに選択する選択部である。ここでは例としてＭＯＳトランジスタを示している。１０９は光電変換部の電荷を外部へ排出可能な電荷排出制御部である。ここでは例として、光電変換部をソースとするオーバーフロードレインＭＯＳトランジスタを示している。光電変換部の信号電荷と同極性の半導体領域をソース、電源電圧が供給された半導体領域をドレインとした構造である。このドレインが電荷排出部となる。

また、本画素は１つの画素内にすべての構成要件を含む回路構成になっているが、複数の画素で増幅部、選択部、リセット部を共有するような構成としてもよい。

次に、本画素回路の動作を説明する。まず、光電変換部１０１内の電荷を電荷排出制御部１０９を介して電荷排出部へ排出した後に、光電変換（露光期間）を開始する。光電変換部１０１と電荷保持部１０２との間の信号電荷の経路が埋め込みチャネル構造の場合には光電変換により生じた信号電荷は速やかに電荷保持部１０２へ移動する。そして露光期間終了直前に光電変換部１０１に残存する信号電荷を第１の転送部１０４を介して電荷保持部１０２に転送する。

次に電荷保持部１０２に蓄積された信号電荷を第２の転送部１０５を介して電荷電圧変換部１０３に転送し電圧に変換する。その電圧を増幅トランジスタ１０７で増幅し、選択部１０８により順次読み出す。

また、露光期間終了後は、電荷排出制御部１０９を導通させ、光電変換部と電荷排出部との間の電荷の経路のポテンシャルを光電変換部と電荷保持部との間の経路のポテンシャルよりも低い状態とする。ここでのポテンシャルは信号電荷に対してのものである。これにより、光電変換部１０１から電荷保持部１０２への信号電荷の漏れ込みを制御することが可能となる。

図１の構成によれば、光電変換部１０１の電荷のリセット動作、光電変換部１０１から電荷保持部１０２への信号電荷の転送動作および電荷排出部１０９の導通動作を全画素同時に行うことが可能である。いわゆるグローバル電子シャッタである。

図２は、本実施形態の固体撮像装置の画素の上面図である。ここでは９画素を示しているが更に画素を配してもよい。各画素は、図１の回路図で説明した構成要素を有している。各領域は説明のために矩形であるが、各構成が矩形をしているわけではなく、この領域に各構成が少なくとも配されていることを示している。図１と同一の機能を有する部分には同一の符号を付し詳細な説明は省略する。

図２において、同一画素内での各素子のレイアウトは、電荷保持部１０２が光電変換部１０１に対して第１の方向に配置され、電荷電圧変換部１０３が電荷保持部１０２に対して、第１の方向に直交する第２の方向に転送部を介して配置されている。

このような構成により、電荷電圧変換部と光電変換部との距離を離して配置されずに、隣接画素の電荷保持部の間の領域に電荷電圧変換部を配置することが可能となる。これにより、電荷保持部のポテンシャル構造を最適化することが可能となり、画素ピッチの縮小を達成することが可能となる。

更に詳細に説明する。電荷電圧変換部は信号電荷と同極性の第１導電型からなるフローティングディフュージョン領域（ＦＤ領域）を含んで構成される。ＦＤ領域は第２導電型の半導体領域とＰＮ接合を形成している。ＦＤ領域は通常、高濃度（不純物濃度の例として、１×１０^１９〜１×１０^２０ｃｍ^−３）に設定され、高いリセット電圧（およそ電源電圧）に逆バイアスされていることから空乏層が大きく伸びている。このような状態で、ＦＤ領域を光電変換部に近接させた場合、ＦＤ領域から伸びる空乏層の端を光電変換部から一定量だけ離すことで、信号電荷に対するポテンシャルバリアの高さの低下を抑制する必要がある。そしてこれにより光電変換部からＦＤ領域への光電流を十分無視できる値にする必要がある。したがって、隣接する画素の光電変換部と電荷電圧変換部とが近接して配置されるような素子レイアウトでは、画素ピッチを微細化することが難しい。通常決められた面積に決められた数の画素を配置するが、この条件を満たし、且つできるだけ光電変換部の開口を広げるように各素子を配置する。素子分離領域の幅もできるだけ狭くした方が好ましい。このような状況で仮に同一画素の光電変換部，電荷保持部，電荷電圧変換部を直線状に配置し、これを繰り返した場合には、電荷電圧変換部は隣接画素の光電変換部に近接して配置される。この場合にも素子分離領域の幅を広げればよいが、そうすると画素ピッチが広がり、上記画素数等の条件を満たすのが困難となるのである。これに対して本実施形態によれば、電荷電圧変換部と周囲画素の光電変換部との間は比較的幅の広い素子分離領域で隔てられている。また更には画素を構成するＭＯＳトランジスタ等を間に配しても良い。

ここで電荷保持部を構成する第１導電型の半導体領域は、その特性上、ＦＤ領域よりも低い不純物濃度（例えば１×１０^１７ｃｍ^−３程度）であり、ＦＤ領域に供給されている電圧よりも低い電圧（電源電圧の半分程度）に逆バイアスされている場合が多い。

本実施形態の構成によれば、このような電荷保持部と光電変換部との間の距離を短くすることが可能となる。したがって相対的に空乏層の伸びが小さい電荷保持部と光電変換部との間の距離を短くすることが可能となり、結果的に画素ピッチを微細化することが可能となる。

このような構成は、特に、光電変換中の電荷を電荷保持部に転送して蓄積する画素では、信号電荷が電荷保持部以外へ移動することを抑制する必要があるため有効である。信号電荷が電荷保持部以外に移動すると感度が低下し、さらには画素の感度が電荷保持部で保持される電荷量や入射総光量に依存して変化してしまい感度の非線形性、および画素毎のその非線形性の差による感度ばらつきが生じるためである。

なお、ＦＤ領域のみならず、オーバーフロードレインＭＯＳトランジスタ１０９のドレイン領域に対しても同様の課題がある。つまりこのドレイン領域も不純物濃度が高く、電源電圧近くまで逆バイアスされているために、空乏層の伸びが大きい。したがって光電変換部をこのドレイン領域に近接しないように配置しても良い。

ただし、オーバーフロードレインの機能上、自身の光電変換部とは近接させるのがよい。そのためのさらなる対策として、垂直オーバーフロードレインと呼ばれる、基板側に電荷を排出する構成をとることによって、オーバーフロードレインと光電変換部の平面での位置関係を考慮する必要が無く、さらなる画素ピッチの微細化が可能となる。

さらに本実施形態では、図２の中央の列の一番下部に配された画素を第１の画素とすると、第１の画素と第１の方向（図２上方向）に隣接して配置される第２の画素とを含んでいる。そして、第１の画素の電荷保持部が、第１の画素の光電変換部と、第２の画素の光電変換部との間の領域に配置されている。そして、第１の画素に含まれる電荷保持部が遮光部３０４で覆われ、この遮光部が、第１及び第２の画素に含まれる光電変換部の一部の上部まで延在して配置されている。

電荷保持部の制御電極は、第１の転送部を構成する転送電極と同一の層で形成することが多く、その場合には厚さが等しい。更に、第１の転送部の転送電極および電荷保持部の制御電極はそれぞれ同一の半導体基板上に形成されているため、電極の厚みも等しい。その上に遮光部を堆積し、パターニングすることで、各光電変換部における光学対称性を高めることが可能となる。具体的に図２においては、第１の画素に含まれる電荷保持部は遮光部３０３で覆われ、遮光部３０３は、第１及び第２の画素に含まれる光電変換部の一部の上部まで延在して配置されている。ここで光学対称性とは、各画素の光路が並進対称となることである。画素領域の位置によって入射してくる光の角度は異なる場合もあるが、遮光部を下地が比較的平らな光電変換部まで延在させることにより、遮光部のパターンが下地の影響を受けにくくなる。

遮光部を素子分離領域上でパターニングすると、光学的な対称性を高めようとしたとしても、下地の素子分離領域の影響を受けて各画素で遮光パターンが変わりやすくなる場合もあるが、本実施形態によればそのような影響を低減可能である。

図３は、図２の３０５で示した点線Ａ−Ｂに沿った断面図である。図２と同様の機能を有する部分には同一の符号を付し詳細な説明は省略する。以下、信号電荷として電子を用いる場合に関して説明する。信号電荷としてホールを用いる場合には、各半導体領域の導電型を逆にすることで対応可能である。上述した第１導電型をＮ型、第２導電型をＰ型とする。

４０１はＰ型の半導体基板である。もしくはＮ型基板に配されたＰ型半導体領域を用いても良い。４０２は光電変換部の一部を構成するＮ型半導体領域である。Ｐ型半導体基板４０１とＰＮ接合を構成し、フォトダイオードの一部を構成する。

４０３は第１の転送部１０４の一部を構成する転送電極である。転送電極４０３に供給される電圧によりＮ型半導体領域４０２と後述のＮ型半導体領域４０５との間の信号電荷の経路の、信号電荷に対するポテンシャルを制御する。

４０５はＮ型半導体領域である。光電変換部からの信号電荷を蓄積可能な半導体領域である。４０４はＮ型半導体領域４０５の表面の電位をコントロールする制御電極である。制御電極４０４はＮ型半導体領域上に絶縁膜を介して配されている。電荷保持部１０２は、制御電極４０４及びＮ型半導体領域４０５を含んで構成される。

４０６は、異なる画素の電荷保持部のＮ型半導体領域４０５と光電変換部のＮ型半導体領域４０２とを分離するための素子分離領域である。ここでは例としてＳＴＩと呼ばれる、シリコン酸化物などの絶縁体を埋め込んだ分離構造を示している。

４０７は遮光層である。遮光層４０７は、電荷保持部１０２の全体を覆い、隣接する第１及び第２の画素に含まれる光電変換部の一部の上部まで延在して配置されている。さらには、転送電極４０３と制御電極４０４を覆うように配されている。

このような構造によれば、遮光部と半導体基板の間に生じる隙間をきわめて狭くすることができ、光の漏れ込みを抑制することが可能となる。

以上述べたように本実施形態によれば、画素に電荷保持部を有する構成において、遮光部を素子分離領域上でパターニングせずに光電変換部まで延在させているため、画素ピッチを微細にすることが可能となる。加えて、電荷保持部に対する光の入射量を低減することが可能となる。

（第２の実施形態）
図４は本実施形態の固体撮像装置の断面図である。平面レイアウトは、図２のレイアウトを用いることができる。図３と同様の機能を有する部分には同一の符号を付し、詳細な説明は省略する。

本実施形態においては、異なる画素の、電荷保持部１０２のＮ型半導体領域４０５と、光電変換部１０１のＮ型半導体領域４０２の間の素子分離構造を、Ｐ型半導体基板４０１より不純物濃度の高いＰ型半導体領域を用いＰＮ接合分離としている点である。

ＰＮ接合で素子分離をすることで、酸化膜などを埋め込んで形成した構成に比べて更に表面の平坦性が向上する。これにより、電荷保持部の制御電極４０４の高さの変化を更に抑えることが可能となり、その上部に配する遮光部の形成も容易にすることが可能となる。さらに、シリコン酸化物で形成される素子分離構造とは異なり、分離部のＰ型半導体領域に到達した光電子は、光電変換後に多数キャリアのホールと結合し電荷保持部まで到達する前に吸収されてしまうので、遮光性能をより高めることができる。

１０１光電変換部
１０２電荷保持部
１０３電荷電圧変換部
１０４第１の転送部
１０５第２の転送部
３０３，３０４、４０７遮光部

Claims

光電変換部と、
前記光電変換部で生じた信号電荷を蓄積可能な第１導電型の半導体領域と、該半導体領域上に絶縁膜を介して配された制御電極とを含み、前記信号電荷を保持可能な電荷保持部と、
第１導電型のフローティングディフュージョン領域と、
前記第１導電型の半導体領域と前記フローティングディフュージョン領域との導通を制御する転送部と、を含む画素が二次元状に配され、
同一画素内において、前記第１導電型の半導体領域は前記光電変換部に対して第１の方向に配置され、前記フローティングディフュージョン領域は前記第１導電型の半導体領域に対して、前記第１の方向に直交する第２の方向に前記転送部を介して配置されており、前記複数の画素は、
第１の画素と、該第１の画素と前記第１の方向に隣接して配置される第２の画素とを含み、
前記第１の画素に含まれる前記第１導電型の半導体領域は、該第１の画素に含まれる光電変換部と、前記第２の画素に含まれる光電変換部の間の領域に配され、
前記第１の画素に含まれる電荷保持部は遮光部で覆われており、該遮光部は、前記第１及び第２の画素に含まれる光電変換部の一部の上部まで延在して配置されていることを特徴とする固体撮像装置。