JP2020080377A - 固体撮像装置 - Google Patents

Abstract

【課題】暗電流が抑制され、低雑音化された固体撮像装置を提供する。【解決手段】それぞれの画素に設けられたリセットトランジスタが、ｐ型の基体領域２０と、ｐ型の基体領域２０の上部に設けられ光電変換された電荷を一時蓄積するｎ型の電荷蓄積領域２２と、電荷蓄積領域２２に蓄積された電荷を受け取り電源線に排出するｎ型のリセットドレイン２３と、基体領域２０の上部に設けられたｎ型のリセット素子閾値制御層２１と、リセット素子閾値制御層２１の上に配置されたｐ型のリセット素子界面層２４を有する。この画素が複数個配列して固体撮像装置を構成している。リセット素子界面層２４は、リセットゲート電極４０にオフ電圧を印加した状態で中性領域を残す不純物密度に設定されている。【選択図】図６

Description

本発明は、固体撮像装置に係り、特にＣＭＯＳイメージセンサに関する。

４トランジスタ型ＣＭＯＳイメージセンサの暗電流は、従来、その発生源となるフォトダイオード、転送トランジスタ、分離部、浮遊拡散領域（電荷蓄積領域）での暗電流の低減が行われてきた。しかし、リセットトランジスタで発生する暗電流の低減はあまり考慮されておらず、低雑音化を進める中で課題となってきた。特に、車載用途のように使用環境温度が高温になる場合は暗電流の影響がより大きくなる問題がある。

従来技術では、リセットトランジスタにはデプレッション型のＭＯＳＦＥＴが使用されており、デプレッション型にするために、ゲート電極の下部はｎ型の閾値制御用不純物層が界面部分に設けられていた（特許文献１参照。）。このため、オフ状態時においてもチャネル電位が正となり、過剰電子を電荷蓄積領域からリセットドレインへ排出することが可能である。しかし、この場合、リセットトランジスタの界面は空乏化しており、暗電流の大きな発生源になる。この暗電流の一部は電荷蓄積領域へ流入し、残りはリセットドレインへ流入する。電荷蓄積領域へ流入した暗電流は、暗電流ショットノイズとして雑音源になるという欠点があった。

特に入射光が大きい場合に用いられるワイドダイナミックレンジ（Wide Dynamic Range, WDR）方式では切替ゲート部で発生する暗電流が大きくなり、暗電流ショットノイズも大きくなるという欠点があった（特許文献２参照。）。

特開２０１７−０２７９７２号公報 国際公開第２００５／０８３７９０号パンフレット

上記問題点を鑑み、本発明は、暗電流が抑制され、低雑音化された固体撮像装置を提供することを目的とする。

本発明の第１の態様は、(a)第１導電型の半導体領域からなる基体領域と、(b)基体領域の上部に設けられ、フォトダイオードで光電変換された電荷を一時蓄積する第２導電型の電荷蓄積領域と、(c)基体領域の上部に電荷蓄積領域から離間して設けられ、電荷蓄積領域に蓄積された電荷の少なくとも一部を受け取り電源線に排出する第２導電型のリセットドレインと、(d)電荷蓄積領域及びリセットドレインの間に挟まれて基体領域の上部の一部に設けられ、電荷蓄積領域及びリセットドレインよりも低不純物密度で、第２導電型のリセット素子閾値制御層と、(e)電荷蓄積領域及びリセットドレインの間に挟まれ、リセット素子閾値制御層の上に配置され、基体領域よりも高不純物密度で、第１導電型のリセット素子界面層と、(f)リセット素子界面層の上に設けられたゲート絶縁膜と、(g)ゲート絶縁膜の上に設けられたリセットゲート電極を有するリセットトランジスタがそれぞれ設けられた画素を、画素アレイを構成するように複数個配列した固体撮像装置であることを要旨とする。第１の態様に係る固体撮像装置において、リセット素子閾値制御層はリセットゲート電極にオフ電圧を印加した状態で、リセット素子閾値制御層を電荷が移動可能なチャネルが形成される不純物密度に設定される。又、リセット素子界面層はリセットゲート電極にオフ電圧を印加した状態で、ゲート絶縁膜の直下に中性領域を残す不純物密度に設定されている。

本発明の第２の態様は、(a)第１導電型の半導体領域からなる基体領域と、(b)基体領域の上部に設けられ、フォトダイオードで光電変換された電荷を一時蓄積する第２導電型の電荷蓄積領域と、(c)基体領域の上部に電荷蓄積領域から離間して設けられ、電荷蓄積領域に蓄積された電荷の少なくとも一部を受け取る第２導電型の切替ドレインと、(d)電荷蓄積領域及び切替ドレインの間に挟まれて基体領域の上部の一部に設けられ、電荷蓄積領域及び切替ドレインよりも低不純物密度で、第２導電型の切替素子閾値制御層と、(e)電荷蓄積領域及び切替ドレインの間に挟まれ、切替素子閾値制御層の上に配置され、基体領域よりも高不純物密度で、第１導電型の切替素子界面層と、(f)切替素子界面層の上に設けられたゲート絶縁膜と、(g)ゲート絶縁膜の上に設けられた切替ゲート電極を有する切替トランジスタがそれぞれ設けられた画素を、画素アレイを構成するように複数個配列した固体撮像装置であることを要旨とする。第２の態様に係る固体撮像装置において、切替素子閾値制御層は切替ゲート電極にオフ電圧を印加した状態で、切替素子閾値制御層を電荷が移動可能なチャネルが形成される不純物密度に設定される。又、第２の態様に係る固体撮像装置において、切替素子界面層は切替ゲート電極にオフ電圧を印加した状態で、ゲート絶縁膜の直下に中性領域を残す不純物密度に設定されている。

本発明に係る固体撮像装置によれば、暗電流が抑制され、低雑音化された固体撮像装置を提供できる。

本発明の第１の実施形態に係る固体撮像装置の画素の一例を示す概略図である。 第１の実施形態に係る固体撮像装置の画素の動作を説明する駆動タイミング図である。 第１の実施形態に係る固体撮像装置の画素の各構成要素における電位と信号電荷の蓄積量の変化を説明する概略図である。 図４（ａ）は従来技術に係る固体撮像装置の画素のリセットトランジスタの断面図であり、図４（ｂ）は各構成要素の位置に対する電位を示す概略図である。 図５（ａ）は図４に示すリセットトランジスタのチャネル部の深さ方向の不純物密度分布のプロファイルを示す図であり、図５（ｂ）は電位を示す概略図である。 第１の実施形態に係る固体撮像装置の画素に用いられるリセットトランジスタの断面図である。 図７（ａ）は図６に示すリセットトランジスタのチャネル部の深さ方向の不純物密度分布であり、図７（ｂ）は電位を示す概略図である。 図８（ａ）は、図９に示すような不純物分布のプロファイルの場合におけるＶg＝０Ｖ及びＶg＝３Ｖにおけるゲート電極直下のシリコン中の深さに沿った電位分布を示す図であり、図８（ｂ）は、図８（ａ）の横軸に示した深さの内０〜４００ｎｍまでの浅い表面側の領域の電位分布を拡大して示す図である。 第１の実施形態に係る固体撮像装置の画素に用いられるリセットトランジスタのチャネル部の深さ方向の不純物密度分布の具体例を示す図である。 図１０（ａ）は、図１１に示すような不純物分布のプロファイルの場合におけるＶg＝０Ｖ及びＶg＝３Ｖにおけるゲート電極直下のシリコン中の深さに沿った電位分布を示す図であり、図１０（ｂ）は、図１０（ａ）の横軸に示した深さの内０〜４００ｎｍまでの浅い表面側の領域の電位分布を拡大して示す図である。 従来の固体撮像装置の画素に用いられていたリセットトランジスタのチャネル部の深さ方向の不純物密度分布の具体例を示す図である。 半導体中で価電子帯の電子がバンドギャップ準位を介して伝導体へ励起される様子を表す概略図である。 第１の実施形態に係る固体撮像装置においてＳＴＩ構造を用いる場合の、リセットトランジスタのチャネル幅方向の断面図である。 第１の実施形態に係る固体撮像装置において、ＳＴＩ構造を用いない場合の、リセットトランジスタのチャネル幅方向の断面図である。 本発明の第２の実施形態に係る固体撮像装置の画素の一例を示す概略図である。 第２の実施形態に係る固体撮像装置の画素の動作を説明する駆動タイミング図である。 本発明の第３の実施形態に係る固体撮像装置の画素の一例を示す概略図である。 第３の実施形態に係る固体撮像装置の画素の動作を説明する駆動タイミング図である。 第３の実施形態に係る固体撮像装置の画素の各構成要素における電位と信号電荷の蓄積量の変化を説明する概略図である。 第３の実施形態に係る固体撮像装置の画素に用いられる切替トランジスタの断面図である。 第３の実施形態の変形例に係る固体撮像装置の画素の動作を説明する駆動タイミング図である。 第３の実施形態の変形例に係る固体撮像装置の画素の各構成要素における電位と信号電荷の蓄積量の変化を説明する概略図である。

次に、図面を参照して、本発明の実施の形態を説明する。本発明の第１〜第３の実施形態に係る固体撮像装置に係る図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各部材の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

又、第１〜第３の実施形態に係る固体撮像装置は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、回路素子や回路ブロックの構成や配置、或いは半導体チップ上でのレイアウト等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

尚、以下の第１〜第３の実施形態に係る固体撮像装置の説明では、ｎチャネルタイプ、即ち、信号は信号電荷（電子）が担うとして説明するが、ｐチャネルタイプ、即ち、信号は正孔が担うとしても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。よって、以下の説明で第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。この場合、パルス波形のハイレベルとローレベルも、当業者の技術常識に応じて、適宜反転する必要が発生する場合もあることは勿論である。またｎやｐに付す＋や−の上付き文字の表記は、＋及び−が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。

（第１の実施形態）
本発明の第１の実施形態に係る固体撮像装置の例として、４トランジスタ型ＣＭＯＳイメージセンサの画素の基本的部の等価回路を図１に示す。図１に示す固体撮像装置の画素は、光電変換を行い、信号電荷を発生するｐｎ接合フォトダイオードＰＤと、信号電荷を蓄積し、信号電圧に変換する電荷蓄積領域ＦＤを備える。電荷蓄積領域ＦＤは、例えば浮遊拡散領域から構成される。図１に示す固体撮像装置は更に、フォトダイオードＰＤと電荷蓄積領域ＦＤの間に配置され、フォトダイオードＰＤから電荷蓄積領域ＦＤへの信号電荷の転送を制御する転送トランジスタＴＧと、電荷蓄積領域ＦＤとリセットドレインＲＤの間に配置され、電荷蓄積領域ＦＤに蓄積された信号電荷をリセットするリセットトランジスタＲＧを備える。即ち、本発明の第１の実施形態に係る固体撮像装置は、図１に等価回路が示された画素の複数個が、２次元マトリクス状に配列されて画素アレイを構成している。

そして、この画素アレイの上辺等の周辺部には図示を省略した駆動回路が、下辺等の周辺部には水平シフトレジスタが、それぞれ画素行方向に沿って設けられ、画素アレイ部の右辺又は左辺等の周辺部には画素列方向に沿って垂直シフトレジスタ及び垂直走査回路が設けられている。リセットドレインＲＤは駆動回路のアナログ電源ＶＤＤ１（図示省略。）に接続されている。電荷蓄積領域ＦＤの電位は金属配線等の表面配線を通してソースフォロアトランジスタＳＦのゲートに接続されている。ソースフォロアトランジスタＳＦのドレインはアナログ電源ＶＤＤ２に接続され、ソースフォロアトランジスタＳＦのソースは選択トランジスタＳＥＬを介し、更に、垂直信号線１１を通って図示を省略したカラム回路に接続されており、電荷蓄積領域ＦＤの電位はこれらを通ってカラム回路に送られる。

第１の実施形態に係る固体撮像装置の画素アレイを構成するマトリクスの１行の読み出し期間におけるタイミングチャートを図２に示す。まず、ゲート電圧Ｖｇ＝０Ｖの場合をオフ電圧として、オン電圧となる電位（例えばＶｇ＝３Ｖ）のパルスを選択トランジスタＳＥＬのゲートに垂直走査回路から選択信号ＳＥＬとして印加し、選択トランジスタＳＥＬがオンになることで固体撮像装置を構成している画素アレイの特定の行が選択される。続いてリセットトランジスタＲＧが一時的にオンになり、電荷蓄積領域ＦＤがリセットドレインＲＤの電圧にリセットされる。リセットトランジスタＲＧには、ゲート電圧Ｖｇ＝０Ｖの場合をオフ電圧として、オン電圧となる電位（例えばＶｇ＝３Ｖ）がリセットパルスＲＧとして垂直走査回路から印加される。カラム回路において、このリセットレベルは垂直走査回路から供給されるリセットサンプリングパルスＲＳのタイミングでカラム回路にサンプリングされる。リセットサンプリングパルスＲＳは、例えばゲート電圧Ｖｇ＝０Ｖ（オフ電圧）とＶｇ＝３Ｖ（オン電圧）の間で振動するパルスである。

次に、対応する画素の対応する画素の転送トランジスタＴＧが一時オンになり、フォトダイオードＰＤから電荷蓄積領域ＦＤへ信号電荷が転送される。転送トランジスタＴＧには、ゲート電圧Ｖｇ＝０Ｖの場合をオフ電圧として、オン電圧となる電位（例えばＶｇ＝３Ｖ）が転送パルスＴＧとして垂直走査回路から印加される。電荷蓄積領域ＦＤに信号電荷が蓄えられた信号レベルは信号サンプリングパルスＳＳのタイミングでカラム回路にサンプリングされる。信号サンプリングパルスＳＳは、例えばゲート電圧Ｖｇ＝０Ｖ（オフ電圧）とＶｇ＝３Ｖ（オン電圧）の間で振動するパルスで垂直走査回路から供給される。再びリセットトランジスタＲＧがオンになり、電荷蓄積領域ＦＤがリセットされる。選択トランジスタＳＥＬがオフ状態になり、この行の読み出しは終了し、画素アレイを構成しているマトリクスの次の行の読み出しに移る。カラム回路では、サンプルされた信号レベルとリセットレベルの差が作られる。相関二重サンプリングであり、雑音低減やオフセット除去の役割を果たす。差成分が信号として扱われ、アナログデジタル変換され、固体撮像装置外に出力される。

電荷蓄積領域ＦＤの暗電流は、リセットトランジスタＲＧが最初にオフとなる時刻ｔ１から選択信号ＳＳのパルスがオフとなる時刻ｔ２までに電荷蓄積領域ＦＤに蓄積される。時刻ｔ１から時刻ｔ２までの期間は数１００ｎｓから数μｓであり、蓄積時間と呼ばれる。フォトダイオードＰＤが信号電荷を発生する露光時間は通常数１００ｎｓから数ｓである。露光時間はこれより短い場合、長い場合もある。フォトダイオードＰＤは埋込フォトダイオード構造が採用されており、単位時間当たりの暗電流の発生が小さくなるように設計されている。リセットトランジスタＲＧは、駆動電圧の低電圧化やブルーミング防止のためにデプレッション型に設計されている。

図３に、図１に示す各構成要素における電位と信号電荷の蓄積量の変化を説明する概略図を示す。図３において、斜線で示された部分は、蓄積された信号電荷である。図３（ａ）は入射光量が大きくない場合、図３（ｂ）は入射光量が大きい場合、図３（ｃ）は入射光量がさらに大きい場合である。図３（ａ）では、入射光量が大きくないため、発生した信号電荷がフォトダイオードＰＤの飽和以下である。図３（ｂ）では、入射光量が大きいため、発生した信号電荷がフォトダイオードＰＤのｎ型半導体領域がなす電位の谷に蓄積可能な飽和量を超えている。フォトダイオードＰＤの周囲には電位障壁があり、信号電荷が蓄積可能になっているが、電位が高く電子にとって比較的流れ易い電位障壁となっているのは転送トランジスタＴＧのチャネル部分である。第１の実施形態に係る固体撮像装置の転送トランジスタＴＧをデプレッション型としておけば、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子が転送トランジスタＴＧを流れることができる。過剰電子は転送トランジスタＴＧがなす電位障壁を超えて電荷蓄積領域ＦＤに流れ込む。

図３（ｃ）では、さらに入射光量が大きいため、過剰電子が電荷蓄積領域ＦＤの電位の井戸を一杯にし、リセットトランジスタＲＧのチャネル部分がなす電位障壁を超えてリセットドレインＲＤに溢れている。第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧをデプレッション型にしておくことで、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子がリセットトランジスタＲＧを流れることができる。ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のときの転送トランジスタＴＧやリセットトランジスタＲＧのチャネル電位Ｖ_ｃｈが正、即ちデプレッション型であるため、過剰電子は周囲の画素に溢れ出るように設計されているので、偽信号となるブルーミング現象が発生しない。

図１に示す等価回路に対応する従来のリセットトランジスタＲＧの断面模式図を図４（ａ）に、図４（ａ）の各構成要素の位置に対する電位図を図４（ｂ）に示す。図４（ａ）に示すように、従来技術におけるリセットトランジスタＲＧは、第１導電型（ｐ型）の基体領域２０と、基体領域２０の上部に互いに離間して設けられた第２導電型（ｎ型）の電荷蓄積領域２２及びリセットドレイン２３と、電荷蓄積領域２２及びリセットドレイン２３の間に挟まれ、基体領域２０の上部の一部に設けられたｎ型のリセット素子閾値制御層２１と、リセット素子閾値制御層２１の上部に設けられたゲート絶縁膜３０と、ゲート絶縁膜３０の上部に設けられたリセットゲート電極４０を備えている。

「基体領域２０」はｐ型のウェル領域（ｐウェル）、ｐ型の半導体基板、ｐ型若しくはｎ型の半導体基板の上に成長したｐ型のエピタキシャル成長層等で構成できる。リセット素子閾値制御層２１はデプレッション型の閾値に制御するために、ヒ素やリン等のｎ型を呈するイオンが注入された半導体層である。リセット素子閾値制御層２１は、通常、電荷蓄積領域２２及びリセットドレイン２３よりも低不純物密度に設定される。図４（ｂ）に示すように、オン時のリセットトランジスタＲＧのチャネル電位が電源電圧より深くなり、リニア領域でスムーズにリセットすることができる。しかし、オフ状態、即ちゲート電圧Ｖｇが０Ｖの時、界面が空乏化した状態になる。

図４に示す従来のリセットトランジスタＲＧのチャネル部の深さ方向の不純物密度分布を図５（ａ）に示す。図５（ａ）では図面を簡略化するため、リセット素子閾値制御層２１を単に「閾値制御層」と表示している。不純物密度分布は階段状に近似している。ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のときにおける図５（ａ）の深さ方向に対応する価電子帯端に着目した電位図を図５（ｂ）に示す。図５（ｂ）においては電位の正の方向を下向きに定義している。デプレッション型であるので、ゲート電圧Ｖｇ＝０Ｖにおいて、リセットトランジスタＲＧはｎ型のリセット素子閾値制御層２１を介して過剰の電荷を排出することができるが、ゲート絶縁膜３０とリセット素子閾値制御層２１との間の界面において電位が正になって空乏化している。空乏化した界面には界面欠陥が多数存在し、界面欠陥が電荷生成再結合センター（ＧＲセンター）となって暗電流を多く生成する。

第１の実施形態に係る固体撮像装置の画素のそれぞれに配置されたリセットトランジスタＲＧの断面模式図を図６に示す。図４（ａ）に示す従来技術におけるリセットトランジスタＲＧと比較すると、リセット素子閾値制御層２１の上にｐ型のリセット素子界面層２４を新たに設けている。リセット素子界面層２４は、基体領域２０よりも高不純物密度に設定される。

なお、ゲート絶縁膜３０としては、シリコン酸化膜（ＳｉＯ_２）膜が好適であるが、ＳｉＯ_２膜以外の種々の絶縁膜を用いてもよい。例えば、ＳｉＯ_２膜／Ｓｉ_３Ｎ_４膜／ＳｉＯ_２膜の３層積層膜からなるＯＮＯ膜でもよい。さらに、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか一つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜３０として使用可能である。

以下の説明ではゲート絶縁膜３０がＳｉＯ_２膜である場合について例示的に説明するが、ＳｉＯ_２膜に限定されるものではない。図６に示すリセットトランジスタＲＧのチャネル部の深さ方向の不純物密度分布を図７（ａ）に示す。図７（ａ）では図面を簡略化するため、リセット素子閾値制御層２１を単に「閾値制御層」と表示し、リセット素子界面層２４を単に「界面層」と表示している。ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のときにおける図７（ａ）の深さ方向に対応する価電子帯端に着目した電位図を図７（ｂ）に示す。図7（ｂ）においては電位の正の方向を下向きに定義している。デプレッション型であるので、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において、リセットトランジスタＲＧはｎ型のリセット素子閾値制御層２１を介して過剰の電荷を排出することができる。

第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧでは、リセット素子界面層２４を設けることにより、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき、Ｓｉ／ＳｉＯ_２界面の電位が０ＶになってＳｉ／ＳｉＯ_２界面側に空乏化しない中性領域が残る。即ち、Ｓｉ／ＳｉＯ_２界面が空乏化していない状態で正孔が蓄積し、Ｓｉ／ＳｉＯ_２界面に存在する界面欠陥は不活性化し、暗電流の発生が抑制される。Ｖｇのオフ電圧を特別な電源を用意する必要がある負電圧にすることなく、０ＶでＳｉ／ＳｉＯ_２界面側に空乏化しない中性領域が残ることを実現している。

図８（ａ）は、図９に示すような不純物分布のプロファイルの場合におけるゲート電圧Ｖｇ＝０Ｖ及びゲート電圧Ｖｇ＝３Ｖにおける第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧのリセットゲート電極４０の直下のシリコン中の深さに沿った電位分布を、空乏層近似を用いて計算した結果を示す図である。ここではフラットバンド電圧を０Ｖとして計算している。リセット素子界面層２４のアクセプタ密度を１×１０^１７ｃｍ^−３、ｎ型のリセット素子閾値制御層２１のドナー密度を１×１０^１６ｃｍ^−３、ｐ型の基体領域２０のアクセプタ密度を５×１０^１４ｃｍ^−３とし、リセット素子界面層２４、及びｎ型のリセット素子閾値制御層２１の厚さをそれぞれ３０ｎｍ及び３００ｎｍとする。ゲート酸化膜厚は２．５ｎｍとする。

表１に示すようにＳｉ／ＳｉＯ_２の界面電位Ｖ_iｎtは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき界面電位Ｖ_iｎt＝０Ｖ、ゲート電圧Ｖｇ＝３Ｖのとき界面電位Ｖ_iｎt＝２．９８Ｖとなる。又、リセットゲート電極４０の直下のチャネル電位Ｖ_ｃｈは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のときチャネル電位Ｖ_ｃｈ＝０．４９Ｖ、ゲート電圧Ｖｇ＝３Ｖのときチャネル電位Ｖ_ｃｈ＝３．１８Ｖとなる。Ｖｇ＝０Ｖのとき、界面近傍に厚さ０．６ｎｍの中性領域が形成されている。

図８（ｂ）は、図８（ａ）の横軸に示した深さの内０〜４００ｎｍまでの浅い表面側の領域の電位分布を拡大して示す図であり、深さ＝０ｎｍにおける界面電位Ｖ_iｎtは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき界面電位Ｖ_iｎt＝０ＶでＳｉ／ＳｉＯ_２界面が空乏化しないで中性領域が残っていることが分かる。ゲート電圧Ｖｇ＝３Ｖのとき界面電位Ｖ_iｎt＝３．１８Ｖであることが分かる。又、リセットゲート電極４０の直下のチャネル電位は、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき、深さ＝２７５ｎｍの近傍の電位谷の底においてチャネル電位Ｖ_ｃｈ＝０．４９Ｖ、ゲート電圧Ｖｇ＝３Ｖのとき深さ＝１８９ｎｍの近傍の電位谷の底においてチャネル電位Ｖ_ｃｈ＝３．１８Ｖとなることが分かる。

図１０（ａ）は、図１１に示すような従来のリセットトランジスタＲＧの不純物分布のプロファイルにおけるゲート電圧Ｖｇ＝０Ｖ（オフ電圧）及びゲート電圧Ｖｇ＝３Ｖにおけるリセットゲート電極４０の直下のシリコン中の深さに沿った電位分布を、空乏層近似を用いて計算した結果を示す図である。図８（ｂ）に示した第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧのゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のときのチャネル電位Ｖ_ｃｈ＝０．４９Ｖにほぼ一致するように、ｎ型のリセット素子閾値制御層２１のドナー密度を９×１０^１６ｃｍ^−３、ｐ型の基体領域２０のアクセプタ密度を５×１０^１４ｃｍ^−３とし、ｎ型のリセット素子閾値制御層２１の厚さを３３０ｎｍに設定している。

表２に示すようにリセット素子界面層２４が存在しない従来のリセットトランジスタＲＧのＳｉ／ＳｉＯ_２の界面電位Ｖ_iｎtは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき界面電位Ｖ_iｎt＝０．０２８Ｖで第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧの界面電位Ｖ_iｎt＝０Ｖよりも深いことがわかる。ゲート電圧Ｖｇ＝３Ｖのときは、界面電位Ｖ_iｎt＝３．０２Ｖとなる。又、リセットゲート電極４０の直下のチャネル電位Ｖ_ｃｈは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のときチャネル電位Ｖ_ｃｈ＝０．５２Ｖ、ゲート電圧Ｖｇ＝３Ｖのときチャネル電位Ｖ_ｃｈ＝３．２２Ｖとなる。

図１０（ｂ）は、図１０（ａ）の横軸に示した深さの内０〜４００ｎｍまでの浅い表面側の領域の電位分布を拡大して示す図であり、深さ＝０ｎｍにおける界面電位Ｖ_iｎtは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき界面電位Ｖ_iｎt＝０．０２８Ｖであり、第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧの界面電位Ｖ_iｎt＝０Ｖよりも深い。このため、従来のリセットトランジスタＲＧのＳｉ／ＳｉＯ_２の界面が空乏化していることがわかる。ゲート電圧Ｖｇ＝３Ｖのときには界面電位Ｖ_iｎt＝３．０２Ｖとなる。又、リセットゲート電極４０の直下のチャネル電位Ｖ_ｃｈは、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）のとき、深さ＝２７０ｎｍの近傍の電位谷の底においてチャネル電位Ｖ_ｃｈ＝０．５２Ｖであり、第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧのチャネル電位Ｖ_ｃｈ＝０．５４Ｖとほぼ等しい。従来のリセットトランジスタＲＧのゲート電圧Ｖｇ＝３Ｖのときは、深さ＝１８６ｎｍの近傍の電位谷の底においてチャネル電位Ｖ_ｃｈ＝３．２２Ｖとなる。

デプレッション型ＭＯＳＦＥＴのＳｉ／ＳｉＯ_２界面に、図６及び図９に示すようにリセット素子界面層２４を設けることにより、どの程度暗電流が抑制されるのかを以下に示す。図１２に示すように、Ｓｉ／ＳｉＯ_２界面のようにバンドギャップ準位が多数ある場合には、価電子帯の電子がバンドギャップ準位を介して伝導体へ励起され、暗電流となる。この場合はショックレー・リード・ホール（Shockley-Read-Hall）モデルで暗電流値を式（１）で表すことができる：

Ｕ＝σｖ_ｔｈＮ_ｔ（ｐｎ−ｎ_ｉ ^２）/（ｎ＋p＋２ｎ_ｉcosh（（Ｅ_ｔ−Ｅ_ｉ）/ｋＴ））…（１）

ここで、Ｕは再結合率であり、正の場合は再結合であるが、負の場合は暗電流生成レートである。σ＝σ_ｎ＝σ_ｐは電子及び正孔のバンドギャップ準位に対する捕獲断面積、ｖ_ｔｈは熱速度、Ｎ_ｔはバンドギャップ準位密度、ｎは伝導帯の電子密度、ｐは価電子帯の正孔密度、ｎ_ｉは真性キャリア密度、ｋはボルツマン定数、Ｔは絶対温度である。

Ｓｉ／ＳｉＯ_２界面が空乏化している場合、ｎ，ｐ＜＜ｎ_ｉであり：

Ｕ_dep＝σｖ_ｔｈＮ_ｔ（−ｎ_ｉ ^２）/２ｎ_ｉcosh（（Ｅ_ｔ−Ｅ_ｉ）/ｋＴ）……（２）

Ｅ_ｔ＝Ｅ_ｉのとき、Ｓｉ／ＳｉＯ_２界面が空乏化している場合の再結合率Ｕ_depは最大になり、

Ｕ_max≒−σｖ_ｔｈＮ_ｔｎ_ｉ ^２ ………（３）

であり、大きな暗電流が発生する。

第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧを構成している絶縁ゲート型トランジスタの半導体と絶縁膜の界面が空乏化していない場合、ｐ＞＞ｎ_ｉ＞＞ｎであり、

|Ｕ_neut|≒|σｖ_ｔｈＮ_ｔ（ｐｎ−ｎ_ｉ ^２）／ｐ|≦σｖ_ｔｈＮ_ｔｎ_ｉ ^２／ｐ …（４）

であり、界面が空乏化していない場合、暗電流は抑制される。

式（３）と式（４）の比を取り、Ｓｉ／ＳｉＯ_２界面を空乏化させないことによる暗電流の低減率を求める。真性キャリア密度ｎ_ｉ＝１．４５×１０^１０ｃｍ^−３、リセット素子界面層２４の正孔密度を１０^１６ｃｍ^−３と仮定すると、

|Ｕ_neut|／|Ｕ_max|≦ｐ／２ｎ_ｉ≒１０^−６ ……（５）

であり、本発明の第１の実施形態に係る固体撮像装置のリセットトランジスタＲＧによると、リセット素子界面層２４を設けたことにより暗電流が約６桁ほど、大きく低減されることがわかる。

リセットゲート電極４０の直下の正孔の蓄積及び空乏化を円滑にするための、素子分離領域を考慮した正孔の経路について以下に述べる。図１３は、素子分離領域としてシャロウ・トレンチ分離（ＳＴＩ）領域を用いる場合の、リセットトランジスタＲＧのチャネル幅方向の断面図である。図１３に示すように、チャネルの右側の分離絶縁膜２７を囲むように、右側の素子分離領域を構成する溝部（トレンチ）の表面に、p^＋型の溝部表面保護層２５が形成され、チャネルの左側の分離絶縁膜２８を囲むように、左側の素子分離領域を構成する溝部の表面にp^＋型の溝部表面保護層２６が形成されている。p^＋型の溝部表面保護層２５，２６を形成することにより、リセットゲート電極４０の直下のリセット素子界面層２４による効果に加え、リセット素子閾値制御層２１フォトダイオードＰＤの周囲や電荷蓄積領域２２周囲の素子分離領域を構成する溝部の表面からの暗電流を抑制することができる。

溝部表面保護層２５，２６は接地電位であり、少なくとも分離絶縁膜２７と溝部表面保護層２５の界面、及び分離絶縁膜２８と溝部表面保護層２６の界面には正孔が蓄積存在している。また、リセット素子界面層２４は図１３に示すように溝部表面保護層２５，２６と隣接している。リセットトランジスタＲＧがオンに変化するとき、リセット素子界面層２４に存在する正孔は溝部表面保護層２５，２６に移動する。リセットトランジスタＲＧがオフに変化するとき、溝部表面保護層２５，２６からリセットトランジスタＲＧを構成している絶縁ゲート型トランジスタの半導体と絶縁膜の界面に正孔が移動する。

一方、ＳＴＩ構造が暗電流を悪化させるという理由から図１４に示すようにＳＴＩ構造を用いないでp^＋型のチャネルストップ領域５０，５１を深く形成してもよい。図１４に示すようにチャネルストップ領域５０，５１を用いる場合においても、チャネルストップ領域５０，５１をｐ型の基体領域２０やｐ型基板から構成されるｐ型の基体領域２０と同じ接地電位にすることにより、基体領域２０に存在する正孔をリセット素子界面層２４へ供給、排出を行うことが容易になる。

図１３に示すようにＳＴＩ構造を用いる場合、図１４に示すようにＳＴＩ構造を用いない場合いずれも、p^＋型の溝部表面保護層２５，２６やp^＋型のチャネルストップ領域５０，５１が接地電位であり、正孔が存在している。正孔の供給、排出を確実に実現するためには、第１の実施形態に係る固体撮像装置の各画素において、ｐウェル、ｐ型の半導体基板若しくはエピタキシャル成長層等のｐ型の基体領域２０にp^＋型のコンタクト領域を設け、接地電位の表面配線と接続することが効果的である。マトリクス状に配置された各画素に１個以上のp^＋型のコンタクト領域をそれぞれ設けることが好ましい。

（第２の実施形態）
第１の実施形態においては４トランジスタ型ＣＭＯＳイメージセンサを例示的に説明した。本発明の第２の実施形態に係る固体撮像装置においては、３トランジスタ型ＣＭＯＳイメージセンサについて例示的に説明するが、この場合も第１の実施形態の説明に用いた図６に示したと同様な構造の絶縁ゲート型トランジスタをリセットトランジスタとして用いることによって、リセットトランジスタＲＧを構成している絶縁ゲート型トランジスタの半導体と絶縁膜の界面から発生する暗電流を抑制でき、その結果、暗電流ショットノイズが低減し、ＳＮ比が向上する。

３トランジスタ型ＣＭＯＳイメージセンサの画素の等価回路を図１５に示す。図１５に示す固体撮像装置の画素には、光電変換を行い、信号電荷を発生するｐｎ接合フォトダイオードＰＤが設けられている。フォトダイオードＰＤを構成しているｎ型の半導体領域（カソード領域）に蓄積された信号電荷による電位を検出するために、フォトダイオードＰＤのカソード領域にゲートが電気接続されたソースフォロアトランジスタＳＦと、フォトダイオードＰＤカソード領域の信号電荷の排出を制御するリセットトランジスタＲＧがフォトダイオードＰＤとリセットドレイン２３の間に設けられている。ソースフォロアトランジスタＳＦのドレインはアナログ電源ＶＤＤ２に接続され、ソースは選択トランジスタＳＥＬを介し、更に、垂直信号線１１を通ってカラム回路に接続されており、フォトダイオードＰＤのカソード領域に蓄積された信号電荷による電位はこれらを通ってカラム回路に送られる。

図１５に示した第２の実施形態に係る固体撮像装置の画素アレイを構成しているマトリクスの特定の１行の読み出し期間におけるタイミングチャートを図１６に示す。まず、選択トランジスタＳＥＬのゲートに選択信号ＳＳを印加し、選択トランジスタＳＥＬがオンになることで、固体撮像装置を構成している画素アレイの特定の行が選択される。選択信号ＳＳを印加し、選択トランジスタＳＥＬがオンになり、フォトダイオードＰＤのカソード領域に蓄積された信号電荷による電位が信号電圧としてカラム回路に送られる。次にリセットトランジスタＲＧがオンになり、フォトダイオードＰＤのカソード領域に蓄積された信号電荷がリセットドレイン２３に排出される。このフォトダイオードＰＤのリセットレベルはリセットサンプリングパルスＲＳのタイミングでサンプリングされる。選択トランジスタＳＥＬがオフ状態になり、この行の読み出しは終了し、画素アレイを構成しているマトリクスの次の行の読み出しに移る。

カラム回路では、サンプルされた信号レベルとリセットレベルの差を算出して、雑音低減やオフセット除去をする。差成分が信号として扱われ、アナログデジタル変換され、固体撮像装置外に出力される。信号電荷の蓄積期間はリセットトランジスタＲＧがオフになってから次の読み出し期間の信号サンプリングパルスである選択信号ＳＳのパルスがオフするまでの期間である。電子シャッタモードを使用する場合は、蓄積期間の途中でリセットトランジスタＲＧがオンになり、更に、オフとなる。このオフとなるタイミング以降が蓄積期間となる。リセットトランジスタＲＧで発生する暗電流はフォトダイオードＰＤとリセットドレイン２３とに流れ込む。リセットトランジスタＲＧからの暗電流の寄与は蓄積期間の全期間になる。

第２の実施形態に係る固体撮像装置においても図６に示したのと同様な構造の絶縁ゲート型トランジスタをリセットトランジスタとして用いる。このため、第１の実施形態と同様に、リセットトランジスタのゲート電圧がオフの場合において、リセット素子界面層２４の界面側に空乏化しない中性領域ができる。即ち、第２の実施形態に係る固体撮像装置のリセットトランジスタＲＧを構成している絶縁ゲート型トランジスタの半導体と絶縁膜の界面に空乏化していない中性領域が存在しており、界面に存在する界面欠陥は不活性化し、暗電流の発生が抑制される。

（第３の実施形態）
本発明の第３の実施形態に係る固体撮像装置においては、４トランジスタ型の発展形であるワイドダイナミックレンジ（ＷＤＲ）型ＣＭＯＳイメージセンサについて例示的に説明する。ＷＤＲ型ＣＭＯＳイメージセンサの画素アレイを構成している１画素分の等価回路を図１７に示す。図１７に等価回路を示した画素は、光電変換を行い、信号電荷を生成するｐｎ接合フォトダイオードＰＤと、信号電荷を蓄積し、信号電圧に変換する第１電荷蓄積領域ＦＤと、フォトダイオードＰＤと第１電荷蓄積領域ＦＤの間に配置され、フォトダイオードＰＤから第１電荷蓄積領域ＦＤへの信号電荷の転送を制御する転送トランジスタＴＧとが設けられている。

第１電荷蓄積領域ＦＤに隣接して切替トランジスタＣＳが設けられており、切替トランジスタＣＳのドレイン（切替ドレイン）である第２電荷蓄積領域ＦＤ２には検出容量を大きくして信号電荷を蓄積するための拡張容量ＥＣが接続されている。即ち、第３の実施形態に係る固体撮像装置は、図１７に示すように２種類の浮遊拡散容量を用いることを特徴とする。小さい浮遊拡散容量の第１電荷蓄積領域ＦＤを用いるハイゲインモードでは、変換効率が高く、低ノイズが実現できる。大きい浮遊拡散容量の第２電荷蓄積領域ＦＤ２及び拡張容量ＥＣを用いるローゲインモードでは、変換効率が低く、ノイズは大きくなるが、大きい飽和電荷量が得られる。第３の実施形態に係る固体撮像装置では、入射光量が小さいときはハイゲインモードを使用し、入射光量が大きいときはローゲインモードを使用することによってワイドダイナミックレンジを実現している。

更に、第２電荷蓄積領域ＦＤ２の電位のリセットを制御するリセットトランジスタＲＧが第２電荷蓄積領域ＦＤ２とリセットトランジスタＲＧのリセットドレインＲＤとの間に設けられている。そして、第３の実施形態に係る固体撮像装置においても、図６に示したのと同様な構造の絶縁ゲート型トランジスタをリセットトランジスタＲＧとして用いる。但し、第３の実施形態に係る固体撮像装置のリセットトランジスタＲＧでは、図６に示した電荷蓄積領域２２に第２電荷蓄積領域ＦＤ２が対応する構造となる。リセットドレインＲＤは図示を省略したアナログ電源ＶＤＤ１に接続されている。第１電荷蓄積領域ＦＤの電位は表面配線を通してソースフォロアトランジスタＳＦのゲートに接続されている。ソースフォロアトランジスタＳＦのドレインはアナログ電源ＶＤＤ２に接続されている。

ソースフォロアトランジスタＳＦのソースは選択トランジスタＳＥＬを介し、更に、垂直信号線１１を通ってカラム回路に接続されており、第１電荷蓄積領域ＦＤの電位はこれらを通ってカラム回路に送られる。切替トランジスタＣＳがオフのとき、第１電荷蓄積領域ＦＤと第２電荷蓄積領域ＦＤ２とは電気的に切り離されており、検出容量は第１電荷蓄積領域ＦＤの容量のみであり、小さい。切替トランジスタＣＳがオンのときは、第１電荷蓄積領域ＦＤと第２電荷蓄積領域ＦＤ２とは電気的に接続され、検出容量は第１電荷蓄積領域ＦＤの容量に拡張容量ＥＣを含む第２電荷蓄積領域ＦＤ２の容量、切替トランジスタＣＳのゲート容量が加算され、大きくなる。

第３の実施形態に係る固体撮像装置の画素アレイの上辺等の周辺部には図示を省略した駆動回路が、下辺等の周辺部には水平シフトレジスタが、それぞれ画素行方向に沿って設けられ、画素アレイ部の右辺又は左辺等の周辺部には画素列方向に沿って垂直シフトレジスタ及び垂直走査回路が設けられている。

図１８に、第３の実施形態に係る固体撮像装置の画素アレイを構成するマトリクスの１行の読み出し期間におけるタイミングチャートを示す。マトリクスの行が選択されていない期間、即ち選択トランジスタＳＥＬがオフの期間では、切替トランジスタＣＳがオンの状態である。垂直走査回路が選択トランジスタＳＥＬのゲートに選択信号ＳＳを印加し、選択トランジスタＳＥＬがオンになることで固体撮像装置を構成している画素アレイの特定の行が選択される。続いて切替トランジスタＣＳがハイゲイン信号を読み出す間、一時的にオフになる。画素アレイの周辺に設けられたカラム回路において、この時の第１電荷蓄積領域ＦＤの電位はリセットサンプリングパルスＲＳ１のタイミングでサンプリングされる。この電圧がハイゲインモードの基準電位となる。

次に、垂直走査回路のパルスによって、対応する画素の転送トランジスタＴＧが一時オンになり、フォトダイオードＰＤから第１電荷蓄積領域ＦＤへ信号電荷が転送される。第１電荷蓄積領域ＦＤに蓄えられた信号電荷による信号レベルは駆動回路からの信号サンプリングパルスＳＳ１のタイミングでサンプリングされる。すでにサンプリングされている基準電位との差がハイゲインモードの信号となる。次に駆動回路からのパルスによって、切替トランジスタＣＳがオンになり、ローゲインモード用の検出容量となる。再び転送トランジスタＴＧが一時オンとなり、フォトダイオードＰＤから第１電荷蓄積容量ＦＤへ信号電荷が転送される。カラム回路において、この時の第１電荷蓄積領域ＦＤの電位を、駆動回路が出力する信号サンプリングパルスＳＳ２のタイミングでサンプリングされる。

続いて、リセットトランジスタＲＧが一時的にオンになり、第１電荷蓄積領域ＦＤと拡張容量ＥＣを含む第２電荷蓄積領域ＦＤ２の電位がリセットドレイン電圧ＲＤにリセットされる。このリセットされた第１電荷蓄積領域ＦＤの電位は、カラム回路において、リセットサンプリングパルスＲＳ２のタイミングでサンプリングされる。すでに信号サンプリングパルスＳＳ２のタイミングでサンプリングされたレベルとリセットサンプリングパルスＲＳ２のタイミングでサンプリングされたレベルとの差がローゲインモードの信号となる。選択トランジスタＳＥＬがオフ状態になり、この行の読み出しは終了し、画素アレイを構成しているマトリクスの次の行の読み出しに移る。カラム回路では、サンプルされた信号レベルとリセットレベルの差が作られ、二重サンプリングを行う。ハイゲインモードの二重サンプリングは相関二重サンプリングである。二重サンプリングにより、雑音低減やオフセット除去がされる。差成分が信号として扱われ、アナログデジタル変換され、固体撮像装置外に出力される。

図１７の回路の各構成要素における電位と信号電荷の蓄積量の変化の概略を図１９に模式的に示す。図１９において、斜線で示された部分は、図１７の回路の各構成要素に蓄積された信号電荷である。図１９（ａ）は入射光量が小さい場合、図１９（ｂ）は入射光量が大きい場合、図１９（ｃ）は入射光量がさらに大きい場合である。図１９（ａ）では、入射光量が小さく、発生した信号電荷がフォトダイオードＰＤのｎ型半導体領域がなす電位谷の飽和蓄積電荷量を下回っている。

図１９（ｂ）では、入射光量が大きくなり、発生した信号電荷の量がフォトダイオードＰＤの電位谷の飽和蓄積電荷量を超えている。第３の実施形態に係る固体撮像装置の転送トランジスタＴＧをデプレッション型にしておくことで、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子が転送トランジスタＴＧを流れることができる。過剰電子は転送トランジスタＴＧを通って第１電荷蓄積領域ＦＤ、切替トランジスタＣＳ、第２電荷蓄積領域ＦＤ２及び拡張容量ＥＣに流れ込む。流れ出た電子も信号電荷として扱うことが可能であり、フォトダイオードＰＤの電位谷に蓄積された信号電荷と合わせて、ローゲインモードの信号として用いられる。

図１９（ｃ）では、さらに入射光量が大きく、過剰電子により第１電荷蓄積領域ＦＤ、切替トランジスタＣＳ、第２電荷蓄積領域ＦＤ２及び拡張容量ＥＣも一杯になり、過剰電子がリセットトランジスタＲＧを通ってリセットドレインＲＤに溢れる。第３の実施形態に係る固体撮像装置のリセットトランジスタＲＧをデプレッション型にしておくことで、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子がリセットトランジスタＲＧを流れることができる。このように、過剰電子がリセットドレインＲＤに溢れる経路が確保されるために、着目した画素の周囲の画素に過剰電子があふれ、偽信号になることがなく、ブルーミングは抑制される。

第３の実施形態に係る固体撮像装置において、蓄積時間に第１電荷蓄積領域ＦＤ、切替トランジスタＣＳ、第２電荷蓄積領域ＦＤ２及び拡張容量ＥＣに蓄積される暗電流による電子は信号電荷と合わさり、ノイズ成分となる。このため、第１電荷蓄積領域ＦＤ、切替トランジスタＣＳ、第２電荷蓄積領域ＦＤ２、拡張容量ＥＣ及びリセットトランジスタＲＧの暗電流対策が必要である。第１電荷蓄積領域ＦＤ、第２電荷蓄積領域ＦＤ２及び拡張容量ＥＣについては従来から対策が講じられてきているので本明細書では言及しない。

第３の実施形態に係る固体撮像装置では、リセットトランジスタＲＧを構成する絶縁ゲート型トランジスタに対して、図６に示したリセットトランジスタＲＧの構造と同様なｐ型のリセット素子界面層を設けることで暗電流の低減を図ることができる。即ち、第３の実施形態に係る固体撮像装置の各画素のリセットトランジスタＲＧは、図６と同様にリセット素子閾値制御層２１の上にｐ型のリセット素子界面層２４を新たに設け、リセットトランジスタＲＧのゲート電圧がオフの場合において、Ｓｉ／ＳｉＯ_２界面側に空乏化しない中性領域が残るようにしている。リセットトランジスタＲＧのＳｉ／ＳｉＯ_２界面が空乏化していないので、Ｓｉ／ＳｉＯ_２界面に存在する界面欠陥は不活性化し、リセットトランジスタＲＧの暗電流の発生が抑制される。

（第３の実施形態の変形例）
本発明の第３の実施形態の変形例に係る固体撮像装置では、ＷＤＲ型ＣＭＯＳイメージセンサにおいてリセットトランジスタＲＧ及び切替トランジスタＣＳに対してリセット素子界面層２４を適用し、切替トランジスタＣＳに対して切替素子界面層３５を適用する。即ち、第３の実施形態の変形例に係る固体撮像装置の各画素のリセットトランジスタＲＧは、図６と同様にリセット素子閾値制御層２１の上にｐ型のリセット素子界面層２４を新たに設け、リセットトランジスタＲＧのゲート電圧がオフの場合において、Ｓｉ／ＳｉＯ_２界面側に空乏化しない中性領域が残るようにしている。一方、図２０に示すように、切替トランジスタＣＳの切替素子閾値制御層３４の上にｐ型の切替素子界面層３５を設けることにより、切替トランジスタＣＳのゲート電圧がオフの場合において、Ｓｉ／ＳｉＯ_２界面側に空乏化しない中性領域が残る。

図２０に示すように、第３の実施形態の変形例に係る固体撮像装置の切替トランジスタＣＳは、ｐ型の基体領域２０と、ｐ型の基体領域２０の上部に離間して埋め込まれた電荷蓄積領域３２及び切替ドレイン３３と、電荷蓄積領域３２と切替ドレイン３３の間となる基体領域２０の上部の一部に設けられたｎ型の切替素子閾値制御層３４と、切替素子閾値制御層３４の上部に設けられたｐ型の切替素子界面層３５と、切替素子界面層３５の上部に設けられたゲート絶縁膜３１と、ゲート絶縁膜３１の上部に設けられた切替ゲート電極４１を備える。切替素子閾値制御層３４は、電荷蓄積領域３２及び切替ドレイン３３よりも低不純物密度に設定される。切替素子界面層３５は、基体領域２０よりも高不純物密度の半導体領域である。

ｐ型の「基体領域２０」はｐウェル、ｐ型の半導体基板、ｐ型若しくはｎ型の半導体基板の上に成長したｐ型のエピタキシャル成長層等で構成できる。切替素子閾値制御層３４はデプレッション型の閾値に制御するために、ヒ素やリン等のｎ型を呈するイオンが注入された半導体層である。この切替素子閾値制御層３４の上にｐ型の切替素子界面層３５を設けることにより、ゲート電圧がオフの場合において、Ｓｉ／ＳｉＯ_２界面側に空乏化しない中性領域が残る。

リセットトランジスタＲＧ及び切替トランジスタＣＳのＳｉ／ＳｉＯ_２界面が空乏化していないので、Ｓｉ／ＳｉＯ_２界面に存在する界面欠陥は不活性化し、リセットトランジスタＲＧ及び切替トランジスタＣＳのそれぞれの暗電流の発生が抑制される。

第３の実施形態の変形例に係る固体撮像装置の画素アレイの上辺等の周辺部には図示を省略した駆動回路が、下辺等の周辺部には水平シフトレジスタが、それぞれ画素行方向に沿って設けられ、画素アレイ部の右辺又は左辺等の周辺部には画素列方向に沿って垂直シフトレジスタ及び垂直走査回路が設けられている。

このような第３の実施形態の変形例に係る固体撮像装置の画素アレイを構成しているマトリクスの特定の１行の読み出し期間におけるタイミングは図２１に示すタイミングチャートに従う。図１８に示すタイミングチャートでは、読み出し期間終了後の蓄積時間、切替トランジスタＣＳはオン状態となるように垂直走査回路が制御する。図２１に示すタイミングチャートでは、読み出し期間終了後の蓄積時間、切替トランジスタＣＳはオフ状態である。切替トランジスタＣＳに対して図６に示す構造を適用し、更に図２１に示すタイミングチャートに従うことで、オフ状態の切替トランジスタＣＳ界面から発生する暗電流が抑制される。

リセットトランジスタＲＧに対して図６に示す構造を、切替トランジスタＣＳに対して図２０に示す構造を適用した場合の、図１７に示す各構成要素における電位と信号電荷の蓄積量の変化を図２２に示す。図２２において、斜線で示された部分は、蓄積された信号電荷である。図２２（ａ）は入射光量が小さい場合、図２２（ｂ）は入射光量が大きい場合、図２２（ｃ）は入射光量がさらに大きい場合、図２２（ｄ）は入射光量が図２２（ｃ）よりも大きい場合である。図２２（ａ）では、入射光量が小さく、発生した信号電荷がフォトダイオードＰＤの電位谷の飽和蓄積電荷量を下回っている。図２２（ｂ）では、入射光量が大きくなり、発生した信号電荷の量がフォトダイオードＰＤの電位谷の飽和蓄積電荷量を超えている。第３の実施形態の変形例に係る固体撮像装置の転送トランジスタＴＧをデプレッション型にしておくことで、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子が転送トランジスタＴＧを流れることができる。過剰電子は転送トランジスタＴＧを通って第１電荷蓄積領域ＦＤに流れ込む。

図２２（ｃ）では、さらに入射光量が大きく、過剰電子により第１電荷蓄積領域ＦＤから第２電荷蓄積領域ＦＤ２に流れ込む。第３の実施形態の変形例に係る固体撮像装置の切替トランジスタＣＳをデプレッション型にしておくことで、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子が切替トランジスタＣＳを流れることができる。図２２（ｄ）では、過剰電子によって第１電荷蓄積領域ＦＤ、第２電荷蓄積領域ＦＤ２及び拡張容量ＥＣが一杯になり、リセットトランジスタＲＧを通ってリセットドレインＲＤに溢れる。第３の実施形態の変形例に係る固体撮像装置のリセットトランジスタＲＧをデプレッション型にしておくことで、ゲート電圧Ｖｇ＝０Ｖ（オフ電圧）において過剰電子がリセットトランジスタＲＧを流れることができる。このように、過剰電子がリセットドレインＲＤに溢れる経路が確保されるために、周囲の画素に過剰電子があふれ、偽信号になることがなく、ブルーミングは抑制される。更に、上述したとおり、リセットトランジスタＲＧ及び切替トランジスタＣＳの両方のＳｉ／ＳｉＯ_２界面が不活性化し、リセットトランジスタＲＧ及び切替トランジスタＣＳのそれぞれの暗電流の発生が抑制される。

（その他の実施形態）
上記のように、本発明は第１〜第３の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、既に述べた第１〜第３の実施形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。

第１〜第３の実施形態の記載では、光電変換部は、ｐｎ接合型のフォトダイオードを構成する受光領域を用いて説明してきた。しかし、光電変換部は、透明電極をゲート電極としたＭＯＳ構造を用いたフォトゲート構造でもよく、更にフォトダイオードや、フォトゲートの構造に限定されるものではなく、その他、同様な光電変換機能を備える構成であれば、構わない。

上記の第１〜第３の実施形態の説明においては、画素が２次元マトリクス状に配列されたエリアセンサである場合について、例示的に説明したが、本発明の画素はエリアセンサに用いられる画素のみに用いられるように限定して解釈するべきではない。例えば、上記の第１〜第３の実施形態で説明した画素の複数個を、１次元に配列した画素アレイによってラインセンサを構成してもよいことは、上記開示の技術的思想の趣旨から容易に理解できるはずである。

このように、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

１０…画素，１１…垂直信号線，２０…基体領域，２１…リセット素子閾値制御層，２２…電荷蓄積領域．２３…リセットドレイン，２４…リセット素子界面層，２５，２６…溝部表面保護層，２７, ２８…分離絶縁膜，３０, ３１…ゲート絶縁膜，３２…電荷蓄積領域，３３…切替ドレイン，３４…切替素子閾値制御層，３５…切替素子界面層，４０…リセットゲート電極，４１…切替ゲート電極，５０，５１…チャネルストップ領域

Claims (16)

1. 第１導電型の半導体領域からなる基体領域と、
   前記基体領域の上部に設けられ、フォトダイオードで光電変換された電荷を一時蓄積する第２導電型の電荷蓄積領域と、
   前記基体領域の上部に前記電荷蓄積領域から離間して設けられ、前記電荷蓄積領域に蓄積された電荷の少なくとも一部を受け取り電源線に排出する第２導電型のリセットドレインと、
   前記電荷蓄積領域及び前記リセットドレインの間に挟まれて前記基体領域の上部の一部に設けられ、前記電荷蓄積領域及び前記リセットドレインよりも低不純物密度で、第２導電型のリセット素子閾値制御層と、
   前記電荷蓄積領域及び前記リセットドレインの間に挟まれ、前記リセット素子閾値制御層の上に配置され、前記基体領域よりも高不純物密度で、第１導電型のリセット素子界面層と、
   前記リセット素子界面層の上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられたリセットゲート電極と
   を有するリセットトランジスタがそれぞれ設けられた画素を、画素アレイを構成するように複数個配列し、
   前記リセット素子閾値制御層は前記リセットゲート電極にオフ電圧を印加した状態で、前記リセット素子閾値制御層を前記電荷が移動可能なチャネルが形成される不純物密度に設定され、
   前記リセット素子界面層は前記リセットゲート電極に前記オフ電圧を印加した状態で、前記ゲート絶縁膜の直下に中性領域を残す不純物密度に設定されていることを特徴とする固体撮像装置。
2. 前記リセットゲート電極に前記オフ電圧が印加された状態で、前記電荷蓄積領域に蓄積された過剰電荷が、前記リセット素子閾値制御層を介して前記リセットドレインに輸送されることを特徴とする請求項１に記載の固体撮像装置。
3. 前記オフ電圧は０Ｖであることを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記リセットゲート電極に０Ｖの前記オフ電圧を印加する垂直走査回路が、前記画素アレイの周辺に更に備えられていることを特徴とする請求項１〜３のいずれか１項に記載の固体撮像装置。
5. 前記画素のそれぞれが転送トランジスタを更に有し、
   前記画素のそれぞれにおいて、前記フォトダイオードで光電変換された前記電荷が、前記転送トランジスタを介して前記電荷蓄積領域に転送されることを特徴とする請求項１〜４のいずれか１項に記載の固体撮像装置。
6. 第１導電型の半導体領域からなる基体領域と、
   前記基体領域の上部に設けられ、フォトダイオードで光電変換された電荷を一時蓄積する第２導電型の電荷蓄積領域と、
   前記基体領域の上部に前記電荷蓄積領域から離間して設けられ、前記電荷蓄積領域に蓄積された電荷の少なくとも一部を受け取る第２導電型の切替ドレインと、
   前記電荷蓄積領域及び前記切替ドレインの間に挟まれて前記基体領域の上部の一部に設けられ、前記電荷蓄積領域及び前記切替ドレインよりも低不純物密度で、第２導電型の切替素子閾値制御層と、
   前記電荷蓄積領域及び前記切替ドレインの間に挟まれ、前記切替素子閾値制御層の上に配置され、前記基体領域よりも高不純物密度で、第１導電型の切替素子界面層と、
   前記切替素子界面層の上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられた切替ゲート電極と
   を有する切替トランジスタがそれぞれ設けられた画素を、画素アレイを構成するように複数個配列し、
   前記切替素子閾値制御層は前記切替ゲート電極にオフ電圧を印加した状態で、前記切替素子閾値制御層を前記電荷が移動可能なチャネルが形成される不純物密度に設定され、
   前記切替素子界面層は前記切替ゲート電極に前記オフ電圧を印加した状態で、前記ゲート絶縁膜の直下に中性領域を残す不純物密度に設定されていることを特徴とする固体撮像装置。
7. 前記切替ゲート電極に前記オフ電圧が印加された状態で、前記電荷蓄積領域に蓄積された過剰電荷が、前記切替素子閾値制御層を介して前記切替ドレインに輸送されることを特徴とする請求項６に記載の固体撮像装置。
8. 前記オフ電圧は０Ｖであることを特徴とする請求項６又は７に記載の固体撮像装置。
9. 前記切替ゲート電極に０Ｖの前記オフ電圧を印加する垂直走査回路が、前記画素アレイの周辺に更に備えられていることを特徴とする請求項６〜８のいずれか１項に記載の固体撮像装置。
10. 前記画素が２次元マトリクス状に複数配列されて、前記画素アレイを構成していることを特徴とする請求項９に記載の固体撮像装置。
11. 前記垂直走査回路が選択していない、前記画素アレイ中の行に配列された画素のそれぞれに含まれる、前記切替トランジスタの前記切替ゲート電極に対し、
    前記垂直走査回路が前記オフ電圧を印加することを特徴とする請求項１０に記載の固体撮像装置。
12. 前記切替ドレインに前記電荷を蓄積する拡張容量が接続されていることを特徴とする請求項９〜１１のいずれか１項に記載の固体撮像装置。
13. 前記画素のそれぞれは、
    前記切替ドレインに接続され、ゲート電極にオフ電圧を印加した状態で、ゲート電極の直下に前記電荷が移動可能なチャネルが形成されるデプレッション型のリセットトランジスタを更に有していることを特徴とする請求項９〜１２のいずれか１項に記載の固体撮像装置。
14. 前記リセットトランジスタは、
    前記リセットトランジスタのゲート電極の直下において、前記デプレッション型の特性を実現するための第２導電型のリセット素子閾値制御層と、前記リセット素子閾値制御層の上に配置された第１導電型のリセット素子界面層を更に含み、
    前記リセット素子界面層は前記リセットトランジスタの前記ゲート電極にオフ電圧を印加した状態で、中性領域を残す不純物密度に設定されていることを特徴とする請求項１３に記載の固体撮像装置。
15. 前記垂直走査回路は、前記リセットトランジスタの前記ゲート電極に０Ｖの前記オフ電圧を印加することを特徴とする請求項１３又は１４に記載の固体撮像装置。
16. 前記画素のそれぞれが転送トランジスタを更に有し、
    前記画素のそれぞれにおいて、前記フォトダイオードで光電変換された前記電荷が、前記転送トランジスタを介して前記電荷蓄積領域に転送されることを特徴とする請求項６〜１５のいずれか１項に記載の固体撮像装置。
    
    

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