JP7340218B2 - 固体撮像装置 - Google Patents
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本発明の第1の実施形態に係る固体撮像装置の例として、4トランジスタ型CMOSイメージセンサの画素の基本的部の等価回路を図1に示す。図1に示す固体撮像装置の画素は、光電変換を行い、信号電荷を発生するpn接合フォトダイオードPDと、信号電荷を蓄積し、信号電圧に変換する電荷蓄積領域FDを備える。電荷蓄積領域FDは、例えば浮遊拡散領域から構成される。図1に示す固体撮像装置は更に、フォトダイオードPDと電荷蓄積領域FDの間に配置され、フォトダイオードPDから電荷蓄積領域FDへの信号電荷の転送を制御する転送トランジスタTGと、電荷蓄積領域FDとリセットドレインRDの間に配置され、電荷蓄積領域FDに蓄積された信号電荷をリセットするリセットトランジスタRGを備える。即ち、本発明の第1の実施形態に係る固体撮像装置は、図1に等価回路が示された画素の複数個が、2次元マトリクス状に配列されて画素アレイを構成している。
U=σvthNt(pn-ni 2)/(n+p+2nicosh((Et-Ei)/kT))…(1)
ここで、Uは再結合率であり、正の場合は再結合であるが、負の場合は暗電流生成レートである。σ=σn=σpは電子及び正孔のバンドギャップ準位に対する捕獲断面積、vthは熱速度、Ntはバンドギャップ準位密度、nは伝導帯の電子密度、pは価電子帯の正孔密度、niは真性キャリア密度、kはボルツマン定数、Tは絶対温度である。
Udep=σvthNt(-ni 2)/2nicosh((Et-Ei)/kT)……(2)
Et=Eiのとき、Si/SiO2界面が空乏化している場合の再結合率Udepは最大になり、
Umax≒-σvthNtni 2 ………(3)
であり、大きな暗電流が発生する。
|Uneut|≒|σvthNt(pn-ni 2)/p|≦σvthNtni 2/p …(4)
であり、界面が空乏化していない場合、暗電流は抑制される。
|Uneut|/|Umax|≦p/2ni≒10-6 ……(5)
であり、本発明の第1の実施形態に係る固体撮像装置のリセットトランジスタRGによると、リセット素子界面層24を設けたことにより暗電流が約6桁ほど、大きく低減されることがわかる。
第1の実施形態においては4トランジスタ型CMOSイメージセンサを例示的に説明した。本発明の第2の実施形態に係る固体撮像装置においては、3トランジスタ型CMOSイメージセンサについて例示的に説明するが、この場合も第1の実施形態の説明に用いた図6に示したと同様な構造の絶縁ゲート型トランジスタをリセットトランジスタとして用いることによって、リセットトランジスタRGを構成している絶縁ゲート型トランジスタの半導体と絶縁膜の界面から発生する暗電流を抑制でき、その結果、暗電流ショットノイズが低減し、SN比が向上する。
本発明の第3の実施形態に係る固体撮像装置においては、4トランジスタ型の発展形であるワイドダイナミックレンジ(WDR)型CMOSイメージセンサについて例示的に説明する。WDR型CMOSイメージセンサの画素アレイを構成している1画素分の等価回路を図17に示す。図17に等価回路を示した画素は、光電変換を行い、信号電荷を生成するpn接合フォトダイオードPDと、信号電荷を蓄積し、信号電圧に変換する第1電荷蓄積領域FDと、フォトダイオードPDと第1電荷蓄積領域FDの間に配置され、フォトダイオードPDから第1電荷蓄積領域FDへの信号電荷の転送を制御する転送トランジスタTGとが設けられている。
本発明の第3の実施形態の変形例に係る固体撮像装置では、WDR型CMOSイメージセンサにおいてリセットトランジスタRG及び切替トランジスタCSに対してリセット素子界面層24を適用し、切替トランジスタCSに対して切替素子界面層35を適用する。即ち、第3の実施形態の変形例に係る固体撮像装置の各画素のリセットトランジスタRGは、図6と同様にリセット素子閾値制御層21の上にp型のリセット素子界面層24を新たに設け、リセットトランジスタRGのゲート電圧がオフの場合において、Si/SiO2界面側に空乏化しない中性領域が残るようにしている。一方、図20に示すように、切替トランジスタCSの切替素子閾値制御層34の上にp型の切替素子界面層35を設けることにより、切替トランジスタCSのゲート電圧がオフの場合において、Si/SiO2界面側に空乏化しない中性領域が残る。
上記のように、本発明は第1~第3の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、既に述べた第1~第3の実施形態の説明では、第1導電型をp型、第2導電型をn型として説明したが、第1導電型をn型、第2導電型をp型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。
Claims (17)
- 第1導電型の半導体領域からなる基体領域と、
前記基体領域の上部に設けられ、フォトダイオードで光電変換された電荷を一時蓄積する第2導電型の電荷蓄積領域と、
前記基体領域の上部に前記電荷蓄積領域から離間して設けられ、前記電荷蓄積領域に蓄積された電荷の少なくとも一部を受け取り電源線に排出する第2導電型のリセットドレインと、
前記電荷蓄積領域及び前記リセットドレインの間に挟まれて前記基体領域の上部の一部に設けられ、前記電荷蓄積領域及び前記リセットドレインよりも低不純物密度で、第2導電型のリセット素子閾値制御層と、
前記電荷蓄積領域及び前記リセットドレインの間に挟まれ、前記リセット素子閾値制御層の上に配置され、前記基体領域よりも高不純物密度で、第1導電型のリセット素子界面層と、
前記リセット素子界面層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられたリセットゲート電極と
を有するリセットトランジスタがそれぞれ設けられた画素を、画素アレイを構成するように複数個配列し、
前記リセットゲート電極にオフ電圧として0Vを印加した状態で、前記電荷が移動可能な、深さ方向に沿った電位分布が電位谷のプロファイルをなす不純物密度に、前記リセット素子閾値制御層が設定され、
前記リセットゲート電極に前記オフ電圧を印加した状態で、前記ゲート絶縁膜と前記リセット素子界面層の界面電位が0Vとなるようにして、前記ゲート絶縁膜の直下に中性領域を残す不純物密度に前記リセット素子界面層が設定され、
前記リセットトランジスタにおける暗電流の発生を抑制したことを特徴とする固体撮像装置。 - 前記リセットゲート電極に前記オフ電圧が印加された状態で、前記電荷蓄積領域に蓄積された過剰電荷が、前記リセット素子閾値制御層を介して前記リセットドレインに輸送されることを特徴とする請求項1に記載の固体撮像装置。
- 前記リセットゲート電極に垂直で、且つ前記電荷蓄積領域、前記リセットゲート電極及び前記リセットドレインを通る切断面において前記リセット素子界面層と隣接し、且つ前記リセット素子界面層に連続した前記基体領域よりも高不純物密度で第1導電型の半導体領域を、素子分離領域の少なくとも一部を構成するように更に配置し、前記素子分離領域における暗電流の発生を抑制したことを特徴とする請求項1又は2に記載の固体撮像装置。
- 前記画素のそれぞれにおいて前記基体領域に埋め込まれた、前記基体領域よりも高不純物密度で第1導電型のコンタクト領域と、
前記コンタクト領域に接続された接地電位の表面配線と、
を、更に備えることを特徴とする請求項1~3のいずれか1項に記載の固体撮像装置。 - 前記リセットゲート電極に前記オフ電圧を印加する垂直走査回路が、前記画素アレイの周辺に更に備えられていることを特徴とする請求項1~4のいずれか1項に記載の固体撮像装置。
- 前記画素のそれぞれが転送トランジスタを更に有し、
前記画素のそれぞれにおいて、前記フォトダイオードで光電変換された前記電荷が、前記転送トランジスタを介して前記電荷蓄積領域に転送されることを特徴とする請求項1~5のいずれか1項に記載の固体撮像装置。 - 第1導電型の半導体領域からなる基体領域と、
前記基体領域の上部に設けられ、フォトダイオードで光電変換された電荷を一時蓄積する第2導電型の電荷蓄積領域と、
前記基体領域の上部に前記電荷蓄積領域から離間して設けられ、前記電荷蓄積領域に蓄積された電荷の少なくとも一部を受け取る第2導電型の切替ドレインと、
前記電荷蓄積領域及び前記切替ドレインの間に挟まれて前記基体領域の上部の一部に設けられ、前記電荷蓄積領域及び前記切替ドレインよりも低不純物密度で、第2導電型の切替素子閾値制御層と、
前記電荷蓄積領域及び前記切替ドレインの間に挟まれ、前記切替素子閾値制御層の上に配置され、前記基体領域よりも高不純物密度で、第1導電型の切替素子界面層と、
前記切替素子界面層の上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜の上に設けられた切替ゲート電極と
を有する切替トランジスタがそれぞれ設けられた画素を、画素アレイを構成するように複数個配列し、
前記切替ゲート電極にオフ電圧として0Vを印加した状態で、前記電荷を移動可能な、深さ方向に沿った電位分布が電位谷のプロファイルをなす不純物密度に、前記切替素子閾値制御層が設定され、
前記切替ゲート電極に前記オフ電圧を印加した状態で、前記ゲート絶縁膜と前記切替素子界面層の界面電位が0Vとなるようにして、前記ゲート絶縁膜の直下に中性領域を残す不純物密度に前記切替素子界面層が設定され、
前記切替トランジスタにおける暗電流の発生を抑制したことを特徴とする固体撮像装置されていることを特徴とする固体撮像装置。 - 前記切替ゲート電極に前記オフ電圧が印加された状態で、前記電荷蓄積領域に蓄積された過剰電荷が、前記切替素子閾値制御層を介して前記切替ドレインに輸送されることを特徴とする請求項7に記載の固体撮像装置。
- 前記切替ゲート電極に前記オフ電圧を印加する垂直走査回路が、前記画素アレイの周辺に更に備えられていることを特徴とする請求項7又は8に記載の固体撮像装置。
- 前記画素が2次元マトリクス状に複数配列されて、前記画素アレイを構成していることを特徴とする請求項9に記載の固体撮像装置。
- 前記垂直走査回路が選択していない、前記画素アレイ中の行に配列された画素のそれぞれに含まれる、前記切替トランジスタの前記切替ゲート電極に対し、
前記垂直走査回路が前記オフ電圧を印加することを特徴とする請求項10に記載の固体撮像装置。 - 前記切替ドレインに前記電荷を蓄積する拡張容量が接続されていることを特徴とする請求項9~11のいずれか1項に記載の固体撮像装置。
- 前記画素のそれぞれは、
前記切替ドレインに接続され、ゲート電極にオフ電圧を印加した状態で、ゲート電極の直下に前記電荷が移動可能なチャネルが形成されるデプレッション型のリセットトランジスタを更に有していることを特徴とする請求項9~12のいずれか1項に記載の固体撮像装置。 - 前記リセットトランジスタは、
前記リセットトランジスタのゲート電極の直下において、前記デプレッション型の特性を実現するための第2導電型のリセット素子閾値制御層と、前記リセット素子閾値制御層の上に配置された第1導電型のリセット素子界面層を更に含み、
前記リセット素子界面層は前記リセットトランジスタの前記ゲート電極にオフ電圧を印加した状態で、中性領域を残す不純物密度に設定されていることを特徴とする請求項13に記載の固体撮像装置。 - 前記垂直走査回路は、前記リセットトランジスタの前記ゲート電極に0Vの前記オフ電圧を印加することを特徴とする請求項13又は14に記載の固体撮像装置。
- 前記切替ゲート電極に垂直で、且つ前記電荷蓄積領域、前記切替ゲート電極及び前記切替ドレインを通る切断面において前記切替素子界面層に隣接し、且つ前記切替素子界面層に連続した前記基体領域よりも高不純物密度で第1導電型の半導体領域を、素子分離領域の少なくとも一部を構成するように更に配置し、前記素子分離領域における暗電流の発生を抑制したことを特徴とする請求項14に記載の固体撮像装置。
- 前記画素のそれぞれが転送トランジスタを更に有し、
前記画素のそれぞれにおいて、前記フォトダイオードで光電変換された前記電荷が、前記転送トランジスタを介して前記電荷蓄積領域に転送されることを特徴とする請求項7~16のいずれか1項に記載の固体撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018213011A JP7340218B2 (ja) | 2018-11-13 | 2018-11-13 | 固体撮像装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018213011A JP7340218B2 (ja) | 2018-11-13 | 2018-11-13 | 固体撮像装置 |
Publications (2)
Publication Number | Publication Date |
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JP2020080377A JP2020080377A (ja) | 2020-05-28 |
JP7340218B2 true JP7340218B2 (ja) | 2023-09-07 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018213011A Active JP7340218B2 (ja) | 2018-11-13 | 2018-11-13 | 固体撮像装置 |
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Country | Link |
---|---|
JP (1) | JP7340218B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2023050707A (ja) * | 2021-09-30 | 2023-04-11 | ソニーセミコンダクタソリューションズ株式会社 | 固体撮像素子および電子機器 |
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JP2005005911A (ja) | 2003-06-10 | 2005-01-06 | Sharp Corp | 固体撮像素子、その駆動方法およびカメラ |
JP2006245522A (ja) | 2005-02-04 | 2006-09-14 | Tohoku Univ | 光センサ、固体撮像装置、および固体撮像装置の動作方法 |
JP2011155152A (ja) | 2010-01-27 | 2011-08-11 | Sony Corp | 固体撮像装置とその製造方法、並びに電子機器 |
JP2011216672A (ja) | 2010-03-31 | 2011-10-27 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
WO2016080337A1 (ja) | 2014-11-17 | 2016-05-26 | 国立大学法人東北大学 | 光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法 |
-
2018
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005911A (ja) | 2003-06-10 | 2005-01-06 | Sharp Corp | 固体撮像素子、その駆動方法およびカメラ |
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JP2011155152A (ja) | 2010-01-27 | 2011-08-11 | Sony Corp | 固体撮像装置とその製造方法、並びに電子機器 |
JP2011216672A (ja) | 2010-03-31 | 2011-10-27 | Sony Corp | 固体撮像装置、固体撮像装置の製造方法、および電子機器 |
WO2016080337A1 (ja) | 2014-11-17 | 2016-05-26 | 国立大学法人東北大学 | 光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法 |
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