JP2011222720A - 固体撮像装置およびカメラ - Google Patents

Abstract

【課題】暗電流を大幅に低減した超暗電流な固体撮像装置を提供する。
【解決手段】基板１００には、受光電荷の蓄積機能を有する第２導電型電荷蓄積領域１１０、電荷蓄積領域１１０の第１基板面１０１側に形成された第１導電型領域１２０、第２導電型領域１３０、上記第１基板面１０１側と対向する第２基板面１０２側（裏面側）の表面部に形成された第１導電型電荷蓄積領域１７０が形成され、領域１１０，１２０，１３０によりＪＦＥＴ構造１６０が形成され、領域１２０，１１０，１７０により埋め込み型フォトセンサが形成される。第２導電型領域１３０には、第１基板面１０１側の表面部で発生する暗電流を排出（掃き捨てる）するための暗電流ドレインが形成される。ＪＦＥＴ構造１６０は、第１導電型領域１２０および第２導電型領域１３０の一方が、電荷蓄積領域１１０の蓄積電荷に応じて変化する抵抗を有するチャネル領域として機能する。
【選択図】図３

Description

本発明は、接合型電界効果トランジスタ（ＪＥＦＴ）構造を有する固体撮像装置およびカメラに関するものである。

特許文献１には、ＪＦＥＴ構造の横型静電誘導トランジスタ方式のイメージセンサが提案されている。
このＪＦＥＴ構造の横型静電誘導トランジスタ方式のイメージセンサは、フォトセンサが空乏化しない構造であることから、残像が大きいという不利益がある。
また、このイメージセンサは、信号蓄積とリセットの両立が困難で、素子分離に絶縁物が必要なことから、暗電流が大きいという不利益がある。

このように、固体撮像装置、たとえばＣＣＤイメージセンサやＣＭＯＳイメージセンサでは、受光部の光電変換素子であるフォトダイオード中の結晶欠陥や、受光部とその上の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。

そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、埋め込み型フォトセンサ構造が有効である（たとえば、特許文献２参照）。
この埋め込み型フォトセンサは、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域（正孔蓄積領域）を形成して構成される。
その埋め込み型フォトセンサの作製方法としては、ｐ型不純物となるＢやＢＦ_２をイオン注入し、アニール処理して、フォトセンサを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。

特開昭６０−１４０７５２号公報 特表２００８−５１１９９８号公報

ところで、特許文献２に記載されたフォトセンサを埋め込み型にした構造の場合、高開口率で画素の微細化に有利、低暗電流、リニアリティが良い等の特徴が有る。

ところが、特許文献２の埋め込み型フォトセンサを有するイメージセンサは、特許文献１に記載された横型静電誘導トランジスタ方式のイメージセンサよりは低暗電流ではあるが、シリコン表面で発生する暗電流成分は未だ残っている。

本発明の目的は、暗電流の影響を大幅に低減することが可能な固体撮像装置およびカメラを提供することにある。

本発明の第１の観点の固体撮像装置は、一面側に素子が形成される第１導電型半導体基板と、上記半導体基板に形成され、受光した光に応じて発生する電荷の蓄積機能を有する第２導電型電荷蓄積領域と、上記半導体基板内において、上記電荷蓄積領域の上記一面側に形成された第１導電型領域と、上記第１導電型領域の上記一面側であって、当該一面側の表面部に形成された第２導電型領域と、を有し、上記第２導電型電荷蓄積領域と上記第１導電型領域または上記第２導電型領域により感光性の接合型電界効果トランジスタ（ＪＦＥＴ）構造の埋め込み型フォトセンサが形成され、上記第２導電型領域には、上記一面側の表面部で発生する暗電流を排出するための暗電流ドレインが形成され、上記ＪＦＥＴ構造は、上記第１導電型領域および上記第２導電型領域の一方が、上記電荷蓄積領域に蓄積された電荷に応じて変化する抵抗を有するチャネル領域として機能する。

本発明の第２の観点のカメラは、半導体基板で光を受光する固体撮像装置と、上記固体撮像装置の上記半導体基板面に入射光を導く光学系と、上記固体撮像装置の出力信号を処理する信号処理回路とを有し、上記固体撮像装置は、一面側に素子が形成される第１導電型半導体基板と、上記半導体基板に形成され、受光した光に応じて発生する電荷の蓄積機能を有する第２導電型電荷蓄積領域と、上記半導体基板内において、上記電荷蓄積領域の上記一面側に形成された第１導電型領域と、上記第１導電型領域の上記一面側であって、当該一面側の表面部に形成された第２導電型領域と、を含み、上記第２導電型電荷蓄積領域と上記第１導電型領域または上記第２導電型領域により感光性の接合型電界効果トランジスタ（ＪＦＥＴ）構造の埋め込み型フォトセンサが形成され、上記第２導電型領域には、上記一面側の表面部で発生する暗電流を排出するための暗電流ドレインが形成され、上記ＪＦＥＴ構造は、上記第１導電型領域および上記第２導電型領域の一方が、上記電荷蓄積領域に蓄積された電荷に応じて変化する抵抗を有するチャネル領域として機能する。

本発明によれば、暗電流の影響を大幅に低減することができ、超低暗電流な固体撮像装置を実現することができる。

本実施形態に係る固体撮像装置の概略構成を示すブロック図である。 第１の実施形態に係る固体撮像装置の画素部の基本構造を示す平面図である。 図２におけるＡ−Ａ’線における簡略断面図である。 図２におけるＢ−Ｂ’線における簡略断面図である。 本第１の実施形態に係る画素セルの等価回路を示す図である。 第２の実施形態に係る固体撮像装置の画素部の基本構造を示す平面図である。 図６におけるＡ−Ａ’線における簡略断面図である。 図６におけるＢ−Ｂ’線における簡略断面図である。 第３の実施形態に係る固体撮像装置の画素部の基本構造を示す平面図である。 図９におけるＡ−Ａ’線における簡略断面図である。 図９におけるＢ−Ｂ’線における簡略断面図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下に、本発明の実施形態について、図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像装置の概略構成
２．第１の実施形態（固体撮像装置の第１のデバイス構造例）
３．第２の実施形態（固体撮像装置の第２のデバイス構造例）
４．第３の実施形態（固体撮像装置の第３のデバイス構造例）
５．カメラ

＜１．固体撮像装置の概略構成＞
図１は、本実施形態に係る固体撮像装置の概略構成を示すブロック図である。

本固体撮像装置１は、図１に示すように、センシング部としての画素部２、行方向（Ｙ方向）制御回路３、列方向（Ｘ方向）制御回路４、およびタイミング制御回路５を有する。

画素部２は、後で詳述するように、複数の画素セル２Ａがたとえばマトリクス状（行列状）に配置されて構成される。
本実施形態の画素部２の画素セル２Ａは、裏面（背面）照射で、閾値変調（ＣＭＤ）方式のイメージセンサとして構成されている。
また、画素部２においては、画素配列において、同一行に配列された画素セル２Ａが共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素セル２Ａが共通の列線Ｖ０，Ｖ１，・・・に接続されている。

固体撮像装置１においては、画素部２の信号を順次読み出すために、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行方向（Ｙ方向）制御回路３、そして列アドレスや列走査を制御する列方向（Ｘ方向）制御回路４が配置される。

行方向（Ｙ方向）制御回路３は、タイミング制御回路５のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。

列方向（Ｘ方向）制御回路４は、タイミング制御回路５のタイミング制御パルスを受けて、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理を行う。
ここでの処理には、ＣＤＳ(Correlated Double Sampling)相関二重サンプリング処理やアナログ・デジタル変換処理等を含む。

以下に、本実施形態に係る固体撮像装置の画素部の具体的なデバイス構造について説明する。

＜２．第１の実施形態：固体撮像装置の第１のデバイス構造例＞
図２、図３、および図４は、本第１の実施形態に係る固体撮像装置の画素部の基本構造を示す図である。図２は平面図で、図３は図２におけるＡ−Ａ’線における簡略断面図で、図４は図２におけるＢ−Ｂ’線における簡略断面図である。

固体撮像装置１は、図２から図４に示すように、フォトセンサが埋め込み型で感光性の接合型電界効果トランジスタ（ＪＦＥＴ）構造を有している。
固体撮像装置１は、図３および図４に示すように、半導体基板（以下、単に基板という）１００の第１基板面１０１側に素子が形成され、第２基板面１０２側（裏面側）から光を入射させる構造を有する。
基板１００は、第１導電型、たとえばｎ⁻型のシリコン基板により形成される。
基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板１００の厚さは、固体撮像装置１の種類にもよるが、たとえば可視光用の場合には２〜６μｍであり、近赤外光用では６〜１０μｍとなる。

このように、基板１００は、素子が形成される第１基板面１０１側と光が照射される第２基板面１０２側とを有し、隣接セルと分離された複数の画素セル２Ａが形成されている。
なお、素子分離は、ＳｉＯ_２等の絶縁膜や、ｐｎ接合で素子分離をすることも可能である。

以下に説明する第１から第３の実施形態において、第１導電型はｐ型であり、第２導電型はｎ型である。
ただし、本発明は、第１導電型がｎ型で、第２導電型はｐ型であっても適用可能である。

基板１００には、第２導電型（ｎ型）の電荷蓄積領域（フォトセンサ部）１１０、第１導電型（ｐ型）領域１２０、第２導電型（ｎ型）領域１３０、暗電流ドレイン１４０、およびリセットドレイン１５１を含むリセットトランジスタ１５０が形成されている。
基板１００においては、これらの各領域等は第１基板面１０１側に形成されている。

電荷蓄積領域１１０は、第２基板面１０２側から光が照射され、第２基板面１０２に対向する面１１１側から受光した光に応じて発生する電荷の蓄積機能を有する。
電荷蓄積領域１１０は、基本的に基板１００の厚さ方向の略中央から第１基板面１０１側に向けて所定の厚さになるように、ｎ型不純物イオンを注入して形成されている。
電荷蓄積領域１１０は、一端部の一部領域１１２が第１基板面１０１の表面部に達するように形成されている。この電荷蓄積領域１１０の一部領域１１２は、リセットトランジスタ１５０のソース領域１５２として機能する。

Ｐ型領域１２０は、電荷蓄積領域１１０の第１基板面１０１に対向する側の面１１３側に形成されている。
本第１の実施形態において、Ｐ型領域１２０は、電荷蓄積領域１１０に蓄積された電荷に応じて変化する抵抗を有するチャネル領域として機能する。
このｐ型領域１２０と電荷蓄積領域１１０によりＪＦＥＴ構造１６０の埋め込みフォトセンサ部が形成される。

ｎ型領域１３０は、ｐ型領域１２０の第１基板面１０１側であって、この第１基板面１０１側の表面部に形成されている。
このｎ型領域１３０を有することにより、フォトセンサとしての電荷蓄積領域１１０と一面側の表面暗電流の発生領域とを分離することが可能となっている。
ｎ型領域１３０には、図２および図４に示すように、一面側の表面部で発生する暗電流を掃き捨てる（排出する）ための暗電流ドレイン１４０が形成されている。
暗電流ドレイン１４０は、図２および図４の例では、画素アレイの各列ごとに共通に接続するように、画素部２の周辺部に形成されている。

上述したように、本第１の実施形態においては、ｐ型領域１２０がチャネル領域として機能する。
これに対応して、第１基板面１０１の表面部に形成されたｎ型領域１３０には、チャネル領域の端子取り出し部１２１が形成されている。

リセットトランジスタ１５０は、電荷蓄積領域１１０をリセットするために、基板１００の第１基板面１０１側に形成されている。
リセットトランジスタ１５０は、ソース１５２およびリセットドレイン１５１、ソース１５２およびドレイン１５１間のチャネル形成領域１５３上に形成されるゲート電極１５４を有している。
そして、ソース１５２は、上述したように、電荷蓄積領域１１０の一部領域１１２により形成される。

基板１００の光入射面である第２基板面１０２にｐ^＋層１７０が形成されている。
ｐ^＋層１７０の光入射面側には、たとえば酸化シリコンからなる絶縁膜や保護膜が形成される。そして、保護膜上には、所望の波長領域の光のみを通過させるカラーフィルタが形成される。また、カラーフィルタ上には、入射光を受光部へ集光させるマイクロレンズが形成される。

このように、本実施形態の各画素セル２Ａは、裏面（背面）照射で、閾値変調（ＣＭＤ）方式のイメージセンサとして構成されている。

図５は、本第１の実施形態に係る画素セルの等価回路を示す図である。

画素セル２Ａは、図５に示すように、リセットトランジスタ１５０、ＪＦＥＴ１６０、および選択トランジスタ１８０を有している。
リセットトランジスタ１５０は、ゲートにリセット信号ＲＳＴが供給される。
選択トランジスタ１８０は、ドレインがｐ型領域１２０の端子取り出し部１２１に接続され、ソースが列線Ｖに接続され、ゲートに行選択信号ＳＥＬが供給される。
そして、本第１の実施形態においては、上述したように、画素部２の周辺部に各列ごとに形成されたｎ型領域１３０の暗電流ドレイン１４０が、共有されている。

ここで、上記構成を有する画素セルにおける動作について説明する。

裏面側である第２基板面（裏面）１０２より画素セル内に光を入射させ、画素セル内のｎ型の電荷蓄積領域１１０内で主に光電効果により電荷が発生され、その電荷が蓄積される。
そして、Ｐ型領域１２０が、チャネル領域として機能し、このチャネル領域の電荷蓄積領域１１０に蓄積された電荷に応じて抵抗が変化する。
このように蓄積電荷に応じて変調された信号が、選択信号ＳＥＬで選択された行の選択トランジスタ１８０を介して、列線Ｖに読み出される。
また、リセット時には、リセット信号ＲＳＴがハイレベルでリセットトランジスタ１５０のゲート１５４に供給される。
これにより、電荷蓄積領域１１０とリセットドレイン１５１が接続されて、電荷蓄積領域１１０から電荷が排出される。
そして、ｐ型領域１２０の第１基板面１０１側であって、この第１基板面１０１側の表面部にはｎ型領域１３０が形成されている。このｎ型領域１３０を有することにより、フォトセンサとしての電荷蓄積領域１１０と一面側の表面暗電流の発生領域とが分離される。
そして、一面側の表面部で発生する暗電流が暗電流ドレイン１４０により掃き捨てられる（排出される）。
したがって、本第１の実施形態の固体撮像装置１は、超低暗電流となっている。

＜３．第２の実施形態：固体撮像装置の第２のデバイス構造例＞
図６、図７、および図８は、本第２の実施形態に係る固体撮像装置の画素部の基本構造を示す図である。図６は平面図で、図７は図７におけるＡ−Ａ’線における簡略断面図で、図８は図６におけるＢ−Ｂ’線における簡略断面図である。

本第２の実施形態に係る固体撮像装置１Ａが、第１の実施形態に係る固体撮像装置１と異なる点は、暗電流ドレイン１４０を省略すると共に、リセットドレイン１５１で暗電流ドレインの機能を兼用する構造としたことにある。

この場合、フォトセンサとしての電荷蓄積領域１１０のリセットは、ＪＦＥＴ１７０のチャネル領域であるｐ型領域１２０に正の電圧を印加することでバイポーラ動作によって行う。

＜４．第３の実施形態：固体撮像装置の第２のデバイス構造例＞
図９、図１０、および図１１は、本第３の実施形態に係る固体撮像装置の画素部の基本構造を示す図である。図９は平面図で、図１０は図９におけるＡ−Ａ’線における簡略断面図で、図１１は図９におけるＢ−Ｂ’線における簡略断面図である。

本第３の実施形態に係る固体撮像装置１Ｂが、第１の実施形態に係る固体撮像装置１と異なる点は、ｎ型領域１３０Ｂをチャネル領域として機能させ、ｐ型領域１２０Ｂを電荷蓄積領域１１０とｎ型領域１３０Ｂの分離領域として機能させることにある。
これに対応して、第１基板面１０１の表面部に形成されたｎ型領域１３０Ｂには、チャネル領域の端子取り出し部１３１が形成されている。
リセットドレイン１５１Ｂとリセットバリア１５５が、同一のマスクを用いてセルフアラインで形成される。

この場合、リセットドレイン１５１Ｂは、第１基板面１０１から第２基板面１０２に向かう深さが、電荷蓄積領域１１０の面１１１と略同じあるいは面１１１より深くなるように生成されている。

以上のように、本実施形態によれば、第１基板面１０１側に素子が形成されるｎ型（第１導電型）基板１００を有する。
基板１００には、受光した光に応じて発生する電荷の蓄積機能を有するｎ型（第２導電型）電荷蓄積領域１１０、基板１００内において、電荷蓄積領域１１０の第１基板面１０１側に形成されたｐ（第１導電型）領域１２０Ｂが形成されている。
さらに、基板１００には、ｐ型領域１２０Ｂの第１基板面１０１側であって、この第１基板面１０１側の表面部に形成されたｎ型領域１３０Ｂが形成されている。
ｎ型電荷蓄積領域１１０とｐ型領域１２０Ｂとｎ型領域１３０Ｂにより接合型電界効果トランジスタ（ＪＦＥＴ）１６０が形成されている。
ｐ型領域１２０Ｂとｎ型電荷蓄積領域１１０とｐ＋層１７０により埋め込み型フォトセンサが形成されている。
本第３の実施形態に係る固体撮像装置１Ｂの場合、一面側の表面部で発生する暗電流は、第１基板面１０１の表面部のｎ型領域１３０Ｂに形成されたチャネル領域の端子取り出し部１３１から排出（掃き捨てられる）される。
そして、ＪＦＥＴ構造１６０は、ｎ型領域１３０Ｂが電荷蓄積領域１１０に蓄積された電荷に応じて変化する抵抗を有するチャネル領域として機能する。
したがって、本実施形態によれば、次の効果を得ることができる。

一面側のシリコン表面で発生する暗電流を、一面側の表面部のｎ型領域に形成されたチャネル領域の端子取り出し部から掃き捨てるので、超低暗電流である。
また、本実施形態では、リセットドレインとリセットバリアを、同一のマスクを用いて形成する事で、フォトセンサのリセットをパンチスルー動作によって行う。
リセットドレインが少なくとも隣接画素間で共有されている場合には、さらなる画素の微細化ができる。

また、第１から第３の実施形態において、第１導電型をｐ型、第２導電型をｎ型として説明したが、本発明は、第１導電型がｎ型、第２導電型はｐ型であっても適用可能である。

以上のような特徴を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

＜５．カメラ＞
本カメラシステム２００は、図１２示すように、本実施形態に係る固体撮像装置１（１Ａ，１Ｂ）、が適用可能な撮像デバイス２１０を有する。
カメラシステム２００は、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。
カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号が液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した固体撮像装置１（１Ａ，１Ｂ）を搭載することで、高精度なカメラが実現できる。

本発明は、上記の実施形態の説明に限定されない。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

１，１Ｂ、１Ａ・・・固体撮像装置、２・・・画素部、２Ａ，Ｃｅｌ１１〜Ｃｅｌ６４・・・画素セル、３・・・行方向（Ｙ方向）制御回路、４・・・列方向（Ｘ方向）制御回路、５・・・タイミング制御回路、１００・・・半導体基板、１０１・・・第１基板面、１０２・・・第２基板面、１１０・・・第２導電型電荷蓄積領域、１２０，１２０Ｂ・・・第１導電型領域、１３０，１３０Ｂ・・・第２導電型領域、１４０・・・暗電流ドレイン、１５０・・・リセットトランジスタ、１５１・・・リセットドレイン。

Claims (10)

1. 一面側に素子が形成される第１導電型または第２導電型半導体基板と、
   上記半導体基板に形成され、受光した光に応じて発生する電荷の蓄積機能を有する第２導電型電荷蓄積領域と、
   上記半導体基板内において、上記電荷蓄積領域の上記一面側に形成された第１導電型領域と、
   上記第１導電型領域の上記一面側であって、当該一面側の表面部に形成された第２導電型領域と、
   上記一面側である第１基板面側と対向する第２基板面側の表面部に形成された第１導電型電荷蓄積領域とを有し、
   上記第２導電型電荷蓄積領域と上記第１導電型領域または上記第２導電型電荷蓄積領域と上記第１導電型領域と上記第２導電型領域により接合型電界効果トランジスタ（ＪＦＥＴ）が形成され、
   上記第１導電型領域と上記第２導電型電荷蓄積領域と上記第１導電型電荷蓄積領域により埋め込み型フォトセンサが形成され、
   上記第２導電型領域には、上記一面側の表面部で発生する暗電流を排出するための暗電流ドレインが形成され、
   上記ＪＦＥＴ構造は、
   上記第１導電型領域および上記第２導電型領域の一方が、
   上記第２導電電荷蓄積領域に蓄積された電荷に応じて変化する抵抗を有するチャネル領域として機能する
   固体撮像装置。
2. 上記半導体基板の上記一面側に形成され、上記電荷蓄積領域をリセットするためのリセットトランジスタを含み、
   上記リセットトランジスタは、
   ソースおよびリセットドレイン、当該ソースおよびドレイン間のチャネル形成領域上に形成されるゲート電極を有し、
   上記ソースは、
   上記電荷蓄積領域の一部により形成される
   請求項１記載の固体撮像装置。
3. 上記暗電流ドレインと上記リセットドレインが共通接続されている
   請求項２記載の固体撮像装置。
4. 上記暗電流ドレインが上記リセットドレインの機能を共有し、
   上記電荷蓄積領域のリセットは、
   上記ＪＦＥＴのチャネル領域に正の電圧を印加することでバイポーラ動作によって行う
   請求項３記載の固体撮像装置。
5. 上記第１導電型領域が上記チャネル領域として機能し、
   上記第２導電型領域には、
   上記チャネル領域の端子取り出し部が形成されている
   請求項１から４のいずれか一に記載の固体撮像装置。
6. 上記第２導電型領域が上記チャネル領域として機能し、
   上記第１導電型領域が上記電荷蓄積領域と上記第２導電型領域とを分離する機能を有する
   請求項１または２記載の固体撮像装置。
7. リセットドレインとリセットバリアが、同一のマスクを用いてセルフアラインで形成される
   請求項６記載の固体撮像装置。
8. 上記半導体基板には、上記電荷蓄積領域、上記第１導電型領域、および上記第２導電型領域を含む複数の画素セルが形成され、
   上記暗電流ドレインおよび上記リセットドレインの少なくとも一方が、少なくとも隣接画素セル間で共有されている
   請求項１から７のいずれか一に記載の固体撮像装置。
9. 上記電荷蓄積領域には、
   光が上記半導体基板の上記一面側である第１基板面側と対向する第２基板面側から照射される
   請求項１から８のいずれか一に記載の固体撮像装置。
10. 半導体基板で光を受光する固体撮像装置と、
    上記固体撮像装置の上記半導体基板面に入射光を導く光学系と、
    上記固体撮像装置の出力信号を処理する信号処理回路と
    を有し、
    上記固体撮像装置は、
    一面側に素子が形成される第１導電型または第２導電型半導体基板と、
    上記半導体基板に形成され、受光した光に応じて発生する電荷の蓄積機能を有する第２導電型電荷蓄積領域と、
    上記半導体基板内において、上記電荷蓄積領域の上記一面側に形成された第１導電型領域と、
    上記第１導電型領域の上記一面側であって、当該一面側の表面部に形成された第２導電型領域と、上記一面側である第１基板面側と対向する第２基板面側の表面部に形成された第１導電型電荷蓄積領域とを含み、
    上記第２導電型電荷蓄積領域と上記第１導電型領域または上記第２導電型電荷蓄積領域と上記第１導電型領域と上記第２導電型領域により接合型電界効果トランジスタ（ＪＦＥＴ）が形成され、
    上記第１導電型領域と上記第２導電型電荷蓄積領域と上記第１導電型電荷蓄積領域により埋め込み型フォトセンサが形成され、
    上記第２導電型領域には、
    上記一面側の表面部で発生する暗電流を排出するための暗電流ドレインが形成され、
    上記ＪＦＥＴ構造は、
    上記第１導電型領域および上記第２導電型領域の一方が、
    上記電荷蓄積領域に蓄積された電荷に応じて変化する抵抗を有するチャネル領域として機能する
    カメラ。

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