JP5167693B2 - 固体撮像装置およびカメラ - Google Patents
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本発明は、光電変換素子を有する固体撮像装置およびカメラに関するものである。
固体撮像装置、たとえばＣＣＤイメージセンサやＣＭＯＳイメージセンサでは、受光部である光電変換素子であるフォトダイオード中の結晶欠陥や、受光部とその上の絶縁膜との界面における界面準位が暗電流の発生源となることが知られている。
そのうち、界面準位に起因した暗電流の発生を抑制する手法としては、埋め込み型フォトダイオード構造が有効である。この埋め込み型フォトダイオードは、たとえばｎ型半導体領域を形成し、このｎ型半導体領域の表面すなわち絶縁膜との界面近傍に、暗電流抑制のための浅く不純物濃度の濃いｐ型半導体領域（正孔蓄積領域）を形成して構成される。
その埋め込み型フォトダイオードの作製方法としては、ｐ型不純物となるＢやＢＦ２をイオン注入し、アニール処理して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
その埋め込み型フォトダイオードの作製方法としては、ｐ型不純物となるＢやＢＦ２をイオン注入し、アニール処理して、フォトダイオードを構成するｎ型半導体領域と絶縁膜との界面近傍にｐ型半導体領域を作製することが一般的である。
また、ＣＭＯＳイメージセンサでは、各画素が、フォトダイオードと読み出し、リセット、増幅などの各種のトランジスタを含んで形成される。フォトダイオードにより光電変換された信号は、これらのトランジスタにより処理される。各画素の上部には多層の金属配線を含む配線層が形成される。配線層上には、フォトダイオードに入射する光の波長を規定するカラーフィルタや、フォトダイオードに光を集光するオンチップレンズが形成される。
このようなＣＭＯＳイメージセンサとしては、種々の特徴を有するデバイス構造が提案されている。
具体的には、光電変換素子構造にＣＣＤ的な特徴を採用した電荷変調デバイス（ＣＭＤ：Charge Modulation Device、特許文献１，２，３参照）、バルク電荷変調デバイス（ＢＣＭＤ：Bulk Charge Modulation Device、特許文献４参照）、極大点に蓄積されるフォトホールの電荷量に応じて表面にチャネルが形成され、この表面の電荷量によってソース・ドレイン電流が変化し、その結果信号電荷に応じた読み出しが可能となるフローティングウエル型増幅器（ＦＷＡ：Floating Well Amplifier、特許文献５，６参照）、受光部と信号検出部を分け隣接して配置した閾値変調型イメージセンサ（ＶＭＩＳ：Vth Modulation Image Sensor、特許文献７，８，９，１０参照）等の各種デバイスが提案されている。
具体的には、光電変換素子構造にＣＣＤ的な特徴を採用した電荷変調デバイス（ＣＭＤ：Charge Modulation Device、特許文献１，２，３参照）、バルク電荷変調デバイス（ＢＣＭＤ：Bulk Charge Modulation Device、特許文献４参照）、極大点に蓄積されるフォトホールの電荷量に応じて表面にチャネルが形成され、この表面の電荷量によってソース・ドレイン電流が変化し、その結果信号電荷に応じた読み出しが可能となるフローティングウエル型増幅器（ＦＷＡ：Floating Well Amplifier、特許文献５，６参照）、受光部と信号検出部を分け隣接して配置した閾値変調型イメージセンサ（ＶＭＩＳ：Vth Modulation Image Sensor、特許文献７，８，９，１０参照）等の各種デバイスが提案されている。
これらのＣＭＯＳイメージセンサは、基本的にデバイスの前面側から光を照射する前面照射型の固体撮像装置である。
これに対して、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面（背面）照射型の固体撮像装置が提案されている（特許文献１１参照）。
これに対して、フォトダイオードや各種のトランジスタを形成したシリコン基板の裏側を研磨することにより薄膜化し、基板裏面側から光を入射させて光電変換する裏面（背面）照射型の固体撮像装置が提案されている（特許文献１１参照）。
ところで、上述した前面照射型のＣＭＤやＢＣＭＤ、ＦＷＡ、ＶＭＩＳなどでは、基板をオーバーフローとして利用しているため、裏面（背面）照射が不可能で、かつリセット電圧も高かった。
前面照射型のＣＭＤやＢＣＭＤ、ＦＷＡ、ＶＭＩＳなどでは、受光部は、ピックアップトランジスタの横に配置するため、開口率が低下するという不利益がある。
また、既存のフォトゲート構造では、薄膜ゲートを通して受光するため、青感度が低下するという不利益がある。
前面照射型のＣＭＤやＢＣＭＤ、ＦＷＡ、ＶＭＩＳなどでは、受光部は、ピックアップトランジスタの横に配置するため、開口率が低下するという不利益がある。
また、既存のフォトゲート構造では、薄膜ゲートを通して受光するため、青感度が低下するという不利益がある。
また、ＢＣＭＤのように、前面照射型でｎ−層上にフォトゲート型ＭＯＳ型トランジスタを形成した場合、光照射によるキャリア生成が半導体表面近くで行われるため、半導体−絶縁膜界面に存在するトラップにキャリアが捕獲され、蓄積キャリアがリセット電圧を印加してもすぐには排出されず、デバイス特性に影響を与えるという不利益がある。
また、ＶＭＩＳのように、前面照射型で、受光フォトダイオード領域と信号検出トランジスタを隣接配置するような場合には、受光による生成した電荷の蓄積と変調操作はダイナミックな動作ではなく、時間的に別時間で行われるため、高速信号処理に不利になる。
同様に、前面照射型で、受光フォトダイオード領域と信号検出トランジスタを隣接配置するような場合には、信号検出部の上部に遮光膜を設けるなどの工夫が必要になり、素子製造プロセスが複雑になるなどの不利益がある。
同様に、前面照射型で、受光フォトダイオード領域と信号検出トランジスタを隣接配置するような場合には、信号検出部の上部に遮光膜を設けるなどの工夫が必要になり、素子製造プロセスが複雑になるなどの不利益がある。
また、前面照射型のＢＣＭＤ型イメージセンサでは、フォトゲート電極下のチャネル領域全域が電荷蓄積層となるため、電流電圧特性（ＩＤ−ＶＤＤ）特性が飽和特性にならず、三極管特性になってしまい、ソースフォロワ型で使用する場合、使いづらいという不利益がある。
そして、上記の前面照射型のＣＭＯＳイメージセンサでは、画素の上部の配線により光が遮られて、各画素の感度が低下し、また、これらの配線で反射された光が隣接画素に入射すると、混色等の原因となるという不利益がある。
特許文献１１に開示された裏面照射型の固体撮像装置の場合、正孔蓄積領域は基板の表面側および裏面側に形成されるが、イオン注入による浅く濃いｐ型半導体領域の形成には限界がある。このため、暗電流の抑制のためにｐ型半導体領域の不純物濃度をさらに上げようとすると、ｐ型半導体領域が深くなる。ｐ型半導体領域が深くなると、フォトダイオードのｐｎ接合が転送ゲートから離れるために、転送ゲートによる読出し能カが低下するおそれがある。
本発明は、フォトキャリアの生成、蓄積、電荷読み出し、残留電荷の送出(リセット)という一連の動作を効率的、高速に行い、光の青に対する感度を劣化させず、光によるキャリアのシリコン界面でのトラップ影響を防ぎ、高感度化と画素の微細化を図ることが可能な固体撮像装置およびカメラを提供することにある。
本発明の第１の観点の固体撮像装置は、光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板と、上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、上記第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタとを有する。
本発明の第２の観点の固体撮像装置は、光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板と、上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、上記第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと、を有し、分離されたそれぞれのセル内の第２基板面側の第１導電型導電層中に第２導電型の第１ソース領域が形成され、当該第１ソース領域を囲むように第２導電型の第１ドレイン領域が形成され、上記基板面と平行な方向に、上記第１ドレイン領域のソース側の反対の側は、上記第２導電型分離層と一部重畳するように形成され、上記第１ソース領域および第１ドレイン領域により囲まれる第１ゲート領域が形成され、上記第２導電型分離層内に第１ドレイン領域のソース側と反対側の端から所定の間隔をもって上記第１導電型電極層である第２ドレイン領域が形成され、上記第１ドレイン領域と上記第２ドレイン領域により囲まれる第２導電型領域により第２ゲート領域が形成され、上記第１ソース領域、第１ドレイン領域、第１ゲート領域、第２ドレイン領域、第２ゲート領域が形成される上記基板の第２基板面に絶縁膜が選択的に形成され、上記第２基板面に第１ソース領域、第１ゲート領域、および第１ドレイン領域による上記検出トランジスタが形成され、上記第２ゲート領域、第２ドレイン領域、およびフローティング第１導電型導電層をソースとする上記リセットトランジスタが形成されている。
本発明の第３の観点のカメラは、基板の第１基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、上記固体撮像装置の出力信号を処理する信号処理回路とを有し、上記固体撮像装置は、上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、上記基板の第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと、を含む。
本発明の第４の観点のカメラは、基板の第１基板面側から光を受光する固体撮像装置と、上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、上記固体撮像装置の出力信号を処理する信号処理回路とを有し、上記固体撮像装置は、上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、上記基板の第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと、を有し、分離されたそれぞれのセル内の第２基板面側の第１導電型導電層中に第２導電型の第１ソース領域が形成され、当該第１ソース領域を囲むように第２導電型の第１ドレイン領域が形成され、上記基板面と平行な方向に、上記第１ドレイン領域のソース側の反対の側は、上記第２導電型分離層と一部重畳するように形成され、上記第１ソース領域および第１ドレイン領域により囲まれる第１ゲート領域が形成され、上記第２導電型分離層内に第１ドレイン領域のソース側と反対側の端から所定の間隔をもって上記第１導電型電極層である第２ドレイン領域が形成され、上記第１ドレイン領域と上記第２ドレイン領域により囲まれる第２導電型領域により第２ゲート領域が形成され、上記第１ソース領域、第１ドレイン領域、第１ゲート領域、第２ドレイン領域、第２ゲート領域が形成される上記基板の第２基板面に絶縁膜が選択的に形成され、上記第２基板面に第１ソース領域、第１ゲート領域、および第１ドレイン領域による上記検出トランジスタが形成され、上記第２ゲート領域、第２ドレイン領域、およびフローティング第１導電型導電層をソースとする上記リセットトランジスタが形成されている。
本発明によれば、セル構造の画素に基板裏面より光を照射し、第1導電型の半導体基板上に形成した第２導電型の半導体層に光信号キャリアを蓄積し、トランジスタの閾値変調を行うことで、信号を取り出す。同時に横型オーバーフロー構造（ドレイン、ゲート）を設けることで、混色や飽和電荷量の制御を行う。
本発明によれば、フォトキャリアの生成、蓄積、電荷読み出し、残留電荷の送出(リセット)という一連の動作を効率的、高速に行うことができる。
また、光の青に対する感度を劣化させず、光によるキャリアのシリコン界面でのトラップ影響を防ぎ、高感度化と画素の微細化を図ることができる。
また、光の青に対する感度を劣化させず、光によるキャリアのシリコン界面でのトラップ影響を防ぎ、高感度化と画素の微細化を図ることができる。
以下に、本発明の実施の形態について、図面に関連付けて説明する。
＜第１実施の形態＞
図１は、本実施形態に係る固体撮像装置の概略構成図である。
図１は、本実施形態に係る固体撮像装置の概略構成図である。
本固体撮像装置１は、図１に示すように、センシング部としての画素部２、行方向（Ｙ方向）制御回路３、列方向（Ｘ方向）制御回路４、およびタイミング制御回路５を有する。
画素部２は、後で詳述するように、受光部、リセットトランジスタ等を含む画素２Ａがマトリックス状（行列状）に配置されて構成される。
本実施形態の画素部２は、裏面（背面）照射電荷変調方式ラテラルオーバーフロー型のイメージセンサとして構成されている。そして、本実施形態の各画素２Ａは、フローティングセル構造を有するように形成されている。
そして、画素部２において、画素配列において、同一行に配列された画素が共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素が共通の列線Ｖ０，Ｖ１，・・・に接続されている。
本実施形態の画素部２は、裏面（背面）照射電荷変調方式ラテラルオーバーフロー型のイメージセンサとして構成されている。そして、本実施形態の各画素２Ａは、フローティングセル構造を有するように形成されている。
そして、画素部２において、画素配列において、同一行に配列された画素が共通の行線Ｈ０，Ｈ１，・・・に接続され、同一列に配列された画素が共通の列線Ｖ０，Ｖ１，・・・に接続されている。
また、固体撮像装置１においては、画素部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行方向（Ｙ方向）制御回路３、そして列アドレスや列走査を制御する列方向（Ｘ方向）制御回路４が配置される。
行方向（Ｙ方向）制御回路３は、タイミング制御回路５のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。
列方向（Ｘ方向）制御回路４は、タイミング制御回路５のタイミング制御パルスを受けて、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理（ＣＤＳ（相関二重サンプリング）処理やアナログ・デジタル変換処理等）を行う。
行方向（Ｙ方向）制御回路３は、タイミング制御回路５のタイミング制御パルスを受けて、所定の行線Ｈ０，Ｈ１，・・・を駆動する。
列方向（Ｘ方向）制御回路４は、タイミング制御回路５のタイミング制御パルスを受けて、所定の列線Ｖ０，Ｖ１，・・・に読み出される信号を受けて所定の処理（ＣＤＳ（相関二重サンプリング）処理やアナログ・デジタル変換処理等）を行う。
以下に、本実施形態に係る固体撮像装置の画素部の具体的なデバイス構造について説明する。
図２は、本第１の実施形態に係る固体撮像装置の画素部基本構造を示す簡略断面図である。なお、図２においては２つの画素部を示している。
固体撮像装置１は、図２に示すように、たとえば第１導電型（本実施形態ではｐ型）基板（シリコン基板）１００の第１基板面１０１側（裏面側）から光を入射させ、第２基板面１０２側（前面側）にＭＯＳ型トランジスタ等が形成される素子領域部ＥＡＰを形成した裏面（背面）照射型デバイスとして形成されている。
基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板１００の厚さは、固体撮像装置１の種類にもよるが、たとえば可視光用の場合には２〜６μｍであり、近赤外線用では６〜１０μｍとなる。
基板１００は、裏面から光を入射し得るように、シリコンウェハを薄膜化することにより形成される。基板１００の厚さは、固体撮像装置１の種類にもよるが、たとえば可視光用の場合には２〜６μｍであり、近赤外線用では６〜１０μｍとなる。
画素２Ａは、基板１００には第１基板面１０１側から第２基板面１０２側のトランジスタ形成領域にかけて、第１基板面側から入射した光を受光して光電変換し、電荷を蓄積する機能を有する受光部１１０が形成されている。
より具体的には、受光部１１０は、光電変換が行われるｐ−型領域（導電層）１１１、およびホール蓄積が行われるｐ型領域（導電層）１１２が形成されている。そして、ｐ−型導電層１１１およびｐ型導電層１１２の側壁にはそれらを囲むように第１の導電型（本実施形態ではｐ型）の逆の導電型の第２の導電型であるｎ型分離層（導電層）１１３が形成され、基板１００の光入射面である第１基板面１０１にｎ＋層１１４が形成されている。ｎ型分離層１１３には電極が形成されていない。
このように、各画素２Ａは、ｐ−型導電層１１１およびｐ型導電層１１２は半導体の導電型のｎ型分離層１１３により囲まれてフローティングとなっており、セルとしてはフローティング・セル構造を有している。
しかも、各画素２Ａは、ｎ型分離層１１３、ｎ＋層１１４、およびゲート金属電極などにより電気的にマイクロ遮蔽構造になっている。
より具体的には、受光部１１０は、光電変換が行われるｐ−型領域（導電層）１１１、およびホール蓄積が行われるｐ型領域（導電層）１１２が形成されている。そして、ｐ−型導電層１１１およびｐ型導電層１１２の側壁にはそれらを囲むように第１の導電型（本実施形態ではｐ型）の逆の導電型の第２の導電型であるｎ型分離層（導電層）１１３が形成され、基板１００の光入射面である第１基板面１０１にｎ＋層１１４が形成されている。ｎ型分離層１１３には電極が形成されていない。
このように、各画素２Ａは、ｐ−型導電層１１１およびｐ型導電層１１２は半導体の導電型のｎ型分離層１１３により囲まれてフローティングとなっており、セルとしてはフローティング・セル構造を有している。
しかも、各画素２Ａは、ｎ型分離層１１３、ｎ＋層１１４、およびゲート金属電極などにより電気的にマイクロ遮蔽構造になっている。
このように、本実施形態においては、ｐ−型導電層（領域）１１１およびｐ型導電層（領域）１１２をｎ型分離層１１３で分離してセル構造とし、さらに、分離されたそれぞれのセル内の第２基板面１０２側のｐ型導電層１１２中にｎ＋層からなる第１ソース領域１１５が形成されている。
さらにこの第１ソース領域１１５を囲むようにｎ＋層からなる第１ドレイン領域１１６が形成されている。
基板１００面と平行な方向に、第１ドレイン領域１１６のソース側の反対の側は、ｎ型分離層１１３と一部重畳するように形成され、第１ソース領域１１５および第１ドレイン領域１１６により囲まれる第１ゲート領域１１７が形成されている。
さらに、ｎ型分離層１１３内に第１ドレイン領域１１６のソース側と反対側の端から所定の間隔をもってｐ＋層からなる第２ドレイン領域１１８が形成されている。
第１ドレイン領域１１６と第２ドレイン領域１１８により囲まれるｎ型領域により第２ゲート領域１１９が形成されている。
さらに、第１ソース領域１１５、第１ドレイン領域１１６、第１ゲート領域１１７、第２ドレイン領域１１８、第２ゲート領域１１９が形成される基板１００の第２基板面１０２の表面に所定のプロセスにより酸化シリコン等の絶縁膜１２０が選択的に形成されている。
さらにこの第１ソース領域１１５を囲むようにｎ＋層からなる第１ドレイン領域１１６が形成されている。
基板１００面と平行な方向に、第１ドレイン領域１１６のソース側の反対の側は、ｎ型分離層１１３と一部重畳するように形成され、第１ソース領域１１５および第１ドレイン領域１１６により囲まれる第１ゲート領域１１７が形成されている。
さらに、ｎ型分離層１１３内に第１ドレイン領域１１６のソース側と反対側の端から所定の間隔をもってｐ＋層からなる第２ドレイン領域１１８が形成されている。
第１ドレイン領域１１６と第２ドレイン領域１１８により囲まれるｎ型領域により第２ゲート領域１１９が形成されている。
さらに、第１ソース領域１１５、第１ドレイン領域１１６、第１ゲート領域１１７、第２ドレイン領域１１８、第２ゲート領域１１９が形成される基板１００の第２基板面１０２の表面に所定のプロセスにより酸化シリコン等の絶縁膜１２０が選択的に形成されている。
そして、上述したように、受光部１１０のｐ−型導電層１１１およびｐ型導電層１１２には電極を設けず電気的にフローティングとし、第１ソース領域１１５、第１ドレイン領域１１６、およびｎ型分離層１１３中に形成されたｐ＋層からなる第２ドレイン領域１１８上の絶縁膜１２０の一部を開口して電極部１２１が形成されている。
さらに、第１ゲート領域１１７、すなわち第１ソース領域と第１ドレイン領域間および絶縁膜１２０、並びにオーバーフロー構造のｎ＋領域およびｐ＋領域に挟まれたｎ型領域の第２ゲート領域１１９の絶縁膜１２０上にゲート電極１２２が形成されている。
以上の構成において、第２基板面１０２に第１ソース領域１１５、第１ゲート領域１１７、および第１ドレイン領域１１６による第１の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタという）による検出トランジスタ１２３が形成され、第２ゲート領域１１９、第２ドレイン領域１１８、およびフローティング領域のｐ型導電層（領域）１１２ａをソースとする第２のＭＯＳトランジスタによるリセットトランジスタ１２４が形成されている。
さらに、第１ゲート領域１１７、すなわち第１ソース領域と第１ドレイン領域間および絶縁膜１２０、並びにオーバーフロー構造のｎ＋領域およびｐ＋領域に挟まれたｎ型領域の第２ゲート領域１１９の絶縁膜１２０上にゲート電極１２２が形成されている。
以上の構成において、第２基板面１０２に第１ソース領域１１５、第１ゲート領域１１７、および第１ドレイン領域１１６による第１の絶縁ゲート型電界効果トランジスタ（ＭＯＳトランジスタという）による検出トランジスタ１２３が形成され、第２ゲート領域１１９、第２ドレイン領域１１８、およびフローティング領域のｐ型導電層（領域）１１２ａをソースとする第２のＭＯＳトランジスタによるリセットトランジスタ１２４が形成されている。
なお、図２において、Ｓは検出トランジスタ１２３のソースを、Ｄは検出トランジスタ１２３のドレインを、ＳＥは検出トランジスタ１２３のソース電極を、ＧＥは検出トランジスタ１２３のゲート電極を、ＤＥは検出トランジスタ１２３のドレイン電極を、ＲＧはリセットトランジスタ１２４のゲート電極を、ＲＳはリセットトランジスタ１２４のソース（フローティングｐ型領域）を、ＲＤはリセットトランジスタ１２４のドレイン（ｐ＋の第２のドレイン領域）を、ＨＤはリセットトランジスタ１２４のホールドレイン電極を、それぞれ示している。
また、検出トランジスタ１２３のソース・ドレイン間のゲート領域の電位ウェル内にホールポケットが形成され、ホールが蓄積される。
また、検出トランジスタ１２３の第１ドレイン領域１１６に隣接し、同一面上にｎ型領域を第２ゲート領域１１９とするリセットトランジスタ１２４の第２ドレイン領域１１８が形成され、ラテラルオーバーフロードレイン構造が実現されている。
また、検出トランジスタ１２３の第１ドレイン領域１１６に隣接し、同一面上にｎ型領域を第２ゲート領域１１９とするリセットトランジスタ１２４の第２ドレイン領域１１８が形成され、ラテラルオーバーフロードレイン構造が実現されている。
そして、ｎ＋層１１４の光入射面側には、たとえば酸化シリコンからなる絶縁膜や保護膜１２５が形成されている。そして、保護膜１２５上には、所望の波長領域の光のみを通過させるカラーフィルタ１２６が形成されている。また、カラーフィルタ１２６上には、入射光を受光部１１０へ集光させるマイクロレンズ１２７が形成されている。
本実施形態においては、前述したように、受光部１１０のｐ−型導電層１１１には主として光電変換により電子・ホール対を生成させる機能を受け持たせ、ｎ型分離層１１３には生成した電子を表面のｎ＋の第１ドレイン領域１１６を通じて電極より外部に排出させる機能を、またｐ型導電層１１２には生成したホールを蓄積させる役割を受け持たせている。
フローティング・セル型構造内のｐ−型導電層１１１の不純物濃度は、フォトキャリアが効率的に生成される程度に、ｐ型導電層１１２の不純物濃度よりも希薄にし、かつ光の照射側はフローティング層とは反対の導電型の不純物が高濃度（ｎ＋）にドープされる。
フローティング・セル型構造内のｐ−型導電層１１１の不純物濃度は、フォトキャリアが効率的に生成される程度に、ｐ型導電層１１２の不純物濃度よりも希薄にし、かつ光の照射側はフローティング層とは反対の導電型の不純物が高濃度（ｎ＋）にドープされる。
また、本実施形態においては、第１ソース領域１１５および第１ドレイン領域１１６により囲まれる第１ゲート領域１１７はリング状に形成されている。
すなわち、フローティング領域のｐ型導電層１１２の半導体層の表面にリング形状の第１ゲート領域１１７が形成され、リングの中央部に第１ソース領域１１５が形成され、かつリング状の第１ゲート領域１１７の外側にこれらを囲むように第１ドレイン領域１１６が形成され、各領域に電極が形成されて検出トランジスタ１２３が形成されている。
さらに、検出トランジスタ１２３に隣接して、ドレイン領域と一部重畳するように、ｎ型半導体井戸が形成され、このウェル内にゲート領域が形成されるように、検出トランジスタ１２３のドレイン領域から所定の間隔を隔てて、井戸とは反対の導電型の高濃度不純物領域（ｐ＋）が第２ドレイン領域１１８として形成されている。そして、検出トランジスタ１２３の基板領域の一部（ｐ層）をソース領域とするリセットトランジスタ１２４が形成されている。
そして、検出トランジスタ１２３およびリセットトランジスタ１２４で用いる半導体領域の一部をフォトダイオード領域としても使用する。すなわち、ｐ＋／ｎ／ｐ／ｐ−／ｎ／ｎ＋領域（ｐ＋およびｎ＋領域には電極が設置されている）を利用したｐｎｐｎ型ダイオードとなる。
すなわち、フローティング領域のｐ型導電層１１２の半導体層の表面にリング形状の第１ゲート領域１１７が形成され、リングの中央部に第１ソース領域１１５が形成され、かつリング状の第１ゲート領域１１７の外側にこれらを囲むように第１ドレイン領域１１６が形成され、各領域に電極が形成されて検出トランジスタ１２３が形成されている。
さらに、検出トランジスタ１２３に隣接して、ドレイン領域と一部重畳するように、ｎ型半導体井戸が形成され、このウェル内にゲート領域が形成されるように、検出トランジスタ１２３のドレイン領域から所定の間隔を隔てて、井戸とは反対の導電型の高濃度不純物領域（ｐ＋）が第２ドレイン領域１１８として形成されている。そして、検出トランジスタ１２３の基板領域の一部（ｐ層）をソース領域とするリセットトランジスタ１２４が形成されている。
そして、検出トランジスタ１２３およびリセットトランジスタ１２４で用いる半導体領域の一部をフォトダイオード領域としても使用する。すなわち、ｐ＋／ｎ／ｐ／ｐ−／ｎ／ｎ＋領域（ｐ＋およびｎ＋領域には電極が設置されている）を利用したｐｎｐｎ型ダイオードとなる。
また、固体撮像装置１においては、第２基板面１０２に形成された検出トランジスタ１２３（第１のＭＯＳトランジスタ）のゲートに特に負の電圧を印加しない状態でも、ゲート絶縁膜下のリング状半導体表面近傍に形成される電位により、電位井戸内に光電効果で生じたホールを選択・優先的に集積するホールポケットを持つ。
そして、ホールポケットに集積したホールの電荷量に応じて、検出トランジスタ１２３の第１のソース・ドレイン間のチャネル電子電流が変調されるため、光照射による信号を増幅して検出することが可能であり、光電効果によるフォトキャリアの生成、転送、ホール蓄積、信号検出の過程を連続して短時間に行われ、ダイナミックな信号処理が実現されている。
そして、ホールポケットに集積したホールの電荷量に応じて、検出トランジスタ１２３の第１のソース・ドレイン間のチャネル電子電流が変調されるため、光照射による信号を増幅して検出することが可能であり、光電効果によるフォトキャリアの生成、転送、ホール蓄積、信号検出の過程を連続して短時間に行われ、ダイナミックな信号処理が実現されている。
また、本実施形態においては、リセットトランジスタ１２４を検出トランジスタ１２３の周囲に複数個（２個以上）配置し、各リセットトランジスタ１２４のゲートおよびドレインに所定の極性の電圧を印加することにより、ｐ型井戸内およびホールポケット内に集積したホールを半導体の基板面方向ラテラルに各第２ドレインに排出（オーバーフロー）させ、排出効率の向上が図られている。
ここで、上記構成を有する画素セルにおける動作について説明する。
裏面側である第１基板面（裏面）１０１よりセル内に光を入射させ、セル内のｐ−型導電層１１１内で主に光電効果により電子・ホール対が発生され、生じた電子がセルの壁面を形成するｎ型分離層１１３を通じて外部に排出される。
そして、ホールのみがｐ型導電層１１２に蓄積され、第１のＭＯＳトランジスタとしての検出トランジスタ１２３のソース・ドレイン間のゲート領域半導体表面近傍に形成される電位井戸（ホールポケット）内に蓄積され、検出トランジスタ１２３を通じて、蓄積電荷の信号が増幅されて検出され、第２のＭＯＳトランジスタとしてのリセットトランジスタ１２４を通じて、蓄積電荷が適宜排出され、混色や飽和電荷量の制御が行われる。
そして、ホールのみがｐ型導電層１１２に蓄積され、第１のＭＯＳトランジスタとしての検出トランジスタ１２３のソース・ドレイン間のゲート領域半導体表面近傍に形成される電位井戸（ホールポケット）内に蓄積され、検出トランジスタ１２３を通じて、蓄積電荷の信号が増幅されて検出され、第２のＭＯＳトランジスタとしてのリセットトランジスタ１２４を通じて、蓄積電荷が適宜排出され、混色や飽和電荷量の制御が行われる。
より具体的には、裏面照射により、セル内のｐ−型導電層１１１で光電効果により生成された電子-正孔対のうち、ドレイン電極が接地電位か正の電圧が印加されている場合、電子はｎ型分離層１１３を通じて第１ドレイン領域１１６に排出される。
これに対してホールは、第１のＭＯＳトランジスタ（検出トランジスタ）１２３のゲート電極に負の極性の電圧が印加されている場合、第１のＭＯＳトランジスタである検出トランジスタ１２３のソース・ドレイン間のゲート電極下の半導体表面方向に引き寄せられ、半導体表面近傍に形成される電位井戸内、すなわち、ホールポケットに蓄積される。
この蓄積ホールはソース・ドレイン間のチャネルを流れる電子電流を増加させる方向に変調させるため、閾値電圧は減少することになる。
つまり、蓄積ホールが増せばチャネル閾値電圧は減少し、蓄積ホールが減ればチャネル閾値電圧は増加する。
したがって、第１のＭＯＳトランジスタ（検出トランジスタ）１２３を光照射による信号を増幅して検出するトランジスタとして用いることができる。
これに対してホールは、第１のＭＯＳトランジスタ（検出トランジスタ）１２３のゲート電極に負の極性の電圧が印加されている場合、第１のＭＯＳトランジスタである検出トランジスタ１２３のソース・ドレイン間のゲート電極下の半導体表面方向に引き寄せられ、半導体表面近傍に形成される電位井戸内、すなわち、ホールポケットに蓄積される。
この蓄積ホールはソース・ドレイン間のチャネルを流れる電子電流を増加させる方向に変調させるため、閾値電圧は減少することになる。
つまり、蓄積ホールが増せばチャネル閾値電圧は減少し、蓄積ホールが減ればチャネル閾値電圧は増加する。
したがって、第１のＭＯＳトランジスタ（検出トランジスタ）１２３を光照射による信号を増幅して検出するトランジスタとして用いることができる。
このとき、個々の画素２Ａのｐ−型導電層（領域）１１１およびｐ型導電層（領域）１１２は、側面のｎ型分離層１１３、裏面のｎ＋層１１４、および前面のソース・ドレインを形成するｎ＋層、およびゲート金属電極などにより電気的な遮蔽構造になっており、光電変換により生成した電子電流が側面のｎ型分離層１１３を流れるため、外部からの静電気放電(ESD)のセル内への進入を防止し、内部の蓄積ホール電荷量に変動を与えにくいファラデーケージのような効果をもたらしている。
また、常に新しい光学情報を得るために、検出トランジスタ１２３に蓄積した電荷を一定時間毎に排出させ、蓄積井戸内を空にするリセット動作が必要になる。このリセット動作が、第２のＭＯＳトランジスタにより形成されるリセットトランジスタ１２４で行われる。
リセットトランジスタ１２４のホールドレイン電極ＨＤおよびリセットゲート電極ＲＧに負の電圧が印加され場合、ホールポケットに蓄積されたホール電荷は検出トランジスタ１２３のドレイン領域をオーバーフローして、リセットトランジスタ１２４に形成されたチャネル領域内に流れ込み、リセットトランジスタの第２ドレイン領域１１８を通して、ホールドレイン電極ＨＤより外部に排出される。
リセットトランジスタ１２４のホールドレイン電極ＨＤおよびリセットゲート電極ＲＧに負の電圧が印加され場合、ホールポケットに蓄積されたホール電荷は検出トランジスタ１２３のドレイン領域をオーバーフローして、リセットトランジスタ１２４に形成されたチャネル領域内に流れ込み、リセットトランジスタの第２ドレイン領域１１８を通して、ホールドレイン電極ＨＤより外部に排出される。
また、固体撮像装置１のセンサの半導体層の厚さは〜２μｍ程度であり、光の波長範囲で光電変換の量子効果が十分発揮される程度の厚みになっている。
これに対し、前面照射型の場合、通常、半導体基板の厚みは素子が割れにくい厚み（〜数百μｍ）に保つ必要があり、そのため、素子の基板を通してソース・ドレイン間のリーク電流が無視できず、問題になる場合がある。
これに対して、本実施形態においては、素子の厚みを十分薄くしているため、基板を通してのリーク電流を減らすことができ、この問題も回避している。
これに対し、前面照射型の場合、通常、半導体基板の厚みは素子が割れにくい厚み（〜数百μｍ）に保つ必要があり、そのため、素子の基板を通してソース・ドレイン間のリーク電流が無視できず、問題になる場合がある。
これに対して、本実施形態においては、素子の厚みを十分薄くしているため、基板を通してのリーク電流を減らすことができ、この問題も回避している。
以上、本実施形態に係る固体撮像装置１の構成および機能について説明した。
以下に、本実施形態に係る固体撮像装置１についてさらに詳細に考察する。
以下に、本実施形態に係る固体撮像装置１についてさらに詳細に考察する。
図３（Ａ），（Ｂ）は、前面照射型ＢＭＣＤの場合と本発明による裏面照射型ＢＭＣＤの場合に対して、入射光の波長がトランジスタの配置とどのような関係になるかを示す図である。
図３（Ａ）の前面照射型ＢＭＣＤ１０は、基板前面側に絶縁膜１１、透明電極１２、遮光電極１３等が形成されている。また、１４はラテラルドレイン、１５はゲート絶縁膜、１６はシリコン基板を示している。
図３（Ａ）の前面照射型ＢＭＣＤ１０は、基板前面側に絶縁膜１１、透明電極１２、遮光電極１３等が形成されている。また、１４はラテラルドレイン、１５はゲート絶縁膜、１６はシリコン基板を示している。
図３（Ａ）の前面照射の場合、トランジスタが設置されている側から光が進入するが、その際、ラテラルドレイン領域１４は遮光電極１３で覆われており、それ以外の開口部より絶縁膜１１や透明電極１２、ゲート絶縁膜１５などを透過して、シリコン基板１６内に光が侵入する構造になっている。波長の長い赤色光や近赤外光はシリコンの表面から比較的内部まで入るが、青色光や近紫外光はそれほど深くまで入らない場所で光電変換が行われる。また、波長の短い光は表面の絶縁多層膜を通過する際に、散乱や吸収また層界面での反射などにより、エネルギーの損失を受けやすい。
これに対して、図３（Ｂ）の本発明による裏面照射の場合は、信号検出用の検出トランジスタ１２３が配置されていない側から光が基板（シリコン基板）１００内に侵入する構造になっており、波長の長い光の多くはトランジスタ近傍に到達するが、波長の短い光はごく一部しか到達しない。
入射光の波長も含めて量子効率を最大にするために、ソース・ドレインの拡散層やウエル層をどのようにしたら良いかという点に関しては、種々提案されている。
しかし、シリコン酸化膜（絶縁膜）を通過する光がトランジスタ特性に影響を及ぼす可能性についての議論は少ない。本実施形態では、この点について触れ、定性的ではあるがそのメカニズムある程度明らかにする。
しかし、シリコン酸化膜（絶縁膜）を通過する光がトランジスタ特性に影響を及ぼす可能性についての議論は少ない。本実施形態では、この点について触れ、定性的ではあるがそのメカニズムある程度明らかにする。
図４は、前面照射型の場合で、透明電極／ゲートシリコン酸化膜／シリコン単結晶が形成するエネルギーバンド状態の概略を示す図である。
ゲート酸化膜は製法や処理により性質が著しく相違する場合があり、あまり制御されていない場合には、酸化膜中に電子やホールを捕獲するようなトラップが残存する。図ではシリコン酸化膜の伝導帯の下、２.０ｅＶの位置に電子を捕獲するようなトラップが存在する場合を示している。
シリコン熱酸化膜の場合、バンドギャップは約８.０ｅＶであり、透明電極としてＩＴＯを使用する場合は、仕事関数は約４.３〜４.７ｅＶであるため、熱酸化膜のエネルギーギャップの真ん中より少し下に透明電極のフェルミレベルが位置することになる。
シリコン熱酸化膜の場合、バンドギャップは約８.０ｅＶであり、透明電極としてＩＴＯを使用する場合は、仕事関数は約４.３〜４.７ｅＶであるため、熱酸化膜のエネルギーギャップの真ん中より少し下に透明電極のフェルミレベルが位置することになる。
今、入射光のうちの青色光成分、たとえば波長λ＝４５０ｎｍについて注目してみると、アインシュタインの光量子の式 Ｅ＝ｈνより、 Ｅ＝２.７６ｅＶに相当する。このエネルギーは図示するように、透明電極のフェルミレベルから測った酸化膜中の電子トラップのエネルギーレベルの位置にほぼ等しい。
このとき、シリコン基板に対して透明ゲート電極に比較的大きな負の電圧を印加していると、光電効果により金属表面（透明電極）より飛び出した電子が、酸化膜中に励起してトラップに捕獲される。
トラップに捕獲された電子は電界により再放出され、ホッピング伝導によりシリコン単結晶の伝導帯に流れ込み、ゲート電極とシリコン間を弱い導通状態にし、トランジスタ特性や信号量にバラツキを生じさせる。
本実施形態の裏面照射では、エネルギーの大きな波長の短い光は、トランジスタ領域に到達するまでに殆どシリコン基板内でフォトキャリア生成にそのエネルギーを費やしてしまうので、前面照射のような欠点がないのが、大きな特徴になっている。
このとき、シリコン基板に対して透明ゲート電極に比較的大きな負の電圧を印加していると、光電効果により金属表面（透明電極）より飛び出した電子が、酸化膜中に励起してトラップに捕獲される。
トラップに捕獲された電子は電界により再放出され、ホッピング伝導によりシリコン単結晶の伝導帯に流れ込み、ゲート電極とシリコン間を弱い導通状態にし、トランジスタ特性や信号量にバラツキを生じさせる。
本実施形態の裏面照射では、エネルギーの大きな波長の短い光は、トランジスタ領域に到達するまでに殆どシリコン基板内でフォトキャリア生成にそのエネルギーを費やしてしまうので、前面照射のような欠点がないのが、大きな特徴になっている。
図５は、図２で示される装置の電位状態変化に伴う各領域における半導体基板面と垂直方向の半導体基板内の電子およびホールに対する電位の変化を示す図である。
（i）ホール蓄積（非読み出し状態）
検出トランジスタ（第１のＭＯＳトランジスタ）１２３をソースフォロワにし、ドレインおよびゲートに−２Ｖを印加した場合を示している。ゲート電極下の鎖線Ａ１−Ａ２で示される半導体領域には、太い実線曲線＜１＞で示される電位が形成される。
この場合、ｐ型領域（導電層）１１２よりもｐ−領域（導電層）１１２の方が抵抗値は高いので、電界はｐ−領域に多くかかり、図のような右側で大きくベンドした形状になる。ゲート電極に負の電圧が印加されているため、ゲート領域の半導体表面に、光照射で生じたホールが引き寄せられる。
通常の熱酸化プロセスを経て形成されたゲート酸化膜の場合、ｐ型半導体表面は幾分ｎ型化しており、ゲートに電圧を印加していない状態でも空乏状態であり、チャネル領域が形成されている。この状態で、ゲートに負の電圧を印加すると、ホールは表面に引き寄せられ、ソース・ドレイン間ゲート領域下に形成される電子チャネルの外側に蓄積するようになる。
長い破線Ｂ１−Ｂ２＜２＞はホールドレイン電極ＨＤを形成するｐ＋の第２ドレイン領域１１８、埋め込みｎ型導電層（領域）１１３、ホール蓄積用のｐ型領域（リセットトランジスタ１２４のソースに相当）１１２ａ、キャリア生成用のｐ−型領域１１１を通って形成される電位状態を表し、短い破線Ｃ１−Ｃ２＜３＞は検出トランジスタ１２３のドレインを形成するｎ＋層の第１ドレイン領域１１６、埋め込みｎ型の第２ゲート領域１１９、ｎ型分離層１１３、裏面ｎ＋層１１４を貫いて形成される電位を表している。
検出トランジスタ（第１のＭＯＳトランジスタ）１２３をソースフォロワにし、ドレインおよびゲートに−２Ｖを印加した場合を示している。ゲート電極下の鎖線Ａ１−Ａ２で示される半導体領域には、太い実線曲線＜１＞で示される電位が形成される。
この場合、ｐ型領域（導電層）１１２よりもｐ−領域（導電層）１１２の方が抵抗値は高いので、電界はｐ−領域に多くかかり、図のような右側で大きくベンドした形状になる。ゲート電極に負の電圧が印加されているため、ゲート領域の半導体表面に、光照射で生じたホールが引き寄せられる。
通常の熱酸化プロセスを経て形成されたゲート酸化膜の場合、ｐ型半導体表面は幾分ｎ型化しており、ゲートに電圧を印加していない状態でも空乏状態であり、チャネル領域が形成されている。この状態で、ゲートに負の電圧を印加すると、ホールは表面に引き寄せられ、ソース・ドレイン間ゲート領域下に形成される電子チャネルの外側に蓄積するようになる。
長い破線Ｂ１−Ｂ２＜２＞はホールドレイン電極ＨＤを形成するｐ＋の第２ドレイン領域１１８、埋め込みｎ型導電層（領域）１１３、ホール蓄積用のｐ型領域（リセットトランジスタ１２４のソースに相当）１１２ａ、キャリア生成用のｐ−型領域１１１を通って形成される電位状態を表し、短い破線Ｃ１−Ｃ２＜３＞は検出トランジスタ１２３のドレインを形成するｎ＋層の第１ドレイン領域１１６、埋め込みｎ型の第２ゲート領域１１９、ｎ型分離層１１３、裏面ｎ＋層１１４を貫いて形成される電位を表している。
（ii）ゲート読み出し
検出トランジスタ１２３のゲート電圧を−２Ｖ→０Ｖにすると、蓄積ホールは減少し、ソースからドレインに流れるチャネル電子電流がその分変調され、減少する。この電流変化分を測定すれば、蓄積ホールの電荷変化量が分かる。
検出トランジスタ１２３のゲート電圧を−２Ｖ→０Ｖにすると、蓄積ホールは減少し、ソースからドレインに流れるチャネル電子電流がその分変調され、減少する。この電流変化分を測定すれば、蓄積ホールの電荷変化量が分かる。
（iii）リセット
リセットトランジスタ１２４のソース・ドレイン間をバイアスし、ホールドレイン電極ＨＤとリセットゲート電極ＲＧに負の電圧を印加すると、ｐ型導電層（領域）１１２およびホールポケットに存在するホールはリセットトランジスタ１２４に形成されるｐチャネルを通じて、ホールドレイン電極ＨＤから排出される。
リセットトランジスタ１２４のソース・ドレイン間をバイアスし、ホールドレイン電極ＨＤとリセットゲート電極ＲＧに負の電圧を印加すると、ｐ型導電層（領域）１１２およびホールポケットに存在するホールはリセットトランジスタ１２４に形成されるｐチャネルを通じて、ホールドレイン電極ＨＤから排出される。
図６は、図２の回路構成例を示す図である。
ここでは横方向（Ｘ方向）の２画素（図中の直交座標系のＸ方向二行づつ）および縦方向（Ｙ方向）の２画素分（Ｙ方向二列づつ）を、それぞれ電流ミラー配置にした４画素分が示されている。このような配置にすることにより、配線数をＸ方向、Ｙ方向ともに半分に減らすことができる。
検出トランジスタ１２３のドレインにドレイン信号Ｓ１が供給され、ゲートにゲート信号Ｓｅｌ.１，Ｓｅｌ.２, …行単位で供給され、ソースから信号Ｓｉｇｘ１，Ｓｉｇｘ２，…列ごとに出力される。
また、リセットトランジスタ１２４のゲートにリセットゲート信号ＲＧ１，ＲＧ２，…が行単位で供給され、ドレインにホールドドレイン信号ＨＤ１が複数（図６の場合の４）に共通に供給される。
ここでは横方向（Ｘ方向）の２画素（図中の直交座標系のＸ方向二行づつ）および縦方向（Ｙ方向）の２画素分（Ｙ方向二列づつ）を、それぞれ電流ミラー配置にした４画素分が示されている。このような配置にすることにより、配線数をＸ方向、Ｙ方向ともに半分に減らすことができる。
検出トランジスタ１２３のドレインにドレイン信号Ｓ１が供給され、ゲートにゲート信号Ｓｅｌ.１，Ｓｅｌ.２, …行単位で供給され、ソースから信号Ｓｉｇｘ１，Ｓｉｇｘ２，…列ごとに出力される。
また、リセットトランジスタ１２４のゲートにリセットゲート信号ＲＧ１，ＲＧ２，…が行単位で供給され、ドレインにホールドドレイン信号ＨＤ１が複数（図６の場合の４）に共通に供給される。
図７は、図６の回路を用いた固体撮像装置（イメージセンサ）を駆動させる際のタイミングチャートである。
本発明の実施形態は、ホールポケットを形成し易くするために、リセットした後に検出トランジスタ１２３のチャネル層に電子を注入するプリチャージ動作を行っている。
本発明の実施形態は、ホールポケットを形成し易くするために、リセットした後に検出トランジスタ１２３のチャネル層に電子を注入するプリチャージ動作を行っている。
図８は、図２のトランジスタが配置されている側の第１の配置例を示す図である。
この場合、リング状の第１ゲート領域１１７を持つ検出トランジスタ（第１のＭＯＳトランジスタ）１２３の第１ソース領域１１５を中心に、画素の四隅にリセットトランジスタ（第２のＭＯＳトランジスタ）１２４を配置し、リセット時に蓄積したホールを３方向に素早く抜き取る構造になっている。
図８は、図２のトランジスタが配置されている側の第２の配置例を示す図である。
図８の例は、図７の配置を４５度回転させて配列した構造になっており、一画素の面積を図７の場合よりも大きくして高解像度化を実現させている。
この場合、リセット時に蓄積したホールを３方向に素早く抜き取る構造になっている。
この場合、リセット時に蓄積したホールを３方向に素早く抜き取る構造になっている。
以上説明したように、本第１の実施形態によれば、ｐ−型導電層（領域）１１１およびｐ型導電層（領域）１１２をｎ型分離層１１３で分離してセル構造とし、さらに、分離されたそれぞれのセル内の第２基板面１０２側のｐ型導電層（領域）１１２中にｎ＋層からなる第１ソース領域１１５が形成され、さらにこの第１ソース領域１１５を囲むようにｎ＋層からなる第１ドレイン領域１１６が形成され、基板１００面と平行な方向に、第１ドレイン領域１１６のソース側の反対の側は、ｎ型分離層１１３と一部重畳するように形成され、第１ソース領域１１５および第１ドレイン領域１１６により囲まれる第１ゲート領域１１７が形成され、さらに、ｎ型分離層１１３内に第１ドレイン領域１１６のソース側と反対側の端から所定の間隔をもってｐ＋層からなる第２ドレイン領域１１８が形成され、第１ドレイン領域１１６と第２ドレイン領域１１８により囲まれるｎ型領域により第２ゲート領域１１９が形成され、さらに、第１ソース領域１１５、第１ドレイン領域１１６、第１ゲート領域１１７、第２ドレイン領域１１８、第２ゲート領域１１９が形成される基板１００の第２基板面１０２の表面に所定のプロセスにより酸化シリコン等の絶縁膜１２０が選択的に形成され、第２基板面１０２に第１ソース領域１１５、第１ゲート領域１１７、および第１ドレイン領域１１６による検出トランジスタ１２３が形成され、第２ゲート領域１１９、第２ドレイン領域１１８、およびフローティング領域のｐ型導電層（領域）１１２ａをソースとするリセットトランジスタ１２４が形成されていることから、以下の効果を得ることができる。
裏面照射とラテラルオーバーフロー構造により、前面照射型のように配線や絶縁層の多層表面層での光の吸収、反射による光の損失が少なく、短い波長の光に対して信号量にバラツキを生じさせない、高速高感度のイメージセンサが実現できる。
横型ＯＦＤ（オーバーフロードレイン）構造のため、リセット電圧の低電圧化が可能になる。
また、リングゲートの隙間にリセットトランジスタを配置することにより、効率的なトランジスタ配置が実現され、セルの微細化が可能となる。
裏面照射のため、信号検出面が光照射面から離れており、ホール蓄積部を光遮蔽膜で覆う必要がなく、素子製造の工程数が減る。
フォトキャリアの蓄積部への転送は、特に転送トランジスタを設ける必要がなく、セル内の電位状態を変えるだけで容易に行うことができるため、高速駆動に適している。
また、図２の構造の場合は電極の取出し面が片面で良く、光照射面と反対側に配置できる。
いわゆるセル型体積構造のため、小さな画素面積でより多くの電荷を蓄積することができ、飽和信号量を大きくすることができる。加えて、遮蔽構造のため、静電気放電に対しても強い。
飽和電荷量の変調制御を行うことができる。
横型ＯＦＤ（オーバーフロードレイン）構造のため、リセット電圧の低電圧化が可能になる。
また、リングゲートの隙間にリセットトランジスタを配置することにより、効率的なトランジスタ配置が実現され、セルの微細化が可能となる。
裏面照射のため、信号検出面が光照射面から離れており、ホール蓄積部を光遮蔽膜で覆う必要がなく、素子製造の工程数が減る。
フォトキャリアの蓄積部への転送は、特に転送トランジスタを設ける必要がなく、セル内の電位状態を変えるだけで容易に行うことができるため、高速駆動に適している。
また、図２の構造の場合は電極の取出し面が片面で良く、光照射面と反対側に配置できる。
いわゆるセル型体積構造のため、小さな画素面積でより多くの電荷を蓄積することができ、飽和信号量を大きくすることができる。加えて、遮蔽構造のため、静電気放電に対しても強い。
飽和電荷量の変調制御を行うことができる。
図１０は、本第２の実施形態に係る固体撮像装置の画素部基本構造を示す簡略断面図である。なお、図１０においても２つの画素部を示している。
第２の実施形態に係る固体撮像装置１Ａが第１の実施形態に係る固体撮像装置１（図２）と異なる点は、基板１００の第１基板面１０１のｎ＋層１１４の代わりに、酸化膜などの絶縁膜１２８を介して、ＩＴＯ等の透明電極１２９を配置していることにある。
今、光照射時に透明電極１２９に正の電圧を印加すると、電子が基板表面に引き寄せられ、正の電圧が印加されている間、電子を一時的にピニングすることができるため、メモリとして機能させることも可能になる。
今、光照射時に透明電極１２９に正の電圧を印加すると、電子が基板表面に引き寄せられ、正の電圧が印加されている間、電子を一時的にピニングすることができるため、メモリとして機能させることも可能になる。
図１１は、本第３の実施形態に係る固体撮像装置の画素部基本構造を示す簡略断面図である。なお、図１１においても２つの画素部を示している。
本第３の実施形態に係る固体撮像装置１Ｂが第１の実施形態に係る固体撮像装置１（図２）と異なる点は、ダイナミック信号処理を備えた方法とは異なり、メモリ機能を備え、電子シャッタ機能を発揮させる構造になっていることにある。
すなわち、この固体撮像装置１Ｂは、裏面（背面）検知型電荷変調メモリイメージセンサ（Ｂａｃｋ Ｓｅｎｓｉｎｇ ＆ Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｍｅｍｏｒｙ：Ｂ．Ｓ．Ｃ．Ｍ）として構成されている。
すなわち、この固体撮像装置１Ｂは、裏面（背面）検知型電荷変調メモリイメージセンサ（Ｂａｃｋ Ｓｅｎｓｉｎｇ ＆ Ｃｈａｒｇｅ Ｍｏｄｕｌａｔｉｏｎ Ｍｅｍｏｒｙ：Ｂ．Ｓ．Ｃ．Ｍ）として構成されている。
本固体撮像装置１Ｂにおいては、図１１に示すように、ｐ−型領域を積層させ、ｎ層１３０で基板の法線方向に図中上下二つのｐ−型領域（導電層）１１１−１，１１１−２に分割している。
受光側（第１基板面１０１）側の第１ｐ−型領域１１１−１の側壁に形成されたｎ型分離層１１３−１内の第１基板面１０１側にｐ＋層からなる第３ドレイン領域１３１が形成され、第１基板面１０１の表面側（光入射側）に酸化膜などの絶縁膜１３２を介して、ＩＴＯ等の透明電極によりバックゲート（ＭＧ）１３３が形成されている。また、第３ドレイン領域１３１上が一部開口されてドレイン電極（ＭＤ）１３４が形成されている。
そして、バックゲート１３３、第３ドレイン領域１３１、およびフローティング領域である第１ｐ−型領域１１１−１をソースとする第３のＭＯＳトランジスタ（メモリ（ピニング）トランジスタ）１３５が形成されている。
受光側（第１基板面１０１）側の第１ｐ−型領域１１１−１の側壁に形成されたｎ型分離層１１３−１内の第１基板面１０１側にｐ＋層からなる第３ドレイン領域１３１が形成され、第１基板面１０１の表面側（光入射側）に酸化膜などの絶縁膜１３２を介して、ＩＴＯ等の透明電極によりバックゲート（ＭＧ）１３３が形成されている。また、第３ドレイン領域１３１上が一部開口されてドレイン電極（ＭＤ）１３４が形成されている。
そして、バックゲート１３３、第３ドレイン領域１３１、およびフローティング領域である第１ｐ−型領域１１１−１をソースとする第３のＭＯＳトランジスタ（メモリ（ピニング）トランジスタ）１３５が形成されている。
第３の実施形態に係る固体撮像装置１Ｂにおいては、受光側（第１基板面１０１）側の第１ｐ−型領域１１１−１を含む破線で囲む第１領域２０１にセンシング＆メモリ機能を、中央のｐ−型領域（第２ｐ−型領域）１１１−２を含む破線で囲む第２領域２０２には検出転送機能を、第２基板面１０２側の破線で囲む第３領域２０３は変調および出力ラインの機能をそれぞれ担っている。また、ＥＡＰは素子領域部を示している。
第１領域２０１を除く第２領域２０２および第３領域２０３の構造は、図２の場合と同様の構造を有することから、同様の構造部分の説明はここでは省略する。
この場合、光照射時に透明電極（ＭＧ）１３３に負の電圧を印加すると、フォトホールが基板表面に引き寄せられ、ＭＧに負の電圧が印加されている間、ホールを一時的にピニングすることができる。
第１領域２０１を除く第２領域２０２および第３領域２０３の構造は、図２の場合と同様の構造を有することから、同様の構造部分の説明はここでは省略する。
この場合、光照射時に透明電極（ＭＧ）１３３に負の電圧を印加すると、フォトホールが基板表面に引き寄せられ、ＭＧに負の電圧が印加されている間、ホールを一時的にピニングすることができる。
図１２（Ａ）〜（Ｃ）は、図１１の１画素分を示す図であって、図１２（Ａ）はセンサ面を示す図であり、図１２（Ｂ）は図１２（Ａ）のａ−ａ’線における断面図であり、図１２（Ｃ）はトランジスタの配置を示す図である。
図１２（Ａ）はセンサ側の平面図であり、ｎ型格子状領域の四隅にｐ＋層の第３ドレイン領域１３１が配置されている。
図１２（Ｂ）はリセット状態を表した図で、透明電極のバックゲートＭＧ（１３３）および第３のＭＯＳトランジスタ１３５のドレイン電極ＭＤ（１３４）に負の電圧、第１のＭＯＳトランジスタである検出トランジスタ１２３のドレインＤ（１１６）に正の電圧を印加すると、光照射によりセル内に残存している第１ｐ−型領域１１１−１内のホールおよびホールポケット内に残存しているホールは、太い実線Ｌ１で示されるような経路でドレイン電極ＭＤより排出され、ｎ＋層内およびｎ型分離層１１３内に残存する電子は太い実線Ｌ２で示されるような経路でドレインＤより排出される。
図１２（Ｃ）は信号出力端子などが配置されているトランジスタ面を示し、第１ソース領域１１５を中心にリング状の第１ゲート領域１１７を持つ検出トランジスタ１２３および四隅にリセットトランジスタ１２４のホールドレインが配置された様子が示されている。
図１３（Ａ），（Ｂ）は、本第３の実施形態に係る固体撮像装置を用いたグローバルシャッタの動作を示す概念図である。
グローバルシャッタとは一画面を構成する全画素に対して、部分的に時間遅れを発生させることなく、同時に露光させる方法で、デジタルカメラの場合、大別すると、（１）メカニカルシャッタ（以下、メカシャッタという）と電子シャッタを併用してシャッタ動作を行う方式、（２）電子シャッタのみでシャッタ動作を行う方式とがある。
図１３（Ａ）は電子シャッタとメカシャッタを併用した例、図１３（Ｂ）はメモリを使用した全電子シャッタの場合で、それぞれ1回のシャッタ期間（１ショット）中イメージセンサ内で行われる電気的動作を概念的に表した図である。
図１３（Ａ）の場合、１行ずつ順に１フレーム分のリセット、メカシャッタ（開）、全画素同時露光、メカシャッタ（閉）、ＣＭＯＳセンサ・カラム読み出し方式の場合は１行ずつ順に、カラムのフローティングディフュージョン（フローティングソース）に転送し、１行ずつ１フレーム分読み出して１ショット分の動作を完了する。
全画素を同時に露光させる前のリセット動作は、画素内の残存電荷を一度空にし、必要に応じて電子注入などの操作を行い、全ての画素に対して初期条件を整えるためである。 大部分のＣＭＯＳデジタルカメラはこの方式を採用している。
この場合たとえば、図２の構造を適用させることができる。
全画素を同時に露光させる前のリセット動作は、画素内の残存電荷を一度空にし、必要に応じて電子注入などの操作を行い、全ての画素に対して初期条件を整えるためである。 大部分のＣＭＯＳデジタルカメラはこの方式を採用している。
この場合たとえば、図２の構造を適用させることができる。
図１３（Ｂ）は図１１の構造を用いた全電子シャッタ方式の場合で、全画素同時リセット、全画素露光後、すぐには電荷を転送せず、一度個々の画素のメモリ部に一定時間信号を蓄えた後、それぞれの画素部２の検出トランジスタ１２３のソースに転送し、その後、予め決められた方法により信号を読み出す。
全メモリから信号を読み出す方法は図１３（Ａ）のように１行ずつ読み出しても良いし、あるいは、一画面を複数のブロック領域に分割し、ブロック単位でそれぞれのブロック内の１行ずつ読み出すようにしても良い。たとえば、最初に読み出すブロックを画面中央に決め、周辺のブロックは時間的に後に読み出すようにしても良い。
全メモリから信号を読み出す方法は図１３（Ａ）のように１行ずつ読み出しても良いし、あるいは、一画面を複数のブロック領域に分割し、ブロック単位でそれぞれのブロック内の１行ずつ読み出すようにしても良い。たとえば、最初に読み出すブロックを画面中央に決め、周辺のブロックは時間的に後に読み出すようにしても良い。
図１４は、第３の実施形態に係る固体撮像装置（イメージセンサ）をグローバルシャッタに適用した場合の動作説明図で、各領域における電位の変化を示している。図１４（i）はグローバルリセットの状態、図１４（ii）は露光、すなわち、受光とホール蓄積の状態、図１４（iii）はグローバルセット、すなわち、キャリア転送の状態をそれぞれ表す。
図中、太い実線Ｌ１、太い破線Ｌ２および太い鎖線Ｌ３で表される曲線は、バックゲートＭＧおよびドレイン電極ＭＤに電圧を印加する前後の図１１に示される素子断面のＡ１−Ａ２断面に沿った電位の変化を表し、細い実線Ｌ４および細い破線Ｌ５で表させる曲線は、電圧印加前後のＢ１−Ｂ２断面に沿った電位の変化をそれぞれ表している。実線は電圧印加後の電位を示している。
図中、太い実線Ｌ１、太い破線Ｌ２および太い鎖線Ｌ３で表される曲線は、バックゲートＭＧおよびドレイン電極ＭＤに電圧を印加する前後の図１１に示される素子断面のＡ１−Ａ２断面に沿った電位の変化を表し、細い実線Ｌ４および細い破線Ｌ５で表させる曲線は、電圧印加前後のＢ１−Ｂ２断面に沿った電位の変化をそれぞれ表している。実線は電圧印加後の電位を示している。
（i）グローバルリセット
バックゲートＭＧとドレイン電極ＭＤにたとえば−２０Ｖを印加すると、Ａ１−Ａ２断面に沿った電位は破線の状態から実線の状態に変化し、セル内残存するキャリア（電子およびホール）が排出される。すなわち、第１ｐ−型領域１１１−１内のホールおよびホールポケット内のホールはドレイン電極ＭＤより排出され、ｎ＋層内およびｎ型分離層１１３内の電子はドレインＤ（１１６）より排出される。
バックゲートＭＧとドレイン電極ＭＤにたとえば−２０Ｖを印加すると、Ａ１−Ａ２断面に沿った電位は破線の状態から実線の状態に変化し、セル内残存するキャリア（電子およびホール）が排出される。すなわち、第１ｐ−型領域１１１−１内のホールおよびホールポケット内のホールはドレイン電極ＭＤより排出され、ｎ＋層内およびｎ型分離層１１３内の電子はドレインＤ（１１６）より排出される。
（ii）受光と蓄積(メモリ)
ＭＧ＝３Ｖ、ＭＤ＝０Ｖの状態で受光すると、光電効果により第１ｐ−型領域１１１−１および第２ｐ−型領域１１１−２内にはホールが蓄積すると共に、第１ｐ−型領域１１１−１内のホールの一部はｎ型分離層１１３をオーバーフローして、第２ｐ−型領域１１１−２内に分配され、一方、第１ｐ−型領域１１１−１の上部のｎ＋層１１４に電子が蓄積し、これに接するｐ−層にはホールが蓄積するようになる。すなわち、第１ｐ−型領域１１１−１はメモリセルとして機能する。
ＭＧ＝３Ｖ、ＭＤ＝０Ｖの状態で受光すると、光電効果により第１ｐ−型領域１１１−１および第２ｐ−型領域１１１−２内にはホールが蓄積すると共に、第１ｐ−型領域１１１−１内のホールの一部はｎ型分離層１１３をオーバーフローして、第２ｐ−型領域１１１−２内に分配され、一方、第１ｐ−型領域１１１−１の上部のｎ＋層１１４に電子が蓄積し、これに接するｐ−層にはホールが蓄積するようになる。すなわち、第１ｐ−型領域１１１−１はメモリセルとして機能する。
（iii）グローバルセット（転送）
メモリ状態でＭＧ＝０Ｖ、ＭＤ＝０Ｖにすると、ｎ＋層１１４に電子を保持するための電圧がなくなるため、大部分の電子はホールと再結合し消滅する。
次に、ＭＧ＝＋２０Ｖ，ＭＤ＝Ｈｉ−Ｚ（Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ）にすると、第１ｐ−型領域１１１−１中（第１セル中）のホールは第２ｐ−型領域１１１−２中（第２セル中）に転送され、ホールポケットに蓄積するようになる。
これ以後は、前述した図２に関連付けたプロセスに従い、蓄積電荷量を読み出せば良い。
メモリ状態でＭＧ＝０Ｖ、ＭＤ＝０Ｖにすると、ｎ＋層１１４に電子を保持するための電圧がなくなるため、大部分の電子はホールと再結合し消滅する。
次に、ＭＧ＝＋２０Ｖ，ＭＤ＝Ｈｉ−Ｚ（Ｈｉｇｈ Ｉｍｐｅｄａｎｃｅ）にすると、第１ｐ−型領域１１１−１中（第１セル中）のホールは第２ｐ−型領域１１１−２中（第２セル中）に転送され、ホールポケットに蓄積するようになる。
これ以後は、前述した図２に関連付けたプロセスに従い、蓄積電荷量を読み出せば良い。
図１５は、図１１のデバイス構造を用いた４画素分の回路配置例を示す図である。
この例では、Ｘ方向の２画素（２列）分、Ｙ方向の２画素（２列）分を電流ミラー配置にしている。このような配置にすることにより、配線数をＸ方向、Ｙ方向ともに半分に減らすことができる。
この場合、検出トランジスタ１２３のドレインに電源電圧ＶＤＤが供給され、ゲートにゲート信号Ｓｅｌ.１，Ｓｅｌ.２, …行単位で供給され、ソースから信号Ｓｉｇｘ１，Ｓｉｇｘ２，…列ごとに出力される。
また、リセットトランジスタ１２４のゲートにリセットゲート信号ＲＧ１，ＲＧ２，…が行単位で供給され、ドレインが基準電位ＶＳＳに複数（図６の場合の４）共通に接続される。
また、第３のＭＯＳトランジスタ（メモリ（ピニング）トランジスタ）１３５のドレインにホールドドレイン信号ＶＨＤが供給され、ゲートにバックゲート信号ＶＢＧが供給される。
この場合、検出トランジスタ１２３のドレインに電源電圧ＶＤＤが供給され、ゲートにゲート信号Ｓｅｌ.１，Ｓｅｌ.２, …行単位で供給され、ソースから信号Ｓｉｇｘ１，Ｓｉｇｘ２，…列ごとに出力される。
また、リセットトランジスタ１２４のゲートにリセットゲート信号ＲＧ１，ＲＧ２，…が行単位で供給され、ドレインが基準電位ＶＳＳに複数（図６の場合の４）共通に接続される。
また、第３のＭＯＳトランジスタ（メモリ（ピニング）トランジスタ）１３５のドレインにホールドドレイン信号ＶＨＤが供給され、ゲートにバックゲート信号ＶＢＧが供給される。
図１６は、図１１および図１５の構成を適用したグローバルシャッタ動作時のタイミングチャートの例を示す図である。
図１６において、ＨＳＣＡＮはカラム水平走査期間（１フレーム分）を示し、１ショット期間にバックゲートＭＧへのバックゲート信号ＶＢＧおよびドレイン電極へのホールドドレイン信号ＶＨＤが印加される。
そして、１ショット期間の終了時にバックゲート信号ＶＢＧがローレベルから２０Ｖのハイレベルに切り替えられ、バックゲート信号ＶＢＧがハイレベルに切り替わるタイミングで信号ＶＨＤがＨｉ−Ｚ（ハイインピーダンス）とされる。
そして、１ショット期間の終了時にバックゲート信号ＶＢＧがローレベルから２０Ｖのハイレベルに切り替えられ、バックゲート信号ＶＢＧがハイレベルに切り替わるタイミングで信号ＶＨＤがＨｉ−Ｚ（ハイインピーダンス）とされる。
図１７は、図１１および図１５の構成を適用したグローバルシャッタ駆動の駆動回路の例を示す図である。
行方向（Ｙ方向）制御回路３は、図１７に示すように、インバータ３１，３２を含み、インバータ３１にはタイミング制御回路５から信号ＸＶＢＧ（Ｘは反転を示す）が供給され、インバータ３２にタイミング制御回路５から信号ＸＶＨＤが供給され、インバータ３２はタイミング制御回路５により出力をＨｉ−Ｚにするように制御される。
また、図１８は、全画素を同時にリセットする場合の説明図で、各行の画素内のリセットトランジスタ１２４のゲートはそれぞれのＸライン毎に並列接続され、各Ｘラインにはタイミング制御回路５により、行方向（Ｙ方向）制御回路３を通して、リセットパルスが同タイミングで印加される様子が示されている。
以上説明したように、本第３の実施形態によれば、ｎ型分離層１１３で分離された個々のセル内のｐ−型領域１１１を、さらにｎ層１３０で基板の法線方向（層の積層方向）に二つに分割して第１ｐ−型領域１１１−１および第２ｐ−型領域１１１−２が形成され、個々のセル内の第１基板面１０１側が内側に選択的に形成されたｐ＋領域１３１を持つｎ型分離層１１３で分割されたｎ＋層１１４Ｂを持ち、第１基板面１０１側のｐ＋領域１３１に電極を設け、第１基板面１０１側の第１ｐ−型領域１１１−１を含む第１領域２０１を電荷生成および電荷保持領域として機能させ、第２基板面１０２側の第２ｐ−型領域１１２を含む第２領域２０２（ｐ型領域）を検出領域として機能させていることから、上述した第１の実施形態の効果に加えて、メカシャッタなしの全電子シャッタ方式のグローバルシャッタが実現できる。
また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスの適用も可能である。
また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）プロセスの適用も可能である。
図１９は、本第４の実施形態に係る固体撮像装置の画素部基本構造を示す簡略断面図である。なお、図１９においても２つの画素部を示している。
第４の実施形態に係る固体撮像装置１Ｃが第３の実施形態に係る固体撮像装置１Ｂ（図１１）と異なる点は、基板１００の第１基板面１０１のｎ＋層１１４Ｂの代わりに、酸化膜などの絶縁膜１３６を介して、ＩＴＯ等の透明電極１３７を配置していることにある。
今、光照射時に透明電極（ＭＧ）１３７に負の電圧を印加すると、フォトホールが基板表面に引き寄せられ、ＭＧに負の電圧が印加されている間、ホールを一時的にピニングすることができる。
今、光照射時に透明電極（ＭＧ）１３７に負の電圧を印加すると、フォトホールが基板表面に引き寄せられ、ＭＧに負の電圧が印加されている間、ホールを一時的にピニングすることができる。
なお、以上説明した実施形態においては、ＣＭＤ構造について説明した。
第３および第４の実施形態のメモリ機能付きの固体撮像装置において、各層の導電型をｐ型とｎ型とで入れ替え作製することにより、本発明は、浮遊拡散層（フローティングディフュージョン）ＦＤを含むホール蓄積型フォトダイオード（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｅ Ｄｉｏｄｅ：ＨＡＤ）構造の相補型センサデバイスにも適用することが可能である。
第３および第４の実施形態のメモリ機能付きの固体撮像装置において、各層の導電型をｐ型とｎ型とで入れ替え作製することにより、本発明は、浮遊拡散層（フローティングディフュージョン）ＦＤを含むホール蓄積型フォトダイオード（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｅ Ｄｉｏｄｅ：ＨＡＤ）構造の相補型センサデバイスにも適用することが可能である。
図２０は、本第５の実施形態に係る固体撮像装置の画素部基本構造を示す簡略断面図である。なお、図２０においても２つの画素部を示している。
第５の実施形態に係る固体撮像装置１Ｄが第３の実施形態に係る固体撮像装置１Ｂ（図１１）と異なる点は、相補型センサ構造にした場合で、フォトキャリアのうち、第１蓄積電荷として電子を利用し、第２蓄積電荷としてホールを利用するように構成したことにある。
図１１および図１９の構成とは半導体の導電型が逆構成で、素子領域部ＥＡＰに第１基板面１０１にｐ＋層１３８を備え、第２領域２０２Ｄ内にＨＡＤセンサ（太い破線領域）１４０が配置されている。
この場合、信号電荷は電子であり、リセットゲート電極ＲＧに正の電圧を印加することにより、フローティングディフュージョン（ＦＤ）１４１に電子電荷を抜き取り、信号電荷を読み出すことを可能にしている。
また、ホールの場合は、第２領域２０２Ｄの延設部としてのｐ型層（ウェル）１４２内に検出トランジスタとして形成されたソース１４３とドレイン１４４間のゲート１４５下の半導体表面近傍に形成される電位内に蓄積され、ソース−ドレイン（Ｓ−Ｄ）間を流れる変調電流により、信号検出を行うことも可能にしている。
この場合、信号電荷は電子であり、リセットゲート電極ＲＧに正の電圧を印加することにより、フローティングディフュージョン（ＦＤ）１４１に電子電荷を抜き取り、信号電荷を読み出すことを可能にしている。
また、ホールの場合は、第２領域２０２Ｄの延設部としてのｐ型層（ウェル）１４２内に検出トランジスタとして形成されたソース１４３とドレイン１４４間のゲート１４５下の半導体表面近傍に形成される電位内に蓄積され、ソース−ドレイン（Ｓ−Ｄ）間を流れる変調電流により、信号検出を行うことも可能にしている。
図２１は、本第６の実施形態に係る固体撮像装置の画素部基本構造を示す簡略断面図である。なお、図２１においても２つの画素部を示している。
第６の実施形態に係る固体撮像装置１Ｅが第５の実施形態に係る固体撮像装置１Ｄ（図２０）と異なる点は、第１基板面１０１のｐ＋層１３８の代わりに、絶縁膜１４６を介して透明電極１４７を配置した構成したことにある。
この場合、光照射時に透明電極１４７に正の電圧を印加すると、光電効果で生じた電子が第１基板面１０１側の表面に引き寄せられ、バックゲートＭＧに正の電圧が印加されている間、電子を一時的にピニングすることができる。
さらに第２領域２０２Ｄ内にＨＡＤセンサ（太い破線領域）１４０を配置した構造になっているため、図２０の場合と同様にフローティングディフュージョン（ＦＤ）１４１から信号電荷を読み取ることができる。
また、ホールの場合は、図２０の場合と同様に第２領域２０２Ｄのｐ型ウエル１４２内に形成されたソース１４３とドレイン１４４間のゲート１４５下の半導体表面近傍に形成される電位内に蓄積され、ソース−ドレイン（Ｓ−Ｄ）間を流れる変調電流により、信号検出を行うことも可能にしている。
さらに第２領域２０２Ｄ内にＨＡＤセンサ（太い破線領域）１４０を配置した構造になっているため、図２０の場合と同様にフローティングディフュージョン（ＦＤ）１４１から信号電荷を読み取ることができる。
また、ホールの場合は、図２０の場合と同様に第２領域２０２Ｄのｐ型ウエル１４２内に形成されたソース１４３とドレイン１４４間のゲート１４５下の半導体表面近傍に形成される電位内に蓄積され、ソース−ドレイン（Ｓ−Ｄ）間を流れる変調電流により、信号検出を行うことも可能にしている。
なお、たとえば図１０、図１９、図２１の第１基板面１０１側に形成される絶縁膜としては、負の固定電荷を有する膜、たとえば少なくとも一部が結晶化した絶縁膜を適用することができる。
この少なくとも一部が結晶化した絶縁膜としては、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイド等の元素の酸化物絶縁膜であり、膜中に少なくとも一部が結晶化した領域を有するものである。
この少なくとも一部が結晶化した絶縁膜としては、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、ランタノイド等の元素の酸化物絶縁膜であり、膜中に少なくとも一部が結晶化した領域を有するものである。
この少なくとも一部が結晶化した絶縁膜の膜厚としては、３ｎｍ以上、１００ｎｍ以下とすることができる。膜厚が３ｎｍより薄いと、結晶化し難くい。膜厚の上限は実用上１００ｎｍ程度でよく、それより厚くする必要はない。透過率など光学的には、数１０ｎｍ程度の膜厚が最適である。
上記結晶化した絶縁膜と受光部１１０の受光面との界面には所要の薄い膜厚の絶縁膜、本例では酸化シリコン膜が形成される。結晶化した絶縁膜の酸化ハフニウム膜は、所要の温度による結晶化アニールで、膜中に負の電荷が形成される。この結晶化した絶縁膜は、受光部１１０の受光面のポテンシャルを制御するポテンシャル制御機能を有する。
結晶化した絶縁膜、たとえば酸化ハフニウム膜の場合は前述したように屈折率が２．０程度でおり、その上の絶縁膜（酸化シリコン膜）は屈折率が１．４５程度である。したがって、結晶化した絶縁膜（酸化ハフニウム膜）と絶縁膜（酸化シリコン膜）により反射防止膜が形成される。
このように、受光部１１０の受光面上に負の固定電荷を有する膜、たとえば少なくとも一部が結晶化した絶縁膜を形成することにより、フォトダイオードの表面を正孔蓄積状態とさせることができる。これにより、界面準位に起因した暗電流成分を抑制することができる。また、正孔蓄積層を形成するためのイオン注入およびアニールを施すこともなく、もしくは低濃度のドーズ量であってもフォトダイオード表面を正孔蓄積状態にすることができ、界面準位に起因の暗電流を抑制することができる。さらに、負の固定電荷を有する膜、たとえば結晶化した絶縁膜（たとえば酸化ハフニウム膜）とその上の絶縁膜（酸化シリコン膜）により反射防止膜が形成され、低暗電流かつ高感度を実現できる。
以上のような特徴を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図２２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図２２に示すように、本実施形態に係る固体撮像装置１、１Ａ〜１Ｅが適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像装置１、１Ａ〜１Ｅを搭載することで、高精度なカメラが実現できる。
本発明は、上記の実施形態の説明に限定されない。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
たとえば、本実施形態で挙げた数値や材料は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
１，１Ａ〜１Ｅ・・・固体撮像装置、２・・・画素部、３・・・行方向（Ｙ方向）制御回路、４・・・列方向（Ｘ方向）制御回路、５・・・タイミング制御回路、１００・・・基板、１０１・・・第１基板面、１０２・・・第２基板面、１１０・・・受光部、１１１・・・ｐ−型領域（導電層）、１１１−１・・・第１ｐ−型領域、１１１−２・・・第２ｐ−型領域、１１２・・・ｐ型領域（導電層）、１１１Ｄ−１・・・第１ｎ−型領域、１１１Ｄ−２・・・第２ｎ−型領域、１１２Ｄ・・・ｎ型領域（導電層）、１１３・・・ｎ型分離層、１１４・・・ｎ＋層、１１５・・・第１ソース領域、１１６・・・第１ドレイン領域、１１７・・・第１ゲート領域、１１８・・・第２ドレイン領域、１１９・・・ｎ領域、１２０・・・絶縁膜、１２１・・・電極部、１２２・・・ゲート電極、１２３・・・検出トランジスタ（第１のトランジスタ）、１２４・・・リセットトランジスタ（第２のトランジスタ）、１２６・・・カラーフィルタ、１２７・・・マイクロレンズ、１３５・・・メモリ（ピニング）トランジスタ（第３のトランジスタ）、１４０・・・ＨＡＤセンサ、１４１・・・フローティングディフュージョン（ＦＤ）、１４２・・・ｐ型ウエル、１４３・・・ソース、１４４・・・ドレイン、１４５・・・ゲート、ＥＡＰ・・・素子領域部。
Claims (21)
- 光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板と、
上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、
上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、
上記第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、
上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと
を有する固体撮像装置。 - 上記受光部は、
上記第１基板面側に形成され、光が入射され、光電変換により電荷を生成させる第１の第１導電型導電層と、
上記第１導電型導電層より上記第２基板面側に形成され、上記第１導電型導電層により生成された電荷を蓄積する第２の第１導電型導電層と、を含む
請求項１記載の固体撮像装置。 - 上記第１の第１導電型導電層の不純物濃度は上記第２の第１導電型導電層の不純物濃度より低い
請求項２記載の固体撮像装置。 - 上記第１基板面に不純物濃度が上記第２導電型分離層より高いピニング機能を有する第２導電型層が形成されている
請求項１記載の固体撮像装置。 - 上記第１基板面の光入射側にピニング機能を発現させるためのバイアス電圧が印加される透明電極が形成されている
請求項１記載の固体撮像装置。 - 上記第２導電型分離層は、
セル分離機能と、上記受光部の第１導電型導電層で生成された電荷のうち不要な電荷を上記検出トランジスタの当該第２導電型分離層に隣接する第２導電型電極層を通して排出させる機能と、を有する
請求項１から５のいずれか一に記載の固体撮像装置。 - 上記第２導電型層で分離されたセル内の上記第１の第１導電型導電層を第２導電型層で上記基板の法線方向に二つに分割して第１領域および第２領域が形成され、
上記第１領域に隣接する上記基板面に平行な方向に隣接する上記第２導電型分離層内に第２の第１導電型電極層が形成され、
上記第１基板面の光入射側にピニング機能を発現させるためのバイアス電圧が印加される透明電極が形成され、
上記第２の第１導電型電極層と、上記受光部の第１領域と当該第２の第１導電型電極層との間の上記第２導電型分離層と、上記受光部の第１領域とを含むメモリトランジスタが形成されている
請求項１記載の固体撮像装置。 - 上記第１領域が電荷生成および電荷保持領域として機能し、
上記第２領域が検出領域として機能する
請求項７記載の固体撮像装置。 - 光が照射される第１基板面側と素子が形成される第２基板面側とを有する基板と、
上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、
上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、
上記第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、
上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと、を有し、
分離されたそれぞれのセル内の第２基板面側の第１導電型導電層中に第２導電型の第１ソース領域が形成され、当該第１ソース領域を囲むように第２導電型の第１ドレイン領域が形成され、
上記基板面と平行な方向に、上記第１ドレイン領域のソース側の反対の側は、上記第２導電型分離層と一部重畳するように形成され、
上記第１ソース領域および第１ドレイン領域により囲まれる第１ゲート領域が形成され、
上記第２導電型分離層内に第１ドレイン領域のソース側と反対側の端から所定の間隔をもって上記第１導電型電極層である第２ドレイン領域が形成され、上記第１ドレイン領域と上記第２ドレイン領域により囲まれる第２導電型領域により第２ゲート領域が形成され、
上記第１ソース領域、第１ドレイン領域、第１ゲート領域、第２ドレイン領域、第２ゲート領域が形成される上記基板の第２基板面に絶縁膜が選択的に形成され、
上記第２基板面に第１ソース領域、第１ゲート領域、および第１ドレイン領域による上記検出トランジスタが形成され、上記第２ゲート領域、第２ドレイン領域、およびフローティング第１導電型導電層をソースとする上記リセットトランジスタが形成されている
固体撮像装置。 - 上記受光部は、
上記第１基板面側に形成され、光が入射され、光電変換により電荷を生成させる第１の第１導電型導電層と、
上記第１導電型導電層より上記第２基板面側に形成され、上記第１導電型導電層により生成された電荷を蓄積する第２の第１導電型導電層と、を含む
請求項９記載の固体撮像装置。 - 上記第１の第１導電型導電層の不純物濃度は上記第２の第１導電型導電層の不純物濃度より低い
請求項１０記載の固体撮像装置。 - 上記第１ソース領域および第１ドレイン領域により囲まれる第１ゲート領域はリング形状である
請求項９記載の固体撮像装置。 - 上記第２導電型分離層は、
セル分離機能と、上記受光部の第１導電型導電層で生成された電荷のうち不要な電荷を上記検出トランジスタの当該第２導電型分離層に隣接する第１ドレイン領域を通して排出させる機能と、を有する
請求項９記載の固体撮像装置。 - 上記第２基板面に形成された上記検出トランジスタのゲートに負の電圧を印加しない状態でも、ゲート絶縁膜直下のリング状半導体表面近傍に形成される電位により、電位井戸内に光電効果で生じたホールを選択的に集積するホールポケットを有する
請求項１２記載の固体撮像装置。 - 上記検出トランジスタは、
ホールポケットに集積したホールの電荷量に応じて上記第１ソース領域と上記第１ドレイン領域間のチャネル電子電流が変調され、光照射による信号を増幅して検出する機能を有する
請求項１３記載の固体撮像装置。 - 上記リセットトランジスタは、
上記検出トランジスタの周囲に複数個配置され、
上記第２ゲートおよび第２ドレインに所定の極性の電圧を印加することにより、第１導電型井戸内およびホールポケット内に集積したホールを半導体の基板面方向ラテラルに各第２ドレインに排出させる
請求項１５記載の固体撮像装置。 - 上記第２導電型層で分離されたセル内の上記第１の第１導電型導電層を第２導電型層で上記基板の法線方向に二つに分割して第１領域および第２領域が形成され、
上記第１領域に隣接する上記基板面に平行な方向に隣接する上記第２導電型分離層内に第２の第１導電型電極層である第３ドレイン領域が形成され、
上記第１基板面の光入射側にピニング機能を発現させるためのバイアス電圧が印加される透明電極が形成され、
上記第３ドレイン領域と、上記受光部の第１領域と当該第３ドレイン領域との間の上記第２導電型分離層と、上記受光部の第１領域とを含むメモリトランジスタが形成されている
請求項９記載の固体撮像装置。 - 上記第１基板面に不純物濃度が上記第２導電型分離層より高いピニング機能を有する第２導電型層が形成されている
請求項９記載の固体撮像装置。 - 上記第１基板面の光入射側にピニング機能を発現させるためのバイアス電圧が印加される透明電極が形成されている
請求項９記載の固体撮像装置。 - 基板の第１基板面側から光を受光する固体撮像装置と、
上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、
上記固体撮像装置の出力信号を処理する信号処理回路と
を有し、
上記固体撮像装置は、
上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、
上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、
上記基板の第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、
上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと、を含む
カメラ。 - 基板の第１基板面側から光を受光する固体撮像装置と、
上記固体撮像装置の上記第１基板面側に入射光を導く光学系と、
上記固体撮像装置の出力信号を処理する信号処理回路と
を有し、
上記固体撮像装置は、
上記基板に形成され第１導電型導電層を含み、上記第１基板面側からの光を受光し、受光した光の光電変換機能および電荷蓄積機能を有する受光部と、
上記受光部の第１導電型導電層の側部に形成された第２導電型分離層と、
上記基板の第２基板面側の上記第１導電型導電層内に形成された第２導電型電極層を含み、上記受光部における蓄積電荷を検出し、閾値変調機能を有する検出トランジスタと、
上記検出トランジスタの形成領域に基板面に平行な方向に隣接する上記第２導電型分離層内に形成された第１導電型電極層と、上記検出トランジスタの上記第２導電型分離層に隣接する第２導電型電極層との間の当該第２導電型分離層と、上記受光部の第１導電型導電層とを含むリセットトランジスタと、を有し、
分離されたそれぞれのセル内の第２基板面側の第１導電型導電層中に第２導電型の第１ソース領域が形成され、当該第１ソース領域を囲むように第２導電型の第１ドレイン領域が形成され、
上記基板面と平行な方向に、上記第１ドレイン領域のソース側の反対の側は、上記第２導電型分離層と一部重畳するように形成され、
上記第１ソース領域および第１ドレイン領域により囲まれる第１ゲート領域が形成され、
上記第２導電型分離層内に第１ドレイン領域のソース側と反対側の端から所定の間隔をもって上記第１導電型電極層である第２ドレイン領域が形成され、上記第１ドレイン領域と上記第２ドレイン領域により囲まれる第２導電型領域により第２ゲート領域が形成され、
上記第１ソース領域、第１ドレイン領域、第１ゲート領域、第２ドレイン領域、第２ゲート領域が形成される上記基板の第２基板面に絶縁膜が選択的に形成され、
上記第２基板面に第１ソース領域、第１ゲート領域、および第１ドレイン領域による上記検出トランジスタが形成され、上記第２ゲート領域、第２ドレイン領域、およびフローティング第１導電型導電層をソースとする上記リセットトランジスタが形成されている
カメラ。
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