JP2011216672A - 固体撮像装置、固体撮像装置の製造方法、および電子機器 - Google Patents

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Abstract

【課題】高画質な画像を取得する。
【解決手段】単位画素１２０Ｃは、入射光量に応じた電荷を発生して内部に蓄積するフォトダイオード１２１と、フォトダイオード１２１によって変換された電荷を読み出されるまで保持するメモリ部１２３と、フォトダイオード１２１に蓄積された全ての電荷をメモリ部１２３に転送する完全転送経路１５０、および、露光期間中においてフォトダイオード１２１で発生した所定電荷量を超える電荷だけをメモリ部１２３に転送する中間転送経路１４０を有する第１転送ゲート１２２とを備え、完全転送経路１５０と中間転送経路１４０とが異なる領域に形成される。本発明は、例えば、固体撮像素子に適用できる。
【選択図】図１５

Description

本発明は、固体撮像装置、固体撮像装置の製造方法、および電子機器に関し、特に、高画質な画像を取得することができるようにした固体撮像装置、固体撮像装置の製造方法、および電子機器に関する。
従来、固体撮像装置は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置などの電子機器において、様々な用途に供されている。固体撮像装置には、画素ごとに増幅素子を備えたAPS（Active Pixel Sensor）があり、光電変換素子であるフォトダイオードに蓄積された信号電荷を、MOS（Metal Oxide Semiconductor）トランジスタ介して読み出すCMOS（complementary MOS）イメージセンサが広く利用されている。
CMOSイメージセンサでは、一般的に、フォトダイオードに蓄積された信号電荷を読み出す読み出し動作が画素アレイの行ごとに実行され、読み出し動作が終了した画素は、その終了時点から、再度、信号電荷の蓄積を開始する。このように画素アレイの行ごとに読み出し動作を行うことにより、CMOSイメージセンサにおいては、全ての画素において信号電荷の蓄積期間を一致させることができず、被写体が動いている場合などに撮像画像に歪が生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写ることになる。
このような像に歪みが生じることを回避するために、各画素の露光期間が同一となるようなCMOSイメージセンサの全画素同時電子シャッタが開発されている。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。グローバル露光を実現する方式としては、機械的な方式と電気的な方式とがある。
例えば、機械的な方式では、CMOSイメージセンサの前面を遮光する開閉可能なメカニカルシャッタ（遮光手段）が利用される。即ち、メカニカルシャッタを開放して全画素同時に露光を開始し、露光期間終了時点で、メカニカルシャッタを閉鎖して全画素同時に遮光することで、フォトダイオードで光電荷が発生する期間が全画素で一致する。
また、電気的な方式では、フォトダイオードの蓄積電荷を空にする電荷排出動作を全画素同時に実行して露光を開始する。そして、露光期間終了時点で、転送ゲートを全画素同時に駆動して蓄積された光電荷を全て浮遊拡散層（容量）に転送し、転送ゲートを閉じることで、フォトダイオードで光電荷が発生する期間が全画素で一致する。
しかしながら、電気的な方式では、全画素同時に浮遊拡散層へ電荷が転送されることに伴って、ノイズを除去することが困難になり、画質が劣化することがあった。このような画質の劣化を抑制するために、メモリ部を有する画素構造が提案されている。
メモリ部を有する画素構造では、フォトダイオードの蓄積電荷を空にする電荷排出動作を全画素同時に実行して露光を開始し、露光期間終了時点で、転送ゲートを全画素同時に駆動して蓄積された光電荷を全てメモリ部に転送して保持する。そして、浮遊拡散層をリセットした後に、メモリ保持部の保持電荷を浮遊拡散層に転送して信号レベルの読み出しが行われる。
このように、浮遊拡散層とは別に、フォトダイオードで蓄積した電荷を一時的に保持するメモリ部を有する画素構造により、ノイズを低減させることができる。しかしながら、メモリ部を画素内に追加することから、必然的にフォトダイオードの面積が小さくなり、フォトダイオードに蓄積可能な最大の電荷量（最大電荷量）が減少してしまうことになる。
そこで、本願出願人は、フォトダイオードの最大電荷量が減少することを回避するために、フォトダイオードとメモリ部とがオーバーフローパスで一体化した画素構造を提案している（例えば、特許文献１参照）。
ところで、特許文献１に提案されている固体撮像素子では、フォトダイオードとメモリ部との間の電荷転送経路においてポテンシャル・バリアを形成しながら空乏状態となる構造が採用されている。即ち、フォトダイオードとメモリ部の間にある第１転送ゲートがOFFする十分な電圧が印加された状態においても、フォトダイオードに所定電荷以上の電荷が蓄積された場合、フォトダイオードで発生する光電荷がメモリ部へオーバーフローするようなポテンシャル・バリアを形成する不純物拡散層を有する構造となっている。
このような構造によって、ノイズによる画質劣化を抑制するとともに、フォトダイオードの最大電荷量が減少することを回避することができる。
特開２００９−２６８０８３号公報
しかしながら、上述したようなフォトダイオードとメモリ部とがオーバーフローパスで一体化した画素構造において、固体撮像素子が有する各画素オーバーフローパスのポテンシャル・バリアにバラツキがあると、撮像画像の画質が低下してしまう。従って、固体撮像素子が有する各画素オーバーフローパスのポテンシャル・バリアのバラツキを抑制し、撮像画像の画質を向上させることが求められている。
本発明は、このような状況に鑑みてなされたものであり、高画質な画像を取得することができるようにするものである。
本発明の第１の側面の固体撮像素子は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、前記光電変換素子に蓄積された全ての電荷を前記電荷保持領域に転送する完全転送経路、および、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を有する転送ゲートとを備え、前記完全転送経路と前記中間転送経路とが異なる領域に形成される。
本発明の第２の側面の固体撮像素子の製造方法は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子を形成し、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域を形成し、前記光電変換素子に蓄積された全ての電荷を前記電荷保持領域に転送する完全転送経路、および、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を有する転送ゲートを形成するステップを含み、前記完全転送経路と前記中間転送経路とが異なる領域に形成される。
本発明の第３の側面の電子機器は、入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、前記光電変換素子に蓄積された全ての電荷を前記電荷保持領域に転送する完全転送経路、および、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を有する転送ゲートとを備え、前記完全転送経路と前記中間転送経路とが異なる領域に形成される固体撮像素子を有し、行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、前記転送ゲートにより転送された前記電荷を順次読み出す。
本発明の第１乃至第３の側面においては、完全転送経路と中間転送経路とが異なる領域に形成される。
本発明の第１および第３の側面によれば、高画質な画像を取得することができる。また、本発明の第２の側面によれば、高画質な画像を取得する固体撮像素子を製造することができる。
本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。 第１の実施の形態である単位画素の構成を示す図である。 第１の実施の形態である単位画素の構成を示す平面図である。 完全転送経路を通過する断面およびポテンシャル状態を示す図である。 中間転送経路を通過する断面およびポテンシャル状態を示す図である。 中間転送経路と完全転送経路とが兼用された構成について説明する図である。 中間転送経路と完全転送経路とが兼用された構成について説明する図である。 第１の実施の形態における第１の変形例の構成を示す図である。 単位画素の製造方法について説明する図である。 第１の実施の形態における第２の変形例の構成を示す図である。 第１の実施の形態における第３の変形例の構成を示す図である。 第２の実施の形態である単位画素の構成を示す図である。 第２の実施の形態である単位画素のポテンシャル状態を示す図である。 第２の実施の形態における第２の変形例の構成を示す図である。 第３の実施の形態である単位画素の構成を示す図である。 単位画素の製造方法について説明する図である。 第３の実施の形態における第１の変形例の構成を示す図である。 第３の実施の形態における第２の変形例の構成を示す図である。 第３の実施の形態における第３の変形例の構成を示す図である。 第３の実施の形態における第４の変形例の構成を示す図である。 第３の実施の形態における第５の変形例の構成を示す図である。 第３の実施の形態における第６の変形例の構成を示す図である。 第４の実施の形態である単位画素の構成を示す図である。 第４の実施の形態である単位画素のポテンシャル状態を示す図である。 単位画素の製造方法について説明する図である。 単位画素の製造方法について説明する図である。 第４の実施の形態における第１の変形例の構成を示す図である。 単位画素の製造方法について説明する図である。 単位画素の製造方法について説明する図である。 第５の実施の形態である単位画素の構成を示す図である。 第５の実施の形態における第１の変形例の構成を示す図である。 第５の実施の形態における第２および第３の変形例の構成を示す図である。 第５の実施の形態における第４および第５の変形例の構成を示す図である。 単位画素のその他の第１構成例の構造を示す図である。 単位画素のその他の第２構成例の構造を示す図である。 単位画素のその他の第３構成例の構造を示す図である。 単位画素のその他の第４構成例の構造を示す図である。 本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。
図１は、本発明を適用した固体撮像素子の一実施の形態の構成例を示すブロック図である。
［固体撮像素子の構成例］
図１は、本発明が適用される固体撮像素子としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含んで構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（例えば、図２の単位画素１２０Ａ）が行列状に２次元配置されている。なお、以下では、入射光量に応じた電荷量の光電荷を、単に「電荷」と記述し、単位画素を、単に「画素」と記述する場合もある。
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図１では、画素駆動線１１６について１本として示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９については、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理でも構わないし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載しても構わない。
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
［単位画素の構造］
次に、画素アレイ部１１１に行列状に配置されている単位画素１２０Ａの具体的な構造について説明する。単位画素１２０Ａは、浮遊拡散領域（容量）とは別に、光電変換素子から転送される光電荷を保持する電荷保持領域（以下、「メモリ部」と記述する）を有している。
図２は、単位画素１２０Ａの構成を示す図である。なお、図３乃至５を参照して後述するように、図２に示されている単位画素１２０Ａは、図３の平面図における矢印Ｙ−Ｙ’に沿った断面（中間転送経路を通る断面）である。
単位画素１２０Ａは、光電変換素子として例えばフォトダイオード（ＰＤ）１２１を有している。フォトダイオード１２１は、例えば、Ｎ型基板１３１に形成されたＰ型ウェル層１３２に対して、Ｐ型層１３３（Ｐ＋）を基板表面側に形成してＮ型埋め込み層１３４（Ｎ）を埋め込むことによって形成される埋め込み型フォトダイオードである。本実施の形態では、Ｎ型を第１の導電型、Ｐ型を第２の導電型とする。
単位画素１２０Ａは、フォトダイオード１２１に加えて、第１転送ゲート１２２、メモリ部（ＭＥＭ）１２３、第２転送ゲート１２４および浮遊拡散領域（ＦＤ：Floating Diffusion）１２５を有する。なお、単位画素１２０Ａは、フォトダイオード１２１に光を導入する開口部や、各トランジスタのコンタクト部など以外の部分を遮光する遮光膜（図示せず）により遮光されている。
第１転送ゲート１２２は、フォトダイオード１２１で光電変換され、その内部に蓄積された電荷を、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることによって転送する。ここで、第１転送ゲート１２２は、図３を参照して後述するように、中間転送経路１４０と完全転送経路１５０とに別けられている。図２には中間転送経路１４０を通る断面が示されており、中間転送経路１４０は、不純物拡散領域１４２を設けることにより形成され、その基盤表面にＰの不純物拡散領域１４１が形成される。なお、不純物拡散領域１４１および１４２については、図５を参照して後述する。
メモリ部１２３は、ゲート電極１２２Ａの下に形成されたＮ型の埋め込みチャネル１３５（Ｎ）によって形成され、第１転送ゲート１２２によってフォトダイオード１２１から転送された電荷を保持する。メモリ部１２３が埋め込みチャネル１３５によって形成されていることで、基板界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
このメモリ部１２３において、その上部にゲート電極１２２Ａを配置し、そのゲート電極１２２Ａに転送パルスＴＲＸを印加することでメモリ部１２３に変調をかけることができる。すなわち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることで、メモリ部１２３のポテンシャルが深くなる。これにより、メモリ部１２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
第２転送ゲート１２４は、メモリ部１２３に保持された電荷を、ゲート電極１２４Ａに転送パルスＴＲＧが印加されることによって転送する。浮遊拡散領域１２５は、Ｎ型層（Ｎ＋）からなる電荷電圧変換部であり、第２転送ゲート１２４によってメモリ部１２３から転送された電荷を電圧に変換する。
単位画素１２０Ａはさらに、リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８を有している。リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８は、図２の例では、ＮチャネルのＭＯＳトランジスタを用いている。しかし、図２で例示したリセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
リセットトランジスタ１２６は、電源ＶＤＢと浮遊拡散領域１２５との間に接続されており、ゲート電極にリセットパルスＲＳＴが印加されることによって浮遊拡散領域１２５をリセットする。増幅トランジスタ１２７は、ドレイン電極が電源ＶＤＯに接続され、ゲート電極が浮遊拡散領域１２５に接続されており、浮遊拡散領域１２５の電圧を読み出す。
選択トランジスタ１２８は、例えば、ドレイン電極が増幅トランジスタ１２７のソース電極に、ソース電極が垂直信号線１１７にそれぞれ接続されており、ゲート電極に選択パルスＳＥＬが印加されることで、画素信号を読み出すべき単位画素１２０Ａを選択する。なお、選択トランジスタ１２８については、電源ＶＤＯと増幅トランジスタ１２７のドレイン電極との間に接続した構成を採ることも可能である。
リセットトランジスタ１２６、増幅トランジスタ１２７および選択トランジスタ１２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
単位画素１２０Ａはさらに、フォトダイオード１２１の蓄積電荷を排出するための電荷排出部１２９を有している。この電荷排出部１２９は、露光開始時にゲート電極１２９Ａに制御パルスＡＢＧが印加されることで、フォトダイオード１２１の電荷をＮ型層のドレイン部１３６（Ｎ＋＋）に排出する。電荷排出部１２９はさらに、露光終了後の読み出し期間中にフォトダイオード１２１が飽和して電荷が溢れるのを防ぐ作用をなす。ドレイン部１３６には、所定の電圧ＶＤＡが印加されている。
［メモリ部１２３のゲート電極の電位］
ここで、電荷保持領域としてのメモリ部１２３のゲート電極、即ち、第１転送ゲート１２２のゲート電極１２２Ａの電位について説明する。
本実施形態においては、電荷保持領域としてのメモリ部１２３のゲート電極の電位が、第１転送ゲート１２２および第２転送ゲート１２４のうち少なくともいずれか、たとえば第１転送ゲート１２２を非導通状態とする期間に、ピニング状態とする電位に設定される。
より具体的には、第１転送ゲート１２２若しくは第２転送ゲート１２４のいずれか一方、または両方を非導通状態とする際に、ゲート電極１２２Ａ，１２４Ａに印加する電圧が、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるように設定される。
本実施形態のように、転送ゲートを形成するトランジスタがＮ型の場合、第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧がＰ型ウェル層１３２に対しグランドＧＮＤよりも負電位となる電圧に設定される。なお、図示しないが、転送ゲートを形成するトランジスタがＰ型である場合、Ｐ型ウェル層がＮ型ウェル層となり、このＮ型ウェル層に対して電源電圧ＶＤＤよりも高い電圧に設定される。
第１転送ゲート１２２を非導通状態とする際に、ゲート電極１２２Ａに印加する電圧を、ゲート電極直下のＳｉ表面にキャリアを蓄積できるピニング状態となるような電圧に設定する理由は以下の通りである。
第１転送ゲート１２２のゲート電極１２２Ａの電位を、Ｐ型ウェル層１３２に対して同電位（例えば０Ｖ）とすると、Ｓｉ表面の結晶欠陥から発生するキャリアがメモリ部１２３に蓄積され、暗電流となり画質を劣化させるおそれがある。このため、本実施形態においては、メモリ部１２３上に形成されるゲート電極１２２Ａのオフ（ＯＦＦ）電位を、Ｐ型ウェル層１３２に対して負電位、例えば−２．０Ｖとする。これにより、本実施形態においては、電荷保持期間中はメモリ部１２３のＳｉ表面に正孔（ホール：Hole）を発生させ、Ｓｉ表面で発生した電子（エレクトロン：Electron）を再結合させることが可能で、その結果、暗電流を低減することが可能である。
なお、図２の構成においては、メモリ部１２３の端部に、第２転送ゲート１２４のゲート電極１２４Ａが存在することから、このゲート電極１２４Ａも負電位とすることで、メモリ部１２３の端部で発生する暗電流を同様に抑えることが可能である。また、以下で説明する各実施の形態においては、Ｎ型基板を用いた構成例について説明しているが、Ｐ型基板を用いることも可能である。その場合、例えば図２に示した構成例では、Ｎ型基板１３１およびＰ型ウェル層１３２のいずれもＰ型半導体領域で形成される。
ＣＭＯＳイメージセンサ１００は、全画素同時に露光を開始し、全画素同時に露光を終了し、フォトダイオード１２１に蓄積された電荷を、遮光されたメモリ部１２３および浮遊拡散領域１２５へ順次転送することで、グローバル露光を実現する。このグローバル露光により、全画素一致した露光期間による歪みのない撮像が可能となる。
なお、本実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつに高速に走査するものも含まれる。また、画像に表れる部分の画素の全てでなく、所定領域の複数行の画素に対してグローバル露光を行う場合でも本発明は適用可能である。
［第１の実施の形態］
次に、図３乃至図５を参照して、第１の実施の形態における単位画素１２０Ａの構成について説明する。なお、図３乃至図５、並びに以下の図面では、図２の単位画素と共通する構成要素には同一の符号を付し、その詳細な説明は省略する。
図３は、単位画素１２０Ａの構成を示す平面図である。
図３に示すように、単位画素１２０Ａには、フォトダイオード１２１、メモリ部１２３、および浮遊拡散領域１２５が配置されている。フォトダイオード１２１およびメモリ部１２３は、電荷排出時に空乏状態となる不純物濃度で形成され、浮遊拡散領域１２５は、電圧を取り出すための配線コンタクトが電気的に接続できる不純物濃度で形成される。
また、単位画素１２０Ａでは、フォトダイオード１２１とメモリ部１２３との間に第１転送ゲート１２２が設けられ、メモリ部１２３と浮遊拡散領域１２５との間に第２転送ゲート１２４が設けられている。また、第１転送ゲート１２２およびメモリ部１２３を覆うようにゲート電極１２２Ａが設けられ、第２転送ゲート１２４を覆うようにゲート電極１２４Ａが設けられている。
そして、単位画素１２０Ａでは、フォトダイオード１２１とメモリ部１２３との境界部分に形成されている第１転送ゲート１２２が、中間転送経路１４０と完全転送経路１５０とで分離された構成となっている。つまり、第１転送ゲート１２２の一部に中間転送経路１４０が形成されることにより、中間転送経路１４０が形成されなかった部分が、完全転送経路１５０として機能する。
図４には、完全転送経路１５０を通過する図３の矢印Ｘ−Ｘ’に沿った単位画素１２０Ａの断面およびポテンシャル状態が示されており、図５には、中間転送経路１４０を通過する図３の矢印Ｙ−Ｙ’に沿った単位画素１２０Ａの断面およびポテンシャル状態が示されている。
図４に示すように、フォトダイオード１２１とメモリ部１２３との境界となる領域はＰ型ウェル層１３２の一部であり、この領域が、第１転送ゲート１２２のうちの、フォトダイオード１２１に蓄積された電荷をメモリ部１２３に完全に転送する完全転送経路１５０として機能する。
即ち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されない状態（ＯＦＦ）では、図４のポテンシャル状態において実線で示されているように、完全転送経路１５０ではポテンシャルが高い状態となっている。そして、ゲート電極１２２Ａに転送パルスＴＲＸが印加されると（ＯＮ）、ポテンシャル図において破線で示されているように、メモリ部１２３のポテンシャルが深くなるとともに、完全転送経路１５０では、フォトダイオード１２１からメモリ部１２３に向かうに従い深くなるような勾配を有するポテンシャルとなる。
また、図５に示すように、フォトダイオード１２１とメモリ部１２３との境界に設けられる不純物拡散領域１４２が、第１転送ゲート１２２のうちの、フォトダイオード１２１に蓄積された所定電荷量を超える電荷をメモリ部１２３に転送する中間転送経路１４０として機能する。
即ち、図５のポテンシャル状態に示されているように、中間転送経路１４０のポテンシャルは、完全転送経路１５０のポテンシャル（図４）よりも低くなっている。従って、中間転送経路１４０のポテンシャルで決まる所定電荷量を超える電荷が信号電荷として、中間転送経路１４０を介してメモリ部１２３へ流出（オーバーフロー）する。
また、不純物拡散領域１４２の表面側には、フォトダイオード１２１およびメモリ部１２３とは異なる導電体の不純物拡散領域１４１が設けられている。この不純物拡散領域１４１により、ゲート電極１２２Ａに転送パルスＴＲＸが印加されても中間転送経路１４０のポテンシャルが変化することはない。即ち、ゲート電極１２２Ａに転送パルスＴＲＸが印加されない状態（ＯＦＦ）でも、ゲート電極１２２Ａに転送パルスＴＲＸが印加された状態（ＯＮ）でも、中間転送経路１４０のポテンシャルは一定に維持される。
中間転送経路１４０を形成するためには、不純物拡散領域１４２のポテンシャルを低くする必要がある。不純物拡散領域１４２を形成する領域に軽くＮ不純物を添加（ドープ）してＰ不純物濃度を下げることで、Ｎ−の不純物拡散領域１４２を形成することができる。あるいはポテンシャル・バリア形成の際に不純物拡散領域１４２を形成する領域にＰ不純物を添加する場合はその濃度を下げることで、Ｎ−の不純物拡散領域１４２を形成することができる。
このように、フォトダイオード１２１とメモリ部１２３との境界部分に、Ｎ−の不純物拡散領域１４２を設けることで境界部分のポテンシャルが下がり、このポテンシャルが下がった部分が中間転送経路１４０としての機能を備える。従って、フォトダイオード１２１で発生し、中間転送経路１４０のポテンシャルを超えた電荷は、自動的にメモリ部１２３に漏れて、蓄積される。換言すれば、中間転送経路１４０のポテンシャル以下の発生電荷はフォトダイオード１２１に蓄積される。
すなわち、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード１２１での光電変換によって発生し、中間転送経路１４０のポテンシャルで決まる所定電荷量を超える電荷が信号電荷としてメモリ部１２３へ転送される。このように、単位画素１２０Ａでは、低照度での発生電荷を優先的にフォトダイオード１２１で蓄積する手段として、フォトダイオード１２１とメモリ部１２３との境界部分に形成された中間転送経路１４０が用いられる。
なお、図５の例では、Ｎ−の不純物拡散領域１３７を設けることにより中間転送経路１４０を形成した構造が採用されている。しかし、Ｎ−の不純物拡散領域１３７を設ける代わりに、Ｐ−の不純物拡散領域１３７を設けることにより中間転送経路１４０を形成した構造をとることも可能である。
以上のように単位画素１２０Ａは構成されており、中間転送経路１４０と完全転送経路１５０とが分離して形成されているので、高濃度の不純物拡散領域からの不純物拡散、第１転送ゲート１２２のゲート電極１２２Ａの位置や電位、フォトダイオード１２１の蓄積電荷量に起因する、ポテンシャル・バリアの変動を低減できる。
また、中間転送経路１４０を形成する不純物拡散領域１４２の不純物濃度によって安定したポテンシャル・バリアを形成できることで、完全転送の転送効率を損なうことなく、フォトダイオード１２１の面積の最大化による感度向上や、低ノイズ信号範囲の最大化による出力画像の高画質化が達成できる。
ここで、第１転送ゲートにおいて、中間転送経路と完全転送経路とが兼用されて構成された単位画素について、図６および図７を参照して説明する。
図６および図７には、上述の特許文献１に開示されているように、フォトダイオード２１とメモリ部２３との間にある第１転送ゲート２２にポテンシャル・バリアφｍが形成されている単位画素２０が示されている。このようにポテンシャル・バリアφｍが形成されて、中間転送経路と完全転送経路との機能が第１転送ゲート２２で兼用されている場合、以下で説明する２つの理由により、ポテンシャル・バリアφｍのバラツキを低減させることには限界がある。
第１の理由としては、ポテンシャル・バリアφｍを形成する不純物拡散領域ＯＦＢの間隔Ｌ（以下、適宜、Ｌ長と称する）は、フォトダイオード２１の蓄積電荷Ｑｍや、メモリ部２３の最大電荷量Ｑｃを最大化するため、できるだけ狭く設計されることが好ましい。しかしながら、図６Ｂに示すように、不純物拡散領域ＯＦＢのＬ長を狭く設計することで、イオン注入時に設けられるレジストマスク１６０おけるレジスト幅のばらつきΔｄが、ポテンシャル・バリアφｍのバラツキΔφに大きく影響を与える。すなわち、フォトダイオード２１およびメモリ部２３の面積を確保するため、不純物拡散領域ＯＦＢのＬ長を狭く設計すると、レジスト幅のばらつきΔｄの変動で、不純物拡散領域ＯＦＢの不純物濃度が大きく変動し、ポテンシャル・バリアφｍのバラツキΔφも大きく変動する原因となる。
これに対し、図６Ｃに示すように、不純物拡散領域ＯＦＢのＬ長を広く設計すると、ポテンシャル・バリアφｍのバラツキΔφを抑制することはできるが、フォトダイオード２１およびメモリ部２３の面積が大きく減少してしまう。従って、フォトダイオード２１の蓄積電荷Ｑｍや、メモリ部２３の最大電荷量Ｑｃを最大化という観点から、中間転送経路と完全転送経路との機能が第１転送ゲート２２で兼用される構造では、転送経路長（Ｌ長）を拡大することは困難である。
第２の理由としては、マスクの合わせズレによる影響を受けやすくなることがある。即ち、第１転送ゲート２２にポテンシャル・バリアφｍを形成する不純物拡散領域ＯＦＢは、第１転送ゲート２２のゲート電極２２Ａによって覆われているため、ゲート電極２２Ａの形成前にイオン注入（イオンインプラ：Ion Implantation）が行われる。そして、イオン注入に続いて行われるゲート電極２２Ａを形成する処理では、図７Ａに示すように、ゲート電極２２Ａが不純物拡散領域ＯＦＢの端部に一致するように形成されることが好ましい。
しかしながら、ゲート電極２２Ａと不純物拡散領域ＯＦＢとは異なるマスクパターンでレジスト形成するために、合わせズレが発生し、これによりポテンシャル・バリアφｍのバラツキが引き起こされる。
即ち、ゲート電極２２Ａは、転送パルスＴＲＸが印加されることで、フォトダイオード２１で蓄積された全電荷をメモリ部２３に転送する完全転送経路としての機能を備えている。そして、ゲート電極２２Ａの端部が、メモリ部２３側へ寄った場合、図７Ｂに示すように、不純物拡散領域ＯＦＢの一部がゲート電極２２Ａにより覆われないことになり、部分的にゲート電極２２Ａによるポテンシャルの変調がかからず、完全転送時にポテンシャル・バリアが残ってしまう。一方、ゲート電極２２Ａの端部がフォトダイオード２１側に寄った場合、転送パルスＴＲＸを印加したときに転送障壁が発生し、出力信号を正確に読み出すことができなくなる。
従って、完全転送の転送特性を安定させるためには、例えば、ゲート電極２２Ａを形成した後にフォトダイオード２１のイオン注入を行うセルフアラインが効果的である。しかしながら、その場合には、不純物拡散領域ＯＦＢを形成した後にフォトダイオード２１のイオン注入を行うことになり、ゲート電極２２Ａと不純物拡散領域ＯＦＢとのマスク合わせズレによって、不純物拡散領域ＯＦＧの不純物濃度が変動することになる。
このような第１および第２の理由により、ポテンシャル・バリアφｍのバラツキを低減させることには限界があるという問題は、フォトダイオード２１の電荷を完全転送すべくゲート電極２２Ａにポテンシャル・バリアφｍが変調できるように、中間転送経路と完全転送経路との機能が第１転送ゲート２２で兼用されていることに起因する。即ち、中間転送経路によるオーバーフローを決めるポテンシャル・バリアφｍは、第１転送ゲート２２に電圧を印加した場合においても、完全転送経路の最も低いバリアとなる。このことから、マスク合わせズレに対して、第１転送ゲート２２において中間転送経路と完全転送経路とを両立させることが困難となっている。
そこで、本実施の形態では、上述したように、単位画素１２０Ａでは、中間転送経路１４０と完全転送経路１５０とが分離して形成されているので、ポテンシャル・バリアのばらつきを低減させることができる。そして、ポテンシャル・バリアのばらつきが低減することにより、単位画素１２０Ａでは、より低ノイズで高画質な信号を取得することが可能となる。
ここで、単位画素１２０Ａにおいて、より低ノイズで高画質な信号を取得することについて説明する。
入射光の強さに応じて蓄積された信号電荷をQsigとし、中間転送経路１４０を介してメモリ部１２３へ転送された電荷をQhとし、完全転送経路１５０を介してメモリ部１２３へ転送された電荷をQlとすると、信号電荷Qsig＝電荷Qh＋電荷Qlとなる。このとき、入射光が暗く、蓄積電荷がフォトダイオード１２１とメモリ部１２３の間のポテンシャル・バリアφmを超えない場合は、Qh＝０ということになる。
さらに、ポテンシャル・バリアφmによって決まる電荷Qlの最大値をQmとすると、入射光が明るく、信号電荷Qsig＞最大値Qmとなる蓄積電荷が得られた場合に、電荷Qh＝信号電荷Qsig−最大値Qmで得られる電荷Qhが中間転送経路１４０を介してメモリ部１２３へ転送され、保持されることになる。このとき、ポテンシャル・バリアφmがばらつき、φm＋Δφｍの画素が存在したとする。ポテンシャル・バリアの差Δφｍによる電荷Qmの変動量をΔQmとすると、蓄積電荷Qsigが電荷Qm＋変動量ΔQmを超える場合に、メモリ部１２３での蓄積が開始されて、電荷Qhは、電荷Qh＞0となってメモリ部１２３で保持されることになる。
すなわち、信号電荷Qsig≦電荷Qm＋変動量ΔQmにおいては、電荷Ql＝信号電荷Qsigであり、かつ、電荷Qh＝０であり、両方の出力を加算することで、電荷Qh＋電荷Ql＝信号電荷Qsigとなり正確な信号が取得できる。一方、信号電荷Qsig＞電荷Qm＋変動量ΔQmの場合においても、電荷Qhおよび電荷Qlは、電荷Qh＝信号電荷Qsig−(電荷Qm＋変動量ΔQm)であり、かつ、電荷Ql＝電荷Qm＋変動量ΔQmとして読み出され、両方の出力を加算することで、同じく電荷Qh＋電荷Ql＝Qsigとなり、正確な信号が取得できる。特に、電荷Qlの出力が電荷Qmよりも十分小さい場合は、電荷Qhを加算しないことによって、ノイズの重畳を回避することが可能である。
このように、中間転送経路１４０で電荷Qhが転送された後のフォトダイオード１２１に蓄積されている電荷Ql (≦Qm)が、完全転送経路１５０を介してメモリ部１２３へ転送された後、メモリ部１２３で保持可能な電荷量であれば、ポテンシャル・バリアφｍのばらつきが出力画像を破綻させることがない。
ここで破綻のない出力画像を得るには、メモリ部１２３で保持可能な最大電荷をQcとした場合、最大電荷Qc≧電荷Qmであることが条件となる。ポテンシャル・バリアφmに対して、最大電荷Qc≧電荷Qmの関係とするには、メモリ部１２３の面積を拡大し、フォトダイオード１２１の面積を縮小すれば容易だが、実際にはフォトダイオード１２１の面積を大きくすることで開口面積が増大し、感度が有利であったり、電荷Qmを大きくすることでkTCノイズが重畳しない低ノイズな信号範囲を拡大できるなど、最大電荷Qc≧電荷Qmの関係を維持しながら電荷Qmを最大化することが高画質化にとって重要となる。
特に、信号電荷Qsig≦電荷Qmの場合において、ノイズが重畳しないよう電荷Qhを電荷Qlに加算せずに出力することが好ましいが、電荷Qh≠0の場合は加算が必要であるため、電荷Qmの最小値を閾値として、加算するか否かを判定する必要がある。すなわち、ポテンシャル・バリアφmが大きくばらつくことで、電荷Qm＝変動量ΔQmとなる画素が最小値として存在した場合、電荷Qhのノイズが重畳しない低ノイズな信号領域が狭くなってしまう問題がある。また、最大電荷Qc≧電荷Qmを満たす必要があるため、電荷Qm＋変動量ΔQmとなる画素が最大値として存在した場合、最大電荷Qcを大きくする必要があり、メモリ部１２３の拡大とフォトダイオード１２１の縮小を伴い、電荷Qmが減少してしまう問題がある。
このことから、ポテンシャル・バリアφmのばらつきを低減させることにより、フォトダイオード１２１の面積の最大化による感度向上や、低ノイズ信号範囲の最大化による出力画像の高画質化を図ることができる。そして、上述したように、単位画素１２０Ａでは、中間転送経路１４０と完全転送経路１５０とが分離して形成されているので、ポテンシャル・バリアのばらつきを低減させることができ、より低ノイズで高画質な信号を取得することができる。
ここで、単位画素１２０Ａにおける不純物拡散領域の不純物濃度について説明する。
例えば、単位画素１２０Ａが、Ｎ型基板１３１上にＰ型ウェル層１３２が形成され、その内部にＮ型の不純物が拡散されて、フォトダイオード１２１およびメモリ部１２３が形成されているものとする。このとき、Ｐ型ウェル層１３２におけるＰ型不純物濃度が１０１５ｃｍ−３であった場合、フォトダイオード１２１およびメモリ部１２３は、電荷排出時に空乏状態となるＮ型不純物濃度、例えば、１０１６〜１０１７ｃｍ−３で形成される。
また、中間転送経路１４０である不純物拡散領域１４２も、同様に、電荷排出時に空乏状態となり、かつ、ポテンシャル・バリアを形成できる不純物濃度で形成される。上述の所定電荷量から決定されるポテンシャル・バリアの大きさによって、不純物拡散領域１４２の不純物濃度は、Ｐ型不純物濃度から、フォトダイオード１２１およびメモリ部１２３よりも薄いＮ型不純物濃度までの間となるように調整される。また、中間転送経路１４０の表面側に形成される不純物拡散領域１４１は、不純物拡散領域１４２よりも濃いＰ型の不純物濃度、例えば、１０１８〜１０１９ｃｍ−３で形成される。
一方で、浮遊拡散領域１２５は、配線コンタクトを電気的に接続できるＮ型不純物濃度、例えば、１０１９〜１０２０ｃｍ−３で形成される。なお、Ｐ型とＮ型とが反転していても、即ち、Ｐ型基板上にＮ型ウェル層が形成され、Ｐ型の不純物拡散領域が形成される構造であってもよい。
このように、中間転送経路１４０を形成するにあたって、電荷転送先であるメモリ部１２３の不純物濃度と、ポテンシャル・バリアを形成する不純物拡散領域１４２の不純物濃度差を小さくすることで、メモリ部１２３の不純物拡散による不純物拡散領域１４２でのバリア制御性が損なわれることを防止することができる。
［第１の実施の形態における第１の変形例］
次に、図８を参照して、第１の実施の形態である単位画素１２０Ａにおける第１の変形例である単位画素１２０Ａ−１について説明する。図８には、図３に示されている矢印Ｙ−Ｙ’に沿った単位画素１２０Ａ−１の断面の構成例が示されている。
図８に示されている単位画素１２０Ａ−１では、中間転送経路１４０を形成する不純物拡散領域１４２の下部に、フォトダイオード１２１およびメモリ部１２３とは異なる導電体（Ｐ）の不純物拡散領域１４３が形成されている。
例えば、不純物拡散領域１４２よりも深い領域に不純物分布が存在しない場合、不純物拡散領域１４２の深さ方向への電界勾配が小さくなり、メモリ部１２３以外の領域へ電荷が溢れる原因となる。そこで、単位画素１２０Ａ−１では、不純物拡散領域１４２の下部に不純物拡散領域１４３を形成することにより、メモリ部１２３以外の領域へ電荷が溢れることを抑制し、フォトダイオード１２１にて所定電荷量を超えた光電荷をメモリ部１２３へ安定してオーバーフローさせることができる。
［単位画素１２０Ａ−１の製造方法］
次に、図９を参照して、単位画素１２０Ａ−１の製造方法について説明する。
第１の工程において、Ｐ型ウェル層１３２に埋め込みチャネル１３５が形成された基板の表面に、レジスト１６０−１が形成される。レジスト１６０−１は、図３の平面図に示したように、第１転送ゲート１２２の一部に中間転送経路１４０を形成するためのものであり、中間転送経路１４０に対応する領域が開口している。また、レジスト１６０の開口部は、埋め込みチャネル１３５側に若干重なるように形成されている。
第２の工程において、レジスト１６０−１を使用してＰ型のイオン注入が行われ、所定の深さとなる位置に不純物拡散領域１４３が形成される。第３の工程において、レジスト１６０−１を使用してＮ型のイオン注入が行われ、不純物拡散領域１４３の上面に接するように不純物拡散領域１４２が形成される。第４の工程において、レジスト１６０−１を使用してＰ型のイオン注入が行われ、不純物拡散領域１４２の上面に接するように不純物拡散領域１４１が基板表面まで形成される。
このように、第２乃至第４の工程では、同一のレジスト１６０−１を利用してイオン注入が行われ、深さ方向の濃度分布でポテンシャル・バリアが決定される。従って、不純物拡散領域１４１乃至１４３において、マスク合わせズレが発生することがない。
次に、レジスト１６０−１が除去された後、第５の工程において、基板表面にゲート電極１２２Ａとなるポリシリコン層１２２Ａ’が形成される。第６の工程において、ポリシリコン層１２２Ａ’の表面のゲート電極１２２Ａに対応する領域にレジスト１６０−２が形成され、第７の工程において、不要なポリシリコン層１２２Ａ’を除去するエッチングが行われて、ゲート電極１２２Ａが形成される。
第８の工程において、Ｎ型のイオン注入が行われ、Ｎ型埋め込み層１３４が形成されることにより、フォトダイオード１２１が設けられる。
［第１の実施の形態における第２の変形例］
次に、図１０を参照して、第１の実施の形態である単位画素１２０Ａにおける第２の変形例である単位画素１２０Ａ−２について説明する。図１０は、単位画素１２０Ａ−２の構成を示す平面図である。なお、図１０に示されている矢印Ｘ−Ｘ’および矢印Ｙ−Ｙ’に沿った単位画素１２０Ａ−２の断面の構成は、図４および図５に示した単位画素１２０Ａの構成と同様である。
図１０において、破線の円形１７０は、フォトダイオード１２１に入射する入射光が集光される領域を表している。そして、単位画素１２０Ａ−２では、中間転送経路１４０が、フォトダイオード１２１の光学中心（破線の円形１７０の中心）から最も離れたフォトダイオード１２１とメモリ部１２３との境界に配置されている。
このように、入射光が集光される領域から離れた領域に中間転送経路１４０が形成されることで、中間転送経路１４０の空乏領域に光が入射することで発生した光電荷がメモリ部１２３に漏れることを抑制することができる。これにより、単位画素１２０Ａ−２では、そのような光電荷がメモリ部１２３に漏れることにより発生するノイズを低減することができる。
［第１の実施の形態における第３の変形例］
次に、図１１を参照して、第１の実施の形態である単位画素１２０Ａにおける第３の変形例である単位画素１２０Ａ−３について説明する。図１１は、単位画素１２０Ａ−３の構成を示す平面図である。なお、図１１に示されている矢印Ｘ−Ｘ’および矢印Ｙ−Ｙ’に沿った単位画素１２０Ａ−３の断面の構成は、図４および図５に示した単位画素１２０Ａの構成と同様である。
図１１には、フォトダイオード１２１の領域に、平面的に見たときのポテンシャルの深さを示す等高線が示されており、点１７１が、ポテンシャルが最も深いポテンシャル最深部を示している。そして、単位画素１２０Ａ−３では、中間転送経路１４０が、フォトダイオード１２１のポテンシャル最深部の点１７１から最も離れたフォトダイオード１２１とメモリ部１２３との境界に配置されている。
フォトダイオード１２１のポテンシャル最深部は、完全転送経路１５０の位置や、電荷を強制排出する電荷排出部１２９のゲート電極１２９Ａの位置によって、転送効率が高まるように設計される。単位画素１２０Ａ−３では、ポテンシャル最深部の点１７１から離れた位置に中間転送経路１４０を配置することで、電荷蓄積により中間転送経路１４０のポテンシャル・バリアが変調されることによる影響を低減することができる。
また、このような構成にすることで、電荷の完全転送を実現するのにフォトダイオード１２１のポテンシャル最深部と完全転送経路１５０とが近くにあることで転送効率を高めることができるとともに、中間転送経路１４０はフォトダイオード１２１のポテンシャル最深部と離れていることで、フォトダイオード１２１とポテンシャル・バリア間の容量を小さくすることができ、蓄積電荷によるポテンシャル・バリアの変調を低減することができる。
［第２の実施の形態］
次に、図１２および図１３を参照して、第２の実施の形態における単位画素１２０Ｂについて説明する。図１２Ａは、単位画素１２０Ｂの構成を示す平面図であり、図１２Ｂは、図１２Ａの矢印Ｚ−Ｚ’に沿った単位画素１２０Ｂの断面図である。また、図１３には、完全転送経路１５０を通過する図１２の矢印Ｘ−Ｘ’に沿ったポテンシャル状態（図１３Ａ）と、中間転送経路１４０を通過する図１２の矢印Ｘ−Ｘ’に沿ったポテンシャル状態（図１３Ｂ）とが示されている。
単位画素１２０Ｂでは、フォトダイオード１２１のＮ型埋め込み層１３４の一部と、メモリ部１２３の埋め込みチャネル１３５の一部とが、フォトダイオード１２１とメモリ部１２３との境界部分において、平面的に見て幅方向（図１２Ａの上下方向）の全面に渡って重なり合うようにＮ型埋め込み層１３４および埋め込みチャネル１３５が形成されている。そして、深さ方向の分離領域に不純物拡散領域１４２を形成することで、中間転送経路１４０が設けられている。即ち、所定電荷量を超えた電荷は、深さ方向に不純物拡散領域１４２を中間転送経路１４０としてオーバーフローされる。
また、単位画素１２０Ｂでは、第１転送ゲート１２２のゲート電極１２２Ａに転送パルスＴＲＸが印加されることによりシリコン基板表面に形成されるチャネルが、完全転送経路１５０として機能する。なお、図１２に示されている単位画素１２０Ｂでは、Ｎ型埋め込み層１３４の一部が基板表面側となり、埋め込みチャネル１３５の一部が基板底側となるように、それぞれの一部が重なり合うように構成されているが、Ｎ型埋め込み層１３４の一部が基板底側となり、埋め込みチャネル１３５の一部が基板表面側となるように、重なり合いの関係が逆に構成されていてもよい。このように、単位画素１２０Ｂでは、メモリ部１２３を深い位置に配置することで、入射光のメモリ部１２３への入射量を低減することができる。
［第２の実施の形態における第１の変形例］
次に、図１４を参照して、第２の実施の形態である単位画素１２０Ｂにおける第１の変形例である単位画素１２０Ｂ−１について説明する。図１４Ａは、単位画素１２０Ｂ−１の構成を示す平面図であり、図１４Ｂは、図１４Ａに示されている矢印Ｚ−Ｚ’に沿った単位画素１２０Ｂ−１の断面図である。なお、図１４に示されている矢印Ｘ−Ｘ’および矢印Ｙ−Ｙ’に沿った単位画素１２０Ａ−２のポテンシャル状態は、図１３に示した単位画素１２０Ｂのポテンシャル状態と同様である。
単位画素１２０Ｂ−１では、フォトダイオード１２１のＮ型埋め込み層１３４の一部と、メモリ部１２３の埋め込みチャネル１３５の一部とが、フォトダイオード１２１とメモリ部１２３との境界部分において、平面的に見て幅方向（図１２Ａの上下方向）の一部において重なり合うようにＮ型埋め込み層１３４および埋め込みチャネル１３５が形成されている。
このように、単位画素１２０Ｂ−１では、Ｎ型埋め込み層１３４と埋め込みチャネル１３５とが重なる領域が、図１２の単位画素１２０Ｂよりも小さくなっている。このように重なる領域を小さくすることで、不純物拡散領域１４２が小さく形成され、フォトダイオード１２１への入射光が中間転送経路１４０の不純物拡散領域１４２に入射することにより発生する光電荷がメモリ部１２３に漏れる現象を抑制することができる。
［第３の実施の形態］
次に、図１５を参照して、第３の実施の形態における単位画素１２０Ｃについて説明する。図１５Ａは、単位画素１２０Ｃの構成を示す平面図であり、図１５Ｂは、図１２Ａに示されている矢印Ｚ−Ｚ’に沿った単位画素１２０Ｃの断面図である。
単位画素１２０Ｃでは、フォトダイオード１２１のＮ型埋め込み層１３４が、メモリ部１２３の一部または全部の下側（基板の深い側）に延長するように形成されている。即ち、Ｎ型埋め込み層１３４は、図１５Ｂに示す断面においてＬ字形状に形成されている。そして、単位画素１２０Ｃでは、メモリ部１２３の埋め込みチャネル１３５の下面と、メモリ部１２３の下側に延びたＮ型埋め込み層１３４の上面との境界部分に、不純物拡散領域１４２が形成されることにより、中間転送経路１４０が設けられている。
このように、埋め込みチャネル１３５の下面とＮ型埋め込み層１３４の上面との境界部分に不純物拡散領域１４２を形成することで、例えば、埋め込みチャネル１３５とＮ型埋め込み層１３４との側面どうしの境界部分に不純物拡散領域１４２を形成する場合よりも、不純物拡散領域１４２への入射光の漏れ込みを抑制することができる。また、フォトダイオード１２１のポテンシャル最深部から中間転送経路１４０までの距離が広がることになるので、蓄積電荷量に依存したポテンシャル・バリアの変調を低減することができる。
なお、中間転送経路１４０は、図１５Ａに示すように、平面的に見てメモリ部１２３の中央付近に配置する他、図示されている配置よりもフォトダイオード１２１から離れた位置に配置したり、フォトダイオード１２１のポテンシャル最深部から離れるように配置してもよい。このようにフォトダイオード１２１から離れた位置に中間転送経路１４０を配置することで、入射光の漏れ込みをより低減させることができる。
［単位画素１２０Ｃの製造方法］
次に、図１６を参照して、単位画素１２０Ｃの製造方法について説明する。
第１の工程において、基板の表面に形成されたレジスト１６０−１を使用してＮ型のイオン注入が行われ、Ｎ型埋め込み層１３４の一部１３４’が形成される。レジスト１６０−１は、図１５の断面図に示したように、埋め込みチャネル１３５の下側に延長されるＮ型埋め込み層１３４を形成するためのものであり、Ｎ型埋め込み層１３４の一部１３４’に対応する領域が開口している。
第２の工程において、基板の表面にレジスト１６０−２が形成される。レジスト１６０−２は、不純物拡散領域１４２を形成するためのものであり、不純物拡散領域１４２に対応する領域が開口している。
第３の工程において、レジスト１６０−２を使用してＮ型のイオン注入が行われ、Ｎ型埋め込み層１３４の一部１３４’の上面に接するように不純物拡散領域１４２が形成される。
第４の工程において、基板の表面に形成されたレジスト１６０−３を使用してＮ型のイオン注入が行われ、埋め込みチャネル１３５が形成され、メモリ部１２３が設けられる。レジスト１６０−３は、埋め込みチャネル１３５を形成するためのものであり、埋め込みチャネル１３５に対応する領域が開口している。
次に、レジスト１６０−３が除去された後、第５の工程において、基板表面にゲート電極１２２Ａとなるポリシリコン層１２２Ａ’が形成される。第６の工程において、ポリシリコン層１２２Ａ’の表面のゲート電極１２２Ａに対応する領域にレジスト１６０−４が形成され、第７の工程において、不要なポリシリコン層１２２Ａ’を除去するエッチングが行われて、ゲート電極１２２Ａが形成される。
第８の工程において、Ｎ型のイオン注入が行われ、第１の工程で形成した一部１３４’以外の部分が形成されることにより、Ｎ型埋め込み層１３４が形成される。
［第３の実施の形態における第１の変形例］
次に、図１７を参照して、第３の実施の形態である単位画素１２０Ｃにおける第１の変形例である単位画素１２０Ｃ−１について説明する。図８には、図１５に示した矢印Ｚ−Ｚ’に対応する単位画素１２０Ｃ−１の断面の構成例が示されている。
単位画素１２０Ｃ−１では、完全転送経路１５０であるシリコン基板の表面および中間転送経路１４０である不純物拡散領域１４２以外の、フォトダイオード１２１とメモリ部１２３との境界部分に、Ｐ型ウェル層１３２よりもＰ型の不純物濃度が高い不純物拡散領域１４４が形成されている。
このような不純物拡散領域１４４を形成することにより、光電荷の拡散を防止することができる。これにより、フォトダイオード１２１において所定電荷量を超えた光電荷がメモリ部１２３以外へ流れることを抑制することができ、所定電荷量を超えた光電荷を、安定してオーバーフローさせることができる。また、中間転送経路１４０および完全転送経路１５０以外の、フォトダイオード１２１とメモリ部１２３との境界部分に漏れて入射した光によって発生する光電荷が、周囲に拡散してしまうことを抑制することができる。
［第３の実施の形態における第２の変形例］
次に、図１８は、第３の実施の形態である単位画素１２０Ｃにおける第２の変形例である単位画素１２０Ｃ−２の断面図である。図１８に示すように、単位画素１２０Ｃ−２の浮遊拡散領域１２５には、浮遊拡散領域１２５の電荷をリセットするリセットトランジスタ１２６、信号電荷を読み出す増幅トランジスタ１２７、および、単位画素１２０Ｃ−２を選択する選択トランジスタ１２８が接続されている。また、単位画素１２０Ｃ−２のドレイン部１３６には、フォトダイオード１２１の電荷を排出するための電荷排出部１２９およびゲート電極１２９Ａが設けられている。
［第３の実施の形態における第３の変形例］
次に、図１９は、第３の実施の形態である単位画素１２０Ｃにおける第３の変形例である単位画素１２０Ｃ−３の断面図である。図１９に示すように、単位画素１２０Ｃ−３には、第１転送ゲート１２２のゲート電極１２２Ａとは別に、メモリ部１２３を変調するためのゲート電極１２２Ｂが設けられている。そして、単位画素１２０Ｃ−３では、ゲート電極１２２Ｂに変調パルスＴＲＺが印加されることにより、メモリ部１２３が変調されるように構成されている。
［第３の実施の形態における第４の変形例］
次に、図２０は、第３の実施の形態である単位画素１２０Ｃにおける第４の変形例である単位画素１２０Ｃ−４の断面図である。図２０に示すように、単位画素１２０Ｃ−４では、メモリ部１２３が、シリコン基板の内部に形成されたＮ型の不純物拡散領域１３５Ａで形成されており、メモリ部１２３の基板表面を反転させる不純物拡散層１３５Ｂが、不純物拡散領域１３５Ａの表面に形成されている。
［第３の実施の形態における第５の変形例］
次に、図２１は、第３の実施の形態である単位画素１２０Ｃにおける第５の変形例である単位画素１２０Ｃ−５の断面図である。図２１に示すように、単位画素１２０Ｃ−５では、第１転送ゲート１２２のゲート電極１２２Ａが、２層のポリシリコン層で形成されている。即ち、第１転送ゲート１２２のゲート電極１２２Ａは、第２転送ゲート１２４のゲート電極１２４Ａと同一の電極層、即ち、単層ポリシリコンで形成されていても、２層のポリシリコン層で形成されていてもよい。
［第３の実施の形態における第６の変形例］
次に、図２２は、第３の実施の形態である単位画素１２０Ｃにおける第６の変形例である単位画素１２０Ｃ−６の断面図である。図２０に示すように、単位画素１２０Ｃ−６では、浮遊拡散領域１２５および増幅トランジスタ１２７が、閾値変調型の素子を用いて構成されている。
［第４の実施の形態］
次に、図２３および図２４を参照して、第４の実施の形態における単位画素１２０Ｄの構成について説明する。
図２３の上側には、単位画素１２０Ｄの平面図が示されており、その下側には、平面図に示された矢印Ｘ−Ｘ’に沿った単位画素１２０Ｄの断面図が示されており、その下側には、平面図に示された矢印Ｙ−Ｙ’に沿った単位画素１２０Ｄの断面図が示されている。また、図２４には、中間転送経路１４０を通過する矢印ａ−ａ’に沿った単位画素１２０Ｄのポテンシャル状態（図２４Ａ）と、完全転送経路１５０を通過する矢印ｂ−ｂ’に沿った単位画素１２０Ｄのポテンシャル状態（図２４Ｂ）とが示されている。
単位画素１２０Ｄでは、第１転送ゲート１２２のゲート電極１２２Ａのフォトダイオード１２１側の側面の中央部分に凹部が形成されている。そして、単位画素１２０Ｄでは、その凹部に対応する第１転送ゲート１２２の一部が中間転送経路１４０として機能するとともに、その凹部以外の部分に対応する第１転送ゲート１２２が完全転送経路１５０として機能する。このように、単位画素１２０Ｄでは、中間転送経路１４０および完全転送経路１５０が設けられる箇所が別々となる構造となっている。
また、矢印Ｙ−Ｙ’に沿った断面図に示されているように、第１転送ゲート１２２におけるゲート電極１２２Ａの凹部に対応する領域以外の部分には、Ｐ＋の不純物拡散領域１４９が形成されている。このようにＰ型の不純物濃度が高い不純物拡散領域１４９を設けることにより、完全転送経路１５０におけるポテンシャル・バリアのバラツキを小さくすることができる。そして、ゲート電極１２２Ａに転送パルスＴＲＸが印加されることにより、完全転送経路１５０のポテンシャルが変更され、フォトダイオード１２１に蓄積されている電荷がメモリ部１２３に転送される。
また、中間転送経路１４０は、矢印Ｘ−Ｘ’に沿った断面図に示されているように、ゲート電極１２２Ａの凹部に対応する領域に形成されるＰ−の不純物拡散領域１４２により設けられている。これにより、フォトダイオード１２１にて所定電荷量を超えた電荷は、不純物拡散領域１４２を中間転送経路１４０として常にオーバーフローする。また、不純物拡散領域１４２は、ゲート電極１２２Ａに覆われていないので、ゲート電極１２２Ａに転送パルスＴＲＸが印加されても、中間転送経路１４０におけるポテンシャル・バリアは変化せずに一定である。
また、中間転送経路１４０の不純物拡散領域１４２は、例えば、第１転送ゲート１２２のゲート電極１２２Ａに凹部を形成し、その凹部において露出している領域に対して、Ａｓ（ヒ素）またはＰ（リン）をイオン注入して、その領域のＢ（ホウ素）を打ち返すことによって、その領域における不純物濃度を部分的にＰ−にすることによって形成することができる。なお、不純物拡散領域１４２の不純物濃度はＮ−であってもよい。このような製造方法を採用することで、従来の製造方法から、ゲート電極１２２Ａのマスクを変更し、不純物拡散領域１４２を設けるためのイオン注入における不純物濃度およびエネルギーを適宜変更するだけで、不純物拡散領域１４２を形成することができる。即ち、従来の製造方法から変更するプロセスが少なくて済むとともに、レジスト開口寸法のバラツキや、マスクの合わせズレなどを原因としたポテンシャル・バリアのバラツキを抑制することができる。
［単位画素１２０Ｄの製造方法］
次に、図２５および図２６を参照して、単位画素１２０Ｄの製造方法について説明する。なお、図２６では、左側に、図２３の平面図に示された矢印Ｙ−Ｙ’に沿った単位画素１２０Ｄの断面図が示されており、右側に、図２３の平面図に示された矢印Ｘ−Ｘ’に沿った単位画素１２０Ｄの断面図が示されている。
第１の工程において、図２５Ａに示すように、Ｐ型ウェル層１３２の表面に、メモリ部１２３に対応する領域が開口したレジスト１６０−１を形成し、ＡｓまたはＰをイオン注入することにより、埋め込みチャネル１３５を形成する。
第２の工程において、図２５Ｂに示すように、Ｐ型ウェル層１３２の表面に、第１転送ゲート１２２に対応する領域が開口したレジスト１６０−２を形成し、Ｂをイオン注入することにより、Ｐ＋の不純物拡散領域１４９を形成する。なお、この工程で形成される不純物拡散領域１４９の中央の一部は、後の工程で不純物拡散領域１４２となる領域である。また、不純物拡散領域１４９をＰ＋とすることで、レジスト開口幅のバラツキによるポテンシャル・バリアのバラツキを小さくすることができる。
第３の工程において、図２６Ａに示すように、メモリ部１２３の基板表面に付けられる酸化膜（ＳｉＯ２）を介してゲート電極１２２Ａとなるポリシリコン（Poly-Si）を堆積させ、図２３の平面図に示したような凹部が形成されるように加工を行う。これにより、不純物拡散領域１４９の一部が、ゲート電極１２２Ａの凹部に対応して基板表面に現れる。
第４の工程において、レジスト１６３−３を形成して、フォトダイオード１２１を作製するために、ＡｓまたはＰをイオン注入する。このとき、フォトダイオード１２１が形成される領域がＮ型になるとともに、ゲート電極１２２Ａの凹部に対応する領域では、不純物拡散領域１４９の一部の表面に現れている部分において、ＡｓまたはＰで打ち返されてＰ−（またはＮ−）になり、不純物拡散領域１４２が形成される。このときのイオン注入のピーク濃度は数ｎｍで制御できるため、マスクの位置合わせを制御するよりもバラツキの少ないポテンシャル・バリアを形成することができる。
第５の工程において、図２６Ｃに示すように、基板表面の近傍にＢをイオン注入して、Ｐ＋のＰ型層１３３を形成する。これにより、HAD（Hole Accumulated Diode）センサであるフォトダイオード１２１が作製される。
第６の工程において、レジスト１６３−３を剥離させ、ゲート電極１２２Ａに配線を接続して、単位画素１２０Ｄの構造が完成する。
ここで、例えば、Ｐ型ウェル層１３２におけるＰ型不純物濃度が１０１５ｃｍ−３であった場合、フォトダイオード１２１およびメモリ部１２３は、電荷排出時に空乏状態となるＮ型不純物濃度、例えば、１０１６〜１０１７ｃｍ−３で形成される。
［第４の実施の形態における第１の変形例］
次に、図２７を参照して、第４の実施の形態である単位画素１２０Ｄにおける第１の変形例である単位画素１２０Ｄ−１の構成について説明する。図２７の上側には、単位画素１２０Ｄ−１の平面図が示されており、その下側には、平面図に示された矢印Ｘ−Ｘ’に沿った単位画素１２０Ｄ−１の断面図が示されており、その下側には、平面図に示された矢印Ｙ−Ｙ’に沿った単位画素１２０Ｄ−１の断面図が示されている。
単位画素１２０Ｄ−１では、図２３の単位画素１２０Ｄと異なり、第１転送ゲート１２２のゲート電極１２２Ａのフォトダイオード１２１側の側面は直線状に形成されている。そして、単位画素１２０Ｄ−１では、第１転送ゲート１２２の中央の一部がフォトダイオード１２１側に向かって突出するように形成されており、フォトダイオード１２１側に飛び出たゲート電極１２２Ａに覆われていない部分が、中間転送経路１４０として機能する。
また、単位画素１２０Ｄ−１では、第１転送ゲート１２２の中間転送経路１４０以外の部分（ゲート電極１２２Ａに覆われた部分）が、完全転送経路１５０として機能する。完全転送経路１５０には、図２３の単位画素１２０Ｄと同様に、Ｐ＋の不純物拡散領域１４９が形成されている。なお、図２７の断面図に示された矢印ａ−ａ’および矢印ｂ−ｂ’に沿った単位画素１２０Ｄ−１のポテンシャル状態は、図２４に示されている単位画素１２０Ｄのポテンシャル状態と同様である。
［単位画素１２０Ｄ−１の製造方法］
次に、図２８および図２９を参照して、単位画素１２０Ｄ−１の製造方法について説明する。なお、図２８および図２９では、左側に、図２７の平面図に示された矢印Ｙ−Ｙ’に沿った断面図が示されており、右側に、図２７の平面図に示された矢印Ｘ−Ｘ’に沿った断面図が示されている。
第１の工程では、図２８Ａに示すように、Ｐ型ウェル層１３２の表面に、メモリ部１２３に対応する領域が開口したレジスト１６０−１を形成し、ＡｓまたはＰをイオン注入することにより、埋め込みチャネル１３５を形成する。このとき、レジスト１６０−１は、図２７の平面図に示したように中間転送経路１４０に対応する領域が凹状に形成されており、第１の工程では、埋め込みチャネル１３５は、フォトダイオード１２１が形成される側に凸形状（後の工程で中間転送経路１４０となる領域）となるように形成される。
第２の工程において、図２８Ｂに示すように、Ｐ型ウェル層１３２の表面に、第１転送ゲート１２２に対応する領域が開口したレジスト１６０−２を形成し、Ｂをイオン注入することにより、Ｐ＋の不純物拡散領域１４９を形成する。なお、この工程で形成される不純物拡散領域１４９の中央の一部は、後の工程で不純物拡散領域１４２となる領域であり、その領域は、図２７の平面図に示したようにフォトダイオード１２１が形成される側に凸形状となり、埋め込みチャネル１３５側に凹形状となっている。
第３の工程において、図２８Ｃに示すように、メモリ部１２３の基板表面に付けられる酸化膜（ＳｉＯ２）を介してゲート電極１２２Ａとなるポリシリコン（Poly-Si）を堆積させる。このとき、ゲート電極１２２Ａは、完全転送経路１５０となる領域を覆い、中間転送経路１４０となる領域を覆わないように形成される。
第４の工程において、図２９Ａに示すように、レジスト１６３−３を形成して、フォトダイオード１２１を作製するために、ＡｓまたはＰをイオン注入する。このとき、フォトダイオード１２１が形成される領域がＮ型になるとともに、フォトダイオード１２１側に凸形状に形成された不純物拡散領域１４９の中央の一部において、ＡｓまたはＰで打ち返されてＰ−（またはＮ−）になり、不純物拡散領域１４２が形成される。このときのイオン注入のピーク濃度は数ｎｍで制御できるため、マスクの位置合わせを制御するよりもバラツキの少ないポテンシャル・バリアを形成することができる。
第５の工程において、図２９Ｂに示すように、基板表面の近傍にＢをイオン注入して、Ｐ＋のＰ型層１３３を形成する。これにより、HAD（Hole Accumulated Diode）センサであるフォトダイオード１２１が作製される。
第６の工程において、レジスト１６３−３を剥離させ、ゲート電極１２２Ａに配線を接続して、単位画素１２０Ｄ−１の構造が完成する。
以上のように、完全転送経路１５０用としてイオン注入を行った領域の一部を打ち返すことによって中間転送経路１４０を形成することにより、フォトダイオード１２１の蓄積電荷がメモリ部１２３へ流れ出す所定電荷量を決めるポテンシャル・バリアを、安定して形成することができる。
［第５の実施の形態］
次に、図３０を参照して、第５の実施の形態における単位画素１２０Ｅの構成について説明する。図３０Ａには、単位画素１２０Ｅの平面図が示されており、図３０Ｂには、平面図に示された矢印Ｘ−Ｘ’に沿った単位画素１２０Ｅの断面図が示されており、図３０Ｃには、平面図に示された矢印Ｙ−Ｙ’に沿った単位画素１２０Ｅの断面図が示されている。
図３０に示すように、単位画素１２０Ｅでは、中間転送経路１４０と完全転送経路１５０とが第１転送ゲート１２２のチャネル幅方向で分離されており、チャネル幅の端に中間転送経路１４０が形成されている。
また、単位画素１２０Ｅでは、中間転送経路１４０の実効チャネル長が完全転送経路１５０の実効チャネル長より長くなるとともに、中間転送経路１４０の実効チャネル幅が完全転送経路１５０の実効チャネル幅より狭くなるように、中間転送経路１４０となる不純物拡散領域１４２、および、完全転送経路１５０となる不純物拡散領域１４６が形成される。
そして、単位画素１２０Ｅでは、中間転送経路１４０を介してフォトダイオード１２１に蓄積された電荷がメモリ部１２３にオーバーフローするのに対し、完全転送経路１５０においてはオーバーフローが発生しないように、完全転送経路１５０のポテンシャル・バリアが十分高くなるように、不純物拡散領域１４６の不純物濃度が調整される。例えば、単位画素１２０Ｅにおける不純物濃度としては、アクセプタ濃度が１０１５ｃｍ−３となるＰ型ウェル層１３２の中に、ドナー濃度が１０１６〜１０１８ｃｍ−３となるフォトダイオード１２１とメモリ部１２３、および、アクセプタ濃度が１０１６〜１０１８ｃｍ−３となる中間転送経路１４０と完全転送経路１５０が形成されるが、完全転送経路１５０のアクセプタ濃度は、中間転送経路１４０よりも高濃度とされる。
［第５の実施の形態における第１の変形例］
次に、図３１を参照して、第５の実施の形態である単位画素１２０Ｅにおける第１の変形例である単位画素１２０Ｅ−１の構成について説明する。図３１には、図３０と同様に、単位画素１２０Ｅ−１の平面図および断面図が示されている。
図３１に示すように、単位画素１２０Ｅ−１では、中間転送経路１４０と完全転送経路１５０とが第１転送ゲート１２２のチャネル幅方向で分離されており、チャネル幅の中央に中間転送経路１４０が形成され、中間転送経路１４０の両側に完全転送経路１５０が形成されている。また、単位画素１２０Ｅ−１の中間転送経路１４０と完全転送経路１５０とについて、実効チャネル長、実効チャネル幅、およびチャネル濃度の関係は、図３０の単位画素１２０Ｅと同様である。
このように、単位画素１２０Ｅ−１では、中間転送経路１４０をチャネル幅の中央に形成することで、フォトダイオード１２１およびメモリ部１２３の面積が、単位画素１２０Ｅよりも低下するが、中間転送経路１４０を形成する時のリソグラフィの合わせバラツキに対する特性バラツキを低減させることができる。
［第５の実施の形態における第２および第３の変形例］
次に、図３２を参照して、第５の実施の形態である単位画素１２０Ｅにおける第２の変形例である単位画素１２０Ｅ−２、および第３の変形例である単位画素１２０Ｅ−３の構成について説明する。図３２Ａには、単位画素１２０Ｅ−２の平面図が示されており、図３２Ｂには、単位画素１２０Ｅ−３の平面図が示されている。また、単位画素１２０Ｅ−２および単位画素１２０Ｅ−３は、平面図に示された矢印Ｘ−Ｘ’に沿った断面形状が共通しており、図３２Ｃには、その断面図が示されている。
図３２に示すように、単位画素１２０Ｅ−２および単位画素１２０Ｅ−３では、完全転送経路１５０とメモリ部１２３との境界、および、完全転送経路１５０とフォトダイオード１２１との境界は、単位画素１２０Ｅと同様に接するように構成されている。これに対し、単位画素１２０Ｅ−２および単位画素１２０Ｅ−３では、中間転送経路１４０とメモリ部１２３との境界、および、中間転送経路１４０とフォトダイオード１２１との境界には、隙間が設けられている。この隙間領域は、隣接する不純物拡散領域１４２よりもアクセプタ濃度が低く、かつ、フォトダイオード１２１およびメモリ部１２３よりもドナー濃度が低い。例えば、この隙間領域は、Ｐ型ウェル層１３２と同様の濃度とされている。
また、単位画素１２０Ｅ−２および単位画素１２０Ｅ−３の中間転送経路１４０と完全転送経路１５０とについて、実効チャネル長、実効チャネル幅、およびチャネル濃度の関係は、図３０の単位画素１２０Ｅと同様である。このように構成されている単位画素１２０Ｅ−２および単位画素１２０Ｅ−３では、単位画素１２０Ｅや単位画素１２０Ｅ−２などと比較して、フォトダイオード１２１とメモリ部１２３の面積は低下するが、中間転送経路１４０を形成する時のリソグラフィの合わせバラツキに対する特性バラツキを、さらに低減させることができる。
［第５の実施の形態における第４および第５の変形例］
次に、図３３を参照して、第５の実施の形態である単位画素１２０Ｅにおける第４の変形例である単位画素１２０Ｅ−４、および第５の変形例である単位画素１２０Ｅ−５の構成について説明する。図３３には、図３２と同様に、単位画素１２０Ｅ−４および単位画素１２０Ｅ−５の平面図および断面図が示されている。
図３３に示すように、単位画素１２０Ｅ−４および単位画素１２０Ｅ−５では、中間転送経路１４０を構成する不純物拡散領域１４２が、フォトダイオード１２１側に広げられるとともに、メモリ部１２３側に広げられて構成されている。また、単位画素１２０Ｅ−４および単位画素１２０Ｅ−５の中間転送経路１４０と完全転送経路１５０とについて、実効チャネル長、実効チャネル幅、およびチャネル濃度の関係は、図３０の単位画素１２０Ｅと同様である。
このように構成されている単位画素１２０Ｅ−４および単位画素１２０Ｅ−５では、単位画素１２０Ｅや単位画素１２０Ｅ−２などと比較して、フォトダイオード１２１側に広げられた（凸状に形成された）不純物拡散領域１４２と、フォトダイオード１２１のリソグラフィの合わせバラツキが新たに発生するが、中間転送経路１４０の実効チャネル長を長くしたときのフォトダイオード１２１およびメモリ部１２３の面積低下をより小さく抑制することができる。
以上のように構成されている単位画素１２０Ｅ乃至単位画素１２０Ｅ−５では、フォトダイオード１２１およびメモリ部１２３の面積最大化と製造バラツキに対して、安定した中間転送経路１４０の両立が可能であり、画素サイズの縮小による多画素化、または、同一画素サイズにおける飽和信号量の増加と感度向上による高画質化を図ることができる。
また、デバイス動作上、大電流を流す必要のない中間転送経路１４０の実効チャネル幅は狭く設計し、短時間で信号電荷を転送するため大きな電流を流したい完全転送経路１５０の実効チャネル幅を可能な限りに広く設計することが好ましい。
以上のように、実効チャネル長が長い中間転送経路１４０の実効チャネル幅を狭く実効チャネル長が短い完全転送経路１５０の実効チャネル幅を広くすることで、フォトダイオード１２１とメモリ部１２３の面積を最大化する点で有利であり、単純に全チャネル幅の実効チャネル長を長くしたデバイスに比べ、同一画素サイズ内でフォトダイオード１２１とメモリ部１２３の面積を大きくできる。
このように、本発明により画素サイズの微細化による中間転送経路１４０の特性不安定さとフォトダイオード１２１およびメモリ部１２３の面積縮小による画素特性劣化のトレードオフを改善することが可能となる。
なお、各実施の形態においては、電子を信号電荷とするイメージセンサを例に説明したが、正孔を信号電荷とするタイプのイメージセンサにも本発明を適用することができる。
［単位画素のその他の第１構成例］
図３４は、単位画素１２０のその他の第１構成例である単位画素１２０Ｆ−１の構造を示す図である。
単位画素１２０Ｆ−１では、図２の単位画素１２０Ａにおける第１転送ゲート１２２とメモリ部１２３が省略され、Ｐ型ウェル層１３２を挟んで、フォトダイオード１２１と浮遊拡散領域１２５が隣接する配置となっている。フォトダイオード１２１と浮遊拡散領域１２５の間のＰ型ウェル層１３２の上側には、第２転送ゲート１２４が配置されている。
単位画素１２０Ｆ−１におけるグローバル露光動作について説明する。まず、全画素同時に埋め込みフォトダイオード１２１の蓄積電荷を空にする電荷排出動作が実行された後、露光が開始される。これにより、フォトダイオード１２１のＰＮ接合容量に光電荷が蓄積される。露光期間終了時点で、第２転送ゲート１２４が全画素同時にＯＮされ、蓄積された光電荷が全て浮遊拡散領域１２５へと転送される。第２転送ゲート１２４を閉じることで、全画素同一の露光期間で蓄積された光電荷が浮遊拡散領域１２５で保持される。その後、浮遊拡散領域１２５で保持された光電荷が、順次、画素信号として垂直信号線１１７を通して読み出される。最後に、浮遊拡散領域１２５がリセットされ、しかる後、リセットレベルが読み出される。
従って、単位画素１２０Ｆ−１では、浮遊拡散領域１２５がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆ−１では、フォトダイオード１２１と浮遊拡散領域１２５との境界部分の第２転送ゲート１２４に、中間転送経路と完全転送経路とが分離された構成となるように不純物拡散領域を形成することで、本発明を適用できる。
［単位画素のその他の第２構成例］
図３５は、単位画素１２０のその他の第２構成例である単位画素１２０Ｆ−２の構造を示す図である。
単位画素１２０Ｄは、図２の単位画素１２０Ａの構成に、浮遊拡散領域１２５と同様のメモリ部１２３が設けられた構成となっている。即ち、単位画素１２０Ｆ−２では、第１転送ゲート１２２のゲート電極１２２Ａがフォトダイオード１２１とメモリ部１２３の境界のＰ型ウェル層１３２の上部に設けられている。また、単位画素１２０Ｆ−２では、メモリ部１２３が浮遊拡散領域１２５と同様のＮ型層２３８によって形成される。
単位画素１２０Ｆ−２におけるグローバル露光動作は、次の手順で実行される。まず、電荷排出動作が全画素同時に実行され、同時露光が開始される。発生した光電荷がフォトダイオード１２１に蓄積される。露光終了時点で、第１転送ゲート１２２が全画素同時にＯＮされ、蓄積された光電荷がメモリ部１２３へ転送され、保持される。露光終了後、順次動作にてリセットレベルと信号レベルが読み出される。即ち、浮遊拡散領域１２５がリセットされ、次にリセットレベルが読み出される。続いて、メモリ部１２３の保持電荷が浮遊拡散領域１２５へ転送され、信号レベルが読み出される。
単位画素１２０Ｆ−２では、メモリ部１２３のＮ型層２３８がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆ−２では、第１転送ゲート１２２に、中間転送経路と完全転送経路とが分離された構成となるように不純物拡散領域を形成することで、本発明を適用できる。
［単位画素のその他の第３構成例］
図３６は、単位画素１２０のその他の第３構成例である単位画素１２０Ｆ−３の構造を示す図である。
図３６の単位画素１２０Ｆ−３では、メモリ部１２３を、埋め込みチャネル１３５に代えて、埋め込み型のＮ型拡散領域２３９によって形成した構成が採用されている。
メモリ部１２３をＮ型拡散領域２３９によって形成した場合であっても、埋め込みチャネル１３５によって形成した場合と同様の作用効果を得ることができる。具体的には、Ｐ型ウェル層１３２の内部にＮ型拡散領域２３９を形成し、基板表面側にＰ型層２４０を形成することで、界面で発生する暗電流がメモリ部１２３のＮ型拡散領域２３９に蓄積されることを回避できるため画質の向上に寄与できる。
ここで、メモリ部１２３のＮ型拡散領域２３９の不純物濃度は、浮遊拡散領域１２５の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第２転送ゲート１２４によるメモリ部１２３から浮遊拡散領域１２５への電荷の転送効率を高めることができる。単位画素１２０Ｆ−３におけるグローバル露光動作は、図２の単位画素１２０Ａと同様である。
なお、図３６に示した単位画素１２０Ｆ−３の構成では、メモリ部１２３を埋め込み型のＮ型拡散領域２３９によって形成したが、メモリ部１２３で発生する暗電流が増加することがあるものの、埋め込み型にしない構造としてもよい。
また、単位画素１２０Ｆ−３の構成においても、図２の単位画素１２０Ａにおける場合と同様に電荷排出部１２９を省略し、転送パルスＴＲＸ，ＴＲＧおよびリセットパルスＲＳＴを全てアクティブ状態にする構成を採ることができる。この構成を採ることにより、電荷排出部１２９と同等の作用効果、即ちフォトダイオード１２１の電荷を排出し、また、読み出し期間中にフォトダイオード１２１で溢れた電荷を基板側に逃がすことができる。
単位画素１２０Ｆ−３では、メモリ部１２３のＮ型拡散領域２３９がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆ−３では、第１転送ゲート１２２に、中間転送経路と完全転送経路とが分離された構成となるように不純物拡散領域を形成することで、本発明を適用できる。
［単位画素のその他の第４構成例］
図３７は、単位画素１２０のその他の第４構成例である単位画素１２０Ｆ−４の構造を示す図である。
図２の単位画素１２０Ａでは、フォトダイオード１２１と浮遊拡散領域１２５の間に１つのメモリ部（ＭＥＭ）１２３が配置されていたが、図３７の単位画素１２０Ｆ−４では、さらにもう１つのメモリ部（ＭＥＭ２）２４２が配置されている。即ち、メモリ部が２段構成となっている。
第３転送ゲート２４１は、メモリ部１２３に蓄積された電荷を、ゲート電極２４１Ａに転送パルスＴＲＸ２が印加されることによって転送する。メモリ部２４２は、ゲート電極２４１Ａの下に形成されたＮ型の埋め込みチャネル２４３によって形成され、第３転送ゲート２４１によってメモリ部１２３から転送された電荷を蓄積する。メモリ部２４２が埋め込みチャネル２４３によって形成されていることで、界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
メモリ部２４２は、メモリ部１２３と同様の構成とされているので、メモリ部１２３と同様、変調を掛けた場合には、メモリ部２４２の飽和電荷量を変調を掛けない場合よりも増やすことができる。
単位画素１２０Ｆ−４におけるグローバル露光動作では、全画素同時に蓄積された光電荷はフォトダイオード１２１またはメモリ部１２３で保持される。メモリ部２４２は、画素信号が読み出されるまでの間、光電荷を保持するために使用される。
単位画素１２０Ｆ−４では、メモリ部１２３の埋め込みチャネル１３５およびメモリ部２４２の埋め込みチャネル２４３がグローバル露光動作を行う場合の電荷保持領域となる。単位画素１２０Ｆ−４では、第１転送ゲート１２２に、中間転送経路と完全転送経路とが分離された構成となるように不純物拡散領域を形成することで、本発明を適用できる。
以上のように、本発明は、単位画素１２０Ａ以外のその他の構造にも採用することができる。また、単位画素１２０Ａ乃至１２０Ｆ−４において、導電型の極性（Ｎ型、Ｐ型）を反対にしたものでも同様に適用可能である。
［本発明を適用した電子機器の構成例］
さらに本発明は、固体撮像素子への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機など、画像取込部（光電変換部）に固体撮像素子を用いる電子機器全般に対して適用可能である。固体撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
図３８は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
図３８の撮像装置３００は、レンズ群などからなる光学部３０１、上述した単位画素１２０の各構成が採用される固体撮像素子（撮像デバイス）３０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路３０３を備える。また、撮像装置３００は、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７、および電源部３０８も備える。ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６、操作部３０７および電源部３０８は、バスライン３０９を介して相互に接続されている。
光学部３０１は、被写体からの入射光（像光）を取り込んで固体撮像素子３０２の撮像面上に結像する。固体撮像素子３０２は、光学部３０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子３０２として、ＣＭＯＳイメージセンサ１００の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる固体撮像素子を用いることができる。
表示部３０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像素子３０２で撮像された動画または静止画を表示する。記録部３０６は、固体撮像素子３０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部３０７は、ユーザによる操作の下に、撮像装置３００が持つ様々な機能について操作指令を発する。電源部３０８は、ＤＳＰ回路３０３、フレームメモリ３０４、表示部３０５、記録部３０６および操作部３０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
上述したように、固体撮像素子３０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、グローバル露光によって歪みのない撮像を実現できるとともに、RGBの画素ごとの漏れ込み信号抑圧比を抑制することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置３００においても、撮像画像の高画質化を図ることができる。
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
なお、固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
１００ ＣＭＯＳイメージセンサ， １１１ 画素アレイ部， １２０ 単位画素， １２１ フォトダイオード， １２３ メモリ部， １３２ Ｐ型ウェル層， １３４ Ｎ型埋め込み層， １２２ 第１転送ゲート， １３５ 埋め込みチャネル， １４０ 中間転送経路， １５０ 完全転送経路， ３００ 撮像装置

Claims (19)

  1. 入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
    前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、
    前記光電変換素子に蓄積された全ての電荷を前記電荷保持領域に転送する完全転送経路、および、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を有する転送ゲートと
    を備え、
    前記完全転送経路と前記中間転送経路とが異なる領域に形成される
    固体撮像素子。
  2. 前記電荷保持領域は、保持している電荷を排出した時に空乏状態となる不純物濃度で形成される
    請求項１に記載の固体撮像素子。
  3. 前記中間転送経路は、前記光電変換素子と前記電荷保持領域の境界に第１の導電型の不純物拡散領域を設けることにより形成され、
    前記不純物拡散領域と基板表面の間に、前記中間転送経路とは異なる第２の導電型の不純物拡散層が設けられる
    請求項１に記載の固体撮像素子。
  4. 前記中間転送経路を形成する前記第１の導電型の不純物拡散領域に対して基板表面の反対側に、前記中間転送経路よりも高い電位障壁を形成する前記第２の導電型の不純物拡散領域が設けられる
    請求項１に記載の固体撮像素子。
  5. 前記中間転送経路を形成する前記第１の導電型の不純物拡散領域は、前記光電変換素子に集光される光の中心に対して、または、前記光電変換素子のポテンシャル最深部に対して、前記完全転送経路よりも離れた領域に配置される
    請求項１に記載の固体撮像素子。
  6. 前記光電変換素子の一部と前記電荷保持領域の一部とが基板深さ方向に沿って見たときに重なり合うように形成されており、前記光電変換素子の一部と前記電荷保持領域の一部とが重なり合う領域の深さ方向の境界に、前記中間転送経路を形成する前記第１の導電型の不純物拡散領域が設けられる
    請求項１に記載の固体撮像素子。
  7. 前記光電変換素子の一部と前記電荷保持領域の一部とが重なり合う領域は、前記光電変換素子に集光される光の中心に対して、または、前記光電変換素子のポテンシャル最深部に対して、前記完全転送経路よりも離れた領域に配置される
    請求項６に記載の固体撮像素子。
  8. 前記光電変換素子を形成する前記第１の導電型の不純物拡散領域の一部が、前記電荷保持領域の基板底側の一部または全部に延長するように形成され、前記光電変換素子と前記電荷保持領域との深さ方向についての境界に、前記中間転送経路を形成する前記第１の導電型の不純物拡散領域が設けられる
    請求項１に記載の固体撮像素子。
  9. 前記中間転送経路を形成する前記第１の導電型の不純物拡散領域は、基板深さ方向に沿って見たときに、前記電荷保持領域の中央よりも前記光電変換素子から離れる側に配置される
    請求項８に記載の固体撮像素子。
  10. 前記中間転送経路を形成する前記第１の導電型の不純物拡散領域以外の領域、および、前記光電変換素子と前記電荷保持領域との境界であって基板表面付近となる位置に形成される前記完全転送経路以外の領域に、電位障壁を高める前記第２の導電型の不純物拡散領域が設けられる
    請求項８に記載の固体撮像素子。
  11. 前記完全転送経路は、前記転送ゲートを駆動するための電圧を印加する電極が覆いかぶさる領域に設けられ、前記中間転送経路は、前記転送ゲートを駆動するための電圧を印加する電極が覆いかぶさる領域以外の領域に設けられる
    請求項１に記載の固体撮像素子。
  12. 前記転送ゲートの電極の前記光電変換素子側の側面に凹部が形成され、または、前記転送ゲートのうちの前記中間転送経路が前記光電変換素子側に突出して形成されている
    請求項１に記載の固体撮像素子。
  13. 前記完全転送経路および前記中間転送経路は、
    前記完全転送経路の実効チャネル長より前記中間転送経路の実効チャネル長が長く、かつ、前記完全転送経路の実効チャネル幅より前記中間転送経路の実効チャネル幅が狭くなるような形状に形成されているとともに、
    前記中間転送経路では前記所定電荷量を超える電荷が露光期間中において前記電荷保持領域に転送され、かつ、前記完全転送経路では露光期間中において前記電荷保持領域への電荷の転送が禁止されるようにチャネル不純物濃度が調節されている
    請求項１に記載の固体撮像素子。
  14. 前記中間転送経路が、前記転送ゲートのチャネル幅の端となる領域に形成され、前記中間転送経路が形成された領域以外の領域となる前記転送ゲートのチャネル幅に完全転送経路が形成される
    請求項１３に記載の固体撮像素子。
  15. 前記中間転送経路が、前記転送ゲートのチャネル幅の端以外の領域に形成され、前記中間転送経路の両側に前記完全転送経路が形成される
    請求項１３に記載の固体撮像素子。
  16. 前記中間転送経路が、前記転送ゲートのチャネル幅の所定の複数箇所に形成され、前記中間転送経路が形成された領域以外の領域となる前記転送ゲートのチャネル幅に完全転送経路が形成される
    請求項１３に記載の固体撮像素子。
  17. 前記中間転送経路を形成する前記第１の導電型の不純物拡散領域と、前記中間転送経路の周囲に設けられる前記第２の導電型の不純物拡散領域との間に、前記第１および第２の導電型の不純物拡散領域のいずれよりも低濃度となる隙間領域が設けられる
    ことを特徴とする
    請求項１３に記載の固体撮像素子。
  18. 入射光量に応じた電荷を発生して内部に蓄積する光電変換素子を形成し、
    前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域を形成し、
    前記光電変換素子に蓄積された全ての電荷を前記電荷保持領域に転送する完全転送経路、および、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を有する転送ゲートを形成する
    ステップを含み、
    前記完全転送経路と前記中間転送経路とが異なる領域に形成される
    固体撮像素子の製造方法。
  19. 入射光量に応じた電荷を発生して内部に蓄積する光電変換素子と、
    前記光電変換素子によって変換された電荷を読み出されるまで保持する電荷保持領域と、
    前記光電変換素子に蓄積された全ての電荷を前記電荷保持領域に転送する完全転送経路、および、露光期間中において前記光電変換素子で発生した所定電荷量を超える電荷だけを前記電荷保持領域に転送する中間転送経路を有する転送ゲートと
    を備え、
    前記完全転送経路と前記中間転送経路とが異なる領域に形成される固体撮像素子を有し、
    行列状に配置された複数行の単位画素が同時に前記電荷の蓄積を行い、
    前記転送ゲートにより転送された前記電荷を順次読み出す
    電子機器。
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TW100108607A TWI479647B (zh) 2010-03-31 2011-03-14 A solid-state imaging device, a manufacturing method of a solid-state imaging device, and an electronic device
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US14/609,661 US9450003B2 (en) 2010-03-31 2015-01-30 Solid-state imaging device, method of manufacturing solid-state imaging device and electronic apparatus

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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013171887A (ja) * 2012-02-17 2013-09-02 Canon Inc 撮像装置、撮像システム、および撮像装置の製造方法。
JP2013172209A (ja) * 2012-02-17 2013-09-02 Canon Inc 撮像装置
JP2015023250A (ja) * 2013-07-23 2015-02-02 ソニー株式会社 固体撮像素子及びその駆動方法、並びに電子機器
KR20150127577A (ko) 2013-03-12 2015-11-17 소니 주식회사 고체 촬상 소자, 제조 방법, 및 전자 기기
JP2015220279A (ja) * 2014-05-15 2015-12-07 キヤノン株式会社 撮像装置
JP2016115855A (ja) * 2014-12-16 2016-06-23 キヤノン株式会社 固体撮像装置
WO2018221261A1 (ja) * 2017-06-02 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
JP2020080377A (ja) * 2018-11-13 2020-05-28 国立大学法人静岡大学 固体撮像装置
JP2021528838A (ja) * 2018-06-11 2021-10-21 フェイスブック・テクノロジーズ・リミテッド・ライアビリティ・カンパニーＦａｃｅｂｏｏｋ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｌｌｃ マルチフォトダイオードピクセルセル

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5671830B2 (ja) * 2010-03-31 2015-02-18 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2011216673A (ja) * 2010-03-31 2011-10-27 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP5721405B2 (ja) * 2010-11-22 2015-05-20 キヤノン株式会社 撮像システム、その制御方法及びプログラム
JP2012244125A (ja) * 2011-05-24 2012-12-10 Toshiba Corp 固体撮像装置及びその製造方法
TWI505453B (zh) * 2011-07-12 2015-10-21 Sony Corp 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置
EP2847797B1 (en) * 2012-05-11 2018-04-04 Nxp B.V. Integrated circuit with directional light sensor, device including such an ic
JP2014011253A (ja) * 2012-06-28 2014-01-20 Sony Corp 固体撮像装置および電子機器
JP2014063889A (ja) * 2012-09-21 2014-04-10 Sony Corp 固体撮像素子および方法、並びに、電子機器
US9602742B2 (en) * 2013-05-20 2017-03-21 Intellectual Discovery Co., Ltd. Imaging device and method for achieving wide dynamic range
US20150021668A1 (en) * 2013-07-19 2015-01-22 Stmicroelectronics Sa Photosensitive cell of an image sensor
JP6304738B2 (ja) * 2013-09-18 2018-04-04 ソニーセミコンダクタソリューションズ株式会社 撮像装置、撮像方法、製造装置、製造方法、並びに電子機器
JP6595750B2 (ja) 2014-03-14 2019-10-23 キヤノン株式会社 固体撮像装置及び撮像システム
KR102198853B1 (ko) 2014-11-27 2021-01-05 삼성전자 주식회사 이미지 센서, 및 상기 이미지 센서를 포함하는 이미지 처리 시스템
US9865632B2 (en) * 2015-03-23 2018-01-09 Tower Semiconductor Ltd. Image sensor pixel with memory node having buried channel and diode portions formed on N-type substrate
JP2017130567A (ja) 2016-01-21 2017-07-27 ソニー株式会社 固体撮像素子および撮像装置
JP2017143189A (ja) * 2016-02-10 2017-08-17 ルネサスエレクトロニクス株式会社 固体撮像素子
CN106129076B (zh) * 2016-07-18 2018-12-18 上海集成电路研发中心有限公司 一种用于减小暗电流的像素单元结构及其制造方法
KR102662585B1 (ko) * 2017-01-09 2024-04-30 삼성전자주식회사 이미지 센서
KR102332646B1 (ko) * 2017-05-02 2021-11-30 엘지디스플레이 주식회사 마이크로 디스플레이 디바이스 및 디스플레이 집적회로
JP6650909B2 (ja) * 2017-06-20 2020-02-19 キヤノン株式会社 撮像装置、撮像システム、移動体、および、撮像装置の製造方法
CN107621638B (zh) * 2017-08-01 2020-11-17 昆明理工大学 一种基于平移信号峰值求两个脉冲信号间的时间差的方法
US10559614B2 (en) * 2018-03-09 2020-02-11 Semiconductor Components Industries, Llc Dual conversion gain circuitry with buried channels
JP2019169501A (ja) * 2018-03-22 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
JP2020021775A (ja) * 2018-07-30 2020-02-06 キヤノン株式会社 固体撮像装置及び撮像システム
CN109979955B (zh) * 2019-04-03 2021-06-18 上海华力微电子有限公司 一种半导体结构及其制造方法
TW202121671A (zh) 2019-05-31 2021-06-01 日商索尼半導體解決方案公司 固體攝像裝置
US11121169B2 (en) * 2019-06-25 2021-09-14 Omnivision Technologies, Inc. Metal vertical transfer gate with high-k dielectric passivation lining
US11100586B1 (en) 2019-07-09 2021-08-24 Wells Fargo Bank, N.A. Systems and methods for callable options values determination using deep machine learning
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003115580A (ja) * 2001-10-04 2003-04-18 Sony Corp 固体撮像素子およびその製造方法
JP2006093517A (ja) * 2004-09-27 2006-04-06 Seiko Epson Corp 固体撮像装置
JP2006217410A (ja) * 2005-02-04 2006-08-17 Tohoku Univ 光センサおよび固体撮像装置
JP2009268083A (ja) * 2008-04-03 2009-11-12 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271430B2 (en) * 2004-06-04 2007-09-18 Samsung Electronics Co., Ltd. Image sensors for reducing dark current and methods of fabricating the same
JP4581792B2 (ja) * 2004-07-05 2010-11-17 コニカミノルタホールディングス株式会社 固体撮像装置及びこれを備えたカメラ
KR100699863B1 (ko) * 2005-08-29 2007-03-27 삼성전자주식회사 크로스토크를 방지할 수 있는 ｃｍｏｓ 이미지 센서 및 그제조방법
KR100808950B1 (ko) * 2007-01-30 2008-03-04 삼성전자주식회사 씨모스 이미지 센서 및 그 제조 방법
JP5671830B2 (ja) * 2010-03-31 2015-02-18 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
JP2011216673A (ja) * 2010-03-31 2011-10-27 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003115580A (ja) * 2001-10-04 2003-04-18 Sony Corp 固体撮像素子およびその製造方法
JP2006093517A (ja) * 2004-09-27 2006-04-06 Seiko Epson Corp 固体撮像装置
JP2006217410A (ja) * 2005-02-04 2006-08-17 Tohoku Univ 光センサおよび固体撮像装置
JP2009268083A (ja) * 2008-04-03 2009-11-12 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013171887A (ja) * 2012-02-17 2013-09-02 Canon Inc 撮像装置、撮像システム、および撮像装置の製造方法。
JP2013172209A (ja) * 2012-02-17 2013-09-02 Canon Inc 撮像装置
KR20150127577A (ko) 2013-03-12 2015-11-17 소니 주식회사 고체 촬상 소자, 제조 방법, 및 전자 기기
JP2015023250A (ja) * 2013-07-23 2015-02-02 ソニー株式会社 固体撮像素子及びその駆動方法、並びに電子機器
US9571772B2 (en) 2013-07-23 2017-02-14 Sony Semiconductor Solutions Corporation Solid-state imaging device, driving method and electronic apparatus with electric charge transfer using an intermediate potential
JP2015220279A (ja) * 2014-05-15 2015-12-07 キヤノン株式会社 撮像装置
JP2016115855A (ja) * 2014-12-16 2016-06-23 キヤノン株式会社 固体撮像装置
CN110663248A (zh) * 2017-06-02 2020-01-07 索尼半导体解决方案公司 固态摄像装置和电子设备
WO2018221261A1 (ja) * 2017-06-02 2018-12-06 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
KR20200013645A (ko) 2017-06-02 2020-02-07 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 장치 및 전자 기기
JPWO2018221261A1 (ja) * 2017-06-02 2020-04-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、及び電子機器
US11082649B2 (en) 2017-06-02 2021-08-03 Sony Semiconductor Solutions Corporation Solid-state imaging device with pixels having an in-pixel capacitance
JP7210441B2 (ja) 2017-06-02 2023-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
CN110663248B (zh) * 2017-06-02 2023-10-24 索尼半导体解决方案公司 固态摄像装置和电子设备
JP2021528838A (ja) * 2018-06-11 2021-10-21 フェイスブック・テクノロジーズ・リミテッド・ライアビリティ・カンパニーＦａｃｅｂｏｏｋ Ｔｅｃｈｎｏｌｏｇｉｅｓ， Ｌｌｃ マルチフォトダイオードピクセルセル
JP2020080377A (ja) * 2018-11-13 2020-05-28 国立大学法人静岡大学 固体撮像装置
JP7340218B2 (ja) 2018-11-13 2023-09-07 国立大学法人静岡大学 固体撮像装置

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