JP2013171887A - 撮像装置、撮像システム、および撮像装置の製造方法。 - Google Patents

Abstract

【課題】 撮像装置での電荷の転送を低電圧で行うことを可能とする。
【解決手段】 画素は、光電変換部８と、光電変換部８とは別の場所で電荷を保持する第１保持部１０と、第１保持部１０に保持された電荷を転送する第２転送部１１と、を含む。第１保持部１０は第１導電型の第１半導体領域１０３を含んで構成される。そして、平面視において第１半導体領域１０３に囲まれた領域１１４が各画素に配される。領域１１４は第２導電型の半導体領域である。あるいは、領域１１４は、周囲（第１半導体領域１０３の第１部分１０３ａ）よりも不純物濃度の低い第１導電型の半導体領域（第１半導体領域１０３の第２部分１０３ｂ）である。
【選択図】 図３

Description

本発明は撮像装置に関する。

近年、撮像装置の更なる高性能化のために、画素内に光電変換部及びフローティングディフュージョン（以下、ＦＤ）とは別に電荷の保持部を有する構成が検討されている。保持部の用途としては、特許文献１に記載されているようにグローバル電子シャッタを実現するために設けられる。特許文献１には、光電変換部と保持部とを有する画素が開示されている。

特開２０１１−０８２４２５号公報

特許文献１によれば、保持部を構成する第１導電型の半導体領域の下に、第２導電型の半導体領域を配することによって、保持部からの電荷の転送を低電圧で行うことができるとされている。
しかしながら、特許文献１では、保持部において電荷が保持される第１導電型の半導体領域の構造については検討されていない。本発明者らは、第１導電型の半導体領域の構造を工夫することにより、保持部からの電荷の転送をさらに低電圧で行いうることを見出した。
そこで、本発明は、グローバル電子シャッタが可能な画素構成を提供するとともに、保持部からの電荷の転送を低電圧で行うことを課題とする。

本発明の第１の側面に係る撮像装置は、半導体基板と、複数の画素と、を有する撮像装置であって、前記複数の画素のそれぞれが、前記半導体基板に配された光電変換部と、前記半導体基板に配され、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域と、前記第１半導体領域へ電荷を転送する第１転送部と、前記第１半導体領域に保持された電荷を転送する第２転送部と、を含み、前記第１半導体領域は第１部分と、第２部分と、第３部分とを含み、前記第３部分が配された深さにおいて、前記第３部分と前記第１転送部との間に前記第１部分が配され、前記第３部分と前記第２転送部との間に前記第２部分が配され、前記第３部分の不純物濃度は、前記第１部分の不純物濃度および前記第２部分の不純物濃度より低いことを特徴とする。

本発明の第２の側面に係る撮像装置は、半導体基板と、複数の画素と、を有する撮像装置であって、前記複数の画素のそれぞれが、前記半導体基板に配された光電変換部と、前記半導体基板に配され、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域と、前記第１半導体領域へ電荷を転送する第１転送部と、前記第１半導体領域に保持された電荷を転送する第２転送部と、を含み、前記第１半導体領域は第１部分と、第２部分とを含み、前記半導体基板に第２導電型の第２半導体領域が配され、前記第２半導体領域が配された深さにおいて、前記第２半導体領域と前記第１転送部との間に前記第１部分が配され、前記第２半導体領域と前記第２転送部との間に前記第２部分が配されたことを特徴とする。

本発明の第３の側面に係る撮像装置の製造方法は、半導体基板の第１の領域に光電変換部を形成する工程と、前記半導体基板の第２の領域に、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を形成する工程と、を有する撮像装置の製造方法であって、前記第１半導体領域を形成する前記工程は、前記第２の領域に第１導電型の第１不純物を導入する工程を含み、前記第２の領域は第１部分と前記第１部分に囲まれた第２部分とを含み、前記第２部分に導入される第２導電型の第２不純物の量が、前記第１部分に導入される前記第２不純物の量よりも多くなるように、前記第２の領域に前記第２不純物を導入する工程を有することを特徴とする。

本発明の第４の側面に係る撮像装置の製造方法は、半導体基板の第１の領域に光電変換部を形成する工程と、前記半導体基板の第２の領域に、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を形成する工程と、を有する撮像装置の製造方法であって、前記第２の領域は第１部分と前記第１部分に囲まれた第２部分とを含み、前記第１半導体領域を形成する前記工程は、前記第１部分に導入される第１導電型の第１不純物の量が、前記第２部分に導入される前記第１不純物の量よりも多くなるように、前記第２の領域に前記第１不純物を導入する工程を含むことを特徴とする。

本発明によれば、グローバル電子シャッタが可能な画素構成を提供するとともに、保持部からの電荷の転送を低電圧で行うことができる。

本発明に係る撮像装置の実施例１乃至実施例６のブロック図。 本発明に係る撮像装置の実施例１乃至実施例４の等価回路を示す図。 本発明に係る撮像装置の実施例１の上面を示す概略図。 本発明に係る撮像装置の実施例１の断面を示す概略図。 本発明に係る撮像装置の実施例１、実施例３および実施例５の製造方法を示す図。 本発明に係る撮像装置の実施例１乃至実施例４の駆動パルスを示す図。 本発明に係る撮像装置の実施例１、実施例２、及び実施例４のポテンシャルを表す図。 本発明に係る撮像装置の実施例１、実施例２、及び実施例４のポテンシャルを表す図。 比較例のポテンシャルを表す図。 本発明に係る撮像装置の実施例２の上面を示す概略図。 本発明に係る撮像装置の実施例２の断面を示す概略図。 本発明に係る撮像装置の実施例２、実施例３および実施例６の製造方法を示す図。 本発明に係る撮像装置の実施例３の上面を示す概略図。 本発明に係る撮像装置の実施例３の断面を示す概略図。 本発明に係る撮像装置の実施例３のポテンシャルを表す図。 本発明に係る撮像装置の実施例４の上面を示す概略図。 本発明に係る撮像装置の実施例４の断面を示す概略図。 本発明に係る撮像装置の実施例４の製造方法を示す図。 本発明に係る撮像装置の実施例５および実施例６の等価回路を示す図。 本発明に係る撮像装置の実施例５および実施例６の上面を示す概略図。 本発明に係る撮像装置の実施例５の断面を示す概略図。 本発明に係る撮像装置の実施例５および実施例６の駆動パルスを示す図。 本発明に係る撮像装置の実施例５および実施例６のポテンシャルを表す図。 本発明に係る撮像装置の実施例５および実施例６のポテンシャルを表す図。 本発明に係る撮像装置の実施例６のポテンシャルを表す図。 本発明に係る撮像システムのブロック図。

本発明の実施形態について、図面を用いて説明する。本発明に係る撮像装置は、複数の画素を有する。図２は撮像装置の画素の等価回路の一例を示している。図２が示す通り、画素は、光電変換部８と、光電変換部８とは別の場所で電荷を保持する第１保持部１０と、を含む。さらに画素は、第１保持部１０へ電荷を転送する第１電荷転送部９および第１保持部１０に保持された電荷を転送する第２電荷転送部１１を含む。本発明の特徴部分は、第１保持部１０の構造、あるいは第１保持部１０の製造方法に関する。

本発明の第１の側面を説明する。図３は第１保持部１０を含む画素の上面図の一例を示している。第１保持部１０は第１導電型の第１半導体領域１０３を含んで構成される。第１半導体領域１０３に信号電荷が蓄積される。第１電荷転送部９は制御電極１０２を含んで構成される。第２電荷転送部１１は制御電極１０４を含んで構成される。また、画素１００には第２導電型の第２半導体領域１１４が配される。そして、平面視において、第２半導体領域１１４と第１電荷転送部９との間に、第１半導体領域１０３の一部（第１部分）が配される。さらに、平面視において、第２半導体領域１１４と第２電荷転送部１１との間に、第１半導体領域１０３の別の一部（第２部分）が配される。図では、第２半導体領域１１４が第１半導体領域１０３に囲まれている。しかし、第２半導体領域１１４が第１半導体領域１０３に囲まれていない例も本発明に含まれる。

図４は、図３のＡＡ’に沿った断面の一例を示す概略図である。図４の第２半導体領域１１４が配された深さ（線ＢＢ’の位置）において、第２半導体領域１１４と第１電荷転送部９との間に、第１半導体領域１０３の一部（第１部分）が配されている。そして、第２半導体領域１１４と第２電荷転送部１１との間に、第１半導体領域１０３の別の一部（第２部分）が配されている。ここで、深さは半導体基板３００ａと絶縁膜３００ｂとの界面３００からの距離である。つまり、界面３００に平行な面において、第２半導体領域１１４と第１電荷転送部９との間に、および、第２半導体領域１１４と第２電荷転送部１１との間に、１つの第１半導体領域１０３の異なる部分がそれぞれ配される。

本発明の第２の側面を説明する。図１０は第１保持部１０を含む画素の上面図の別の一例を示している。第１保持部１０は第１導電型の第１半導体領域１０３を含んで構成される。第１半導体領域１０３に信号電荷が蓄積される。第１電荷転送部９は制御電極１０２を含んで構成される。第２電荷転送部１１は制御電極１０４を含んで構成される。この例では、第１半導体領域１０３は、第１部分１０３ａ（第１部分および第２部分）と、第２部分１０３ｂ（第３部分）とを含む。第１部分１０３ａの不純物濃度は、第２部分１０３ｂの不純物濃度より高い。そして、平面視において、第２部分１０３ｂ（第３部分）と第１電荷転送部９との間に、第１半導体領域１０３の第１部分１０３ａの一部（第１部分）が配される。さらに、平面視において、第２部分１０３ｂ（第３部分）と第２電荷転送部１１との間に、第１半導体領域１０３の第１部分１０３ａの別の一部（第２部分）が配される。図では、第２部分１０３ｂが第１部分１０３ａに囲まれている。しかし、第２部分１０３ｂが第１部分１０３ａに囲まれていない例も本発明に含まれる。

図１１は、図１０のＡＡ’に沿った断面の一例を示す概略図である。図１１の第２部分１０３ｂ（第３部分）が配された深さにおいて、第２部分１０３ｂと第１電荷転送部９との間に、第１半導体領域１０３の第１部分１０３ａの一部（第１部分）が配されている。そして、第２部分１０３ｂと第２電荷転送部１１との間に、第１半導体領域１０３の第１部分１０３ａの別の一部（第２部分）が配されている。ここで、深さは半導体基板３００ａと絶縁膜３００ｂとの界面３００からの距離である。つまり、界面３００に平行な面において、第２部分１０３ｂと第１電荷転送部９との間に、および、第２部分１０３ｂと第２電荷転送部１１との間に、１つの第１半導体領域１０３の第１部分１０３ａの異なる部分がそれぞれ配される。

以上に説明した第１保持部１０は、好適には、以下の製造方法によって形成される。図５は本発明に係る撮像装置の製造方法の一例を示している。第１保持部１０を構成する第１導電型の第１半導体領域１０３を形成するために、第１導電型の不純物が半導体基板に導入される。そして、この第１導電型の不純物が導入された領域の、もしくは導入される領域の一部である領域１１４に、第２導電型の不純物を導入する。つまり、領域１１４における第２導電型の不純物のドーズが、第１半導体領域１０３が配される領域であって、領域１１４以外の領域における第２導電型の不純物のドーズより高くなるように、第２導電型の不純物を半導体基板に導入する。領域１１４は、図３および図４の第２半導体領域１１４が配される領域である。あるいは、領域１１４は、図１０および図１１の第２領域１０３ｂが配される領域である。このように、第１半導体領域１０３を形成する不純物とは反対の導電型の不純物のプロファイルを制御することによって、第２半導体領域１１４あるいは第１半導体領域１０３の第２部分１０３ｂを形成しうる。

なお、領域１１４へ導入される第２導電型の不純物のドーズと、第１半導体領域１０３を形成するために導入される第１導電型の不純物のドーズとの大小関係によって、領域１１４の導電型が決まる。第２導電型の不純物のドーズのほうが低ければ、領域１１４は第１半導体領域１０３の第２部分１０３ｂとなる。第２導電型の不純物のドーズのほうが高ければ、領域１１４は第２導電型の第２半導体領域１１４となる。

図１８は、は本発明に係る撮像装置に好適な製造方法の別の例を示している。図１８の領域１６０１は、第１導電型の第１半導体領域１０３を形成する際に第１導電型の不純物が導入されない領域を示している。このように、第１半導体領域１０３を形成する不純物のプロファイルを制御することによって、第２半導体領域１１４あるいは第２部分１０３ｂを形成しうる。

以上に述べた構成によれば、グローバル電子シャッタが可能な画素構成を提供するとともに、保持部からの電荷の転送を低電圧で行うことができる。

以下、転送電圧低減の効果を説明する。そのために、比較例として領域１１４が配されない構成を考える。比較例では、保持部を構成する第１半導体領域１０３の不純物濃度分布が平面方向に沿って一様である。

図７および図８において、画素における電荷の転送路に沿ったポテンシャル分布の一例が示されている。これらの図では、転送路は、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、入力ノード１４として示されている。本発明に係る撮像装置の画素におけるポテンシャルが実線で示されている。そして、比較例の画素におけるポテンシャル分布が破線で示されている。

図７（ｂ）が示す通り、比較例と比べて、本発明に係る第１保持部１０のポテンシャル分布の底部は浅い。つまり、ポテンシャル分布の底部におけるポテンシャルが高い。そして、比較例に比べて、本発明に係る第１保持部１０のポテンシャル分布の底部は、電荷の転送方向、つまり第２電荷転送部１１の方向に広がっている。これにより、本発明に係る保持部におけるポテンシャル分布の底部は、比較例よりも、転送部に近づいている。これは、第１半導体領域によって囲まれた側面を有する第２半導体領域が配されたことによるものである。

このような構成によれば、比較例よりも、第１保持部１０から入力ノード１４に至る電荷の転送路にポテンシャル障壁が形成されにくい。そのため、保持部からの電荷の転送をより低電圧で行うことができる。

具体的には、例えば図８（ｃ）に示されるように、本発明に係る撮像装置においては、第２電荷転送部１１のポテンシャルをＶ１とすることによって、第１保持部１０の電荷を入力ノード１４に転送することができる。一方、比較例においては、第２電荷転送部１１のポテンシャルをＶ１より低いＶ２とすることによって、第１保持部１０の電荷が入力ノード１４に転送される。比較例において、第２電荷転送部１１のポテンシャルがＶ１であると、図９が示すように、第１保持部と入力ノード１４の間にポテンシャル障壁が生じる。このため、比較例では、電荷の一部が転送されずに、第１保持部１０に残る。このように、本発明に係る撮像装置においては、第２電荷転送部のポテンシャルをＶ２まで下げなくても、電荷の転送が行える。つまり、低電圧で電荷の転送を行うことができるのである。

なお、本発明に係る保持部におけるポテンシャル分布の底部は、比較例よりも高い。しかし、本発明に係る保持部におけるポテンシャル分布の底部は前述のように横方向に広がっているので、これによって飽和電荷量の低下が抑えられる。また、飽和電荷量は、第１半導体領域の不純物濃度を高めることによって増加させることができる。

以下、本発明の実施例について説明する。本明細書で使用される「第１導電型」および「第２導電型」は、相互に異なる導電型を表現するために用いられる用語である。「第１導電型」がＮ型である場合には「第２導電型」はＰ型である。「第１導電型」がＰ型である場合には「第２導電型」はＮ型である。以下では、説明の簡略化のために、「第１導電型」がＮ型であり、「第２導電型」がＰ型である例を説明する。しかし、本発明はこれに限定されるものではなく、「第１導電型」がＰ型であり、「第２導電型」がＮ型である場合にも適用される。保持部を構成する半導体領域がＮ型である場合には、保持部には光電変換によって生じた電子および正孔のうち電子が蓄積されうる。保持部を構成する半導体領域がＰ型である場合には、保持部には光電変換によって生じた電子および正孔のうち正孔が蓄積されうる。

また、以下では、画素ごとに増幅素子を有する画素増幅型の撮像装置に本発明を適用した例を説明する。これに限られず、本発明は、電荷の保持部と、保持部に保持された電荷を転送する転送部を有する種々のセンサに適用されうる。

本発明に係る撮像装置の実施例について説明する。図１は、本実施例の撮像装置の全体ブロック図である。撮像装置１は半導体基板を用いて１つのチップで構成することができる。撮像装置１は、撮像領域２に配された複数の画素を有している。更に、撮像装置１は制御部３を有している。制御部３は、垂直走査部４、信号処理部５及び出力部６に制御信号、電源電圧等を供給する。

垂直走査部４は撮像領域２に配された複数の画素に駆動パルスを供給する。通常、画素行ごともしくは複数の画素行ごとに駆動パルスを供給する。垂直走査部４はシフトレジスタもしくはアドレスデコーダにより構成することができる。

信号処理部５は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部４により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、メモリ部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。これらの回路は、デジタル信号を処理する回路であってもよいし、アナログ信号を処理する回路であってもよい。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。

出力部６は水平出力線を介して伝達された信号を撮像装置１外に出力する。出力部６は、バッファもしくは増幅回路を含んで構成されている。

図２に本実施例の撮像装置の等価回路を示す。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。

光電変換部８は入射光を信号電荷（電子、あるいは正孔）に変換する。光電変換部８の例としてフォトダイオードを示している。

第１電荷転送部９は、光電変換部８で生成した電荷を後段の回路素子へ転送する。以降では信号電荷として電子を用いる場合を例に説明する。第１電荷転送部９は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

第１保持部１０は光電変換部８で生成した電子を保持する。第２電荷転送部１１は第１保持部１０で保持した電子を後段の回路素子へ転送する。第２電荷転送部１１は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

増幅素子１５の入力ノード１４は、第１保持部１０から第２電荷転送部１１を介して転送された電子を保持可能な構成である。増幅素子１５の入力ノード１４は半導体基板に配されたフローティングディフュージョン領域（以下、ＦＤ領域）を含んで構成することができる。増幅素子１５は入力ノード１４に転送された電子に基づく信号を増幅して垂直信号線２０へ出力する。ここでは増幅素子１５としてＭＯＳトランジスタ（以下、増幅トランジスタ）を用いている。例えば増幅トランジスタはソースフォロワ回路を構成する。また、増幅部１５の入力ノード１４と第１保持部１０との間の電気的経路には、第２電荷転送部１１が配される。つまり、増幅部１５の入力ノード１４と第１保持部１０とは別のノードである。このような例に限らず、２つのノードが電気的に絶縁されうる構成であれば、別のノードである。

第４電荷転送部７は光電変換部８の電子をオーバーフロードレイン領域（以下、ＯＦＤ領域）へ転送する。ＯＦＤ領域は、例えば電源電圧を供給する配線１６に電気的に接続されたＮ型の半導体領域により構成することができる。第４電荷転送部７は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。第４電荷転送部７により電子シャッタ動作を行うことができる。つまり、第４電荷転送部７を制御することによって、光電変換部８で生じた電子を排出する期間（シャッタ期間）と、電子を蓄積する期間（露光期間）とを制御できる。

リセット部１７は、増幅素子１５の入力ノード１４に基準電圧を供給する。リセット部１７は増幅素子１５の入力ノード１４で保持された電子をリセットする。ここではリセット部１７としてＭＯＳトランジスタ（以下、リセットトランジスタ）を用いている。

選択部１８は、各画素を選択して画素毎もしくは画素行ごとに画素の信号を垂直信号線２０へ読み出す。ここでは選択部１８としてＭＯＳトランジスタ（以下、選択トランジスタ）を用いている。なお、選択部１８は、増幅素子１５と垂直信号線２０の間の経路に配されてもよい。あるいは、選択部１８が省略されてもよい。選択部１８が省略される例では、リセット部１７が増幅素子１５の入力ノード１４に供給する電圧によって、画素が選択されうる。

リセットトランジスタのドレイン及び選択トランジスタのドレインには配線１９を介して所定の電圧が供給されている。所定の電圧は例えば電源電圧である。なお、選択部１８が増幅部１５と垂直信号線２０の間の経路に配された場合、および選択部１８が省略された場合には、増幅トランジスタのドレインが配線１９に接続される。

リセット制御配線２１は、リセットトランジスタのゲートに駆動パルスＰＲＥＳを供給する。選択制御配線２２は、選択トランジスタのゲートに駆動パルスＰＳＥＬを供給する。第２転送制御配線２４は、第２電荷転送部１１を構成する制御電極（以下、第２制御ゲート）に駆動パルスＰＴＸ２を供給する。第１転送制御配線２５は第１電荷転送部９を構成する制御電極（以下、第１制御ゲート）に駆動パルスＰＴＸ１を供給する。第４転送制御配線２６は第４電荷転送部７を構成する制御電極（以下、第４制御ゲート）に駆動パルスＰＴＸ４を供給する。各制御ゲートに供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。

本実施例は、図２に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。

具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。

更に、第１電荷転送部９が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。

あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。

光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９および第４電荷転送部７が非導通状態であるときに、第１制御ゲートの下に形成されるポテンシャル障壁が、第４制御ゲートの下に形成されるポテンシャル障壁よりも高い。なお、第１電荷転送部９および第４電荷転送部７が非導通状態であるときに、光電変換部８において電子が蓄積されうる。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。

図３、図４を用いて、本実施例の画素の具体的な構造を説明する。図２で説明した部材と同じ名称の部材は、同様の機能を有する部材であるため詳細な説明は省略する。

図３に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

画素１００は、光電変換部８を構成するＮ型半導体領域１０１、第１電荷転送部９を構成する制御電極１０２、第１保持部１０を構成するＮ型半導体領域１０３、第２電荷転送部１１を構成する制御電極１０４、ＦＤ領域１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０を含んで構成される。更に、画素１００は、第４電荷転送部７を構成する制御電極１１１、ＯＦＤ領域１１２を有している。ＦＤ領域１０７は、第１保持部１０で保持された電子が転送されるＮ型半導体領域を含んで構成される。ＯＦＤ領域１１２は、光電変換部８からの電荷が転送されるＮ型半導体領域を含んで構成される。

なお、ＯＦＤ領域１１２は、リセットトランジスタ、選択トランジスタ、増幅トランジスタのソースあるいはドレインと兼用されてもよい。つまり、第１保持部１０の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部８の面積を大きくすることができるため、感度を向上させることができる。

また、Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１５が配される。Ｎ型半導体領域１０３とＰ型半導体領域１１５とがＰＮ接合を構成している。なお、本実施例においてＰ型半導体領域１１５は省略されてもよい。

本実施例の特徴は、Ｐ型半導体領域１１４と制御電極１０２との間にＮ型半導体領域１０３の一部が配され、また、Ｐ型半導体領域１１４と制御電極１０４との間にＮ型半導体領域１０３の一部が配されたことである。好ましくは、図３が示すように、ある平面で見たときに、Ｎ型半導体領域１０３がＰ型半導体領域１１４を囲んでいる。

ここで、Ｐ型半導体領域１１４がＮ型半導体領域１０３に囲まれるとは、平面において、Ｐ型半導体領域１１４の当該平面への射影が、Ｎ型半導体領域１０３の当該平面への射影によって囲まれることである。ここで平面は、第１保持部１０における半導体基板３００ａとその上に配された絶縁膜３００ｂとの界面３００の少なくとも一部を含む面であってよい。例えば、図３の上面図が、Ｎ型半導体領域１０３の射影とＰ型半導体領域１１４の射影とを同一平面に示した図である。

別の観点では、Ｐ型半導体領域１１４が配された深さであって、半導体基板３００ａとその上に配された絶縁膜３００ｂとの界面３００に平行な面において、Ｐ型半導体領域１１４がＮ型半導体領域１０３に囲まれる。例えば、第１の深さにおいてはＰ型半導体領域１１４がＮ型半導体領域に囲まれていて、それよりも深い第２の深さにおいてはＰ型半導体領域１１４がＮ型半導体領域に囲まれていない構造であってもよい。

図４に図３のＡ−Ａ’に沿った断面構造の概略図を示す。図３と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。本実施例として、図４（ａ）および図４（ｂ）の２つの断面構造の例を示している。図４（ａ）と図４（ｂ）とは、Ｐ型半導体領域１１４の構成が異なる点を除いて同じである。

本実施例の撮像装置は、半導体基板３００ａと、その上に配された絶縁膜３００ｂとを有する。半導体基板３００ａは例えばシリコンである。半導体基板３００ａはエピタキシャル成長によって形成された半導体領域を含みうる。絶縁膜３００ｂは例えばシリコン酸化膜である。半導体基板３００ａの内部に半導体領域が形成される。また、半導体基板３００ａの上に絶縁膜３００ｂを介して制御電極が配される。

半導体基板３００ａにＮ型半導体領域３０１が配される。Ｎ型半導体領域３０１の上にＰ型半導体領域３０２が配される。Ｐ型半導体領域３０２とＰＮ接合を構成するように、Ｎ型半導体領域１０１が配される。Ｎ型半導体領域１０１の表面側、つまり絶縁膜３００ｂに近い側にはＰ型半導体領域３０３が配される。Ｐ型半導体領域３０２、Ｎ型半導体領域１０１、Ｐ型半導体領域３０３によりいわゆる埋め込み型のフォトダイオードが構成されている。

光電変換部８で生じた電子は、第１チャネル３０４を移動し、第１保持部１０を構成するＮ型半導体領域１０３に到達する。Ｎ型半導体領域１０３で保持された電子は、第２チャネル３０５を移動し、ＦＤ領域を構成するＮ型半導体領域１０７へ到達する。また、光電変換部８で生じた電子は、制御電極１１１を介して、ＯＦＤ領域１１２に排出可能となっている。

制御電極１０２は第１チャネル３０４の上部に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０２が、Ｎ型半導体領域１０３の上に配された部分１０２ａを含んでいる。制御電極１０２は、第１電荷転送部９及び第１保持部１０で兼用されている。つまり、制御電極１０２に印加される電圧によって、光電変換部８と第１保持部１０との間のポテンシャルが制御される。加えて、制御電極１０２に印加される電圧によって、第１保持部１０のポテンシャルが制御される。第１電荷転送部９は、第１チャネル３０４及び第１チャネル３０４上に絶縁膜を介して配された制御電極１０２の一部を含んで構成されている。

第１保持部１０は、Ｎ型半導体領域１０３と、Ｎ型半導体領域１０３とＰＮ接合を構成するＰ型半導体領域１１５を含む。Ｎ型半導体領域１０３がＰＮ接合容量を構成することによって、電子が蓄積されうる。更に、第１保持部１０は、絶縁膜を介してＮ型半導体領域１０３上に配された制御電極１０２の一部１０２ａを含んで構成されている。制御電極１０２に印加される電圧によって、Ｎ型半導体領域１０３の界面３００側に反転層が形成されるとよい。これにより、暗電流が第１保持部１０に混入することを低減することができる。

制御電極１０４は第２チャネル３０５の上に絶縁膜３００ｂを介して配されている。第２電荷転送部１１は、第２チャネル３０５及び第２チャネル３０５上に絶縁膜を介して配された制御電極１０４を含んで構成されている。

ＦＤ領域１０７およびＯＦＤ領域１１２には、プラグ３０７が接続される。ＦＤ領域１０７は、プラグ３０７を介して増幅トランジスタのゲート電極に接続される。ＯＦＤ領域１１２は、プラグ３０７を介して不図示の配線１６に接続される。

また、Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１５が配される。Ｐ型半導体領域１１５は、Ｎ型半導体領域１０３の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０３の全部の下に配されてもよい。Ｎ型半導体領域１０３とＰ型半導体領域１１５とがＰＮ接合を構成している。Ｐ型半導体領域１１５の不純物濃度は、Ｐ型半導体領域１１５より下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１５の不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０３からの空乏層の広がりを低減することができるので、第１保持部１０から低電圧で電荷を転送することができる。

なお、Ｐ型半導体領域１１５は省略されてもよい。Ｐ型半導体領域１１５が省略された例では、Ｎ型半導体領域１０３の下に配されたＰ型半導体領域３０２が、深くなるにつれて不純物濃度が高くなる不純物分布、あるいは一様な不純物分布を有しうる。

本実施例においては、Ｎ型半導体領域１０３の下にＰ型半導体領域１１４が配される。つまり、Ｐ型半導体領域１１４と界面３００との間に第１保持部１０を構成するＮ型半導体領域１０３の一部が配される。界面３００は、半導体基板３００ａと絶縁膜３００ｂとが接する面である。

図４が示す通り、界面３００に平行な線分Ｂ−Ｂ’を含む面において、Ｐ型半導体領域１１４と第１電荷転送部９との間に、Ｎ型半導体領域１０３の一部が配される。そして、Ｐ型半導体領域１１４と第２電荷転送部１１との間に、Ｎ型半導体領域１０３の別の一部が配される。本実施例では、界面３００に平行な線分Ｂ−Ｂ’を含む面において、Ｐ型半導体領域１１４はＮ型半導体領域１０３に囲まれる。つまり、紙面奥の方向において、Ｐ型半導体領域１１４に隣り合ってＮ型半導体領域１０３が配され、紙面手前の方向において、Ｐ型半導体領域１１４に隣り合ってＮ型半導体領域１０３が配される。このように、線分Ｂ−Ｂ’の示す深さにおいて、Ｐ型半導体領域１１４がＮ型半導体領域１０３によって囲まれていてもよい。

図４（ａ）に示された例では、Ｐ型半導体領域１１４のうち半導体基板３００ａの深い位置に配された部分は、Ｎ型半導体領域１０３に囲まれていない。つまり、Ｐ型半導体領域１１４が、Ｎ型半導体領域１０３の下端よりも深くまで延在している。Ｎ型半導体領域１０３の下端は、例えば、Ｐ型半導体領域１１５とのＰＮ接合面である。

図４（ｂ）に示された例では、界面３００からＰ型半導体領域１１４の下端までの距離が、界面３００からＮ型半導体領域１０３の下端までの距離よりも短い。つまり、Ｐ型半導体領域１１４の下に、Ｎ型半導体領域１０３の一部が配される。なお、Ｐ型半導体領域１１４の下端は、例えば、Ｎ型半導体領域１０３とのＰＮ接合面である。Ｎ型半導体領域１０３の下端は、例えば、Ｐ型半導体領域１１５とのＰＮ接合面である。

次に、各半導体領域の不純物濃度について説明する。なお、各半導体領域の不純物濃度は、これに限られることはなく、必要に応じて適宜変更されうるものである。Ｎ型半導体領域１０３に囲まれたＰ型半導体領域が配されることで、電荷の転送を低電圧で行うことが可能だからである。

Ｐ型半導体領域１１４の不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高くてもよい。あるいは、Ｐ型半導体領域１１４の不純物濃度は、Ｎ型半導体領域１０３の不純物濃度より高くてもよい。Ｐ型半導体領域１１４の不純物濃度が高いほど、第１保持部１０からの電荷の転送に用いられる電圧を小さくすることができる。なお、本実施例において、Ｐ型半導体領域１１４の不純物濃度は、ほとんど真性半導体に近い程度の濃度であってもよい。

なお、後述する実施例２のように、第２半導体領域が保持部を構成する第１半導体領域と同じ導電型の場合には、第２半導体領域の不純物濃度が低いほど、第１保持部１０からの電荷の転送に用いられる電圧を小さくすることができる。

一方、Ｐ型半導体領域１１４の不純物濃度が、例えばＰ型半導体領域３０３の不純物濃度よりも低くてもよい。あるいは、Ｐ型半導体領域１１４の不純物濃度が、不図示のポテンシャルバリアを構成するＰ型半導体領域の不純物濃度よりも低くてもよい。Ｐ型半導体領域１１４の不純物濃度が高いと、保持部の電荷保持容量が小さくなる可能性がある。したがって、このような構成によれば、保持部の電荷保持容量の低下を抑制することができる。

Ｎ型半導体領域１０３の不純物濃度は、Ｎ型半導体領域１０１の不純物濃度より高いことが好ましい。これにより、第１保持部１０の電荷保持容量を大きくすることができる。あるいは、光電変換部８の感度を向上させることができる。

Ｐ型半導体領域３０３の不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高いことが好ましい。あるいは、Ｐ型半導体領域３０３の不純物濃度は、Ｎ型半導体領域１０１の不純物濃度より高いことが好ましい。このような構成によって、光電変換部８における暗電流によるノイズを低減することができる。

遮光部材１１３は第１保持部１０の上部に配されている。遮光部材１１３により、第１保持部１０が遮光されうる。好ましくは、遮光部材１１３が第１保持部１０に入射し得る光の全部を遮光する。遮光部材１１３の光電変換部８側の端部は、第１保持部１０の光電変換部８側の端部よりも、光電変換部８に近い。遮光部材１１３のＦＤ領域１０７側の端部は、第１保持部１０のＦＤ領域１０７側の端部よりも、ＦＤ領域１０７に近い。

しかしながらこれに限るものではなく、本実施例のように制御電極１０２が第１電荷転送部９と、第１保持部１０とで兼用される場合には、少なくとも制御電極１０２の光電変換部８側の端部を覆わない構成としてもよい。このような構成によれば、光電変換部８に対する遮光部材１１３の影響が小さくなるため、光電変換部８の感度を向上させることができる。更に、垂直方向に対して一定の角度をもって入射する光の画素位置に対する影響を低減させることが可能となる。または、第１保持部１０を構成するＮ型半導体領域１０３もしくはＰ型半導体領域３０２において光電変換された電子をＮ型半導体領域１０３において蓄積することができる。これによって画素の感度を向上させることが可能となる。

なお、第１保持部１０の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第１保持部１０を構成する制御電極１０２に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。

遮光部材１１３は配線層を構成する金属を用いることができる。もしくは異なる配線層間、あるいは配線と半導体領域間の電気的接続をするためのプラグを構成する金属を用いることができる。遮光部材１１３はできるだけ半導体基板３００ａに近い場所に配された方が好ましい。複数の配線層のうち最も半導体基板３００ａの近くに配された配線層を構成する金属、もしくは最下層の配線層と半導体領域とを電気的に接続するプラグの金属を用いるのが良い。もしくは最下層の配線層と半導体基板との聞に遮光部材１１３専用の金属を配してもよい。

図４では第１保持部１０の上に配された遮光部材１１３のみが図示されている。しかし、他の画素回路を構成するトランジスタの上にも遮光部材を配してもよい。もしくは他の画素回路を構成するトランジスタを配線により遮光してもよい。他の画素回路を構成するトランジスタは、上述のリセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。

図５を用いて本実施例の製造方法について説明する。図５は、図３のＡ−Ａ’に沿った断面を示す概略図である。

図５（ａ）に示されるように、半導体基板３００ａにＮ型半導体領域３０１とＰ型半導体領域３０２とを形成する。各半導体領域の形成には、公知の半導体プロセスを用いることができる。例えばイオン注入法や、熱拡散法により不純物を半導体基板３００ａに導入することにより、各半導体領域を形成することができる。Ｎ型の半導体領域を形成する場合には、砒素やリンが導入される。Ｐ型の半導体領域を形成する場合には、ボロンが導入される。これは、他の半導体領域についても同様である。なお、Ｎ型半導体領域３０１には不純物を導入せず、半導体基板３００ａの一部をそのままＮ型半導体領域３０１としてもよい。

図５（ａ）に示された工程おいて、Ｐ型の不純物をＰ型半導体領域１１４が配される領域に導入する。この工程で導入されたＰ型の不純物によって、Ｐ型半導体領域１１４が形成されうる。Ｐ型半導体領域１１４はマスク５０１を用いたイオン注入により形成される。つまり、Ｐ型半導体領域１１４の端は、マスク５０１によって規定されうる。

次に図５（ｂ）に示されるように、Ｎ型の不純物をＮ型半導体領域１０３が配される領域に導入する。この工程で導入されたＮ型の不純物によって、Ｎ型半導体領域１０３が形成されうる。Ｎ型半導体領域１０３はマスク５０２を用いたイオン注入により形成される。つまり、Ｎ型半導体領域１０３の端は、マスク５０２によって規定されうる。

本実施例の製造方法の特徴は、Ｐ型半導体領域１１４を形成するためのマスク５０１の第１開口５０１ａと、Ｎ型半導体領域１０３を形成するためのマスク５０２の第２開口５０２ａとの配置である。第１開口５０１ａおよび第２開口５０２ａが、Ｐ型半導体領域１１４がＮ型半導体領域１０３に囲まれるように、それぞれのマスクに配される。

これにより、Ｎ型半導体領域１０３を形成するときに不純物が導入される領域の一部と、Ｐ型半導体領域１１４を形成する時に不純物が導入される領域の一部とが、重なりうる。つまり、同じ領域１１４ａに、Ｎ型半導体領域１０３を形成するためのＮ型の不純物と、Ｐ型半導体領域１１４を形成するためのＰ型の不純物とが導入されうる。別の観点では、Ｎ型半導体領域１０３を形成するためにＮ型の不純物が導入される領域の一部（領域１１４ａ）に、反対導電型（Ｐ型）の不純物が導入される。このため、当該一部（領域１１４ａ）の不純物濃度が低くなる。あるいは当該一部がＰ型の半導体領域になる。本実施例では、領域１１４ａがＰ型である例を説明している。

一般に、半導体領域の導電型は、そこに導入されたＰ型の不純物の量（ドーズ）と、Ｐ型の不純物の量（ドーズ）との大小関係によって決定されうる。Ｎ型の不純物のドーズがＰ型の不純物のドーズより多ければ、導電型はＮ型となる。Ｐ型の不純物のドーズがＮ型の不純物のドーズより多ければ、導電型はＰ型となる。

このように、保持部を構成する第１半導体領域を形成するときに不純物が導入される領域の一部に、第１半導体領域とは反対の導電型の不純物が導入されることによって、第２半導体領域が形成される。このような構成によって、低電圧で電荷を転送することができる保持部の構造を好適に得ることができる。

なお、Ｐ型半導体領域１１４は不純物濃度の異なる複数の部分を含みうる。これは、図５（ａ）においてＰ型の不純物が導入された領域のうち、後の図５（ｂ）の工程でＮ型の不純物が導入された部分は、他に比べて不純物濃度が低くなるからである。

また、図５においては、Ｐ型半導体領域１１４をＮ型半導体領域１０３よりも先に形成する例を示している。しかし、この順番に限定されない。Ｎ型半導体領域１０３がＰ型半導体領域１１４よりも先に形成されてもよい。あるいは、両者が同時に形成されてもよい。

図５（ｂ）の工程において、Ｐ型半導体領域１１５を形成してもよい。このとき、Ｎ型半導体領域１０３を形成するときに用いたマスク５０２を用いて、Ｐ型半導体領域１１５を形成するＰ型の不純物を半導体基板に導入している。

イオン注入によってＰ型半導体領域１１５を形成すると、Ｐ型半導体領域１１５の不純物分布はある深さにピークＲｐ１を持つ。Ｐ型半導体領域１１４をイオン注入によって形成する場合には、Ｐ型半導体領域１１４の不純物分布のピークＲｐ２が、ピークＲｐ１よりも界面３００に近い位置に配されることが好ましい。

続いて、図５（ｃ）に示されるように、Ｎ型半導体領域１０１、１０７、１１２、Ｐ型半導体領域３０３、制御電極１０２、１０４、１１１を形成する。制御電極は例えばポリシリコンで形成される。これらの部材を形成する順序については特に限定されない。例えば、制御電極を先に形成することによって、制御電極をマスクとしたイオン注入によって、Ｎ型半導体領域１０１、１０７、１１２、Ｐ型半導体領域３０３を形成することができる。このような方法によれば、各半導体領域の重ね合わせ精度を向上させることができる。

その後、図５（ｄ）に示されるように、遮光部材１１３、プラグ３０７を形成する。なお、遮光部材１１３とプラグ３０７とは、同じ材料で構成されてもよい。

図５では、図４（ａ）に示される断面構造を例に本実施例の製造方法を説明した。図４（ｂ）に示される断面構造を形成する場合にも、図５の製造方法が用いられる。

続いて本実施例の駆動方法について説明する。図６に本実施例の撮像装置の駆動パルス図を示す。撮像領域２に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、１行目、２行目の画素に供給される駆動パルスを示している。ＰＳＥＬは選択トランジスタのゲートに供給される駆動パルスを示している。ＰＲＥＳはリセットトランジスタのゲートに供給される駆動パルスを示している。ＰＴＸ１は第１制御ゲートに供給される駆動パルスを示している。ＰＴＸ２は第２制御ゲートに供給される駆動パルスを示している。ＰＴＸ４は第４制御ゲートに供給される駆動パルスを示している。ＰＴＳは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。ＰＴＮは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。

時刻ｔ１以前は、撮像領域２における全ての行のＰＲＥＳおよびＰＴＸ４がハイレベルとなっている。ここで図６に示された他の全てのパルスはローレベルである。これによって、光電変換部８で発生した電子がＯＦＤ領域に排出される。

時刻ｔ１において、ＰＲＥＳおよびＰＴＸ４がハイレベルを維持した状態で、撮像領域２に配された全ての画素において、ＰＴＸ１、およびＰＴＸ２がローレベルからハイレベルへ遷移する。これにより光電変換部８および第１保持部１０がリセットされる。

時刻ｔ２において、撮像領域２における全ての行のＰＴＸ１、ＰＴＸ２、およびＰＴＸ４がハイレベルからローレベルへ遷移する。この動作により撮像領域２に配された全ての画素において露光期間が開始する。露光期間中は光電変換部８で生じた電子のうち所定量の電子は、第１保持部１０へ移動する。

時刻ｔ２から所定期間経過後、時刻ｔ３において撮像領域２における全ての行のＰＴＸ１がローレベルからハイレベルへ遷移し、時刻ｔ４において撮像領域２における全ての行のＰＴＸ１がハイレベルからローレベルへ遷移する。この動作により光電変換部８に残っていた電子が第１保持部１０へ転送される。この動作により露光期間が終了する。

時刻ｔ５において、撮像装置に配された全ての行のＰＴＸ４がローレベルからハイレベルへ遷移する。この動作により、光電変換部８と第１保持部１０との間のポテンシャル障壁の高さよりも光電変換部８とＯＦＤ領域１１２との間のポテンシャル障壁の高さの方が低くなる。これにより光電変換部８で生じた電子が第１保持部１０へ移動せずに、ＯＦＤ領域１１２へ移動するようになる。

時刻ｔ６において、ＰＳＥＬ（１）がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号が垂直信号線２０に出力され得る状態となる。更に、時刻ｔ６において、ＰＲＥＳ（１）がハイレベルからローレベルへ遷移する。これにより、増幅素子１５の入力ノード１４のリセット動作が完了する。

時刻ｔ７において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ８において、ＰＴＮがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。

時刻ｔ９において、ＰＴＸ２（１）がローレベルからハイレベルへ遷移し、時刻ｔ１０においてＰＴＸ２（１）がハイレベルからローレベルへ遷移する。この動作により、１行目の画素の第１保持部１０で保持されていた電子が、増幅素子１５の入力ノード１４に転送される。

時刻ｔ１１においてＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ１２において、ＰＴＳがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。

時刻ｔ１３において、ＰＳＥＬ（１） がハイレベルからローレベルへ遷移する。この動作により１行目の画素の信号の読み出し期間が終了する。１行目の画素の読み出し期間は、時刻ｔ６から時刻ｔ１３までの期間となる。更に時刻ｔ１３において、ＰＲＥＳ（１）がローレベルからハイレベルへ遷移する。これにより、１行目の画素の増幅素子１５の入力ノード１４のリセットが開始される。

この後、時刻ｔ１４から時刻ｔ２１までの期間において、２行目の画素の信号の読み出しが行われる。１行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が２行目となる点が異なること以外は、時刻ｔ１４から時刻ｔ２１の各時刻における動作は、時刻ｔ６から時刻ｔ１３の各時刻における動作と同様である。

このような動作によって撮像領域２に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第１保持部１０の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻ｔ４である。その後、読み出し動作を繰り返すことで、撮像領域２における全ての行の読み出しを行なう。

図７および図８は、図６に示した駆動パルス図のそれぞれの時刻、期間においてのポテンシャル障壁の高さの関係を示したものである。図７および図８には、ＯＦＤ領域１１２、第４電荷転送部７、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、および入力ノード１４（ＦＤ領域１０７）のポテンシャルが示されている。部実線で本実施例における画素のポテンシャルが示されている。また、図７には、破線で比較例における画素のポテンシャルが示されている。比較例は、Ｐ型半導体領域１１４が配されていない点を除いて、本実施例と同様の構造である。

なお、本明細書においては、ポテンシャルは信号電荷の位置エネルギーである。例えば、信号電荷が電子の場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが低くなる。これは、電子が負の電荷だからである。電圧が高い領域では、電子の位置エネルギーは低い。一方、信号電荷がホールの場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが高くなる。これは、ホールが正の電荷だからである。電圧が高い領域では、ホールの位置エネルギーは高い。図７および図８では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。

図７（ａ）は時刻ｔ１から時刻ｔ２までの期間におけるポテンシャル状態を示す図である。図６で説明したように、時刻ｔ１から時刻ｔ２までの期間においては、第１電荷転送部９、第２電荷転送部１１、第４電荷転送部７にすべてハイレベルのパルスが供給される。つまりすべての電荷転送部において生じるポテンシャル障壁が低い状態となっている。光電変換部８で生じた電子はＯＦＤ領域１１２もしくはリセットトランジスタのドレイン（不図示）に排出される。好ましくは、光電変換部８および第１保持部１０には電子が存在しない。

この時の電子に対する好適なポテンシャル状態としては、光電変換部８が最も高いポテンシャルとなっている。更に、図示するように、光電変換部８から増幅素子１５の入力ノード１４まで順にポテンシャルが低くなっている状態が好ましい。つまり、光電変換部８のポテンシャルが、第１保持部１０のポテンシャルより高くてもよい。第１保持部１０のポテンシャルが入力ノード１４のポテンシャルより高くてもよい。

図７（ｂ）、図７（ｃ）は時刻ｔ２から時刻ｔ３までの期間、つまり露光期間中のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態となっている。つまり、図７（ａ）の場合に比べて、光電変換部８と第１保持部１０との間のポテンシャル障壁の高さが高くなっている。更に、第４電荷転送部７が非導通状態となっている。つまり、図７（ａ）の場合に比べて光電変換部８とＯＦＤ領域１１２との間のポテンシャル障壁の高さが高くなっている。これにより、図７（ｂ）では少量の電子が光電変換部８で蓄積されている。また、図７（ｂ）の状態において、第１電荷転送部９に生じるポテンシャル障壁の高さは、第４電荷転送部７に生じるポテンシャル障壁の高さよりも低い。

図７（ｃ）のポテンシャル状態は図７（ｂ）と同じだが、光電変換部８へ入射した光の量が異なる。光電変換部８に一定以上の電子が生じた場合には、第１電荷転送部９に生じたポテンシャル障壁を乗り越えて、第１保持部１０に電子は移動する。つまり、所定量以上の光が入射した場合、露光期間中は光電変換部８と第１保持部１０とが電子を保持している。

図７（ｄ）は時刻ｔ３から時刻ｔ４までの期間におけるポテンシャル状態を示す図である。光電変換部８で蓄積されていた電子が第１保持部１０に転送される。光電変換部８からの電子の転送効率を高めるためには、光電変換部８のポテンシャルよりも第１電荷転送部９の導通時のポテンシャル障壁が低くなっているとよい。更に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルよりも低い方が良い。本実施例では、制御電極１０２が第１電荷転送部９と第１保持部１０とで兼用されているため、第１電荷転送部９を導通させる駆動パルスが供給されると、第１保持部１０のポテンシャルも低くなる。

図８（ａ）は時刻ｔ４から時刻ｔ５までの期間のポテンシャル状態を示す図である。第１電荷転送部９が非導通となり、第２電荷転送部１１が導通となる前の状態を示している。第１保持部１０には第１電荷転送部９に生じるポテンシャル障壁で決まる量の電子が蓄積されている。

図８（ｂ）は時刻ｔ５から時刻ｔ９までの期間における１行目の画素のポテンシャル状態、および時刻ｔ５から時刻ｔ１７までの期間における２行目の画素のポテンシャル状態である。この期間の長さは画素行ごとに異なりうる。第４電荷転送部７が導通するため、第４電荷転送部７におけるポテンシャル障壁が、第１電荷転送部９におけるポテンシャル障壁よりも低くなる。第４電荷転送部７におけるポテンシャル障壁は、光電変換部８のポテンシャルより低くなっていることが好ましい。このようなポテンシャル状態によって、第１保持部１０が電子を保持しつつ、光電変換部８で発生した電子がＯＦＤ領域１１２に移動することができる。

図８（ｃ）は時刻ｔ９から時刻ｔ１０までの期間における１行目の画素のポテンシャル状態、および時刻ｔ１７から時刻ｔ１８までの期間における２行目の画素のポテンシャル状態を表す図である。第２電荷転送部１１が導通状態となり、第１保持部１０で保持されていた電子が増幅素子１５の入力ノード１４に転送される。第１保持部１０からの電子の転送効率を高めるためには、第１保持部１０のポテンシャルの高さよりも第２電荷転送部１１の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅素子１５の入力ノード１４のポテンシャルの高さが第１保持部１０のポテンシャルの高さよりも低い方が良い。

ここで、本実施例においては第２電荷転送部１１の制御電極１０４には、第２電荷転送部１１のポテンシャルがＶ１となるような電圧が供給される。これは、第２電荷転送部１１のポテンシャルをＶ２とする電圧より低い電圧である。つまり、比較例の場合に比べて、低い電圧で、第１保持部１０に保持された電子を入力ノード１４に転送することができる。一方、図９は、同じタイミングにおける比較例のポテンシャルを示している。比較例では、第２電荷転送部１１のポテンシャルがＶ１となるような電圧では、第１保持部１０に保持された電子の一部が転送されない可能性がある。つまり、比較部では、電荷の転送により高い電圧が用いられうる。

図８（ｄ）は時刻ｔ１０から時刻ｔ１３までの期間における１行目の画素のポテンシャル状態、および時刻ｔ１８から時刻ｔ２１までの期間における２行目の画素のポテンシャル状態を表す図である。第２電荷転送部１１が非導通状態となった後のポテンシャル状態を示す図である。光電変換部８には光が入射しているものの、第４電荷転送部７によりＯＦＤ領域１１２へ電子は排出される。また、第１保持部１０にも電子が混入し得る。しかしながら、第１電荷転送部９のポテンシャル障壁の高さに比べて、第２電荷転送部１１のポテンシャル障壁の高さが高いため、入力ノード１４には電荷が混入しにくい構成となっている。時刻ｔ１３以降における１行目の画素のポテンシャル、および時刻ｔ２１以降における２行目の画素のポテンシャルは、図７（ａ）で示された状態であってもよい。

本実施例の効果について説明する。図７および図８が示す通り、本実施例の第１保持部１０のポテンシャル分布の底部は、比較例よりも電荷の転送方向に広がっている。これにより、本実施例の第１保持部１０におけるポテンシャル分布の底部は、比較例よりも、転送部に近づいている。これは、Ｎ型半導体領域１０３によって囲まれたＰ型半導体領域１１４が配されたことによるものである。このように、本実施例の構成によれば、比較例よりも、光電変換部から増幅素子の入力ノードに至る電荷の経路にポテンシャルバリアが形成されにくい。したがって、保持部からの電荷の転送をより低電圧で行うことができる。

また、本実施例においては、Ｐ型半導体領域１１４が界面３００から離間して配されている。このような構成によれば、第１保持部１０の電荷保持容量を大きくすることができる。また、Ｐ型半導体領域１１４の下に、Ｎ型半導体領域１０３が配されることによって、第１保持部１０の電荷保持容量を大きくすることができる。

本発明に係る撮像装置の別の実施例について説明する。第１保持部１０を構成するＮ型半導体領域１０３が、第１部分１０３ａと、第１部分１０３ａより不純物濃度が低い第２部分１０３ｂとを含む点において、本実施例は実施例１と異なる。第２部分１０３ｂは、第１部分１０３ａに囲まれている。また、実施例１のＰ型半導体領域１１４が省略されうる。他の部分は、全て実施例１と同様である。そこで、本実施例において、実施例１とは異なる点のみを説明し、他の部分については説明を省略する。

本実施例の撮像装置の全体ブロック構成は実施例１と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

本実施例の撮像装置の等価回路は実施例１と同様である。つまり、図２が、本実施例の撮像装置の等価回路を示す。

図１０、図１１を用いて、本実施例の画素の具体的な構造を説明する。それぞれ、図３、図４と同様の機能を有する部分には同じ符号を付してある。図３、図４と同じ符号が付された部分については、実施例１と同様であるため、詳細な説明は省略する。

図１０に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

本実施例においては、Ｎ型半導体領域１０３が、第１部分１０３ａと、第１部分１０３ａより不純物濃度が低い第２部分１０３ｂを含む。図１０では、Ｎ型半導体領域１０３のうち、第２部分１０３ｂ以外が第１部分１０３ａである。本実施例の特徴は、第２部分１０３ｂと制御電極１０２との間に、第１部分１０３ａが配され、また、第２部分１０３ｂと制御電極１０４との間に、第１部分１０３ａが配されたことである。好ましくは、図１０が示すように、ある平面で見たときに、第１部分１０３ａが第２部分１０３ｂを囲んでいる。

ここで、第２部分１０３ｂが第１部分１０３ａに囲まれるとは、平面において、第２部分１０３ｂの当該平面への射影が、第１部分１０３ａの当該平面への射影によって囲まれることである。ここで平面は、第１保持部１０における半導体基板３００ａとその上に配された絶縁膜３００ｂとの界面３００の少なくとも一部を含む面であってよい。例えば、図３の上面図が、第１部分１０３ａの射影と第２部分１０３ｂの射影とを同一平面に示した図である。別の観点では、第２部分１０３ｂが配された深さであって、半導体基板３００ａとその上に配された絶縁膜３００ｂとの界面３００に平行な面において、第２部分１０３ｂが第１部分１０３ａに囲まれる。

図１１に図１０のＡ−Ａ’に沿った断面構造の概略図を示す。本実施例として、図１１（ａ）および図１１（ｂ）の２つの断面構造の例を示している。図１１（ａ）と図１１（ｂ）とは、第２部分１０３ｂの配置が異なる点を除いて同じである。

本実施例においては、Ｎ型半導体領域１０３が第１部分１０３ａと第２部分１０３ｂを含む。界面３００に平行な面において、第２部分１０２ｂと第１電荷転送部９との間に、第１部分１０３ａの一部が配される。そして、第２部分１０２ｂと第２電荷転送部１１との間に、第１部分１０３ａの別の一部が配される。本実施例では、界面３００に平行な面において、第２部分１０３ｂは第１部分１０３ａに囲まれる。つまり、紙面奥の方向において、第２部分１０３ｂに隣り合って第１部分１０３ａが配され、紙面手前の方向において、第２部分１０３ｂに隣り合って第１部分１０３ａが配される。

第２部分１０３ｂと界面３００との間に、第１部分１０３ａが配される。第１部分１０３ａのうち、第２部分１０３ｂと界面３００との間に配された部分を便宜的に第３部分と呼ぶ。第２部分１０３ｂの不純物濃度は、第３部分の不純物濃度より低い。

図１１（ａ）に示された例では、第２部分１０３ｂの下に、Ｐ型半導体領域１１６が配される。Ｐ型半導体領域１１６の不純物濃度は、Ｐ型半導体領域１１５の不純物濃度より高くてもよい。

図１１（ａ）に示された例では、第１部分１０３ａの下端と第２部分１０３ｂの下端が同じ深さに配される。第１部分１０３ａの下端は、例えば、第１部分１０３ａとＰ型半導体領域１１５とが構成するＰＮ接合面である。第２部分１０３ｂの下端は、例えば、第２部分１０３ｂとＰ型半導体領域１１６とが構成するＰＮ接合面である。

図１１（ｂ）に示された例では、第２部分１０３ｂの下に、第１部分１０３ａが配される。第１部分１０３ａのうち、第２部分１０３ｂの下に配された部分を便宜的に第４部分と呼ぶ。第２部分１０３ｂの不純物濃度は、第４部分の不純物濃度より低い。

本実施例において、第２部分１０３ｂの不純物濃度は、ほとんど真性半導体に近い程度の濃度であってもよい。

図１２を用いて本実施例の製造方法について説明する。図１２は図１０のＡ−Ａ’に沿った断面を示す概略図である。

図１２（ａ）に示されるように、半導体基板３００ａにＮ型半導体領域３０１とＰ型半導体領域３０２とを形成する。各半導体領域の形成には、公知の半導体プロセスを用いることができる。例えばイオン注入法や、熱拡散法により不純物を半導体基板３００ａに導入することにより、各半導体領域を形成することができる。Ｎ型の半導体領域を形成する場合には、砒素やリンが導入される。Ｐ型の半導体領域を形成する場合には、ボロンが導入される。これは、他の半導体領域についても同様である。なお、Ｎ型半導体領域３０１には不純物を導入せず、半導体基板３００ａの一部をそのままＮ型半導体領域３０１としてもよい。

図１２（ａ）に示された工程おいて、Ｐ型の不純物を半導体基板３００ａに導入する。この工程では、少なくともＮ型半導体領域１０３の第２部分１０３ｂとなる領域に、Ｐ型の不純物が導入される。また、この工程で導入されたＰ型の不純物によって、Ｐ型半導体領域１１６が形成されうる。この工程では、Ｐ型の不純物がマスク５０１を用いたイオン注入により半導体基板３００ａに導入される。つまり、第２部分１０３ｂの端は、マスク５０１によって規定されうる。

次に図１２（ｂ）に示されるように、Ｎ型の不純物をＮ型半導体領域１０３が配される領域に導入する。この工程で導入されたＮ型の不純物によって、Ｎ型半導体領域１０３が形成されうる。Ｎ型半導体領域１０３はマスク５０２を用いたイオン注入により形成される。つまり、Ｎ型半導体領域１０３の端は、マスク５０２によって規定されうる。

本実施例の製造方法の特徴は、マスク５０１の第１開口５０１ａと、マスク５０２の第２開口５０２ａとの配置である。第１開口５０１ａおよび第２開口５０２ａが、Ｎ型半導体領域１０３において第２部分１０３ｂが第１部分１０３ａに囲まれるように、それぞれのマスクに配される。

これにより、図１２（ｂ）の工程でＮ型の不純物が導入される領域１０３の一部と、図１２（ａ）の工程でＰ型の不純物が導入される領域１１７の一部とが、重なりうる。つまり、同じ領域（第２部分１０３ｂ）に、Ｎ型の不純物と、Ｐ型の不純物とが導入されうる。別の観点では、Ｎ型半導体領域１０３を形成するためにＮ型の不純物が導入される領域の一部（第２部分１０３ｂ）に、反対導電型（Ｐ型）の不純物が導入される。このため、Ｎ型半導体領域１０３の一部、つまり第２部分１０３ｂの不純物濃度が低くなる。

一般に、半導体領域の導電型は、そこに導入されたＰ型の不純物の量（ドーズ）と、Ｐ型の不純物の量（ドーズ）との大小関係によって決定されうる。Ｎ型の不純物のドーズがＰ型の不純物のドーズより多ければ、導電型はＮ型となる。Ｐ型の不純物のドーズがＮ型の不純物のドーズより多ければ、導電型はＰ型となる。

このように、保持部を構成する第１半導体領域を形成するときに不純物が導入される領域の一部に、第１半導体領域とは反対の導電型の不純物が導入されることによって、不純物濃度の低い部分が形成される。このような構成によって、低電圧で電荷を転送することができる保持部の構造を好適に得ることができる。

なお、図１２においては、Ｐ型の不純物をＮ型の不純物より先に半導体基板に導入する例を示している。しかし、この順番に限定されない。Ｎ型半導体領域１０３の第１部分１０３ａおよび第２部分１０３ｂを形成するためのＮ型の不純物の導入を先に行ってもよい。あるいは、Ｐ型の不純物とＮ型の不純物とを同時に半導体基板３００ａに導入してもよい。

図１２（ｂ）の工程において、Ｐ型半導体領域１１５を形成してもよい。このとき、Ｎ型半導体領域１０３を形成するときに用いたマスク５０２を用いて、Ｐ型半導体領域１１５を形成する不純物を半導体基板に導入している。なお、Ｐ型半導体領域１１６が配される領域に、図１２（ａ）の工程と図１２（ｂ）の工程の両方においてＰ型の不純物が導入されることで、Ｐ型半導体領域１１６の不純物濃度がＰ型半導体領域１１５の不純物濃度よりも高くなる。

イオン注入によってＰ型半導体領域１１５を形成すると、Ｐ型半導体領域１１５の不純物分布はある深さにピークＲｐ１を持つ。図１２（ａ）の工程でイオン注入が用いられる場合には、Ｐ型の不純物が導入される領域１１７の不純物分布のピークＲｐ２が、ピークＲｐ１よりも界面３００に近い位置に配されることが好ましい。

続いて、図１２（ｃ）に示されるように、Ｎ型半導体領域１０１、１０７、１１２、Ｐ型半導体領域３０３、制御電極１０２、１０４、１１１を形成する。制御電極は例えばポリシリコンで形成される。これらの部材を形成する順序については特に限定されない。例えば、制御電極を先に形成することによって、制御電極をマスクとしたイオン注入によって、Ｎ型半導体領域１０１、１０７、１１２、Ｐ型半導体領域３０３を形成することができる。このような方法によれば、各半導体領域の重ね合わせ精度を向上させることができる。

その後、図１２（ｄ）に示されるように、遮光部材１１３、プラグ３０７を形成する。なお、遮光部材１１３とプラグ３０７とは、同じ材料で構成されてもよい。

図１２では、図１１（ａ）に示される断面構造を例に本実施例の製造方法を説明した。図１１（ｂ）に示される断面構造を形成する場合にも、図１２の製造方法が用いられる。

本実施例の駆動方法については、実施例１と同様である。つまり、図６が、本実施例の撮像装置の駆動パルスを示す。

また、本実施例のポテンシャル障壁の高さの関係は、実施例１と同様である。つまり、図７および図８が、本実施例におけるポテンシャル障壁の高さの関係を示している。

本実施例の効果について説明する。図７および図８が示す通り、本実施例の第１保持部１０のポテンシャル分布の底部は、比較例よりも電荷の転送方向に広がっている。これにより、本実施例の第１保持部１０におけるポテンシャル分布の底部は、比較例よりも、転送部に近づいている。これは、Ｎ型半導体領域１０３によって囲まれたＰ型半導体領域１１４が配されたことによるものである。このように、本実施例の構成によれば、比較例よりも、光電変換部から増幅素子の入力ノードに至る電荷の経路にポテンシャルバリアが形成されにくい。したがって、保持部からの電荷の転送をより低電圧で行うことができる。

また、本実施例においては、Ｎ型半導体領域１０３の第２部分１０３ｂと界面３００との間に、Ｎ型半導体領域１０３の第３部分が配される。このような構成によれば、第１保持部１０の電荷保持容量を大きくすることができる。また、第２部分１０３ｂの下に、Ｎ型半導体領域１０３の第４部分が配されることによって、第１保持部１０の電荷保持容量を大きくすることができる。

本発明に係る撮像装置の別の実施例について説明する。実施例１のＰ型半導体領域１１４の平面における配置が特徴である。他の部分は、全て実施例１と同様である。そこで、本実施例において、実施例１とは異なる点のみを説明し、他の部分については説明を省略する。

本実施例の撮像装置の全体ブロック構成は実施例１と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

本実施例の撮像装置の等価回路は実施例１と同様である。つまり、図２が、本実施例の撮像装置の等価回路を示す。

図１３、図１４を用いて、本実施例の画素の具体的な構造を説明する。それぞれ、図３、図４と同様の機能を有する部分には同じ符号を付してある。図３、図４と同じ符号が付された部分については、実施例１と同様であるため、詳細な説明は省略する。

図１３に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

本実施例においては、制御電極１０２からＰ型半導体領域１１４までの第１の距離１３０１より、Ｐ型半導体領域１１４から第２制御電極１０４までの第２の距離が長い。

図１４に図１３のＡ−Ａ’に沿った断面構造の概略図を示す。図１４が示すように、第１の距離１３０１は、半導体基板３００ａと絶縁膜との界面３００に平行な方向の距離である。断面において、Ｐ型半導体領域１１４の制御電極１０２に最も近い端から、制御電極１０２までの距離が第１の距離１３０１である。

また、第２の距離１３０２は、半導体基板３００ａと絶縁膜との界面３００に平行な方向の距離である。断面において、Ｐ型半導体領域１１４の制御電極１０４に最も近い端から、制御電極１０４までの距離が第１の距離１３０１である。

図１４においては、実施例１のＰ型半導体領域１１５が省略されている。しかしながら、本実施例において、実施例１と同様のＰ型半導体領域１１５が配されてもよい。また、図１４においては、Ｐ型半導体領域１１４が、Ｎ型半導体領域１０３の下端よりも深くまで延在している。これに対して、図４（ｂ）のように、界面３００からＰ型半導体領域１１４の下端までの距離が、界面３００からＮ型半導体領域１０３の下端までの距離よりも短くてもよい。

以上の説明では、Ｐ型半導体領域１１４について説明した。しかし、実施例２のように、Ｎ型半導体領域１０３が第１部分１０３ａと、第１部分１０３ａより不純物濃度の低い第２部分１０３ｂを含んでいてもよい。この場合、制御電極１０２から第２部分１０３ｂまでの第１の距離１３０１より、第２部分１０３ｂから第２制御電極１０４までの第２の距離が長い。

本発明の製造方法は、実施例１あるいは実施例２と同様の製造方法が用いられる。つまり、本実施例においてＰ型半導体領域１１４を有する例においては、図５に示された製造方法が用いられる。Ｎ型半導体領域１０３が第１部分１０３ａと第２部分１０３ｂとを含む例では、図１２に示された製造方法が用いられる。

本実施例の駆動方法については、実施例１と同様である。つまり、図６が、本実施例の撮像装置の駆動パルスを示す。

本実施例のポテンシャル分布について説明する。図１５が本実施例のポテンシャル分布を示している。図１５（ａ）は、実施例１の図８（ｂ）と同じタイミングのポテンシャル分布を示している。図１５（ｂ）は実施例１の図８（ｃ）と同じタイミングのポテンシャル分布を示している。

図１５（ａ）が示すように、第１保持部１０において、第１電荷転送部９から第２電荷転送部１１に向かってポテンシャルが低くなっている。このようなポテンシャル分布が、第１の距離１３０１より第２の距離１３０２が長いことによって得られる。このような構成によれば、図１５（ｂ）が示すように第１保持部１０から入力ノード１４に電荷を転送するときに、効率よく電荷を転送することができる。

本実施例の効果について説明する。本実施例においては、実施例１あるいは実施例２と同様に、保持部からの電荷の転送をより低電圧で行うことができる。

また、本実施例においては、第１の距離１３０１より第２の距離１３０２が長い。このような構成によれば、電荷の転送効率を向上させることができる。

なお、本実施例のようなＰ型半導体領域１１４の配置、あるいはＮ型半導体領域１０３の第２部分１０３ｂの配置を以降の実施例にも適用したものも、本発明の範囲である。

本発明に係る撮像装置の別の実施例について説明する。第１保持部１０を構成するＮ型半導体領域１０３の形状が実施例１と異なる。また、Ｐ型半導体領域３０２の一部がＮ型半導体領域１０３に囲まれている。さらに、Ｎ型半導体領域１０３と界面３００との間に、Ｐ型半導体領域１１８が配される。他の部分は実施例１と全て同様である。そこで、本実施例において実施例１とは異なる点のみを説明し、他の部分については説明を省略する。

本実施例の撮像装置の全体ブロック構成は実施例１と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

本実施例の撮像装置の等価回路は実施例１と同様である。つまり、図２が、本実施例の撮像装置の等価回路を示す。

図１６、および図１７を用いて、本実施例の画素の具体的な構造を説明する。それぞれ、図３、図４と同様の機能を有する部分には同じ符号を付してある。図３、図４と同じ符号が付された部分については、実施例１と同様であるため、詳細な説明は省略する。

図１６に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

本実施例においては、第１保持部１０を構成するＮ型半導体領域１０３が、領域１６０１を囲むような形状を有する。領域１６０１には、例えばＰ型半導体領域３０２の一部が配される。

本実施例において、実施例４のように、制御電極１０２から領域１６０１までの第１の距離より、領域１６０１から第２制御電極１０４までの第２の距離が長くてもよい。

図１７に図１６のＣ−Ｃ´に沿った断面構造の概略図を示す。図１７が示す通り、領域１６０１には、Ｐ型半導体領域３０２の一部が配される。そして、領域１６０１にはＮ型半導体領域１０３が配されていない。本実施例においては、Ｎ型半導体領域１０３が、Ｐ型半導体領域３０２のうち領域１６０１に配された部分を囲んでいる。そのため、図１７の断面では、Ｎ型半導体領域１０３が２つの領域に分かれて示されている。しかし、実際には２つのＮ型半導体領域１０３は、紙面の手前側あるいは紙面の奥側において、つながっている。

また、本実施例において、Ｎ型半導体領域１０３の下にＰ型半導体領域１１５が配されている。Ｐ型半導体領域は、Ｎ型半導体領域１０３の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０３の全部の下に配されてもよい。

また、本実施例においては、Ｎ型半導体領域１０３と界面３００の間にＰ型半導体領域１１８が配される。Ｐ型半導体領域１１８、Ｎ型半導体領域１０３によって、いわゆる埋め込み型の保持部を構成することができる。Ｐ型半導体領域１１８は、界面３００で発生した暗電流が、Ｎ型半導体領域１０３に混入することを低減しうる。さらに、制御電極１０２に印加する電圧によって、暗電流がＮ型半導体領域１０３に混入することを低減する構成としてもよい。

図１７では、領域１６０１にＰ型半導体領域３０２のみが配された断面が示されている。しかし、領域１６０１に実施例１と同様のＰ型半導体領域１１４を配してもよい。

このように、本実施例においては、断面で見たときに、Ｎ型半導体領域１０３の一部と、Ｎ型半導体領域１０３の別の一部との間に、Ｐ型半導体領域３０２の一部が配される。このＰ型半導体領域３０２の一部によって、第１保持部１０からの電荷の転送を低電圧で行うことが可能となる。

図１８を用いて本実施例の製造方法について説明する。図５に示された実施例１の製造方法と異なる点は、Ｐ型半導体領域１１４を形成するステップが省略されていることである。また、Ｎ型半導体領域１０３を形成する時のマスクの形状が実施例１と異なっている。そのほかのプロセスフローは実施例１と同様である
図１８（ａ）に示されるように、半導体基板３００ａにＮ型半導体領域３０１とＰ型半導体領域３０２とを形成する。各半導体領域の形成には、公知の半導体プロセスを用いることができる。例えばイオン注入法や、熱拡散法により不純物を半導体基板３００ａに導入することにより、各半導体領域を形成することができる。Ｎ型の半導体領域を形成する場合には、砒素やリンが導入される。Ｐ型の半導体領域を形成する場合には、ボロンが導入される。これは、他の半導体領域についても同様である。なお、Ｎ型半導体領域３０１には不純物を導入せず、半導体基板３００ａの一部をそのままＮ型半導体領域３０１としてもよい。

次に図１８（ａ）に示される工程において、Ｎ型の不純物をＮ型半導体領域１０３が配される領域に導入する。この工程で導入されたＮ型の不純物によって、Ｎ型半導体領域１０３が形成されうる。Ｎ型半導体領域１０３はマスク１６０２を用いたイオン注入により形成される。つまり、Ｎ型半導体領域１０３の端は、マスク１６０２によって規定されうる。

本実施例の製造方法の特徴は、マスク１６０２の一部が領域１６０１の上に配されることである。これによって、領域１６０１には、Ｎ型の不純物がほとんど導入されないため、領域１６０１にはＮ型半導体領域１０３が形成されない。代わりに、Ｐ型半導体領域３０２の一部が領域１６０１に配される。

図１８（ａ）の工程で、Ｐ型半導体領域１１５を形成してもよい。このとき、Ｎ型半導体領域１０３を形成するときに用いたマスク１６０２を用いて、Ｐ型半導体領域１１５を形成するＰ型の不純物を半導体基板に導入している。

次に図１８（ｂ）の工程で、Ｐ型の不純物をＰ型半導体領域１１８が配される領域に導入する。この工程で導入されたＰ型の不純物によって、Ｐ型半導体領域１１８が形成されうる。Ｐ型半導体領域１１８はマスク１６０３を用いたイオン注入により形成される。つまり、Ｐ型半導体領域１１８の端は、マスク１６０３によって規定されうる。

図１８（ｃ）の工程で、他の部材を形成する。これは図５（ｃ）、及び図５（ｄ）の工程と同様であるため、説明を省略する。

本実施例の駆動方法については、実施例１と同様である。つまり、図６が、本実施例の撮像装置の駆動パルスを示す。

また、本実施例のポテンシャル障壁の高さの関係は、実施例１と同様である。つまり、図７および図８が、本実施例におけるポテンシャル障壁の高さの関係を示している。

本実施例の効果について説明する。図７および図８が示す通り、本実施例の第１保持部１０のポテンシャル分布の底部は、比較例よりも電荷の転送方向に広がっている。これにより、本実施例の第１保持部１０におけるポテンシャル分布の底部は、比較例よりも、転送部に近づいている。これは、Ｎ型半導体領域１０３によって囲まれたＰ型半導体領域３０２が配されたことによるものである。このように、本実施例の構成によれば、比較例よりも、光電変換部から増幅素子の入力ノードに至る電荷の経路にポテンシャルバリアが形成されにくい。したがって、保持部からの電荷の転送をより低電圧で行うことができる。

また、本実施例においては、実施例１のＰ型半導体領域１１４を形成する工程、あるいは実施例２の領域１１７へＰ型の不純物を導入する工程を省略することができる。このため、電荷の転送を低電圧に行うことが可能な撮像装置を簡単なプロセスで製造することが可能である。

本発明に係る撮像装置の別の実施例について説明する。本実施例については画素が第１保持部１０と、第２保持部１２とを有することが特徴である。

図１は、本実施例の撮像装置の全体ブロック図である。撮像装置１は半導体基板を用いて１つのチップで構成することができる。撮像装置１は、撮像領域２に配された複数の画素を有している。更に、撮像装置１は制御部３を有している。制御部３は、垂直走査部４、信号処理部５及び出力部６に制御信号、電源電圧等を供給する。

垂直走査部４は撮像領域２に配された複数の画素に駆動パルスを供給する。通常、画素行ごともしくは複数の画素行ごとに駆動パルスを供給する。垂直走査部４はシフトレジスタもしくはアドレスデコーダにより構成することができる。

信号処理部５は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部４により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、メモリ部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。これらの回路は、デジタル信号を処理する回路であってもよいし、アナログ信号を処理する回路であってもよい。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。

出力部６は水平出力線を介して伝達された信号を撮像装置１外に出力する。出力部６は、バッファもしくは増幅回路を含んで構成されている。

図１９に本実施例の撮像装置の等価回路を示す。ここでは、２行３列の計６画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。

光電変換部８は入射光を信号電荷（電子、あるいは正孔）に変換する。光電変換部８の例としてフォトダイオードを示している。

第１電荷転送部９は、光電変換部８で生成した電荷を後段の回路素子へ転送する。以降では信号電荷として電子を用いる場合を例に説明する。第１電荷転送部９は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

第１保持部１０は光電変換部８で生成した電子を保持する。第２電荷転送部１１は第１保持部１０で保持した電子を後段の回路素子へ転送する。第２電荷転送部１１は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

第２保持部１２は、第１保持部１０から第２電荷転送部１１を介して転送された電子を保持する。第３電荷転送部１３は、第２保持部１２で保持された電子を後段の回路素子へ転送する。第３電荷転送部１３は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。

増幅素子１５の入力ノード１４は、第２保持部１２から第３電荷転送部１３を介して転送された電子を保持可能な構成である。増幅素子１５の入力ノード１４は半導体基板に配されたフローティングディフュージョン領域（以下、ＦＤ領域）を含んで構成することができる。増幅素子１５は入力ノード１４に転送された電子に基づく信号を増幅して垂直信号線２０へ出力する。ここでは増幅素子１５としてＭＯＳトランジスタ（以下、増幅トランジスタ）を用いている。例えば増幅トランジスタはソースフォロワ回路を構成する。また、増幅部１５の入力ノード１４と第２保持部１２との間の電気的経路には、第３電荷転送部１３が配される。つまり、増幅部１５の入力ノード１４と第２保持部１２とは別のノードである。このような例に限らず、２つのノードが電気的に絶縁されうる構成であれば、別のノードである。

第４電荷転送部７は光電変換部８の電子をオーバーフロードレイン領域（以下、ＯＦＤ領域）へ転送する。ＯＦＤ領域は、例えば電源電圧を供給する配線１６に電気的に接続されたＮ型の半導体領域により構成することができる。第４電荷転送部７は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。第４電荷転送部７により電子シャッタ動作を行うことができる。つまり、第４電荷転送部７を制御することによって、光電変換部８で生じた電子を排出する期間（シャッタ期間）と、電子を蓄積する期間（露光期間）とを制御できる。

リセット部１７は、増幅素子１５の入力ノード１４に基準電圧を供給する。リセット部１７は増幅素子１５の入力ノード１４で保持された電子をリセットする。ここではリセット部１７としてＭＯＳトランジスタ（以下、リセットトランジスタ）を用いている。

選択部１８は、各画素を選択して画素毎もしくは画素行ごとに画素の信号を垂直信号線２０へ読み出す。ここでは選択部１８としてＭＯＳトランジスタ（以下、選択トランジスタ）を用いている。なお、選択部１８は、増幅素子１５と垂直信号線２０の間の経路に配されてもよい。あるいは、選択部１８が省略されてもよい。選択部１８が省略される例では、リセット部１７が増幅素子１５の入力ノード１４に供給する電圧によって、画素が選択されうる。

リセットトランジスタのドレイン及び選択トランジスタのドレインには配線１９を介して所定の電圧が供給されている。所定の電圧は例えば電源電圧である。なお、選択部１８が増幅部１５と垂直信号線２０の間の経路に配された場合、および選択部１８が省略された場合には、増幅トランジスタのドレインが配線１９に接続される。

リセット制御配線２１は、リセットトランジスタのゲートに駆動パルスＰＲＥＳを供給する。選択制御配線２２は、選択トランジスタのゲートに駆動パルスＰＳＥＬを供給する。第３転送制御配線２３は、第３電荷転送部１３を構成する制御電極（以下、第３制御ゲート）に駆動パルスＰＴＸ３を供給する。第２転送制御配線２４は、第２電荷転送部１１を構成する制御電極（以下、第２制御ゲート）に駆動パルスＰＴＸ２を供給する。第１転送制御配線２５は第１電荷転送部９を構成する制御電極（以下、第１制御ゲート）に駆動パルスＰＴＸ１を供給する。第４転送制御配線２６は第４電荷転送部７を構成する制御電極（以下、第４制御ゲート）に駆動パルスＰＴＸ４を供給する。各制御ゲートに供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。

本実施例は、図１９に例示した等価回路により示される画素構成において、光電変換部８と第１保持部１０との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動可能な構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第１電荷転送部９の非導通状態は、第１電荷転送部９がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。

具体的な構成としては、例えば第１電荷転送部９がＭＯＳトランジスタであるとすると、このＭＯＳトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第１電荷転送部９が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第１電荷転送部９に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との２状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に第１保持部１０へ移動する。したがって、撮像領域２に配された全ての画素の蓄積時間を揃えることが可能となる。

更に、第１電荷転送部９が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。

あるいは、光電変換部８と第１保持部１０との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部８と第１保持部１０との間の電気経路に配された第１電荷転送部９が非導通状態で、光電変換部８から第１保持部１０へ電子が移動しない構成である。ここで非導通状態とは、第１電荷転送部９に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部８に蓄積する構成である。

光電変換部８で電子を蓄積している期間において、第１電荷転送部９におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部８から第１保持部１０へ電子が移動しない構成を得ることができる。具体的な構成としては、第１電荷転送部９および第４電荷転送部７が非導通状態であるときに、第１制御電極の下に形成されるポテンシャル障壁が、第４制御電極の下に形成されるポテンシャル障壁よりも高い。なお、第１電荷転送部９および第４電荷転送部７が非導通状態であるときに、光電変換部８において電子が蓄積されうる。

このような構成によれば、光電変換部８に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部８に蓄積される。したがって、撮像領域２に配された全ての画素において並行して、光電変換部８に蓄積された電荷を第１保持部１０へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。

図２０、図２１を用いて、本実施例の画素の具体的な構造を説明する。図１９で説明した部材と同じ名称の部材は、同様の機能を有する部材であるため詳細な説明は省略する。

図２０に本実施例の撮像装置の上面図を示す。ここでは２行３列の計６画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。

画素１００は、光電変換部８を構成するＮ型半導体領域１０１、第１電荷転送部９を構成する制御電極１０２、第１保持部１０を構成するＮ型半導体領域１０３、第２電荷転送部１１を構成する制御電極１０４、第２保持部１２を構成するＮ型半導体領域１０５、第３電荷転送部１３を構成する制御電極１０６、ＦＤ領域１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０を含んで構成される。更に、画素１００は、第４電荷転送部７を構成する制御電極１１１、ＯＦＤ領域１１２を有している。ＦＤ領域１０７は、第２保持部１２で保持された電子が転送されるＮ型半導体領域を含んで構成される。ＯＦＤ領域１１２は、光電変換部８からの電荷が転送されるＮ型半導体領域を含んで構成される。

なお、ＯＦＤ領域１１２は、リセットトランジスタ、選択トランジスタ、増幅トランジスタのソースあるいはドレインと兼用されてもよい。つまり、第１保持部１０の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部８の面積を大きくすることができるため、感度を向上させることができる。

Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１５ａが配される。Ｎ型半導体領域１０３とＰ型半導体領域１１５ａとがＰＮ接合を構成している。Ｎ型半導体領域１０５の下に、Ｐ型半導体領域１１５ｂが配される。Ｎ型半導体領域１０５とＰ型半導体領域１１５ｂとがＰＮ接合を構成している。Ｐ型半導体領域１１５ａ、１１５ｂは、実施例１のＰ型半導体領域１１５と同様の機能を有する。なお、本実施例においてＰ型半導体領域１１５ａ、１１５ｂは省略されてもよい。

本実施例の特徴は、画素１００にＰ型半導体領域１１４ａおよび、Ｐ型半導体領域１１４ｂが配されたことである。図２０が示すように、ある平面で見たときに、Ｎ型半導体領域１０３がＰ型半導体領域１１４ａを囲んでいる。そのため、Ｐ型半導体領域１１４ａと制御電極１０２との間にＮ型半導体領域１０３の一部が配されている。また、Ｐ型半導体領域１１４ａと制御電極１０４との間にＮ型半導体領域１０３の一部が配されている。なお、Ｎ型半導体領域１０３がＰ型半導体領域１１４ａを囲んでいなくてもよい。

ある平面で見たときに、Ｎ型半導体領域１０５がＰ型半導体領域１１４ｂを囲んでいる。そのため、Ｐ型半導体領域１１４ｂと制御電極１０４との間にＮ型半導体領域１０５の一部が配されている。また、Ｐ型半導体領域１１４ｂと制御電極１０６との間にＮ型半導体領域１０５の一部が配されている。なお、Ｎ型半導体領域１０５がＰ型半導体領域１１４ｂを囲んでいなくてもよい。Ｐ型半導体領域１１４ａあるいはＰ型半導体領域１１４ｂのいずれか一方が省略されてもよい。

また、図２０が示す通り、ある平面にＰ型半導体領域１１４ａおよびＰ型半導体領域１１４ｂを射影したとき、Ｐ型半導体領域１１４ａの射影の面積は、Ｐ型半導体領域１１４ｂの射影の面積よりも大きい。このように、第１保持部１０に配されるＰ型半導体領域１１４ａの面積を大きくすることで、第１保持部１０の電荷の転送をより低い電圧で行えるようになる。第２保持部１２はＦＤ領域１０７からの電圧によって電荷を転送できるため、電荷が転送されやすい。これに対して、第１保持部１０からの電荷の転送は、第２保持部１２からの電圧によって行われるため、電荷が転送されにくい。そこで、本実施例のように、第１保持部１０に配されるＰ型半導体領域１１４ａの面積を大きくすることによって、第１保持部１０から第２保持部１２への電荷の転送を効率的に行うことができる。

なお、本実施例の変形例としては、Ｐ型半導体領域１１４ａの射影の面積は、Ｐ型半導体領域１１４ｂの射影の面積が同じであってもよい。あるいは、Ｐ型半導体領域１１４ａの射影の面積が、Ｐ型半導体領域１１４ｂの射影の面積より小さくてもよい。また、これらの場合には、Ｐ型半導体領域１１４ａの不純物濃度が、Ｐ型半導体領域１１４ｂの不純物濃度より高いことがよい。

図２１に図２０のＤ−Ｄ’に沿った断面構造の概略図を示す。図１９と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。本実施例として、図２１（ａ）および図２１（ｂ）の２つの断面構造の例を示している。図２１（ａ）と図２１（ｂ）とは、Ｐ型半導体領域１１４ａ、１１４ｂの構成が異なる点を除いて同じである。

本実施例の撮像装置は、半導体基板３００ａと、その上に配された絶縁膜３００ｂとを有する。半導体基板３００ａは例えばシリコンである。半導体基板３００ａはエピタキシャル成長によって形成された半導体領域を含みうる。絶縁膜３００ｂは例えばシリコン酸化膜である。半導体基板３００ａの内部に半導体領域が形成される。また、半導体基板３００ａの上に絶縁膜３００ｂを介して制御電極が配される。

半導体基板３００ａにＮ型半導体領域３０１が配される。Ｎ型半導体領域３０１の上にＰ型半導体領域３０２が配される。Ｐ型半導体領域３０２とＰＮ接合を構成するように、Ｎ型半導体領域１０１が配される。Ｎ型半導体領域１０１の表面側、つまり絶縁膜３００ｂに近い側にはＰ型半導体領域３０３が配される。Ｐ型半導体領域３０２、Ｎ型半導体領域１０１、Ｐ型半導体領域３０３によりいわゆる埋め込み型のフォトダイオードが構成されている。

光電変換部８で生じた電子は、第１チャネル３０４を移動し、第１保持部１０を構成するＮ型半導体領域１０３に到達する。Ｎ型半導体領域１０３で保持された電子は、第２チャネル３０５を移動し、第２保持部１２を構成するＮ型半導体領域１０５に到達する。Ｎ型半導体領域１０５で保持された電子は、第３チャネル３０６を移動し、ＦＤ領域を構成するＮ型半導体領域１０７へ到達する。また、光電変換部で生じた電子は、第４電荷転送部７を介して、ＯＦＤ領域１１２に排出可能となっている。

制御電極１０２は第１チャネル３０４の上部に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０２が、Ｎ型半導体領域１０３の上に配された部分１０２ａを含んでいる。制御電極１０２は、第１電荷転送部９及び第１保持部１０で兼用されている。つまり、制御電極１０２に印加される電圧によって、光電変換部８と第１保持部１０との間のポテンシャルが制御される。加えて、制御電極１０２に印加される電圧によって、保持部１０のポテンシャルが制御される。第１電荷転送部９は、第１チャネル３０４及び第１チャネル３０４上に絶縁膜を介して配された制御電極１０２の一部を含んで構成されている。

第１保持部１０は、Ｎ型半導体領域１０３と、Ｎ型半導体領域１０３とＰＮ接合を構成するＰ型半導体領域１１５ａを含む。Ｎ型半導体領域１０３がＰＮ接合容量を構成することによって、電子が蓄積されうる。更に、第１保持部１０は、絶縁膜を介してＮ型半導体領域１０３上に配された制御電極１０２の一部１０２ａを含んで構成されている。制御電極１０２に印加される電圧によって、Ｎ型半導体領域１０３の界面３００側に反転層が形成されるとよい。これにより、暗電流が第１保持部１０に混入することを低減することができる。

制御電極１０４は第２チャネル３０５の上に絶縁膜３００ｂを介して配されている。本実施例では、制御電極１０４が、Ｎ型半導体領域１０５の上に配された部分１０４ａを含んでいる。制御電極１０４は、第２電荷転送部１１及び第２保持部１２で兼用されている。つまり、制御電極１０４に印加される電圧によって、第１保持部１０と第２保持部１２との間のポテンシャルが制御される。加えて、制御電極１０４に印加される電圧によって、第２保持部１２のポテンシャルが制御される。第２電荷転送部１１は、第２チャネル３０５及び第２チャネル３０５上に絶縁膜を介して配された制御電極１０４の一部を含んで構成されている。

第２保持部１２は、Ｎ型半導体領域１０５と、Ｎ型半導体領域１０５とＰＮ接合を構成するＰ型半導体領域１１５ｂを含む。Ｎ型半導体領域１０５がＰＮ接合容量を構成することによって、電子が蓄積されうる。更に、第２保持部１２は、絶縁膜を介してＮ型半導体領域１０５上に配された制御電極１０４の一部１０４ａを含んで構成されている。制御電極１０４に印加される電圧によって、Ｎ型半導体領域１０５の界面３００側に反転層が形成されるとよい。これにより、暗電流が第２保持部１２に混入することを低減することができる。

制御電極１０６は第３チャネル３０６の上に絶縁膜３００ｂを介して配されている。第３電荷転送部１３は、第３チャネル３０６及び第３チャネル３０６上に絶縁膜を介して配された制御電極１０６を含んで構成されている。

ＦＤ領域１０７およびＯＦＤ領域１１２には、プラグ３０７が接続される。ＦＤ領域１０７は、プラグ３０７を介して増幅トランジスタのゲート電極に接続される。ＯＦＤ領域１１２は、プラグ３０７を介して不図示の配線１６に接続される。

また、Ｎ型半導体領域１０３の下に、Ｐ型半導体領域１１５ａが配される。Ｐ型半導体領域１１５ａは、Ｎ型半導体領域１０３の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０３の全部の下に配されてもよい。Ｎ型半導体領域１０３とＰ型半導体領域１１５ａとがＰＮ接合を構成している。Ｐ型半導体領域１１５ａの不純物濃度は、Ｐ型半導体領域１１５ａより下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１５ａの不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０３からの空乏層の広がりを低減することができるので、第１保持部１０から低電圧で電荷を転送することができる。

また、Ｎ型半導体領域１０５の下に、Ｐ型半導体領域１１５ｂが配される。Ｐ型半導体領域１１５ｂは、Ｎ型半導体領域１０５の一部の下にのみ配されてもよいし、Ｎ型半導体領域１０５の全部の下に配されてもよい。Ｎ型半導体領域１０５とＰ型半導体領域１１５ｂとがＰＮ接合を構成している。Ｐ型半導体領域１１５ｂの不純物濃度は、Ｐ型半導体領域１１５ｂより下に配されたＰ型の半導体領域の不純物濃度より高い。例えば、本実施例では、Ｐ型半導体領域１１５ｂの不純物濃度が、Ｐ型半導体領域３０２の不純物濃度より高い。このような構成によれば、Ｎ型半導体領域１０５からの空乏層の広がりを低減することができるので、第２保持部１２から低電圧で電荷を転送することができる。

なお、Ｐ型半導体領域１１５ａ、１１５ｂはいずれか一方あるいは両方が省略されてもよい。Ｐ型半導体領域１１５ａが省略された例では、Ｎ型半導体領域１０３の下に配されたＰ型半導体領域３０２が、深くなるにつれて不純物濃度が高くなる不純物分布、あるいは一様な不純物分布を有しうる。

本実施例においては、Ｎ型半導体領域１０３の下にＰ型半導体領域１１４ａが配される。つまり、Ｐ型半導体領域１１４ａと界面３００との間に第１保持部１０を構成するＮ型半導体領域１０３の一部が配される。界面３００は、半導体基板３００ａと絶縁膜３００ｂとが接する面である。

また、Ｎ型半導体領域１０５の下にＰ型半導体領域１１４ｂが配される。つまりＰ型半導体領域１１４ｂと界面３００との間に第２保持部１２を構成するＮ型半導体領域１０５の一部が配される。

図２１が示す通り、界面３００に平行な線分Ｅ−Ｅ’を含む面において、Ｐ型半導体領域１１４ａはＮ型半導体領域１０３に囲まれる。つまり、紙面奥の方向において、Ｐ型半導体領域１１４ａに隣り合ってＮ型半導体領域１０３が配され、紙面手前の方向において、Ｐ型半導体領域１１４ａに隣り合ってＮ型半導体領域１０３が配される。このように、本実施例においては、線分Ｅ−Ｅ’の示す深さにおいて、Ｐ型半導体領域１１４ａがＮ型半導体領域１０３によって囲まれている。

図２１（ａ）に示された例では、Ｐ型半導体領域１１４ａのうち半導体基板３００ａの深い位置に配された部分は、Ｎ型半導体領域１０３に囲まれていない。つまり、Ｐ型半導体領域１１４ａが、Ｎ型半導体領域１０３の下端よりも深くまで延在している。Ｎ型半導体領域１０３の下端は、例えば、Ｐ型半導体領域１１５ａとのＰＮ接合面である。

図２１（ｂ）に示された例では、界面３００からＰ型半導体領域１１４ａの下端までの距離が、界面３００からＮ型半導体領域１０３の下端までの距離よりも短い。つまり、Ｐ型半導体領域１１４ａの下に、Ｎ型半導体領域１０３の一部が配される。なお、Ｐ型半導体領域１１４ａの下端は、例えば、Ｎ型半導体領域１０３とのＰＮ接合面である。Ｎ型半導体領域１０３の下端は、例えば、Ｐ型半導体領域１１５ａとのＰＮ接合面である。

図２１が示す通り、界面３００に平行な線分Ｅ−Ｅ’を含む面において、Ｐ型半導体領域１１４ｂはＮ型半導体領域１０５に囲まれる。つまり、紙面奥の方向において、Ｐ型半導体領域１１４ｂに隣り合ってＮ型半導体領域１０５が配され、紙面手前の方向において、Ｐ型半導体領域１１４ｂに隣り合ってＮ型半導体領域１０５が配される。このように、本実施例においては、線分Ｅ−Ｅ’の示す深さにおいて、Ｐ型半導体領域１１４ｂがＮ型半導体領域１０５によって囲まれている。

図２１（ａ）に示された例では、Ｐ型半導体領域１１４ｂのうち半導体基板３００ａの深い位置に配された部分は、Ｎ型半導体領域１０５に囲まれていない。つまり、Ｐ型半導体領域１１４ｂが、Ｎ型半導体領域１０５の下端よりも深くまで延在している。Ｎ型半導体領域１０５の下端は、例えば、Ｐ型半導体領域１１５ｂとのＰＮ接合面である。

図２１（ｂ）に示された例では、界面３００からＰ型半導体領域１１４ｂの下端までの距離が、界面３００からＮ型半導体領域１０５の下端までの距離よりも短い。つまり、Ｐ型半導体領域１１４ｂの下に、Ｎ型半導体領域１０５の一部が配される。なお、Ｐ型半導体領域１１４ｂの下端は、例えば、Ｎ型半導体領域１０５とのＰＮ接合面である。Ｎ型半導体領域１０５の下端は、例えば、Ｐ型半導体領域１１５ｂとのＰＮ接合面である。

次に、各半導体領域の不純物濃度について説明する。なお、各半導体領域の不純物濃度は、これに限られることはなく、必要に応じて適宜変更されうるものである。Ｎ型半導体領域１０３に囲まれたＰ型半導体領域が配されることで、電荷の転送を低電圧で行うことが可能だからである。

Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高くてもよい。あるいは、Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度は、Ｎ型半導体領域１０３、１０５の不純物濃度より高くてもよい。Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度が高いほど、第１保持部１０あるいは第２保持部１２からの電荷の転送に用いられる電圧を小さくすることができる。なお、本実施例において、Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度は、ほとんど真性半導体に近い程度の濃度であってもよい。

Ｐ型半導体領域１１４ａの不純物濃度とＰ型半導体領域１１４ｂの不純物濃度とは同じであってもよい。あるいは、Ｐ型半導体領域１１４ａの不純物濃度がＰ型半導体領域１１４ｂの不純物濃度より高くてもよい。あるいは、Ｐ型半導体領域１１４ａの不純物濃度がＰ型半導体領域１１４ｂの不純物濃度より低くてもよい。

なお、後述する実施例のように、第２半導体領域が保持部を構成する第１半導体領域と同じ導電型の場合には、第２半導体領域の不純物濃度が低いほど、第１保持部１０からの電荷の転送に用いられる電圧を小さくすることができる。

一方、Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度が、例えばＰ型半導体領域３０３の不純物濃度よりも低くてもよい。あるいは、Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度が、不図示のポテンシャルバリアを構成するＰ型半導体領域の不純物濃度よりも低くてもよい。Ｐ型半導体領域１１４ａ、１１４ｂの不純物濃度が高いと、保持部の電荷保持容量が小さくなる可能性がある。したがって、このような構成によれば、保持部の電荷保持容量の低下を抑制することができる。

Ｎ型半導体領域１０３およびＮ型半導体領域１０５の不純物濃度は、それぞれＮ型半導体領域１０１の不純物濃度より高いことが好ましい。これにより、第１保持部１０および第２保持部１２の電荷保持容量を大きくすることができる。あるいは、光電変換部８の感度を向上させることができる。

Ｐ型半導体領域３０３の不純物濃度は、Ｐ型半導体領域３０２の不純物濃度より高いことが好ましい。あるいは、Ｐ型半導体領域３０３の不純物濃度は、Ｎ型半導体領域１０１の不純物濃度より高いことが好ましい。このような構成によって、光電変換部８における暗電流によるノイズを低減することができる。

遮光部材１１３は第１保持部１０および第２保持部１２の上部に配されている。遮光部材１１３により、第１保持部１０および第２保持部が遮光されうる。好ましくは、遮光部材１１３が第１保持部１０および第２保持部１２に入射し得る光の全部を遮光する。遮光部材１１３の光電変換部８側の端部は、第１保持部１０の光電変換部８側の端部よりも、光電変換部８に近い。遮光部材１１３のＦＤ領域１０７側の端部は、第２保持部１２のＦＤ領域１０７側の端部よりも、ＦＤ領域１０７に近い。

しかしながらこれに限るものではなく、本実施例のように制御電極１０２が第１電荷転送部９と、第１保持部１０とで兼用される場合には、少なくとも制御電極１０２の光電変換部８側の端部を覆わない構成としてもよい。このような構成によれば、光電変換部８に対する遮光部材１１３の影響が小さくなるため、光電変換部８の感度を向上させることができる。更に、垂直方向に対して一定の角度をもって入射する光の画素位置に対する影響を低減させることが可能となる。または、第１保持部１０を構成するＮ型半導体領域１０３もしくはＰ型半導体領域３０２において光電変換された電子をＮ型半導体領域１０３において蓄積することができる。これによって画素の感度を向上させることが可能となる。

なお、第１保持部１０の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第１保持部１０を構成する制御電極１０２に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。

第２保持部１２の全部が遮光部材１１３によって被覆されなくてもよい。たとえば、第２保持部１２を構成する制御電極１０４に駆動パルスを供給するための導電体を配するために、遮光部材１１３に開口が設けられてもよい。

遮光部材１１３は配線層を構成する金属を用いることができる。もしくは異なる配線層間、あるいは配線と半導体領域間の電気的接続をするためのプラグを構成する金属を用いることができる。遮光部材１１３はできるだけ半導体基板３００ａに近い場所に配された方が好ましい。複数の配線層のうち最も半導体基板３００ａの近くに配された配線層を構成する金属、もしくは最下層の配線層と半導体領域とを電気的に接続するプラグの金属を用いるのが良い。もしくは最下層の配線層と半導体基板との聞に遮光部材１１３専用の金属を配してもよい。

図２１では第１保持部１０の上に配された遮光部材１１３のみが図示されている。しかし、他の画素回路を構成するトランジスタの上にも遮光部材を配してもよい。もしくは他の画素回路を構成するトランジスタを配線により遮光してもよい。他の画素回路を構成するトランジスタは、上述のリセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。

続いて本実施例の撮像装置に好適な製造方法について説明する。本実施例の製造方法は、実施例１の製造方法と同様である。つまり、図５が本実施例の製造方法を示している。ただし、図５には第２保持部１２が示されていない。しかし、例えばマスク５０１、５０２のパターンを変更することにより、第２保持部１２を構成する半導体領域を形成すればよい。このように、第１保持部１０を形成する製造方法によって、第２保持部１２を形成することができる。

続いて本実施例の駆動方法について説明する。図２２に本実施例の撮像装置の駆動パルス図を示す。撮像領域２に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、１行目、２行目の画素に供給される駆動パルスを示している。ＰＳＥＬは選択トランジスタのゲートに供給される駆動パルスを示している。ＰＲＥＳはリセットトランジスタのゲートに供給される駆動パルスを示している。ＰＴＸ１は第１制御ゲートに供給される駆動パルスを示している。ＰＴＸ２は第２制御ゲートに供給される駆動パルスを示している。ＰＴＸ３は第３制御ゲートに供給される駆動パルスを示している。ＰＴＸ４は第４制御ゲートに供給される駆動パルスを示している。ＰＴＳは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。ＰＴＮは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。

時刻ｔ１以前は、撮像領域２における全ての行のＰＲＥＳおよびＰＴＸ４がハイレベルとなっている。ここで図２２に示された他の全てのパルスはローレベルである。これによって、光電変換部８で発生した電子がＯＦＤ領域に排出される。

時刻ｔ１において、ＰＲＥＳおよびＰＴＸ４がハイレベルを維持した状態で、撮像領域２に配された全ての画素において、ＰＴＸ１、およびＰＴＸ２、およびＰＴＸ３がローレベルからハイレベルへ遷移する。これにより光電変換部８および第１保持部１０および第２保持部１２がリセットされる。

時刻ｔ２において、撮像領域２における全ての行のＰＴＸ１、ＰＴＸ２、ＰＴＸ３、およびＰＴＸ４がハイレベルからローレベルへ遷移する。この動作により撮像領域２に配された全ての画素において露光期間が開始する。露光期間中は光電変換部８で生じた電子のうち所定量の電子は、第１保持部１０へ移動する。

時刻ｔ２から所定期間経過後、時刻ｔ３において撮像領域２における全ての行のＰＴＸ１がローレベルからハイレベルへ遷移し、時刻ｔ４において撮像領域２における全ての行のＰＴＸ１がハイレベルからローレベルへ遷移する。この動作により光電変換部８に残っていた電子が第１保持部１０へ転送される。この動作により露光期間が終了する。

時刻ｔ５において、撮像装置に配された全ての行のＰＴＸ４がローレベルからハイレベルへ遷移する。この動作により、光電変換部８と第１保持部１０との間のポテンシャル障壁の高さよりも光電変換部８とＯＦＤ領域１１２との間のポテンシャル障壁の高さの方が低くなる。これにより光電変換部８で生じた電子が第１保持部１０へ移動せずに、ＯＦＤ領域１１２へ移動するようになる。

時刻ｔ５において、撮像領域２に配された全ての行のＰＴＸ２がローレベルからハイレベルへ遷移し、時刻ｔ６において、撮像領域２に配された全ての行のＰＴＸ２がハイレベルからローレベルへ遷移する。この動作により、第１保持部１０で保持されていた電子が、第２保持部１２へ転送される。

時刻ｔ７において、ＰＳＥＬ（１）がローレベルからハイレベルへ遷移する。この動作により１行目の画素の信号が垂直信号線２０に出力され得る状態となる。更に、時刻ｔ７において、ＰＲＥＳ（１）がハイレベルからローレベルへ遷移する。これにより、増幅素子１５の入力ノード１４のリセット動作が完了する。

時刻ｔ８において、ＰＴＮがローレベルからハイレベルへ遷移し、時刻ｔ９において、ＰＴＮがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。

時刻ｔ１０において、ＰＴＸ３（１）がローレベルからハイレベルへ遷移し、時刻ｔ１１においてＰＴＸ３（１）がハイレベルからローレベルへ遷移する。この動作により、１行目の画素の第２保持部１２で保持されていた電子が、増幅素子１５の入力ノード１４に転送される。

時刻ｔ１２においてＰＴＳがローレベルからハイレベルへ遷移し、時刻ｔ１３において、ＰＴＳがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。

時刻ｔ１４において、ＰＳＥＬ（１） がハイレベルからローレベルへ遷移する。この動作により１行目の画素の信号の読み出し期間が終了する。１行目の画素の読み出し期間は、時刻ｔ７から時刻ｔ１４までの期間となる。更に時刻ｔ１４において、ＰＲＥＳ（１）がローレベルからハイレベルへ遷移する。これにより、１行目の画素の増幅素子１５の入力ノード１４のリセットが開始される。

この後、時刻ｔ１５から時刻ｔ２２までの期間において、２行目の画素の信号の読み出しが行われる。１行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が２行目となる点が異なること以外は、時刻ｔ１５から時刻ｔ２２の各時刻における動作は、時刻ｔ７から時刻ｔ１４の各時刻における動作と同様である。

このような動作によって撮像領域２に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第１保持部１２の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻ｔ６である。その後、読み出し動作を繰り返すことで、撮像領域２における全ての行の読み出しを行なう。

図２３および図２４は、図２２に示した駆動パルス図のそれぞれの時刻、期間においてのポテンシャル障壁の高さの関係を示したものである。図２３および図２４には、ＯＦＤ領域１１２、第４電荷転送部７、光電変換部８、第１電荷転送部９、第１保持部１０、第２電荷転送部１１、第２保持部１２、第３電荷転送部１３、および入力ノード１４（ＦＤ領域１０７）のポテンシャルが示されている。実線で本実施例における画素のポテンシャルが示されている。

なお、本明細書においては、ポテンシャルは信号電荷の位置エネルギーである。例えば、信号電荷が電子の場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが低くなる。これは、電子が負の電荷だからである。電圧が高い領域では、電子の位置エネルギーは低い。一方、信号電荷がホールの場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが高くなる。これは、ホールが正の電荷だからである。電圧が高い領域では、ホールの位置エネルギーは高い。図２３および図２４では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。

図２３（ａ）は時刻ｔ１から時刻ｔ２までの期間におけるポテンシャル状態を示す図である。図２２で説明したように、時刻ｔ１から時刻ｔ２までの期間においては、第１電荷転送部９、第２電荷転送部１１、第３電荷転送部１３、第４電荷転送部７にすべてハイレベルのパルスが供給される。つまりすべての電荷転送部において生じるポテンシャル障壁が低い状態となっている。光電変換部８で生じた電子はＯＦＤ領域１１２もしくはリセットトランジスタのドレイン（不図示）に排出される。好ましくは、光電変換部８、第１保持部１０、および第２保持部１２には電子が存在しない。

この時の電子に対する好適なポテンシャル状態としては、光電変換部８が最も高いポテンシャルとなっている。更に、図示するように、光電変換部８から増幅素子１５の入力ノード１４まで順にポテンシャルが低くなっている状態が好ましい。つまり、光電変換部８のポテンシャルが、第１保持部１０のポテンシャルより高くてもよい。第１保持部１０のポテンシャルが第２保持部１２のポテンシャルより高くてもよい。そして、第２保持部１２のポテンシャルが入力ノード１４のポテンシャルより高くてもよい。

図２３（ｂ）、図２３（ｃ）は時刻ｔ２から時刻ｔ３までの期間、つまり露光期間中のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態となっている。つまり、図２３（ａ）の場合に比べて、光電変換部８と第１保持部１０との間のポテンシャル障壁の高さが高くなっている。更に、第４電荷転送部７が非導通状態となっている。つまり、図２３（ａ）の場合に比べて光電変換部８とＯＦＤ領域１１２との間のポテンシャル障壁の高さが高くなっている。これにより、図２３（ｂ）では少量の電子が光電変換部８で蓄積されている。また、図２３（ｂ）の状態において、第１電荷転送部９に生じるポテンシャル障壁の高さは、第４電荷転送部７に生じるポテンシャル障壁の高さよりも低い。

図２３（ｃ）のポテンシャル状態は図２３（ｂ）と同じだが、光電変換部８へ入射した光の量が異なる。光電変換部８に一定以上の電子が生じた場合には、第１電荷転送部９に生じたポテンシャル障壁を乗り越えて、第１保持部１０に電子は移動する。つまり、所定量以上の光が入射した場合、露光期間中は光電変換部８と第１保持部１０とが電子を保持している。

図２３（ｄ）は時刻ｔ３から時刻ｔ４までの期間におけるポテンシャル状態を示す図である。光電変換部８で蓄積されていた電子が第１保持部１０に転送される。光電変換部８からの電子の転送効率を高めるためには、光電変換部８のポテンシャルよりも第１電荷転送部９の導通時のポテンシャル障壁が低くなっているとよい。更に、第１保持部１０のポテンシャルが光電変換部８のポテンシャルよりも低い方が良い。

本実施例では、制御電極１０２が第１電荷転送部９と第１保持部１０とで兼用されているため、第１電荷転送部９を導通させる駆動パルスが供給されると、第１保持部１０のポテンシャルも低くなる。これにより、図２３（ｄ）が示すように、第１保持部１０に電子がない場合のポテンシャルが、第２保持部１２のポテンシャルよりも低くなっていてもよい。

図２４（ａ）は時刻ｔ４から時刻ｔ５までの期間のポテンシャル状態を示す図である。第１電荷転送部９が非導通状態になった後であり、かつ、第２電荷転送部１１が導通状態となる前の状態を示している。第１保持部１０には第１電荷転送部９に生じるポテンシャル障壁で決まる量の電子が蓄積されている。

図２４（ｂ）は時刻ｔ５から時刻ｔ６までの期間のポテンシャル状態を示す図である。第４電荷転送部７が導通するため、第４電荷転送部７におけるポテンシャル障壁が、第１電荷転送部９におけるポテンシャル障壁よりも低くなる。第４電荷転送部７におけるポテンシャル障壁は、光電変換部８のポテンシャルより低くなっていることが好ましい。このようなポテンシャル状態によって、第１保持部１０が電子を保持しつつ、光電変換部８で発生した電子がＯＦＤ領域１１２に移動することができる。

また、図２４（ｂ）では、第２電荷転送部１１が導通状態になっている。これにより、第１保持部１０で保持されていた電子が第２電荷転送部１１を介して第２保持部１２に転送される。第１保持部１０からの電子の転送効率を高めるためには、第１保持部１０のポテンシャルよりも第２電荷転送部１１の導通時のポテンシャル障壁の高さが低い方がよい。更に、第２保持部１２のポテンシャルが第１保持部１０のポテンシャルよりも低い方が良い。本実施例では、制御電極１０４が第２電荷転送部１１と第２保持部１２とで兼用されているため、第２電荷転送部１１を導通させる駆動パルスが供給されると、第２保持部１２のポテンシャルも低くなる。

図２４（ｃ）は、時刻ｔ６から時刻ｔ１０までの期間における１行目の画素のポテンシャル状態、および時刻ｔ６から時刻ｔ１８までの期間における２行目の画素のポテンシャル状態を示している。第２電荷転送部１１が非導通状態となった後、第３電荷転送部１３が導通するまでの期間である。この期間の長さは画素行ごとに異なりうる。第２電荷転送部１１及び第３電荷転送部１３がともに非導通状態となっており、これらのポテンシャル障壁により第２保持部１２に電子を蓄積している。

図２４（ｄ）は、時刻ｔ１０から時刻ｔ１１までの期間における１行目の画素のポテンシャル状態、および時刻ｔ１８から時刻ｔ１９までの期間における２行目の画素のポテンシャル状態を示している。第３電荷転送部１３が導通状態となる。これにより、第２保持部１２で保持されていた電子が増幅素子１５の入力ノード１４に転送される。第２保持部１２からの電子の転送効率を高めるためには、第２保持部１２のポテンシャルの高さよりも第３電荷転送部１３の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅素子１５の入力ノード１４のポテンシャルの高さが第２保持部１２のポテンシャルの高さよりも低い方が良い。

図２４（ｅ）は、時刻ｔ１１から時刻ｔ１４までの期間における１行目の画素のポテンシャル状態、および時刻ｔ１９から時刻ｔ２２までの期間における２行目の画素のポテンシャル状態を表す図である。第３電荷転送部１３が非導通状態となった後のポテンシャル状態を示す図である。光電変換部８には光が入射しているものの、第４電荷転送部７によりＯＦＤ領域へ電子は排出される。また、第１保持部１０にも電子が混入し得る。しかしながら、第１電荷転送部９のポテンシャル障壁の高さに比べて、第２電荷転送部１１のポテンシャル障壁の高さが高いため、第２保持部１２には電荷が混入しにくい構成となっている。時刻ｔ１４以降における１行目の画素のポテンシャル、および時刻ｔ２２以降における２行目の画素のポテンシャルは、図２３（ａ）で示された状態であってもよい。

本実施例においては、第１保持部１０にＰ型半導体領域１１４ａが配される。これによって、図２４（ｂ）で示されるように、第１保持部１０から第２保持部１２へ電子を転送する際に、第２電荷転送部の制御電極１０４に供給される電圧を低くすることができる。つまり、低電圧での電荷の転送が可能となる。

また、本実施例においては、第２保持部１２にＰ型半導体領域１１４ｂが配される。これによって、図２４（ｄ）で示されるように、第２保持部１２から入力ノード１４へ電子を転送する際に、第３電荷転送部の制御電極１０６に供給される電圧を低くすることができる。つまり、低電圧での電荷の転送が可能となる。

このように、本実施例の構成によれば、比較例よりも、光電変換部から増幅素子の入力ノードに至る電荷の経路にポテンシャルバリアが形成されにくい。したがって、保持部からの電荷の転送をより低電圧で行うことができる。

また、本実施例においては、Ｐ型半導体領域１１４ａ、１１４ｂが界面３００から離間して配されている。このような構成によれば、第１保持部１０の電荷保持容量を大きくすることができる。また、Ｐ型半導体領域１１４の下に、Ｎ型半導体領域１０３が配されることによって、第１保持部１０の電荷保持容量を大きくすることができる。

本発明に係る撮像装置の別の実施例について説明する。第１保持部１０を構成するＮ型半導体領域１０３が、第１部分１０３ａと、第１部分１０３ａより不純物濃度が低い第２部分１０３ｂとを含む点において、本実施例は実施例５と異なる。第２部分１０３ｂは、第１部分１０３ａに囲まれている。さらに、第２保持部１２を構成するＮ型半導体領域１０５が、第１部分１０５ａと、第１部分１０３ａより不純物濃度が低い第２部分１０５ｂとを含む点において、本実施例は実施例５と異なる。第２部分１０５ｂは、第１部分１０５ａに囲まれている。また、実施例５のＰ型半導体領域１１４ａ、１１４ｂが省略されうる。他の部分は、全て実施例５と同様である。そこで、本実施例において、実施例５とは異なる点のみを説明し、他の部分については説明を省略する。

本実施例の撮像装置の全体ブロック構成は実施例５と同様である。つまり、図１が、本実施例の撮像装置の全体ブロック図である。

本実施例の撮像装置の等価回路は実施例１と同様である。つまり、図１９が、本実施例の撮像装置の等価回路を示す。

本実施例の撮像装置の上面図は、実施例５と同様である。つまり、図２０が、本実施例の撮像装置の上面図を示す。ただし、Ｐ型半導体領域１１４ａが配された場所に、Ｎ型半導体領域１０３の第２部分１０３ｂが配される。またＰ型半導体領域１１４ｂが配された場所に、Ｎ型半導体領域１０５の第２部分１０５ｂが配される。

本実施例においては、Ｎ型半導体領域１０３が、第１部分１０３ａと、第１部分１０３ａより不純物濃度が低い第２部分１０３ｂを含む。ある平面で見たときに、第１部分１０３ａが第２部分１０３ｂを囲んでいる。そのため、第２部分１０３ｂと制御電極１０２との間に、第１部分１０３ａが配されている。また、第２部分１０３ｂと制御電極１０４との間に、第１部分１０３ａが配されている。なお、第１部分１０３ａが第２部分１０３ｂを囲んでいなくてもよい。

また、本実施例においては、Ｎ型半導体領域１０５が、第１部分１０５ａと、第１部分１０５ａより不純物濃度が低い第２部分１０５ｂを含む。ある平面で見たときに、第１部分１０５ａが第２部分１０５ｂを囲んでいる。そのため、第２部分１０５ｂと制御電極１０４との間に、第１部分１０５ａが配されている。また、第２部分１０５ｂと制御電極１０６との間に、第１部分１０５ａが配されている。なお、第１部分１０５ａが第２部分１０５ｂを囲んでいなくてもよい。

図２５を用いて、本実施例の画素の具体的な構造を説明する。図２１と同様の機能を有する部分には同じ符号を付してある。図２１と同じ符号が付された部分については、実施例５と同様であるため、詳細な説明は省略する。

図２５に図２１のＤ−Ｄ’に沿った断面構造の概略図を示す。本実施例として、図２５（ａ）および図２５（ｂ）の２つの断面構造の例を示している。図２５（ａ）と図２５（ｂ）とは、第２部分１０３ｂおよび第２部分１０５ｂの配置が異なる点を除いて同じである。

本実施例においては、Ｎ型半導体領域１０３が第１部分１０３ａと第２部分１０３ｂを含む。界面３００に平行な面において、第２部分１０３ｂは第１部分１０３ａに囲まれる。つまり、紙面奥の方向において、第２部分１０３ｂに隣り合って第１部分１０３ａが配され、紙面手前の方向において、第２部分１０３ｂに隣り合って第１部分１０３ａが配される。

第２部分１０３ｂと界面３００との間に、第１部分１０３ａが配される。第１部分１０３ａのうち、第２部分１０３ｂと界面３００との間に配された部分を便宜的に第３部分と呼ぶ。第２部分１０３ｂの不純物濃度は、第３部分の不純物濃度より低い。

また、本実施例においては、Ｎ型半導体領域１０５が第１部分１０５ａと第２部分１０５ｂを含む。界面３００に平行な面において、第２部分１０５ｂは第１部分１０５ａに囲まれる。つまり、紙面奥の方向において、第２部分１０５ｂに隣り合って第１部分１０５ａが配され、紙面手前の方向において、第２部分１０５ｂに隣り合って第１部分１０５ａが配される。第２部分１０５ｂと界面３００との間に、第１部分１０５ａが配される。

図２５（ａ）に示された例では、第２部分１０３ｂの下に、Ｐ型半導体領域１１６ａが配される。Ｐ型半導体領域１１６ａの不純物濃度は、Ｐ型半導体領域１１５ａの不純物濃度より高くてもよい。

図２５（ａ）に示された例では、第１部分１０３ａの下端と第２部分１０３ｂの下端が同じ深さに配される。第１部分１０３ａの下端は、例えば、第１部分１０３ａとＰ型半導体領域１１５ａとが構成するＰＮ接合面である。第２部分１０３ｂの下端は、例えば、第２部分１０３ｂとＰ型半導体領域１１６ａとが構成するＰＮ接合面である。

図２５（ａ）に示された例では、第２部分１０５ｂの下に、Ｐ型半導体領域１１６ｂが配される。Ｐ型半導体領域１１６ｂの不純物濃度は、Ｐ型半導体領域１１５ｂの不純物濃度より高くてもよい。

図２５（ａ）に示された例では、第１部分１０５ａの下端と第２部分１０５ｂの下端が同じ深さに配される。第１部分１０５ａの下端は、例えば、第１部分１０５ａとＰ型半導体領域１１５ｂとが構成するＰＮ接合面である。第２部分１０５ｂの下端は、例えば、第２部分１０５ｂとＰ型半導体領域１１６ｂとが構成するＰＮ接合面である。

図２５（ｂ）に示された例では、第２部分１０３ｂの下に、第１部分１０３ａが配される。第１部分１０３ａのうち、第２部分１０３ｂの下に配された部分を便宜的に第４部分と呼ぶ。第２部分１０３ｂの不純物濃度は、第４部分の不純物濃度より低い。また、図２５（ｂ）に示された例では、第２部分１０５ｂの下に、第１部分１０５ａが配される。

本実施例において、Ｎ型半導体領域１０３の第２部分１０３ｂの不純物濃度は、ほとんど真性半導体に近い程度の濃度であってもよい。またＮ型半導体領域１０５の第２部分１０５ｂの不純物濃度は、ほとんど真性半導体に近い程度の濃度であってもよい。

続いて本実施例の撮像装置に好適な製造方法について説明する。本実施例の製造方法は、実施例２の製造方法と同様である。つまり、図１２が本実施例の製造方法を示している。ただし、図１２には第２保持部１２が示されていない。しかし、例えばマスク５０１、５０２のパターンを変更することにより、第２保持部１２を構成する半導体領域を形成すればよい。このように、第１保持部１０を形成する製造方法によって、第２保持部１２を形成することができる。

本実施例の駆動方法については、実施例５と同様である。つまり、図２２が、本実施例の撮像装置の駆動パルスを示す。

また、本実施例のポテンシャル障壁の高さの関係は、実施例５と同様である。つまり、図２３および図２４が、本実施例におけるポテンシャル障壁の高さの関係を示している。

本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図２６に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。

図２６において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図２６において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。

本実施例では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成されている構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の基板上に形成されていてもよい。

以上に述べたように、本発明に係る撮像装置を撮像システムに適用することが可能である。本発明に係る撮像装置を撮像システムに適用することにより、撮像システムを低電圧で駆動することが可能となる。

１ 撮像装置
８ 光電変換部
９ 第１電荷転送部
１０ 第１保持部
１１ 第２電荷転送部
１０３ Ｎ型半導体領域
１０３ａ Ｎ型半導体領域の第１部分
１０３ｂ Ｎ型半導体領域の第２部分
１１４ Ｐ型半導体領域

Claims (22)

1. 半導体基板と、複数の画素と、を有する撮像装置であって、
   前記複数の画素のそれぞれが、前記半導体基板に配された光電変換部と、前記半導体基板に配され、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域と、前記第１半導体領域へ電荷を転送する第１転送部と、前記第１半導体領域に保持された電荷を転送する第２転送部と、を含み、
   前記第１半導体領域は第１部分と、第２部分と、第３部分とを含み、
   前記第３部分が配された深さにおいて、前記第３部分と前記第１転送部との間に前記第１部分が配され、前記第３部分と前記第２転送部との間に前記第２部分が配され、
   前記第３部分の不純物濃度は、前記第１部分の不純物濃度および前記第２部分の不純物濃度より低いことを特徴とする撮像装置。
2. 前記半導体基板の上に配された絶縁膜を有し、
   前記第１半導体領域の一部が、前記第３部分と、前記半導体基板と前記絶縁膜との界面との間に配されたことを特徴とする請求項１に記載の撮像装置。
3. 前記第１半導体領域は、前記第３部分の下に配された第４部分を含み、
   前記第３部分の不純物濃度は、前記第４部分の不純物濃度より低いことを特徴とする請求項１または請求項２に記載の撮像装置。
4. 前記第１部分の下端と、前記第２部分の下端と、前記第３部分の下端とが、前記半導体基板の同じ深さに配されたことを特徴とする請求項１または請求項２に記載の撮像装置。
5. 半導体基板と、複数の画素と、を有する撮像装置であって、
   前記複数の画素のそれぞれが、前記半導体基板に配された光電変換部と、前記半導体基板に配され、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域と、前記第１半導体領域へ電荷を転送する第１転送部と、前記第１半導体領域に保持された電荷を転送する第２転送部と、を含み、
   前記第１半導体領域は第１部分と、第２部分とを含み、
   前記半導体基板に第２導電型の第２半導体領域が配され、
   前記第２半導体領域が配された深さにおいて、前記第２半導体領域と前記第１転送部との間に前記第１部分が配され、前記第２半導体領域と前記第２転送部との間に前記第２部分が配されたことを特徴とする撮像装置。
6. 前記半導体基板の上に配された絶縁膜を有し、
   前記第２半導体領域が、前記半導体基板と前記絶縁膜との界面から離間して配されたことを特徴とする請求項５に記載の撮像装置。
7. 前記半導体基板の上に配された絶縁膜を有し、
   前記第２半導体領域が、前記半導体基板と前記絶縁膜との界面から離間して配され、
   前記界面から前記第２半導体領域の下端までの距離が、前記界面から前記第１半導体領域の下端までの距離より小さいことを特徴とする請求項５に記載の撮像装置。
8. 前記第２半導体領域と前記界面との間に、前記第１半導体領域の一部が配されたことを特徴とする請求項６または請求項７に記載の撮像装置。
9. 前記半導体基板の上に配された絶縁膜を有し、
   前記半導体基板と前記絶縁膜との界面から前記第２半導体領域の下端までの距離が、前記界面から前記第１半導体領域の下端までの距離より小さいことを特徴とする請求項５に記載の撮像装置。
10. 前記第１半導体領域の下に、前記第１半導体領域とＰＮ接合を構成するように配された第２導電型の第３半導体領域を有し、
    前記第３半導体領域よりも下に、前記第３半導体領域よりも不純物濃度の低い第２導電型の半導体領域が配されたことを特徴とする請求項１乃至請求項９のいずれか一項に記載の撮像装置。
11. 前記第１半導体領域と、前記第３半導体領域とが、同じマスクを用いたイオン注入によって形成されたことを特徴とする請求項１０に記載の撮像装置。
12. 前記複数の画素のそれぞれが、前記光電変換部で生成された前記電荷を前記光電変換部および前記第１半導体領域とは別の場所で保持する第１導電型の第４半導体領域を含み、
    前記第２転送部は、前記第１半導体領域に保持された前記電荷を前記第４半導体領域に転送することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の撮像装置。
13. 前記複数の画素のそれぞれが、前記第４半導体領域に保持された電荷を転送する第３転送部を含み、
    前記第４半導体領域は第１部分と、第２部分と、第３部分とを含み、
    前記第４半導体領域の前記第３部分が配された深さにおいて、前記第４半導体領域の前記第３部分と前記第２転送部との間に、前記第４半導体領域の前記第１部分が配され、
    前記第４半導体領域の前記第３部分が配された深さにおいて、前記第４半導体領域の前記第３部分と前記第３転送部との間に、前記第４半導体領域の前記第２部分が配され、
    前記第３部分の不純物濃度は、前記第１部分の不純物濃度および前記第２部分の不純物濃度より低いことを特徴とする請求項１２に記載の撮像装置。
14. 前記第１半導体領域の前記第３部分の平面視における面積は、前記第４半導体領域の前記第３部分の平面視における面積よりも大きいことを特徴とする請求項１３に記載の撮像装置。
15. 前記複数の画素のそれぞれが、前記第４半導体領域に保持された電荷を転送する第３転送部を含み、
    前記第４半導体領域は第１部分と、第２部分とを含み、
    前記半導体基板に第２導電型の第５半導体領域が配され、
    前記第５半導体領域が配された深さにおいて、前記第５半導体領域と前記第２転送部との間に、前記第４半導体領域の前記第１部分が配され、
    前記第５半導体領域が配された深さにおいて、前記第５半導体領域と前記第３転送部との間に、前記第４半導体領域の前記第２部分が配されたことを特徴とする請求項１２に記載の撮像装置。
16. 前記第２半導体領域の平面視における面積は、前記第５半導体領域の平面視における面積よりも大きいことを特徴とする請求項１５に記載の撮像装置。
17. 前記複数の画素のそれぞれが、前記光電変換部で生成された前記電荷を前記光電変換部および前記第１半導体領域とは別の場所で保持する第１導電型の第４半導体領域を含み、
    前記第１転送部は、前記第４半導体領域に保持された前記電荷を前記第１半導体領域へ転送することを特徴とする請求項１乃至請求項１１のいずれか一項に記載の撮像装置。
18. 請求項１乃至請求項１７のいずれか一項に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理部と、を備えたことを特徴とする撮像システム。
19. 半導体基板の第１の領域に光電変換部を形成する工程と、
    前記半導体基板の第２の領域に、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を形成する工程と、
    を有する撮像装置の製造方法であって、
    前記第１半導体領域を形成する前記工程は、前記第２の領域に第１導電型の第１不純物を導入する工程を含み、
    前記第２の領域は第１部分と前記第１部分に囲まれた第２部分とを含み、
    前記第２部分に導入される第２導電型の第２不純物の量が、前記第１部分に導入される前記第２不純物の量よりも多くなるように、前記第２の領域に前記第２不純物を導入する工程を有することを特徴とする撮像装置の製造方法。
20. 前記半導体基板の前記第２の領域の下の第３の領域に、前記第１半導体領域とＰＮ接合を構成する第２導電型の第２半導体領域を形成する工程を有し、
    前記第２半導体領域を形成する前記工程は、前記第３の領域に第２導電型の第３不純物を導入する工程を含み、
    前記第２不純物の分布のピークが、前記第３不純物の分布のピークよりも上にあることを特徴とする請求項１９に記載の撮像装置の製造方法。
21. 前記第１不純物は第１イオン注入によって前記第１の領域に導入され、
    前記第３不純物は第２イオン注入によって前記第３の領域に導入され、
    前記第１イオン注入と前記第２イオン注入とにおいて、同じマスクが用いられることを特徴とする請求項２０に記載の撮像装置の製造方法。
22. 半導体基板の第１の領域に光電変換部を形成する工程と、
    前記半導体基板の第２の領域に、前記光電変換部で生成された電荷を前記光電変換部とは別の場所で保持する第１導電型の第１半導体領域を形成する工程と、
    を有する撮像装置の製造方法であって、
    前記第２の領域は第１部分と前記第１部分に囲まれた第２部分とを含み、
    前記第１半導体領域を形成する前記工程は、前記第１部分に導入される第１導電型の第１不純物の量が、前記第２部分に導入される前記第１不純物の量よりも多くなるように、前記第２の領域に前記第１不純物を導入する工程を含むことを特徴とする撮像装置の製造方法。

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