本発明の実施形態について、図面を用いて説明する。本発明に係る撮像装置は、複数の画素を有する。図2は撮像装置の画素の等価回路の一例を示している。図2が示す通り、画素は、光電変換部8と、光電変換部8とは別の場所で電荷を保持する第1保持部10と、第1保持部10に保持された電荷を光電変換部8および第1保持部10とは別の場所で保持する第2保持部12を有する。
図3は画素の上面図の一例を示している。光電変換部8は、領域101が示す場所に配される。第1保持部10は領域103が示す場所に配される。第2保持部12は領域105が示す場所に配される。このように、光電変換部8、第1保持部10、および第2保持部12は互いに異なる場所に配される。
本発明の特徴は、第1保持部10の電荷を排出することである。これにより、たとえば、第1保持部10に残留する電荷が少ないあるいは完全にない状態で、第1保持部10での電荷の保持を開始することができる。その結果、撮像装置の画質を向上させることが可能である。
第1保持部10からの電荷の排出は、第1保持部10から第2保持部12への電荷の転送経路とは異なる経路を介してなされうる。図3の例では、第1保持部10から第2保持部12への電荷の転送経路は領域104で示され、第1保持部10から電荷が排出される経路は領域111で示される。
別の観点では、第1保持部10からの電荷の排出は、第2保持部12が電荷を保持しているときに行われる。さらに別の観点では、第1保持部10から第2保持部12への電荷の転送が繰り返して行われ、その転送と転送の間に第1保持部10に蓄積された電荷の一部を排出する。転送と転送の間に第1保持部10に蓄積された電荷の一部とは、例えば、シャッタ期間に第1保持部10に混入した電荷である。
また、本発明に係る撮像装置は第1電荷排出部7を有しうる。第1電荷排出部7は、電荷の排出先となる電荷排出ノードを含む。電荷排出ノードは半導体領域を含んで構成されうる。あるいは、電荷排出ノードが導電体を含んで構成されてもよい。あるいは、電荷排出ノードが半導体領域および当該半導体領域に接続された導電体を含んで構成されてもよい。電荷排出ノードには所定の電圧が供給される。所定の電圧は例えば電源電圧である。このような構成によれば、上述のリセット動作を行うことが可能となる。
なお、電荷の排出とは、電荷が第1保持部10から排出先へ移動することである。このような電荷の移動は、電荷排出ノードのポテンシャルを第1保持部10のポテンシャルより低くすることによりなされうる。また、制御電極によって電荷の排出が制御されてもよい。
以下、本発明の実施例について説明する。本明細書で使用される「第1導電型」および「第2導電型」は、相互に異なる導電型を表現するために用いられる用語である。「第1導電型」がN型である場合には「第2導電型」はP型である。「第1導電型」がP型である場合には「第2導電型」はN型である。以下では、説明の簡略化のために、「第1導電型」がN型であり、「第2導電型」がP型である例を説明する。しかし、本発明はこれに限定されるものではなく、「第1導電型」がP型であり、「第2導電型」がN型である場合にも適用される。保持部を構成する半導体領域がN型である場合には、保持部には光電変換によって生じた電子および正孔のうち電子が蓄積されうる。保持部を構成する半導体領域がP型である場合には、保持部には光電変換によって生じた電子および正孔のうち正孔が蓄積されうる。
また、以下では、画素ごとに増幅部を有する画素増幅型の撮像装置に本発明を適用した例を説明する。これに限られず、本発明は、電荷の保持部と、保持部に保持された電荷を転送する転送部を有する種々のセンサに適用されうる。
本発明に係る撮像装置の実施例について説明する。本実施例については画素が第1保持部10と、第2保持部12と、第1保持部の電荷を排出する第1電荷排出部を有することが特徴である。
図1は、本実施例の撮像装置の全体ブロック図である。撮像装置1は半導体基板を用いて1つのチップで構成することができる。撮像装置1は、撮像領域2に配された複数の画素を有している。更に、撮像装置1は制御部3を有している。制御部3は、垂直走査部4、信号処理部5及び出力部6に制御信号、電源電圧等を供給する。
垂直走査部4は撮像領域2に配された複数の画素に駆動パルスを供給する。通常、画素行ごともしくは複数の画素行ごとに駆動パルスを供給する。垂直走査部4はシフトレジスタもしくはアドレスデコーダにより構成することができる。
信号処理部5は、列回路、水平走査回路、水平出力線を含んで構成される。列回路は、各々が、垂直走査部4により選択された画素行に含まれる複数の画素の信号を受ける複数の回路ブロックにより構成されている。各回路ブロックは、メモリ部、増幅回路、ノイズ除去回路、アナログデジタル変換回路のいずれか、全て、もしくはそれらの組み合わせにより構成することができる。これらの回路は、デジタル信号を処理する回路であってもよいし、アナログ信号を処理する回路であってもよい。水平走査回路はシフトレジスタもしくはアドレスデコーダにより構成することができる。
出力部6は水平出力線を介して伝達された信号を撮像装置1外に出力する。出力部6は、バッファもしくは増幅回路を含んで構成されている。
図2に本実施例の撮像装置の等価回路を示す。ここでは、2行3列の計6画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
光電変換部8は入射光を信号電荷(電子、あるいは正孔)に変換する。光電変換部8の例としてフォトダイオードを示している。
第1電荷転送部9は、光電変換部8で生成した電荷を後段の回路素子へ転送する。以降では信号電荷として電子を用いる場合を例に説明する。第1電荷転送部9は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。
第1保持部10は光電変換部8で生成した電子を保持する。第2電荷転送部11は第1保持部10で保持した電子を後段の回路素子へ転送する。第2電荷転送部11は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。
第2保持部12は、第1保持部10から第2電荷転送部11を介して転送された電子を保持する。第3電荷転送部13は、第2保持部12で保持された電子を後段の回路素子へ転送する。第3電荷転送部13は半導体基板の上に絶縁膜を介して配された制御電極を含んで構成され得る。
増幅部15の入力ノード14は、第2保持部12から第3電荷転送部13を介して転送された電子を保持可能な構成である。増幅部15の入力ノード14は半導体基板に配されたフローティングディフュージョン領域(以下、FD領域)を含んで構成することができる。増幅部15は入力ノード14に転送された電子に基づく信号を垂直信号線20へ出力する。ここでは増幅部15としてMOSトランジスタ(以下、増幅トランジスタ)を用いている。増幅トランジスタは例えばソースフォロワ回路を構成する。また、増幅部15の入力ノード14と第2保持部12との間の電気的経路には、第3電荷転送部13が配される。つまり、増幅部15の入力ノード14と第2保持部12とは別のノードである。このような例に限らず、2つのノードが電気的に絶縁されうる構成であれば、別のノードである。
第1電荷排出部7は第1保持部10の電子をオーバーフロードレイン領域(以下、OFD領域)へ転送する。OFD領域は電荷が排出される電荷排出ノードである。OFD領域は、例えば電源電圧を供給する配線16に電気的に接続されたN型の半導体領域により構成することができる。第1電荷排出部7は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。第1電荷排出部7の制御電極に供給される電圧によって、第1保持部10の電荷の排出が制御されうる。
本実施例においては、第1電荷転送部9および第1電荷排出部7により電子シャッタ動作を行うことができる。つまり、第1電荷転送部9および第1電荷排出部7を制御することによって、光電変換部8で生じた電子を排出する期間(シャッタ期間)と、電子を蓄積する期間(露光期間)とを制御できる。
リセット部17は、増幅部15の入力ノード14に基準電圧を供給する。言い換えると、リセット部17は増幅部15の入力ノード14の電圧をリセットする。ここではリセット部17としてMOSトランジスタ(以下、リセットトランジスタ)が用いられる。なお、本実施例においてリセット部17は省略されうる。これは第1電荷排出部7によって、画素のリセットを行うことができるからである。
選択部18は、各画素を選択して画素毎もしくは画素行ごとに画素の信号を垂直信号線20へ読み出す。ここでは選択部18としてMOSトランジスタ(以下、選択トランジスタ)を用いている。なお、選択部18は、増幅部15と垂直信号線20の間の経路に配されてもよい。あるいは、選択部18が省略されてもよい。選択部18が省略される例では、リセット部17が増幅部15の入力ノード14に供給する電圧によって、画素が選択されうる。
リセットトランジスタのドレイン及び選択トランジスタのドレインには配線19を介して所定の電圧が供給されている。所定の電圧は例えば電源電圧である。なお、選択部18が増幅部15と垂直信号線20の間の経路に配された場合、および選択部18が省略された場合には、増幅トランジスタのドレインが配線19に接続される。
リセット制御配線21は、リセットトランジスタのゲートに駆動パルスPRESを供給する。選択制御配線22は、選択トランジスタのゲートに駆動パルスPSELを供給する。第3転送制御配線23は、第3電荷転送部13を構成する制御電極(以下、第3制御ゲート)に駆動パルスPTX3を供給する。第2転送制御配線24は、第2電荷転送部11を構成する制御電極(以下、第2制御ゲート)に駆動パルスPTX2を供給する。第1転送制御配線25は第1電荷転送部9を構成する制御電極(以下、第1制御ゲート)に駆動パルスPTX1を供給する。第4転送制御配線26は第1電荷排出部7を構成する制御電極(以下、第4制御ゲート)に駆動パルスPMRES1を供給する。各制御ゲートに供給されるパルス値により、各制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、各電荷転送部および電荷排出部は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。
本実施例は、図2に例示した等価回路により示される画素構成において、光電変換部8と第1保持部10との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部8と第1保持部10との間の電気経路に配された第1電荷転送部9が非導通状態で、光電変換部8から第1保持部10へ電子が移動可能な構成である。ここで非導通状態とは、第1電荷転送部9に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第1電荷転送部9の非導通状態は、第1電荷転送部9がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
具体的な構成としては、例えば第1電荷転送部9がMOSトランジスタであるとすると、このMOSトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第1電荷転送部9が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第1電荷転送部9に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との2状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。
このような構成によれば、光電変換部8に光が入射した際に光電変換により生成した電子の大半が露光期間中に第1保持部10へ移動する。したがって、撮像領域2に配された全ての画素において、第1保持部10から第2保持部12への電荷の転送を並行して行うことで、撮像領域2に配された全ての画素の蓄積時間を揃えることが可能となる。
更に、第1電荷転送部9が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面から所定深さに存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
あるいは、光電変換部8と第1保持部10との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部8と第1保持部10との間の電気経路に配された第1電荷転送部9が非導通状態で、光電変換部8から第1保持部10へ電子が移動しない構成である。ここで非導通状態とは、第1電荷転送部9に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部8に蓄積する構成である。
光電変換部8で電子を蓄積している期間において、第1電荷転送部9におけるポテンシャル障壁よりも低いポテンシャル障壁が光電変換部8の周囲に形成されることにより、光電変換部8から第1保持部10へ電子が移動しない構成を得ることができる。具体的な構成としては、第1電荷転送部9が非導通状態であるときに、第1制御電極の下に形成されるポテンシャル障壁が、光電変換部8と他の回路素子との間に形成されるポテンシャル障壁よりも高い。他の回路素子とは、例えば第1電荷排出部7のOFD領域である。あるいは、他の回路素子とは、リセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。
このような構成によれば、光電変換部8に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部8に蓄積される。したがって、撮像領域2に配された全ての画素において並行して、光電変換部8に蓄積された電荷を第1保持部10へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。
図3、図4を用いて、本実施例の画素の具体的な構造を説明する。図2で説明した部材と同じ名称の部材は、同様の機能を有する部材であるため詳細な説明は省略する。
図3に本実施例の撮像装置の上面図を示す。ここでは2行3列の計6画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
画素100は、光電変換部8を構成するN型半導体領域101、第1電荷転送部9を構成する制御電極102、第1保持部10を構成するN型半導体領域103、第2電荷転送部11を構成する制御電極104、第2保持部12を構成するN型半導体領域105、第3電荷転送部13を構成する制御電極106、FD領域107、リセットトランジスタ108、増幅トランジスタ109、選択トランジスタ110を含んで構成される。更に、画素100は、第1電荷排出部7を構成する制御電極111、OFD領域112を有している。FD領域107は、第2保持部12で保持された電子が転送されるN型半導体領域を含んで構成される。OFD領域112は、第1保持部10からの電荷が排出されるN型半導体領域を含んで構成される。
なお、OFD領域112は、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースあるいはドレインと兼用されてもよい。つまり、第1保持部10の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部8の面積を大きくすることができるため、感度を向上させることができる。
N型半導体領域103の下に、P型半導体領域114が配される。N型半導体領域103とP型半導体領域114とがPN接合を構成している。N型半導体領域105の下に、P型半導体領域115が配される。N型半導体領域105とP型半導体領域115とがPN接合を構成している。なお、本実施例においてP型半導体領域114、115は省略されてもよい。
本実施例の特徴は、画素100に第1保持部10のN型半導体領域103の電荷を排出する第1電荷排出部7が配されたことである。第1電荷排出部7が、制御電極111、N型半導体領域103、OFD領域112で構成されるMOSトランジスタであってもよい。第1電荷排出部7に含まれる制御電極111は、平面視において、N型半導体領域103と隣り合って配される。このような配置により、第1電荷排出部7が第1保持部10の電荷を排出することができる。
光電変換部8の電荷は、制御電極102の下の半導体領域を通って、第1保持部10に転送されうる。つまり、光電変換部8から第1保持部10へ電荷が転送される経路が制御電極102の下に配されうる。第1保持部10の電荷は、制御電極102の下の半導体領域を通って、第2保持部12に転送されうる。つまり、第1保持部10から第2保持部12へ電荷が転送される経路が制御電極104の下に配されうる。また、第1保持部10の電荷は、制御電極111の下の半導体領域を通って、OFD領域112に排出されうる。つまり、第1保持部10から電荷が排出される経路が、制御電極111の下に配されうる。このように、光電変換部8から第1保持部10への電荷の転送経路、および第1保持部10から第2保持部12への電荷の転送経路のいずれとも異なる経路を介して、第1保持部10の電荷が排出されうる。
図4(a)に図3のA−B−Cに沿った断面の概略図を示す。図4(b)に図3のB−C−Dに沿った断面の概略図を示す。図2と同様の機能を有する部材には同様の符号を付し詳細な説明は省略する。
本実施例の撮像装置は、半導体基板300aと、その上に配された絶縁膜300bとを有する。半導体基板300aは例えばシリコンである。半導体基板300aはエピタキシャル成長によって形成された半導体領域を含みうる。絶縁膜300bは例えばシリコン酸化膜である。半導体基板300aの内部に半導体領域が形成される。また、半導体基板300aの上に絶縁膜300bを介して制御電極が配される。
半導体基板300aにN型半導体領域301が配される。N型半導体領域301の上にP型半導体領域302が配される。P型半導体領域302とPN接合を構成するように、N型半導体領域101が配される。N型半導体領域101の表面側、つまり絶縁膜300bに近い側にはP型半導体領域303が配される。P型半導体領域302、N型半導体領域101、P型半導体領域303によりいわゆる埋め込み型のフォトダイオードが構成されている。
光電変換部8で生じた電子は、第1チャネル304を移動し、第1保持部10を構成するN型半導体領域103に到達する。N型半導体領域103で保持された電子は、第2チャネル305を移動し、第2保持部12を構成するN型半導体領域105に到達する。N型半導体領域105で保持された電子は、第3チャネル306を移動し、FD領域を構成するN型半導体領域107へ到達する。また、第1保持部10の電子は、制御電極111の下に配されたチャネル307を介して、OFD領域112に排出可能となっている。
制御電極102は第1チャネル304の上部に絶縁膜300bを介して配されている。本実施例では、制御電極102が、N型半導体領域103の上に配された部分102aを含んでいる。制御電極102は、第1電荷転送部9及び第1保持部10で兼用されている。つまり、制御電極102に印加される電圧によって、光電変換部8と第1保持部10との間のポテンシャルが制御される。加えて、制御電極102に印加される電圧によって、保持部10のポテンシャルが制御される。第1電荷転送部9は、第1チャネル304及び第1チャネル304上に絶縁膜を介して配された制御電極102の一部を含んで構成されている。
第1保持部10は、N型半導体領域103と、N型半導体領域103とPN接合を構成するP型半導体領域114を含む。N型半導体領域103がPN接合容量を構成することによって、電子が蓄積されうる。更に、第1保持部10は、絶縁膜を介してN型半導体領域103上に配された制御電極102の一部102aを含んで構成されている。制御電極102に印加される電圧によって、N型半導体領域103の界面300側に反転層が形成されるとよい。これにより、暗電流が第1保持部10に混入することを低減することができる。
制御電極104は第2チャネル305の上に絶縁膜300bを介して配されている。本実施例では、制御電極104が、N型半導体領域105の上に配された部分104aを含んでいる。制御電極104は、第2電荷転送部11及び第2保持部12で兼用されている。つまり、制御電極104に印加される電圧によって、第1保持部10と第2保持部12との間のポテンシャルが制御される。加えて、制御電極104に印加される電圧によって、第2保持部12のポテンシャルが制御される。第2電荷転送部11は、第2チャネル305及び第2チャネル305上に絶縁膜を介して配された制御電極104の一部を含んで構成されている。
第2保持部12は、N型半導体領域105と、N型半導体領域105とPN接合を構成するP型半導体領域115を含む。N型半導体領域105がPN接合容量を構成することによって、電子が蓄積されうる。更に、第2保持部12は、絶縁膜を介してN型半導体領域105上に配された制御電極104の一部104aを含んで構成されている。制御電極104に印加される電圧によって、N型半導体領域105の界面300側に反転層が形成されるとよい。これにより、暗電流が第2保持部12に混入することを低減することができる。
制御電極106は第3チャネル306の上に絶縁膜300bを介して配されている。第3電荷転送部13は、第3チャネル306及び第3チャネル306上に絶縁膜を介して配された制御電極106を含んで構成されている。
FD領域107およびOFD領域112には、不図示のプラグが接続される。FD領域107は、プラグを介して増幅トランジスタのゲート電極に接続される。OFD領域112は、プラグを介して不図示の配線16に接続される。プラグはタングステンなどの金属で構成されうる。
また、N型半導体領域103の下に、P型半導体領域114が配される。P型半導体領域114は、N型半導体領域103の一部の下にのみ配されてもよいし、N型半導体領域103の全部の下に配されてもよい。N型半導体領域103とP型半導体領域114とがPN接合を構成している。P型半導体領域114の不純物濃度は、P型半導体領域114より下に配されたP型の半導体領域の不純物濃度より高い。例えば、本実施例では、P型半導体領域114の不純物濃度が、P型半導体領域302の不純物濃度より高い。このような構成によれば、N型半導体領域103からの空乏層の広がりを低減することができるので、第1保持部10から低電圧で電荷を転送することができる。
また、N型半導体領域105の下に、P型半導体領域115が配される。P型半導体領域115は、N型半導体領域105の一部の下にのみ配されてもよいし、N型半導体領域105の全部の下に配されてもよい。N型半導体領域105とP型半導体領域115とがPN接合を構成している。P型半導体領域115の不純物濃度は、P型半導体領域115より下に配されたP型の半導体領域の不純物濃度より高い。例えば、本実施例では、P型半導体領域115の不純物濃度が、P型半導体領域302の不純物濃度より高い。このような構成によれば、N型半導体領域105からの空乏層の広がりを低減することができるので、第2保持部12から低電圧で電荷を転送することができる。
なお、P型半導体領域114、115はいずれか一方あるいは両方が省略されてもよい。P型半導体領域114が省略された例では、N型半導体領域103の下に配されたP型半導体領域302が、深くなるにつれて不純物濃度が高くなる不純物分布、あるいは一様な不純物分布を有しうる。
次に、各半導体領域の不純物濃度について説明する。なお、各半導体領域の不純物濃度は、これに限られることはなく、必要に応じて適宜変更されうるものである。
N型半導体領域103およびN型半導体領域105の不純物濃度は、それぞれN型半導体領域101の不純物濃度より高いことが好ましい。これにより、第1保持部10および第2保持部12の電荷保持容量を大きくすることができる。あるいは、光電変換部8の感度を向上させることができる。
P型半導体領域303の不純物濃度は、P型半導体領域302の不純物濃度より高いことが好ましい。あるいは、P型半導体領域303の不純物濃度は、N型半導体領域101の不純物濃度より高いことが好ましい。このような構成によって、光電変換部8における暗電流によるノイズを低減することができる。
遮光部材113は第1保持部10および第2保持部12の上部に配されている。遮光部材113により、第1保持部10および第2保持部が遮光されうる。好ましくは、遮光部材113が第1保持部10および第2保持部12に入射し得る光の全部を遮光する。遮光部材113の光電変換部8側の端は、第1保持部10の光電変換部8側の端よりも、光電変換部8に近い。遮光部材113のFD領域107側の端は、第2保持部12のFD領域107側の端よりも、FD領域107に近い。
しかしながらこれに限るものではなく、制御電極102が第1電荷転送部9と、第1保持部10とで兼用される場合には、少なくとも制御電極102の光電変換部8側の端部を覆わない構成としてもよい。このような構成によれば、光電変換部8に対する遮光部材113の影響が小さくなるため、光電変換部8の感度を向上させることができる。更に、垂直方向に対して一定の角度をもって入射する光の画素位置に対する影響を低減させることが可能となる。または、第1保持部10を構成するN型半導体領域103もしくはP型半導体領域302において光電変換された電子をN型半導体領域103において蓄積することができる。これによって画素の感度を向上させることが可能となる。
なお、第1保持部10の全部が遮光部材113によって被覆されなくてもよい。たとえば、第1保持部10を構成する制御電極102に駆動パルスを供給するための導電体を配するために、遮光部材113に開口が設けられてもよい。
第2保持部12の全部が遮光部材113によって被覆されなくてもよい。たとえば、第2保持部12を構成する制御電極104に駆動パルスを供給するための導電体を配するために、遮光部材113に開口が設けられてもよい。
遮光部材113は配線層を構成する金属を用いることができる。もしくは異なる配線層間、あるいは配線と半導体領域間の電気的接続をするためのプラグを構成する金属を用いることができる。遮光部材113はできるだけ半導体基板300aに近い場所に配された方が好ましい。複数の配線層のうち最も半導体基板300aの近くに配された配線層を構成する金属、もしくは最下層の配線層と半導体領域とを電気的に接続するプラグの金属を用いるのが良い。もしくは最下層の配線層と半導体基板との聞に遮光部材113専用の金属を配してもよい。
図4では第1保持部10の上に配された遮光部材113のみが図示されている。しかし、他の画素回路を構成するトランジスタの上にも遮光部材を配してもよい。もしくは他の画素回路を構成するトランジスタを配線により遮光してもよい。他の画素回路を構成するトランジスタは、上述のリセットトランジスタ、選択トランジスタ、増幅トランジスタなどである。
続いて本実施例の駆動方法について説明する。図5に本実施例の撮像装置の駆動パルス図を示す。撮像領域2に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、1行目、2行目の画素に供給される駆動パルスを示している。PSELは選択トランジスタのゲートに供給される駆動パルスを示している。PRESはリセットトランジスタのゲートに供給される駆動パルスを示している。PTX1は第1制御ゲートに供給される駆動パルスを示している。PTX2は第2制御ゲートに供給される駆動パルスを示している。PTX3は第3制御ゲートに供給される駆動パルスを示している。PMRES1は第4制御ゲートに供給される駆動パルスを示している。PTSは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。PTNは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。
時刻t1以前は、撮像領域2における全ての行のPRESがハイレベルとなっている。このため、増幅部15の入力ノードの電圧はリセットされている。ここで図5に示された他の全てのパルスはローレベルである。このため、光電変換部8および第1保持部10において、光電変換によって生成した電子が蓄積されている。つまり、時刻t1より前に露光期間が開始している。露光期間中は光電変換部8で生じた電子のうち所定量の電子は、第1保持部10へ移動する。
時刻t1において、PRESがハイレベルを維持した状態で、撮像領域2に配された全ての画素において、PTX3がローレベルからハイレベルへ遷移する。これにより第2保持部12がリセットされる。つまり、第2保持部12の電荷がリセット部17を介して排出される。時刻t2において、撮像領域2に配された全ての画素において、PTX3がハイレベルからローレベルへ遷移する。これにより、第2保持部12のリセットが完了する。
時刻t2から所定期間経過後、時刻t3において撮像領域2における全ての行のPTX1がローレベルからハイレベルへ遷移し、時刻t4において撮像領域2における全ての行のPTX1がハイレベルからローレベルへ遷移する。この動作により光電変換部8に残っていた電子が第1保持部10へ転送される。この動作により露光期間が終了する。
時刻t5において、撮像領域2に配された全ての行のPTX2がローレベルからハイレベルへ遷移し、時刻t6において、撮像領域2に配された全ての行のPTX2がハイレベルからローレベルへ遷移する。この動作により、第1保持部10で保持されていた電子が、第2保持部12へ転送される。
時刻t7において、撮像装置に配された全ての行のPTX1およびPMRES1がローレベルからハイレベルへ遷移する。これにより光電変換部8で生じた電子が第1保持部10へ移動し、第1保持部10の電子がOFD領域112へ排出される。つまり、光電変換によって生成した電子が蓄積されず、排出される。このように、本実施例では、第1電荷転送部9および第1電荷排出部7が導通しているときが、シャッタ期間である。
時刻t8において、PSEL(1)がローレベルからハイレベルへ遷移する。この動作により1行目の画素の信号が垂直信号線20に出力され得る状態となる。更に、時刻t8において、PRES(1)がハイレベルからローレベルへ遷移する。これにより、増幅部15の入力ノード14のリセット動作が完了する。
時刻t9において、PTNがローレベルからハイレベルへ遷移し、時刻t10において、PTNがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。
時刻t11において、PTX3(1)がローレベルからハイレベルへ遷移し、時刻t12においてPTX3(1)がハイレベルからローレベルへ遷移する。この動作により、1行目の画素の第2保持部12で保持されていた電子が、増幅部15の入力ノード14に転送される。
時刻t13においてPTSがローレベルからハイレベルへ遷移し、時刻t14において、PTSがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。
時刻t15において、PSEL(1)がハイレベルからローレベルへ遷移する。この動作により1行目の画素の信号の読み出し期間が終了する。1行目の画素の読み出し期間は、時刻t8から時刻t15までの期間となる。更に時刻t15において、PRES(1)がローレベルからハイレベルへ遷移する。これにより、1行目の画素の増幅部15の入力ノード14のリセットが開始される。
この後、時刻t16から時刻t23までの期間において、2行目の画素の信号の読み出しが行われる。1行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が2行目となる点が異なること以外は、時刻t16から時刻t23の各時刻における動作は、時刻t8から時刻t15の各時刻における動作と同様である。
ここで、時刻t15と時刻t16の間の時刻tAccにおいて、撮像装置に配された全ての行のPTX1およびPMRES1がハイレベルからローレベルへ遷移する。これにより、光電変換によって生成した電子が光電変換部8および第1保持部に蓄積される。つまり、露光期間が開始される。
本実施例では、時刻tAccに露光期間が開始する前まで、PMRES1がハイレベルである。つまり、露光期間が始まる前に第1保持部10の電荷がOFD領域112に排出されうる。好適には、露光期間が始まる前に第1保持部10の全ての電子が排出される。したがって、第1保持部10での電子の蓄積を開始する時に、第1保持部10に残っている電子を少なくする、あるいは完全になくすにすることができる。
換言すると、時刻t6において第1保持部10から第2保持部12に電荷が転送された後、時刻t7から時刻tAccまでの期間に第1保持部10に保持された電荷が排出される。そして時刻tAcc以降、次に第1保持部10から第2保持部12に電荷が転送されるまでの期間に、第1保持部10に保持された電荷は排出されない。つまり、電荷の転送と転送との間に第1保持部10に保持される電荷の一部が排出される。
また、時刻tAccにおいては、2行目の画素の第2保持部12が電子を保持している。本実施例では、第1保持部10の電子を排出する第1電荷排出部7が配されたことにより、第2保持部12が電子を保持しているときに、第1保持部10の電子を排出することができる。
なお、図5では、時刻t15と時刻t16との間に、露光期間を開始する例を示している。しかし、露光期間を開始する時刻tAccはこれに限定されない。露光期間を開始する時刻tAccは、第1保持部10から電子が転送される時刻t6の後であれば、いつでもよい。
このような動作によって撮像領域2に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第1保持部12の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻t6である。その後、読み出し動作を繰り返すことで、撮像領域2における全ての行の読み出しを行なう。
続いて本実施例の画素におけるポテンシャルについて説明する。図6乃至図8は、図5に示した駆動パルス図のそれぞれの期間においてのポテンシャル障壁の高さの関係を示したものである。図6乃至図8には、OFD領域112、第1電荷排出部7、光電変換部8、第1電荷転送部9、第1保持部10、第2電荷転送部11、第2保持部12、第3電荷転送部13、および入力ノード14(FD領域107)のポテンシャルが示されている。実線で本実施例における画素のポテンシャルが示されている。
なお、本明細書においては、ポテンシャルは信号電荷の位置エネルギーである。例えば、信号電荷が電子の場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが低くなる。これは、電子が負の電荷だからである。電圧が高い領域では、電子の位置エネルギーは低い。一方、信号電荷がホールの場合、制御電極により高い電圧が印加されるほど、制御電極の下の半導体領域のポテンシャルが高くなる。これは、ホールが正の電荷だからである。電圧が高い領域では、ホールの位置エネルギーは高い。図6乃至図8では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。
図6(a)は時刻t1より前のポテンシャル状態を示す図である。第1電荷転送部9、第2電荷転送部11、第3電荷転送部13、および第1電荷排出部7が非導通状態である。つまり、第1電荷転送部9および第1電荷排出部7に生じるポテンシャル障壁が高くなっている。このとき、第1電荷排出部7のポテンシャルが、第1電荷転送部9のポテンシャルより高くなっていることが好ましい。また、第1電荷転送部9および第1電荷排出部7が非導通の時に、光電変換部8のポテンシャルより第1保持部10のポテンシャルのほうが低くなっているほうが好ましい。これにより、光電変換によって生成した電荷が、光電変換部8および第1保持部10に保持される。
なお、第1電荷転送部9のポテンシャルが光電変換部8のポテンシャルより高い場合は、少量の電子は光電変換部のみに蓄積される。この場合、光電変換部8に一定以上の電子が生じた場合には、第1電荷転送部9に生じたポテンシャル障壁を乗り越えて、第1保持部10に電子は移動する。つまり、所定量以上の光が入射した場合、露光期間中は光電変換部8と第1保持部10とが電子を保持している。
図6(b)は時刻t1から時刻t2までの期間におけるポテンシャル状態を示す図である。図5で説明したように、時刻t1から時刻t2までの期間においては、第3電荷転送部13にハイレベルのパルスが供給される。つまり第3電荷転送部13において生じるポテンシャル障壁が低い状態となっている。これにより第2保持部12の電子は、リセットトランジスタのドレイン(不図示)に排出される。好ましくは、第2保持部12には電子が存在しない。
この時、第2保持部12から増幅部15の入力ノード14まで順にポテンシャルが低くなっている状態が好ましい。つまり、第2保持部12のポテンシャルが、第3電荷転送部13のポテンシャルより高くてもよい。そして、第3電荷転送部13のポテンシャルが入力ノード14のポテンシャルより高くてもよい。
図6(c)は時刻t2から時刻t3までの期間におけるポテンシャル状態を示す図である。第3電荷転送部13が非導通となるため、第3電荷転送部13のポテンシャル障壁が高くなる。この状態は図6(a)と同じである。
図6(d)は時刻t3から時刻t4までの期間におけるポテンシャル状態を示す図である。このとき、第1電荷転送部は導通状態である。これにより、光電変換部8で蓄積されていた電子が第1保持部10に転送される。光電変換部8からの電子の転送効率を高めるためには、光電変換部8のポテンシャルよりも第1電荷転送部9の導通時のポテンシャル障壁が低くなっているとよい。更に、第1保持部10のポテンシャルが光電変換部8のポテンシャルよりも低い方が良い。
本実施例では、制御電極102が第1電荷転送部9と第1保持部10とで兼用されているため、第1電荷転送部9を導通させる駆動パルスが供給されると、第1保持部10のポテンシャルも低くなる。これにより、図6(d)が示すように、第1保持部10に電子がない場合のポテンシャルが、第2保持部12のポテンシャルよりも低くなっていてもよい。
図7(a)は時刻t4から時刻t5までの期間のポテンシャル状態を示す図である。第1電荷転送部9が非導通状態になった後であり、かつ、第2電荷転送部11が導通状態となる前の状態を示している。また、第1電荷排出部7は非導通状態である。このため、第1保持部10には第1電荷転送部9および第1電荷排出部7に生じるポテンシャル障壁で決まる量の電子が蓄積されている。
図7(b)は時刻t5から時刻t6までの期間のポテンシャル状態を示す図である。第2電荷転送部11が導通状態になっている。これにより、第1保持部10で保持されていた電子が第2電荷転送部11を介して第2保持部12に転送される。第1保持部10からの電子の転送効率を高めるためには、第1保持部10のポテンシャルよりも第2電荷転送部11の導通時のポテンシャル障壁の高さが低い方がよい。更に、第2保持部12のポテンシャルが第1保持部10のポテンシャルよりも低い方が良い。
本実施例では、制御電極104が第2電荷転送部11と第2保持部12とで兼用されている。そのため、第2電荷転送部11を導通させる駆動パルスが供給されると、第2電荷転送部11のポテンシャルが低くなるのに伴い、第2保持部12のポテンシャルも低くなる。なお、すべての電荷転送部および第1電荷排出部7が非導通状態のときは、第1保持部10と第2保持部12のポテンシャルは同じであってもよい。あるいは、このときには、第1保持部10のポテンシャルが第2保持部12のポテンシャルより高くてもよい。
図7(c)は時刻t6から時刻t7までの期間のポテンシャル状態を示す図である。第2電荷転送部11が非導通状態となる。また、第3電荷転送部13が非導通状態である。これにより、第2保持部12が電子を保持する。
図7(d)は時刻t7から時刻t11までの期間における1行目の画素のポテンシャル状態、および時刻t7から時刻tAccまでの期間における2行目の画素のポテンシャル状態を示している。第2電荷転送部11が非導通状態となった後、第3電荷転送部13が導通するまでの期間である。この期間の長さは画素行ごとに異なりうる。第2電荷転送部11及び第3電荷転送部13がともに非導通状態となっており、これらのポテンシャル障壁により第2保持部12が電子を蓄積している。
また、時刻t7において、第1電荷転送部9および第1電荷排出部7が導通する。これによって、光電変換部8で生成した電子が第1保持部10に移動しうる。そして、第1保持部10の電子がOFD領域112に排出される。このとき、第1電荷排出部7におけるポテンシャル障壁は、光電変換部8のポテンシャルより低くなっていることが好ましい。このようなポテンシャル状態によって、光電変換部8で発生した電子がOFD領域112に移動することができる。このように、第2保持部12が電子を保持しているときに、第1保持部10の電荷がOFD領域112に排出される。つまり、第1保持部10をリセットすることができる。
図8(a)は、時刻tAccから時刻t19までの期間における2行目の画素のポテンシャル状態を示す図である。つまり、第2保持部12が電子を保持しているときに、蓄積期間が開始した状態を示している。第1電荷転送部9および第1電荷排出部7が非導通状態になる。そのため、光電変換部
8で生成した電子が、光電変換部8および第1保持部10に蓄積される。
図8(b)は、時刻t19から時刻t20までの期間における2行目の画素のポテンシャル状態を示している。第3電荷転送部13が導通状態となる。これにより、第2保持部12で保持されていた電子が増幅部15の入力ノード14に転送される。第2保持部12からの電子の転送効率を高めるためには、第2保持部12のポテンシャルの高さよりも第3電荷転送部13の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅部15の入力ノード14のポテンシャルの高さが第2保持部12のポテンシャルの高さよりも低い方が良い。
図8(c)は、時刻t20から時刻t23までの期間における2行目の画素のポテンシャル状態を表す図である。第3電荷転送部13が非導通状態となった後のポテンシャル状態を示す図である。
なお、時刻t11から時刻t12までの期間における1行目の画素のポテンシャルは、図7(d)のように第1電荷転送部9および第1電荷排出部7が導通状態のときに、第3電荷転送部13が導通状態となる。これにより、光電変換部8には光が入射しているものの、第1電荷排出部7によりOFD領域112へ電子は排出される。その一方で、第2保持部12の電子が増幅部15の入力ノード14に転送される。第2保持部12からの電子の転送効率を高めるためには、第2保持部12のポテンシャルの高さよりも第3電荷転送部13の導通時のポテンシャル障壁の高さが低い方がよい。更に、増幅部15の入力ノード14のポテンシャルの高さが第2保持部12のポテンシャルの高さよりも低い方が良い。
時刻t12から時刻t15までの期間における1行目の画素のポテンシャルは、図7(d)が示すポテンシャル状態において、電子が増幅部15の入力ノード14に保持された状態である。時刻t15において、1行目の画素の増幅部15の入力ノード14がリセットされると、増幅部15の入力ノード14に保持された電荷は排出される。
本実施例においては、第1保持部10のポテンシャルが光電変換部8のポテンシャルより低い。図6(a)が示すように第1電荷転送部9が非導通状態のとき、および図6(d)が示すように第1電荷転送部9が導通状態のときのいずれも、第1保持部10のポテンシャルが光電変換部8のポテンシャルより低い。このような構成においては、第1保持部10に第1電荷排出部が接続されることによって、第1保持部10の電子を排出しやすくなる。これは、光電変換部8のポテンシャルのほうが高いため、光電変換部8を介して第1保持部10の電子を排出することが困難だからである。
なお、本実施例において、光電変換部8に第1電荷排出部7が接続されてもよい。この場合、第1電荷転送部9が導通状態の時に、第1保持部10のポテンシャルが光電変換部8のポテンシャルより高くなることで、第1保持部10の電荷が排出されうる。このようなポテンシャル状態が、第1保持部10を構成する半導体領域と、光電変換部8を構成する半導体領域の不純物濃度の関係によって形成されてもよい。あるいは、第1保持部10の制御電極に印加される電圧によって、上述のポテンシャル状態が形成されてもよい。第1電荷転送部9の制御電極と、第1保持部10の制御電極とが電気的に分離されているとよい。これによって、第1電荷転送部9のポテンシャルと、第1保持部10のポテンシャルとを独立に制御することができる。そのため、第1保持部10のポテンシャルを光電変換部8より高くすることが容易である。
また、本実施例においては、図7(b)が示すように、第2電荷転送部11が導通状態のときに、第2保持部12のポテンシャルが第1保持部10のポテンシャルより低い。このようなポテンシャル状態によって、第1保持部10から第2保持部12への電荷の転送を効率的に行うことができる。あるいは、このようなポテンシャル状態によって、第1保持部10から第2保持部12への完全空乏転送が可能となる。完全空乏転送とは、第1保持部10を構成するN型半導体領域103の全体が空乏化することによって電荷が転送されることである。
第2電荷転送部11が導通状態のときに、第2保持部12のポテンシャルが第1保持部10のポテンシャルより低い構成では、増幅部15の入力ノード14にリセット部を接続することが好ましい。これにより、増幅部15の入力ノード14を介して第2保持部12の電子を排出することができる。つまり、増幅部15の入力ノード14を介して第2保持部12をリセットすることができる。第1保持部10のポテンシャルのほうが高いため、第1保持部10を介して第2保持部12の電子を排出することが困難だからである。
また、第2保持部12では行によって電子を保持する期間が異なりうる。そのため、第2保持部12で生じるノイズが大きいとシェーディングとなり画質が低下する可能性がある。これに対し、第2保持部に接続されるチャネルの数を少なくすることで、第2保持部12で生じるノイズを低減することができる。チャネルはポテンシャルが制御される電荷の転送経路である。具体的には、第2保持部12に接続されるチャネルの数は2つであることが良い。1つは、第1保持部10から第2保持部12への電荷の転送経路である。もう1つは、第2保持部12から入力ノード14への電荷の転送経路である。なお、第2保持部12から溢れた電荷が移動する別の経路があってもよい。
以上に説明したように、本実施例においては第1保持部10の電荷を排出することができる。このような構成によれば、撮像装置の画質を向上させることができる。
本発明に係る撮像装置の別の実施例について説明する。光電変換部8に接続された第2電荷排出部29を有する点において、本実施例は実施例1と異なる。他の部分は、全て実施例1と同様である。そこで、本実施例において、実施例1とは異なる点のみを説明し、他の部分については説明を省略する。
本実施例の撮像装置の全体ブロック構成は実施例1と同様である。つまり、図1が、本実施例の撮像装置の全体ブロック図である。
図9に本実施例の撮像装置の等価回路を示す。図2と同様の機能を有する部分については、図2と同じ符号を付し、詳細な説明は省略する。ここでは、2行3列の計6画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
本実施例においては、画素が第2電荷排出部29を含む。第2電荷排出部29は光電変換部8の電子を第2のOFD領域へ転送する。第2のOFD領域は電荷が排出される電荷排出ノードである。第2のOFD領域は、例えば電源電圧を供給する配線28に電気的に接続されたN型の半導体領域により構成することができる。第2電荷排出部29は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。本実施例においては、第2電荷排出部29により電子シャッタ動作を行うことができる。つまり、第2電荷排出部29を制御することによって、光電変換部8で生じた電子を排出する期間(シャッタ期間)と、電子を蓄積する期間(露光期間)とを制御できる。
第5転送制御配線27は、第2電荷排出部29を構成する制御電極(以下、第5制御ゲート)に駆動パルスPTX4を供給する。第5制御ゲートに供給されるパルス値により、第5制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、第2電荷排出部29は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。本実施例の画素の他の部分は、すべて実施例1と同様である。
本実施例は、図9に例示した等価回路により示される画素構成において、光電変換部8と第1保持部10との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部8と第1保持部10との間の電気経路に配された第1電荷転送部9が非導通状態で、光電変換部8から第1保持部10へ電子が移動可能な構成である。ここで非導通状態とは、第1電荷転送部9に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第1電荷転送部9の非導通状態は、第1電荷転送部9がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
具体的な構成としては、例えば第1電荷転送部9がMOSトランジスタであるとすると、このMOSトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第1電荷転送部9が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第1電荷転送部9に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との2状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。
このような構成によれば、光電変換部8に光が入射した際に光電変換により生成した電子の大半が露光期間中に第1保持部10へ移動する。したがって、撮像領域2に配された全ての画素において、第1保持部10から第2保持部12への電荷の転送を並行して行うことで、撮像領域2に配された全ての画素の蓄積時間を揃えることが可能となる。
更に、第1電荷転送部9が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
あるいは、光電変換部8と第1保持部10との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部8と第1保持部10との間の電気経路に配された第1電荷転送部9が非導通状態で、光電変換部8から第1保持部10へ電子が移動しない構成である。ここで非導通状態とは、第1電荷転送部9に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部8に蓄積する構成である。
光電変換部8で電子を蓄積している期間において、第1電荷転送部9におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部8から第1保持部10へ電子が移動しない構成を得ることができる。具体的な構成としては、第1電荷転送部9および第2電荷排出部29が非導通状態であるときに、第1制御ゲートの下に形成されるポテンシャル障壁が、第5制御ゲートの下に形成されるポテンシャル障壁よりも高い。なお、第1電荷転送部9および第2電荷排出部7が非導通状態であるときに、光電変換部8において電子が蓄積されうる。
このような構成によれば、光電変換部8に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部8に蓄積される。したがって、撮像領域2に配された全ての画素において並行して、光電変換部8に蓄積された電荷を第1保持部10へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。
図10、図11を用いて、本実施例の画素の具体的な構造を説明する。それぞれ、図3、図4と同様の機能を有する部分には同じ符号を付してある。図3、図4と同じ符号が付された部分については、実施例1と同様であるため、詳細な説明は省略する。
図10に本実施例の撮像装置の上面図を示す。ここでは2行3列の計6画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
画素100は、第2電荷排出部29を構成する制御電極201、第2のOFD領域202を有している。そのほかの部分は実施例1と同様である。なお、第2のOFD領域202は、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースあるいはドレインと兼用されてもよい。つまり、光電変換部8の電荷が、リセットトランジスタ、選択トランジスタ、あるいは増幅トランジスタのいずれかのソースまたはドレインに転送される。このような構成によれば、光電変換部8の面積を大きくすることができるため、感度を向上させることができる。
第2電荷排出部29が、制御電極201、N型半導体領域101、第2のOFD領域202で構成されるMOSトランジスタであってもよい。第2電荷排出部29に含まれる制御電極201は、平面視において、N型半導体領域101と隣り合って配される。このような配置により、第2電荷排出部29が光電変換部8の電荷を排出することができる。
図11(a)に図10のE−F−Gに沿った断面の概略図を示す。図4(a)と同様の機能を有する部分には同じ符号を付している。図11(b)に図10のG−F−Hに沿った断面の概略図を示す。図11(b)は図4(b)とまったく同様である。つまり、本実施例のG−F−Hに沿った断面は、実施例1のB−C−Dに沿った断面と同様である。
図11(a)が示すように、本実施例においては、光電変換部8で生じた電子は、制御電極201の下に配されたチャネル308を介して、第2のOFD領域202に排出可能となっている。第2のOFD領域202には、不図示のプラグが接続される。第2のOFD領域202は、プラグを介して不図示の配線28に接続される。プラグはタングステンなどの金属で構成されうる。なお、図11(a)の他の部分は全て実施例1と同様である。
続いて本実施例の駆動方法について説明する。図12に本実施例の撮像装置の駆動パルス図を示す。撮像領域2に配された全ての画素で露光期間が一致するグローパル電子シャッタ動作を行う場合のパルス図である。カッコ内の数字は行数を示しており、本図では、1行目、2行目の画素に供給される駆動パルスを示している。PSELは選択トランジスタのゲートに供給される駆動パルスを示している。PRESはリセットトランジスタのゲートに供給される駆動パルスを示している。PTX1は第1制御ゲートに供給される駆動パルスを示している。PTX2は第2制御ゲートに供給される駆動パルスを示している。PTX3は第3制御ゲートに供給される駆動パルスを示している。PTX4は第5制御ゲートに供給される駆動パルスを示している。PMRES1は第4制御ゲートに供給される駆動パルスを示している。PTSは、例えば列回路に配されたメモリ部により光信号をサンプルホールドするための駆動パルスを示している。PTNは、例えば列回路に配されたメモリ部によりノイズ信号をサンプルホールドするための駆動パルスを示している。全てハイレベルで導通状態となる。
時刻t1以前は、撮像領域2における全ての行のPRESがハイレベルとなっている。このため、増幅部15の入力ノードの電圧はリセットされている。ここで図5に示された他の全てのパルスはローレベルである。このため、光電変換部8において、光電変換によって生成した電子が蓄積されている。つまり、時刻t1より前に露光期間が開始している。露光期間中は光電変換部8で生じた電子のうち所定量の電子は、第1保持部10へ移動してもよい。露光期間中に全部の電荷が光電変換部8に蓄積されてもよい。
時刻t1において、PRESがハイレベルを維持した状態で、撮像領域2に配された全ての画素において、PTX3がローレベルからハイレベルへ遷移する。これにより第2保持部12がリセットされる。つまり、第2保持部12の電荷がリセット部17を介して排出される。時刻t2において、撮像領域2に配された全ての画素において、PTX3がハイレベルからローレベルへ遷移する。これにより、第2保持部12のリセットが完了する。
また、本実施例では、時刻t1において、撮像領域2に配された全ての画素において、PMRES1がローレベルからハイレベルへ遷移する。これにより第1電荷排出部7が導通し、第1保持部10の電子がOFD領域112に排出される。つまり、第1保持部10がリセットされる。そのご、時刻t2において、撮像領域2に配された全ての画素において、PMRES1がハイレベルからローレベルへ遷移する。これにより、第1保持部のリセットが完了する。このように、本実施例では、第1保持部10へ電荷を転送する前に、第1保持部10をリセットしている。
時刻t2から所定期間経過後、時刻t3において撮像領域2における全ての行のPTX1がローレベルからハイレベルへ遷移し、時刻t4において撮像領域2における全ての行のPTX1がハイレベルからローレベルへ遷移する。この動作により光電変換部8に蓄積された電子が第1保持部10へ転送される。この動作により露光期間が終了する。
時刻tshにおいて、PTX4がローレベルからハイレベルに遷移する。これによって、第2電荷排出部29が導通状態になる。そのため、光電変換部8において光電変換によって生成した電子が、第2のOFD領域202に排出される。このように、本実施例では、第2電荷排出部29が導通しているときが、シャッタ期間である。なお、時刻tshにおいては、第1保持部10が電子を保持している。
時刻t5において、撮像領域2に配された全ての行のPTX2がローレベルからハイレベルへ遷移し、時刻t6において、撮像領域2に配された全ての行のPTX2がハイレベルからローレベルへ遷移する。この動作により、第1保持部10で保持されていた電子が、第2保持部12へ転送される。
時刻t7において、撮像装置に配された全ての行のPMRES1がローレベルからハイレベルへ遷移する。これにより第1電荷排出部7が導通するため、第1保持部10の電子がOFD領域112へ排出される。このように、本実施例では、時刻t7から時刻tAccまでの期間に、第1電荷排出部7および第2電荷排出部29の両方が導通している。
時刻t8において、PSEL(1)がローレベルからハイレベルへ遷移する。この動作により1行目の画素の信号が垂直信号線20に出力され得る状態となる。更に、時刻t8において、PRES(1)がハイレベルからローレベルへ遷移する。これにより、増幅部15の入力ノード14のリセット動作が完了する。
時刻t9において、PTNがローレベルからハイレベルへ遷移し、時刻t10において、PTNがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配されたノイズ信号用のメモリ部においてノイズ信号が保持される。
時刻t11において、PTX3(1)がローレベルからハイレベルへ遷移し、時刻t12においてPTX3(1)がハイレベルからローレベルへ遷移する。この動作により、1行目の画素の第2保持部12で保持されていた電子が、増幅部15の入力ノード14に転送される。
時刻t13においてPTSがローレベルからハイレベルへ遷移し、時刻t14において、PTSがハイレベルからローレベルへ遷移する。この動作により例えば列回路に配された光信号用のメモリ部においてノイズ信号が重畳した光信号が保持される。
時刻t15において、PSEL(1)がハイレベルからローレベルへ遷移する。この動作により1行目の画素の信号の読み出し期間が終了する。1行目の画素の読み出し期間は、時刻t8から時刻t15までの期間となる。更に時刻t15において、PRES(1)がローレベルからハイレベルへ遷移する。これにより、1行目の画素の増幅部15の入力ノード14のリセットが開始される。
この後、時刻t16から時刻t23までの期間において、2行目の画素の信号の読み出しが行われる。1行目と同様の動作であるため詳細な説明は省略する。ハイレベルとなる駆動パルスの対象が2行目となる点が異なること以外は、時刻t16から時刻t23の各時刻における動作は、時刻t8から時刻t15の各時刻における動作と同様である。
ここで、時刻t15と時刻t16の間の時刻tAccにおいて、撮像装置に配された全ての行のPTX4およびPMRES1がハイレベルからローレベルへ遷移する。これにより、光電変換によって生成した電子が光電変換部8および第1保持部に蓄積される。つまり、露光期間が開始される。
本実施例では、時刻tAccに露光期間が開始する前まで、PMRES1がハイレベルである。つまり、露光期間が始まる前に第1保持部10の電荷がOFD領域112に排出されうる。好適には、露光期間が始まる前に第1保持部10の全ての電子が排出される。したがって、第1保持部10での電子の蓄積を開始する時に、第1保持部10に残っている電子を少なくする、あるいは完全になくすにすることができる。
一方で、時刻tAccにおいては、2行目の画素の第2保持部12が電子を保持している。本実施例では、第1保持部10の電子を排出する第1電荷排出部7が配されたことにより、第2保持部12が電子を保持しているときに、第1保持部10の電子を排出することができる。
なお、本実施例では、時刻tAccに第2電荷排出部29のみを非導通状態としてもよい。このような動作によれば、第1保持部10の電子を排出しつつ、光電変換によって生成した電子を光電変換部8に蓄積することができる。この場合、光電変換部8の電荷を第1保持部10に転送する前に、PMRES1がハイレベルに遷移する。
なお、図5では、時刻t15と時刻t16との間に、露光期間を開始する例を示している。しかし、露光期間を開始する時刻tAccはこれに限定されない。露光期間を開始する時刻tAccは、第1保持部10から電子が転送される時刻t6の後であれば、いつでもよい。
このような動作によって撮像領域2に配された全ての画素で、露光期間を等しくすることが可能となる。本動作においては、第1保持部12の転送までは撮像面全体で同時に行う。具体的な時刻としては時刻t6である。その後、読み出し動作を繰り返すことで、撮像領域2における全ての行の読み出しを行なう。
本実施例においては、第1電荷排出部7と第2電荷排出部29とを独立に駆動することによって、撮像装置の駆動の自由度が向上する。たとえば、第1電荷転送部9が光電変換部8の電子を第1保持部10に転送することで露光期間が終了してから、第2電荷転送部11が第1保持部10の電子を転送する前に、第2電荷排出部29を導通する。このような動作によって、光電変換部8で発生した電子が第1保持部10に混入せず、第2のOFD領域202に排出される。その結果、ノイズを低減することができる。
また本実施例においては、第1電荷排出部7によって第1保持部10の電子が排出され、第2電荷排出部29によって光電変換部8の電子が排出される。このため、光電変換部8のポテンシャル、第1保持部10のポテンシャル、およびその両者の間の第1電荷転送部9のポテンシャルの状態にかかわらず、シャッタ期間に発生する電子を排出できる。その結果、ノイズを低減することができる。
続いて本実施例の画素におけるポテンシャルの関係について説明する。図13乃至図15は、図12に示した駆動パルス図のそれぞれの期間においてのポテンシャル障壁の高さの関係を示したものである。図13乃至図15は、光電変換部8、第1電荷転送部9、第1保持部10、第2電荷転送部11、第2保持部12、第3電荷転送部13、増幅部15の入力ノード14(FD領域107)、第1電荷排出部7、OFD領域112、第2電荷排出部29、および第2のOFD領域202のポテンシャルを示している。実線で本実施例における画素のポテンシャルが示されている。ポテンシャルは信号電荷の位置エネルギーである。図13乃至図15では、図の下の方が信号電荷にとって低いポテンシャルを表し、図の上の方が信号電荷にとって高いポテンシャルを表す。
図13(a)は時刻t1より前のポテンシャル状態を示す図である。第1電荷転送部9、第2電荷転送部11、第3電荷転送部13、第1電荷排出部7及び第2電荷排出部9が非導通状態である。そのため、第1電荷転送部9および第1電荷排出部7に生じるポテンシャル障壁が高くなっている。これにより、光電変換によって生成した電荷が、光電変換部8に保持される。
本実施例では、このとき、第2電荷排出部29のポテンシャルと、第1電荷転送部9のポテンシャルとがほぼ同じ高さである。第2電荷排出部29のポテンシャルが第1電荷転送部9のポテンシャルより低くてもよい。あるいは、逆に第2電荷排出部29のポテンシャルが第1電荷転送部9のポテンシャルより高くてもよい。2つのポテンシャルの高さが異なると、光電変換部8に所定量以上の電子が生じた場合に、ポテンシャルの低いほうのチャネルを介して電子が移動する。
また、本実施例では、この状態において、光電変換部8のポテンシャル、第1保持部10のポテンシャル、第2保持部12のポテンシャルがほぼ同じである。これらのポテンシャルが異なる高さであってもよい。
図13(b)は時刻t1から時刻t2までの期間におけるポテンシャル状態を示す図である。図12で説明したように、時刻t1から時刻t2までの期間においては、第3電荷転送部13にハイレベルのパルスが供給される。つまり第3電荷転送部13において生じるポテンシャル障壁が低い状態となっている。これにより第2保持部12の電子は、リセットトランジスタのドレイン(不図示)に排出される。第2保持部12には電子が存在しないことが好ましい。また、第1電荷排出部7にハイレベルのパルスが供給される。つまり第1電荷排出部7において生じるポテンシャル障壁が低い状態となっている。これにより第1保持部10の電子は、OFD領域112に排出される。第1保持部10には電子が存在しないことが好ましい。
図13(c)は、時刻t2から時刻t3までの期間におけるポテンシャル状態を示す図である。第3電荷転送部13および第1電荷排出部7が非導通となるため、第3電荷転送部13および第1電荷排出部7のポテンシャル障壁が高くなる。この状態は、図13(a)と同じである。
図13(d)は、時刻t3から時刻t4までの期間におけるポテンシャル状態を示す図である。このとき、第1電荷転送部は導通状態である。これにより、光電変換部8で蓄積されていた電子が第1保持部10に転送される。光電変換部8からの電子の転送効率を高めるためには、光電変換部8のポテンシャルよりも第1電荷転送部9の導通時のポテンシャル障壁が低くなっているとよい。更に、第1保持部10のポテンシャルが光電変換部8のポテンシャルよりも低い方が良い。
本実施例では、制御電極102が第1電荷転送部9と第1保持部10とで兼用されている。そのため、第1電荷転送部9を導通させる駆動パルスが供給されると、第1保持部10のポテンシャルも低くなる。これにより、図13(a)が示すように、光電変換部8に電子がない場合のポテンシャルが、第1保持部10のポテンシャルと同じあるいは低くなっていてもよい。
図14(a)は時刻t4から時刻tshまでの期間のポテンシャル状態を示す図である。第1電荷転送部9が非導通状態になった後であり、かつ、第2電荷転送部11が導通状態となる前の状態を示している。また、第1電荷排出部7は非導通状態である。このため、第1保持部10には第1電荷転送部9および第1電荷排出部7に生じるポテンシャル障壁で決まる量の電子が蓄積されている。
図14(b)は時刻tshから時刻t5までの期間のポテンシャル状態を示す図である。第2電荷排出部29が導通状態になる。つまり、第2電荷排出部29のポテンシャル障壁が低い状態である。光電変換部8のポテンシャルより、第2電荷排出部29のポテンシャルが低いことが好ましい。これにより、光電変換部8で生成した電荷が排出される。
図14(c)は時刻t5から時刻t6までの期間のポテンシャル状態を示す図である。第2電荷転送部11が導通状態になっている。これにより、第1保持部10で保持されていた電子が第2電荷転送部11を介して第2保持部12に転送される。第1保持部10からの電子の転送効率を高めるためには、第1保持部10のポテンシャルよりも第2電荷転送部11の導通時のポテンシャル障壁の高さが低い方がよい。更に、第2保持部12のポテンシャルが第1保持部10のポテンシャルよりも低い方が良い。
本実施例では、制御電極104が第2電荷転送部11と第2保持部12とで兼用されている。そのため、第2電荷転送部11を導通させる駆動パルスが供給されると、第2電荷転送部11のポテンシャルが低くなるのに伴い、第2保持部12のポテンシャルも低くなる。このため、図13(a)が示すように、全ての電荷転送部が非導通状態の時に、第1保持部10のポテンシャルが、第2保持部12のポテンシャルと同じであってもよい。
図14(d)は時刻t6から時刻t7までの期間のポテンシャル状態を示す図である。第2電荷転送部11及び第3電荷転送部13がともに非導通状態となっており、これらのポテンシャル障壁により第2保持部12が電子を蓄積している。
時刻t7において第1電荷排出部7が導通状態になると、図14(d)の第1電荷排出部7のポテンシャル障壁が低くなる。これにより、第1保持部10の電子がOFD領域112に排出される。
図15(a)は、時刻tAccにおいて、第1電荷排出部7と第2電荷排出部29が非導通状態になったときのポテンシャル状態を示す。なお、図15(a)は、このとき第2保持部12で電荷が蓄積されている2行目の画素のポテンシャル状態を示している。図15(a)が示すように、第2保持部12で電荷を保持しつつ、露光期間を開始することができる。
図15(b)は時刻t19から時刻t20までの期間における2行目の画素のポテンシャル状態を示す。第2保持部12の電子が増幅部15の入力ノード14に転送される。図15(c)は時刻t20から時刻t22までの期間における2行目の画素のポテンシャル状態を示す。第3電荷転送部13が非導通状態になる。
なお、光電変換部8、第1電荷転送部9、第1保持部10、第2電荷転送部11、第2保持部12、第3電荷転送部13、増幅部15の入力ノード14、第1電荷排出部7、OFD領域112のポテンシャルは、実施例1と同様であってもよい。
本実施例においては、図13(d)が示すように第1電荷転送部9が導通状態のとき、第1保持部10のポテンシャルが光電変換部8のポテンシャルより低い。このような構成においては、第1保持部10に第1電荷排出部が接続されることによって、第1保持部10の電子を排出しやすくなる。これは、光電変換部8のポテンシャルのほうが高いため、光電変換部8を介して第1保持部10の電子を排出することが困難だからである。
なお、本実施例において、第1電荷排出部7が省略されてもよい。この場合、第1電荷転送部9が導通状態の時に、第1保持部10のポテンシャルが光電変換部8のポテンシャルより高くなることで、第1保持部10の電荷が排出されうる。
図16に第1電荷排出部7が省略された画素において、第1保持部10がリセットされているときのポテンシャル状態を示す。第1保持部10のポテンシャルより、第1電荷転送部9のポテンシャルが低い。第1電荷転送部9のポテンシャルより、光電変換部8のポテンシャルが低い。そして、光電変換部8のポテンシャルより第2電荷排出部29のポテンシャルが低い。これにより、第1保持部10の電子が、第2のOFD領域202に排出される。
このようなポテンシャル状態が、第1保持部10を構成する半導体領域と、光電変換部8を構成する半導体領域の不純物濃度の関係によって形成されてもよい。あるいは、第1保持部10の制御電極に印加される電圧によって、上述のポテンシャル状態が形成されてもよい。このとき、第1電荷転送部9の制御電極と、第1保持部10の制御電極とが電気的に分離されているとよい。これによって、第1電荷転送部9のポテンシャルと、第1保持部10のポテンシャルとを独立に制御することができる。そのため、第1保持部10のポテンシャルを光電変換部8より高くすることが容易である。
また、本実施例においては、図14(c)が示すように、第2電荷転送部11が導通状態のときに、第2保持部12のポテンシャルが第1保持部10のポテンシャルより低い。このようなポテンシャル状態によって、第1保持部10から第2保持部12への電荷の転送を効率的に行うことができる。あるいは、このようなポテンシャル状態によって、第1保持部10から第2保持部12への完全空乏転送が可能となる。完全空乏転送とは、第1保持部10を構成するN型半導体領域103の全体が空乏化することによって電荷が転送されることである。
第2電荷転送部11が導通状態のときに、第2保持部12のポテンシャルが第1保持部10のポテンシャルより低い構成では、増幅部15の入力ノード14にリセット部を接続することが好ましい。これにより、増幅部15の入力ノード14を介して第2保持部12の電子を排出することができる。つまり、増幅部15の入力ノード14を介して第2保持部12をリセットすることができる。第1保持部10のポテンシャルのほうが高いため、第1保持部10を介して第2保持部12の電子を排出することが困難だからである。
また、第2保持部12では行によって電子を保持する期間が異なりうる。そのため、第2保持部12で生じるノイズが大きいとシェーディングとなり画質が低下する可能性がある。これに対し、第2保持部に接続されるチャネルの数を少なくすることで、第2保持部12で生じるノイズを低減することができる。チャネルはポテンシャルが制御される電荷の転送経路である。具体的には、第2保持部12に接続されるチャネルの数は2つであることが良い。1つは、第1保持部10から第2保持部12への電荷の転送経路である。もう1つは、第2保持部12から入力ノード14への電荷の転送経路である。なお、第2保持部12から溢れた電荷が移動する別の経路があってもよい。
以上に説明したように、本実施例においては第1保持部10の電荷を排出することができる。このような構成によれば、撮像装置の画質を向上させることができる。
本発明に係る撮像装置の別の実施例について説明する。第2保持部12に接続された第3電荷排出部30を有する点において、本実施例は実施例2と異なる。他の部分は、全て実施例1または実施例2と同様である。そこで、本実施例において、実施例1および実施例2と異なる点のみを説明し、他の部分については説明を省略する。
本実施例の撮像装置の全体ブロック構成は実施例1あるいは実施例2と同様である。つまり、図1が、本実施例の撮像装置の全体ブロック図である。
図17に本実施例の撮像装置の等価回路を示す。図2または図9と同様の機能を有する部分については、図2または図9と同じ符号を付し、詳細な説明は省略する。ここでは、2行3列の計6画素を示しているが、更に多数の画素を配して撮像領域が構成されていてもよい。
本実施例においては、画素が第3電荷排出部30を含む。第3電荷排出部30は第2保持部12の電子をOFD領域へ転送する。OFD領域は電荷が排出される電荷排出ノードである。OFD領域は、例えば電源電圧を供給する配線31に電気的に接続されたN型の半導体領域により構成することができる。第3電荷排出部30は半導体基板上に絶縁膜を介して配された制御電極を含んで構成され得る。
第6転送制御配線32は、第3電荷排出部30を構成する制御電極(以下、第6制御ゲート)に駆動パルスPMRES2を供給する。第6制御ゲートに供給されるパルス値により、第65制御ゲート下の半導体領域のポテンシャル障壁の高さを変化させることが可能となる。つまり、第3電荷排出部30は、制御電極の下に配される電荷転送経路のポテンシャルを制御することができる。本実施例の画素の他の部分は、すべて実施例1と同様である。
本実施例は、図17に例示した等価回路により示される画素構成において、光電変換部8と第1保持部10との間の電気的経路が以下の構成を有しうる。その構成とは、光電変換部8と第1保持部10との間の電気経路に配された第1電荷転送部9が非導通状態で、光電変換部8から第1保持部10へ電子が移動可能な構成である。ここで非導通状態とは、第1電荷転送部9に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。したがって、第1電荷転送部9の非導通状態は、第1電荷転送部9がいわゆる完全なオフになっている必要はなく、完全にオンした場合に比べて何らかのポテンシャル障壁が生じている状態も含む。
具体的な構成としては、例えば第1電荷転送部9がMOSトランジスタであるとすると、このMOSトランジスタを埋め込みチャネル構造とすることで実現することができる。より一般的にいえば、第1電荷転送部9が非導通状態の時に表面よりも深い領域に表面よりも電子に対するポテンシャル障壁が低くなっている部分が存在している構成である。この場合には第1電荷転送部9に供給される駆動パルスを固定値とすることもできる。つまり導通状態と非導通状態との2状態を切り替え可能な構成としなくとも固定のポテンシャル障壁としても良い。
このような構成によれば、光電変換部8に光が入射した際に光電変換により生成した電子の大半が露光期間中に第1保持部10へ移動する。したがって、撮像領域2に配された全ての画素において、第1保持部10から第2保持部12への電荷の転送を並行して行うことで、撮像領域2に配された全ての画素の蓄積時間を揃えることが可能となる。
更に、第1電荷転送部9が非導通状態となっていると表面にホールが蓄積される。そして、電子が移動するチャネルが表面よりも所定深さの部分に存在するため、半導体基板と絶縁膜との界面を電子が移動する場合に比べて暗電流の影響を低減することが可能となる。
あるいは、光電変換部8と第1保持部10との間の電気的経路は別の構成を有してもよい。別の構成とは、光電変換部8と第1保持部10との間の電気経路に配された第1電荷転送部9が非導通状態で、光電変換部8から第1保持部10へ電子が移動しない構成である。ここで非導通状態とは、第1電荷転送部9に供給されるパルス値のうち、生じるポテンシャル障壁が最も高いパルス値を供給された状態である。これは言い換えると光電変換により生成した発生した電子の大半を光電変換部8に蓄積する構成である。
光電変換部8で電子を蓄積している期間において、第1電荷転送部9におけるポテンシャル障壁よりも低いポテンシャル障壁が形成されることにより、光電変換部8から第1保持部10へ電子が移動しない構成を得ることができる。具体的な構成としては、第1電荷転送部9および第2電荷排出部29が非導通状態であるときに、第1制御ゲートの下に形成されるポテンシャル障壁が、第5制御ゲートの下に形成されるポテンシャル障壁よりも高い。なお、第1電荷転送部9および第2電荷排出部7が非導通状態であるときに、光電変換部8において電子が蓄積されうる。
このような構成によれば、光電変換部8に光が入射した際に光電変換により生成した電子の大半が露光期間中に光電変換部8に蓄積される。したがって、撮像領域2に配された全ての画素において並行して、光電変換部8に蓄積された電荷を第1保持部10へ転送することにより、全ての画素の蓄積時間を揃えることが可能となる。
図18を用いて、本実施例の画素の具体的な構造を説明する。図3または図10と同様の機能を有する部分には同じ符号を付してある。図3または図10と同じ符号が付された部分については、実施例1または実施例2と同様であるため、詳細な説明は省略する。
図18に本実施例の撮像装置の上面図を示す。ここでは2行3列の計6画素を示しているが更に多数の画素が配されて撮像領域を構成していてもよい。
画素100は、第3電荷排出部30を構成する制御電極203を有している。そのほかの部分は実施例1と同様である。なお、図18では、第3電荷排出部30の電荷排出ノードが隣接する画素の第1電荷排出部7(制御電極111)の電荷排出ノードと共通のOFD領域である。これに限ることなく、第1電荷排出部7の電荷排出ノードと、第3電荷排出部30の電荷排出ノードが別の半導体領域であってもよい。また、第3電荷排出部30の電荷排出ノードは、リセットトランジスタ、選択トランジスタ、増幅トランジスタのソースあるいはドレインと兼用されてもよい。
第3電荷排出部30に含まれる制御電極203は、平面視において、N型半導体領域105と隣り合って配される。このような配置により、第3電荷排出部30が第2保持部12の電荷を排出することができる。第3電荷排出部30が、制御電極203、N型半導体領域105、OFD領域112で構成されるMOSトランジスタであってもよい。
本実施例の断面構造は実施例1または実施例2と同様であってもよい。また、本実施例の駆動方法は、実施例1または実施例2と同様であってもよい。ただし、第2保持部12をリセットするときに、第3電荷排出部30を導通させる。
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。図19に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
図19において、1001はレンズの保護のためのバリア、1002は被写体の光学像を撮像装置1004に結像させるレンズ、1003はレンズ1002を通った光量を可変するための絞りである。1004は上述の各実施例で説明した撮像装置であって、レンズ1002により結像された光学像を画像データとして変換する。ここで、撮像装置1004の半導体基板にはAD変換部が形成されているものとする。1007は撮像装置1004より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図19において、1008は撮像装置1004および信号処理部1007に、各種タイミング信号を出力するタイミング発生部、1009はデジタルスチルカメラ全体を制御する全体制御部である。1010は画像データを一時的に記憶する為のフレームメモリ部、1011は記録媒体に記録または読み出しを行うためのインターフェース部、1012は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、1013は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置1004と、撮像装置1004から出力された撮像信号を処理する信号処理部1007とを有すればよい。
本実施例では、撮像装置1004とAD変換部とが同一の半導体基板に形成されている構成を説明した。しかし、撮像装置1004とAD変換部とが別の半導体基板に設けられていてもよい。また、撮像装置1004と信号処理部1007とが同一の基板上に形成されていてもよい。
以上に述べたように、本発明に係る撮像装置を撮像システムに適用することが可能である。本発明に係る撮像装置を撮像システムに適用することにより、撮像システムの画質を向上することが可能となる。