JP2016111425A - 撮像装置 - Google Patents

Abstract

【課題】各画素ユニットの電荷蓄積部（フローティングディフュージョン）の容量を削減する。【解決手段】撮像装置において、列方向に延在する複数の連結配線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌ間を接続するための複数の第１の切替えトランジスタＭＦＤＳＷ１の他に、各連結配線と各画素ユニットＰＵＡのフローティングディフュージョンＦＤとの間に第２の切替えトランジスタＭＦＤＳＷ２が設けられる。好ましくは、第１の切替えトランジスタＭＦＤＳＷ１と第２の切替え接続トランジスタＭＦＤＳＷ２とは、各々のゲートが互いに電気的に接続される。【選択図】図２０

Description

本発明は、撮像装置に関し、たとえば、ＣＭＯＳ(Complementary Metal-Oxide Semiconductor)イメージセンサに好適に用いられるものである。

ＣＭＯＳイメージセンサにおいて高画質を維持した上でダイナミックレンジを広げるための技術として、たとえば、特開２０１０−２１２７６９号（特許文献１）に記載された技術が知られている。

この文献の技術では、隣接する画素ユニットのフローティングディフュージョン（電荷蓄積部）間が接続トランジスタを介して接続される。露光量に応じて接続トランジスタをオン状態またはオフ状態に切り替えることによって、電荷蓄積部の容量が変更される。

特開２０１０−２１２７６９号公報

上記の特開２０１０−２１２７６９号（特許文献１）に記載された技術では、隣接する画素ユニットと連結するための連結配線がフローティングディフュージョンに常時接続されている。したがって、この連結配線の容量がフローティングディフュージョンの容量に加算されるために、低照度撮像時にＩＳＯ感度を十分に上げることができないという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態による撮像装置は、列方向に延在する複数の連結配線間を接続するための複数の第１の切替えトランジスタの他に、各連結配線と各画素ユニットのフローティングディフュージョンとの間に第２の切替えトランジスタが設けられる。好ましくは、第１の切替えトランジスタと第２の切替えトランジスタとは、各々のゲートが互いに電気的に接続される。

上記の実施形態によれば、各画素ユニットの電荷蓄積部（フローティングディフュージョン）の容量を削減することができる。

第１の実施形態による撮像装置の構成を示すブロック図である。 図１の各画素ユニットの等価回路図である。 図２の画素ユニットの読出し動作を示すタイミング図である。 第１の実施形態において、基板から第１金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。 第１の実施形態において、基板から第２金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。 第１の実施形態において、列方向に隣接する３つの画素ユニットについて、基板から第１金属配線層までレイアウトを模式的に示す平面図である。 図５のＶＩＩ−ＶＩＩ線に沿った断面図である。 第２の実施形態による撮像装置において画素アレイのｘ列目の構成を示す回路図である。 図８のカラム回路の構成を示す回路図である。 ローリングシャッター方式による読出し動作を説明するためのタイミング図である。 図１０の各読出し期間における各画素ユニットの読出し動作を示すタイミング図である。 図１１に示す各時刻におけるポテンシャル図である。 カラム回路の信号波形を説明するためのタイミング図である。 ２回露光によるローリングシャッター方式で読出しを行う場合のタイミング図である。 第３の実施形態による撮像装置において用いられるカラム回路の回路図である。 図１５に示すカラム回路の信号波形を説明するためのタイミング図である。 第４の実施形態による撮像装置において画素アレイの第ｘ列目の構成を示す回路図である。 図１７の各画素ユニットの読出し動作を説明するためのタイミング図である。 第５の実施形態による撮像装置の構成を示すブロック図である。 図１９の各画素ユニットの等価回路図である。 図２０の画素ユニットの読出し動作を示すタイミング図である。 第５の実施形態において、基板から第１金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。 第５の実施形態において、基板から第２金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。 第５の実施形態において、列方向に隣接する３つの画素ユニットについて、基板から第１金属配線層までレイアウトを模式的に示す平面図である。 図２３のＸＸＶ−ＸＸＶ線に沿った断面図である。 図２２〜図２４で示したＦＤ切替え部の構成を説明するための図である。 図２６のＦＤ切替え部の第１の変形例を示す図である。 図２６のＦＤ切替え部の第２の変形例を示す図である。 第６の実施形態による撮像装置において画素アレイのｘ列目の構成を示す回路図である。 図２９の各画素ユニットの読出し動作を説明するためのタイミング図である。 第６の実施形態に第４の実施形態のリセットトランジスタを組み合わせた撮像装置において、各画素ユニットの読出し動作を説明するためのタイミング図である。

以下、各実施形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
［撮像装置の全体構成］
図１は、第１の実施形態による撮像装置の構成を示すブロック図である。図１を参照して、撮像装置１００は、画素アレイ１と、垂直走査回路２と、水平走査回路３と、複数の制御信号線ＦＤＳＷ１，ＦＤＳＷ２，ＲＳＴ，ＴＸ１，ＴＸ２，ＳＥＬと、複数の電源配線ＶＤＤ＿ＰＸと、複数の出力信号線ＶＯＵＴとを含む。

画素アレイ１は、行列状に配列された複数の画素ユニットＰＵを含み、画素ユニットＰＵを単位として動作する。第ｎ行（ｎ≧０）かつ第ｘ列（ｘ≧０）の画素ユニットをＰＵ（ｎ，ｘ）と記載する。各画素ユニットＰＵは、列方向に配列された少なくとも１個のフォトダイオードＰＤ（光電変換素子）を含む。図１では、各画素ユニットＰＵが、列方向に並ぶ２個のフォトダイオードを含む場合を示している。

制御信号線ＦＤＳＷ１，ＦＤＳＷ２，ＲＳＴ，ＴＸ１，ＴＸ２，ＳＥＬおよび電源配線ＶＤＤ＿ＰＸは、画素アレイ１の行方向に延在して画素アレイ１の行ごとに設けられ、行方向にならぶ複数の画素ユニットで共通に用いられる。この明細書では、たとえば、第ｎ行の画素ユニットＰＵに接続される制御信号線は、参照符号の末尾に（ｎ）を付して示される。垂直走査回路２は、各制御信号線ＦＤＳＷ１，ＦＤＳＷ２，ＲＳＴ，ＴＸ１，ＴＸ２，ＳＥＬに制御信号を出力することによって、各画素からの読出し動作を制御する。

出力信号線ＶＯＵＴは、画素アレイ１の列方向に延在して画素アレイ１の列ごとに設けられ、列方向に並ぶ複数の画素ユニットで共通に設けられる。この明細書では、たとえば、第ｘ列の画素ユニットＰＵに接続される出力信号線はＶＯＵＴ（ｘ）と記載される。出力信号線ＶＯＵＴは水平走査回路３と接続され、水平走査回路３によって各画素から読み出された信号の増幅およびＡ／Ｄ（Analog to Digital）変換が行われる。

撮像装置１００をカラー画像用として用いる場合には、フォトダイオードＰＤの受光面上にカラーフィルタが設けられる。図１に示すように、一般的なベイヤー方式のカラーフィルタの配列では、輝度信号に寄与する割合の大きい緑色（Ｇ）のカラーフィルタが市松状に配置される。残りの部分に赤色（Ｒ）および青色（Ｂ）のカラーフィルタが市松状に配置される。

［画素ユニットの構成］
図２は、図１の各画素ユニットの等価回路図である。図２には、図１の制御信号線ＦＤＳＷ１，ＦＤＳＷ２，ＲＳＴ，ＴＸ１，ＴＸ２，ＳＥＬおよび出力信号線ＶＯＵＴに接続された１個の画素ユニットＰＵが図示されている。

画素ユニットＰＵは、２個のフォトダイオードＰＤ１，ＰＤ２、２個の転送トランジスタＭＴＸ１，ＭＴＸ２、リセットトランジスタＭＲＳＴ、増幅トランジスタＭＡＭＩ、および選択トランジスタＭＳＥＬを含む。画素ユニットＰＵは、さらに、フローティングディフュージョンＦＤ（電荷蓄積部とも称する）、フローティングディフュージョン連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌ（ＦＤ連結線とも記載する）、およびフローティングディフュージョン切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２（ＦＤ切替えトランジスタとも記載する）を含む。ＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌは、それぞれ列方向の上下の画素ユニットＰＵと共有されている。

フォトダイオードＰＤ１，ＰＤ２は、ＰＮ接合ダイオードとして構成され、受光した光に応じて電荷（電子）を発生する。発生した電荷はＰＮ接合ダイオードのＮ型の不純物領域（拡散領域）に蓄積される。フォトダイオードＰＤのアノードであるＰ型の不純物領域は接地される。

フローティングディフュージョンＦＤは、Ｎ型不純物領域であり、その不純物密度はフォトダイオードＰＤ１，ＰＤ２のＮ型不純物領域（Ｎ層とも称する）よりも大きい。フローティングディフュージョンＦＤは、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）トランジスタとして構成される転送トランジスタＭＴＸ１，ＭＴＸ２をそれぞれ介してフォトダイオードＰＤ１，ＰＤ２のカソード（Ｎ層）と接続される。転送トランジスタＭＴＸ１，ＭＴＸ２のゲートは、制御信号線ＴＸ１，ＴＸ２とそれぞれ接続される。

フローティングディフュージョンＦＤは、さらに、ＦＤ切替えトランジスタＭＦＤＳＷ２を介してＦＤ連結線ＦＤＣＬ＿ＬまたはＦＤＣＬ＿Ｕと接続される（図２の場合は、ＦＤ連結線ＦＤＣＬ＿Ｌと接続される）。ＦＤ連結線ＦＤＣＬ＿Ｌは、列方向の下側に隣接する画素ユニットＰＵのフローティングディフュージョンＦＤとの間に設けられ、ＦＤ連結線ＦＤＣＬ＿Ｕは、列方向の上側に隣接する画素ユニットＰＵフローティングディフュージョンＦＤとの間に設けられる。隣接するＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌは、ＦＤ切替えトランジスタＭＦＤＳＷ１を介して相互に接続される。ＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２は、制御信号線ＦＤＳＷ１，ＦＤＳＷ２とそれぞれ接続される。

リセットトランジスタＭＲＳＴは、ＦＤ連結線ＦＤＣＬ＿ＬまたはＦＤＣＬ＿Ｕと、電源配線ＶＤＤ＿ＰＸとの間に接続される。図２の場合には、ＦＤ切替えトランジスタＭＦＤＳＷ２が接続されているＦＤ連結線ＦＤＣＬ＿Ｌと、電源配線ＶＤＤ＿ＰＸとの間に接続される。リセットトランジスタＭＲＳＴのゲートは制御信号線ＲＳＴと接続される。

増幅トランジスタＭＡＭＩは、ＮＭＯＳトランジスタとして構成され、ソースフォロア回路として機能する。増幅トランジスタＭＡＭＩのゲートは、フローティングディフュージョンＦＤに接続され、ドレインは電源配線ＶＤＤ＿ＰＸに接続される。増幅トランジスタＭＡＭＩのソースは、ＮＭＯＳトランジスタとして構成される選択トランジスタＭＳＥＬを介して出力信号線ＶＯＵＴと接続される。選択トランジスタＭＳＥＬのゲートは制御信号線ＳＥＬと接続される。

上記の構成において、ＦＤ切替えトランジスタＭＦＤＳＷ２をフローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ＿Ｌとの間に設けた点に特徴がある。これによって、フローティングディフュージョンＦＤの容量ＣＦＤをＦＤ連結線ＦＤＣＬ＿Ｌの容量と分離することができる。さらに、リセットトランジスタＭＲＳＴを、フローティングディフュージョンＦＤに代えてＦＤ連結線ＦＤＣＬ＿Ｌに接続した点に特徴がある。これによって、リセットトランジスタＭＲＳＴのソース領域の分だけフローティングディフュージョンＦＤの容量を減らすことができる。

［画素ユニットの動作］
図３は、図２の画素ユニットの読出し動作を示すタイミング図である。第１の実施形態の場合、読出し動作には２種類の動作モード、すなわち、ＦＤＳＷ２オンモードおよびＦＤＳＷ２オフモードがある。

図３（Ａ）に示されるＦＤＳＷ２オンモードでは、ＦＤ切替えトランジスタＭＦＤＳＷ２をオン状態にすることによって、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ＿Ｌとが連結された状態で信号読出しが行われる。これによって、フローティングディフュージョンＦＤの容量ＣＦＤにＦＤ連結線ＦＤＣＬ＿Ｌの容量が加算されるので、比較的高照度時において低ＩＳＯ感度での撮像が可能になる。この意味で、ＦＤＳＷ２オンモードを高照度撮像モードとも称する。

ＦＤ切替えトランジスタＭＦＤＳＷ１もオン状態にするとＦＤ連結線ＦＤＣＬ＿Ｕの容量もフローティングディフュージョンＦＤの容量ＣＦＤに加算されるので、さらに低ＩＳＯ感度での撮像が可能になる。隣接する画素ユニットＰＵのＦＤ切替えトランジスタＭＦＤＳＷ１もオン状態にすることによって、フローティングディフュージョンＦＤの容量に加算されるＦＤ連結線ＦＤＣＬの容量をさらに増やすことができる。

一方、図３（Ｂ）に示されるＦＤＳＷ２オフモードでは、ＦＤ切替えトランジスタＭＦＤＳＷ２をオフ状態にすることによって、フローティングディフュージョンＦＤをＦＤ連結線ＦＤＣＬ＿Ｌから切断する。これによって、低照度時に高ＩＳＯ感度での撮像を実現できる。この場合、初段アンプの増幅率を大きくできるので、ノイズ低減効果も期待できる。ＦＤＳＷ２オフモードを低照度撮像モードとも称する。

以下、各動作モードにおける画素ユニットの動作について時間順に説明する。なお、図３（Ａ）および図３（Ｂ）では、上からの順に制御信号線ＲＳＴ，ＴＸ１，ＴＸ２，ＦＤＳＷ１，ＦＤＳＷ２，ＳＥＬの電圧波形が示されている。

（１．ＦＤＳＷ２オンモード、すなわち高照度撮像モードの場合）
図２および図３（Ａ）を参照して、ＦＤＳＷ２オンモードにおける読出し動作を説明する。

時刻ｔ１において、垂直走査回路２は、制御信号線ＦＤＳＷ１，ＦＤＳＷ２の電圧をＨレベルにすることによって、フローティングディフュージョンＦＤの容量にＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの容量を接続する。時刻ｔ１において、垂直走査回路２は、さらに、制御信号線ＳＥＬの電圧をハイレベル（Ｈレベル）にすることによって、信号読出し対象となる行の画素ユニットＰＵを選択する。なお、制御信号線ＦＤＳＷ１，ＦＤＳＷ２，ＳＥＬの電圧は、読出し動作中には常時Ｈレベルである。

次の時刻ｔ２において、垂直走査回路２は、制御信号線ＲＳＴの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの電圧をリセットする（電源電圧ＶＤＤに等しくする）。これによって、フローティングディフュージョンＦＤの電位のリセットレベル（暗時レベル）が決まる。暗時レベルの電位は、列ごとの出力信号線ＶＯＵＴを介して水平走査回路３に出力される。

垂直走査回路２は、制御信号線ＲＳＴの電圧をＬレベルに戻した後に、次の時刻ｔ３において、制御信号線ＴＸ１の電圧をＨレベルにすることによって、フォトダイオードＰＤ１に蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤ１に蓄積された電子数に比例して変化することにより、リセットレベルからフォトダイオードＰＤ１の信号レベル（ＰＤ信号レベル）に変化する。転送後に制御信号線ＴＸ１の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して列ごとに水平走査回路３に出力される。

次の時刻ｔ４において、フォトダイオードＰＤ２の信号を読み出すため、垂直走査回路２は、制御信号線ＲＳＴの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの電圧をリセットする。これによって、フローティングディフュージョンＦＤの電位のリセットレベルが決まる。

垂直走査回路２は、制御信号線ＲＳＴの電圧をＬレベルに戻した後に、次の時刻ｔ５において、制御信号線ＴＸ２の電圧をＨレベルにすることによって、フォトダイオードＰＤ２で蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、リセットレベルからフォトダイオードＰＤ２の信号レベルに変化する。転送後に制御信号線ＴＸ２の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

（２．ＦＤＳＷ２オフモード、すなわち低照度撮像モードの場合）
図２および図３（Ｂ）を参照して、ＦＤＳＷ２オフモードの動作を説明する。

時刻ｔ１において、垂直走査回路２は、制御信号線ＦＤＳＷ１，ＲＳＴの電圧をＨレベルにすることによって、ＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの電圧を電源電圧ＶＤＤレベルにする。時刻ｔ１において、垂直走査回路２は、さらに、制御信号線ＳＥＬの電圧をハイレベル（Ｈレベル）にすることによって、信号読出し対象の画素ユニットＰＵ（すなわち、画素アレイ１の行）を選択する。なお、制御信号線ＦＤＳＷ１，ＲＳＴ，ＳＥＬの電圧は、読出し動作中には常時Ｈレベルである。

次の時刻ｔ２において、垂直走査回路２は、制御信号線ＦＤＳＷ２の電圧をＨレベルにすることによって、フローティングディフュージョンＦＤの電圧をリセットする（電源電圧ＶＤＤに等しくする）。これによって、フローティングディフュージョンＦＤの電位のリセットレベル（暗時レベル）が決まる。暗時レベルの電位は、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

垂直走査回路２は、制御信号線ＦＤＳＷ２の電圧をＬレベルに戻した後に、次の時刻ｔ３において、制御信号線ＴＸ１の電圧をＨレベルにすることによって、フォトダイオードＰＤ１で蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、リセットレベルからフォトダイオードＰＤ１の信号レベル（ＰＤ信号レベル）に変化する。転送後に制御信号線ＴＸ１の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

次の時刻ｔ４において、フォトダイオードＰＤ２の信号を読み出すため、垂直走査回路２は、制御信号線ＦＤＳＷ２の電圧をＨレベルにすることによって、フローティングディフュージョンＦＤの電圧をリセットする。これによって、フローティングディフュージョンＦＤの電位のリセットレベルが決まる。

垂直走査回路２は、制御信号線ＦＤＳＷ２の電圧をＬレベルに戻した後に、次の時刻ｔ５において、制御信号線ＴＸ２の電圧をＨレベルにすることによって、フォトダイオードＰＤ２で蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、リセットレベルからフォトダイオードＰＤ２の信号レベルに変化する。転送後に制御信号線ＴＸ２の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

ＦＤＳＷ２オンモードと比較したＦＤＳＷ２オフモードの特徴は、以下のとおりである。ＦＤＳＷ２オンモードでは、フローティングディフュージョンＦＤをリセットするために、制御信号線ＲＳＴの電圧をローレベル（Ｌレベル）からＨレベルに切替える。これに対して、ＦＤＳＷ２オフモードでは、制御信号線ＲＳＴの電圧を常時Ｈレベルとする。制御信号線ＲＳＴに代えて制御信号線ＦＤＳＷ２の電圧をＬレベルからＨレベルに切替えることによってフローティングディフュージョンＦＤがリセットされる。すなわち、ＦＤＳＷ２オフモードでは、フローティングディフュージョンＦＤをリセットする役割を、リセットトランジスタＭＲＳＴでなく、ＦＤ切替えトランジスタＭＦＤＳＷ２が担う。

［画素ユニットのレイアウト］
図４は、第１の実施形態において、基板から第１金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。図４では、第１金属配線層の上層の第２金属配線層は概略的な配置のみが示されている。図５は、第１の実施形態において、基板から第２金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。図６は、第１の実施形態において、列方向に隣接する３つの画素ユニットについて、基板から第１金属配線層までレイアウトを模式的に示す平面図である。ただし、図６では図解を容易にするために一部の第１金属配線層を図示していない。

図４〜図６において、画素アレイの行方向をＸ軸方向とし、列方向をＹ軸方向とする。Ｙ軸方向で紙面の上下方向を区別する場合は、＋Ｙ方向および−Ｙ方向のように正負の符号を付して区別する。Ｘ軸方向についても同様である。図２で説明した各ＮＭＯＳトランジスタを表す参照符号は、ゲート電極に付されている。図解を容易にするために、ゲート電極層と第１金属配線層とにハッチングが付されている。

図４〜図６を参照して、画素ユニットＰＵ（ｎ，ｘ）を構成するフォトトランジスタＰＤ１，ＰＤ２はＹ軸方向に並んで配置される。フォトトランジスタＰＤ１，ＰＤ２の間にフローティングディフュージョンＦＤとしてＮ型不純物領域が形成される。フローティングディフュージョンＦＤとフォトトランジスタＰＤ１との間のチャネル領域を覆うように転送トランジスタＭＴＸ１用のゲート電極が形成される。同様に、フローティングディフュージョンＦＤとフォトトランジスタＰＤ２との間のチャネル領域を覆うように転送トランジスタＭＴＸ２用のゲート電極が形成される。

フローティングディフュージョンＦＤに対して＋Ｘ方向に隣接して、ＦＤ切替えトランジスタＭＦＤＳＷ２が配置される。ＦＤ切替えトランジスタＭＦＤＳＷ２の第１の不純物領域は、フローティングディフュージョンＦＤと共通化されている。ＦＤ切替えトランジスタＭＦＤＳＷ２の第２の不純物領域は、第１金属配線層で形成されるＦＤ連結線ＦＤＣＬ（ｎ）とコンタクトホールＣＨを介して接続される。

フローティングディフュージョンＦＤに対して−Ｘ方向に隣接して、増幅トランジスタＭＡＭＩおよび選択トランジスタＭＳＥＬが順に配置される。増幅トランジスタＭＡＭＩの第１の不純物領域と選択トランジスタＭＳＥＬの第１の不純物領域は共通化されている。増幅トランジスタＭＡＭＩのゲート電極は、第１金属配線層の配線を介してフローティングディフュージョンＦＤと接続される。選択トランジスタＭＳＥＬの第２の不純物領域は、第１金属配線層で形成される出力信号線ＶＯＵＴ（ｘ）とコンタクトホールＣＨを介して接続される。

フォトトランジスタＰＤ２を挟んでフローティングディフュージョンＦＤと反対側に（すなわち、画素ユニットＰＵ（ｎ，ｘ）のフォトトランジスタＰＤ２と画素ユニットＰＵ（ｎ＋１，ｘ）のフォトトランジスタＰＤ１との間に）、ＦＤ切替えトランジスタＭＦＤＳＷ１およびリセットトランジスタＭＲＳＴがＸ軸方向に並んで配置される。ＦＤ切替えトランジスタＭＦＤＳＷ１は、＋Ｘ方向側に配置される。ＦＤ切替えトランジスタＭＦＤＳＷ１の第１の不純物領域とリセットトランジスタＭＲＳＴの第１の不純物領域とは共通化され、この共通の不純物領域にＦＤ連結線ＦＤＣＬ（ｎ）がコンタクトホールＣＨを介して接続される。ＦＤ切替えトランジスタＭＦＤＳＷ１の第２の不純物領域は、＋Ｙ方向に隣接する画素ユニットＰＵ（ｎ＋１，ｘ）に設けられたＦＤ切替えトランジスタＭＦＤＳＷ２の第２の不純物領域およびＦＤ切替えトランジスタＭＦＤＳＷ１の第１の不純物領域と、ＦＤ連結線ＦＤＣＬ（ｎ＋１）を介して接続される。リセットトランジスタＭＲＳＴの第２の不純物領域は、＋Ｙ方向に隣接する画素ユニットＰＵ（ｎ＋１，ｘ）に設けられた増幅トランジスタＭＡＭＩの第２の不純物領域と、第１金属配線層で形成された金属配線を介して接続される。

制御信号線ＦＤＳＷ１（ｎ），ＦＤＳＷ２（ｎ），ＲＳＴ（ｎ），ＴＸ１（ｎ），ＴＸ２（ｎ），ＳＥＬ（ｎ）と、電源配線ＶＤＤ＿ＰＸ（ｎ）と、接地配線ＧＮＤ（ｎ）とは、第２金属配線層を用いて形成される。制御信号線ＦＤＳＷ１（ｎ），ＦＤＳＷ２（ｎ）は、それぞれ、ＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２のゲート電極と、第１金属配線層で形成された金属配線を介して接続される。制御信号線ＲＳＴ（ｎ）は、リセットトランジスタＭＲＳＴのゲート電極と、第１金属配線層で形成された金属配線を介して接続される。制御信号線ＴＸ１（ｎ），ＴＸ２（ｎ）は、それぞれ、転送トランジスタＭＴＸ１，ＭＴＸ２のゲート電極と第１金属配線層で形成された金属配線を介して接続される。制御信号線ＳＥＬ（ｎ）は、選択トランジスタＭＳＥＬのゲート電極と第１金属配線層で形成された金属配線を介して接続される。

画素ユニットＰＵ（ｎ，ｘ）に設けられたリセットトランジスタＭＲＳＴの第２の不純物領域は、画素ユニットＰＵ（ｎ＋１，ｘ）に設けられた増幅トランジスタＭＡＭＩの第２の不純物領域と、第１金属配線層で形成された電源配線を介して接続される。この電源配線と電源配線ＶＤＤ＿ＰＸ（ｎ）とがコンタクトホールＣＨを介して接続される。接地配線ＧＮＤ（ｎ）は、基板に設けられたＰ型不純物領域と、第１金属配線層に形成された金属配線を介して接続される。

図７は、図５のＶＩＩ−ＶＩＩ線に沿った断面図である。
図７を参照して、半導体基板２０には、フォトダイオードＰＤ１，ＰＤ２、フローティングディフュージョンＦＤ、および図示しないトランジスタの不純物領域（ソース領域およびドレイン領域）が形成される。

半導体基板２０上には層間絶縁層２１が形成され、層間絶縁層２１の上に複数のカラーフィルタ２７が形成される。さらに、複数のカラーフィルタ２７の上には複数のマイクロレンズ２８がそれぞれ形成される。カラーフィルタ２７およびマイクロレンズ２８は、対応するフォトダイオードＰＤ１またはＰＤ２の上方に個別に形成されている。

層間絶縁層２１中には、ゲート電極２９，３０、第１の金属配線層２２、第２の金属配線層２４が基板２０側から順に形成される。ゲート電極２９，３０とチャネル領域との間には図示しないゲート絶縁膜が形成される。第１の金属配線層２２に形成された金属配線（２３など）は、図示しないコンタクトホールＣＨを介してフローティングディフュージョンＦＤまたはトランジスタの不純物領域またはゲート電極と接続される。第２の金属配線層２４に形成された金属配線２５，２６は、制御信号線ＦＤＳＷ１（ｎ），ＦＤＳＷ２（ｎ），ＲＳＴ（ｎ），ＴＸ１（ｎ），ＴＸ２（ｎ），ＳＥＬ（ｎ）、電源配線ＶＤＤ＿ＰＸ（ｎ）、および接地配線ＧＮＤ（ｎ）に相当する。これらの金属配線２５，２６は、コンタクトホールＣＨを介して、第１金属配線層に形成された金属配線と接続される。

［第１の実施形態の効果］
第１の実施形態の撮像装置によれば、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬとの間にＦＤ切替えトランジスタＭＦＤＳＷ２が形成される。さらに、リセットトランジスタＭＲＳＴが電源ノードＶＤＤとフローティングディフュージョンＦＤとの間ではなく、電源ノードＶＤＤとＦＤ連結線ＦＤＣＬとの間に設けられる。この結果、フローティングディフュージョンＦＤの容量ＣＦＤとＦＤ連結線ＦＤＣＬの容量とを切り離すことができるとともに、フローティングディフュージョンＦＤの容量ＣＦＤからリセットトランジスタＭＲＳＴのソース領域の容量を削減することができる。したがって、フォトダイオードＰＤからの電荷信号から電圧信号への変換ゲインが増大させることできるので、電圧信号に含まれるノイズを低減できる。

［第１の実施形態の変形例］
ＦＤ切替えトランジスタＭＦＤＳＷ１は、必ずしも画素ユニットＰＵごとに設ける必要はない。一般的には、複数の切替えトランジスタＭＦＤＳＷ１は、各列に設けられた複数の画素ユニットＰＵの少なくとも一部にそれぞれ対応して設けられる。この場合、列方向に延在する複数のＦＤ連結線ＦＤＣＬが切替えトランジスタＭＦＤＳＷ１によって連結される。各画素ユニットＰＵに設けられたＦＤ切替えトランジスタＭＦＤＳＷ２は、同一列に設けられた複数のＦＤ連結線のいずれかとフローティングディフュージョンＦＤとの間に接続される。

なお、上記の構成の場合、リセットトランジスタＭＲＳＴは、必ずしも画素ユニットＰＵごとに設ける必要はなく、複数のＦＤ連結線ＦＤＣＬにそれぞれ対応して設けてもよい。

＜第２の実施形態＞
第２の実施形態では、１回の露光による読出し期間中に、第１の実施形態のＦＤＳＷ２オンモード（高照度撮像モード）における読出し信号と、ＦＤＳＷ２オフモード（低照度撮像モード）における読出し信号の両方を検出するものである。したがって、事前に被写体からの光の照度に応じて動作モードを設定する必要がないというメリットがある。

［画素アレイの構成］
図８は、第２の実施形態による撮像装置において画素アレイのｘ列目の構成を示す回路図である。図８では、列方向に隣接する３個の画素ユニットＰＵ（ｎ−１，ｘ），ＰＵ（ｎ，ｘ），ＰＵ（ｎ＋１，ｘ）の回路図が代表的に示されている。各画素ユニットＰＵの回路構成は、第１の実施形態の場合と同じであるので説明を繰り返さない。なお、図８では、第ｎ行のＰＵ（ｎ，ｘ）に設けられたフローティングディフュージョンＦＤとＦＤ切替えトランジスタＭＦＤＳＷ２を介して接続されるＦＤ連結線を、ＦＤＣＬ（ｎ）と記載している。

図８の撮像装置では、水平走査回路３のさらに詳細な構成が示されている。具体的に、水平走査回路３は、画素アレイ１の列ごとに設けられ、出力信号線ＶＯＵＴ（ｘ）に接続された定電流回路４とカラム回路３１とを含む。各列の出力信号線ＶＯＵＴ（ｘ）は、定電流回路４を介して接地ノードＧＮＤに接続される。

［カラム回路の構成］
図９は、図８のカラム回路の構成を示す回路図である。

カラム回路３１は、画素ユニットＰＵ（ｎ，ｘ）が出力信号線ＶＯＵＴ（ｘ）を経由して出力するアナログ信号を、デジタル信号Ｄｘに変換して出力する。カラム回路３１は、プログラマブルゲインアンプ（Programmable Gain Amplifier)ＰＧＡおよびＡ／Ｄ（Analog to Digital）変換回路ＡＤＣを備える。Ａ／Ｄ変換回路ＡＤＣは、シングルスロープ積分型Ａ／Ｄ変換回路である。

（１．プログラマブルゲインアンプＰＧＡの構成・動作）
プログラマブルゲインアンプＰＧＡは、入力容量Ｃ１、帰還容量Ｃ２、および差動アンプＡ１を含む。差動アンプＡ１には、電源電圧ＶＤＤ１および電源電圧ＧＮＤ１が印加され、差動アンプＡ１の正入力端子には、ＰＧＡ参照電圧ＶＲＰが印加される。入力容量Ｃ１の一端は、出力信号線ＶＯＵＴと接続され、入力容量Ｃ１の他端は、差動アンプＡ１の負入力端子と接続される。

差動アンプＡ１のゲインは、入力容量Ｃ１の値と帰還容量Ｃ２の値の比で決定される。入力容量Ｃ１の一端に印加された画素ユニットＰＵの出力信号は、差動アンプＡ１で増幅され、ＰＧＡ出力信号ＰＯＵＴとして、Ａ／Ｄ変換回路ＡＤＣへ出力される。なお、差動アンプＡ１のゲイン調整は、入力容量Ｃ１の値をＰＧＡゲイン設定信号ＧＡＩＮで変更する代わりに、ＰＧＡゲイン設定信号ＧＡＩＮで帰還容量Ｃ２の値を変更することで、行っても良い。差動アンプＡ１の設定ゲインは、一般的に、先に出力された１フレーム期間（後述の図５参照）のデータに基づき、カラム回路３１の後段に接続される図示しないＤＳＰ（デジタル・シグナル・プロセッサ：Digital Signal Processor）により設定される。

（２．Ａ／Ｄ変換回路ＡＤＣの構成・動作）
Ａ／Ｄ変換回路ＡＤＣは、容量Ｃ３、容量Ｃ４、コンパレータＡ２、スイッチＳＷ１、およびスイッチＳＷ２を含む。コンパレータＡ２には、電源電圧ＶＤＤ２および電源電圧ＧＮＤ２が印加される。

コンパレータＡ２の正入力端子ＡＩＮには、スイッチＳＷ１を経由して、ＰＧＡ出力信号ＰＯＵＴが印加される。スイッチＳＷ１の導通状態は、サンプリング信号ＳＭＰＬにより制御される。コンパレータＡ２の正入力端子ＡＩＮには、さらに、容量Ｃ３の一端が接続され、容量Ｃ３の他端には、ランプ信号ＲＡＭＰが印加される。

コンパレータＡ２の負入力端子には、容量Ｃ４の一端が接続され、容量Ｃ４の他端には、電源電圧ＧＮＤ２が印加される。コンパレータＡ２の負入力端子には、さらに、スイッチＳＷ２を経由して、コンパレータＡ２の出力が印加される。スイッチＳＷ２の導通状態は、オートゼロ信号ＡＴＺにより制御される。コンパレータＡ２の正入力端子ＡＩＮへＰＧＡ出力信号ＰＯＵＴを印加する前に、オートゼロ信号ＡＴＺでスイッチＳＷ２を導通状態に設定して、コンパレータＡ２の負入力端子に参照電圧を設定することで、Ａ／Ｄ変換回路ＡＤＣのオフセットが除去される。

Ａ／Ｄ変換回路ＡＤＣのオフセット除去後、スイッチＳＷ１を所定時間に亘り導通状態に設定し、コンパレータＡ２の正入力端子ＡＩＮに接続されている容量Ｃ３の一端に、ＰＧＡ出力信号ＰＯＵＴの電圧に相当する電荷を保存する。この期間において、容量Ｃ３の他端に印加するランプ信号ＲＡＭＰの電圧は、所定のレベルに維持しておく。その後、スイッチＳＷ１を非導通状態に設定し、ランプ信号ＲＡＭＰでＰＧＡ出力ＰＯＵＴを高電位側へシフトし、さらに、一定の勾配にて掃引する。ランプ信号ＲＡＭＰで高電位側へシフトされたＰＧＡ出力信号ＰＯＵＴの電圧と、コンパレータＡ２の負入力端子に設定された参照電圧が一致すると、Ａ／Ｄ変換回路ＡＤＣの出力信号Ｄｘの論理レベルは反転する。

以上の処理により、Ａ／Ｄ変換回路ＡＤＣは、ＰＧＡ出力信号ＰＯＵＴをパルス波形に変換する。そのパルス波形は、ランプ信号ＲＡＭＰでＰＧＡ出力ＰＯＵＴを高電位側へシフトした時刻から、高電位側にシフトされたＰＧＡ出力ＰＯＵＴが参照電圧と一致する時刻に亘り、生成される。このパルス波形が生成される時間を、図９に図示しないカウンタで計測し、そのカウント値を保持することで、画素ユニットＰＵが出力する信号はデジタル値に変換される。

［ローリングシャッター方式について］
図１０は、ローリングシャッター方式による読出し動作を説明するためのタイミング図である。

図１０のタイミング図は、１回露光によるローリングシャッター方式で各画素ユニットＰＵのデータを読み出す場合を示す。説明を簡略化するため、図１に示す画素アレイ１は、１行に（Ｎ＋１）個配置された画素ユニットＰＵが、第０行（Ｒｏｗ０）から第１６行（Ｒｏｗ１６）の計１７行配置されていると仮定する。

図１０に示すように、１フレーム期間は、０行に配置されている画素ユニットＰＵのデータ読出し開始時刻から、１６行に配置されている画素ユニットＰＵのデータ読出し完了時刻までの期間である。各行において、画素ユニットＰＵの読出し期間の前に、リセット期間と、各行に配置された光電変換素子（フォトダイオード）ＰＤ１，ＰＤ２の露光時間に相当する光電子蓄積期間が設定される。

［読出し動作の詳細］
図１１は、図１０の各読出し期間における各画素ユニットの読出し動作を示すタイミング図である。

図１０の光電子蓄積期間の終了後に開始される各読出し期間において、垂直走査回路２が制御信号線ＴＸ１，ＴＸ２，ＲＳＴ，ＳＥＬ，ＦＤＳＷ１，ＦＤＳＷ２に出力する制御信号に応答して、各行の画素ユニットＰＵのフォトダイオードＰＤ１，ＰＤ２の蓄積電荷が読み出される。

具体的に、図１１の読出し期間ＴＲ（０）において、垂直走査回路２は、制御信号線ＴＸ１（０），ＴＸ２（０），ＲＳＴ（０），ＳＥＬ（０），ＦＤＳＷ１（０），ＦＤＳＷ２（０）に出力する制御信号によって、第０行（Ｒｏｗ０）に配置されるＮ＋１個の画素ユニットＰＵ（０，０）〜ＰＵ（０，Ｎ）から同時にデータを読み出す。画素アレイ１の第０行に配置された各画素ユニットＰＵの出力データは、各画素ユニットＰＵにそれぞれ接続された出力信号線ＶＯＵＴを経由して、対応する各カラム回路３１へ入力される。同様に、読出し期間ＴＲ（１）〜ＴＲ（１６）の各期間において、それぞれ、第１行から第１６行に配置された各画素ユニットＰＵのデータが読み出される。

以下、図８および図１１を参照して、画素アレイ１の第０行に配置された各画素ユニットＰＵからデータを読み出す手順について説明する。なお、読出し期間ＴＲ（０）（時刻ｔ１００から時刻ｔ１０１まで）は、前半（ｔ１００〜ｔ１００Ａ）と後半（ｔ１００Ａ〜ｔ１０１）に区分される。読出し期間ＴＲ（０）の前半において、第０行の各画素ユニットＰＵのフォトダイオードＰＤ１に蓄積された電荷が読み出される。読出し期間ＴＲ（０）の後半において、第０行の各画素ユニットＰＵのフォトダイオードＰＤ２に蓄積された電荷が読み出される。

（１．フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬのリセット）
時刻ｔ１００と時刻ｔＲＳＴ１との間で、垂直走査回路２は、制御信号線ＦＤＳＷ１（０），ＦＤＳＷ２（０），ＲＳＴ（０）の電圧をＬレベルからＨレベルに変化させることよって、第０行の各画素ユニットＰＵのＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２およびリセットトランジスタＭＲＳＴをオン状態にする。この結果、第０行の各画素ユニットＰＵに設けられたフローティングディフュージョンＦＤと、各列のＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）とがリセットされる。すなわち、これらの部位の電圧が電源電圧ＶＤＤに等しくなり、これらの部位に蓄積されていた電荷（電子）が放出される。このとき、制御信号線ＴＸ１（０），ＴＸ２（０），ＳＥＬ（０）はＬレベルであるので、画素ユニットＰＵ（０，ｘ）の転送トランジスタＭＴＸ１，ＭＴＸ２および選択トランジスタＭＳＥＬはオフ状態である。なお、図１１に示す例では、第０行以外の制御信号線の電圧は全てＬレベルに設定されている。

（２．高照度用リセットレベルの読出し）
時刻ｔＲＳＴ１と次の時刻ｔＨＲ１との間で、垂直走査回路２は、制御信号線ＲＳＴ（０）の電圧をＨレベルからＬレベルに変化させることによって、第０行の各画素ユニットＰＵに設けられたリセットトランジスタＭＲＳＴをオフ状態にしてリセットを解除する。この結果、フローティングディフュージョンＦＤの容量ＣＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の容量に、リセットノイズの原因となる電荷が蓄積される。以下、このリセットノイズを“高照度用リセットノイズ”と称する。

時刻ｔＲＳＴ１と次の時刻ｔＨＲ１との間では、さらに、垂直走査回路２は、制御信号線ＳＥＬ（０）の電圧をＬレベルからＨレベルに変化させることによって、第０行の各画素ユニットＰＵに設けられた選択トランジスタＭＳＥＬをオン状態にする（すなわち、画素アレイ１の第０行が選択状態になる）。この結果、高照度用リセットノイズは、増幅トランジスタＭＡＭＩで増幅され、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に出力される。

次の時刻ｔＨＲ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する高照度用リセットノイズを増幅し、増幅によって生成された高照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。

（３．低照度用リセットレベルの読出し）
時刻ｔＨＲ１と次の時刻ｔＬＲ１との間で、垂直走査回路２は、制御信号線ＦＤＳＷ２（０）の電圧をＨレベルからＬレベルに変化させることによって、第０行の各画素ユニットＰＵに設けられたＦＤ切替えトランジスタＭＦＤＳＷ２をオフ状態にする。この結果、フローティングディフュージョンＦＤの容量ＣＦＤからＦＤ連結線ＦＤＣＬ（０）およびＦＤＣＬ（１）の容量が分離される。このフローティングディフュージョンのみに起因するリセットノイズを“低照度用リセットノイズ”と称する。制御信号線ＳＥＬ（０）の電圧がＨレベルで維持されているので、低照度用リセットノイズは増幅トランジスタＭＡＭＩによって増幅される。増幅後の低照度用リセットノイズは選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に入力される。

次の時刻ｔＬＲ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する低照度用リセットノイズを増幅し、増幅によって生成された低照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。

（４．光電荷転送）
次の時刻ｔＣＴ１に、垂直走査回路２は、所定期間だけＨレベルとなるワンショットパルスを制御信号線ＴＸ１（０）に出力する。このとき、第０行の各画素ユニットＰＵに接続される他の制御信号線の電圧は時刻ｔＬＲにおける値を保持している。したがって、制御信号線ＴＸ１（０）の電圧がＨレベルの期間、フォトダイオードＰＤ１に蓄積されている光電荷（電子）は、フローティングディフュージョンＦＤに転送される。低照度撮像の場合には、転送された光電荷は全てフローティングディフュージョンＦＤに保持される。一方、高照度撮像の場合には、転送された光電荷が、フローティングディフュージョンＦＤに蓄積可能な電荷量の上限を超えることがあり得る。この場合、一部の光電荷がフローティングディフュージョンＦＤから溢れ出し、ＦＤ連結線ＦＤＣＬの容量に保持される。

（５．低照度用信号レベルの読出し）
時刻ｔＣＴ１においてワンショットパルスが制御信号線ＴＸ１（０）に出力された後、フローティングディフュージョンＦＤは、低照度用リセットノイズの原因となる電荷と、フォトダイオードＰＤ１から転送された電荷とを混合して保持している。このときのフローティングディフュージョンＦＤの電圧（以下、“低照度用混合信号”と称する）は、増幅トランジスタＭＡＭＩによって増幅される。増幅後の低照度用混合信号は、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に入力される。

次の時刻ｔＬＳ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する低照度用混合信号を増幅し、増幅によって生成された低照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。高照度撮像時には、低照度用信号レベルは飽和電圧に達している場合がある。

（６．高照度用信号レベルの読出し）
時刻ｔＬＳ１と次の時刻ｔＨＳ１との間で、垂直走査回路２は、制御信号線ＦＤＳＷ２（０）の電圧をＬレベルからＨレベルに変化させることによって、第０行の各画素ユニットＰＵに設けられたＦＤ切替えトランジスタＭＦＤＳＷ２をオン状態にする。この結果、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）とが接続される。これにより、フローティングディフュージョンＦＤに保持されている電荷（リセットノイズの原因となる電荷とフォトダイオードＰＤ１から転送された電荷とを含む）と、ＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）に保持されている電荷（リセットノイズの原因となる電荷とフローティングディフュージョンＦＤから溢れた電荷とを含む）とが混合される。混合された電荷は、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の全体で保持される。このときのフローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の電圧（以下、“高照度用混合信号”と称する）は、増幅トランジスタＭＡＭＩによって増幅される。増幅後の高照度用混合信号は、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に入力される。

次の時刻ｔＨＳ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する高照度用混合信号を増幅し、増幅によって生成された高照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。

（７．読出し期間ＴＲ（０）の前半の終了）
高照度用信号レベルの読出し完了後、垂直走査回路２は、制御信号線ＳＥＬ（０）の電圧をＨレベルからＬレベルに変化させることによって、第０行の各画素ユニットＰＵに設けられた選択トランジスタＭＳＥＬをオフ状態にする（すなわち、画素アレイ１の第０行の選択が終了する）。時刻ｔ１００Ａにおいて垂直走査回路２が制御信号線ＦＤＳＷ１（０），ＦＤＳＷ２（０）の電圧をＨレベルからＬレベルに変化させることによって、読出し期間ＴＲ（０）の前半が終了する。

（８．読出し期間ＴＲ（０）の後半）
時刻ｔ１００Ａから時刻ｔ１０１までの読出し期間ＴＲ（０）の後半における制御信号線ＴＸ１（０），ＴＸ２（０），ＲＳＴ（０），ＳＥＬ（０），ＦＤＳＷ１（０），ＦＤＳＷ２（０）の電圧変化は、次の２点を除いて前半と同じである。図１１では、前半の時刻ｔＲＳＴ１，ｔＨＲ１，ｔＬＲ１，ｔＣＴ１，ｔＬＳ１，ｔＨＳ１が、後半の時刻ｔＲＳＴ２，ｔＨＲ２，ｔＬＲ２，ｔＣＴ２，ｔＬＳ２，ｔＨＳ２にそれぞれ対応する。

まず、時刻ｔＣＴ２において、垂直走査回路２は、所定期間だけＨレベルとなるワンショットパルスを制御信号線ＴＸ１（０）に代えて制御信号線ＴＸ２（０）に出力する。この結果、制御信号線ＴＸ２（０）の電圧がＨレベルの期間、フォトダイオードＰＤ２に蓄積されている光電荷（電子）は、フローティングディフュージョンＦＤに転送される。前述したように、高照度撮像の場合には、一部の光電荷がフローティングディフュージョンＦＤから溢れ出し、ＦＤ連結線ＦＤＣＬの容量に保持されることがあり得る。

さらに、時刻ｔＨＳ２から時刻ｔ１０１の間において、垂直走査回路２は、制御信号線ＳＥＬ（０）の電圧をＨレベルからＬレベルに変化させた後、制御信号線ＲＳＴ（０）の電圧をＬレベルからＨレベルに変化させる。これによって、第０行の画素ユニットＰＵに設けられたフローティングディフュージョンＦＤの電圧と、各列のＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の電圧とがリセットされる（すなわち、電源電圧ＶＤＤに等しくなる）。垂直走査回路２は、時刻ｔ１０１に制御信号線ＲＳＴ（０）の電圧をＬレベルに戻す。

（９．読出し期間ＴＲ（０）の変形例）
読出し期間ＴＲ（０）において、制御信号線ＦＤＳＷ１（１）およびＲＳＴ（１）の電圧を、第０行の制御信号線ＦＤＳＷ１（０）およびＲＳＴ（０）の電圧と同様に変化させてもよい。そうすると、ＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）に加えて、ＦＤ連結線ＦＤＣＬ（２）もフローティングディフュージョンＦＤに接続されるようになる。この結果、リセットノイズの原因となる電荷およびフォトダイオードＰＤ１，ＰＤ２の蓄積電荷は３個のＦＤ連結線ＦＤＣＬ（０）〜ＦＤＣＬ（２）に分配される。

同様に、読出し期間ＴＲ（０）において、制御信号線ＦＤＳＷ１（１）〜ＦＤＳＷ１（１６）の各々の電圧を制御信号線ＦＤＳＷ１（０）と同様に変化させ、制御信号線ＲＳＴ（１）〜ＲＳＴ（１６）の各々の電圧を制御信号線ＲＳＴ（０）と同様に変化させてもよい。この場合、リセットノイズの原因となる電荷およびフォトダイオードＰＤ１，ＰＤ２の蓄積電荷は、１７個のＦＤ連結線ＦＤＣＬ（０）〜ＦＤＣＬ（１６）に分配される。

［読出し動作時のポテンシャル図］
図１２は、図１１に示す各時刻におけるポテンシャル図である。図１２（Ａ）は、実際に高照度の光を受光した場合のポテンシャル図であり、図１２（Ｂ）は、実際に低照度の光を受光した場合のポテンシャル図である。図１２において、低照度の光とは、フォトダイオードＰＤ１に生成した光電荷の量が、フローティングディフュージョン容量ＣＦＤに納まる程度の照度の光を意味する。高照度の光とは、光電変換素子ＰＤ１が生成した光電荷の量が、フローティングディフュージョン容量ＣＦＤから溢れる程度の照度の光を意味する。なお、図１２では、図１１の読出し期間ＴＲ（０）の前半の場合について説明しているが、後半の場合も同じである。さらに、他のの読出し期間についても同様である。

光電子蓄積期間の終了後、時刻ｔＲＳＴ１では、読出し対象の第０行に配置される各画素ユニットＰＵに設けられたリセットトランジスタＭＲＳＴおよびＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２がオン状態である。これにより、第０行の各画素ユニットＰＵに設けられたフローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）がリセットされる。すなわち、これらの部位の蓄積電荷（電子）が放出される。

その後、リセットトランジスタＭＲＳＴがオフ状態になることにより、時刻ｔＨＲ１において、高照度用リセットレベルの読出しが行われる。オン状態のＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２を介して、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）が接続されている。

その後、ＦＤ切替えトランジスタＭＦＤＳＷ２がオフ状態になることによって、時刻ｔＬＲ１に、低照度用リセットレベルの読出しが行われる。フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）との間は非接続である。

時刻ｔＣＴ１に転送トランジスタＭＴＸ１がオン状態になることによって、フォトダイオードＰＤ１に蓄積されている光電荷がフローティングディフュージョンＦＤに転送される。図１２（Ａ）に示すように高照度の光を受光した場合には、フローティングディフュージョンＦＤから溢れ出した電荷が、ＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）に蓄積される。

時刻ｔＬＳ１に、低照度用信号レベルの読出しが行われる。フローティングディフュージョンＦＤの電圧は、増幅トランジスタＭＡＭＩによって増幅され、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１へ出力される。図１２（Ａ）に示すように高照度の光を受光した場合には、低照度用信号レベルは飽和している。

次に、ＦＤ切替えトランジスタＭＦＤＳＷ２がオン状態になった後、時刻ｔＨＳに高照度用信号レベルの読出が行われる。ＦＤ切替えトランジスタＭＦＤＳＷ１がオン状態になることによって、フローティングディフュージョンＦＤの電荷とＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の電荷が混合される。この結果、フローティングディフュージョンＦＤの容量ＣＦＬとＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の容量とが並列接続され、これらの合成容量による電圧が、増幅トランジスタＭＡＭＩによって増幅され、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１へ出力される。

［カラム回路の信号波形］
図１３は、カラム回路の信号波形を説明するためのタイミング図である。図１３において、横軸は時間を表し、縦軸は上から順に、図９のプログラマブルゲインアンプＰＧＡの出力信号ＰＯＵＴ、Ａ／Ｄ変換回路ＡＤＣに入力されるサンプリング信号ＳＭＰＬ、コンパレータＡ２の正入力端子ＡＩＮの電位、およびＡ／Ｄ変換回路ＡＤＣの出力信号Ｄｘを模式的に示す。出力信号ＰＯＵＴは、高電位ほど撮像した光が暗いことを示している。

図９および図１３を参照して、Ａ／Ｄ変換回路ＡＤＣは、プログラマブルゲインアンプＰＧＡから出力される高照度用リセットレベル、低照度用リセットレベル、低照度用信号レベル、および高照度用信号レベルを、それぞれサンプリングパルスＴＨＲ，ＴＬＲ，ＴＬＳ，ＴＨＳがサンプリング信号ＳＭＰＬとして与えられることによって、コンパレータＡ２の正入力端子ＡＩＮと接続された容量Ｃ３に保持する。

各サンプリング期間（ＴＨＲ，ＴＬＲ，ＴＬＳ，ＴＨＳ）の終了後のホールド期間において、コンパレータＡ２の正入力端子ＡＩＮの電位は、所定の傾斜を有するランプ信号ＲＡＭＰが重畳されることによって一旦高電位側へシフトされた後に一定の傾きで低下する。このときの正入力端子ＡＩＮの電位が、参照電圧ＶＲＥＦと比較される。図６において、実線はランプ信号ＲＡＭＰを、二点鎖線は参照電圧ＶＲＥＦを、破線はＰＧＡ出力信号ＰＯＵＴを示す。高照度リセットレベルおよび低照度リセットレベルは、参照電圧ＶＲＥＦの値を若干上回る程度の値であると想定しているため、波形図が煩雑にならないよう、両リセットレベルを示す破線は省略されている。

Ａ／Ｄ変換回路ＡＤＣは、高照度用リセットレベルのホールド期間中に、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた高照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する高照度用デジタルリセット信号ＤＨＲｘを出力する。信号名“ＤＨＲｘ”における最後の“ｘ”は、画素アレイ１の第ｘ列であることを示す。同様に、ＡＤ変換回路ＡＤＣは、低照度用リセットレベルのホールド期間中に低照度用デジタルリセット信号ＤＬＲｘを出力し、低照度用信号レベルのホールド期間中に低照度用デジタル信号ＤＬＳｘを出力し、高照度用信号レベルのホールド期間中に高照度用デジタル信号ＤＨＳｘを出力する。なお、図８および図９では、これらのデジタル信号を総称してＤｘと記載している。

図８に示す各列のカラム回路３１と接続された図示しないデジタル信号処理回路は、低照度用デジタル信号ＤＬＳｘと低照度用デジタルリセット信号ＤＬＲｘの差分を算出することによって、リセットノイズや低周波ノイズが除去された低照度用の信号成分を抽出する。同様に、デジタル信号処理回路は、高照度用デジタル信号ＤＨＳｘと高照度用デジタルリセット信号ＤＨＲｘの差分を算出することで、高照度用の信号成分を抽出する。

［第２の実施形態の効果］
第２の実施形態では、１回露光によるローリングシャッター方式における読出し期間中に、各ＦＤ切替えトランジスタＭＦＤＳＷ２をオン状態にすることによって得られる高照度リセットレベルおよび高照度信号レベルと、各ＦＤ切替えトランジスタＭＦＤＳＷ２をオフ状態にすることによって得られる低照度リセットレベルおよび低照度信号レベルとの両方を検出することができる。したがって、第１の実施形態のように事前に被写体からの照度に応じて動作モード（高照度撮像モードまたは低照度撮像モード）を設定する必要がないというメリットがある。

［第２の実施形態の変形例］
図１４は、２回露光によるローリングシャッター方式で読出しを行う場合のタイミング図である。

図１０に示される１回露光によるローリングシャッター方式と異なり、図１４のタイミング図は、複数回露光を行うローリングシャッター方式の一例として、１フレーム期間に、長時間露光（低照度用）および短時間露光（高照度用）からなる２回露光を行うローリングシャッター方式を示す。図１４に示すように、長時間露光における光電子蓄積期間は、短時間露光における光電子蓄積期間より、長く設定される。１フレーム期間における露光順序は、長時間露光と短時間露光の順番を入れ替えても良い。また、長時間露光および短時間露光における光電子蓄積時間の設定は、独立に可変制御しても良い。

時刻ｔ１００から時刻ｔ１０１までの低照度用読出し期間では、垂直走査回路２は、第０行の各画素ユニットＰＵに接続された制御信号線ＲＳＴ（０），ＴＸ１（０），ＴＸ２（０），ＦＤＳＷ１（０），ＦＤＳＷ２（０），ＳＥＬ（０）に対して、図３（Ｂ）に示されている電圧を供給する。これによって、第０行の各画素ユニットＰＵから低照度用リセットレベルおよび低照度用信号レベルが各列のカラム回路３１にそれぞれ出力される。第０行以外の制御信号線の電圧は全てＬレベルに設定されている。

同様に、時刻ｔ１０１から時刻ｔ１０２までの低照度用読出し期間では、垂直走査回路２は、第１行の画素ユニットＰＵに接続された制御信号線ＲＳＴ（１），ＴＸ１（１），ＴＸ２（１），ＦＤＳＷ１（１），ＦＤＳＷ２（１），ＳＥＬ（１）に対して、図３（Ｂ）に示される電圧を供給する。第１行以外の制御信号線の電圧は全てＬレベルに設定されている。第２行から第１６行についても同様である。

時刻ｔ２００から時刻ｔ２０１までの高照度用読出し期間では、垂直走査回路２は、第０列の各画素ユニットＰＵに接続された制御信号線ＲＳＴ（０），ＴＸ１（０），ＴＸ２（０），ＦＤＳＷ１（０），ＦＤＳＷ２（０），ＳＥＬ（０）に対して、図３（Ａ）に示される電圧を供給する。これによって、第０行の各画素ユニットＰＵから高照度用リセットレベルおよび高照度用信号レベルが各列のカラム回路３１にそれぞれ出力される。第０行以外の制御信号線の電圧は全てＬレベルに設定されている。

同様に、時刻ｔ２０１から時刻ｔ２０２までの高照度用読出し期間では、垂直走査回路２は、第１行の画素ユニットＰＵに接続された制御信号線ＲＳＴ（１），ＴＸ１（１），ＴＸ２（１），ＦＤＳＷ１（１），ＦＤＳＷ２（１），ＳＥＬ（１）に対して、図３（Ａ）に示されている電圧を供給する。第１行以外の制御信号線の電圧は全てＬレベルに設定されている。第２行から第１６行についても同様である。

カラム回路３１に設けられたＡ／Ｄ変換回路ＡＤＣは、低照度用リセットレベルおよび低照度用信号レベルを、それぞれ、低照度用デジタルリセット信号ＤＬＲおよび低照度用デジタル信号ＤＬＳに変換して出力する。同様に、カラム回路３１に設けられたＡ／Ｄ変換回路ＡＤＣは、高照度用リセットレベルおよび高照度用信号レベルを、それぞれ、高照度用デジタルリセット信号ＤＨＲおよび高照度用デジタル信号ＤＨＳに変換して出力する。

カラム回路３１の後段に設けられた図示しないデジタル信号処理回路は、低照度用デジタルリセット信号ＤＬＲ、低照度用デジタル信号ＤＬＳ、高照度用デジタルリセット信号ＤＨＲ、および高照度用デジタル信号ＤＨＳをＨＤＲ合成（High Dynamic Range Imaging合成）することによって、ダイナミックレンジの広い画像を得ることができる。

＜第３の実施形態＞
第３の実施形態による撮像装置では、図８および図９で説明したカラム回路３１に代えて、図１５に示すカラム回路３２が用いられる。カラム回路３２は、図９のカラム回路３１を並列構成にしたものであり、高照度用リセットレベルおよび高照度用信号レベルと、低照度用リセットレベルおよび低照度用信号レベルとを並列的にＡ／Ｄ変換可能にしたものである。以下に、具体的に説明する。

［カラム回路の構成］
図１５は、第３の実施形態による撮像装置において用いられるカラム回路の回路図である。図１５を参照して、カラム回路３２は、２個のプログラマブルゲインアンプＰＧＡ１，ＰＧＡ２と、２個のＡ／Ｄ変換回路ＡＤＣ１，ＡＤＣ２とを含む。

プログラマブルゲインアンプＰＧＡ１は、図９のプログラマブルゲインアンプＰＧＡの構成に加えてスイッチＳＷＣＨを含む。同様に、プログラマブルゲインアンプＰＧＡ２は、図９のプログラマブルゲインアンプＰＧＡの構成に加えてスイッチＳＷＣＬを含む。出力信号線ＶＯＵＴ（ｘ）は、スイッチＳＷＣＨおよびスイッチＳＷＣＬの各一端と接続される。スイッチＳＷＣＨおよびスイッチＳＷＣＬの各他端は、それぞれ、プログラマブルゲインアンプＰＧＡ１の入力容量Ｃ１の一端およびプログラマブルゲインアンプＰＧＡ２の入力容量Ｃ１の一端と接続される。スイッチＳＷＣＨおよびスイッチＳＷＣＬは、それぞれ、高照度用カラム選択信号ＨＳＥＬおよび低照度用カラム選択信号ＬＳＥＬにより相補的にオンおよびオフする。

Ａ／Ｄ変換回路ＡＤＣ１，ＡＤＣ２の各々の構成は、図９のＡ／Ｄ変換回路ＡＤＣの構成と同じである。具体的に、プログラマブルゲインアンプＰＧＡ１の出力信号ＰＯＵＴ１は、図９のスイッチＳＷ１に対応するスイッチＳＷＳＨを経由して、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１に入力される。同様に、プログラマブルゲインアンプＰＧＡ２の出力信号ＰＯＵＴ２は、図９のスイッチＳＷＳＬに対応するスイッチＳＷＳＬを経由して、Ａ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２に印加される。スイッチＳＷＳＨおよびスイッチＳＷＳＬは、それぞれ、サンプリング信号ＳＭＰＨおよびサンプリング信号ＳＭＰＬにより開閉状態が制御される。Ａ／Ｄ変換回路ＡＤＣ１は、正入力端子ＡＩＮ１に印加された信号をデジタル信号Ｄｘ１に変換して出力し、Ａ／Ｄ変換回路ＡＤＣ２は、正入力端子ＡＩＮ２に印加された信号をデジタル信号Ｄｘ２に変換して出力する。

［カラム回路の信号波形］
図１６は、図１５に示すカラム回路の信号波形を説明するためのタイミング図である。図１６では、１回露光によって画素ユニットＰＵを読み出す場合の波形が示されている。図１６の横軸は時間を表す。図１６の縦軸は上から順に、プログラマブルゲインアンプＰＧＡ１，ＰＧＡ２の出力信号ＰＯＵＴ１，ＰＯＵＴ２、高照度用カラム選択信号ＨＳＥＬ、低照度用カラム選択信号ＬＳＥＬ、サンプリング信号ＳＭＰＨおよびＳＭＰＬ、正入力端子ＡＩＮ１，ＡＩＮ２の電位、Ａ／Ｄ変換回路ＡＤＣ１，ＡＤＣ２の出力信号Ｄｘ１，Ｄｘ２を示す。出力信号ＰＯＵＴ１，ＰＯＵＴ２は、高電位ほど撮像した光が暗いことを示している。

図１５および図１６を参照して、時刻ｔ１から時刻ｔ２の間、高照度用カラム選択信号ＨＳＥＬがＨレベルに設定され、低照度用カラム選択信号ＬＳＥＬがＬレベルに設定される。この間に入力された高照度リセットレベルに合わせてサンプリングパルスＴＨＲが入力されることによって、Ａ／Ｄ変換回路ＡＤＣ１は、高照度リセットレベルをコンパレータＡ２の正入力端子ＡＩＮ１に接続された容量Ｃ３に保持する。

次の時刻ｔ３から時刻ｔ４の間、高照度用カラム選択信号ＨＳＥＬがＬレベルに設定され、低照度用カラム選択信号ＬＳＥＬがＨレベルに設定される。この間に入力された低照度リセットレベルに合わせてサンプリングパルスＴＬＲが入力されることによって、Ａ／Ｄ変換回路ＡＤＣ２は、低照度リセットレベルをコンパレータＡ２の正入力端子ＡＩＮ２に接続された容量Ｃ３に保持する。

高照度リセットレベルおよび低照度リセットレベルのホールド期間において、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１の電位およびＡ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２の電位の各々は、所定の傾斜を有するランプ信号ＲＡＭＰが重畳されることによって一旦高電位側へシフトされた後に一定の傾きで低下する。このときの正入力端子ＡＩＮ１，ＡＩＮ２の各電位が、参照電圧ＶＲＥＦ比較される。図１６において、実線はランプ信号ＲＡＭＰを、二点鎖線は参照電圧ＶＲＥＦを示す。高照度リセットレベルおよび低照度リセットレベルは、参照電圧ＶＲＥＦの値を若干上回る程度の値であると想定されるので、波形図が煩雑にならないように図示を省略している。

Ａ／Ｄ変換回路ＡＤＣ１は、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた高照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する高照度用デジタルリセット信号ＤＨＲｘを出力する。この出力と並行して、Ａ／Ｄ変換回路ＡＤＣ２は、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた低照度用リセットレベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する低照度用デジタルリセット信号ＤＬＲｘを出力する。

続いて、高照度用カラム選択信号ＨＳＥＬがＬレベルに設定され、低照度用カラム選択信号ＬＳＥＬがＨレベルに設定された状態において、低照度信号レベルが入力される。この低照度信号レベルに合わせてサンプリングパルスＴＬＳが入力されることによって、Ａ／Ｄ変換回路ＡＤＣ２は、低照度信号レベルをコンパレータＡ２の正入力端子ＡＩＮ２に接続された容量Ｃ３に保持する。

次の時刻ｔ５以降、高照度用カラム選択信号ＨＳＥＬがＨレベルに設定され、低照度用カラム選択信号ＬＳＥＬがＬレベルに設定されている。この間に入力された高照度信号レベルに合わせてサンプリングパルスＴＨＳが入力されることによって、Ａ／Ｄ変換回路ＡＤＣ１は、高照度信号レベルをコンパレータＡ２の正入力端子ＡＩＮ１に接続された容量Ｃ３に保持する。

低照度信号レベルおよび高照度信号レベルのホールド期間において、Ａ／Ｄ変換回路ＡＤＣ１の正入力端子ＡＩＮ１の電位およびＡ／Ｄ変換回路ＡＤＣ２の正入力端子ＡＩＮ２の電位の各々は、所定の傾斜を有するランプ信号ＲＡＭＰが重畳されることによって一旦高電位側へシフトされた後に一定の傾きで低下する。このときの正入力端子ＡＩＮ１，ＡＩＮ２の各電位が、参照電圧ＶＲＥＦ比較される。図１６において、実線はランプ信号ＲＡＭＰを、二点鎖線は参照電圧ＶＲＥＦを示し、破線はランプ信号ＲＡＭＰでシフトされた高照度用信号レベルおよび低照度用信号レベルを示す。

Ａ／Ｄ変換回路ＡＤＣ２は、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた低照度用信号レベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する低照度用デジタル信号ＤＬＳｘを出力する。この出力と並行して、Ａ／Ｄ変換回路ＡＤＣ１は、ランプ信号ＲＡＭＰが上昇を開始する時刻から、ランプ信号ＲＡＭＰでシフトされた高照度用信号レベルが参照電圧ＶＲＥＦを下回る時刻までの時間幅を有する高照度用デジタル信号ＤＨＳｘを出力する。

［第３の実施形態の効果］
図１５および図１６で説明したように第３の実施形態によれば、カラム回路３２は、画素ユニットＰＵの列ごとに、高照度用カラム回路（プログラマブルゲインアンプＰＧＡ１およびＡ／Ｄ変換回路ＡＤＣ１）と低照度用カラム回路（プログラマブルゲインアンプＰＧＡ２およびＡ／Ｄ変換回路ＡＤＣ２）とを有する。出力信号線ＶＯＵＴが順次出力する信号は、スイッチＳＷＣＨおよびスイッチＳＷＣＬで構成されるマルチプレクサで、順次、高照度用カラム回路および低照度用カラム回路に入力される。

カラム回路３２の処理時間は、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２が支配的である。特に、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２に入力される信号の振幅が大きくなると、カラム回路３２の処理時間の増加はより顕著になる。そのような大きな振幅の入力信号を処理する場合であっても、Ａ／Ｄ変換回路ＡＤＣ１およびＡ／Ｄ変換回路ＡＤＣ２を並行して動作させることにより、カラム回路３２の処理時間を図６に示されるカラム回路３１の処理時間と比較し、４０パーセント前後まで短縮することができる。このようなカラム回路３２の高速化により、撮像装置の画像処理能力を高速化することが可能となる。

＜第４の実施形態＞
［画素アレイの構成］
図１７は、第４の実施形態による撮像装置において画素アレイの第ｘ列目の構成を示す回路図である。

図１７の画素アレイは、列ごとに、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）（全リセットトランジスタと総称する場合がある）をさらに含む点で、図８の画素アレイと異なる。各列のトップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）は、最上端のＦＤ連結線ＦＤＣＬと電源ノードＶＤＤとの間に接続されるＮＭＯＳトランジスタである。各列のボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）は、各列の最下端のＦＤ連結線ＦＤＣＬと電源ノードＶＤＤとの間に接続されるＮＭＯＳトランジスタである。トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）のゲートおよびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）のゲートには、垂直走査回路２から全リセット信号ＲＳＴ＿ＡＬＬが入力される。

図１７のその他の点は図８と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［読出し動作の詳細］
図１８は、図１７の各画素ユニットの読出し動作を説明するためのタイミング図である。図１８のタイミング図は基本的には図１１のタイミング図と同じであるが以下の点が異なる。なお、図１０で説明したように画素アレイの行は第０行から第１６行まで設けられているとする。

まず、読出し期間ＴＲ（０）の前半が終了する時刻ｔ１００Ａの直前および後半が終了する時刻ｔ１０１の直前に、垂直走査回路２は、全リセット信号ＲＳＴ＿ＡＬＬとしてワンショットパルスを出力するとともに、制御信号線ＲＳＴ（０）〜ＲＳＴ（１６）および制御信号線ＦＤＳＷ１（１）〜ＦＤＳＷ１（１６）にワンショットパルスを出力する。この間、制御信号線ＦＤＳＷ１（０）およびＦＤＳＷ２（０）はＨレベルに維持されている。

他の読出し期間ＴＲ（ｉ）（ただし、０≦ｉ≦１６）についても同様に、読出し期間ＴＲ（ｉ）の前半が終了する直前および後半が終了する直前に、垂直走査回路２は、全リセット信号ＲＳＴ＿ＡＬＬとしてワンショットパルスを出力するとともに、制御信号線ＲＳＴ（０）〜ＲＳＴ（１６）にワンショットパルスを出力し、第ｉ行を除く制御信号線ＦＤＳＷ１にワンショットパルスを出力する。この間、制御信号線ＦＤＳＷ１（ｉ）およびＦＤＳＷ２（ｉ）はＨレベルに維持されている。

以上の制御によって、各読出し期間の前半および後半が終了する直前に、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を介してすべてのＦＤ連結線ＦＤＣＬ（０）〜ＦＤＣＬ（１７）の残留電荷を速やかに排出することができる。この結果、図８の構成の画素アレイを有する撮像装置よりも高速動作を実現できる。

＜第５の実施形態＞
［撮像装置の全体構成］
図１９は、第５の実施形態による撮像装置の構成を示すブロック図である。図１９の撮像装置１０１は、画素アレイ１の各行に接続される制御信号線ＦＤＳＷ１，ＦＤＳＷ２が１本の制御信号線ＦＤＳＷに置換されている点で、図１の撮像装置１００と異なる。さらに、図２０で説明するように各画素ユニットＰＵＡの構成が図２の画素ユニットＰＵと異なる。図１９のその他の点は図１の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［画素ユニットの構成］
図２０は、図１９の各画素ユニットの等価回路図である。図２０には、図１９の制御信号線ＦＤＳＷ，ＲＳＴ，ＴＸ１，ＴＸ２，ＳＥＬおよび出力信号線ＶＯＵＴに接続された１個の画素ユニットＰＵＡが図示されている。

画素ユニットＰＵＡは、２個のフォトダイオードＰＤ１，ＰＤ２、２個の転送トランジスタＭＴＸ１，ＭＴＸ２、リセットトランジスタＭＲＳＴ、増幅トランジスタＭＡＭＩ、および選択トランジスタＭＳＥＬを含む。画素ユニットＰＵＡは、さらに、ＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌ、およびＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２を含む。ＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌは、それぞれ列方向の上下の画素ユニットＰＵＡと共有されている。これらの構成要素は、図２の場合と同じである。

図２０の画素ユニットＰＵＡが図２の場合と異なる点は、ＦＤ切替えトランジスタＭＦＤＳＷ１のゲートとＦＤ切替えトランジスタＭＦＤＳＷ２のゲートとが相互に接続されているとともに、これらのゲートが共通の制御信号線ＦＤＳＷに接続されている点にある。ＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２は、通常、面積縮小のためゲート電極が一体形成される。以下、ＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２をまとめて、ＦＤ切替え部ＭＦＤＳＷと称する。

なお、図２０の場合、リセットトランジスタＭＲＳＴは、ＦＤ連結線ＦＤＣＬ＿Ｕと電源配線ＶＤＤ＿ＰＸとの間に接続される。図２０のその他の点は図２の場合と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［画素ユニットの動作］
図２１は、図２０の画素ユニットの読出し動作を示すタイミング図である。図３の場合と同様に、読出し動作には２種類の動作モード、すなわち、ＦＤＳＷオンモード（高照度撮像モード）とＦＤＳＷオフモード（低照度撮像モード）とがある。

垂直走査回路２は、ＦＤＳＷオンモードでは、信号読出し時に制御信号線ＦＤＳＷをＨレベルにすることによって、ＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２をオン状態にする。これによって、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕとが連結された状態で信号読出しが行われるので、比較的高照度時において低ＩＳＯ感度での撮像が可能になる。一方、ＦＤＳＷオフモードでは、垂直走査回路２は、信号読出し時に制御信号線ＦＤＳＷをＬレベルにすることによって、ＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２をオフ状態にする。これによって、フローティングディフュージョンＦＤがＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕから切断された状態で信号読出しが行われるので、比較的低照度時に高ＩＳＯ感度での撮像を実現できる。この場合、初段アンプの増幅率を大きくできるので、ノイズ低減効果も期待できる。

以下、各動作モードにおける画素ユニットの動作について時間順に説明する。なお、図２１（Ａ）および図２１（Ｂ）では、上から順に制御信号ＲＳＴ，ＴＸ１，ＴＸ２，ＦＤＳＷ，ＳＥＬの電圧波形が示されている。

（１．ＦＤＳＷオンモード、すなわち高照度撮像モードの場合）
図２０および図２１（Ａ）を参照して、ＦＤＳＷオンモード（高照度撮像モード）における読出し動作を説明する。

時刻ｔ１において、垂直走査回路２は、制御信号線ＦＤＳＷの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤの容量ＣＦＤにＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの容量を接続する。時刻ｔ１において、垂直走査回路２は、さらに、制御信号線ＳＥＬの電圧をハイレベル（Ｈレベル）にすることによって、読出し対象となる行の画素ユニットＰＵＡを選択する。なお、制御信号線ＦＤＳＷ，ＳＥＬの電圧は、読出し動作中には常時Ｈレベルである。

次の時刻ｔ２において、垂直走査回路２は、制御信号線ＲＳＴの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの電圧をリセットする。これによって、フローティングディフュージョンＦＤの電位のリセットレベル（暗時レベル）が決まる。暗時レベルの電位は、列ごとの出力信号線ＶＯＵＴを介して水平走査回路３に出力される。

垂直走査回路２は、制御信号線ＲＳＴの電圧をＬレベルに戻した後に、次の時刻ｔ３において、制御信号線ＴＸ１の電圧をＨレベルにすることによって、フォトダイオードＰＤ１に蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、フォトダイオードＰＤ１に蓄積された電子数に比例して変化することにより、リセットレベルからフォトダイオードＰＤ１の信号レベル（ＰＤ信号レベル）に変化する。転送後に制御信号線ＴＸ１の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して列ごとに水平走査回路３に出力される。

次の時刻ｔ４において、フォトダイオードＰＤ２の信号を読み出すため、垂直走査回路２は、制御信号線ＲＳＴの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ＿Ｌ，ＦＤＣＬ＿Ｕの電圧をリセットする。これによって、フローティングディフュージョンＦＤの電位のリセットレベルが決まる。

垂直走査回路２は、制御信号線ＲＳＴの電圧をＬレベルに戻した後に、次の時刻ｔ５において、制御信号線ＴＸ２の電圧をＨレベルにすることによって、フォトダイオードＰＤ２で蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、リセットレベルからフォトダイオードＰＤ２の信号レベルに変化する。転送後に制御信号線ＴＸ２の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

（２．ＦＤＳＷオフモード、すなわち低照度撮像モードの場合）
図２０および図２１（Ｂ）を参照して、ＦＤＳＷオフモード（低照度撮像モード）の動作を説明する。

時刻ｔ１において、垂直走査回路２は、制御信号線ＳＥＬの電圧をＨレベルにすることによって、信号読出し対象となる行の画素ユニットＰＵＡを選択する。なお、制御信号線ＳＥＬの電圧は読出し動作中には常時Ｈレベルである。

次の時刻ｔ２において、垂直走査回路２は、制御信号線ＲＳＴ，ＦＤＳＷの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤの電圧をリセットする。これによって、フローティングディフュージョンＦＤの電位のリセットレベル（暗時レベル）が決まる。暗時レベルの電位は、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

垂直走査回路２は、制御信号線ＲＳＴ，ＦＤＳＷの電圧をＬレベルに戻した後に、次の時刻ｔ３において、制御信号線ＴＸ１の電圧をＨレベルにすることによって、フォトダイオードＰＤ１で蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、リセットレベルからフォトダイオードＰＤ１の信号レベル（ＰＤ信号レベル）に変化する。転送後に制御信号線ＴＸ１の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

次の時刻ｔ４において、フォトダイオードＰＤ２の信号を読み出すため、垂直走査回路２は、制御信号線ＲＳＴ，ＦＤＳＷの電圧をＨレベルにすることによって、フローティングディフュージョンＦＤの電圧をリセットする。これによって、フローティングディフュージョンＦＤの電位のリセットレベルが決まる。

垂直走査回路２は、制御信号線ＲＳＴ，ＦＤＳＷの電圧をＬレベルに戻した後に、次の時刻ｔ５において、制御信号線ＴＸ２の電圧をＨレベルにすることによって、フォトダイオードＰＤ２で蓄積された電子をフローティングディフュージョンＦＤに転送させる。これによって、フローティングディフュージョンＦＤの電位は、リセットレベルからフォトダイオードＰＤ２の信号レベルに変化する。転送後に制御信号線ＴＸ２の電圧はＬレベルに戻される。ＰＤ信号レベルは、出力信号線ＶＯＵＴを介して行ごとに水平走査回路３に出力される。

ＦＤＳＷオンモードと比較したＦＤＳＷオフモードの特徴は、以下のとおりである。ＦＤＳＷオンモードでは、フローティングディフュージョンＦＤをリセットするために、制御信号線ＲＳＴの電圧をローレベル（Ｌレベル）からＨレベルに切替える。制御信号線ＦＤＳＷは常時Ｈレベルである。これに対して、ＦＤＳＷオフモードでは、制御信号線ＦＤＳＷおよびＲＳＴの両方の電圧をＬレベルからＨレベルに切替えることによってフローティングディフュージョンＦＤがリセットされる。すなわち、ＦＤＳＷオフモードでは、フローティングディフュージョンＦＤをリセットする役割を、リセットトランジスタＭＲＳＴだけでなく、リセットトランジスタＭＲＳＴとＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＥ２との両方が担う。

［画素ユニットのレイアウト］
図２２は、第５の実施形態において、基板から第１金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。図２２では、第１金属配線層の上層の第２金属配線層は概略的な配置のみが示されている。図２３は、第５の実施形態において、基板から第２金属配線層までの画素ユニットのレイアウトを模式的に示す平面図である。図２４は、第５の実施形態において、列方向に隣接する３つの画素ユニットについて、基板から第１金属配線層までレイアウトを模式的に示す平面図である。ただし、図２４では図解を容易にするために一部の第１金属配線層を図示していない。

図２２〜図２４において、画素アレイの行方向をＸ軸方向とし、列方向をＹ軸方向とする。Ｙ軸方向で紙面の上下方向を区別する場合は、＋Ｙ方向および−Ｙ方向のように正負の符号を付して区別する。Ｘ軸方向についても同様である。図２０で説明した各ＮＭＯＳトランジスタを表す参照符号は、ゲート電極に付されている。図解を容易にするために、ゲート電極層と第１金属配線層とにハッチングが付されている。

図２２〜図２４を参照して、画素ユニットＰＵＡ（ｎ，ｘ）を構成するフォトトランジスタＰＤ１，ＰＤ２はＹ軸方向に並んで配置される。フォトトランジスタＰＤ１，ＰＤ２の間にフローティングディフュージョンＦＤとしてＮ型不純物領域が形成される。フローティングディフュージョンＦＤとフォトトランジスタＰＤ１との間のチャネル領域を覆うように転送トランジスタＭＴＸ１用のゲート電極が形成される。同様に、フローティングディフュージョンＦＤとフォトトランジスタＰＤ２との間のチャネル領域を覆うように転送トランジスタＭＴＸ２用のゲート電極が形成される。

フローティングディフュージョンＦＤに対して＋Ｘ方向に隣接して、ＦＤ切替え部ＭＦＤＳＷが配置される。ＦＤ切替え部ＭＦＤＳＷは、不純物領域４０、不純物領域４１、およびフローティングディフュージョンＦＤと共通化された不純物領域４２からなる３つの不純物領域の間がゲート電極部４３で覆われた構造を有している。不純物領域４０は、コンタクトホールＣＨを介して、第１金属配線層で形成され＋Ｙ方向に延びるＦＤ連結線ＦＤＣＬ（ｎ）と接続される。ＦＤ連結線ＦＤＣＬ（ｎ）は、画素ユニットＰＵＡ（ｎ＋１，ｘ）のＦＤ切替え部ＭＦＤＳＷの不純物領域４１とコンタクトホールＣＨを介して接続される。不純物領域４１は、コンタクトホールを介して、第１金属配線層で形成され−Ｙ方向に延びるＦＤ連結線ＦＤＣＬ（ｎ−１）と接続される。ＦＤ連結線ＦＤＣＬ（ｎ−１）は、画素ユニットＰＵＡ（ｎ−１，ｘ）のＦＤ切替え部ＭＦＤＳＷの不純物領域４０と接続される。ＦＤ切替え部ＭＦＤＳＷの等価回路については図２６〜図２８で後述する。

フローティングディフュージョンＦＤに対して−Ｘ方向に隣接して、増幅トランジスタＭＡＭＩが配置される。増幅トランジスタＭＡＭＩの第１の不純物領域は、第１金属配線層で形成されて概ねＹ軸方向に延びる電源配線ＶＤＤ＿ＰＸ２（ｘ）と第１金属配線層の配線を介して接続される。増幅トランジスタＭＡＭＩのゲート電極は、第１金属配線層の配線を介してフローティングディフュージョンＦＤと接続される。

フォトトランジスタＰＤ２を挟んでフローティングディフュージョンＦＤと反対側に（すなわち、画素ユニットＰＵＡ（ｎ，ｘ）のフォトトランジスタＰＤ２と画素ユニットＰＵＡ（ｎ＋１，ｘ）のフォトトランジスタＰＤ１との間に）、リセットトランジスタＭＲＳＴおよび選択トランジスタＭＳＥＬがＸ軸方向に並んで配置される。リセットトランジスタＭＲＳＴは、＋Ｘ方向側に配置される。リセットトランジスタＭＲＳＴの第１の不純物領域は、コンタクトホールＣＨを介してＦＤ連結線ＦＤＣＬ（ｎ）と接続される。リセットトランジスタＭＲＳＴの第２の不純物領域は、コンタクトホールＣＨを介して電源配線ＶＤＤ＿ＰＸ２と接続される。

選択トランジスタＭＳＥＬの第１の不純物領域は、第１金属配線層で形成されて概ね−Ｙ方向に延びる金属配線（この金属配線は、フォトダイオードＰＤ２の端部をクロスオーバーする）を介して、増幅トランジスタＭＡＭＩの第２の不純物領域と接続される。選択トランジスタＭＳＥＬの第２の不純物領域は、第１金属配線層で形成されてＹ軸方向に延びる出力信号線ＶＯＵＴ（ｘ）とコンタクトホールＣＨを介して接続される。

制御信号線ＦＤＳＷ（ｎ），ＲＳＴ（ｎ），ＴＸ１（ｎ），ＴＸ２（ｎ），ＳＥＬ（ｎ）と、電源配線ＶＤＤ＿ＰＸ（ｎ）とは、第２金属配線層を用いて形成される。制御信号線ＦＤＳＷ（ｎ）は、ＦＤ切替え部ＭＦＤＳＷのゲート電極部４３と、コンタクトホールＣＨを介して接続される。制御信号線ＲＳＴ（ｎ）は、リセットトランジスタＭＲＳＴのゲート電極と、第１金属配線層で形成された金属配線を介して接続される。制御信号線ＴＸ１（ｎ），ＴＸ２（ｎ）は、それぞれ、転送トランジスタＭＴＸ１，ＭＴＸ２のゲート電極と第１金属配線層で形成された金属配線を介して接続される。制御信号線ＳＥＬ（ｎ）は、選択トランジスタＭＳＥＬのゲート電極と第１金属配線層で形成された金属配線を介して接続される。電源配線ＶＤＤ＿ＰＸ（ｎ）は、第１金属配線層で形成されて概ねＹ軸方向に延びる電源配線ＶＤＤ＿ＰＸ２（ｘ）とコンタクトホールＣＨを介して接続される。

図２５は、図２３のＸＸＶ−ＸＸＶ線に沿った断面図である。
図２５を参照して、半導体基板２０には、フォトダイオードＰＤ１，ＰＤ２、フローティングディフュージョンＦＤ、および図示しないトランジスタの不純物領域（ソース領域およびドレイン領域）が形成される。

半導体基板２０上には層間絶縁層２１が形成され、層間絶縁層２１の上に複数のカラーフィルタ２７が形成される。さらに、複数のカラーフィルタ２７の上には複数のマイクロレンズ２８がそれぞれ形成される。カラーフィルタ２７およびマイクロレンズ２８は、対応するフォトダイオードＰＤ１またはＰＤ２の上方に個別に形成されている。

層間絶縁層２１中には、ゲート電極２９，３０、第１の金属配線層２２、第２の金属配線層２４が基板２０側から順に形成される。ゲート電極２９，３０とチャネル領域との間には図示しないゲート絶縁膜が形成される。第１の金属配線層２２に形成された金属配線（２３など）は、コンタクトホールＣＨを介してフローティングディフュージョンＦＤまたはトランジスタの不純物領域またはゲート電極と接続される。第２の金属配線層２４に形成された金属配線２５，２６は、制御信号線ＦＤＳＷ（ｎ），ＲＳＴ（ｎ），ＴＸ１（ｎ＋１），ＴＸ２（ｎ），ＳＥＬ（ｎ）、および電源配線ＶＤＤ＿ＰＸ（ｎ）に相当する。これらの金属配線２５，２６は、コンタクトホールＣＨを介して、第１金属配線層に形成された金属配線と接続される。

［ＦＤ切替え部の等価回路について］
図２６は、図２２〜図２４で示したＦＤ切替え部の構成を説明するための図である。図２６（Ａ）は、ＦＤ切替え部ＭＦＤＳＷのレイアウトを模式的に示し、図２６（Ｂ）は、図２６（Ａ）のレイアウトに対応する回路図を示す。

図２６（Ａ）を参照して、ＦＤ切替え部ＭＦＤＳＷは、不純物領域４０、不純物領域４１、およびフローティングディフュージョンＦＤと共通化された不純物領域４２からなる３つの不純物領域の間がゲート電極部４３で覆われた構造を有している。不純物領域４０は、コンタクトホールＣＨを介してＦＤ連結線ＦＤＣＬ＿Ｕと接続され、不純物領域４１は、コンタクトホールＣＨを介してＦＤ連結線ＦＤＣＬ＿Ｌと接続される。

図２６（Ｂ）に示すように、図２６（Ａ）のＦＤ切替え部ＭＦＤＳＷは、３つのＮＭＯＳトランジスタＭＦＤＳＷ２＿Ｕ，ＭＦＤＳＷ２＿Ｌ，ＭＦＤＳＷ１が連結された構造を有している。ＮＭＯＳトランジスタＭＦＤＳＷ２＿Ｕは、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ＿Ｕとの間に接続され、ＮＭＯＳトランジスタＭＦＤＳＷ２＿Ｌは、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ＿Ｕとの間に接続される。ＮＭＯＳトランジスタＭＦＤＳＷ１は、ＦＤ連結線ＦＤＣＬ＿ＵとＦＤ連結線ＦＤＣＬ＿Ｌとの間に接続される。

これらのＮＭＯＳトランジスタＭＦＤＳＷ２＿Ｕ，ＭＦＤＳＷ２＿Ｌ，ＭＦＤＳＷ１のゲートは、図２６（Ａ）のゲート電極部４３として一体形成されているので相互に電気的に接続されている。したがって、共通の制御信号線ＦＤＳＷに与えられた制御信号によって、３つのノード４０，４１，４２（それぞれＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌ、フローティングディフュージョンＦＤと接続される）間の電気的接続および電気的遮断が制御される。

図２７は、図２６のＦＤ切替え部の第１の変形例を示す図である。図２７（Ａ）は、ＦＤ切替え部ＭＦＤＳＷのレイアウトを模式的に示し、図２７（Ｂ）は、図２７（Ａ）のレイアウトに対応する回路図を示す。

図２７（Ｂ）に示すように、図２７（Ａ）のＦＤ切替え部ＭＦＤＳＷは、２つのＮＭＯＳトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２が連結された構造を有しており、図２０の回路図と同じ構造である。ＮＭＯＳトランジスタＭＦＤＳＷ２は、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ＿Ｌとの間に接続され、ＮＭＯＳトランジスタＭＦＤＳＷ１は、ＦＤ連結線ＦＤＣＬ＿ＵとＦＤ連結線ＦＤＣＬ＿Ｌとの間に接続される。

これらのＮＭＯＳトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２のゲートは、図２７（Ａ）のゲート電極部４３として一体形成されているので相互に電気的に接続されている。したがって、共通の制御信号線ＦＤＳＷに与えられた制御信号によって、３つのノード４０，４１，４２（それぞれ、ＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌ、フローティングディフュージョンＦＤと接続される）間の電気的接続および電気的遮断が制御される。

図２８は、図２６のＦＤ切替え部の第２の変形例を示す図である。図２８（Ａ）は、ＦＤ切替え部ＭＦＤＳＷのレイアウトを模式的に示し、図２８（Ｂ）は、図２８（Ａ）のレイアウトに対応する回路図を示す。

図２８（Ｂ）に示すように、図２８（Ａ）のＦＤ切替え部ＭＦＤＳＷは、２つのＮＭＯＳトランジスタＭＦＤＳＷ１＿Ｕ，ＭＦＤＳＷ１＿Ｌが連結された構造を有している。ＮＭＯＳトランジスタＭＦＤＳＷ１＿Ｕ，ＭＦＤＷ２＿Ｌは、ＦＤ連結線ＦＤＣＬ＿ＵとＦＤ連結線ＦＤＣＬ＿Ｌとの間に直列に接続される。フローティングディフュージョンＦＤは、ＮＭＯＳトランジスタＭＦＤＳＷ１＿Ｕ，ＭＦＤＷ２＿Ｌの接続ノード４２と接続される。

これらのＮＭＯＳトランジスタＭＦＤＳＷ１＿Ｕ，ＭＦＤＷ２＿Ｌのゲートは、図２８（Ａ）のゲート電極部４３として一体形成されているので相互に電気的に接続されている。したがって、共通の制御信号線ＦＤＳＷに与えられた制御信号によって、３つのノード４０，４１，４２（それぞれ、ＦＤ連結線ＦＤＣＬ＿Ｕ，ＦＤＣＬ＿Ｌ、フローティングディフュージョンＦＤと接続される）間の電気的接続および電気的切断が制御される。

［第５の実施形態の効果］
第５の実施形態によれば、第１の実施形態における２つのＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２は、これらのゲートが相互に接続されることによって１つの制御信号線で制御される。より一般的には、各画素ユニットは、共通の制御信号に応答して第１〜第３のノード間を電気的に接続または電気的に遮断するＦＤ切替え部ＭＦＤＳＷを含む。第１および第２のノードは、列方向に隣接する上側および下側のＦＤ連結線とそれぞれ接続される。第３のノードは、フローティングディフュージョンＦＤに接続される。

したがって、第１の実施形態に比べて制御信号線の配線本数を削減することができる。さらに、制御配線数の削減により、図７に示す第１の実施形態の場合の画素断面構造から図２５の画素の断面構造のように開口率が上がるため、感度特性劣化の抑制が可能となる。また、２つのＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２（すなわち、ＦＤ切替え部を構成する複数のトランジスタ）のゲート電極は一体形成されるので、これらのトランジスタの配置に必要な面積を削減することができる。このため、画素ユニットに含まれる各トランジスタの配置の自由度が増す。

［変形例］
ＦＤ切替えトランジスタＭＦＤＳＷ１は、必ずしも画素ユニットＰＵＡごとに設ける必要はない。一般的には、複数の切替えトランジスタＭＦＤＳＷ１は、各列に設けられた複数の画素ユニットＰＵＡの少なくとも一部にそれぞれ対応して設けられる。この場合、列方向に延在する複数のＦＤ連結線ＦＤＣＬを連結するように各切替えトランジスタＭＦＤＳＷ１が配置される。各画素ユニットＰＵＡに設けられたＦＤ切替えトランジスタＭＦＤＳＷ２は、同一列に設けられた複数のＦＤ連結線のいずれかとフローティングディフュージョンＦＤとの間に接続される。各切替えトランジスタＭＦＤＳＷ１のゲートは、対応する画素ユニットＰＵＡの切替えトランジスタＭＦＤＳＷ２のゲートと電気的に接続される。各切替えトランジスタＭＦＤＳＷ１のゲート電極と対応する切替えトランジスタＭＦＤＳＷ２のゲート電極とは一体形成されているのが望ましい。

なお、上記の構成の場合、リセットトランジスタＭＲＳＴは、必ずしも画素ユニットＰＵＡごとに設ける必要はなく、複数のＦＤ連結線ＦＤＣＬにそれぞれ対応して設けてもよい。

上記のＦＤ切替えトランジスタＭＦＤＳＷ１に代えて、第１〜第３のノード間を電気的に接続または電気的に遮断するＦＤ切替え部ＭＦＤＳＷを設けてもよい。複数のＦＤ切替え部ＭＦＤＳＷは、隣り合うＦＤ連結線ＦＤＣＬの間にそれぞれ接続される。各ＦＤ切替え部ＭＦＤＳＷの第１のノードは、対応する画素ユニットＰＵＡのフローティングディフュージョンＦＤと接続される。各ＦＤ切替え部ＭＦＤＳＷの第２および第３のノードは、列方向の上側および下側に隣接するＦＤ連結線ＦＤＣＬと接続される。

＜第６の実施形態＞
第６の実施形態では、ローリングシャッター方式での１回の露光による読出し期間中に、第５の実施形態で説明したＦＤＳＷオンモード（高照度撮像モード）における読出し信号と、ＦＤＳＷオフモード（低照度撮像モード）における読出し信号の両方を検出するものである。したがって、事前に被写体からの光の照度に応じて動作モードを設定する必要がないというメリットがある。

なお、ローリングシャッター方式は図１０で説明したものと同じであるので、以下では説明を繰り返さない。

［画素アレイの構成］
図２９は、第６の実施形態による撮像装置において画素アレイのｘ列目の構成を示す回路図である。図２９では、列方向に隣接する３個の画素ユニットＰＵＡ（ｎ−１，ｘ），ＰＵＡ（ｎ，ｘ），ＰＵＡ（ｎ＋１，ｘ）の回路図が代表的に示されている。各画素ユニットＰＵＡの回路構成は、第１の実施形態の場合と同じであるので説明を繰り返さない。なお、図２９では、第ｎ行のＰＵＡ（ｎ，ｘ）に設けられたフローティングディフュージョンＦＤとＦＤ切替えトランジスタＭＦＤＳＷ２を介して接続されるＦＤ連結線を、ＦＤＣＬ（ｎ）と記載している。

図２９の撮像装置では、水平走査回路３のさらに詳細な構成が示されている。具体的な構成は、図８および図９で説明したものと同じであるので、以下では詳細な説明を繰り返さない。なお、図２９のカラム回路３１に代えて図１５で説明したカラム回路３２を設けることもできる。

［読出し動作の詳細］
図３０は、図２９の各画素ユニットの読出し動作を説明するためのタイミング図である。なお、説明を簡略化するため、画素アレイでは、１行に（Ｎ＋１）個配置された画素ユニットＰＵが、第０行（Ｒｏｗ０）から第１６行（Ｒｏｗ１６）の計１７行配置されていると仮定する。

図１０で説明した光電子蓄積期間の終了後に開始される各読出し期間において、垂直走査回路２によって制御信号線ＴＸ１，ＴＸ２，ＲＳＴ，ＳＥＬ，ＦＤＳＷに出力される制御信号に応答して、各行の画素ユニットＰＵＡのフォトダイオードＰＤ１，ＰＤ２の蓄積電荷が読み出される。

具体的に、図３０の読出し期間ＴＲ（０）において、垂直走査回路２は、制御信号線ＴＸ１（０），ＴＸ２（０），ＲＳＴ（０），ＳＥＬ（０），ＦＤＳＷ（０）に出力する制御信号によって、第０行（Ｒｏｗ０）に配置されたＮ＋１個の画素ユニットＰＵＡ（０，０）〜ＰＵＡ（０，Ｎ）から同時にデータを読み出す。画素アレイ１の第０行に配置された各画素ユニットＰＵＡの出力データは、各画素ユニットＰＵＡにそれぞれ接続された出力信号線ＶＯＵＴを経由して、対応する各カラム回路３１へ入力される。同様に、読出し期間ＴＲ（１）〜ＴＲ（１６）の各期間において、それぞれ、第１行から第１６行に配置された各画素ユニットＰＵＡのデータが読み出される。

以下、図２９および図３０を参照して、画素アレイ１の第０行に配置された各画素ユニットＰＵＡからデータを読み出す手順について説明する。なお、読出し期間ＴＲ（０）（時刻ｔ１００から時刻ｔ１０１まで）は、前半（ｔ１００〜ｔ１００Ａ）と後半（ｔ１００Ａ〜ｔ１０１）に区分される。読出し期間ＴＲ（０）の前半において、第０行の各画素ユニットＰＵＡのフォトダイオードＰＤ１に蓄積された電荷が読み出される。読出し期間ＴＲ（０）の後半において、第０行の各画素ユニットＰＵＡのフォトダイオードＰＤ２に蓄積された電荷が読み出される。

（１．フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬのリセット）
時刻ｔ１００と時刻ｔＲＳＴ１との間で、垂直走査回路２は、制御信号線ＦＤＳＷ（０），ＲＳＴ（０）の電圧をＬレベルからＨレベルに変化させることよって、第０行の各画素ユニットＰＵＡのＦＤ切替えトランジスタＭＦＤＳＷおよびリセットトランジスタＭＲＳＴをオン状態にする。この結果、第０行の各画素ユニットＰＵＡに設けられたフローティングディフュージョンＦＤと、各列のＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）とがリセットされる。このとき、制御信号線ＴＸ１（０），ＴＸ２（０），ＳＥＬ（０）はＬレベルであるので、画素ユニットＰＵＡ（０，ｘ）の転送トランジスタＭＴＸ１，ＭＴＸ２および選択トランジスタＭＳＥＬはオフ状態である。なお、図３０に示す例では、第０行以外の制御信号線の電圧は全てＬレベルに設定されている。

（２．高照度用リセットレベルの読出し）
時刻ｔＲＳＴ１と次の時刻ｔＨＲ１との間で、垂直走査回路２は、制御信号線ＲＳＴ（０）の電圧をＨレベルからＬレベルに変化させることによって、第０行の各画素ユニットＰＵＡに設けられたリセットトランジスタＭＲＳＴをオフ状態にしてリセットを解除する。この結果、フローティングディフュージョンＦＤの容量ＣＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の容量に、高照度用リセットノイズの原因となる電荷が蓄積される。

時刻ｔＲＳＴ１と次の時刻ｔＨＲ１との間では、さらに、垂直走査回路２は、制御信号線ＳＥＬ（０）の電圧をＬレベルからＨレベルに変化させることによって、第０行の各画素ユニットＰＵＡに設けられた選択トランジスタＭＳＥＬをオン状態にする（すなわち、画素アレイ１の第０行が選択状態になる）。この結果、高照度用リセットノイズは、増幅トランジスタＭＡＭＩで増幅され、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に出力される。

次の時刻ｔＨＲ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する高照度用リセットノイズを増幅し、増幅によって生成された高照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。

（３．低照度用リセットレベルの読出し）
時刻ｔＨＲ１と次の時刻ｔＬＲ１との間で、垂直走査回路２は、制御信号線ＦＤＳＷ（０）の電圧をＨレベルからＬレベルに変化させることによって、第０行の各画素ユニットＰＵＡに設けられたＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２をオフ状態にする。この結果、フローティングディフュージョンＦＤの容量ＣＦＤからＦＤ連結線ＦＤＣＬ（０）およびＦＤＣＬ（１）の容量が分離される。制御信号線ＳＥＬ（０）の電圧がＨレベルで維持されているので、フローティングディフュージョンＦＤのみに起因する低照度用リセットノイズは増幅トランジスタＭＡＭＩによって増幅される。増幅後の低照度用リセットノイズは選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に入力される。

次の時刻ｔＬＲ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する低照度用リセットノイズを増幅し、増幅によって生成された低照度用リセットレベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。

（４．光電荷転送）
次の時刻ｔＣＴ１に、垂直走査回路２は、所定期間だけＨレベルとなるワンショットパルスを制御信号線ＴＸ１（０）に出力する。このとき、第０行の各画素ユニットＰＵＡに接続される他の制御信号線の電圧は時刻ｔＬＲにおける値を保持している。したがって、制御信号線ＴＸ１（０）の電圧がＨレベルの期間、フォトダイオードＰＤ１に蓄積されている光電荷（電子）は、フローティングディフュージョンＦＤに転送される。高照度撮像の場合には、一部の光電荷がフローティングディフュージョンＦＤから溢れ出し、ＦＤ連結線ＦＤＣＬの容量に保持される場合がある。

（５．低照度用信号レベルの読出し）
時刻ｔＣＴ１においてワンショットパルスが制御信号線ＴＸ１（０）に出力された後、フローティングディフュージョンＦＤは、低照度用リセットノイズの原因となる電荷と、フォトダイオードＰＤ１から転送された電荷とが混合された低照度用混合信号を保持している。低照度用混合信号は、増幅トランジスタＭＡＭＩによって増幅された後、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に入力される。

次の時刻ｔＬＳ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する低照度用混合信号を増幅し、増幅によって生成された低照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。高照度撮像の場合には、低照度用信号レベルは飽和電圧に達している場合がある。

（６．高照度用信号レベルの読出し）
時刻ｔＬＳ１と次の時刻ｔＨＳ１との間で、垂直走査回路２は、制御信号線ＦＤＳＷ（０）の電圧をＬレベルからＨレベルに変化させることによって、第０行の各画素ユニットＰＵＡに設けられたＦＤ切替えトランジスタＭＦＤＳＷ１，ＭＦＤＳＷ２をオン状態にする。この結果、フローティングディフュージョンＦＤとＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）とが接続される。これにより、フローティングディフュージョンＦＤに保持されている電荷と、ＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）に保持されている電荷とが混合される。混合された電荷は、フローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の全体で保持される。このときのフローティングディフュージョンＦＤおよびＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の電圧値（高照度用混合信号）は、増幅トランジスタＭＡＭＩによって増幅された後に、選択トランジスタＭＳＥＬおよび出力信号線ＶＯＵＴを経由して、カラム回路３１に入力される。

次の時刻ｔＨＳ１に、カラム回路３１に含まれるプログラマブルゲインアンプＰＧＡは、増幅トランジスタＭＡＭＩが出力する高照度用混合信号を増幅し、増幅によって生成された高照度用信号レベルを、ＰＧＡ出力信号ＰＯＵＴとして出力する。

（７．読出し期間ＴＲ（０）の前半の終了）
高照度用信号レベルの読出し完了後、垂直走査回路２は、制御信号線ＳＥＬ（０）の電圧をＨレベルからＬレベルに変化させることによって、第０行の各画素ユニットＰＵＡに設けられた選択トランジスタＭＳＥＬをオフ状態にする（すなわち、画素アレイ１の第０行の選択が終了する）。時刻ｔ１００Ａにおいて垂直走査回路２が制御信号線ＦＤＳＷ（０）の電圧をＨレベルからＬレベルに変化させることによって、読出し期間ＴＲ（０）の前半が終了する。

（８．読出し期間ＴＲ（０）の後半）
時刻ｔ１００Ａから時刻ｔ１０１までの読出し期間ＴＲ（０）の後半における制御信号線ＴＸ１（０），ＴＸ２（０），ＲＳＴ（０），ＳＥＬ（０），ＦＤＳＷ（０）の電圧変化は、次の２点を除いて前半と同じである。なお、図１１では、前半の時刻ｔＲＳＴ１，ｔＨＲ１，ｔＬＲ１，ｔＣＴ１，ｔＬＳ１，ｔＨＳ１が、後半の時刻ｔＲＳＴ２，ｔＨＲ２，ｔＬＲ２，ｔＣＴ２，ｔＬＳ２，ｔＨＳ２にそれぞれ対応する。

まず、時刻ｔＣＴ２において、垂直走査回路２は、所定期間だけＨレベルとなるワンショットパルスを制御信号線ＴＸ１（０）に代えて制御信号線ＴＸ２（０）に出力する。この結果、制御信号線ＴＸ２（０）の電圧がＨレベルの期間、フォトダイオードＰＤ２に蓄積されている光電荷（電子）は、フローティングディフュージョンＦＤに転送される。前述したように、高照度撮像の場合には、一部の光電荷がフローティングディフュージョンＦＤから溢れ出し、ＦＤ連結線ＦＤＣＬの容量に保持されることがあり得る。

さらに、時刻ｔＨＳ２から時刻ｔ１０１の間において、垂直走査回路２は、制御信号線ＳＥＬ（０）の電圧をＨレベルからＬレベルに変化させた後、制御信号線ＲＳＴ（０）の電圧をＬレベルからＨレベルに変化させる。これによって、第０行の画素ユニットＰＵＡに設けられたフローティングディフュージョンＦＤの電圧と、各列のＦＤ連結線ＦＤＣＬ（０），ＦＤＣＬ（１）の電圧とがリセットされる。その後、垂直走査回路２は、時刻ｔ１０１に制御信号線ＲＳＴ（０）の電圧をＬレベルに戻す。

［第６の実施形態の効果］
第６の実施形態では、１回露光によるローリングシャッター方式における読出し期間中に、各ＦＤ切替え部ＭＦＤＳＷをオン状態にすることによって得られる高照度リセットレベルおよび高照度信号レベルと、各ＦＤ切替え部ＭＦＤＳＷをオフ状態にすることによって得られる低照度リセットレベルおよび低照度信号レベルとの両方を検出することができる。したがって、第５の実施形態にように事前に被写体からの光の照度に応じて動作モード（高照度撮像モードまたは低照度撮像モード）を設定する必要がないというメリットがある。

［第６の実施形態の第１の変形例］
図１４に示す２回露光によるローリングシャッター方式を第５の実施形態の撮像装置に適用することができる。

具体的に図１４の時刻ｔ１００から時刻ｔ１０１までの低照度用読出し期間では、垂直走査回路２は、第０列の各画素ユニットＰＵＡに接続された制御信号線ＲＳＴ（０），ＴＸ１（０），ＴＸ２（０），ＦＤＳＷ（０），ＳＥＬ（０）に対して、図２１（Ｂ）に示す電圧信号を供給する。これによって、第０行の各画素ユニットＰＵＡから低照度用リセットレベルおよび低照度用信号レベルが各列のカラム回路３１にそれぞれ出力される。第０行以外の制御信号線の電圧は全てＬレベルに設定されている。第１行から第１６行についても同様である。

時刻ｔ２００から時刻ｔ２０１までの高照度用読出し期間では、垂直走査回路２は、第０列の各画素ユニットＰＵＡに接続された制御信号線ＲＳＴ（０），ＴＸ１（０），ＴＸ２（０），ＦＤＳＷ（０），ＳＥＬ（０）に対して、図２１（Ａ）に示す電圧信号を供給する。これによって、第０行の各画素ユニットＰＵＡから高照度用リセットレベルおよび高照度用信号レベルが各列のカラム回路３１にそれぞれ出力される。第０行以外の制御信号線の電圧は全てＬレベルに設定されている。第１行から第１６についても同様である。

［第６の実施形態の第２の変形例］
図２９の回路図に第４の実施形態で説明したトップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を組み合わせることができる。すなわち、各列のトップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）は、最上端のＦＤ連結線ＦＤＣＬと電源ノードＶＤＤとの間に接続される。各列のボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）は、各列の最下端のＦＤ連結線ＦＤＣＬと電源ノードＶＤＤとの間に接続される。トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）のゲートおよびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）のゲートには、垂直走査回路２から全リセット信号ＲＳＴ＿ＡＬＬが入力される。

図３１は、第６の実施形態に第４の実施形態のリセットトランジスタを組み合わせた撮像装置において、各画素ユニットの読出し動作を説明するためのタイミング図である。図１８で説明したように、読出し期間ＴＲ（ｉ）（ただし、０≦ｉ≦１６）の前半が終了する直前および後半が終了する直前に、垂直走査回路２は、全リセット信号ＲＳＴ＿ＡＬＬとしてワンショットパルスを出力するとともに、制御信号線ＲＳＴ（０）〜ＲＳＴ（１６）にワンショットパルスを出力し、第ｉ行を除く制御信号線ＦＤＳＷにワンショットパルスを出力する。この間、制御信号線ＦＤＳＷ（ｉ）はＨレベルに維持されている。

以上の制御によって、各読出し期間の前半および後半が終了する直前に、トップリセットトランジスタＭＲＳＴ＿Ｔ（ｘ）およびボトムリセットトランジスタＭＲＳＴ＿Ｂ（ｘ）を介して全てのＦＤ連結線ＦＤＣＬ（０）〜ＦＤＣＬ（１７）および全てのフローティングディフュージョンＦＤの残留電荷を速やかに排出することができる。この結果、高速動作を実現できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ 画素アレイ、２ 垂直走査回路、３ 水平走査回路、４ 定電流回路、２０ 半導体基板、２１ 層間絶縁層、２２ 第１の金属配線層、２４ 第２の金属配線層、２９，３０ ゲート電極、３１，３２ カラム回路、４０，４１，４２ 不純物領域（ノード）、４３ ゲート電極部、１００，１０１ 撮像装置、ＣＦＤ フローティングディフュージョン容量、ＤＨＲｘ 高照度用デジタルリセット信号、ＤＨＳｘ 高照度用デジタル信号、ＤＬＲｘ 低照度用デジタルリセット信号、ＤＬＳｘ 低照度用デジタル信号、Ｄｘ，Ｄｘ１，Ｄｘ２ デジタル信号、ＦＤ フローティングディフュージョン、ＰＤ１，ＰＤ２ フォトダイオード、ＦＤＣＬ フローティングディフュージョン連結線、ＦＤＳＷ，ＦＤＳＷ１，ＦＤＳＷ２，ＲＳＴ，ＳＥＬ，ＴＸ１，ＴＸ２ 制御信号線、ＶＯＵＴ 出力信号線、ＧＡＩＮ ゲイン設定信号、ＧＮＤ 接地ノード、ＭＡＭＩ 増幅トランジスタ、ＭＦＤＳＷ ＦＤ切替え部、ＭＦＤＳＷ１，ＭＦＤＳＷ２ ＦＤ切替えトランジスタ、ＭＲＳＴ＿Ｔ トップリセットトランジスタ、ＭＲＳＴ＿Ｂ ボトムリセットトランジスタ、ＭＲＳＴ リセットトランジスタ、ＭＳＥＬ 選択トランジスタ、ＭＴＸ１，ＭＴＸ２ 転送トランジスタ、ＰＵ，ＰＵＡ 画素ユニット、ＰＤ１，ＰＤ２ フォトトランジスタ（光電変換素子）、ＶＤＤ 電源ノード。

Claims (15)

1. 撮像装置であって、
   第１の方向に沿って配列された複数の画素ユニットを備え、
   各前記画素ユニットは、
   １または複数の光電変換素子と、
   前記１または複数の光電変換素子の各々で生成された電荷が転送される電荷蓄積部とを含み、
   前記撮像装置は、さらに、
   前記複数の画素ユニットの少なくとも一部にそれぞれ対応して設けられ、第１〜第３のノードを有する複数の接続切替え部と、
   前記複数の接続切替え部の各々を介して連結され、前記第１の方向に延在する複数の連結線とを備え、
   前記第１のノードは、対応する前記画素ユニットの前記電荷蓄積部と接続され、
   前記第２および第３のノードは、それぞれ隣接する前記連結線と接続され、
   各前記接続切替え部は、制御信号に応答して前記第１〜第３のノード間を電気的に接続または電気的に遮断するように構成される、撮像装置。
2. 前記撮像装置は、前記第１の方向に延在する出力信号線をさらに備え、
   各前記画素ユニットは、さらに、
   前記１または複数の光電変換素子にそれぞれ対応し、各々が対応の光電変換素子と前記電荷蓄積部との間に接続された１または複数の転送トランジスタと、
   前記電荷蓄積部の電圧を増幅するための増幅トランジスタと、
   前記増幅トランジスタと前記出力信号線との間に接続された選択トランジスタとを含む、請求項１に記載の撮像装置。
3. 前記複数の接続切替え部は、前記複数の画素ユニットにそれぞれ設けられ、
   各前記画素ユニットは、さらに、
   前記第２のノードに接続された前記連結線と電源ノードとの間に接続される、リセットトランジスタを含む、請求項２に記載の撮像装置。
4. 前記撮像装置は、さらに、
   前記第１の方向と交差する第２の方向に延在する複数の制御信号線によって、前記接続切替え部、前記１または複数の転送トランジスタ、前記選択トランジスタ、および前記リセットトランジスタを制御する垂直走査回路を備え、
   前記垂直走査回路は、読出し対象の前記光電変換素子に蓄積された電荷を対応の転送トランジスタを介して前記電荷蓄積部に転送する前に、前記接続切替え部の前記第１〜第３のノード間を電気的に接続した状態で、前記リセットトランジスタをオン状態にすることによって、前記電荷蓄積部に蓄積されている電荷を排出するリセット処理を行うように構成される、請求項３に記載の撮像装置。
5. 前記撮像装置は、第１および第２の動作モードを有し、
   前記垂直走査回路は、
   前記第１の動作モードにおいて、前記リセット処理後に、前記接続切替え部の前記第１〜第３のノード間を電気的に遮断した状態で、読出し対象の前記光電変換素子に蓄積された電荷を対応の転送トランジスタを介して前記電荷蓄積部に転送し、転送後の前記電荷蓄積部の電圧レベルを前記選択トランジスタを介して前記出力信号線に出力し、
   前記第２の動作モードにおいて、前記リセット処理後に、前記接続切替え部の前記第１〜第３のノード間を電気的に接続した状態で、読出し対象の前記光電変換素子に蓄積された電荷を、対応の転送トランジスタを介して前記電荷蓄積部に転送し、転送後の前記電荷蓄積部の電圧レベルを、前記選択トランジスタを介して前記出力信号線に出力するように構成される、請求項４に記載の撮像装置。
6. 前記垂直走査回路は、
   前記リセット処理後に、前記接続切替え部の前記第１〜第３のノード間を電気的に接続した状態で、前記電荷蓄積部の第１のノイズレベルを、前記選択トランジスタを介して前記出力信号線に出力し、
   その後、前記接続切替え部の前記第１〜第３のノード間を電気的に遮断した状態で、前記電荷蓄積部の第２のノイズレベルを、前記選択トランジスタを介して前記出力信号線に出力し、
   その後、前記接続切替え部の前記第１〜第３のノード間を電気的に遮断した状態で、読出し対象の前記光電変換素子に蓄積された電荷を、対応の転送トランジスタを介して前記電荷蓄積部に転送し、転送後の前記電荷蓄積部の第１の電圧レベルを、前記選択トランジスタを介して前記出力信号線に出力し、
   その後、前記接続切替え部の前記第１〜第３のノード間を電気的に接続した状態で、前記電荷蓄積部の第２の電圧レベルを、前記選択トランジスタを介して前記出力信号線に出力するように構成される、請求項４に記載の撮像装置。
7. 前記撮像装置は、前記出力信号線と接続されたカラム回路を含み、
   前記カラム回路は、
   前記第１のノイズレベルおよび前記第２の電圧レベルをＡ／Ｄ（Analog to Digital）変換する第１のＡ／Ｄ変換回路と、
   前記第２のノイズレベルおよび前記第１の電圧レベルをＡ／Ｄ変換する第２のＡ／Ｄ変換回路とを含む、請求項６に記載の撮像装置。
8. 前記複数の連結線のうちの両端の連結線の端部と電源ノードとの間にそれぞれ接続された第１および第２の全リセットトランジスタをさらに備える、請求項１に記載の撮像装置。
9. 前記複数の接続切替え部が設けられていない画素ユニットは、前記電荷蓄積部と前記複数の連結線のいずれか１つと接続するための切替えトランジスタを含む、請求項１に記載の撮像装置。
10. 前記接続切替え部は、
    前記第１および第２のノード間に接続された第１の切替えトランジスタと、
    前記第２および第３のノード間に接続された第２の切替えトランジスタとを含み、
    前記第１の切替えトランジスタの制御電極と前記第２の切替えトランジスタの制御電極とは相互に接続されている、請求項１に記載の撮像装置。
11. 前記接続切替え部は、さらに、前記第１および第３のノード間に接続された第３の切替えトランジスタを含み、
    前記第３の切替えトランジスタの制御電極は、前記第１および第２の切替えトランジスタの制御電極と相互に電気的に接続されている、請求項１０に記載の撮像装置。
12. 前記接続切替え部は、
    前記第１および第２のノード間に接続された第１の切替えトランジスタと、
    前記第１および第３のノード間に接続された第２の切替えトランジスタとを含み、
    前記第１の切替えトランジスタの制御電極と前記第２の切替えトランジスタの制御電極とは相互に接続されている、請求項１に記載の撮像装置。
13. 前記撮像装置は、半導体基板上に形成され、
    各前記画素ユニットは、前記１または複数の光電変換素子として、第１および第２のフォトダイオードを含み、前記第１および第２のフォトダイオードは、前記第１の方向に並んで配置され、
    前記電荷蓄積部は、前記第１および第２のフォトダイオードの間に配置され、
    前記接続切替え部は、前記電荷蓄積部に対して前記第１の方向と交差する第２の方向に隣接して配置され、
    前記増幅トランジスタは、前記電荷蓄積部を挟んで前記接続切替え部と反対に配置され、
    前記リセットトランジスタおよび前記選択トランジスタは、前記第２のフォトダイオードを挟んで前記電荷蓄積部と反対側に、互いに前記第２の方向に並んで配置される、請求項３に記載の撮像装置。
14. 前記接続切替え部は、
    前記電荷蓄積部と共通化され、前記第１のノードを構成する第１の不純物領域と、
    前記第２のノードを構成する第２の不純物領域と、
    前記第３のノードを構成する第３の不純物領域と、
    前記第１〜第３の不純物領域間を覆うように形成されたゲート電極とを含む、請求項１３に記載の撮像装置。
15. 撮像装置であって、
    第１の方向に沿って配列された複数の画素ユニットと、
    前記複数の画素ユニットの少なくとも一部にそれぞれ対応して設けられた複数の第１の切替えトランジスタと、
    前記複数の第１の切替えトランジスタの各々を介して連結され、前記第１の方向に延在する複数の連結線とを備え、
    各前記画素ユニットは、
    １または複数の光電変換素子と、
    前記１または複数の光電変換素子の各々で生成された電荷が転送される電荷蓄積部と、
    前記電荷蓄積部と前記複数の連結線のいずれかとを接続する第２の切替えトランジスタとを含み、
    各前記第１の切替えトランジスタの制御電極は、対応する画素ユニットに設けられた前記第２の切替えトランジスタの制御電極と接続される、撮像装置。

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