JP2017152669A - 撮像装置 - Google Patents

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Abstract

【課題】リーク電流を低減して画質の劣化を抑制する。
【解決手段】撮像装置は、半導体基板６０と、複数の単位画素セル１０を有する。単位画素セルの各々は、半導体基板の第１エリアにおいて半導体基板の表面に露出する、Ｐ型の第１領域６６Ｐと、第１領域に直接隣接し、第１エリアで周囲を囲まれる第２エリアにおいて半導体基板の表面に露出する、ｎ型の第２領域６７ｎと、半導体基板の上方に位置する光電変換部１２と、第１エリア内の第１部分を覆う第１電極２６ｅと、半導体基板と第１電極との間の第１絶縁層２６ｇとを含み、第２領域をソース及びドレインの一方とするリセットトランジスタ２６と、第１エリア内の第１部分とは異なる第２部分を覆う第２電極２７ｅと、半導体基板と第２電極との間の第２絶縁層２７ｇと、半導体基板と光電変換部との間、かつ、第１電極と第２電極との間に位置している第２領域に接続されるコンタクトプラグ８６と、を備える。
【選択図】図２

Description

本開示は、撮像装置に関する。
デジタルカメラなどにＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
他方、光電変換層を有する光電変換部を半導体基板の上方に配置した構造が提案されている（例えば特許文献１）。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積領域（「フローティングディフュージョン」と呼ばれる）に蓄積される。電荷蓄積領域に蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
特開２００９−１６４６０４号公報 国際公開第２０１２／１４７３０２号
積層型の撮像装置では、電荷蓄積領域からのリーク電流、または、電荷蓄積領域へのリーク電流により、得られる画像に劣化が生じることがある。このようなリーク電流を低減できると有益である。以下、これらのリーク電流を「暗電流」と呼ぶことがある。
本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。
半導体基板と、複数の単位画素セルを有し、複数の単位画素セルの各々は、半導体基板内に位置し、半導体基板の表面の第１エリアにおいて半導体基板の表面に露出する、第１導電型の第１領域と、半導体基板内において第１領域に直接隣接し、第１エリアによって周囲を囲まれる第２エリアにおいて半導体基板の表面に露出する、第１導電型とは異なる第２導電型の第２領域と、半導体基板の表面の上方に位置する光電変換部と、半導体基板の表面と光電変換部との間に位置し、第２領域に接続されるコンタクトプラグと、第１エリア内の第１部分を覆う第１電極と、半導体基板と第１電極との間の第１絶縁層とを含み、第２領域をソース及びドレインの一方とする第１トランジスタと、第１エリア内の第１部分とは異なる第２部分を覆う第２電極と、半導体基板と第２電極との間の第２絶縁層と、を備え、半導体基板の表面に垂直な方向から見たとき、第２領域とコンタクトプラグとの接続部は、第１電極と第２電極との間に位置している、撮像装置。
包括的または具体的な態様は、素子、デバイス、モジュールまたはシステムで実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、モジュールおよびシステムの任意の組み合わせによって実現されてもよい。
開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示の実施形態によれば、暗電流の抑制された撮像装置が提供される。
図１は、本開示の第１の実施形態による撮像装置の例示的な回路構成を示す図である。 図２は、単位画素セル１０のデバイス構造の典型例を示す模式的な断面図である。 図３は、単位画素セル１０における各素子のレイアウトの一例を示す、半導体基板６０の法線方向から見たときの平面図である。 図４は、制御電極２７ｅおよびゲート電極２６ｅに０Ｖが印加された状態における、リセットトランジスタ２６の近傍を拡大して示す模式的な断面図である。 図５は、制御電極２７ｅおよびゲート電極２６ｅに負の電圧Ｖｎが印加された状態における、リセットトランジスタ２６の近傍を拡大して示す模式的な断面図である。 図６は、第１の実施形態の変形例による単位画素セル１０Ａにおける各素子のレイアウトを示す平面図である。 図７は、ゲート電極２６ｅおよび制御電極２７ｅにそれぞれ負電圧Ｖｎ１およびＶｎ２が印加された状態における、リセットトランジスタ２６の近傍を拡大して示す模式的な断面図である。 図８は、第１の実施形態の他の変形例による単位画素セル１０Ｂにおける各素子のレイアウトを示す平面図である。 図９は、リセットトランジスタ２６のゲート電極２６ｅおよびリセットトランジスタ２８のゲート電極２８ｅに負電圧Ｖｎが印加された状態における、リセットトランジスタ２６およびリセットトランジスタ２８の近傍を拡大して示す模式的な断面図である。 図１０は、本開示の第２の実施形態による単位画素セル２０における各素子のレイアウトの一例を示す平面図である。 図１１は、ゲート電極２６Ｄｅに負の電圧Ｖｎが印加された状態における、リセットトランジスタ２６Ｄの近傍を拡大して示す模式的な断面図である。 図１２は、リセットトランジスタのゲート電極への印加電圧と暗電流との間の関係を示すグラフである。 図１３は、制御電極２７ｅを有しない場合の比較例の電極構造（ゲート構造Ａ）を模式的に示す平面図である。 図１４は、コンタクトプラグ８６を挟んで対向するように、互いに電気的に接続された制御電極２７ｅおよびゲート電極２６ｅが配置された電極構造（ゲート構造Ｂ）を模式的に示す平面図である。 図１５は、環状のゲート電極２６Ｄｅの開口ＡＰ１の内側にコンタクトプラグ８６が位置する電極構造（ゲート構造Ｃ）を模式的に示す平面図である。 図１６は、本開示の第３の実施形態による撮像装置における単位画素セルの例示的な回路構成を示す図である。 図１７は、図１６に示す単位画素セル３０のデバイス構造の一例を示す模式的な断面図である。 図１８は、単位画素セル３０における各素子のレイアウトの一例を示す平面図である。 図１９は、第３の実施形態による単位画素セルの変形例における各素子のレイアウトを示す平面図である。 図２０は、第３の実施形態による単位画素セルの他の変形例における各素子のレイアウトを示す平面図である。 図２１は、ゲート電極の外形の他の例を示す平面図である。 図２２は、さらに他の変形例による単位画素セル４０において、制御電極２７ｅおよびリセットトランジスタ２６のゲート電極２６ｅに負電圧Ｖｎを印加したときの、リセットトランジスタ２６の近傍を拡大して示す模式的な断面図である。
積層型の撮像装置は、一般に、光電変換部と半導体基板に形成された読み出し回路とを電気的に接続する接続部を有する。半導体基板と接続部との接点周辺には、種々のｐｎ接合が形成される。これらｐｎ接合の近傍には、空乏層が形成される。ｐｎ接合の近傍の空乏層における電荷の再結合は、リーク電流の発生の原因となり得る。特に、半導体基板の表面近傍の空乏層は、リーク電流の発生に大きな影響を与える。本発明者らは、半導体基板と接続部との接点を囲むような電極構造を採用することにより、半導体基板の表面近傍に現れる空乏層の面積を縮小し得ることを見出した。
本開示の一態様の概要は以下のとおりである。
［項目１］
半導体基板と、
複数の単位画素セルを有し、
前記複数の単位画素セルの各々は、
前記半導体基板内に位置し、前記半導体基板の表面の第１エリアにおいて前記半導体基板の前記表面に露出する、第１導電型の第１領域と、
前記半導体基板内において前記第１領域に直接隣接し、前記第１エリアによって周囲を囲まれる第２エリアにおいて前記半導体基板の前記表面に露出する、前記第１導電型とは異なる第２導電型の第２領域と、
前記半導体基板の前記表面の上方に位置する光電変換部と、
前記半導体基板の前記表面と前記光電変換部との間に位置し、前記第２領域に接続されるコンタクトプラグと、
前記第１エリア内の第１部分を覆う第１電極と、前記半導体基板と前記第１電極との間の第１絶縁層とを含み、前記第２領域をソース及びドレインの一方とする第１トランジスタと、
前記第１エリア内の前記第１部分とは異なる第２部分を覆う第２電極と、
前記半導体基板と前記第２電極との間の第２絶縁層と、
を備え、
前記半導体基板の前記表面に垂直な方向から見たとき、前記第２領域と前記コンタクトプラグとの接続部は、前記第１電極と前記第２電極との間に位置している、撮像装置。
［項目２］
前記単位画素セルの各々は、前記第１電極と前記第２電極とを電気的に接続する配線をさらに備える、項目１に記載の撮像装置。
［項目３］
前記光電変換部の電荷を初期化するリセット電圧が印加される電圧線をさらに備え、
前記電圧線は、前記第１トランジスタの前記ソース及び前記ドレインの他方に接続されている、項目１または２に記載の撮像装置。
［項目４］
前記第１絶縁層と前記第２絶縁層とは同層である、項目１から３のいずれか１項に記載の撮像装置。
［項目５］
前記第１電極と前記第２電極とは同層である、項目１から４のいずれか１項に記載の撮像装置。
［項目６］
前記第２領域は、第１濃度領域と、前記第１濃度領域よりも不純物濃度が高い第２濃度領域とを含み、
前記コンタクトプラグは、前記第２濃度領域に接続されている、項目１から５のいずれか１項に記載の撮像装置。
［項目７］
前記コンタクトプラグは、前記光電変換部に電気的に接続されている、項目１から６のいずれか１項に記載の撮像装置。
［項目８］
前記第２電極と前記第２絶縁層とを含み、前記第２領域をソース又はドレインの一方とする第２トランジスタをさらに備える、項目１から７のいずれか１項に記載の撮像装置。
［項目９］
前記第１電極及び前記第２電極は、開口を有する単一の第３電極を構成し、
前記半導体基板の前記表面に垂直な方向から見たとき、前記第２領域と前記コンタクトプラグとの接続部は、前記第３電極の前記開口内に位置している、項目１から８のいずれか１項に記載の撮像装置。
［項目１０］
前記第３電極はＣ字形状である、項目９に記載の撮像装置。
［項目１１］
前記半導体基板の前記表面に垂直な方向から見たとき、前記第２電極の一部は前記第２エリアと重なっている、項目１から１０のいずれか１項に記載の撮像装置。
［項目１２］
前記第２領域の不純物濃度は１×１０18／ｃｍ3以上である、項目１から１１のいずれか１項に記載の撮像装置。
［項目１３］
複数の単位画素セルを有する撮像装置であって、
複数の単位画素セルの各々は、
第１導電型を有する第１領域、および、第１領域に形成された、第２導電型を有する不純物領域を含む半導体基板と、
半導体基板の上方に配置された光電変換部と、
半導体基板および光電変換部の間に配置された配線構造であって、不純物領域に接続されたコンタクトプラグを含む配線構造と、
半導体基板上の第１絶縁層および第１絶縁層上の第１制御電極を含む第１トランジスタと、
第１絶縁層と同層の第２絶縁層上に配置された第２制御電極と、
を備え、
第１トランジスタは、不純物領域をソースおよびドレインのうちの一方として含み、
不純物領域の少なくとも一部は、半導体基板の表面に位置し、
半導体基板に垂直な方向から見たとき、不純物領域のうちコンタクトプラグに接する部分は、第１制御電極および第２制御電極の間に位置している、撮像装置。
項目１３の構成によれば、半導体基板の表面における空乏領域を縮小することができる。
［項目１４］
第１制御電極および第２制御電極は、同層であり、
第２制御電極は、不純物領域のうちコンタクトプラグに接する部分に関して第１制御電極と対称な配置を有する、項目１３に記載の撮像装置。
項目１４の構成によれば、半導体基板の表面における空乏領域をより効果的に縮小することができる。
［項目１５］
不純物領域は、相対的に不純物濃度の低い低濃度領域、および、低濃度領域内に配置された高濃度領域を含み、
コンタクトプラグは、高濃度領域に接続されている、項目１３または１４に記載の撮像装置。
項目１５の構成によれば、コンタクト抵抗を低減することができる。
［項目１６］
光電変換部の電荷を初期化するリセット電圧が印加される電圧線を有し、
電圧線は、第１トランジスタのソースおよびドレインのうちの他方に接続されている、項目１３から１５のいずれか１項に記載の撮像装置。
項目１６の構成によれば、半導体基板の表面における空乏領域を縮小するためにリセット制御信号を利用することができる。
［項目１７］
コンタクトプラグは、半導体基板および光電変換部を電気的に接続する接続部の少なくとも一部である、項目１３から１６のいずれか１項に記載の撮像装置。
項目１７の構成によれば、暗電流に起因するノイズの電荷蓄積領域への混入を低減することができる。
［項目１８］
配線構造は、第１制御電極および第２制御電極を接続する配線を含む、項目１７に記載の撮像装置。
項目１８の構成によれば、撮像装置の動作時に第１制御電極および第２制御電極に共通の制御電圧を印加することができる。
［項目１９］
第２制御電極をゲート電極として含み、かつ、不純物領域をソースおよびドレインのうちの一方として含む第２トランジスタをさらに備える、項目１３から１８のいずれか１項に記載の撮像装置。
項目１９の構成によれば、リセットトランジスタにおけるオン電流を増大させることができる。
［項目２０］
第２制御電極をゲート電極として含み、かつ、不純物領域をソースおよびドレインのうちの一方として含む第２トランジスタをさらに備え、
第１トランジスタのソースおよびドレインのうちの他方は、光電変換部に電気的に接続されている、項目１３から１６のいずれか１項に記載の撮像装置。
項目２０の構成によれば、リセットドレインノードにおけるリーク電流を低減することができる。
［項目２１］
複数の単位画素セルを有する撮像装置であって、
複数の単位画素セルの各々は、
第１導電型を有する第１領域、および、第１領域に形成された、第２導電型を有する不純物領域を含む半導体基板と、
半導体基板の上方に配置された光電変換部と、
半導体基板および光電変換部の間に配置された配線構造であって、不純物領域に接続されたコンタクトプラグを含む配線構造と、
中央に開口を有する第１ゲート電極を含む第１トランジスタと、
を備え、
第１トランジスタは、不純物領域をソースおよびドレインのうちの一方として含み、
不純物領域の少なくとも一部は、半導体基板の表面に位置し、
コンタクトプラグは、第１ゲート電極の開口の内側において不純物領域に接続されている、撮像装置。
項目２１の構成によれば、半導体基板の表面における空乏領域を縮小することができる。
［項目２２］
不純物領域は、相対的に不純物濃度の低い低濃度領域、および、低濃度領域内に配置された高濃度領域を含み、
コンタクトプラグは、高濃度領域に接続されている、項目２１に記載の撮像装置。
項目２２の構成によれば、コンタクト抵抗を低減することができる。
［項目２３］
光電変換部の電荷を初期化するリセット電圧が印加される電圧線を有し、
電圧線は、第１トランジスタのソースおよびドレインのうちの他方に接続されている、項目２１または２２に記載の撮像装置。
項目２３の構成によれば、半導体基板の表面における空乏領域を縮小するためにリセット制御信号を利用することができる。
［項目２４］
コンタクトプラグは、半導体基板および光電変換部を電気的に接続する接続部の少なくとも一部である、項目２１から２３のいずれか１項に記載の撮像装置。
項目２４の構成によれば、暗電流に起因するノイズの電荷蓄積領域への混入を低減することができる。
［項目２５］
ソースおよびドレインの一方が光電変換部に電気的に接続された第２トランジスタをさらに備え、
コンタクトプラグは、第２トランジスタのソースおよびドレインの他方に電気的に接続されている、項目２１から２３のいずれか１項に記載の撮像装置。
項目２５の構成によれば、リセットドレインノードにおけるリーク電流を低減することができる。
以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。
（撮像装置の実施形態）
図１は、本開示の第１の実施形態による撮像装置の例示的な回路構成を示す。図１に示す撮像装置１００は、複数の単位画素セル１０を含む画素アレイＰＡと、負荷回路４２、カラム信号処理回路４４、垂直走査回路４６および水平信号読み出し回路４８などを含む周辺回路とを有する。図１に例示する構成において、画素アレイＰＡは、マトリクス状に配置された複数の単位画素セル１０を含む。複数の単位画素セル１０は、１次元または２次元に配列されることにより、撮像領域（感光領域）を形成する。図１では、図面が複雑となることを避けるために、マトリクス状に配置された複数の単位画素セル１０のうち、２行２列に配列された４つの単位画素セル１０が示されている。言うまでもないが、画素アレイＰＡにおける単位画素セル１０の数および配置は、この例に限定されない。例えば単位画素セル１０は、１次元に配列していてもよい。この場合、撮像装置１００をラインセンサとして利用することができる。
後に詳しく説明するように、各単位画素セル１０は、概略的には、光電変換部１２と、光電変換部１２によって生成された信号を検出する信号検出回路１４とを有する。信号検出回路１４は、半導体基板に形成され、光電変換部１２は、半導体基板の上方に配置される。すなわち、ここでは、撮像装置１００として、積層型の撮像装置を例示する。なお、本明細書における「上方」および「下方」の用語は、半導体基板および光電変換部１２の間の相対的な配置を表し、使用時における撮像装置１００の姿勢を限定する意図で用いられているわけではない。半導体基板は、その全体が半導体である基板に限定されず、撮像領域が形成される側の表面に半導体層が設けられた絶縁基板などであってもよい。また「半導体基板の表面」とは、半導体基板を構成する半導体または半導体層の最表面を意味する。なお、例えば、半導体または半導体層の一部が酸化されて酸化膜が形成されている場合には、半導体または半導体層のうち酸化膜を除いた部分の最表面を、半導体基板の表面と定義する。
単位画素セル１０の光電変換部１２は、光の入射を受けて正および負の電荷（典型的には正孔−電子対）を発生させる。図示するように、各単位画素セル１０の光電変換部１２は、蓄積制御線３９との接続を有しており、この蓄積制御線３９には、撮像装置１００の動作時に所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時、例えば１０Ｖ程度の正電圧が蓄積制御線３９に印加される。所定の正電圧を蓄積制御線３９に印加することにより、光電変換によって生成された正および負の電荷のうち、正の電荷（例えば正孔）を選択的に電荷蓄積領域に蓄積することができる。以下では、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
図１に例示する構成において、各単位画素セル１０の信号検出回路１４は、増幅トランジスタ２２およびアドレストランジスタ（行選択トランジスタとも呼ばれる）２４を含む。増幅トランジスタ２２およびアドレストランジスタ２４は、典型的には、半導体基板に形成された電界効果トランジスタ（ＦＥＴ）である。以下では、特に断りの無い限り、トランジスタとしてＮチャンネルＭＯＳを用いる例を説明する。
増幅トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。後述するように、光電変換部１２によって生成された電荷は、光電変換部１２と増幅トランジスタ２２との間の電荷蓄積ノード（「フローティングディフュージョンノード」とも呼ばれる）ＦＤをその一部に含む電荷蓄積領域に蓄積される。増幅トランジスタ２２のドレインは、撮像装置１００の動作時に各単位画素セル１０に所定の（例えば３．３Ｖ程度の）電源電圧ＶＤＤを供給する電源配線（ソースフォロア電源）３２に接続される。増幅トランジスタ２２のソースは、アドレストランジスタ２４のドレインに接続される。増幅トランジスタ２２は、光電変換部１２によって生成された信号電荷の量に応じた信号電圧を出力する。
アドレストランジスタ２４のソースは、垂直信号線３５に接続される。図示するように、垂直信号線３５は、複数の単位画素セル１０の列ごとに設けられており、垂直信号線３５の各々には、負荷回路４２およびカラム信号処理回路（「行信号蓄積回路」とも呼ばれる）４４が接続されている。負荷回路４２は、増幅トランジスタ２２とともにソースフォロア回路を形成する。増幅トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、ゲートに印加された電圧を増幅する。換言すれば、増幅トランジスタ２２は、光電変換部１２によって生成された信号を増幅する。
アドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。アドレス信号線３４は、複数の単位画素セル１０の行ごとに設けられる。アドレス信号線３４は、垂直走査回路（「行走査回路」とも呼ばれる）４６に接続されており、垂直走査回路４６は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。これにより、読み出し対象の行が垂直方向（列方向）に走査され、読み出し対象の行が選択される。垂直走査回路４６は、アドレス信号線３４を介してアドレストランジスタ２４のオンおよびオフを制御することにより、選択した単位画素セル１０の増幅トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。アドレストランジスタ２４の配置は、図１に示す例に限定されず、増幅トランジスタ２２のドレインと電源配線３２との間であってもよい。
単位画素セル１０からの信号電圧は、アドレストランジスタ２４を介して垂直信号線３５に出力され、対応するカラム信号処理回路４４に入力される。カラム信号処理回路４４は、相関２重サンプリングに代表される雑音抑圧信号処理およびアナログ−デジタル変換（ＡＤ変換）などを行う。カラム信号処理回路４４は、水平信号読み出し回路（「列走査回路」とも呼ばれる）４８に接続されており、水平信号読み出し回路４８は、複数のカラム信号処理回路４４から水平共通信号線４９に信号を順次読み出す。
図１に例示する構成において、信号検出回路１４は、ドレインが電荷蓄積ノードＦＤに接続されたリセットトランジスタ２６を含む。リセットトランジスタ２６のゲートには、垂直走査回路４６との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の単位画素セル１０の行ごとに設けられる。垂直走査回路４６は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる単位画素セル１０を行単位で選択することができる。さらに、リセットトランジスタ２６のオンおよびオフを制御するリセット信号を、リセット信号線３６を介してリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６をオンとすることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
この例では、リセットトランジスタ２６のソースが、複数の単位画素セル１０の列ごとに設けられたフィードバック線５３のうちの１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。ここでは、上述のフィードバック線５３は、複数の単位画素セル１０の列ごとに設けられており、フィードバック線５３の各々は反転増幅器５０の出力端子に接続されている。このように、図１に例示する撮像装置１００の周辺回路は、複数の反転増幅器５０を含む。
複数の単位画素セル１０の列のうちの１つに注目する。図示するように、反転増幅器５０の反転入力端子は、その列の垂直信号線３５に接続されている。また、反転増幅器５０の出力端子と、その列に属する１以上の単位画素セル１０とが、フィードバック線５３を介して接続されている。撮像装置１００の動作時、反転増幅器５０の非反転入力端子には、所定の電圧（例えば１Ｖまたは１Ｖ近傍の正電圧）Ｖｒｅｆが供給される。その列に属する１以上の単位画素セル１０のうちの１つを選択し、アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その単位画素セル１０の出力を負帰還させる帰還経路を形成することができる。帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧（例えば３．３Ｖ）および接地（０Ｖ）の範囲内の任意の大きさの電圧を用いることができる。反転増幅器５０をフィードバックアンプと呼んでもよい。このように、図１に例示する撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有している。
よく知られているように、トランジスタのオンまたはオフに伴い、ｋＴＣノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオンまたはオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積領域の電位をリセット後、リセットトランジスタをオフすることによって発生したリセットノイズは、信号電荷を蓄積する前に電荷蓄積領域に残留してしまう。しかしながら、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することが可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第２０１２／１４７３０２号において説明されている。参考のために、国際公開第２０１２／１４７３０２号の開示内容の全てを本明細書に援用する。図１に例示する構成では、リセットトランジスタ２６がオフする直前まで帰還経路が形成されるので、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減することが可能である。
（単位画素セル１０のデバイス構造）
図２は、単位画素セル１０のデバイス構造の典型例を模式的に示す。図２に示すように、単位画素セル１０は、半導体基板６０と、半導体基板６０の上方に配置された光電変換部１２と、光電変換部１２および半導体基板６０の間に配置された配線構造８０とを含む。後に詳しく説明するように、半導体基板６０は、電荷蓄積領域の一部として機能するｎ型不純物領域６７ｎを含む。
半導体基板６０には、上述の信号検出回路１４における増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６が形成される。なお、図２では、説明の便宜のために、増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６が１つの断面図に示されている。
半導体基板６０上には、増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を覆う層間絶縁層９０が配置される。上述の配線構造８０は、層間絶縁層９０中に配置される。この例では、層間絶縁層９０は、絶縁層９０ａ、９０ｂ、９０ｃおよび９０ｄの４層の絶縁層を含む積層構造を有し、層間絶縁層９０中の配線構造８０は、配線層８０ａ〜８０ｄ、プラグ８２ａ〜８２ｄ、プラグ８４、ならびに、コンタクトプラグ８６を含む。層間絶縁層９０中の絶縁層の数および配線構造８０中の配線層の数は、この例に限定されず、任意に設定可能である。
図示するように、プラグ８２ｄは、画素電極１２ａと配線層８０ｄとを接続しており、プラグ８２ｃは、配線層８０ｄと配線層８０ｃとを接続している。プラグ８２ｂは、配線層８０ｃと配線層８０ｂとを接続しており、プラグ８２ａは、配線層８０ｂと配線層８０ａとを接続している。配線層８０ｂ〜８０ｄおよびプラグ８２ａ〜８２ｄは、典型的には、銅などの金属から形成される。プラグ８４は、配線層８０ａと増幅トランジスタ２２のゲート電極２２ｅとを接続する。コンタクトプラグ８６は、配線層８０ａと半導体基板６０のｎ型不純物領域６７ｎとを接続する。プラグ８４、コンタクトプラグ８６および配線層８０ａは、典型的には、ｎ型不純物がドープされたポリシリコンから形成される。
図示するように、光電変換部１２は、層間絶縁層９０上に配置される。光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、画素電極１２ａに対向する透明電極１２ｃ、および、これらの間に配置された光電変換層１２ｂを含む。光電変換部１２の光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、透明電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の単位画素セル１０にわたって形成される。光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。
透明電極１２ｃは、ＩＴＯなどの透明な導電性材料から形成され、光電変換層１２ｂの受光面側に配置される。透明電極１２ｃは、典型的には、光電変換層１２ｂと同様に、複数の単位画素セル１０にわたって形成される。図２において図示が省略されているが、透明電極１２ｃは、上述の蓄積制御線３９との接続を有する。撮像装置１００の動作時、例えば１０Ｖ程度のバイアス電圧が蓄積制御線３９を介して透明電極１２ｃに印加される。バイアス電圧によって透明電極１２ｃの電位を画素電極１２ａの電位よりも高くすることにより、光電変換によって生成された、信号電荷としての正の電荷（例えば正孔）を画素電極１２ａによって収集することができる。
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される。画素電極１２ａは、隣接する他の単位画素セル１０の画素電極１２ａから空間的に分離されることにより、それらから電気的に分離されている。
画素電極１２ａは、上述の配線構造８０を少なくとも一部に含む接続部８８を介して、半導体基板６０に形成された信号検出回路１４に電気的に接続される。この例では、配線層８０ａ〜８０ｄ、プラグ８２ａ〜８２ｄおよびコンタクトプラグ８６が、接続部８８を構成している。接続部８８、プラグ８４、増幅トランジスタ２２のゲート電極２２ｅおよびｎ型不純物領域６７ｎは、信号電荷を蓄積する電荷蓄積領域の少なくとも一部を構成する。
半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。ここでは、支持基板６１として、ｐ型シリコン（Ｓｉ）基板を例示する。図２に例示する構成において、半導体基板６０は、支持基板６１上のｐ型半導体層６１ｐ、ｐ型半導体層６１ｐ上のｎ型半導体層６２ｎ、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐおよびｐ型半導体層６３ｐ上のｐ型半導体層６５ｐを有する。ｐ型半導体層６３ｐは、支持基板６１の全面にわたって形成される。ｐ型半導体層６５ｐは、不純物の濃度が相対的に低いｐ型不純物領域６６ｐと、ｎ型不純物領域６８ａｎ、６８ｂｎ、６８ｃｎおよび６８ｄｎと、素子分離領域６９とを有する。
ｐ型半導体層６１ｐ、ｎ型半導体層６２ｎ、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長層に不純物を注入することにより形成される。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐにおける不純物濃度は、互いに同程度であり、かつ、ｐ型半導体層６１ｐの不純物濃度よりも高い。ｐ型半導体層６１ｐおよびｐ型半導体層６３ｐの間に配置されたｎ型半導体層６２ｎは、支持基板６１または周辺回路から電荷蓄積領域への少数キャリアの流入を抑制する。撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、画素アレイＰＡの外側に設けられるウェルコンタクト（不図示）を介して制御される。また、この例では、半導体基板６０は、ｐ型半導体層６１ｐおよびｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐおよび支持基板６１の間に設けられたｐ型領域６４を有する。ｐ型領域６４は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを電気的に接続する。撮像装置１００の動作時、ｐ型半導体層６３ｐおよび支持基板６１の電位は、画素アレイＰＡの外側に設けられる基板コンタクト（不図示）を介して制御される。
ｐウェルであるｐ型半導体層６５ｐ内には、ｐ型不純物領域６６ｐが形成されている。上述のｎ型不純物領域６７ｎは、ｐ型不純物領域６６ｐ内に配置される。図２において模式的に示すように、ｎ型不純物領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。図２に例示する構成において、ｎ型不純物領域６７ｎは、第１領域６７ａおよび第２領域６７ｂを含む。ｎ型不純物領域６７ｎ中の第１領域６７ａは、第２領域６７ｂ内に形成されており、第２領域６７ｂよりも高い不純物濃度を有する。
図示するように、ここでは、上述のコンタクトプラグ８６は、半導体基板６０に形成された第１領域６７ａに接続されている。ｎ型不純物領域６７ｎにおける第１領域６７ａの形成は必須ではない。しかしながら、コンタクトプラグ８６と半導体基板６０との接続部分である第１領域６７ａの不純物濃度を比較的高くすることにより、コンタクトプラグ８６と半導体基板６０とが接触する部分の周囲の空乏層の広がり（空乏化）を抑制する効果が得られる。コンタクトプラグ８６と半導体基板６０とが接触する部分の周囲の空乏層の広がりを抑制することにより、コンタクトプラグ８６と半導体基板６０との界面における半導体基板６０の結晶欠陥（界面準位といってもよい）に起因するリーク電流を抑制し得る。また、比較的高い不純物濃度を有する第１領域６７ａにコンタクトプラグ８６を接続することにより、コンタクト抵抗を低減する効果が得られる。
ｐ型不純物領域６６ｐおよびｎ型不純物領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積領域の一部を構成する。図２に例示する構成では、ｎ型不純物領域６７ｎの第１領域６７ａとｐ型不純物領域６６ｐとの間に、第１領域６７ａよりも不純物濃度の低い第２領域６７ｂが配置されている。第１領域６７ａの周囲に相対的に不純物濃度の低い第２領域６７ｂを配置することにより、ｎ型不純物領域６７ｎとｐ型不純物領域６６ｐとの間のｐｎ接合によって形成される電界強度を緩和し得る。ｐｎ接合によって形成される電界強度が緩和されることにより、ｐｎ接合によって形成される電界に起因するリーク電流が抑制される。
ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６５ｐの電位をｐ型半導体層６３ｐを介して制御することが可能である。このような構造の採用により、コンタクトプラグ８６と半導体基板６０とが接触する部分（ここではｎ型不純物領域６７ｎの第１領域６７ａ）の周囲に、相対的に不純物濃度の低い領域（ここではｐ型不純物領域６６ｐおよびｎ型不純物領域６７ｎの第２領域６７ｂ）を配置することが可能である。
ｐ型不純物領域６６ｐ内に形成されたｎ型不純物領域６７ｎは、リセットトランジスタ２６のドレインとして機能する。この例では、リセットトランジスタ２６は、ｎ型不純物領域６７ｎの少なくとも一部と、半導体基板６０上のゲート絶縁層２６ｇと、ゲート絶縁層２６ｇ上のゲート電極２６ｅと、ｎ型不純物領域６８ａｎとを含む。図２において模式的に示すように、半導体基板６０の法線方向から見たとき、ゲート絶縁層２６ｇおよびゲート電極２６ｅの積層構造は、ｎ型不純物領域６７ｎの少なくとも一部に重なっている。なお、図２では図示が省略されているが、ｎ型不純物領域６８ａｎは、コンタクトプラグを介して上述のフィードバック線５３に接続される。ｎ型不純物領域６８ａｎは、リセットトランジスタ２６のソースとして機能する。
この例では、コンタクトプラグ８６を挟んでゲート電極２６ｅに対向して制御電極２７ｅが配置されている。制御電極２７ｅおよび半導体基板６０の間には、絶縁層２７ｇが配置されている。典型的には、絶縁層２７ｇはリセットトランジスタ２６のゲート絶縁層２６ｇと同層であり、制御電極２７ｅはリセットトランジスタ２６のゲート電極２６ｅと同層である。制御電極２７ｅは、ｎ型不純物領域６７ｎとの重なりを有していてもよいし、有していなくてもよい。制御電極２７ｅの機能は、後述する。
図２に例示する構成において、増幅トランジスタ２２は、半導体基板６０上のゲート絶縁層２２ｇ、ゲート絶縁層２２ｇ上のゲート電極２２ｅ、ならびに、半導体基板６０に形成されたｎ型不純物領域６８ｂｎおよび６８ｃｎを含む。ｎ型不純物領域６８ｂｎは、電源配線３２（図２において不図示）との接続を有し、増幅トランジスタ２２のドレインとして機能する。図２では図示が省略されているが、典型的には、ｎ型不純物領域６８ｂｎおよび電源配線３２の間に、これらを電気的に接続するコンタクトプラグが配置される。他方、ｎ型不純物領域６８ｃｎは、増幅トランジスタ２２のソースとして機能する。この例では、素子分離領域６９が、増幅トランジスタ２２のドレインとしてのｎ型不純物領域６８ｂｎと、リセットトランジスタ２６のドレインとしてのｎ型不純物領域６７ｎとの間にも設けられている。
上述したように、ゲート電極２２ｅにはプラグ８４が接続されており、ゲート電極２２ｅおよび画素電極１２ａは、配線層８０ａ〜８０ｄおよびプラグ８２ａ〜８２ｄを介して電気的に接続されている。したがって、撮像装置１００の動作時、増幅トランジスタ２２からは、画素電極１２ａの電位に応じた信号電圧が出力される。また、増幅トランジスタ２２のゲート電極２２ｅは、プラグ８４、配線層８０ａおよびコンタクトプラグ８６を介して、リセットトランジスタ２６のドレインとしてのｎ型不純物領域６７ｎにも接続されている。したがって、リセットトランジスタ２６がオンとされることにより、電荷蓄積領域に蓄積された電荷がリセットされるとともに、増幅トランジスタ２２のゲート電極２２ｅの電位も所定のフィードバック電圧にリセットされる。
アドレストランジスタ２４は、半導体基板６０上のゲート絶縁層２４ｇ、ゲート絶縁層２４ｇ上のゲート電極２４ｅ、ならびに、半導体基板６０に形成されたｎ型不純物領域６８ｃｎおよび６８ｄｎを含む。この例では、アドレストランジスタ２４は、ｎ型不純物領域６８ｃｎを増幅トランジスタ２２と共有することにより、増幅トランジスタ２２と電気的に接続されている。ｎ型不純物領域６８ｃｎは、アドレストランジスタ２４のドレインとして機能する。他方、ｎ型不純物領域６８ｄｎは、アドレストランジスタ２４のソースとして機能する。ｎ型不純物領域６８ｄｎは、垂直信号線３５（図２において不図示）との接続を有する。図２では図示が省略されているが、典型的には、ｎ型不純物領域６８ｄｎおよび垂直信号線３５の間に、これらを電気的に接続するコンタクトプラグが配置される。
図３は、単位画素セル１０における各素子のレイアウトの一例を示す。図３は、半導体基板６０の法線方向から見たときの、半導体基板６０に形成された各素子（増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６など）の配置を模式的に示す。図３に例示する構成では、増幅トランジスタ２２およびアドレストランジスタ２４の組の周囲と、リセットトランジスタ２６の周囲とに、他の単位画素セル１０の信号検出回路１４との電気的な絶縁のための素子分離領域６９が形成されている。素子分離領域６９は、例えばｐ型の不純物拡散領域である。
この例では、増幅トランジスタ２２およびアドレストランジスタ２４が、列方向（図３における上下方向）に沿って直線状に配置されている。また、制御電極２７ｅおよびリセットトランジスタ２６のゲート電極２６ｅが、列方向に沿って直線状に配置されている。図３におけるＡ−Ａ’線に沿って単位画素セル１０を切断して展開すれば、図２に示す断面図が得られる。なお、本明細書において、行方向は、行が延びる方向を意味し、列方向は、列が延びる方向を意味する。例えば図１において、紙面における上下方向が列方向であり、紙面における横方向が行方向である。
図示するように、この例では、コンタクトプラグ８６が、制御電極２７ｅとリセットトランジスタ２６のゲート電極２６ｅとの間に配置されている。換言すれば、半導体基板６０に形成されたｎ型不純物領域６７ｎのうちコンタクトプラグ８６に接する部分、すなわち、第１領域６７ａが、制御電極２７ｅとリセットトランジスタ２６のゲート電極２６ｅとの間に位置している。後述するように、第１領域６７ａを挟んでリセットトランジスタ２６のゲート電極２６ｅに対向するように制御電極２７ｅを配置し、制御電極２７ｅの電位を制御することによって、結晶欠陥に起因するリーク電流を抑制することが可能である。
図３に例示する構成では、制御電極２７ｅとリセットトランジスタ２６のゲート電極２６ｅとが、リセット信号線３６との接続を有する信号線３８によって接続されている。したがって、撮像装置１００の動作時に、制御電極２７ｅおよびゲート電極２６ｅに共通してリセット信号を印加することができる。リセット信号線３６、および、制御電極２７ｅとゲート電極２６ｅとを接続する信号線３８は、配線構造８０の一部であり得る。行方向に沿って延びるリセット信号線３６およびアドレス信号線３４は、典型的には、配線層８０ｂ（図２参照）の一部である。
なお、電源配線３２は、典型的には、列方向に延びている。列方向に沿って延びるように電源配線３２を形成することにより、行方向に沿って延びるように電源配線３２を形成した場合と比較して、電源配線３２における電圧降下を低減できる。これは、信号の読み出し時における単位画素セル１０の選択が行単位であるために、行方向に沿って延びるように電源配線３２を形成すると、１行分の単位画素セル１０全ての駆動に必要な大きさの電流を１つの電源配線３２に流さなければならないからである。列方向に沿って延びるように電源配線３２を形成すれば、ある電源配線３２に流れる電流の大きさは、複数の行から選択されたある行の１つの単位画素セル１０の駆動に必要な大きさで済む。
次に、図４および図５を参照しながら、制御電極２７ｅおよびゲート電極２６ｅに印加する電圧の制御による、空乏層の大きさの制御を説明する。以下では、リセットトランジスタ２６の閾値電圧が０．５Ｖであるとして説明する。
図４および図５は、リセットトランジスタ２６の近傍における、単位画素セル１０の断面を拡大して模式的に示す。図４は、制御電極２７ｅに０Ｖを印加した状態を示している。図５は、ゲート電極２６ｅに負の電圧Ｖｎ（Ｖｎ＜０）を印加した状態を示している。図４および図５において、破線で囲まれた領域は、ｐ型半導体層６５ｐに形成される空乏層の大きさを模式的に示している。図４および図５における両矢印ＤＲは、半導体基板６０の表面における空乏層の幅を示している。
撮像装置１００を用いた撮影においては、リセットトランジスタ２６がオフの状態で露光、すなわち電荷蓄積領域への信号電荷の蓄積が実行される。つまり、電荷蓄積領域へ信号電荷が蓄積されるときは、リセットトランジスタ２６の閾値電圧以下の電圧が、リセット信号線３６を介してリセットトランジスタ２６のゲート電極２６ｅに印加される。例えば、リセットトランジスタ２６のゲート電極２６ｅに０Ｖが印加された状態（図４）では、リセットトランジスタ２６はオフの状態である。ここでは、リセットトランジスタ２６のゲート電極２６ｅと制御電極２７ｅとが信号線３８によって接続されているので、制御電極２７ｅにも０Ｖが印加される。
このとき、半導体基板６０中の空乏層は、ｎ型不純物領域６７ｎとｐ型不純物領域６６ｐとの界面近傍、および、ｎ型不純物領域６８ａｎとｐ型半導体層６５ｐとの界面近傍に加えて、リセットトランジスタ２６のゲート電極２６ｅおよび制御電極２７ｅの下方にも拡がっている。図４において両矢印ＤＲで模式的に示すように、空乏層のうち半導体基板６０の表面に現れた部分は、ゲート電極２６ｅの下方からコンタクトプラグ８６の近くにまで延びており、また、制御電極２７ｅの下方からコンタクトプラグ８６の近くにまで延びている。
ここで、リセット信号線３６に印加する電圧を低下させていくと、図５に模式的に示すように、リセットトランジスタ２６のゲート電極２６ｅおよび制御電極２７ｅの下方から空乏層が追い出される。そして、コンタクトプラグ８６の周囲において、空乏層のうち半導体基板６０の表面に現れた部分の幅ＤＲが小さくなる。これは、ゲート電極２６ｅおよび制御電極２７ｅへの負電圧の印加により、ゲート電極２６ｅおよび制御電極２７ｅの下方に正のキャリア（正孔）が蓄積されるからである。このときの電圧Ｖｎの値は、例えば（−２Ｖ）程度であってもよい。
このように、コンタクトプラグ８６を挟んでゲート電極２６ｅに対向するように制御電極２７ｅを配置し、ゲート電極２６ｅおよび制御電極２７ｅへの印加電圧を制御することにより、コンタクトプラグ８６の周囲の半導体基板６０の表面に現れる空乏層を縮小することができる。結果として、結晶欠陥に起因するリーク電流を抑制する効果が得られ、電荷蓄積領域へのノイズの混入が低減される。リセットトランジスタ２６は、電荷蓄積領域の電位をリセットするための期間以外の期間において基本的にオフとされるので、リセット動作を制御するための制御信号を空乏層の縮小に利用することができる。
なお、図３を参照して説明した素子レイアウトでは、半導体基板６０の表面の法線方向から見たとき、ゲート電極２６ｅおよび制御電極２７ｅの外形は矩形である。しかしながら、ゲート電極２６ｅおよび制御電極２７ｅの外形は、この例に限定されない。半導体基板６０の表面の法線方向から見たときに、コンタクトプラグ８６と半導体基板６０との間の接続部（ここではコンタクトプラグ８６と第１領域６７ａとの接続部分）がゲート電極２６ｅと制御電極２７ｅとの間に位置していれば、リーク電流抑制の効果が得られる。ただし、半導体基板６０の表面に現れる空乏層を縮小する観点からは、コンタクトプラグ８６と半導体基板６０との間の接続部分を中心にして、ゲート電極２６ｅと制御電極２７ｅとを互いに１８０度反対側に配置することが有益である。換言すれば、図３に示すように、コンタクトプラグ８６と半導体基板６０との間の接続部分に関して、制御電極２７ｅとゲート電極２６ｅとが対称となるように配置することにより、半導体基板６０の表面に現れる空乏層をより効果的に縮小し得る。
半導体基板６０の表面の法線方向から見たとき、ゲート電極２６ｅの外形を規定する辺のうち制御電極２７ｅに対向する辺と、制御電極２７ｅの外形を規定する辺のうちゲート電極２６ｅに対向する辺とは、厳密に平行である必要はない。これらの辺は、厳密に直線である必要もない。ゲート電極２６ｅの外形を規定する辺および制御電極２７ｅの外形を規定する辺は、微視的に見れば、一般的にはうねりを有している。
本開示における第１領域は、本実施形態のｐ型不純物領域６６ｐによって例示される。第２領域は、ｎ型不純物領域６７ｎによって例示される。第１エリアは、半導体基板６０の表面のうちｐ型不純物領域６６ｐが露出している部分によって例示される。第２エリアは、半導体基板６０の表面のうちｎ型不純物領域６７ｎが露出している部分によって例示される。第１濃度領域は、第２領域６７ｂによって例示される。第２濃度領域は、第１領域６７ａによって例示される。コンタクトプラグは、コンタクトプラグ８６によって例示される。
また、本開示における第１トランジスタは、リセットトランジスタ２６によって例示される。第１絶縁層は、ゲート絶縁層２６ｇによって例示される。第１電極は、ゲート電極２６ｅによって例示される。第２絶縁層は、絶縁層２７ｇによって例示される。第２電極は、制御電極２７ｅによって例示される。配線は、信号線３８によって例示される。電圧線は、フィードバック線５３によって例示される。
（第１の実施形態の変形例）
図６は、第１の実施形態の変形例による単位画素セル１０Ａを示す。図７は、リセットトランジスタ２６の近傍における、単位画素セル１０Ａの断面を拡大して模式的に示す。図３に示す単位画素セル１０では、ゲート電極２６ｅおよび制御電極２７ｅに共通の電圧が印加されている。それに対して、図６に示す単位画素セル１０Ａでは、ゲート電極２６ｅと制御電極２７ｅとに独立して異なる電圧を印加することができる。
図６に例示する構成において、リセットトランジスタ２６のゲート電極２６ｅには、リセット信号線３６が接続されている。他方、制御電極２７ｅには、空乏層制御線３７が接続されている。空乏層制御線３７は、例えば垂直走査回路４６（図１参照）との接続を有する。ゲート電極２６ｅおよび制御電極２７ｅのそれぞれに、別個の信号線を接続することにより、撮像装置１００の動作時に、ゲート電極２６ｅおよび制御電極２７ｅのそれぞれに印加する電圧を、独立して制御することができる。
図７は、ゲート電極２６ｅおよび制御電極２７ｅにそれぞれ負電圧Ｖｎ１およびＶｎ２（Ｖｎ２≠Ｖｎ１）を印加した状態を模式的に示している。この例では、ゲート電極２６ｅに印加する電圧よりも低い電圧を、制御電極２７ｅに印加している。すなわち、ここでは、Ｖｎ２＜Ｖｎ１である。この場合、ゲート電極２６ｅ下と比較して、より低い電圧が印加された制御電極２７ｅ下のキャリア（ここでは正孔）の密度がより高くなる。したがって、制御電極２７ｅに近い部分では、ゲート電極２６ｅに近い部分と比較して、空乏層のうち半導体基板６０の表面に現れた部分の幅を縮小する効果をより強く得られる。図７において模式的に示すように、この例では、制御電極２７ｅに近い部分における空乏層の幅ＤＲ２は、ゲート電極２６ｅに近い部分における空乏層の幅ＤＲ１よりも小さい。このように、ゲート電極２６ｅに印加される電圧とは異なる負電圧を制御電極２７ｅに印加することによっても、空乏層のうち半導体基板６０の表面に現れた部分の幅を縮小し得る。したがって、結晶欠陥に起因するリーク電流を抑制し得る。
このように、撮像装置１００の動作時におけるゲート電極２６ｅおよび制御電極２７ｅの電位は共通である必要はない。ゲート電極２６ｅおよび制御電極２７ｅにそれぞれ別個の信号線を接続することにより、リセットトランジスタ２６におけるオンおよびオフの動作に依存することなく、制御電極２７ｅに所望の電圧を印加することができる。例えば、撮像装置１００の動作時に制御電極２７ｅに常に負電圧を印加するといった制御が可能である。
図８は、第１の実施形態の他の変形例による単位画素セル１０Ｂを示す。図３に示す単位画素セル１０と、図８に示す単位画素セル１０Ｂとの相違点は、単位画素セル１０Ｂが、ドレインを共有する２つのリセットトランジスタ２６および２８を有する点である。
図８に例示する構成において、第２のリセットトランジスタ２８は、コンタクトプラグ８６に関してリセットトランジスタ２６に対称に形成されている。つまり、この例では、半導体基板６０の表面の法線方向から見たとき、コンタクトプラグ８６と半導体基板６０との間の接続部分が、リセットトランジスタ２６のゲート電極２６ｅとリセットトランジスタ２８のゲート電極２８ｅとの間に位置している。
リセットトランジスタ２６のゲート電極２６ｅおよびリセットトランジスタ２８のゲート電極２８ｅは、ともにｎ型不純物領域６７ｎの少なくとも一部と重なっている。リセットトランジスタ２６およびリセットトランジスタ２８は、ドレインとしてのｎ型不純物領域６７ｎを共有する。リセットトランジスタ２８は、ソースとしてｎ型不純物領域６８ｅｎを含む。ｎ型不純物領域６８ｅｎは、ｎ型不純物領域６８ａｎと同様にフィードバック線５３に接続される。図示するように、ここでは、リセットトランジスタ２６のゲート電極２６ｅおよびリセットトランジスタ２８のゲート電極２８ｅは、ともにリセット信号線３６に接続されており、撮像装置１００の動作時において共通のリセット信号が印加される。
図９は、リセットトランジスタ２６およびリセットトランジスタ２８の近傍における、単位画素セル１０Ｂの断面を拡大して模式的に示す。図９において模式的に示すように、リセットトランジスタ２８は、半導体基板６０上のゲート絶縁層２８ｇ、ゲート絶縁層２８ｇ上のゲート電極２８ｅ、ドレインとしてのｎ型不純物領域６７ｎ、および、ソースとしてのｎ型不純物領域６８ｅｎを含む。この例では、ｎ型不純物領域６８ｅｎとｐ型半導体層６５ｐとの界面近傍にも空乏層が形成されている。
図９は、リセットトランジスタ２６のゲート電極２６ｅおよびリセットトランジスタ２８のゲート電極２８ｅに負電圧Ｖｎを印加した状態を模式的に示す。図９において模式的に示すように、リセットトランジスタ２８のゲート電極２８ｅに負電圧Ｖｎを印加することにより、リセットトランジスタ２６のゲート電極２６ｅと同様に、リセットトランジスタ２８のゲート電極２８ｅの下方に正のキャリア（正孔）を蓄積させ得る。したがって、ゲート電極２８ｅの下方から空乏層を追い出すことが可能である。すなわち、リセットトランジスタ２８のゲート電極２８ｅを上述の制御電極２７ｅと同様に機能させ得る。
リセットトランジスタ２８のゲート電極２８ｅが制御電極２７ｅと同様に機能することにより、空乏層のうち半導体基板６０の表面に現れた部分の幅ＤＲが縮小する。結果として、結晶欠陥に起因するリーク電流を抑制する効果が得られる。このように、コンタクトプラグ８６を挟んで互いに対向するようにリセットトランジスタ２６およびリセットトランジスタ２８を配置してもよい。並列的に動作する２つのリセットトランジスタ２６および２８を単位画素セル１０Ｂ内に配置することにより、オン電流を増大させる効果も得られる。
本開示における第１トランジスタは、本実施形態のリセットトランジスタ２６によって例示される。第２トランジスタは、リセットトランジスタ２８によって例示される。
（第２の実施形態）
図１０は、本開示の第２の実施形態による単位画素セル２０における各素子のレイアウトの一例を示す。第１の実施形態と第２の実施形態との間の主な相違点は、第２の実施形態では、リセットトランジスタのゲート電極が、コンタクトプラグ８６を取り囲むような形状を有する点である。
図１０に例示する構成において、単位画素セル２０は、環状のゲート電極２６Ｄｅを有するリセットトランジスタ２６Ｄを含む。図１０に示すように、ゲート電極２６Ｄｅは、その中央に開口ＡＰ１を有する。図示するように、コンタクトプラグ８６は、ゲート電極２６Ｄｅの開口ＡＰ１の内側において半導体基板６０のｎ型不純物領域６７ｎに接続されている。
本明細書において、「環状」とは、円環に限定されず、平面視において開口を有する形状を広く含む。「環状」の外形は、円に限定されず、楕円、三角形、四角形、多角形、不定形などであり得る。同様に、開口の形状も円に限定されず、楕円、三角形、四角形、多角形、不定形などであり得る。「環状」の外形と開口の形状とが一致している必要もない。また、「環状」は、閉曲線によって表現される形状に限定されず、開口の内部を外部に連結する部分を有していてもよい。したがって、本明細書の「環状」は、例えばＣ字状の形状も含まれるように解釈される。
この例では、半導体基板６０の表面の法線方向から見たとき、開口ＡＰ１は、矩形状を有している。半導体基板６０の表面の法線方向から見たときの開口ＡＰ１の形状は、例えば円であってもよい。開口ＡＰ１の形状が円に近い方が、半導体基板６０の表面のうち、ゲート電極２６Ｄｅに囲まれたコンタクトプラグ８６の周囲の部分に現れる空乏層をより効果的に縮小することができる。また、画素の微細化の観点からは、開口ＡＰ１の形状が円に近いとゲート電極２６Ｄｅ自体の面積を小さくし易く有利である。このように、ゲート電極に形成される開口の形状は、矩形状に限定されない。
図１１は、リセットトランジスタ２６Ｄの近傍における、単位画素セル２０の断面を拡大して模式的に示す。ゲート電極２６Ｄｅと半導体基板６０の間に配置されたゲート絶縁層２６Ｄｇは、ゲート電極２６Ｄｅと同様に環状に形成され、ゲート電極２６Ｄｅの開口ＡＰ１と重なる位置に開口を有する。図１１において模式的に示すように、ｎ型不純物領域６７ｎは、開口ＡＰ１内において露出された部分を有する。
図１１は、ゲート電極２６Ｄｅに負の電圧Ｖｎを印加した状態を示している。図１１において模式的に示すように、制御電極２７ｅを省略して環状のゲート電極２６Ｄｅを用いた場合でも、第１の実施形態と同様に、半導体基板６０に形成された空乏層のうち、半導体基板６０の表面における幅ＤＲを縮小することができる。リセットトランジスタ２６Ｄのゲート電極２６Ｄｅの形状を、コンタクトプラグ８６と半導体基板６０との間の接続部分を取り囲む形状とすることにより、コンタクトプラグ８６の周囲において半導体基板６０の表面近傍に形成される空乏層を全体的に縮小することが可能である。
図１２は、リセットトランジスタのゲート構造を変えて得られた暗電流の測定結果の一例を示す。図１２に示すグラフの横軸は、リセットトランジスタのゲート電極への印加電圧の大きさを示しており、左に行くほど絶対値の大きな負電圧が印加されていることを示す。図１２に示すグラフの縦軸は、電荷蓄積領域と半導体基板間の暗電流の大きさを対数スケールで示す。
ここでは、ゲート構造Ａ、ＢおよびＣとして、それぞれ、図１３、図１４および図１５に示すような電極構造を用いている。図１３に示す電極構造（ゲート構造Ａ）は、制御電極２７ｅを有しない比較例の電極構造である。図１４に示す電極構造（ゲート構造Ｂ）は、図３を参照して説明した電極構造と同様の電極構造であり、コンタクトプラグ８６を挟んで対向するように、互いに電気的に接続された制御電極２７ｅおよびゲート電極２６ｅが配置されている。図１５に示す電極構造（ゲート構造Ｃ）は、図１０を参照して説明した電極構造と同様の電極構造であり、環状のゲート電極２６Ｄｅの開口ＡＰ１の内側にコンタクトプラグ８６が位置している。図１３、図１４および図１５中の両矢印ｄａ、ｄｂおよびｄｃは、リセットトランジスタのゲート電極とコンタクトプラグ８６との間の距離を表している。ここでは、ｄａ＜ｄｂ＜ｄｃである。したがって、ゲート電極に電圧を印加しない場合には、半導体基板６０の表面近傍の空乏層のうち、コンタクトプラグ８６の周囲に現れる部分の面積は、ゲート構造Ａ＜ゲート構造Ｂ＜ゲート構造Ｃ、となるといってよい。
しかしながら、図１２からわかるように、ゲート電圧を負電圧とすることにより、ゲート構造Ｂおよびゲート構造Ｃは、ゲート構造Ａよりも暗電流が低減されている。これは、ゲート構造Ｂおよびゲート構造Ｃでは、ゲート電極（ゲート電極２６ｅまたは２６Ｄｅ）の下方および制御電極２７ｅの下方に正のキャリア（正孔）が蓄積されることによって、半導体基板６０に形成された空乏層のうち、半導体基板６０の表面に現れた部分の面積が縮小するからである。
図１２からわかるように、ゲート電圧のより低い領域では、ゲート構造Ｂよりもゲート構造Ｃの方が、暗電流の低減に関してより高い効果が得られている。これは、ゲート構造Ｂではコンタクトプラグ８６に向かって２方向から空乏層が縮小されることに対して、ゲート構造Ｃではコンタクトプラグ８６に向かって４方向から空乏層が縮小されるからである。ただし、ゲート構造Ｂのように、コンタクトプラグ８６を挟んで対向するように２つの電極（ここでは制御電極２７ｅおよびゲート電極２６ｅ）を配置する構造では、画素を微細化しやすいという利点が得られる。
図１０および図１１を参照して説明した例では、ゲート電極２６Ｄｅの形状をコンタクトプラグ８６の四方を取り囲む形状としているので、制御電極２７ｅおよびゲート電極２６ｅを対向するように配置した場合と比較して、コンタクトプラグ８６の周囲における空乏層をより効果的に縮小し得る。結果として、結晶欠陥に起因するリーク電流をより効果的に抑制することが可能である。
本開示の第３電極は、本実施形態におけるゲート電極２６Ｄｅによって例示される。
（第３の実施形態）
図１６は、本開示の第３の実施形態による撮像装置における単位画素セルの例示的な回路構成を示す。図１６に示す単位画素セル３０と、図１に示す単位画素セル１０との間の主な相違点は、単位画素セル３０における信号検出回路１５が、第１容量素子５１、第２容量素子５２およびフィードバックトランジスタ５６をさらに有する点である。
図１６に例示する構成において、信号検出回路１５は、リセットトランジスタ２６のソースと、フィードバック線５３との間に接続されたフィードバックトランジスタ５６を含む。フィードバックトランジスタ５６のゲートには、フィードバック制御線５８が接続されている。フィードバック制御線５８は、例えば垂直走査回路４６（図１参照）に接続されており、撮像装置１００の動作時、垂直走査回路４６によってフィードバックトランジスタ５６のゲート電圧が制御される。
信号検出回路１５は、リセットトランジスタ２６のソースおよびドレインの間に接続された第１容量素子５１を含む。第１容量素子５１は、比較的小さな容量値を有する。また、信号検出回路１５は、リセットトランジスタ２６およびフィードバックトランジスタ５６の間のノードに一方の電極が接続された第２容量素子５２を含む。第２容量素子５２は、第１容量素子５１よりも大きな容量値を有する。第２容量素子５２およびフィードバックトランジスタ５６は、ＲＣフィルタ回路として機能し得る。
図示するように、第２容量素子５２の他方の電極は、感度調整線５４に接続されている。感度調整線５４は、例えば垂直走査回路４６（図１参照）に接続されており、撮像装置１００の動作時、感度調整線５４の電位は、例えば０Ｖ（基準電位）に設定される。以下では、リセットトランジスタ２６と第２容量素子５２との間のノードを「リセットドレインノードＲＤ」と呼ぶことがある。
第３の実施形態では、フィードバックトランジスタ５６のゲート電圧の制御により、単位画素セル３０の出力を負帰還させる帰還経路を形成する。後述するように、帰還経路の形成により、リセットトランジスタ２６のオフ動作に伴って発生するｋＴＣノイズをキャンセルすることが可能である。
リセットトランジスタ２６とフィードバック線５３との間にフィードバックトランジスタ５６を接続した回路構成においては、リセットドレインノードＲＤにおけるリーク電流を低減できるとノイズ低減の観点から有益である。電荷蓄積ノードＦＤと同様に、リセットドレインノードＲＤについても上述の電極構造を適用することにより、リセットドレインノードＲＤにおけるリーク電流を低減することが可能である。
図１７は、図１６に示す単位画素セル３０のデバイス構造の一例を示す。図１７に示す半導体基板７０は、ｐ型半導体層６３ｐ上に形成されたｐ型半導体層７５ｐを含む。図１７において模式的に示すように、ｐ型半導体層７５ｐは、ｐ型不純物領域６６ｐおよびｐ型不純物領域７６ｐを有する。ｐ型不純物領域７６ｐにおける不純物濃度は、ｐ型不純物領域６６ｐと同程度であり得る。ｐ型不純物領域７６ｐには、ｎ型不純物領域７７ｎが形成されている。ここでは、リセットトランジスタ２６のゲート電極２６ｅの一部は、ｎ型不純物領域７７ｎの一部と重なっており、ｎ型不純物領域７７ｎは、リセットトランジスタ２６のソースとして機能する。
図示する例において、ｎ型不純物領域７７ｎは、ｎ型不純物領域６７ｎと同様に、第１領域７７ａおよび第２領域７７ｂを含む。第１領域７７ａは、第２領域７７ｂ内に配置されており、第２領域７７ｂよりも高い不純物濃度を有する。
第１領域７７ａには、コンタクトプラグ８９が接続される。ｎ型不純物領域７７ｎ内への高不純物濃度の第１領域７７ａの形成は必須ではないが、ｎ型不純物領域７７ｎ内に第１領域７７ａを形成することにより、コンタクト抵抗低減の効果が得られる。
コンタクトプラグ８９は、上述の配線構造８０の一部であり得る。コンタクトプラグ８９は、第２容量素子５２（不図示）の電極のうち、感度調整線５４（不図示）に接続されていない側の電極との接続を有する配線８１と、第１領域７７ａとを電気的に接続する。ここでは、配線８１は、配線層８０ａと同層である。
図１７に例示する構成において、フィードバックトランジスタ５６は、ソースおよびドレインの一方としてｎ型不純物領域７７ｎを含む。フィードバックトランジスタ５６は、半導体基板７０上のゲート絶縁層５６ｇおよびゲート絶縁層５６ｇ上のゲート電極５６ｅを含む。図１７において模式的に示すように、ゲート電極５６ｅの少なくとも一部は、ｎ型不純物領域７７ｎに重なっている。典型的には、絶縁層２７ｇ、リセットトランジスタ２６のゲート絶縁層２６ｇおよびフィードバックトランジスタ５６のゲート絶縁層５６ｇは、同層である。また、制御電極２７ｅ、リセットトランジスタ２６のゲート電極２６ｅおよびフィードバックトランジスタ５６のゲート電極５６ｅは、同層である。ｐ型半導体層７５ｐに形成されたｎ型不純物領域６８ａｎは、ここでは、フィードバックトランジスタ５６のソースおよびドレインの他方として機能する。
図１８は、単位画素セル３０における各素子のレイアウトの一例を示す。図１８に示す例では、図３を参照して説明した構成と同様に、制御電極２７ｅおよびリセットトランジスタ２６のゲート電極２６ｅがコンタクトプラグ８６を挟んで互いに対向するように配置されている。なお、図１８におけるＢ−Ｂ’線に沿って単位画素セル３０を切断して展開すれば、図１７に示す断面図が得られる。
この例では、リセットトランジスタ２６およびフィードバックトランジスタ５６は、列方向に沿って直線状に配置されている。したがって、ここでは、コンタクトプラグ８９と半導体基板７０との間の接続部分（ここではｎ型不純物領域７７ｎの第１領域７７ａ）は、リセットトランジスタ２６のゲート電極２６ｅとフィードバックトランジスタ５６のゲート電極５６ｅとの間に位置している。換言すれば、リセットトランジスタ２６のゲート電極２６ｅおよびフィードバックトランジスタ５６のゲート電極５６ｅが、コンタクトプラグ８９を挟んで互いに対向するように配置されている。
したがって、ゲート電極２６ｅおよびゲート電極５６ｅにそれぞれリセットトランジスタ２６およびフィードバックトランジスタ５６の閾値電圧以下の電圧（特に負電圧）を印加することによって、図４および図５を参照して説明した原理と同様の原理により、半導体基板７０の表面のうち、ゲート電極２６ｅおよびゲート電極５６ｅの間においてコンタクトプラグ８９の周囲に現れた空乏層の幅を縮小し得る。すなわち、リセットトランジスタ２６およびフィードバックトランジスタ５６に印加するゲート電圧の制御によってリセットドレインノードＲＤにおけるリーク電流を抑制し得る。このように、リセットドレインノードＲＤに関しても、電荷蓄積ノードＦＤと同様に、コンタクトプラグ８９と半導体基板７０との間の接続部分（ここではｎ型不純物領域７７ｎの第１領域７７ａ）を少なくとも２方向から挟むように、リセットトランジスタ２６のゲート電極２６ｅおよびフィードバックトランジスタ５６のゲート電極５６ｅを配置する電極構造を採用することができる。
本開示の第１領域は、本実施形態におけるｐ型不純物領域７６ｐによって例示される。第２領域は、ｎ型不純物領域７７ｎによって例示される。第１エリアは、半導体基板６０の表面のうちｐ型不純物領域７６ｐが露出している部分によって例示される。第２エリアは、半導体基板６０の表面のうちｎ型不純物領域７７ｎが露出している部分によって例示される。第１濃度領域は、第２領域７７ｂによって例示される。第２濃度領域は、第１領域７７ａによって例示される。コンタクトプラグは、コンタクトプラグ８９によって例示される。
また、本開示の第１トランジスタは、本実施形態におけるリセットトランジスタ２６によって例示される。第２絶縁層は、絶縁層５６ｇによって例示される。第２電極は、ゲート電極５６ｅによって例示される。第２トランジスタは、フィードバックトランジスタ５６によって例示される。
図１９は、第３の実施形態による単位画素セルの変形例を示す。図１９に示す単位画素セル３０Ａは、リセットトランジスタ２６に代えて、環状のゲート電極２６Ｄｅを有するリセットトランジスタ２６Ｄを含む。このような構成においても、コンタクトプラグ８９を挟んで互いに対向するようにゲート電極２６Ｄｅおよびゲート電極５６ｅを配置することにより、リセットドレインノードＲＤにおけるリーク電流の抑制効果が得られる。
なお、単位画素セル中のリセットトランジスタのゲート電極およびフィードバックトランジスタのゲート電極が、コンタクトプラグ８９に関して必ずしも対称に配置されている必要はない。図２０は、第３の実施形態による単位画素セルの他の変形例を示す。図２０に示す単位画素セル３０Ｂは、２つの開口ＡＰ１およびＡＰ２が形成されたゲート電極２６Ｄｆを有するリセットトランジスタ２６Ｆおよび環状のゲート電極５６Ｄｅを有するフィードバックトランジスタ５６Ｄを含む。
図２０は、単位画素セル３０Ｂのうち、リセットトランジスタ２６Ｆおよびフィードバックトランジスタ５６Ｄの周辺を取り出して示している。図２０に例示するように、フィードバックトランジスタ５６Ｄとリセットトランジスタ２６Ｆとを分離して単位画素セル３０Ｂ中に配置してもよい。この例では、フィードバックトランジスタ５６Ｄのゲート電極５６Ｄｅは、開口ＡＰ３を有し、開口ＡＰ３の内側においてコンタクトプラグ８９が半導体基板７０に接続されている。ここでは、リセットトランジスタ２６Ｆのソースとして機能するｎ型不純物領域６９ｎが半導体基板７０に形成されている。ｎ型不純物領域６９ｎは、ゲート電極２６Ｄｆの開口ＡＰ２の内側において、コンタクトプラグ８９に電気的に接続されたコンタクトプラグ９１に電気的に接続されている。ｎ型不純物領域６９ｎは、ｎ型不純物領域６７ｎと同様の構成を有していてもよい。例えば、ｎ型不純物領域６９ｎは、ｎ型不純物領域６７ｎにおける第１領域６７ａに相当する、相対的に不純物濃度の高い領域を有していてもよい。コンタクトプラグ９１は、ｎ型不純物領域６９ｎにおいて相対的に不純物濃度の高いその領域に接続されてもよい。コンタクトプラグ９１とｎ型不純物領域６９ｎとの接点を開口ＡＰ２の内側に形成することにより、この接点の周辺におけるリーク電流の発生を抑制し得る。
なお、図２０では、リセットトランジスタ２６Ｆおよびフィードバックトランジスタ５６Ｄが、互いに異なる形状を有するゲート電極を含む例を示している。図２０に示すように、リセットトランジスタおよびフィードバックトランジスタが同一の形状のゲート電極を有している必要はない。また、リセットトランジスタ２６Ｆにおけるゲート電極の外形は、図２０に例示するゲート電極２６Ｄｆのような矩形に限定されない。リセットトランジスタ２６Ｆのゲート電極の外形は、例えば、図２１に示すゲート電極２６Ｄｈのように、開口ＡＰ１を取り囲む部分と、開口ＡＰ２を取り囲む部分を結ぶ中央部にくびれを有する形状であってもよい。
ここで、再び図１６を参照しながら、帰還経路の形成を利用したノイズキャンセルの概要を説明する。図１６に例示する回路構成を有する撮像装置において、ノイズキャンセルは、行ごとに画素単位で実行される。
図１６に例示する回路構成では、リセットトランジスタ２６およびフィードバックトランジスタ５６をオンとすることにより、フィードバック線５３の電圧が電荷蓄積ノードＦＤに印加され、電荷蓄積ノードＦＤの電位がリセットされる。次に、リセットトランジスタ２６をオフとする。
リセットトランジスタ２６をオフとすることによりｋＴＣノイズが発生する。ただし、フィードバックトランジスタ５６がオンである間は、電荷蓄積ノードＦＤ、増幅トランジスタ２２、フィードバックトランジスタ５６および第１容量素子５１をその経路に含む帰還経路が形成された状態が継続する。そのため、帰還経路が形成されている時（フィードバックトランジスタ５６がオフではない時といってもよい）、フィードバックトランジスタ５６が出力する信号は、第１容量素子５１と電荷蓄積ノードＦＤの寄生容量とによって形成される減衰回路で減衰される。第１容量素子５１および電荷蓄積ノードＦＤの寄生容量の容量値をそれぞれＣ１およびＣｆｄとすれば、このときの減衰率Ｂは、Ｂ＝Ｃ１／（Ｃ１＋Ｃｆｄ）と表される。
次に、フィードバックトランジスタ５６をオフとする。このとき、例えば、フィードバックトランジスタ５６の閾値電圧を跨ぐように、フィードバック制御線５８の電圧レベルをハイレベルからローレベルまで徐々に低下させる。フィードバック制御線５８の電位をハイレベルからローレベルに向けて徐々に低下させると、フィードバックトランジスタ５６の抵抗が徐々に増加する。フィードバックトランジスタ５６の抵抗が増加すると、フィードバックトランジスタ５６の動作帯域が狭くなり、帰還する信号の周波数領域が狭くなる。
フィードバック制御線５８の電圧がローレベルに達すると、フィードバックトランジスタ５６がオフとなり、帰還経路の形成が解消される。このとき、フィードバックトランジスタ５６の動作帯域が増幅トランジスタ２２の動作帯域よりも十分に低い帯域であると、フィードバックトランジスタ５６で発生する熱ノイズが、フィードバック回路１６により、１／（１＋ＡＢ）1/2倍に抑制される。ここで、式中のＡは、フィードバック回路１６の利得である。このように、フィードバックトランジスタ５６の動作帯域が増幅トランジスタ２２の動作帯域よりも低い状態でフィードバックトランジスタ５６をオフとすることにより、電荷蓄積ノードＦＤに残存するｋＴＣノイズを低減することが可能である。
上述した動作から明らかなように、リセットトランジスタ２６およびフィードバックトランジスタ５６は、電荷蓄積領域の電位をリセットするための期間および帰還経路の形成によるノイズキャンセル以外の期間において基本的にオフとされる。したがって、電荷の蓄積時および信号の読み出し時に、リセットトランジスタ２６のゲート電極２６ｅおよびフィードバックトランジスタ５６のゲート電極５６ｅに負電圧を印加することが可能である。
（その他の変形例）
上述の各実施形態では、コンタクトプラグ（コンタクトプラグ８６または８９）を少なくとも２方向から囲むように１以上の電極を配置し、それらの電極に印加する電圧を制御することにより、それらの電極の下方のキャリア濃度を制御している。上述の各実施形態では、それらの電極の下方に正のキャリア（正孔）を蓄積させることにより、半導体基板（半導体基板６０または７０）に形成された空乏層のうち、コンタクトプラグの周囲において半導体基板の表面に現れた部分の面積を縮小している。つまり、上述の各実施形態では、半導体基板の表面のうち、ゲート電極または制御電極によって覆われていない部分の表面近傍の空乏層を縮小することによって、リーク電流抑制の効果を得ている。これに対し、以下に説明する変形例では、半導体基板に形成された空乏層のうち、半導体基板の表面に現れる部分を、ゲート電極および／または制御電極の下方に引き込むことが可能な構成を用いる。
図２２は、さらに他の変形例による単位画素セルにおける、リセットトランジスタ２６の近傍の断面を模式的に示す。図２２に例示する単位画素セル４０は、図４および図５を参照して説明した単位画素セル１０とほぼ断面構造を有する。ただし、図２２に示す半導体基板７１におけるｐ型不純物領域６６ｐは、ｎ型不純物領域６７ｎに代えて、不純物濃度の比較的高いｎ型不純物領域７２ｎを有している。この例では、ｎ型不純物領域７２ｎは、第２領域７２ｂと、第２領域７２ｂ内に形成され相対的に不純物濃度が高い第１領域７２ａとを含み、コンタクトプラグ８６が、この第１領域７２ａに接続されている。
ｎ型不純物領域７２ｎにおける第２領域７２ｂの不純物濃度は、上述のｎ型不純物領域６７ｎにおける第２領域６７ｂの不純物濃度よりも高い。ｎ型不純物領域６７ｎにおける第２領域６７ｂの不純物濃度が例えば１×１０16／ｃｍ3〜２×１０17／ｃｍ3程度（「×」は、乗算を表す）の範囲であることに対し、図２２に示す第２領域７２ｂの不純物濃度は、例えば１×１０18〜５×１０18／ｃｍ3程度の範囲であってもよい。図２２に示す第１領域７２ａの不純物濃度は、上述のｎ型不純物領域６７ｎにおける第１領域６７ａの不純物濃度とほぼ同程度であってもよい。第１領域７２ａの不純物濃度は、典型的には、１×１０19／ｃｍ3以上であり、例えば、１×１０19／ｃｍ3〜５×１０20／ｃｍ3程度の範囲である。したがって、ｎ型不純物領域７２ｎの不純物濃度は、例えば、１×１０18／ｃｍ3以上である。
図２２は、制御電極２７ｅおよびリセットトランジスタ２６のゲート電極２６ｅに負電圧Ｖｎを印加した状態を模式的に示している。上述の各実施形態では、ｐ型不純物領域６６ｐ中のｎ型不純物領域６７ｎの不純物濃度は、比較的低く設定される。したがって、制御電極２７ｅおよびリセットトランジスタ２６のゲート電極２６ｅに負電圧Ｖｎを印加した時、これらの電極の下方には正の電荷が蓄積されやすい（図５参照）。一方、図２２に例示する構成では、ｎ型不純物領域７２ｎの不純物濃度が比較的高いので、半導体基板７１に形成された空乏層のうち、半導体基板７１の表面近傍の部分は、図２２において模式的に示すように、制御電極２７ｅの下方およびゲート電極２６ｅの下方に位置する。
半導体基板７１の表面のうち、絶縁層（ここでは絶縁層２７ｇおよびゲート絶縁層２６ｇ）が配置された部分は、半導体基板７１の表面の他の部分と比較して、結晶欠陥が少ないと考えてよい。図２２に例示する構成によれば、半導体基板７１に形成された空乏層のうち、半導体基板７１の表面近傍の部分が、結晶欠陥のより少ない、制御電極２７ｅの下方およびゲート電極２６ｅの下方に現れる。したがって、結果として結晶欠陥に起因するリーク電流を抑制する効果が得られる。
以上に説明したように、本開示の実施形態によれば、リーク電流による影響を抑制し得るので、高画質で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ２２、アドレストランジスタ２４、リセットトランジスタ２６、２６Ｄ、２６Ｆおよび２８、ならびにフィードバックトランジスタ５６および５６Ｄの各々は、ＮチャンネルＭＯＳであってもよいし、ＰチャンネルＭＯＳであってもよい。これらの全てがＮチャンネルＭＯＳまたはＰチャンネルＭＯＳのいずれかに統一されている必要もない。例えば図１を参照して説明した回路構成において増幅トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６の各々をＮチャンネルＭＯＳとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
１０、１０Ａ、１０Ｂ 単位画素セル
２０、３０、３０Ａ、３０Ｂ、４０ 単位画素セル
１２ 光電変換部
１４、１５ 信号検出回路
２２ 増幅トランジスタ
２４ アドレストランジスタ
２６、２６Ｄ、２６Ｆ リセットトランジスタ
２６ｅ、２６Ｄｅ、２６Ｄｆ、２６Ｄｈ リセットトランジスタのゲート電極
２７ｅ 制御電極
２８ 第２のリセットトランジスタ
２８ｅ 第２のリセットトランジスタのゲート電極
３２ 電源配線
３４ アドレス信号線
３５ 垂直信号線
３６ リセット信号線
３７ 空乏層制御線
３９ 蓄積制御線
５０ 反転増幅器
５３ フィードバック線
５４ 感度調整線
５６、５６Ｄ フィードバックトランジスタ
５６ｅ、５６Ｄｅ フィードバックトランジスタのゲート電極
５８ フィードバック制御線
６０、７０、７１ 半導体基板
６６ｐ、７６ｐ ｐ型不純物領域
６７ｎ、７２ｎ、７７ｎ、６９ｎ ｎ型不純物領域
８０ 配線構造
８０ａ〜８０ｄ 配線層
８１ 配線
８６、８９、９１ コンタクトプラグ
８８ 接続部
１００ 撮像装置
ＡＰ１、ＡＰ２、ＡＰ３ 開口

Claims (12)

  1. 半導体基板と、
    複数の単位画素セルを有し、
    前記複数の単位画素セルの各々は、
    前記半導体基板内に位置し、前記半導体基板の表面の第１エリアにおいて前記半導体基板の前記表面に露出する、第１導電型の第１領域と、
    前記半導体基板内において前記第１領域に直接隣接し、前記第１エリアによって周囲を囲まれる第２エリアにおいて前記半導体基板の前記表面に露出する、前記第１導電型とは異なる第２導電型の第２領域と、
    前記半導体基板の前記表面の上方に位置する光電変換部と、
    前記半導体基板の前記表面と前記光電変換部との間に位置し、前記第２領域に接続されるコンタクトプラグと、
    前記第１エリア内の第１部分を覆う第１電極と、前記半導体基板と前記第１電極との間の第１絶縁層とを含み、前記第２領域をソース及びドレインの一方とする第１トランジスタと、
    前記第１エリア内の前記第１部分とは異なる第２部分を覆う第２電極と、
    前記半導体基板と前記第２電極との間の第２絶縁層と、
    を備え、
    前記半導体基板の前記表面に垂直な方向から見たとき、前記第２領域と前記コンタクトプラグとの接続部は、前記第１電極と前記第２電極との間に位置している、撮像装置。
  2. 前記単位画素セルの各々は、前記第１電極と前記第２電極とを電気的に接続する配線をさらに備える、請求項１に記載の撮像装置。
  3. 前記光電変換部の電荷を初期化するリセット電圧が印加される電圧線をさらに備え、
    前記電圧線は、前記第１トランジスタの前記ソース及び前記ドレインの他方に接続されている、請求項１または２に記載の撮像装置。
  4. 前記第１絶縁層と前記第２絶縁層とは同層である、請求項１から３のいずれか１項に記載の撮像装置。
  5. 前記第１電極と前記第２電極とは同層である、請求項１から４のいずれか１項に記載の撮像装置。
  6. 前記第２領域は、第１濃度領域と、前記第１濃度領域よりも不純物濃度が高い第２濃度領域とを含み、
    前記コンタクトプラグは、前記第２濃度領域に接続されている、請求項１から５のいずれか１項に記載の撮像装置。
  7. 前記コンタクトプラグは、前記光電変換部に電気的に接続されている、請求項１から６のいずれか１項に記載の撮像装置。
  8. 前記第２電極と前記第２絶縁層とを含み、前記第２領域をソース又はドレインの一方とする第２トランジスタをさらに備える、請求項１から７のいずれか１項に記載の撮像装置。
  9. 前記第１電極及び前記第２電極は、開口を有する単一の第３電極を構成し、
    前記半導体基板の前記表面に垂直な方向から見たとき、前記第２領域と前記コンタクトプラグとの接続部は、前記第３電極の前記開口内に位置している、請求項１から８のいずれか１項に記載の撮像装置。
  10. 前記第３電極はＣ字形状である、請求項９に記載の撮像装置。
  11. 前記半導体基板の前記表面に垂直な方向から見たとき、前記第２電極の一部は前記第２エリアと重なっている、請求項１から１０のいずれか１項に記載の撮像装置。
  12. 前記第２領域の不純物濃度は１×１０18／ｃｍ3以上である、請求項１から１１のいずれか１項に記載の撮像装置。
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