JP7411893B2 - 撮像装置 - Google Patents

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Description

本開示は、撮像装置に関する。
デジタルカメラなどには、ＣＣＤ（Charge Coupled Device）イメージセンサおよびＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが広く用いられている。これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
例えば、特許文献１に開示されているように、フォトダイオードに代えて、半導体基板の上方に光電変換層を配置した構造も提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって生成された電荷が、半導体基板に形成された拡散領域などに信号電荷として一時的に蓄積される。蓄積された電荷量に応じた信号が、半導体基板に形成されたＣＣＤ回路またはＣＭＯＳ回路を介して読み出される。
国際公開第２０１２／１４７３０２号
画像を表現する信号電荷とは異なる電荷は、信号電荷を一時的に保持する拡散領域へ流入した場合に、得られる画像に劣化を生じさせるノイズの原因となり得る。このような意図しない電荷の移動を抑制できると有益である。以下では、このような、意図しない電荷の移動を暗電流（「リーク電流」とも呼ばれる）と表現することがある。
そこで、本開示は、暗電流を抑制することができる撮像装置を提供する。
本開示の一態様に係る撮像装置は、半導体基板と、画素と、を備える。前記半導体基板は、第１面と、前記第１面とは反対側の第２面と、第１導電型の不純物を含む第１領域と、前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含む。前記画素は、光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含む。平面視において、前記第４領域は、前記第１拡散領域の全体と重なっている。
また、包括的または具体的な態様は、素子、デバイス、モジュール、システムまたは方法で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、モジュール、システムおよび方法の任意の組み合わせによって実現されてもよい。
また、開示された実施の形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施の形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。
本開示によれば、暗電流を抑制することができる撮像装置を提供できる。
図１は、本開示の実施の形態１に係る撮像装置の例示的な構成を示す図である。 図２は、本開示の実施の形態１に係る撮像装置の例示的な回路構成を示す模式図である。 図３は、本開示の実施の形態１に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。 図４は、本開示の実施の形態１に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。 図５は、本開示の実施の形態１に係る撮像装置の画素の第１拡散領域に対する暗電流の、第１拡散領域の直下方向のｐ型領域の面積依存性を示す図である。 図６は、本開示の実施の形態２に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。 図７は、本開示の実施の形態２に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。
（本開示の概要）
本開示の一態様の概要は以下のとおりである。
本開示の一態様に係る撮像装置は、半導体基板と、画素と、を備える。前記半導体基板は、第１面と、前記第１面とは反対側の第２面と、第１導電型の不純物を含む第１領域と、前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含む。前記画素は、光を電荷に変換する光電変換部と、前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含む。平面視において、前記第４領域は、前記第１拡散領域の全体と重なっている。
第２導電型の第２領域は、例えば第１導電型の第３領域に含まれる少数キャリアを取り込むことで、電荷蓄積領域である第１拡散領域に少数キャリアが流れ込むことを抑制することができる。このため、第２領域が設けられることで、第１拡散領域に流れる暗電流を十分に抑制することができる。
一方で、第２導電型の第２領域と第１導電型の第３領域とのｐｎ接合部には、電荷のトラップサイトが発生する。このため、トラップサイトにトラップされた少数キャリアの拡散によって、第１拡散領域に対して暗電流が流れる可能性がある。
本態様に係る撮像装置によれば、半導体基板に垂直な方向から見たとき、第２導電型の第１拡散領域と第１導電型の第４領域とが重なっている。言い換えると、第１拡散領域の直下において、第２領域が配置されていない。つまり、第１拡散領域の直下において、第２領域と第３領域、あるいは、第２領域と第１領域とのｐｎ接合が形成されない。そのため、第１拡散領域の直下方向においてトラップサイトの生成が抑制される。このため、第１拡散領域の近くでは、暗電流の要因となる少数キャリアのトラップが抑制されるので、第１拡散領域に発生する暗電流を抑制することができる。したがって、第１拡散領域に発生する暗電流に起因する画像の劣化を抑制することができる。
また、例えば、前記画素は、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出する複数の第２拡散領域をさらに含み、平面視において、前記第４領域は、前記複数の第２拡散領域のうちで前記第１拡散領域に最も近い第２拡散領域と重ならなくてもよい。
これによれば、第２領域が少数キャリアを取り込むことで、第１拡散領域に流れる暗電流を抑制することができる。
また、例えば、平面視において、前記第４領域は、前記第１拡散領域と、前記複数の第２拡散領域のうちで前記第１拡散領域に最も近い前記第２拡散領域との中間地点に重なっていてもよい。
これによれば、半導体基板に垂直な方向から見たとき、第４領域の境界を、第１拡散領域よりも第２拡散領域に近くなるように配置することで、第４領域と第２領域との間のトラップサイトで発生する電荷を第２拡散領域に収集させることができる。このため、電荷蓄積領域である第１拡散領域への電荷の流入を抑制することができ、暗電流を更に抑制することができる。
また、例えば、前記第４領域の前記第１面に最も近い部分は、前記第２領域の前記第１面に最も近い部分よりも前記第１面に近く、前記第４領域の前記第２面に最も近い部分は、前記第２領域の前記第２面に最も近い部分よりも前記第２面に近くてもよい。
また、例えば、前記第４領域の不純物濃度は、前記第１領域、前記第２領域および前記第３領域のそれぞれの不純物濃度よりも高くてもよい。
これによれば、第１領域と第３領域との接続抵抗を低減することができる。したがって、仮に第１領域に印加される基板電位が一定でなかったとしても、ｐｎ接合で生じた例えば正孔を、第１領域を介して排出しやすい。これにより、基板電位のばらつきに起因する画像の劣化を抑制することができる。
また、例えば、動作時に、前記第２領域の電位が一定に制御されてもよい。すなわち、動作時に、前記第２領域に固定電位が印加されてもよい。
また、例えば、前記第２領域は、前記第１拡散領域に電気的に接続されていなくてもよい。
本開示において、回路、ユニット、装置、部材又は部の全部又は一部、又はブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩまたはＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。 ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅも同じ目的で使うことができる。
さらに、回路、ユニット、装置、部材又は部の全部又は一部の機能又は操作は、ソフトウェア処理によって実行することが可能である。この場合、ソフトウェアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブなどの非一時的記録媒体に記録され、ソフトウェアが処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行されたときに、そのソフトウェアで特定された機能が処理装置（ｐｒｏｃｅｓｓｏｒ）および周辺装置によって実行される。システム又は装置は、ソフトウェアが記録されている一つ又は複数の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウェアデバイス、例えばインターフェース、を備えていてもよい。
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。また、図面が過度に複雑になることを避けるために、一部の要素の図示を省略することがある。
また、図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比および外観などは実物と異なり得る。つまり、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。
また、本明細書において、平行または一致などの要素間の関係性を示す用語、および、円形または矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
また、本明細書において、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。具体的には、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」および「下面」などの用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。また、本明細書において、「平面視」とは、半導体基板に垂直な方向から見たときのことを言う。
（実施の形態１）
図１は、本開示の実施の形態１に係る撮像装置の例示的な構成を示す図である。図１に示す撮像装置１００は、半導体基板６０に形成された複数の画素１０および周辺回路４０を有する。
各画素１０は、光電変換部１２を含む。光電変換部１２は、光の入射を受けて正および負の電荷、典型的には、正孔－電子対を発生させる。光電変換部１２は、半導体基板６０の上方に配置された光電変換層を含む光電変換構造、あるいは、半導体基板６０に形成されたフォトダイオードであり得る。なお、図１では、各画素１０の光電変換部１２が空間的に互いに分離されているように図示されているが、これは説明の便宜に過ぎず、複数の画素１０の光電変換部１２が互いに間隔をあけずに半導体基板６０上に連続的に配置されることもあり得る。
図１に示す例では、画素１０が、ｍ行ｎ列の複数の行および列に配列されている。ここで、ｍ、ｎは、独立して１以上の整数を表す。画素１０は、半導体基板６０に例えば２次元に配列されることにより、撮像領域Ｒ１を形成する。各画素１０が、例えば半導体基板６０の上方に配置された光電変換部１２を有する場合、撮像領域Ｒ１は、半導体基板６０のうち、光電変換部１２によって覆われている領域として規定され得る。
画素１０の数および配置は、図示する例に限定されない。例えば、撮像装置１００に含まれる画素１０の数は、１つであってもよい。この例では、各画素１０の中心が正方格子の格子点上に位置しているが、例えば、各画素１０の中心が、三角格子、六角格子などの格子点上に位置するように複数の画素１０を配置してもよい。例えば、画素１０を１次元に配列してもよく、この場合、撮像装置１００をラインセンサとして利用し得る。
図１に例示する構成において、周辺回路４０は、垂直走査回路４２、および水平信号読み出し回路４４を含む。図１に例示するように、周辺回路４０は、付加的に、制御回路４６を含み得る。また、後述するように、周辺回路４０が、例えば、画素１０などに対して所定の電圧を供給する電圧供給回路をさらに含むこともあり得る。周辺回路４０は、信号処理回路、出力回路などをさらに含んでいてもかまわない。
垂直走査回路４２は、行走査回路とも呼ばれ、複数の画素１０の各行に対応して設けられたアドレス信号線３４との接続を有する。後述するように、複数の画素１０の各行に対応して設けられる信号線は、アドレス信号線３４に限定されず、垂直走査回路４２には、複数の画素１０の行ごとに複数の種類の信号線が接続され得る。水平信号読み出し回路４４は、列走査回路とも呼ばれ、複数の画素１０の各列に対応して設けられた垂直信号線３５との接続を有する。
制御回路４６は、撮像装置１００の例えば外部から与えられる指令データ、クロックなどを受け取って撮像装置１００の全体を制御する。典型的には、制御回路４６は、タイミングジェネレータを有し、垂直走査回路４２、水平信号読み出し回路４４、後述の電圧供給回路などに駆動信号を供給する。図１中、制御回路４６から延びる矢印は、制御回路４６からの出力信号の流れを模式的に表現している。制御回路４６は、例えば１以上のプロセッサを含むマイクロコントローラによって実現され得る。制御回路４６の機能は、汎用の処理回路とソフトウェアとの組み合わせによって実現されてもよいし、このような処理に特化したハードウェアによって実現されてもよい。
図２は、本開示の実施の形態１に係る撮像装置の例示的な回路構成を模式的に示す模式図である。図２では、図面が複雑となることを避けるために、２行２列に配列された４つの画素１０が代表して示されている。これらの画素１０の各々は、図１に示す画素１０の一例である。画素１０の各々は、光電変換部１２を有し、光電変換部１２に電気的に接続された信号検出回路１４を含む。後に図３を参照して詳しく説明するように、光電変換部１２は、半導体基板６０の上方に配置された光電変換層１２ｂを含む。すなわち、ここでは、撮像装置１００として積層型の撮像装置を例示する。
各画素１０の光電変換部１２は、蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１には所定の電圧が印加される。例えば、光電変換によって生成された正および負の電荷のうち、正の電荷を信号電荷として利用する場合であれば、撮像装置１００の動作時に蓄積制御線３１に例えば１０Ｖ程度の正電圧が印加され得る。以下では、信号電荷として正孔を利用する場合を例示する。
図２に例示する構成において、信号検出回路１４は、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６を含む。後に図面を参照して詳しく説明するように、信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６は、典型的には、光電変換部１２を支持する半導体基板６０に形成された電界効果トランジスタ（ＦＥＴ：Field Effect Transistor）である。以下では、特に断りの無い限り、トランジスタとしてＮチャネルＭＯＳＦＥＴを用いる例を説明する。
図２において模式的に示すように、信号検出トランジスタ２２のゲートは、光電変換部１２に電気的に接続されている。図示する例において、信号検出トランジスタ２２のゲートを光電変換部１２に接続する電荷蓄積ノードＦＤは、光電変換部１２によって生成された電荷を一時的に保持する機能を有する。動作時に蓄積制御線３１に所定の電圧を印加することにより、電荷蓄積ノードＦＤに例えば正孔を信号電荷として蓄積することができる。後に図面を参照して説明するように、電荷蓄積ノードＦＤは、半導体基板６０に形成された不純物領域をその一部に含む。
信号検出トランジスタ２２のドレインは、撮像装置１００の動作時に各画素１０に例えば３．３Ｖ程度の電源電圧ＶＤＤを供給する電源配線３２に接続され、ソースは、アドレストランジスタ２４を介して垂直信号線３５に接続される。信号検出トランジスタ２２は、ドレインに電源電圧ＶＤＤの供給を受けることにより、電荷蓄積ノードＦＤに蓄積された信号電荷の量に応じた信号電圧を出力する。
信号検出トランジスタ２２と垂直信号線３５との間に接続されたアドレストランジスタ２４のゲートには、アドレス信号線３４が接続されている。垂直走査回路４２は、アドレストランジスタ２４のオンおよびオフを制御する行選択信号をアドレス信号線３４に印加する。このことにより、選択した画素１０の信号検出トランジスタ２２の出力を、対応する垂直信号線３５に読み出すことができる。なお、アドレストランジスタ２４の配置は、図２に示す例に限定されず、信号検出トランジスタ２２のドレインと電源配線３２との間であってもよい。
垂直信号線３５の各々には、負荷回路４５およびカラム信号処理回路４７が接続されている。負荷回路４５は、信号検出トランジスタ２２とともにソースフォロワ回路を形成する。カラム信号処理回路４７は、行信号蓄積回路とも呼ばれ、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換などを行う。水平信号読み出し回路４４は、複数のカラム信号処理回路４７から水平共通信号線４９に信号を順次読み出す。負荷回路４５およびカラム信号処理回路４７は、上述の周辺回路４０の一部であり得る。
リセットトランジスタ２６のゲートには、垂直走査回路４２との接続を有するリセット信号線３６が接続される。リセット信号線３６は、アドレス信号線３４と同様に複数の画素１０の行ごとに設けられる。垂直走査回路４２は、アドレス信号線３４に行選択信号を印加することにより、リセットの対象となる画素１０を行単位で選択することができ、リセット信号線３６を介してリセット信号をリセットトランジスタ２６のゲートに印加することにより、選択された行のリセットトランジスタ２６のオンおよびオフを切り替えることができる。リセットトランジスタ２６がオンとされることにより、電荷蓄積ノードＦＤの電位がリセットされる。
この例では、リセットトランジスタ２６のドレインおよびソースの一方は、電荷蓄積ノードＦＤに接続され、ドレインおよびソースの他方は、複数の画素１０の列ごとに設けられたフィードバック線５３のうちの対応する１つに接続されている。すなわち、この例では、光電変換部１２の電荷を初期化するリセット電圧として、フィードバック線５３の電圧が電荷蓄積ノードＦＤに供給される。
図２に例示する構成において、撮像装置１００は、反転増幅器５０を帰還経路の一部に含むフィードバック回路１６を有する。図２に示すように、反転増幅器５０は、複数の画素１０の列ごとに設けられ、上述のフィードバック線５３は、複数の反転増幅器５０のうちの対応する１つの出力端子に接続される。反転増幅器５０は、上述の周辺回路４０の一部であり得る。
図示するように、反転増幅器５０の反転入力端子は、対応する列の垂直信号線３５に接続され、反転増幅器５０の非反転入力端子には、撮像装置１００の動作時、例えば１Ｖまたは１Ｖ近傍の正電圧である参照電圧Ｖｒｅｆが供給される。アドレストランジスタ２４およびリセットトランジスタ２６をオンとすることにより、その画素１０の出力を負帰還させる帰還経路を形成することができ、帰還経路の形成により、垂直信号線３５の電圧が、反転増幅器５０の非反転入力端子への入力電圧Ｖｒｅｆに収束する。換言すれば、帰還経路の形成により、電荷蓄積ノードＦＤの電圧が、垂直信号線３５の電圧がＶｒｅｆとなるような電圧にリセットされる。電圧Ｖｒｅｆとしては、電源電圧および接地の範囲内の任意の大きさの電圧を用い得る。帰還経路の形成により、リセットトランジスタ２６のオフに伴って発生するリセットノイズを低減可能である。フィードバックを利用したリセットノイズの抑制の詳細は、特許文献１において説明されている。参考のために、特許文献１の開示内容の全てを本明細書に援用する。
（画素１０のデバイス構造）
図３は、本開示の実施の形態１に係る撮像装置１００の画素１０のデバイス構造の一例を模式的に示す断面図である。画素１０は、概略的には、半導体基板６０と、半導体基板６０の上方に配置された光電変換部１２と、導電構造８９とを含む。図示するように、光電変換部１２は、半導体基板６０を覆う層間絶縁層９０に支持され、導電構造８９は、層間絶縁層９０の内部に配置されている。図示する例において、層間絶縁層９０は、複数の絶縁層を含み、導電構造８９は、層間絶縁層９０の内部に配置された複数の配線層の各々の一部を含む。層間絶縁層９０中に配置された複数の配線層は、例えば、アドレス信号線３４およびリセット信号線３６などをその一部に有する配線層、垂直信号線３５、電源配線３２およびフィードバック線５３などをその一部に有する配線層を含み得る。言うまでもないが、層間絶縁層９０中の絶縁層の数および配線層の数は、この例に限定されず、任意に設定可能である。
光電変換部１２は、層間絶縁層９０上に形成された画素電極１２ａ、光の入射側に配置された対向電極１２ｃ、および、画素電極１２ａと対向電極１２ｃとの間に配置された光電変換層１２ｂを含む。光電変換層１２ｂは、有機材料またはアモルファスシリコンなどの無機材料から形成され、対向電極１２ｃを介して入射した光を受けて、光電変換により正および負の電荷を生成する。光電変換層１２ｂは、典型的には、複数の画素１０にわたって連続的に形成される。光電変換層１２ｂは、平面視において、半導体基板６０の撮像領域Ｒ１の大部分を覆う１枚の平板状に形成されている。つまり、光電変換層１２ｂは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、光電変換層１２ｂの、画素１０ごとに異なる部位を備える。また、光電変換層１２ｂは、有機材料から構成される層と無機材料から構成される層とを含んでいてもよい。光電変換層１２ｂは、画素１０ごとに分離して設けられていてもよい。
対向電極１２ｃは、ＩＴＯ（Indium Tin Oxide）などの透明導電性材料から形成された透光性の電極である。本明細書における「透光性」の用語は、光電変換層１２ｂが吸収可能な波長の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。典型的には、対向電極１２ｃは、光電変換層１２ｂと同様に、複数の画素１０にわたって連続的に形成される。つまり、対向電極１２ｃは、複数の画素１０によって共用されている。言い換えると、画素１０ごとに設けられた光電変換部１２は、対向電極１２ｃの、画素１０ごとに異なる部位を備える。対向電極１２ｃは、画素１０ごとに分離して設けられていてもよい。
図３において図示が省略されているが、対向電極１２ｃは、上述の蓄積制御線３１との接続を有する。撮像装置１００の動作時、蓄積制御線３１の電位を制御して対向電極１２ｃの電位を画素電極１２ａの電位よりも高くすることにより、光電変換で生成された正および負の電荷のうち正の電荷を画素電極１２ａによって選択的に収集することができる。複数の画素１０にわたって連続した単一の層の形で対向電極１２ｃを形成することにより、複数の画素１０の対向電極１２ｃに一括して所定の電位を印加することが可能になる。
画素電極１２ａは、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンなどから形成される電極である。画素電極１２ａは、隣接する他の画素１０の画素電極１２ａから空間的に分離されることにより、他の画素１０の画素電極１２ａから電気的に分離される。
導電構造８９は、典型的には、銅もしくはタングステンなどの金属、または、金属窒化物もしくは金属酸化物などの金属化合物から形成された複数の配線およびプラグと、ポリシリコンプラグとを含み、その一端は、画素電極１２ａに接続されている。後述するように、半導体基板６０に形成された回路素子に導電構造８９の他端が接続されることにより、光電変換部１２の画素電極１２ａと半導体基板６０上の回路とが互いに電気的に接続される。
ここで、半導体基板６０に注目する。図３に模式的に示すように、半導体基板６０は、支持基板６１と、支持基板６１上に形成された１以上の半導体層とを含む。半導体基板６０は、１以上の半導体層として、支持基板６１上のｎ型半導体層６２ｎと、ｎ型半導体層６２ｎ上のｐ型半導体層６３ｐと、ｐ型半導体層６３ｐ上に位置するｐ型半導体層６５ｐとを有する。
半導体基板６０は、第１面と、当該第１面とは反対側の第２面とを有する。第１面は、光が入射する側の面である。具体的には、第１面は、半導体基板６０が有する複数の面のうち、光電変換部１２が設けられた側の面である。本明細書において、半導体基板６０の「表面」は第１面に相当し、「裏面」は第２面に相当する。図３には示していないが、半導体基板６０の、支持基板６１が設けられた側の面が第２面である。
支持基板６１は、第１導電型の不純物を含む第１領域の一例である。本実施の形態では、第１導電型は、ｐ型である。ここでは、支持基板６１として、ｐ型シリコン基板を例示する。支持基板６１に含まれるｐ型不純物は、例えばボロンである。
支持基板６１は、図３においては不図示の、撮像領域Ｒ１の外側に設けられた基板コンタクトとの接続を有する。後述するように、支持基板６１は、ｐ型領域６６ｐおよびｐ型領域６４ａを介してｐ型半導体層６３ｐと接続されている。撮像装置１００の動作時、基板コンタクトを介して、支持基板６１およびｐ型半導体層６３ｐの電位が制御される。また、ｐ型半導体層６３ｐに接するようにｐ型半導体層６５ｐを配置することにより、撮像装置１００の動作時にｐ型半導体層６３ｐを介してｐ型半導体層６５ｐの電位を制御することが可能である。
ｎ型半導体層６２ｎは、第１導電型とは異なる第２導電型の不純物を含み、第１領域よりも第１面側に位置する第２領域の一例である。本実施の形態では、第２導電型は、ｎ型である。ｎ型半導体層６２ｎに含まれるｎ型不純物は、例えばリンである。ｎ型半導体層６２ｎは、支持基板６１よりも、半導体基板６０の表面に近い側に設けられている。
具体的には、ｎ型半導体層６２ｎは、支持基板６１とｐ型半導体層６３ｐとの間に位置している。より具体的には、ｎ型半導体層６２ｎは、支持基板６１の上面上に接触して設けられている。ｎ型半導体層６２ｎは、支持基板６１の上面の全面には形成されておらず、支持基板６１の上面の一部を露出させるための貫通孔６６が設けられている。貫通孔６６は、半導体基板６０に垂直な方向から見たとき、ｎ型半導体で形成される電荷蓄積領域６７ｎと重なる位置に形成されている。貫通孔６６には、ｐ型領域６６ｐが設けられている。ｐ型領域６６ｐの詳細については、後で説明する。ｎ型半導体層６２ｎと電荷蓄積領域６７ｎとを電気的に接続するトランジスタは配置されていない。
図３においては図示が省略されているが、ｎ型半導体層６２ｎには、不図示のウェルコンタクトが接続される。ウェルコンタクトは、撮像領域Ｒ１の外側に設けられ、撮像装置１００の動作時、ｎ型半導体層６２ｎの電位は、ウェルコンタクトを介して一定に制御される。すなわち、撮像装置１００の動作時、ｎ型半導体層６２ｎには固定電位が印加される。ｎ型半導体層６２ｎを設けることにより、信号電荷を蓄積する電荷蓄積領域６７ｎへの支持基板６１または周辺回路４０からの少数キャリアの流入が抑制される。つまり、ｎ型半導体層６２ｎが支持基板６１とｐ型半導体層６３ｐとの間に設けられていることで、電荷蓄積領域６７ｎに流れる暗電流を抑制することができる。
ｐ型半導体層６３ｐは、第１導電型の不純物を含み、第２領域よりも第１面側に位置する第３領域の少なくとも一部の一例である。ｐ型半導体層６３ｐは、ｎ型半導体層６２ｎよりも、半導体基板６０の表面に近い側に設けられている。具体的には、ｎ型半導体層６２ｎの上面上に接触して設けられている。より具体的には、ｐ型半導体層６３ｐは、支持基板６１のおおむね全面にわたって形成されている。
ｐ型半導体層６５ｐは、第１導電型の不純物を含み、第２領域よりも第１面側に位置する第３領域の少なくとも一部の一例である。本実施の形態では、ｐ型半導体層６３ｐとｐ型半導体層６５ｐとの積層構造が、第３領域の一例である。ｐ型半導体層６５ｐは、ｐ型半導体層６３ｐよりも、半導体基板６０の表面に近い側に設けられている。具体的には、ｐ型半導体層６５ｐは、ｐ型半導体層６３ｐの上面上に接触して設けられている。
第２領域としてのｎ型半導体層６２ｎ、第３領域としてのｐ型半導体層６３ｐ、およびｐ型半導体層６５ｐの各々は、典型的には、エピタキシャル成長で形成した半導体膜への不純物のイオン注入によって形成される。例えば、ｎ型半導体層６２ｎの貫通孔６６は、貫通孔６６に相当する範囲にマスクを形成し、貫通孔６６に相当する範囲にはｎ型不純物のイオン注入を行わないことで形成される。その後、貫通孔６６に相当する範囲のみにｐ型不純物のイオン注入を行うことで、貫通孔６６を埋めるようにｐ型領域６６ｐが形成される。なお、支持基板６１の全面にｎ型半導体層６２ｎを形成した後、ｎ型半導体層６２ｎの一部を除去することで、貫通孔６６を形成してもよい。形成した貫通孔６６を埋めるように、半導体膜をエピタキシャル成長させた後、半導体膜の貫通孔６６の範囲にｐ型不純物を注入することで、ｐ型領域６６ｐを形成してもよい。ｐ型領域６６ｐは、第２領域を貫通し、第１領域と第３領域とを接続する、第１導電型の不純物を含む第４領域の一例である。
ｐ型領域６６ｐは、実質的には、ｐ型半導体層６３ｐの一部であって、ｐ型半導体層６３ｐと同一の組成を有する。例えば、ｐ型領域６６ｐの不純物濃度は、ｐ型半導体層６３ｐの不純物濃度と同じである。ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの不純物濃度は、支持基板６１の不純物濃度よりも高い。また、ｐ型半導体層６３ｐの不純物濃度は、ｐ型半導体層６５ｐよりも高い。支持基板６１の不純物濃度は、例えば１０１５ｃｍ－３程度である。ｐ型半導体層６３ｐの不純物濃度は、例えば１０１８ｃｍ－３程度である。ｐ型半導体層６５ｐの不純物濃度は、例えば１０１７ｃｍ－３程度であり得る。
さらに、図３に示す例では、ｎ型半導体層６２ｎを貫通するようにしてｐ型半導体層６３ｐと支持基板６１との間に設けられたｐ型領域６４ａを有する。ｐ型領域６４ａは、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有し、ｐ型半導体層６３ｐと支持基板６１とを互いに電気的に接続する機能を有する。
図３に模式的に示すように、半導体基板６０のｐ型半導体層６５ｐ内には、複数の不純物領域が設けられている。具体的には、ｐ型半導体層６５ｐには、電荷蓄積領域６７ｎ、ならびに、不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎおよび不純物領域６８ｅｎが設けられている。
電荷蓄積領域６７ｎは、第２導電型の不純物を含み、第３領域の第１面側に位置し、電荷を蓄積する第１拡散領域の一例である。ｎ型の電荷蓄積領域６７ｎは、半導体基板６０の表面の近傍に形成されており、その少なくとも一部は、半導体基板６０の表面に位置している。ここでは、電荷蓄積領域６７ｎは、第１領域６７ａと、第１領域６７ａ内に位置し、かつ、第１領域６７ａよりも不純物濃度の高い第２領域６７ｂとを含んでいる。第１領域６７ａの不純物濃度は、例えば１０１７ｃｍ－３程度であり、第２領域６７ｂの不純物濃度は、例えば３×１０１８ｃｍ－３程度である。ここで、「×」は、乗算を意味する。
半導体基板６０の表面上には、絶縁層が配置される。図３に示す例では、半導体基板６０の光電変換部１２側の主面は、第１絶縁層７１、第２絶縁層７２および第３絶縁層７３によって覆われている。第１絶縁層７１は、例えばシリコンの熱酸化膜である。第２絶縁層７２は、例えば二酸化シリコン層であり、第３絶縁層７３は、例えばシリコン窒化物層である。第２絶縁層７２が、複数の絶縁層を含む積層構造を有していてもよく、同様に、第３絶縁層７３も、複数の絶縁層を含む積層構造を有していてもよい。
第１絶縁層７１、第２絶縁層７２および第３絶縁層７３の積層構造は、電荷蓄積領域６７ｎの第２領域６７ｂ上にコンタクトホールｈ１を有する。図３に示す例では、導電構造８９の一部であるコンタクトプラグＣｐ１がコンタクトホールｈ１を介して第２領域６７ｂに接続され、これにより、電荷蓄積領域６７ｎが、導電構造８９を介して光電変換部１２の画素電極１２ａに電気的に接続されている。電荷蓄積領域６７ｎには、光電変換部１２で生成された信号電荷が蓄積される。
ｐウェルとしてのｐ型半導体層６５ｐおよびｎ型の電荷蓄積領域６７ｎの間のｐｎ接合によって形成される接合容量は、信号電荷を一時的に保持する電荷蓄積領域としての機能を有する。導電構造８９およびｎ型の電荷蓄積領域６７ｎは、上述の電荷蓄積ノードＦＤの少なくとも一部を構成するといえる。
なお、電荷蓄積領域６７ｎにおける第２領域６７ｂの形成は必須ではない。ただし、比較的高い不純物濃度を有する第２領域６７ｂにコンタクトプラグＣｐ１を接続することにより、コンタクト抵抗を低減する効果が得られる。
半導体基板６０には、上述の信号検出回路１４が形成される。画素１０中の信号検出回路１４は、互いに隣接する画素１０間に素子分離領域６９が配置されることにより、隣接する他の画素１０中の信号検出回路１４から電気的に分離される。素子分離領域６９は、例えばｐ型の拡散領域である。
信号検出回路１４のうち、リセットトランジスタ２６は、ｎ型の電荷蓄積領域６７ｎをドレイン領域およびソース領域の一方として含み、ｎ型の不純物領域６８ａｎをドレイン領域およびソース領域の他方として含む。リセットトランジスタ２６は、さらに、第１絶縁層７１上のゲート電極２６ｅを含み、第１絶縁層７１のうちゲート電極２６ｅと半導体基板６０との間に位置する部分は、リセットトランジスタ２６のゲート絶縁膜として機能する。
不純物領域６８ａｎは、ｐ型半導体層６５ｐに形成されている。コンタクトホールｈ２を介してコンタクトプラグＣｐ２が不純物領域６８ａｎに接続されている。コンタクトプラグＣｐ２は、フィードバック線５３に電気的に接続されている。
ｐ型半導体層６５ｐには、さらに、ｎ型の不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎおよび不純物領域６８ｅｎも設けられる。不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎおよび不純物領域６８ｅｎの不純物濃度は、電荷蓄積領域６７ｎの第１領域６７ａの不純物濃度よりも高い。
信号検出トランジスタ２２は、不純物領域６８ｂｎと、不純物領域６８ｃｎと、第１絶縁層７１上のゲート電極２２ｅとを含む。不純物領域６８ｂｎは、例えば、信号検出トランジスタ２２のドレイン領域として機能し、不純物領域６８ｃｎは、例えば、信号検出トランジスタ２２のソース領域として機能する。この例では、ゲート電極２２ｅは、導電構造８９のうち画素電極１２ａとコンタクトプラグＣｐ１とを互いに接続する部分に対し、アドレス信号線３４およびリセット信号線３６が位置するレイヤーにおいて接続されている。換言すれば、導電構造８９は、ゲート電極２２ｅとの電気的接続も有している。
不純物領域６８ｂｎには、コンタクトホールｈ３を介してコンタクトプラグＣｐ３が接続されている。コンタクトプラグＣｐ３には、ソースフォロワ電源としての上述の電源配線３２が電気的に接続される。なお、電源配線３２は、図３においては図示が省略されている。
半導体基板６０には、さらに、アドレストランジスタ２４も形成されている。アドレストランジスタ２４は、不純物領域６８ｅｎと、不純物領域６８ｄｎと、第１絶縁層７１上のゲート電極２４ｅとを含む。ｎ型の不純物領域６８ｅｎは、例えば、アドレストランジスタ２４のドレイン領域として機能し、ｎ型の不純物領域６８ｄｎは、例えば、アドレストランジスタ２４のソース領域として機能する。第１絶縁層７１のうちゲート電極２４ｅと半導体基板６０との間に位置する部分は、アドレストランジスタ２４のゲート絶縁膜として機能する。
不純物領域６８ｃｎと不純物領域６８ｅｎとは、図４に示すように、半導体基板６０内で分離して設けられ、配線を介して電気的に接続されているが、これに限らない。不純物領域６８ｃｎと不純物領域６８ｅｎとは、半導体基板６０内で連続している１つの拡散領域であってもよい。つまり、信号検出トランジスタ２２とアドレストランジスタ２４とは、１つの拡散領域を共有してもよい。これにより、信号検出トランジスタ２２とアドレストランジスタ２４とが互いに電気的に接続されている。図３に模式的に示すように、不純物領域６８ｄｎには、コンタクトホールｈ４を介してコンタクトプラグＣｐ４が接続されている。コンタクトプラグＣｐ４は、垂直信号線３５に電気的に接続される。
図４は、本実施の形態に係る撮像装置１００の画素１０における各素子のレイアウトの一例を示す模式的な平面図である。画素１０は、例えば３μｍ×３μｍの正方形である。なお、上述の図３では、信号検出トランジスタ２２、アドレストランジスタ２４、およびリセットトランジスタ２６が１つの断面に現れるようにこれらが示されているが、これはあくまでも説明の便宜のためにすぎない。そのため、図４に示す素子レイアウトをある線に沿って切断したときに得られる断面と、図３に示す断面との間で一致しない部分が生じることがあり得る。
リセットトランジスタ２６、信号検出トランジスタ２２およびアドレストランジスタ２４の各々の周囲には、素子分離領域６９が配置される。素子分離領域６９によって各トランジスタが互いに電気的に分離される。
上述したように、本実施の形態に係る撮像装置１００の画素１０では、半導体基板６０に垂直な方向から見たとき、ｐ型領域６６ｐは、電荷蓄積領域６７ｎに重なっている。図４では、ｐ型領域６６ｐの平面視形状を破線で示している。図４に示すように、平面視において、ｐ型領域６６ｐは、電荷蓄積領域６７ｎを内包している。つまり、平面視において、電荷蓄積領域６７ｎは、ｐ型領域６６ｐよりも小さく、ｐ型領域６６ｐからはみ出ないように設けられている。言い換えると、電荷蓄積領域６７ｎの直下方向には、ｐ型領域６６ｐが位置しており、ｎ型半導体層６２ｎは設けられていない。
本実施の形態では、半導体基板６０に垂直な方向から見たとき、ｐ型領域６６ｐは、不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎおよび不純物領域６８ｅｎの少なくとも１つとは重ならない。具体的には、ｐ型領域６６ｐは、不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎおよび不純物領域６８ｅｎのうち、電荷蓄積領域６７ｎに最も近い不純物領域と重ならない。不純物領域６８ａｎ、不純物領域６８ｂｎ、不純物領域６８ｃｎ、不純物領域６８ｄｎおよび不純物領域６８ｅｎは、第２導電型の不純物を含み、第３領域内に位置し、第１面に露出する複数の第２拡散領域の一例である。図４に示す例では、不純物領域６８ａｎが、複数の第２拡散領域のうちで電荷蓄積領域６７ｎに最も近い第２拡散領域である。不純物領域６８ｂｎが電荷蓄積領域６７ｎに最も近い第２拡散領域であってもよい。
平面視において、ｐ型領域６６ｐは、電荷蓄積領域６７ｎと、電荷蓄積領域６７ｎに最も近い第２拡散領域の一例である不純物領域６８ａｎとの中間地点と重なっている。図４には、当該中間地点を“Ｘ”で表している。中間地点は、電荷蓄積領域６７ｎの、不純物領域６８ａｎに最も近い部分と、不純物領域６８ａｎの、電荷蓄積領域６７ｎに最も近い部分との中点に相当する。つまり、ｐ型領域６６ｐは、電荷蓄積領域６７ｎの直下部分から、中間地点よりも遠い位置にまで広がっている。言い換えると、ｐ型領域６６ｐの境界は、電荷蓄積領域６７ｎよりも、不純物領域６８ａｎに近い位置に位置している。
例えば、ｐ型領域６６ｐの平面視形状は、１μｍ×１μｍの正方形である。ｐ型領域６６ｐのほぼ中央に電荷蓄積領域６７ｎが位置している。なお、ｐ型領域６６ｐの形状は、特に限定されず、長方形などの他の多角形、または、円形などであってもよい。
このように、本実施の形態では、電荷蓄積領域６７ｎの直下方向において、ｎ型半導体層６２ｎが設けられていない。ｎ型半導体層６２ｎは、ｐ型半導体層６５ｐ内の少数キャリア、具体的には電子を取り込むために設けられている。ｎ型半導体層６２ｎが電子を取り込むことで、電荷蓄積領域６７ｎに流れる暗電流が抑制される。
一方で、ｎ型半導体層６２ｎとｐ型半導体層６３ｐとの界面近傍には、電子のトラップサイトが発生する。このトラップサイトからの電子の拡散が、電荷蓄積領域６７ｎの暗電流の要因の１つになっている。
本実施の形態では、ｎ型半導体層６２ｎは、電荷蓄積領域６７ｎの直下において設けられておらず、ｐ型領域６６ｐが設けられている。このため、電荷蓄積領域６７ｎの直下において、電子のトラップサイトの発生が抑制されるので、暗電流を低減することができる。
また、半導体基板６０に垂直な方向から見たとき、ｐ型領域６６ｐの境界を、電荷蓄積領域６７ｎよりも不純物領域６８ａｎに近くなるように配置することで、トラップサイトで発生する電荷を不純物領域６８ａｎに収集させることができる。このため、電荷蓄積領域６７ｎへの電荷の流入を抑制することができ、暗電流を更に抑制することができる。
図５は、本実施の形態に係る撮像装置の画素の第１拡散領域に対する暗電流の、第１拡散領域の直下方向のｐ型領域６６ｐの面積依存性を示す図である。図５において、横軸はｐ型領域６６ｐの面積を表し、縦軸は暗電流の大きさを表している。具体的には、ｐ型領域６６ｐの面積が０である場合、すなわち、ｐ型領域６６ｐが設けられておらず、電荷蓄積領域６７ｎの直下にもｎ型半導体層６２ｎが設けられている場合の暗電流の大きさを１００としている。
図５に示すように、所定の大きさのｐ型領域６６ｐを設けた場合、暗電流が約２０％低減した。ｐ型領域６６ｐの面積が大きくなるにつれ、暗電流が低減することがわかる。
なお、図５には示していないが、ｐ型領域６６ｐの面積が大きすぎる場合には、暗電流が増加する。これは、ｎ型半導体層６２ｎの面積が小さくなることにより、ｎ型半導体層６２ｎによるｐ型半導体層６５ｐ内の少数キャリアの取り込み作用が弱まるためである。
不純物領域６８ｂｎが電荷蓄積領域６７ｎに最も近い第２拡散領域である場合を考える。このとき、ｐ型領域６６ｐの面積が大きくなって、ｐ型領域６６ｐが、平面視において不純物領域６８ｂｎに重複しているとする。この場合、ｎ型半導体層６２ｎが平面視において不純物領域６８ｂｎに重ならない。このことにより、不純物領域６８ｂｎで発生した電荷がｎ型半導体層６２ｎよりも電荷蓄積領域６７ｎに流れやすくなる。つまり、ｐ型領域６６ｐの面積の増加が暗電流の増加につながる。図４に示されるレイアウト構造の場合では、平面視において、画素１０に占めるｐ型領域６６ｐの割合が２５％を超えると、ｐ型領域６６ｐが平面視において不純物領域６８ｂｎに重なるようになる。このため、平面視において画素１０の面積に対するｐ型領域６６ｐの面積の割合は、例えば０％よりも大きく２５％以下である。電荷蓄積領域６７ｎに最も近い第２拡散領域が不純物領域６８ａｎ、または他の不純物領域である場合にも同様である。
（実施の形態２）
続いて、実施の形態２について説明する。
図６は、本実施の形態に係る撮像装置の画素のデバイス構造の一例を模式的に示す断面図である。図７は、本実施の形態に係る撮像装置の画素における各素子のレイアウトの一例を示す模式的な平面図である。
図６に示す画素１０Ａと、図３に示す画素１０との間の主な相違点は、画素１０Ａでは、ｎ型半導体層６２ｎの貫通孔６６に、ｐ型領域６６ｐに代えてｐ型領域６６ｐＡが設けられている点である。また、図７に示すように、画素１０Ａは、ｐ型領域６４ａを有しない。
図６に示すように、ｐ型領域６６ｐＡは、実施の形態１に係るｐ型領域６６ｐと比較して、厚みおよび不純物濃度が相違する。半導体基板６０に垂直な方向から見たときのｐ型領域６６ｐＡが設けられている位置およびその形状は、ｐ型領域６６ｐと同じである。
ｐ型領域６６ｐＡは、ｎ型半導体層６２ｎより厚く形成されている。具体的には、ｐ型領域６６ｐＡの、半導体基板６０の表面に最も近い部分は、ｎ型半導体層６２ｎの、半導体基板６０の表面に最も近い部分よりも、半導体基板６０の表面に近い。つまり、ｐ型領域６６ｐＡの上面は、ｎ型半導体層６２ｎの上面よりも半導体基板６０の表面に近い。また、ｐ型領域６６ｐＡの、半導体基板６０の裏面に最も近い部分は、ｎ型半導体層６２ｎの、半導体基板６０の裏面に最も近い部分よりも、半導体基板６０の裏面に近い。つまり、ｐ型領域６６ｐＡの下面は、ｎ型半導体層６２ｎの下面よりも半導体基板６０の裏面に近い。具体的には、ｐ型領域６６ｐＡは、ｎ型半導体層６２ｎに設けられた貫通孔６６を充填し、かつ、貫通孔６６の表面側および裏面側の双方からはみ出るように設けられている。ｐ型領域６６ｐＡの一部は、ｐ型半導体層６３ｐ内に位置しており、ｐ型領域６６ｐＡの他の一部は、支持基板６１内に位置している。ｐ型領域６６ｐＡは、例えばイオン注入によって、ｎ型半導体層６２ｎよりも厚い範囲内にｐ型の不純物を注入することで形成される。
ｐ型領域６６ｐＡは、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐと比較して高い不純物濃度を有する。これにより、ｐ型領域６６ｐＡは、ｐ型半導体層６３ｐと支持基板６１とを互いに電気的に接続する機能を有する。つまり、ｐ型領域６６ｐＡは、実施の形態１に係る画素１０のｐ型領域６４ａの機能を有する。本実施の形態では、ｐ型領域６６ｐＡは、平面視において、電荷蓄積領域６７ｎよりも大きく設けられている。これにより、ｐ型半導体層６３ｐと支持基板６１との接合抵抗も十分に小さくすることができる。
これにより、電荷蓄積領域６７ｎの支持基板６１側に、不純物濃度の高い領域を配置することが可能になる。これにより、電荷蓄積領域６７ｎに向かって移動する電荷を更に抑制し得る。更に、ｐ型半導体層６３ｐと支持基板６１との接続抵抗を低減することができるため、例えばｐｎ接合で生じた正孔が支持基板６１側へ排出されやすくなる。これにより、基板電位のばらつきに起因する画像の劣化を抑制し得る。
なお、ｐ型領域６６ｐＡは、内部で不純物の濃度が異なっていてもよい。例えば、半導体基板６０に垂直な方向から見たとき、ｎ型半導体層６２ｎに設けられた貫通孔６６の中央付近に不純物濃度が高い第１領域が設けられ、当該第１領域の周囲に不純物濃度が低い第２領域が設けられてもよい。例えば、第１領域の不純物濃度は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの各々の不純物濃度よりも高い。第２領域の不純物濃度は、ｐ型半導体層６３ｐおよびｐ型半導体層６５ｐの不純物濃度と実質的に等しい。これにより、ｐ型領域６６ｐＡとｎ型半導体層６２ｎとのｐｎ接合の電界強度を低減することができ、電荷蓄積領域６７ｎに電子が流れ込むことを抑制することができる。
（他の実施の形態）
以上、１つまたは複数の態様に係る撮像装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、および、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
例えば、上記の実施の形態では、ｐ型領域６６ｐが電荷蓄積領域６７ｎの直下方向およびその周辺に設けられ、第２拡散領域の一例である不純物領域６８ａｎなどの直下方向には設けられていない例を説明したが、これに限らない。例えば、ｐ型領域６６ｐの一部は、不純物領域６８ａｎの直下方向にも設けられていてもよい。
また、例えば、ｐ型領域６６ｐの境界は、平面視において、電荷蓄積領域６７ｎと不純物領域６８ａｎとの中間地点よりも電荷蓄積領域６７ｎに近い側に位置していてもよい。
また、上述の信号検出トランジスタ２２、アドレストランジスタ２４およびリセットトランジスタ２６の各々は、ＮチャネルＭＯＳＦＥＴであってもよいし、ＰチャネルＭＯＳＦＥＴであってもよい。各トランジスタがＰチャネルＭＯＳＦＥＴである場合、第１導電型の不純物がｐ型不純物であり、第２導電型の不純物がｎ型不純物である。これらのトランジスタの全てがＮチャネルＭＯＳＦＥＴまたはＰチャネルＭＯＳＦＥＴのいずれかに統一されている必要もない。画素中のトランジスタの各々をＮチャネルＭＯＳＦＥＴとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソースおよびドレインの配置を互いに入れ替えればよい。
また、上記の各実施の形態は、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示の撮像装置は、例えばイメージセンサ、デジタルカメラなどに有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラなどに用いることができる。
１０、１０Ａ 画素
１２ 光電変換部
１２ａ 画素電極
１２ｂ 光電変換層
１２ｃ 対向電極
１４ 信号検出回路
１６ フィードバック回路
２２ 信号検出トランジスタ
２２ｅ、２４ｅ、２６ｅ ゲート電極
２４ アドレストランジスタ
２６ リセットトランジスタ
３１ 蓄積制御線
３２ 電源配線
３４ アドレス信号線
３５ 垂直信号線
３６ リセット信号線
４０ 周辺回路
４２ 垂直走査回路
４４ 水平信号読み出し回路
４５ 負荷回路
４６ 制御回路
４７ カラム信号処理回路
４９ 水平共通信号線
５０ 反転増幅器
５３ フィードバック線
６０ 半導体基板
６１ 支持基板
６２ｎ ｎ型半導体層
６３ｐ、６５ｐ ｐ型半導体層
６４ａ ｐ型領域
６６ 貫通孔
６６ｐ、６６ｐＡ ｐ型領域
６７ａ 第１領域
６７ｂ 第２領域
６７ｎ 電荷蓄積領域
６８ａｎ、６８ｂｎ、６８ｃｎ、６８ｄｎ、６８ｅｎ 不純物領域
６９ 素子分離領域
７１ 第１絶縁層
７２ 第２絶縁層
７３ 第３絶縁層
８９ 導電構造
９０ 層間絶縁層
１００ 撮像装置
Ｃｐ１、Ｃｐ２、Ｃｐ３、Ｃｐ４ コンタクトプラグ
ｈ１、ｈ２、ｈ３、ｈ４ コンタクトホール

Claims (7)

  1. 半導体基板と、
    複数の画素と、を備え、
    前記半導体基板は、
    第１面と、
    前記第１面とは反対側の第２面と、
    第１導電型の不純物を含む第１領域と、
    前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、
    前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、
    前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含み、
    前記複数の画素のそれぞれは、
    光を電荷に変換する光電変換部と、
    前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含み、
    平面視において、前記第４領域は、前記第１拡散領域の全体と重なり、
    前記第２領域は、前記複数の画素にわたって連続している、
    撮像装置。
  2. 半導体基板と、
    画素と、を備え、
    前記半導体基板は、
    第１面と、
    前記第１面とは反対側の第２面と、
    第１導電型の不純物を含む第１領域と、
    前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、
    前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、
    前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含み、
    前記画素は、
    光を電荷に変換する光電変換部と、
    前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含み、
    平面視において、前記第４領域は、前記第１拡散領域の全体と重なり、
    前記画素は、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出する複数の第２拡散領域をさらに含み、
    平面視において、前記第４領域は、前記複数の第２拡散領域のうちで前記第１拡散領域に最も近い第２拡散領域と重ならない、
    撮像装置。
  3. 平面視において、前記第４領域は、前記第１拡散領域と、前記複数の第２拡散領域のうちで前記第１拡散領域に最も近い前記第２拡散領域との中間地点に重なっている、
    請求項２に記載の撮像装置。
  4. 半導体基板と、
    画素と、を備え、
    前記半導体基板は、
    第１面と、
    前記第１面とは反対側の第２面と、
    第１導電型の不純物を含む第１領域と、
    前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、
    前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、
    前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含み、
    前記画素は、
    光を電荷に変換する光電変換部と、
    前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含み、
    平面視において、前記第４領域は、前記第１拡散領域の全体と重なり、
    前記第４領域の前記第１面に最も近い部分は、前記第２領域の前記第１面に最も近い部分よりも前記第１面に近く、
    前記第４領域の前記第２面に最も近い部分は、前記第２領域の前記第２面に最も近い部分よりも前記第２面に近い、
    撮像装置。
  5. 半導体基板と、
    画素と、を備え、
    前記半導体基板は、
    第１面と、
    前記第１面とは反対側の第２面と、
    第１導電型の不純物を含む第１領域と、
    前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、
    前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、
    前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含み、
    前記画素は、
    光を電荷に変換する光電変換部と、
    前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含み、
    平面視において、前記第４領域は、前記第１拡散領域の全体と重なり、
    前記第４領域の不純物濃度は、前記第１領域、前記第２領域および前記第３領域のそれぞれの不純物濃度よりも高い、
    撮像装置。
  6. 半導体基板と、
    画素と、を備え、
    前記半導体基板は、
    第１面と、
    前記第１面とは反対側の第２面と、
    第１導電型の不純物を含む第１領域と、
    前記第１導電型とは異なる第２導電型の不純物を含み、前記第１領域よりも前記第１面に近い第２領域と、
    前記第１導電型の不純物を含み、前記第２領域よりも前記第１面に近い第３領域と、
    前記第２領域を貫通し、前記第１領域と前記第３領域とを接続する、前記第１導電型の不純物を含む第４領域と、を含み、
    前記画素は、
    光を電荷に変換する光電変換部と、
    前記光電変換部に電気的に接続され、前記第２導電型の不純物を含み、前記第３領域内に位置し、前記第１面に露出した第１拡散領域と、を含み、
    平面視において、前記第４領域は、前記第１拡散領域の全体と重なり、
    動作時に、前記第２領域の電位が一定に制御される、
    撮像装置。
  7. 前記第２領域は、前記第１拡散領域に電気的に接続されていない、
    請求項１から請求項６のいずれかに記載の撮像装置。
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