JP7336709B2 - 撮像装置 - Google Patents
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Description
S(Complementary Metal Oxide Semiconductor)イメージセンサが広く用いられている
。よく知られているように、これらのイメージセンサは、半導体基板に形成されたフォトダイオードを有する。
よび第2導電型の第2ゲート電極を有し、不純物領域を第2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、を備える、撮像装置。
てもよい。また、包括的または具体的な態様は、素子、デバイス、モジュールおよびシステムの任意の組み合わせによって実現されてもよい。
積層型の撮像装置は、一般に、半導体基板に形成された読み出し回路と光電変換部とを電気的に接続する接続部を有する。半導体基板と接続部との接点周辺には、種々のpn接合が形成される。半導体基板および光電変換部を電気的に接続する接続部と、接点の近傍における半導体基板中の不純物領域とは、光電変換部によって生成された信号電荷を蓄積する電荷蓄積領域として機能する。
半導体層と、
画素セルと、を備え、
画素セルは、
半導体層内に位置する第1導電型の不純物領域と、
半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、
第1ソース、第2ドレインおよび第2導電型の第2ゲート電極を有し、不純物領域を第
2ソースおよび第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、
第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、
を備える、撮像装置。
第1トランジスタは、不純物領域を第1ソースおよび第1ドレインの一方として含む、項目1に記載の撮像装置。
第3トランジスタの第3ソースおよび第3ドレインの一方に第1電圧を供給する第1電圧線と、
第2トランジスタの第2ソースおよび第2ドレインの他方に第2電圧を供給する第2電圧線をさらに備え、
第2電圧は、前記第1電圧とは異なる電圧であって、前記第1電圧に対して、光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、項目1または2に記載の撮像装置。
第1トランジスタは第1ゲート電極と半導体層との間の第1ゲート絶縁層を有し、
第2トランジスタは第2ゲート電極と半導体層との間の第2ゲート絶縁層を有し、
第1ゲート絶縁層の厚さは、第2ゲート絶縁層の厚さと等しい、項目1から3のいずれか1項に記載の撮像装置。
画素セルは、第2ゲート電極と不純物領域とを電気的に接続する接続部をさらに備え、
不純物領域は、一部が半導体層の表面に位置する第2領域と、第2領域を覆う第1領域と、を含み、
第2領域の不純物濃度は、第1領域の不純物濃度よりも高く、
接続部は、第2領域に接している、項目1から4のいずれか1項に記載の撮像装置。
接続部は、一端が不純物領域に接続された第1プラグと、一端が第2ゲート電極に接続された第2プラグと、第1プラグおよび第2プラグを電気的に接続する金属配線層とを有する、項目5に記載の撮像装置。
第1ゲート電極は第1導電型である、項目1から6のいずれか1項に記載の撮像装置。
半導体層は第2導電型である、項目1から7のいずれか1項に記載の撮像装置。
半導体層と、
半導体層内に位置する不純物領域と、
半導体層の上方に位置し、不純物領域に電気的に接続される光電変換部と、
第1ソース、第1ドレインおよび第1ゲート電極を有し、第1ソースおよび第1ドレインの一方が不純物領域に電気的に接続される第1トランジスタと、
第1ソース、第2ドレインおよび第2ゲート電極を有し、不純物領域を第2ソースおよ
び第2ドレインの一方として含み、第2ゲート電極が不純物領域に電気的に接続される第2トランジスタと、
第3ソース、第3ドレインおよび第3ゲート電極を有し、第3ゲート電極が光電変換部に電気的に接続される第3トランジスタと、
を含む画素セルと、
第3トランジスタの第3ソースおよび第3ドレインの一方に第1電圧を供給する第1電圧線と、
第2トランジスタの第2ソースおよび第2ドレインの他方に第2電圧を供給する第2電圧線と、
を備え、
第2電圧は、第1電圧に対して、光電変換部の電荷を初期化するリセット電圧と同じ側の電圧である、項目1または2に記載の撮像装置。
複数の画素セルを有する撮像装置であって、
複数の画素セルの各々は、
第1導電型の不純物領域を有する半導体基板と、
不純物領域に電気的に接続された光電変換部と、
第1導電型の第1ゲート電極を有し、ソースおよびドレインの一方が不純物領域に電気的に接続されている第1トランジスタと、
第2導電型の第2ゲート電極を有し、不純物領域をソースおよびドレインの一方として含む第2トランジスタと、
光電変換部に電気的に接続された第3ゲート電極を有する第3トランジスタと、
第2ゲート電極および不純物領域を電気的に接続する接続部と、
を備える、撮像装置。
第1トランジスタは、不純物領域をソースおよびドレインの一方として含む、項目10に記載の撮像装置。
第3トランジスタのソースおよびドレインの一方に第1電圧を供給する第1電圧線と、
第2トランジスタのソースおよびドレインの他方に第1電圧よりも低い第2電圧を供給する第2電圧線をさらに備える、項目10または11に記載の撮像装置。
第1トランジスタのゲート絶縁層の厚さと、第2トランジスタのゲート絶縁層の厚さとが等しい、項目10から12のいずれかに記載の撮像装置。
不純物領域は、第1領域および第1領域内に形成された第2領域を含み、
第2領域の不純物濃度は、第1領域の不純物濃度よりも高く、
接続部は、不純物領域の第2領域に接続されている、項目10から13のいずれかに記載の撮像装置。
接続部は、一端が不純物領域に接続された第1プラグと、一端が第2ゲート電極に接続された第2プラグと、第1プラグおよび第2プラグを電気的に接続する金属配線層とを有する、項目10から14のいずれかに記載の撮像装置。
リセット電圧と第2電圧との差の絶対値は、リセット電圧と第1電圧との差の絶対値よりも小さい、項目3に記載の撮像装置。
第2電圧は、リセット電圧と第1電圧との間の電圧である、項目16に記載の撮像装置。
図1は、本開示の実施形態による撮像装置の例示的な回路構成を示す。図1に示す撮像装置100は、複数の単位画素セル10を含む画素アレイPAと、負荷回路42、カラム信号処理回路44、垂直走査回路46および水平信号読み出し回路48などを含む周辺回路とを有する。図1に例示する構成において、画素アレイPAは、マトリクス状に配置された複数の単位画素セル10を含む。複数の単位画素セル10は、1次元または2次元に配列されることにより、撮像領域(感光領域)を形成する。図1では、図面が複雑となることを避けるために、マトリクス状に配置された複数の単位画素セル10のうち、2行2列に配列された4つの単位画素セル10が示されている。言うまでもないが、画素アレイPAにおける単位画素セル10の数および配置は、この例に限定されない。例えば単位画素セル10は、1次元に配列され得る。この場合、撮像装置100をラインセンサとして利用することができる。
し回路48は、複数のカラム信号処理回路44から水平共通信号線49に信号を順次読み出す。
第2012/147302号において説明されている。参考のために、国際公開第2012/147302号の開示内容の全てを本明細書に援用する。図1に例示する構成では、リセットトランジスタ26のオフの直前まで帰還経路が形成されるので、リセットトランジスタ26のオフに伴って発生するリセットノイズを低減することが可能である。
図2は、単位画素セル10のデバイス構造の典型例を示す。図2に模式的に示すように、単位画素セル10は、概略的には、半導体基板60と、半導体基板60の上方に配置された光電変換部12と、光電変換部12および半導体基板60の間に配置された配線構造80とを含む。
体基板60は、p型半導体層61pおよびn型半導体層62nを貫通するようにしてp型半導体層63pおよび支持基板61の間に設けられたp型領域64を有する。p型領域64は、p型半導体層63pおよびp型半導体層65pと比較して高い不純物濃度を有し、p型半導体層63pと支持基板61とを電気的に接続する。撮像装置100の動作時、p型半導体層63pおよび支持基板61の電位は、画素アレイPAの外側に設けられる基板コンタクト(不図示)を介して制御される。
ゲート絶縁層26gおよびゲート電極26eの積層構造は、n型不純物領域67nの少なくとも一部に重なっている。リセットトランジスタ26のゲート電極26eは、典型的には、n型の導電型を有するポリシリコン電極である。
は、行が延びる方向を意味し、列方向は、列が延びる方向を意味する。例えば図1において、紙面における上下方向が列方向であり、紙面における左右方向が行方向である。
びコンタクトプラグ86を介して、画素電極12aと、n型不純物領域67nとが互いに電気的に接続されている。配線層80a、80bおよび80p、プラグ82a、82bおよび82c、コンタクトプラグ84、86および88、増幅トランジスタ22のゲート電極22eおよび保護トランジスタ28のゲート電極28e、ならびに、n型不純物領域67nは、信号電荷を蓄積する電荷蓄積領域の少なくとも一部を構成する。
光電変換部12が極端に高い照度で照射されると、電荷蓄積領域としてのn型不純物領域67nの電位が、透明電極12cに印加される電圧(例えば10V程度)まで上昇することがある。このような過大な電圧がn型不純物領域67nに印加されると、n型不純物領域67nの機能が損なわれたり、増幅トランジスタ22のゲート絶縁層22gにおいて絶縁破壊が生じたりするおそれがある。このような損傷が発生すると、画素セルの機能が損なわれ、撮像装置が故障してしまう。
らの電圧印加を必要とすることなく、保護トランジスタを蓄積モードとできると有益である。なお、図2に例示する構成では、リセットトランジスタ26も、n型不純物領域67nをドレイン(またはソース)として含んでいる。したがって、リセットトランジスタ26についても、リセットトランジスタ26のオフ時における、ゲート電極26e下の空乏層の形成を抑制できると有益である。
いる。図3~図7中、ゲート電極の左下方がソースであり、右下方がドレインである。
ポリシリコン電極を用いることにより、ゲート電極28eに実効的に負電圧を印加したときと同様の状態を実現し得る。換言すれば、保護トランジスタ28のチャネル領域を蓄積モードとして空乏層を消失させ得る。結果として、暗電流低減の効果が得られる。したがって、本開示の実施形態によれば、電荷蓄積領域に過大な電圧が印加されたときの単位画素セル10の損傷を抑制しながら、保護トランジスタ28のゲート電極28e下の空乏層の形成を抑制して、暗電流を低減することが可能である。暗電流の低減により、画質の劣化が抑制される。
事関数は5.17eVである。したがって、ゲート電極28eとして、例えば、RuO2
(4.9eV)、WN(5.0eV)、Ir(5.35eV)、Mo2N(5.33eV
)、TaN(5.43eV)、Pt(5.65eV)を用いてもよい。また、N+ポリシ
リコン(4.05eV)より大きい仕事関数を有する材料であれば一定の効果を得ることができる。すなわち、いわゆるMid Gap Metalと呼ばれる、例えば、Co(4.45eV)、Cr(4.5eV)、W(4.52eV)、Ru(4.68eV)、TiN(4.7eV)、Pd(4.9eV)を用いてもよい。ゲート電極28eの材料の仕事関数は、4.05eVよりも大きいことが望ましく、4.9eV以上6eV以下がより望ましい。このような材料を用いることにより、リーク電流を低減する効果を得ることができる。
ることができる。
28gの厚さを大きくすることによって、より低いドレイン電圧でn型不純物領域67nから過剰な電荷を排出させ得ることがわかる。ただし、図12からわかるように、この場合は、ゲート電圧Vgが0に近づいても|Ids|が小さくならず、オフリーク電流が生じてしまう。
てもよい。保護トランジスタ28がPチャンネルMOSである場合には、ゲート電極28eの導電型をn型とすればよく、上記した電源電圧VDDは、電源電圧VSSと読み替えればよい。また、これらのトランジスタの全てがNチャンネルMOSまたはPチャンネルMOSのいずれかに統一されている必要もない。
Vである。したがって、ゲート電極28eとして、例えば、Hf(3.9eV)、TaN(4.05eV)、Al(4.13eV)、Ti(4.14eV)、Nb(4.15eV)、Ta(4.19eV)を用いてもよい。また、P+ポリシリコン(5.17eV)より小さい仕
事関数を有する材料であれば一定の効果が得られる。すなわち、例えば、上記したMid
Gap Metalを用いることもできる。保護トランジスタ28のゲート電極28eの材料の仕事関数は、5.17eVよりも小さいことが望ましく、3.3eV以上4.2eV以下がより望ましい。負の電荷を信号電荷として利用し、保護トランジスタ28としてPチャンネルMOSを用いる場合には、ゲート電極28eに上記した材料を用いることにより、リーク電流を低減する効果を得ることができる。
12 光電変換部
14 信号検出回路
16 フィードバック回路
22 増幅トランジスタ
22e 増幅トランジスタのゲート電極
22g 増幅トランジスタのゲート絶縁層
24 アドレストランジスタ
26 リセットトランジスタ
26e リセットトランジスタのゲート電極
26g リセットトランジスタのゲート絶縁層
28 保護トランジスタ
28e 保護トランジスタのゲート電極
28g 保護トランジスタのゲート絶縁層
32 電源配線
34 アドレス信号線
35 垂直信号線
36 リセット信号線
38 電荷回収線
39 蓄積制御線
45 電圧供給回路
46 垂直走査回路
50 反転増幅器
53 フィードバック線
60 半導体基板
61 支持基板
65p p型半導体層
66p p型不純物領域
67a 第1領域
67b 第2領域
67n n型不純物領域
68an、68bn、68cn、68dn、68en n型不純物領域
80a 配線層
86、88 コンタクトプラグ
89 接続部
100 撮像装置
FD 電荷蓄積ノード
Claims (8)
- 半導体基板と、
光を電荷に変換する光電変換部と、
前記半導体基板内に位置し、前記電荷を蓄積する第1導電型の不純物領域と、
第1ソース、第1ドレインおよび第1ゲート電極を有し、前記第1ゲート電極が前記第1導電型とは異なる第2導電型であり、前記不純物領域を前記第1ソースおよび前記第1ドレインの一方として含む、第1トランジスタと、
を備え、
前記第1ゲート電極は、前記不純物領域と電気的に接続され、
前記第1トランジスタは表面チャネル型である、撮像装置。 - さらに、第2ゲート電極と、前記第2ゲート電極と前記半導体基板との間の第2ゲート絶縁層とを有する第2トランジスタを備え、
前記第1トランジスタは前記第1ゲート電極と前記半導体基板との間の第1ゲート絶縁層を有し、
前記第1ゲート絶縁層の厚さは、前記第2ゲート絶縁層の厚さと等しい、請求項1に記載の撮像装置。 - さらに、ゲート電極が前記光電変換部に接続される第3トランジスタを備える、請求項1または2に記載の撮像装置。
- 前記光電変換部と前記不純物領域とは、スイッチ素子を介さず接続される、請求項1か3のいずれか一項に記載の撮像装置。
- 前記不純物領域は、フローティングディフュージョンである、請求項1から4のいずれか一項に記載の撮像装置。
- 前記光電変換部は、画素電極と、対向電極と、前記画素電極と前記対向電極との間に位置する光電変換層を含む、請求項1から5のいずれか一項に記載の撮像装置。
- 前記光電変換部は、前記半導体基板の表面より上側に位置する、請求項1から6のいずれか一項に記載の撮像装置。
- 前記第1導電型はn型であり、前記第2導電型はp型である、請求項1から7のいずれか一項に記載の撮像装置。
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