WO2023013366A1 - 撮像装置 - Google Patents
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- H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
Definitions
- the present disclosure relates to imaging devices.
- An image sensor has a photodiode provided on a semiconductor substrate.
- Patent Documents 1 and 2 propose a structure in which a photoelectric conversion section is arranged above a semiconductor substrate.
- An imaging device having such a structure is sometimes called a stacked imaging device.
- charges generated by photoelectric conversion are stored in charge storage capacitors.
- a signal corresponding to the amount of charge accumulated in the charge storage capacitor is read out through a CCD circuit or a CMOS circuit provided on the semiconductor substrate.
- the charge storage capacity is also called FD (floating diffusion) capacity.
- the present disclosure provides a technology suitable for realizing a high-quality imaging device.
- An imaging device includes: a semiconductor substrate; an impurity region located in the semiconductor substrate and holding charges generated by photoelectric conversion; a first source, a first drain, a first gate, and a first gate insulating film, wherein one of the first source and the first drain includes the impurity region; and the first gate is electrically connected to the impurity region.
- a first transistor connected wherein the first gate insulating film is located between the first gate and the semiconductor substrate; a second gate and a second gate insulating film, wherein the second gate is electrically connected to the impurity region, and the second gate insulating film is positioned between the second gate and the semiconductor substrate; 2 transistors; Prepare.
- the first gate insulating film is thicker than the second gate insulating film.
- the technology according to the present disclosure is suitable for realizing a high-quality imaging device.
- FIG. 1 is a configuration diagram of an imaging device according to Embodiment 1.
- FIG. FIG. 2 is a diagram showing a circuit configuration of the imaging device according to Embodiment 1.
- FIG. 3A is a plan view showing a layout within a pixel according to Embodiment 1.
- FIG. 3B is a plan view showing relatively thick portions and relatively thin portions of the insulating layer.
- 4 is a schematic cross-sectional view of a device structure of a pixel in Embodiment 1.
- FIG. FIG. 5A is an illustration of gate length and width.
- FIG. 5B is an illustration of gate length and width.
- FIG. 5C is an illustration of gate length and width.
- FIG. 6 is a diagram for explaining the peripheral length of the gate.
- FIG. 5A is an illustration of gate length and width.
- FIG. 5B is an illustration of gate length and width.
- FIG. 5C is an illustration of gate length and width.
- FIG. 6 is a diagram for explaining the peripheral length of the gate
- FIG. 7 is a schematic cross-sectional view of a device structure of a pixel in Embodiment 2.
- FIG. FIG. 8 is a diagram showing a circuit configuration according to the third embodiment.
- FIG. 9 is a plan view showing the layout within a pixel according to the third embodiment.
- FIG. 10 is a diagram showing a circuit configuration according to the fourth embodiment.
- FIG. 11 is a plan view showing the layout within a pixel according to the fourth embodiment.
- 12A is a diagram showing a circuit configuration according to Embodiment 5.
- FIG. 12B is a diagram showing a circuit configuration in a modification of Embodiment 5.
- FIG. FIG. 13 is a plan view showing the layout within a pixel according to the fifth embodiment.
- FIG. 14 is a diagram showing a circuit configuration according to the sixth embodiment.
- FIG. 15 is a plan view showing a layout within a pixel in Embodiment 6.
- FIG. 16 is a diagram showing a circuit configuration according to the seventh embodiment.
- FIG. 17 is a plan view showing a layout within a pixel according to Embodiment 7.
- FIG. 18 is a diagram showing a circuit example using a photodiode.
- FIG. 19 is a diagram showing a circuit example using a photodiode.
- FIG. 20 is a diagram showing a circuit example using a photodiode.
- FIG. 21 is a diagram showing a circuit example using a photodiode.
- FIG. 22 is a diagram showing a circuit example using a photodiode.
- An imaging device includes: a semiconductor substrate; an impurity region located in the semiconductor substrate and holding charges generated by photoelectric conversion; a first source, a first drain, a first gate, and a first gate insulating film, wherein one of the first source and the first drain includes the impurity region; and the first gate is electrically connected to the impurity region.
- the first gate insulating film is thicker than the second gate insulating film.
- the technology according to the first aspect is suitable for realizing a high-quality imaging device.
- the imaging device includes: A photoelectric conversion unit may be provided above the semiconductor substrate and configured to generate the charges by photoelectric conversion.
- the configuration of the second aspect is a specific example of the configuration of the imaging device.
- the imaging device for example, the imaging device according to the first aspect or the second aspect, a third source, a third drain, a third gate, and a third gate insulating film, wherein one of the third source and the third drain includes the impurity region; and the third gate insulating film and the third gate A third transistor may be further provided between the semiconductor substrate.
- the configuration of the third aspect is a specific example of the configuration of the imaging device.
- the third gate insulating film may be thicker than the second gate insulating film.
- the technology according to the fourth aspect is suitable for realizing a high-quality imaging device.
- the width of the first gate may be smaller than the width of the second gate.
- the technology according to the fifth aspect is suitable for realizing a high-quality imaging device.
- the area of the first gate may be smaller than the area of the second gate.
- the technology according to the sixth aspect is suitable for realizing a high-quality imaging device.
- a ratio of the length of the first gate to the width of the first gate may be greater than a ratio of the length of the second gate to the width of the second gate.
- the technology according to the seventh aspect is suitable for realizing a high-quality imaging device.
- the imaging device may further comprise an insulating layer,
- the insulating layer may include a first portion including the first gate insulating film and a second portion including the second gate insulating film, the first portion may be thicker than the second portion; defining the shortest line segment connecting the first gate and the second gate in a plan view as a specific line segment; When the midpoint of the specific line segment is defined as the specific point, Planar view WHEREIN: The said specific point may exist on the said 1st part.
- the technology according to the eighth aspect is suitable for realizing a high-quality imaging device.
- the imaging device may further comprise an insulating layer and a wiring electrically connected to the first gate
- the insulating layer may include a first portion including the first gate insulating film and a second portion including the second gate insulating film, the first portion may be thicker than the second portion;
- a region in which the semiconductor substrate, the first portion, and the wiring are arranged in this order along the thickness direction of the semiconductor substrate is defined as a specific region, In plan view, the specific region may extend from the inside to the outside of the first gate.
- the technology according to the ninth aspect is suitable for realizing a high-quality imaging device.
- the second transistor may be an amplification transistor.
- the configuration of the tenth aspect is a specific example of the configuration of the imaging device.
- the first gate insulating film may be thicker than the third gate insulating film.
- the thickness of the second gate insulating film may be equal to the thickness of the third gate insulating film.
- the photoelectric conversion portion may be electrically connected to the impurity region at all times.
- a switch element may not be provided between the photoelectric conversion portion and the impurity region.
- An imaging device includes: a semiconductor substrate; an impurity region located in the semiconductor substrate and holding charges generated by photoelectric conversion; a first source, a first drain, a first gate, and a first gate insulating film, one of the first source and the first drain including the impurity region, and the first gate insulating film and the first gate; a first transistor positioned between the semiconductor substrate; a capacitive element electrically connected to the other of the first source and the first drain; a second gate and a second gate insulating film, wherein the second gate is electrically connected to the impurity region, and the second gate insulating film is positioned between the second gate and the semiconductor substrate; 2 transistors; with The first gate insulating film is thicker than the second gate insulating film.
- the technology according to the fifteenth aspect is suitable for realizing a high-quality imaging device.
- the second transistor may be turned on (turned on) according to a change in the potential of the impurity region.
- the configuration of the sixteenth aspect is a specific example of the configuration of the imaging device.
- the sixteenth mode includes a mode in which the second transistor is turned on by supplying a control signal to the gate of the second transistor according to a change in the potential of the impurity region.
- the sixteenth mode includes a mode in which the second transistor is automatically turned on without supplying a control signal according to a change in the potential of the impurity region.
- a third transistor may be further provided for resetting the potential of the impurity region.
- the configuration of the seventeenth aspect is a specific example of the configuration of the imaging device.
- the imaging device according to any one of the fifteenth to seventeenth aspects, a fourth source, a fourth drain, a fourth gate, and a fourth gate insulating film, one of the fourth source and the fourth drain including the impurity region; and the fourth gate insulating film and the fourth gate a fourth transistor positioned between the semiconductor substrate; a photoelectric conversion unit that generates the charge by photoelectric conversion, Whether or not the impurity region and the photoelectric conversion unit are electrically connected may be switched by turning on/off the fourth transistor.
- the configuration of the 18th aspect is a specific example of the configuration of the imaging device.
- An imaging device includes: a semiconductor substrate; an impurity region located in the semiconductor substrate and holding charges generated by photoelectric conversion; a first source, a first drain, a first gate, and a first gate insulating film; one of the first source and the first drain includes the impurity region; and the first gate includes the first source and the first gate insulating film.
- first gate insulating film electrically connected to the other of one drain, wherein the first gate insulating film is located between the first gate and the semiconductor substrate; a second gate and a second gate insulating film, wherein the second gate is electrically connected to the impurity region, and the second gate insulating film is positioned between the second gate and the semiconductor substrate; 2 transistors; with The first gate insulating film is thicker than the second gate insulating film.
- the technology according to the 19th aspect is suitable for realizing a high-quality imaging device.
- the light-receiving side of the imaging device is “upper", and the side opposite to the light-receiving side is “lower”.
- the surface facing the light receiving side of the imaging device is defined as the “upper surface”
- the surface facing the opposite side of the light receiving side is defined as the “lower surface”.
- Leakage current may be used in the embodiments. Leakage current may also be referred to as dark current.
- planar view means when viewed from the thickness direction of the semiconductor substrate.
- the "n-type impurity region” is a region containing n-type impurities.
- a “p-type impurity region” is a region containing p-type impurities.
- the polarities of the transistors and the conductivity types of the impurity regions are examples. As long as there is no contradiction, the polarity of the transistor and the conductivity type of the impurity regions may be reversed.
- connection can be read as “electrically connected”.
- gate can be read as “gate electrode” unless there is a particular contradiction.
- FIG. 1 is a configuration diagram of an imaging device 100A according to Embodiment 1.
- the imaging device 100A has a plurality of pixels 10A and a peripheral circuit 40 provided on a semiconductor substrate 60.
- the imaging device 100A includes a photoelectric conversion section 12 .
- the photoelectric conversion unit 12 is located above the semiconductor substrate 60 and generates charges by photoelectric conversion. That is, the stacked imaging device 100A will be described as an example of the imaging device according to the present disclosure.
- each pixel 10A includes a photoelectric conversion unit 12 .
- pixels 10A are arranged in a matrix of m rows and n columns.
- m and n are integers of 2 or more.
- the pixels 10A constitute an imaging region R1 by being arranged two-dimensionally on the semiconductor substrate 60, for example.
- each pixel 10A includes the photoelectric conversion section 12 arranged above the semiconductor substrate 60 .
- the imaging region R ⁇ b>1 is defined as a region of the semiconductor substrate 60 covered with the photoelectric conversion unit 12 .
- the photoelectric conversion units 12 of each pixel 10A are shown to be spatially separated from each other from the viewpoint of facilitating the explanation.
- the photoelectric conversion units 12 of the plurality of pixels 10A can be arranged on the semiconductor substrate 60 with no space between them.
- the number and arrangement of pixels 10A are not limited to the illustrated example.
- the center of each pixel 10A is located on a lattice point of a square lattice, but the arrangement of the pixels 10A does not have to be like that.
- a plurality of pixels 10A may be arranged such that each center is located on a lattice point such as a triangular lattice or a hexagonal lattice. If the pixels 10A are arranged one-dimensionally, the imaging device 100A can be used as a line sensor.
- the number of pixels 10A included in the imaging device 100A may be plural or one.
- the peripheral circuit 40 includes a vertical scanning circuit 46 and a horizontal signal readout circuit 48.
- the vertical scanning circuit 46 has connections with the address signal lines 34 provided corresponding to each row of the plurality of pixels 10A.
- the horizontal signal readout circuit 48 has a connection with the vertical signal line 35 provided corresponding to each column of the plurality of pixels 10A. As schematically shown in FIG. 1, these circuits are arranged in a peripheral region R2 outside the imaging region R1. Vertical scanning circuit 46 may also be referred to as row scanning circuit.
- the horizontal signal readout circuit 48 can also be called a column scanning circuit.
- the peripheral circuit 40 may further include a signal processing circuit, an output circuit, a control circuit, a power supply, and the like.
- the power supply supplies a predetermined voltage to each pixel 10A, for example.
- the pixels 10A may be provided on the semiconductor substrate 60, and part of the peripheral circuit 40 may be arranged on another substrate different from the semiconductor substrate 60. FIG.
- FIG. 2 is a diagram showing the circuit configuration of the imaging device 100A according to the first embodiment.
- FIG. 2 shows four pixels 10A arranged in two rows and two columns among the plurality of pixels 10A shown in FIG.
- the photoelectric conversion unit 12 of each pixel 10A receives incident light and generates positive and negative charges. Positive and negative charges are typically hole-electron pairs.
- the photoelectric conversion unit 12 of each pixel 10A is connected to an accumulation control line 39, and a predetermined voltage is applied to the accumulation control line 39 during operation of the imaging device 100A. By applying a predetermined voltage to the storage control line 39, one of positive and negative charges generated by photoelectric conversion can be selectively stored in the charge storage capacitor. In the following, a case will be exemplified in which, of positive and negative charges generated by photoelectric conversion, positive charges are used as signal charges.
- a charge storage capacity refers to the entire capacity that holds signal charges generated by photoelectric conversion.
- the entire capacitor holding signal charges refers to a structure that actually exhibits the function of holding signal charges.
- the charge storage capacity may also be referred to as FD (floating diffusion) capacity.
- the charge storage capacitor includes an impurity region X provided in the semiconductor substrate 60 and an element electrically connected to the impurity region X.
- the charge storage capacitor includes the pixel electrode 12a of the photoelectric conversion unit 12, the gate 22e of the amplification transistor 22, the gate 28e of the burn-in prevention transistor 28, and the impurity region X.
- the charge storage capacitor also includes a wiring structure 80 electrically connecting the pixel electrode 12a, the gate 22e, the gate 28e and the impurity region X.
- the impurity region X is one of the source and drain of the anti-image sticking transistor 28 and one of the source and drain of the reset transistor 26 .
- Each pixel 10A includes a signal detection circuit 14 connected to the photoelectric conversion section 12.
- the signal detection circuit 14 includes an amplification transistor 22, a reset transistor 26, an address transistor 24, and a burn-in prevention transistor 28.
- FIG. The amplification transistor 22 is also called a readout transistor or a source follower transistor.
- Address transistor 24 is also referred to as a row select transistor.
- the amplification transistor 22, reset transistor 26, burn-in prevention transistor 28, and address transistor 24 of the signal detection circuit 14 are typically field effect transistors (FETs). Transistor). These field effect transistors can be provided on the semiconductor substrate 60 that supports the photoelectric conversion section 12 .
- the gate of the amplification transistor 22 is electrically connected to the photoelectric conversion section 12 .
- the drain of the amplification transistor 22 is electrically connected to a power supply line 32 that supplies a predetermined power supply voltage VDD to each pixel 10A during operation of the imaging device 100A.
- the power supply voltage VDD is, for example, about 3.3V.
- the power supply wiring 32 is also called a source follower power supply.
- the amplification transistor 22 outputs a signal voltage corresponding to the amount of signal charges generated by the photoelectric conversion section 12 .
- the source of amplification transistor 22 is electrically connected to the drain of address transistor 24 .
- the seizure prevention transistor 28 does not exist. In that case, if excessive light is incident on the photoelectric conversion unit 12, an excessive amount of charge may be accumulated in the charge storage capacitor, and the potential of the charge storage capacitor may exceed VDD. However, in this embodiment, there is a burn-in prevention transistor 28 .
- the threshold voltage of the burn-in prevention transistor 28 is set, for example, so that it turns on when the potential of the charge storage capacitor becomes equal to VDD. By doing so, excess charges can be released from the charge storage capacitor to the power supply line 41 . As a result, failures such as seizure can be prevented.
- threshold voltage refers to the gate-to-source voltage of a transistor when drain current begins to flow through the transistor.
- a vertical signal line 35 is electrically connected to the source of the address transistor 24 . As illustrated, the vertical signal line 35 is provided for each column of the plurality of pixels 10A, and a load circuit 42 and a column signal processing circuit 44 are connected to each of the vertical signal lines 35 .
- the load circuit 42 forms a source follower circuit together with the amplification transistor 22 .
- the column signal processing circuit 44 is also called a row signal storage circuit.
- An address signal line 34 is electrically connected to the gate of the address transistor 24 .
- the address signal line 34 is provided for each row of the plurality of pixels 10A.
- the address signal lines 34 are connected to a vertical scanning circuit 46 , and the vertical scanning circuit 46 applies row selection signals to the address signal lines 34 to control turning on and off of the address transistors 24 .
- the row to be read is scanned in the vertical direction, and the row to be read is selected.
- the vertical direction is the column direction.
- the vertical scanning circuit 46 can read out the output of the amplification transistor 22 of the selected pixel 10A to the corresponding vertical signal line 35 by controlling the on/off of the address transistor 24 via the address signal line 34 .
- the arrangement of the address transistor 24 is not limited to the example shown in FIG.
- a signal voltage from the pixel 10A is output to the vertical signal line 35 via the address transistor 24. After that, the signal voltage is input to the corresponding column signal processing circuit 44 out of the plurality of column signal processing circuits 44 provided for each column of the plurality of pixels 10A corresponding to the vertical signal line 35 .
- Column signal processing circuitry 44 and load circuitry 42 may be part of the peripheral circuitry 40 described above.
- the column signal processing circuit 44 performs noise suppression signal processing, analog-digital conversion (AD conversion), and the like. Noise-suppressed signal processing is, for example, correlated double sampling.
- the column signal processing circuit 44 is connected to the horizontal signal readout circuit 48 .
- the horizontal signal readout circuit 48 sequentially reads signals from the plurality of column signal processing circuits 44 to the horizontal common signal line 49 .
- the signal detection circuit 14 includes a reset transistor 26.
- the impurity region X is the drain of the reset transistor 26 .
- the impurity region X is shared by the anti-image sticking transistor 28 and the reset transistor 26 .
- a gate of the reset transistor 26 is electrically connected to a reset signal line 36 that is connected to the vertical scanning circuit 46 .
- the reset signal line 36 is provided for each row of the plurality of pixels 10A, similarly to the address signal line 34 .
- the vertical scanning circuit 46 can select the pixels 10A to be reset on a row-by-row basis.
- the vertical scanning circuit 46 applies a reset signal for controlling on/off of the reset transistor 26 to the gate of the reset transistor 26 via the reset signal line 36, thereby turning on the reset transistor 26 in the selected row.
- a reset signal for controlling on/off of the reset transistor 26 to the gate of the reset transistor 26 via the reset signal line 36, thereby turning on the reset transistor 26 in the selected row.
- can be The potential of the charge storage capacitor is reset by turning on the reset transistor 26 .
- the source of the reset transistor 26 is electrically connected to one of the feedback lines 53 provided for each column of the plurality of pixels 10A. That is, in this example, the voltage of the feedback line 53 is supplied to the charge storage capacitor as the reset voltage for initializing the charge of the photoelectric conversion section 12 .
- the feedback line 53 described above is electrically connected to the output terminal of a corresponding one of the inverting amplifiers 50 provided for each column of the plurality of pixels 10A. Inverting amplifier 50 may be part of peripheral circuitry 40 described above.
- the inverting input terminal of inverting amplifier 50 is electrically connected to the vertical signal line 35 of that column.
- the output terminal of the inverting amplifier 50 and one or more pixels 10A belonging to the column are electrically connected via a feedback line 53 .
- a predetermined voltage Vref is supplied to the non-inverting input terminal of the inverting amplifier 50 during operation of the imaging device 100A.
- the voltage Vref is, for example, a positive voltage of 1V or around 1V.
- the feedback path converges the voltage of the vertical signal line 35 to the input voltage Vref to the non-inverting input terminal of the inverting amplifier 50 .
- the feedback path resets the voltage of the charge storage capacitor to a voltage that causes the voltage of the vertical signal line 35 to be Vref.
- Any voltage within the range of the power supply voltage and the ground voltage can be used as the voltage Vref.
- the power supply voltage is, for example, 3.3V.
- the ground voltage is 0V.
- Inverting amplifier 50 may also be referred to as a feedback amplifier.
- the imaging device 100A has the feedback circuit 16 including the inverting amplifier 50 as part of the feedback path.
- thermal noise called kTC noise is generated when a transistor is turned on or off.
- Noise that occurs when the reset transistor is turned on or off is called reset noise.
- the reset noise generated when the reset transistor is turned off can be reduced by using feedback. Details of reset noise suppression using feedback are described in WO2012/147302. For reference, the entire disclosure content of WO2012/147302 is incorporated herein.
- the AC component of thermal noise is fed back to the source of the reset transistor 26 through the feedback path.
- the feedback path is configured until just before the reset transistor 26 is turned off, so reset noise generated when the reset transistor 26 is turned off can be reduced.
- FIG. 3A is a plan view showing the layout inside the pixel 10A according to Embodiment 1.
- FIG. 3B is a plan view showing relatively thick portions and relatively thin portions of insulating layer 70 .
- 4 is a cross-sectional view schematically showing a device structure within a pixel in Embodiment 1.
- FIG. 4 is a schematic cross-sectional view of the device structure when the pixel 10A is cut along line IV-IV in FIG. 3A and expanded in the direction of the arrow.
- FIG. 3A schematically shows the arrangement of elements provided on the semiconductor substrate 60 when the pixel 10A shown in FIG. 2 is viewed from above.
- these elements are the amplification transistor 22, the address transistor 24, the burn-in prevention transistor 28, the reset transistor 26, and the like.
- the amplification transistor 22 and the address transistor 24 are linearly arranged along the vertical direction on the page.
- n-type impurity regions 67n, 68an, 68bn, 68cn, 68dn and 68en are provided in the semiconductor substrate 60.
- the n-type impurity region 67n is the impurity region X. As shown in FIG.
- the pixel 10A in the imaging device 100A includes a reset transistor 26.
- FIG. The reset transistor 26 includes an n-type impurity region 67n as one of its source and drain, and an n-type impurity region 68an as the other of its source and drain.
- the n-type impurity region 67n accumulates photocharges converted by the photoelectric conversion unit 12. As shown in FIG.
- the pixel 10A includes an amplification transistor 22 and an address transistor 24.
- the amplification transistor 22 includes an n-type impurity region 68bn as one of the source and drain, and an n-type impurity region 68cn as the other of the source and drain.
- the address transistor 24 includes an n-type impurity region 68cn as one of its source and drain, and an n-type impurity region 68dn as the other of its source and drain.
- the n-type impurity concentration of the n-type impurity region 67n is lower than the n-type impurity concentration of the n-type impurity regions 68an, 68bn, 68cn and 68dn.
- the n-type impurity concentration of the n-type impurity region 67n is less than 1/10 of the n-type impurity concentrations of the n-type impurity regions 68an, 68bn, 68cn and 68dn. This reduces the junction concentration at the junction between the n-type impurity region 67n and the semiconductor substrate 60, so that the electric field strength at the junction can be reduced. Therefore, the leakage current from the n-type impurity region 67n, which is the charge storage region, or the leakage current to the n-type impurity region 67n is reduced.
- the pixel 10A includes a burn-in prevention transistor 28.
- the anti-stick transistor 28 includes a gate 28e, a source and a drain.
- the n-type impurity region 67n functions as one of the source and drain of the anti-image sticking transistor .
- the n-type impurity region 68 en functions as the other of the source and drain of the anti-image sticking transistor 28 .
- the n-type impurity region 67 n also functions as one of the source and drain of the reset transistor 26 .
- the two transistors share the n-type impurity region 67n.
- the n-type impurity concentration of the n-type impurity region 67n may be lower than the n-type impurity concentration of the n-type impurity region 68en. Specifically, the n-type impurity concentration of the n-type impurity region 67n may be lower than the n-type impurity concentrations of the other n-type impurity regions 68an to 68en in the pixel 10A. As a result, the junction concentration between the n-type impurity region 67n and the semiconductor substrate 60 is reduced, so that leakage current can be reduced.
- the semiconductor substrate 60 contains p-type impurities.
- the concentration of the n-type impurity contained in the n-type impurity region 67n and the p-type impurity contained in the semiconductor substrate 60 may be 1 ⁇ 10 16 atoms/cm 3 or more and 5 ⁇ 10 16 atoms/cm 3 or less.
- the pixel 10A roughly includes a semiconductor substrate 60, a photoelectric conversion section 12, and a wiring structure 80.
- the photoelectric conversion section 12 is arranged above the semiconductor substrate 60 .
- An interlayer insulating layer 90 is formed between the photoelectric conversion section 12 and the semiconductor substrate 60 .
- the wiring structure 80 is arranged within the interlayer insulating layer 90 .
- the wiring structure 80 electrically connects the amplification transistor 22 provided on the semiconductor substrate 60 and the photoelectric conversion section 12 .
- the interlayer insulating layer 90 has a laminated structure.
- the laminate structure includes insulating layers 90a, 90b, 90c and 90d.
- the wiring structure 80 includes wiring layers 80a, 80b, 80c and 80d (hereinafter, wiring layers 80a to 80d).
- the wiring structure 80 has plugs pa1, pa2, pa3, pb, pc and pd arranged between wiring layers 80a to 80d.
- the wiring layer 80a includes contact plugs cp1, cp2, cp3, cp4, cp5, cp6, cp7 and cp8 (hereinafter, contact plugs cp1 to contact plugs cp8).
- the number of insulating layers in the interlayer insulating layer 90 and the number of wiring layers in the wiring structure 80 are not limited to this example, and can be set arbitrarily.
- the photoelectric conversion section 12 is arranged on the interlayer insulating layer 90 .
- the photoelectric conversion section 12 includes a pixel electrode 12a, a transparent electrode 12c, and a photoelectric conversion layer 12b.
- the pixel electrode 12 a is provided on the interlayer insulating layer 90 .
- the transparent electrode 12c faces the pixel electrode 12a.
- the photoelectric conversion layer 12b is arranged between the pixel electrode 12a and the transparent electrode 12c.
- the photoelectric conversion layer 12b receives incident light through the transparent electrode 12c and generates positive and negative charges through photoelectric conversion.
- the photoelectric conversion layer 12b is typically provided over a plurality of pixels 10A.
- the photoelectric conversion layer 12b is made of organic material or inorganic material.
- An inorganic material is, for example, amorphous silicon.
- the photoelectric conversion layer 12b may include a layer made of organic material and a layer made of inorganic material.
- the transparent electrode 12c is arranged on the light receiving surface side of the photoelectric conversion layer 12b.
- the transparent electrode 12c is made of a transparent conductive material.
- the conductive material is, for example, ITO (Indium Tin Oxide).
- the transparent electrode 12c is typically provided over a plurality of pixels 10A, similar to the photoelectric conversion layer 12b.
- the transparent electrode 12c is connected to the storage control line 39 described above. During operation of the imaging device 100A, the potential of the storage control line 39 is controlled to differentiate the potential of the transparent electrode 12c from the potential of the pixel electrode 12a, thereby collecting signal charges generated by photoelectric conversion by the pixel electrode 12a. be able to.
- the potential of the storage control line 39 is controlled so that the potential of the transparent electrode 12c is higher than the potential of the pixel electrode 12a.
- a positive voltage of about 10 V is applied to the accumulation control line 39 .
- holes among the hole-electron pairs generated in the photoelectric conversion layer 12b can be collected by the pixel electrode 12a.
- Signal charges collected by the pixel electrode 12a are accumulated in the n-type impurity region 67n via the wiring structure 80.
- the pixel electrode 12a is spatially separated from the pixel electrode 12a of another adjacent pixel 10A. Thereby, the pixel electrode 12a is electrically isolated from the pixel electrodes 12a of the other pixels 10A.
- the pixel electrode 12a is an electrode made of metal, metal nitride, polysilicon, or the like. Metals are, for example, aluminum, copper, and the like. Polysilicon is made conductive by doping it with impurities, for example.
- the semiconductor substrate 60 includes a support substrate 61 and one or more semiconductor layers. One or more semiconductor layers are provided on a support substrate 61 .
- a p-type silicon (Si) substrate is exemplified as the support substrate 61 .
- the semiconductor substrate 60 has an n-type semiconductor layer 62n, a p-type semiconductor layer 61p, a p-type semiconductor layer 63p and a p-type semiconductor layer 65p.
- the p-type semiconductor layer 61p is arranged on the support substrate 61 .
- the n-type semiconductor layer 62n is arranged on the p-type semiconductor layer 61p.
- the p-type semiconductor layer 63p is arranged on the n-type semiconductor layer 62n.
- the p-type semiconductor layer 65p is arranged on the p-type semiconductor layer 63p.
- the p-type semiconductor layer 63p is provided over the entire surface of the support substrate 61 .
- a p-type impurity region 66p, an n-type impurity region 67n, n-type impurity regions 68an to 68en, and an element isolation region 69 are provided in the p-type semiconductor layer 65p.
- the impurity concentration in the p-type impurity region 66p is lower than the impurity concentration in the p-type semiconductor layer 65p.
- N-type impurity region 67n is formed in p-type impurity region 66p.
- Each of the p-type semiconductor layer 61p, the n-type semiconductor layer 62n, the p-type semiconductor layer 63p, and the p-type semiconductor layer 65p is typically formed by ion implantation of impurities into semiconductor layers formed by epitaxial growth.
- the impurity concentration in the p-type semiconductor layer 65p is approximately the same as the impurity concentration in the p-type semiconductor layer 63p. This impurity concentration is higher than that of the p-type semiconductor layer 61p.
- n-type semiconductor layer 62n arranged between the p-type semiconductor layer 61p and the p-type semiconductor layer 63p, minority carriers flow from the support substrate 61 or the peripheral circuit 40 into the n-type impurity region 67n for accumulating signal charges. suppress During operation of the imaging device 100A, the potential of the n-type semiconductor layer 62n is controlled via a well contact provided outside the imaging region R1 shown in FIG. Illustration of well contacts is omitted.
- the semiconductor substrate 60 has a p-type region 64 .
- the p-type region 64 is provided between the p-type semiconductor layer 63p and the support substrate 61 so as to penetrate the p-type semiconductor layer 61p and the n-type semiconductor layer 62n.
- the p-type region 64 has a higher impurity concentration than the p-type semiconductor layer 63p and the p-type semiconductor layer 65p.
- the p-type region 64 electrically connects the p-type semiconductor layer 63p and the support substrate 61 .
- the potentials of the p-type semiconductor layer 63p and the support substrate 61 are controlled via substrate contacts provided outside the imaging region R1. Illustration of substrate contacts is omitted.
- the p-type semiconductor layer 65p By arranging the p-type semiconductor layer 65p so as to be in contact with the p-type semiconductor layer 63p, it is possible to control the potential of the p-type semiconductor layer 65p through the p-type semiconductor layer 63p during operation of the imaging device 100A. be.
- a semiconductor substrate 60 is provided with a reset transistor 26 , an anti-burning transistor 28 , an amplification transistor 22 and an address transistor 24 .
- the reset transistor 26 includes n-type impurity regions 67n and 68an, a portion of the insulating layer 70 provided on the semiconductor substrate 60, and a gate 26e on the insulating layer 70.
- the n-type impurity region 67 n functions as the drain of the reset transistor 26 .
- the n-type impurity region 68an functions as the source of the reset transistor 26.
- FIG. A part of the insulating layer 70 functions as the gate insulating film 26ox of the reset transistor 26 .
- the n-type impurity region 67n temporarily accumulates signal charges generated by the photoelectric conversion section 12 .
- the burn-in prevention transistor 28 includes n-type impurity regions 67n and 68en, a portion of the insulating layer 70 provided on the semiconductor substrate 60, and a gate 28e on the insulating layer 70.
- FIG. The n-type impurity region 67n functions as the drain of the seizure prevention transistor .
- the n-type impurity region 68 en functions as the source of the anti-image sticking transistor 28 .
- a part of the insulating layer 70 functions as the gate insulating film 28ox of the anti-burning transistor 28 .
- the amplification transistor 22 includes n-type impurity regions 68bn and 68cn, a portion of the insulating layer 70, and a gate 22e on the insulating layer 70.
- the n-type impurity region 68bn functions as the drain of the amplification transistor 22.
- FIG. The n-type impurity region 68 cn functions as the source of the amplification transistor 22 .
- a part of the insulating layer 70 functions as the gate insulating film 22ox of the amplification transistor 22 .
- the address transistor 24 includes n-type impurity regions 68cn and 68dn, a portion of the insulating layer 70, and a gate 24e on the insulating layer 70.
- the address transistor 24 is connected to the amplification transistor 22 by sharing the n-type impurity region 68cn with the amplification transistor 22 .
- the n-type impurity region 68cn functions as the drain of the address transistor 24.
- the n-type impurity region 68dn functions as the source of the address transistor 24.
- FIG. A part of the insulating layer 70 functions as the gate insulating film 24ox of the address transistor 24 .
- An element isolation region 69 is arranged between the n-type impurity regions 68bn and 68en.
- the element isolation region 69 is, for example, an implantation isolation region.
- the implantation isolation region is, for example, a p-type impurity diffusion region.
- the isolation region 69 electrically isolates the amplification transistor 22 and the burn-in prevention transistor 28 .
- the element isolation region 69 may be an STI (shallow trench isolation) region.
- the element isolation region 69 is also arranged between the pixels 10A adjacent to each other, and electrically isolates the signal detection circuits 14 between them.
- the element isolation region 69 is provided around the set of the amplifier transistor 22 and the address transistor 24 and around the set of the reset transistor 26 and the burn-in prevention transistor 28 .
- an insulating layer 72 is provided to cover the gates 28e, 26e, 22e and 24e.
- the insulating layer 72 is, for example, a silicon oxide film.
- an insulating layer 71 is also interposed between the insulating layer 72 and the gates 28e, 26e, 22e and 24e.
- the insulating layer 71 is, for example, a silicon oxide film.
- Insulating layer 71 may have a laminated structure including a plurality of insulating layers.
- the insulating layer 72 may also have a laminated structure including multiple insulating layers.
- the laminated structure of the insulating layers 72 and 71 has a plurality of contact holes.
- contact holes h1, h2, h3, h4, h5, h6, h7 and h8, h9 are provided in the insulating layer 72 and the insulating layer 71, respectively.
- the contact holes h1, h2, h3, h4 and h8 are provided at positions overlapping the n-type impurity regions 67n, 68an, 68bn, 68dn and 68en, respectively.
- Contact plugs cp1, cp2, cp3, cp4 and cp8 are arranged at the positions of the contact holes h1, h2, h3, h4 and h8, respectively.
- Contact holes h5, h6, h7 and h9 are provided at positions overlapping gates 26e, 22e, 24e and 28e, respectively.
- Contact plugs cp5, cp6 and cp7 are arranged at the positions of the contact holes h5, h6 and h7, respectively.
- a plug pa3 is arranged at the position of the contact hole h9.
- the wiring layer 80a is a layer having contact plugs cp1 to cp8.
- the wiring layer 80a is typically a polysilicon layer doped with an n-type impurity.
- the wiring layer 80 a is arranged closest to the semiconductor substrate 60 among the wiring layers included in the wiring structure 80 .
- the wiring layer 80b and the plugs pa1, pa2 and pa3 are arranged in the insulating layer 90a.
- the plug pa1 electrically connects the contact plug cp1 and the wiring layer 80b.
- the plug pa2 electrically connects the contact plug cp6 and the wiring layer 80b.
- the plug pa3 electrically connects the gate 28e of the burn-in prevention transistor 28 and the wiring layer 80b.
- the n-type impurity region 67n, the gate 22e of the amplification transistor 22, and the gate 28e of the anti-seizure transistor 28 are electrically connected to each other through contact plugs cp1 and cp6, plugs pa1, pa2 and pa3, and wiring layer 80b. It is connected.
- the wiring layer 80b is arranged within the insulating layer 90a.
- the wiring layer 80b may partially include the vertical signal lines 35, the address signal lines 34, the power supply lines 32, the reset signal lines 36, the feedback lines 53, and the like.
- the vertical signal line 35, the address signal line 34, the power supply line 32, the reset signal line 36, and the feedback line 53 are connected to the n-type impurity region 68dn, gate 24e, It is electrically connected to the n-type impurity region 68bn, the gate 26e and the n-type impurity region 68an.
- the plug pb arranged in the insulating layer 90b electrically connects the wiring layer 80b and the wiring layer 80c.
- a plug pc arranged in the insulating layer 90c electrically connects the wiring layer 80c and the wiring layer 80d.
- the plug pd arranged in the insulating layer 90d electrically connects the wiring layer 80d and the pixel electrode 12a of the photoelectric conversion section 12 .
- the wiring layers 80b to 80d and the plugs pa1 to pa3 and pb to pd are typically made of metal, metal nitride, metal compound such as metal oxide, or the like. Metals are, for example, copper, tungsten, and the like. Metal compounds are, for example, metal nitrides, metal oxides, and the like.
- the plugs pa1 to pa3 and pb to pd, the wiring layers 80b to 80d, and the contact plugs cp1 and cp6 electrically connect the photoelectric conversion section 12 and the signal detection circuit 14 provided on the semiconductor substrate 60.
- Plugs pa1 to pa3 and pb to pd, wiring layers 80b to 80d, contact plugs cp1 and cp6, pixel electrode 12a of photoelectric conversion section 12, gate 22e of amplification transistor 22, and gate of image sticking prevention transistor 28 28e and the n-type impurity region 67n are included in the charge storage capacity that stores the signal charge generated by the photoelectric conversion section 12.
- FIG. In this example, the signal charges are holes.
- the n-type impurity region provided in the semiconductor substrate 60 is arranged in the p-type impurity region 66p provided in the p-type semiconductor layer 65p as the p-well.
- N-type impurity region 67n is provided in the vicinity of the surface of semiconductor substrate 60, and at least part of it is located on the surface of semiconductor substrate 60. As shown in FIG.
- a junction capacitance formed by a pn junction between the p-type impurity region 66p and the n-type impurity region 67n functions as a capacitance for accumulating at least part of the signal charge and constitutes part of the charge storage capacitance.
- the n-type impurity region 67n includes a first region 67a and a second region 67b.
- the impurity concentration of the first region 67a of the n-type impurity region 67n is lower than that of the n-type impurity regions 68an to 68en.
- the second region 67b in the n-type impurity region 67n is provided within the first region 67a and has an impurity concentration higher than that of the first region 67a.
- a contact hole h1 is located on the second region 67b, and a contact plug cp1 is electrically connected to the second region 67b through the contact hole h1.
- the potential of the p-type semiconductor layer 65p is controlled via the p-type semiconductor layer 63p during operation of the imaging device 100A.
- a region with a relatively low impurity concentration around the portion where the contact plug cp1, which is electrically connected to the photoelectric conversion portion 12, and the semiconductor substrate 60 are in contact with each other. becomes.
- the portion where the contact plug cp1 and the semiconductor substrate 60 are in contact is the second region 67b of the n-type impurity region 67n.
- Regions of relatively low impurity concentration around that portion are the first region 67a of the n-type impurity region 67n and the p-type impurity region 66p.
- the second region 67b in the n-type impurity region 67n It is not essential to provide the second region 67b in the n-type impurity region 67n.
- the impurity concentration of the second region 67b which is the connection portion between the contact plug cp1 and the semiconductor substrate 60
- a depletion layer is formed around the connection portion between the contact plug cp1 and the semiconductor substrate 60.
- An effect of suppressing spreading is obtained. That is, an effect of suppressing depletion is obtained.
- the leak current caused by the crystal defect of the semiconductor substrate 60 at the interface between the contact plug cp1 and the semiconductor substrate 60 can be reduced. can be suppressed.
- This leakage current can also be said to be a leakage current via an interface level.
- the effect of reducing the contact resistance can be obtained.
- a first region 67a having an impurity concentration lower than that of the second region 67b is interposed between the second region 67b of the n-type impurity region 67n and the p-type impurity region 66p.
- the first region 67a is also interposed between the second region 67b and the p-type semiconductor layer 65p.
- the n-type impurity regions of the reset transistor 26 and the burn-in prevention transistor 28 and the n-type impurity regions of the amplification transistor 22 and the address transistor 24 are p-type impurities. are separated by an element isolation region 69 including Specifically, the n-type impurity regions 67n, 68an and 68en are isolated from the n-type impurity regions 67b, 68c and 68d by element isolation regions 69 .
- N-type impurity region 67n and element isolation region 69 provided around n-type impurity region 67n are arranged on the surface of semiconductor substrate 60 so as not to be in contact with each other.
- the n-type impurity region 67n is provided in the p-type impurity region 66p having an impurity concentration lower than that of the p-type semiconductor layer 65p.
- a depletion layer region is formed between n-type impurity region 67n and p-type impurity region 66p.
- the crystal defect density near the surface of the semiconductor substrate 60 is higher than the crystal defect density inside the semiconductor substrate 60 .
- the depletion layer region generated at the pn junction inside the semiconductor substrate 60 is higher than the depletion layer region at the surface of the semiconductor substrate 60.
- a depletion layer region formed at a nearby junction has a larger leakage current.
- the depletion layer region that occurs at the junction on the surface of the semiconductor substrate 60 is hereinafter referred to as an interfacial depletion layer.
- an interfacial depletion layer As the area of the interfacial depletion layer increases, leakage current tends to increase. Therefore, it is desirable to minimize the area of the interface depletion layer exposed on the surface of the semiconductor substrate 60 .
- the area of n-type impurity region 67n may be smaller than that of n-type impurity region 68an in plan view. For example, in plan view, the area of the n-type impurity region 67n may be 1/2 or less of the area of the n-type impurity region 68an.
- the width of the n-type impurity region 67n in the channel width direction may be 1/2 or less of the width of the n-type impurity region 68an in the channel width direction. Either the width in the channel width direction or the length in the channel length direction of the n-type impurity region 67n and the n-type impurity region 68an may be the same size. In a plan view, the area of n-type impurity region 67n may be smaller than the area of n-type impurity regions 68bn to 68en.
- n-type impurity region 67n there may be overlapping portions between the n-type impurity region 67n and the gate 26e.
- an area obtained by subtracting the area of this overlapping portion from the area of n-type impurity region 67n may be employed.
- n-type impurity region 68an there may be overlapping portions between the n-type impurity region 68an and the gate 26e.
- an area obtained by subtracting the area of this overlapping portion from the area of the n-type impurity region 68an may be employed.
- a portion of the impurity region that overlaps the gate in plan view is less likely to be damaged during manufacturing than a portion that does not overlap the gate in plan view.
- Examples of damage during manufacturing include plasma processing used in a dry etching process and ashing processing when removing a resist. From this, it can be understood that leakage current is less likely to occur in the overlapped portion. Therefore, in order to reduce the area of the interface depletion layer, only the area of the portion of the impurity region that does not overlap with the gate in plan view may be considered.
- the distance between the contact hole h1 provided in the n-type impurity region 67n and the gate 26e is referred to as the first distance.
- a distance between the contact hole h2 provided in the n-type impurity region 68an and the gate 26e is referred to as a second distance.
- the first distance can be easily made shorter than the second distance.
- the first distance is smaller than the second distance.
- the impurity concentration of the n-type impurity region 67n is lower than that of the n-type impurity region 68an. A low impurity concentration tends to increase the resistance value. In this situation, the short first distance and the short current path of the n-type impurity region 67n tend to contribute to reducing the resistance value of the n-type impurity region 67n.
- the distance between the contact hole h3 provided in the n-type impurity region 68bn and the gate 22e is referred to as the third distance.
- a distance between the contact hole h4 provided in the n-type impurity region 68dn and the gate 24e is referred to as a fourth distance.
- a distance between the contact hole h8 provided in the n-type impurity region 68en and the gate 28e is referred to as a fifth distance.
- the first distance may be less than the third distance.
- the first distance may be less than the fourth distance.
- the first distance may be less than the fifth distance.
- the first transistor, the second transistor, the third transistor the first gate, the first source, the first drain, the first gate insulating film, the second gate, the second source, the second drain, the second gate insulating film, The present embodiment will be further described using terms such as third gate, third source, third drain, and third gate insulating film.
- the first transistor corresponds to the seizure prevention transistor 28 .
- a second transistor corresponds to the amplification transistor 22 .
- a third transistor corresponds to the reset transistor 26 .
- the first gate, first source and first drain correspond to the gate 28 e , source and drain of the anti-burning transistor 28 .
- a second gate, a second source, and a second drain correspond to the gate 22 e , source, and drain of the amplification transistor 22 .
- a third gate, a third source and a third drain correspond to the gate 26 e , source and drain of the reset transistor 26 .
- the first gate insulating film corresponds to the gate insulating film 28 ox of the burn-in prevention transistor 28 , which is part of the insulating layer 70 .
- the second gate insulating film corresponds to the gate insulating film 22ox of the amplification transistor 22 which is part of the insulating layer 70 .
- the third gate insulating film corresponds to the gate insulating film 26ox of the reset transistor 26 which is part of the insulating layer 70 .
- the use of common reference numerals is not intended to limit the disclosure.
- the characteristics of the seizure prevention transistor 28 described above can be applied to the first transistor.
- the features described above for amplifier transistor 22 are applicable to the second transistor.
- the features described above for reset transistor 26 are applicable to the third transistor.
- the features of gate 28e, source and drain of anti-sticking transistor 28 described above are applicable to the first gate, first source and first drain.
- the features regarding the gate 22e, source and drain of the amplifying transistor 22 described above are applicable to the second gate, second source and second drain.
- the features regarding gate 26e, source and drain of reset transistor 26 described above are applicable to the third gate, third source and third drain.
- the features regarding the insulating layer 70 described above are applicable to the first gate insulating film, the second gate insulating film and the third gate insulating film.
- the imaging device 100A includes a semiconductor substrate 60, impurity regions X, first transistors, and second transistors.
- Impurity region X is located in semiconductor substrate 60 .
- the impurity region X holds charges generated by photoelectric conversion.
- the first transistor includes a first source, a first drain, a first gate and a first gate insulating layer.
- One of the first source and the first drain includes an impurity region X.
- the first gate is electrically connected to impurity region X.
- the first gate insulating layer is located between the first gate and the semiconductor substrate 60 .
- the second transistor includes a second gate and a second gate insulating layer.
- the second gate is electrically connected to impurity region X.
- a second gate insulating layer is located between the second gate and the semiconductor substrate 60 .
- one of the first source and the first drain is the impurity region X.
- the second transistor is the amplification transistor 22 .
- the second transistor outputs a signal voltage corresponding to the potential of the impurity region X.
- FIG. The first gate and the first source are not electrically connected.
- the first gate and first drain are not electrically connected.
- the imaging device 100A includes a third transistor.
- the third transistor includes a third source, a third drain, a third gate and a third gate insulating layer.
- One of the third source and the third drain includes an impurity region X.
- a third gate insulating film is located between the third gate and the semiconductor substrate 60 .
- the impurity region X is one of the third source and the third drain.
- the imaging device 100A has an element isolation region 69.
- the element isolation region 69 is located within the semiconductor substrate 60 .
- the element isolation region 69 is an implantation isolation region.
- the element isolation region 69 which is an injection isolation region, may be referred to as an injection isolation region.
- the element isolation region 69 may be an STI region.
- the first gate has an overlapping portion with the injection isolation region in plan view.
- the second gate has an overlapping portion with the injection isolation region.
- the third gate has an overlapping portion with the injection isolation region.
- the first gate in plan view, has an overlapping portion with the first source and an overlapping portion with the first drain.
- the second gate has an overlapping portion with the second source and an overlapping portion with the second drain.
- the third gate has an overlapping portion with the third source and an overlapping portion with the third drain.
- the first type of capacitance is the gate capacitance of the first gate.
- the second type of capacitance is the overlap capacitance between the first gate and the injection isolation region due to the overlapping portion of the first gate with the injection isolation region in plan view.
- the third type of capacitance is the capacitance between the first gate and the first source and between the first gate 28e and the first gate 28e because the first gate has overlapping portions with the first source and overlapping portions with the first drain in plan view. is the overlap capacitance between the drains.
- the first type of capacitance is the gate capacitance of the second gate.
- the second type of capacitance is the overlap capacitance between the second gate and the injection isolation region due to the overlap between the second gate and the injection isolation region in plan view.
- the third type of capacitance is the capacitance between the second gate and the second source and between the second gate 22e and the second gate due to the second gate having overlapping portions with the second source and overlapping portions with the second drain in plan view. is the overlap capacitance between the drains.
- the second and third types of overlap capacitance also increase as the thickness Tx of the gate insulating film decreases.
- the second type of overlap capacitance increases as the overlapping area between the gate and the injection isolation region in plan view increases.
- the third type of overlap capacitance increases as the overlapping area of the gate and source and the overlapping area of the gate and drain in plan view increase.
- At least one type of capacitance selected from the group consisting of a first type, a second type, and a third type based on the gates of transistors other than the first transistor and the second transistor may also be reflected in the charge storage capacity.
- the gate derived component in the charge storage capacity tends to be kept small if: ⁇ The gate insulating film is thick. ⁇ The area of the gate is small in plan view. Further, when the gate width is small and/or the gate length is short, a gate with a small area in a plan view is likely to be realized.
- the thickness T1 of the first gate insulating film is larger than the thickness T2 of the second gate insulating film.
- the second transistor is the amplification transistor 22 .
- thickness T1>thickness T2 can be advantageous in realizing the imaging device 100A with high image quality. Specifically, by keeping the charge storage capacity small, it is easy to secure the charge-voltage conversion gain and sufficiently secure the signal level with respect to the noise level. Ensuring the signal level is advantageous from the viewpoint of realizing the imaging device 100A with high image quality. Considering only this, it is preferable that both the first gate insulating film and the second gate insulating film are thick. However, in the amplification transistor 22, if the gate insulating film 22ox, which is the second gate insulating film, is thin, formation of trap levels due to impurities is suppressed, and random noise can be suppressed.
- the output voltage of the second transistor takes a value corresponding to the number of charges accumulated in the charge storage capacitor.
- the charge-voltage conversion gain mentioned above means the output voltage of the second transistor with respect to the number of charges stored in the charge storage capacitor.
- the thickness T1 of the first gate insulating film for the first transistor and the thickness T2 of the second gate insulating film for the second transistor are the same.
- the component derived from the first gate in the charge storage capacity tends to be larger than the component derived from the second gate in the charge storage capacity.
- the first transistor and the second transistor differ in at least one selected from the connection relationship between the gate and the source and the connection relationship between the gate and the drain. Therefore, the decrease in the capacitance derived from the first gate by increasing the thickness T1 is larger than the decrease in capacitance derived from the second gate by increasing the thickness T2. Therefore, if thickness T1>thickness T2, it is easy to reduce the charge storage capacity. This can be advantageous from the viewpoint of realizing the imaging device 100A with high image quality.
- etching such as dry etching may be performed during manufacturing of the imaging device 100A.
- damage to the semiconductor substrate 60 due to etching can increase leakage current.
- thickness T1>thickness T2 it is easy to realize a thick first gate insulating film. This can reduce damage to the semiconductor substrate 60 due to etching in the first transistor and reduce noise. This is advantageous from the viewpoint of realizing the imaging apparatus 100A with high image quality.
- the thickness of the first gate insulating film also has the advantage that gate leakage in the first gate insulating film is easily suppressed. This can also contribute to the realization of the imaging device 100A with high image quality. Moreover, even if there is only one advantage, it can be considered that the advantage is advantageous from the viewpoint of realizing the imaging device 100A with high image quality.
- the upper limit of the thickness T1 of the first gate insulating film may be set. The same applies to the thicknesses of other gate insulating films. For example, when the first gate insulating film is thin, the controllability of the first transistor is easily ensured.
- the imaging device 100A includes a photoelectric conversion section 12 that generates charges through photoelectric conversion.
- photoelectric conversion section 12 is positioned above semiconductor substrate 60 .
- the thickness T3 of the third gate insulating film is larger than the thickness T2 of the second gate insulating film.
- This configuration is suitable for realizing the imaging device 100A with high image quality. This is because, in the present embodiment, in plan view, the third gate has an overlapping portion with the impurity region X, and therefore the thickness of the third gate insulating film tends to contribute to the reduction of the charge storage capacity. This is because the second gate does not have an overlapping portion with the impurity region X.
- the thickness T3 may be the same as the thickness T2 or may be smaller than the thickness T2.
- the thickness T1 of the first gate insulating film is larger than the thickness T3 of the third gate insulating film.
- the thickness T1 may be the same as the thickness T3 or may be smaller than the thickness T3.
- a ratio T1/T2 of the thickness T1 of the first gate insulating film to the thickness T2 of the second gate insulating film is, for example, 1.2 or more and 5 or less. Specifically, the ratio T1/T2 may be 1.3 or more and 3.5 or less.
- a ratio T1/T3 of the thickness T1 of the first gate insulating film to the thickness T3 of the third gate insulating film is, for example, 0.5 or more and 5 or less. Specifically, the ratio T1/T3 may be 0.7 or more and 3.5 or less. In the configuration example of FIG. 4 according to Embodiment 1, the ratio T1/T3 is 1.2 or more and 5 or less in one example, and the ratio T1/T3 is 1.3 or more and 3.5 or less in one specific example. . In the configuration example of FIG. 7 according to Embodiment 2, which will be described later, the ratio T1/T3 is 0.5 or more and 2 or less in one example, and is 0.7 or more and 1.5 or less in one specific example.
- the thickness T1 is, for example, 6.5 nm or more and 25 nm or less.
- the thickness T1 may be 10 nm or more and 20 nm or less.
- the thickness T2 is, for example, 2.8 nm or more and 11 nm or less.
- the thickness T2 may be 4.3 nm or more and 8.7 nm or less.
- the thickness T3 is, for example, 2.8 nm or more and 25 nm or less.
- the thickness T3 may be 4.3 nm or more and 20 nm or less.
- the thickness T3 is 2.8 nm or more and 11 nm or less in one example, and is 4.3 nm or more and 8.7 nm or less in one specific example.
- the thickness T3 is 6.5 nm or more and 25 nm or less in one example, and is 10 nm or more and 20 nm or less in one specific example.
- the thickness of the gate insulating film can be specified by a well-known method.
- the thickness of the gate insulating film can be specified as follows. First, a transmission electron microscope image of the cross section of the gate insulating film is obtained. Next, using the image, the thickness is measured at a plurality of arbitrary measurement points (for example, 5 points) of the gate insulating film. The average value of the thicknesses at these multiple measurement points is adopted as the thickness of the gate insulating film. The average value is, for example, an arithmetic mean value.
- the width W1 of the first gate is smaller than the width W2 of the second gate.
- width W1 ⁇ width W2 can be advantageous in realizing the imaging device 100A with high image quality. Specifically, by keeping the charge storage capacity small, it is easy to secure the charge-voltage conversion gain and sufficiently secure the signal level with respect to the noise level. Ensuring the signal level is advantageous from the viewpoint of realizing the imaging device 100A with high image quality. Considering only this, the width of both the first gate and the second gate should be small. However, as for the second transistor, if the width W2 of the second gate is large, the mutual conductance gm is ensured, and the driving force is easily obtained. Securing the driving force is advantageous from the viewpoint of realizing the imaging device 100A with high image quality. As can be understood from the above description, width W1 ⁇ width W2 can be advantageous from the viewpoint of realizing the imaging device 100A with high image quality.
- the width W1 ⁇ width W2 is advantageous from the viewpoint of realizing the imaging apparatus 100A with high image quality.
- the width W3 of the third gate is smaller than the width W2 of the second gate.
- This configuration is suitable for realizing the imaging device 100A with high image quality. This is because, in the present embodiment, in plan view, the third gate has an overlapping portion with the impurity region X, so that the width W3 is small, which easily contributes to the reduction of the charge storage capacity. This is because it does not have an overlapping portion with the impurity region X.
- the width W1 may be the same as the width W2 or may be greater than the width W2.
- Width W3 may be the same as width W2 or may be greater than width W2.
- Width W1 may be smaller than width W3, may be the same as width W3, or may be larger than width W3.
- a ratio W1/W2 of the width W1 of the first gate to the width W2 of the second gate is, for example, 0.1 or more and 0.8 or less. Specifically, the ratio W1/W2 may be 0.12 or more and 0.7 or less.
- the length L1 of the first gate may be longer than the length L2 of the second gate. In this way, it is easy to secure the length L1. Ensuring the length L1 is advantageous from the viewpoint of suppressing off-leakage of the first transistor. However, it is not essential to employ a configuration that facilitates ensuring the length L1. For example, length L1 may be shorter than length L3.
- the ratio L1/W1 of the length L1 of the first gate to the width W1 of the first gate is greater than the ratio L2/W2 of the length L2 of the second gate to the width W2 of the second gate.
- the second transistor if the width W2 of the second gate is large, the mutual conductance gm is ensured, and the driving force is easily obtained.
- the configuration in which the ratio L1/W1 is larger than the ratio L2/W2 it is easy to increase the width W2.
- the configuration in which the ratio L1/W1 is larger than the ratio L2/W2 is suitable for realizing the imaging apparatus 100A with high image quality.
- source 251 has a portion adjacent to the outline of gate 253 .
- the center point of this portion is referred to as the source reference point 251c.
- drain 252 has a portion adjacent to the outline of the gate 253 .
- the center point of this portion is referred to as the drain reference point 252c.
- the gate length direction is the direction from the source reference point 251c to the drain reference point 252c or the direction from the drain reference point 252c to the source reference point 251c.
- a line along this direction is schematically represented by a dashed line 255 in FIGS.
- Dotted line 255 can be a straight line or a curved line.
- the length Lg of gate 253 refers to the dimension of gate 253 in the gate length direction.
- the width Wg of the gate 253 refers to the dimension of the gate 253 in the gate width direction.
- the gate width direction is a direction perpendicular to the gate length direction in plan view.
- the gate 253 is a rectangle having sides 253m and 253n in plan view.
- the direction in which the side 253m extends is parallel to the direction in which a straight line passing through the source reference point 251c and the drain reference point 252c extends.
- length Lg is the length of side 253m.
- Width Wg is the length of side 253n.
- the gate 253 is rounded in plan view.
- FIG. 5B depicts the smallest rectangle 256 that accommodates the gate 253 in plan view.
- length Lg and width Wg can be defined.
- the rectangle 256 is a rectangle having sides 256m and sides 256n.
- the direction in which the side 256m extends is parallel to the direction in which a straight line passing through the source reference point 251c and the drain reference point 252c extends.
- the length Lg is the length of a side of 256m.
- Width Wg is the length of side 256n.
- the gate 253 is a rectangle having sides 253m and 253n in plan view. Both the direction in which the side 253m extends and the direction in which the side 253n extends deviate from the direction in which the straight line passing through the source reference point 251c and the drain reference point 252c extends.
- a rectangle 260 is drawn.
- the rectangle 260 is a rectangle whose diagonal line 265 is a line segment connecting the source reference point 251c and the drain reference point 252c.
- the rectangle 260 has a side 260m parallel to the side 253m and a side 260n parallel to the side 253n. Side 260m and side 260n each form part of dotted line 255 .
- dotted line 255 is L-shaped.
- the length of the side 253m is denoted as J1
- the length of the side 253n is denoted as J2
- the length of the side 260m is denoted as K1
- the length of the side 260n is denoted as K2.
- the gate 253 is rounded in plan view.
- the concept of FIG. 5B can be applied.
- the description of this modified example is given by replacing “side 253m” and “side 253n” in the description of FIG. 5C with “side 256m” and “side 256n”.
- the area S1 of the first gate is smaller than the area S2 of the second gate in plan view.
- This configuration is suitable for realizing the imaging device 100A with high image quality. The reason why this configuration is suitable for realizing the imaging apparatus 100A with high image quality will be described below.
- the second transistor is the amplification transistor 22 .
- the component derived from the second gate in the charge storage capacitance tends to be smaller than expected from the size of the area S2 of the second gate of the second transistor. Therefore, the first gate-derived component in the charge storage capacity is reduced by reducing the first gate area S1 rather than reducing the second gate-derived component in the charge storage capacity by reducing the second gate area S2. Decreasing it makes it easier to secure the reduction width of the charge storage capacity as a whole.
- Equation 2 the modulation degree He2 of the transistor is given by Equation 2 below.
- Vs1 is the potential of the source before change.
- Vs2 is the potential of the source after the change.
- Vg1 is the potential of the gate before change.
- Vg2 is the potential of the gate after the change.
- Equation 3 (1-He2) is, for example, 0.1 or more and 0.2 or less.
- the first gate insulating film is relatively thick and the area of the first gate is relatively small. This is advantageous from the viewpoint of keeping the capacities of the first, second and third types described above small.
- the photoelectric conversion section 12 is positioned above the semiconductor substrate 60 .
- the fact that the first gate insulating film is relatively thick and the area of the first gate is relatively small easily contributes to suppressing the capacitances of the first, second and third types.
- the reason for this is as follows. That is, in this case, it is not necessary to provide a photodiode as a photoelectric conversion section on the semiconductor substrate 60 . Actually, no photodiodes are present in the semiconductor substrate 60 in this embodiment. Therefore, a large first transistor can be employed. When the first transistor is large, the capacities of the first, second and third types tend to be large. Therefore, the fact that the first gate insulating film is relatively thick and the area of the first gate is relatively small easily contributes to suppressing the capacitances of the first, second and third types.
- the imaging device 100A may include a photodiode provided in the semiconductor substrate 60 as a photoelectric conversion unit. Even in that case, the fact that the first gate insulating film is relatively thick and the area of the first gate is relatively small contributes to keeping the capacitances of the first, second, and third types small. I can.
- the above-described first, second, and third types of capacitance occupy a large weight as gate-derived components in the charge storage capacitance.
- other types of capacitance also exist as gate derived components in the charge storage capacitance.
- Fringe capacitance is exemplified as such capacitance.
- the fringe capacitance is capacitance that depends on the peripheral length of the gate in plan view.
- FIG. 6 is a diagram for explaining the peripheral length Px of the gate 253. As shown in FIG. In FIG. 6, the dotted line representing the perimeter px is shifted from the outline of the gate 253 for convenience of drawing.
- the peripheral length P1 of the first gate is shorter than the peripheral length P2 of the second gate in plan view.
- This configuration is suitable for realizing the imaging device 100A with high image quality. The reason why this configuration is suitable for realizing the imaging apparatus 100A with high image quality will be described below.
- the second transistor is the amplification transistor 22 .
- the component derived from the second gate in the charge storage capacitance tends to be smaller than expected from the length of the peripheral length P2 of the second gate of the second transistor. Therefore, it is better to reduce the first gate-derived component in the charge storage capacity by shortening the perimeter P1 than to reduce the second gate-derived component in the charge storage capacity by shortening the perimeter P2. As a whole, it is easy to secure the reduction width of the charge storage capacity. Therefore, the charge storage capacity can be easily kept small if the peripheral length P1 ⁇ peripheral length P2. Therefore, this configuration can be advantageous from the viewpoint of realizing the imaging device 100A with high image quality.
- the peripheral length P3 of the third gate is shorter than the peripheral length P2 of the second gate in plan view.
- the imaging device 100A includes an insulating layer 70 in this embodiment.
- the insulating layer 70 has a first portion 70a and a second portion 70b.
- the first portion 70a includes a gate insulating film 28ox, which is a first gate insulating film.
- the second portion 70b includes a gate insulating film 22ox, which is a second gate insulating film.
- the first portion 70a is thicker than the second portion 70b.
- a specific line segment 74 is defined as the shortest line segment connecting the gate 28e, which is the first gate, and the gate 22e, which is the second gate, in plan view.
- a midpoint of the specific line segment 74 is defined as a specific point 75 .
- the specific point 75 exists on the first portion 70a.
- the elements such as the wiring and the semiconductor substrate 60 comprise silicon.
- parasitic capacitance is likely to occur between elements such as wiring and the semiconductor substrate 60 . This means that it is easy to enjoy the effect of reducing the parasitic capacitance.
- the silicon contained in elements such as wiring can be polysilicon.
- Elements such as wiring may contain a metal or may contain a metal compound.
- Elements such as wires may or may not be electrically connected to the first gate.
- elements such as the wiring are located closer to the upper surface of the semiconductor substrate 60 than the upper surface of the interlayer insulating layer 90 .
- parasitic capacitance is likely to occur between elements such as wiring and the semiconductor substrate 60 . This means that it is easy to enjoy the effect of reducing the parasitic capacitance.
- the element such as the wiring may be the wiring 80x.
- the wiring 80x may be arranged closest to the semiconductor substrate 60 among the wiring layers included in the wiring structure 80 and may be included in the wiring layer.
- the imaging device 110A includes wiring 80x.
- the wiring 80x is electrically connected to the gate 28e, which is the first gate.
- a specific region 81 is defined as a region in which the semiconductor substrate 60 , the first portion 70 a and the wiring 80 x are arranged in this order along the thickness direction of the semiconductor substrate 60 .
- the specific region 81 extends from the inside to the outside of the gate 28e, which is the first gate. That is, in plan view, the specific region 81 straddles the outer edge of the gate 28e, which is the first gate.
- the contribution of the thick first portion 70a allows the connection between the semiconductor substrate 60 and the wiring 80x existing outside. can reduce the parasitic capacitance of This is advantageous from the viewpoint of keeping the charge storage capacity small, securing the charge-voltage conversion gain, and securing a sufficient signal level with respect to the noise level.
- the wiring 80x and the semiconductor substrate 60 include silicon.
- parasitic capacitance is likely to occur between the wiring 80x and the semiconductor substrate 60 . This means that it is easy to enjoy the effect of reducing the parasitic capacitance.
- the silicon contained in the elements can be polysilicon.
- the wiring 80x may contain metal or may contain a metal compound.
- the wiring 80x is located closer to the upper surface of the semiconductor substrate 60 than the upper surface of the interlayer insulating layer 90. In this case, parasitic capacitance is likely to occur between the wiring 80x and the semiconductor substrate 60 . This means that it is easy to enjoy the effect of reducing the parasitic capacitance.
- the wiring 80x may be arranged closest to the semiconductor substrate 60 among the wiring layers included in the wiring structure 80 and may be included in the wiring layer.
- the first portion 70a may overlap the entire impurity region X in plan view. With this configuration, it is easy to protect the impurity region X from etching or the like.
- the gate insulating film 28ox which is the first gate insulating film, is a gate oxide film.
- the gate insulating film 22ox, which is the second gate insulating film, is a gate oxide film.
- the gate insulating film 26ox which is the third gate insulating film, is a gate oxide film.
- the gate insulating films 28ox, 22ox and 26ox are made of silicon oxide. More specifically, the gate insulating films 28ox, 22ox and 26ox are made of silicon dioxide.
- the gate 28e which is the first gate, is a gate doped with n-type impurities.
- the gate 28e may be a gate doped with p-type impurities. According to this configuration, even if the channel dose of the burn-in prevention transistor 28, which is the first transistor, is suppressed, the threshold voltage of the burn-in prevention transistor 28 can be ensured due to the contribution of the work function of the gate 28e. By suppressing the channel dose, the PN junction electric field intensity around the n-type impurity region 67n provided in the p-type semiconductor layer 65p serving as the p-well can be reduced, and the leakage current can be suppressed.
- FIG. 7 is a schematic cross-sectional view of a device structure of a pixel according to Embodiment 2.
- the gate insulating film 26ox which is the third gate insulating film
- the thickness T3 of the gate insulating film 26ox which is the third gate insulating film
- the withstand voltage of the third gate insulating film can be increased.
- a negative voltage is applied to the third gate while the third transistor is in the OFF state.
- This applied voltage is large to some extent, for example, from -2V to -1V.
- the area under the third gate is brought into an accumulation state instead of a depletion state, and dark current can be reduced.
- the overlap capacitance between the third gate and the third source and the overlap capacitance between the third gate and the third drain can be reduced. This is advantageous from the viewpoint of ensuring the charge-voltage conversion gain, sufficiently ensuring the signal level with respect to the noise level, and realizing the imaging device 100A with high image quality.
- FIG. 8 is a diagram showing a circuit configuration according to the third embodiment.
- FIG. 9 is a plan view showing the layout within a pixel according to the third embodiment. In FIG. 9, illustration of some elements such as wiring is omitted.
- the main difference between pixel 10C shown in FIG. 8 and pixel 10A shown in FIG. 4 is feedback. Specifically, in the pixel 10C, an intra-pixel feedback circuit using the feedback transistor 27 is configured. Also, the pixel 10C includes a capacitive element 17, a capacitive element 18, and a capacitive element 19. FIG.
- the feedback transistor 27 is an FET, specifically an N-channel MOSFET.
- capacitive element 17, capacitive element 18 and capacitive element 19 are MIMs.
- the "M” in MIM refers to conductors such as metals, metal compounds, and impurity-doped polysilicon.
- the "I” in MIM is an insulator, such as an oxide.
- MIM is a concept that includes MOM.
- the "M” in MOM refers to conductors such as metals, metal compounds, and impurity-doped polysilicon.
- the "O” in MOM refers to oxide.
- One end of the capacitive element 18 is electrically connected to the impurity region X.
- the other end of the capacitive element 18 is electrically connected to one of the source and drain of the feedback transistor 27 and one end of the capacitive element 17 .
- a gate 22e of the amplification transistor 22 is electrically connected to the impurity region X.
- One of the source and drain of the amplification transistor 22 is electrically connected to one of the source and drain of the address transistor 24 .
- the other of the source and drain of the amplification transistor 22 is electrically connected to the other of the source and drain of the feedback transistor 27 via the feedback line 53 .
- the feedback transistor 27 has a gate 27e.
- Gate 27e is electrically connected to a feedback control line (not shown).
- the feedback control line is electrically connected to the vertical scanning circuit 46, for example.
- the vertical scanning circuit 46 controls the voltage of the gate 27e.
- the capacitive element 19 is electrically connected to the impurity region X. However, the capacitive element 19 can be omitted.
- the impurity region X, the amplification transistor 22, the feedback transistor 27, the capacitive element 18 and the impurity region X are connected in this order. This connection allows a signal derived from the potential of the impurity region X to be negatively fed back to the impurity region X.
- FIG. 10 is a diagram showing a circuit configuration according to the fourth embodiment.
- FIG. 11 is a plan view showing the layout within a pixel according to the fourth embodiment. In FIG. 11, illustration of some elements such as wiring is omitted.
- the main difference between the pixel 10D shown in FIG. 10 and the pixel 10C shown in FIG. 8 is the gain switching circuit.
- the pixel 10D includes a gain switching circuit GSC.
- the gain switching circuit GSC has a gain switching transistor 29 and a capacitive element 20 .
- the gain switching transistor 29 is an FET, specifically an N-channel MOSFET.
- the capacitive element 20 is MIM.
- the impurity region X is electrically connected to the first terminal 20 a of the capacitive element 20 .
- One of the source and drain of the gain switching transistor 29 is electrically connected to the second terminal 20b of the capacitive element 20 .
- a control potential VF is applied from the control circuit to the other of the source and the drain of the gain switching transistor 29 .
- the control potential VF is a fixed potential.
- the level of the control potential VF which is a DC potential, may differ between one period and another period.
- the control circuit can fix the applied potential by applying the control potential VF.
- the gain switching transistor 29 has a gate 29e.
- the gate 29e is electrically connected to a switching control line (not shown).
- the switching control line is electrically connected to the vertical scanning circuit 46, for example.
- the vertical scanning circuit 46 controls the voltage of the gate 29e.
- the control potential VF is supplied to the second terminal 20b via the gain switching transistor 29 while the gain switching transistor 29 is on.
- the capacitive element 20 appears as a capacitor and is included in the charge storage capacitor.
- the control potential VF is not supplied to the second terminal 20b while the gain switching transistor 29 is off.
- the capacitive element 20 does not appear as a capacitor and is not included in the charge storage capacitor.
- the capacitive element 20 By making the capacitive element 20 invisible as a capacitor, the charge storage capacity becomes relatively small and the charge-voltage conversion gain becomes relatively high. That is, the charge-voltage conversion gain can be changed by controlling whether or not the second terminal 20b is brought into a floating state.
- FIG. 12A is a diagram showing a circuit configuration according to Embodiment 5.
- FIG. FIG. 13 is a plan view showing the layout within a pixel according to the fifth embodiment. In FIG. 13, illustration of some elements such as wiring is omitted.
- the main difference between pixel 10E shown in FIG. 12A and pixel 10D shown in FIG. 10 is the auto-gamma circuit.
- the pixel 10E includes an auto-gamma circuit AGC.
- the auto-gamma circuit AGC has an auto-gamma transistor 38 , a capacitive element 20 and a specific reset transistor 30 .
- the gate 30e of the particular reset transistor 30 is shown in FIG.
- One of the source and drain of the auto-gamma transistor 38 and the gate 38e of the auto-gamma transistor 38 are electrically connected to the impurity region X.
- the other of the source and drain of the auto-gamma transistor 38 is electrically connected to one of the source and drain of the specific reset transistor 30 .
- a capacitive element 20 is arranged between the source and drain of the specific reset transistor 30 .
- the first terminal 20 a of the capacitive element 20 is electrically connected to the other of the source and drain of the auto-gamma transistor 38 and one of the source and drain of the specific reset transistor 30 .
- a second terminal 20 b of the capacitive element 20 is electrically connected to the other of the source and drain of the specific reset transistor 30 .
- a control potential VF is applied to the second terminal 20b of the capacitive element 20 from the control circuit.
- the potential of the impurity region X is reset to the reset potential by the reset transistor 26 at the start of exposure of the imaging device.
- the potential of the first terminal 20 a of the capacitive element 20 is reset to the control potential VF by the specific reset transistor 30 .
- the potential of the impurity region X is higher than the potential below the gate of the auto-gamma transistor 38 .
- the potential of the first terminal 20a of the capacitive element 20 is higher than the potential of the impurity region X. As shown in FIG. Autogamma transistor 38 is off.
- the potential of the impurity region X rises during exposure.
- the impurity region X is electrically connected to the gate 38e of the auto-gamma transistor 38. As shown in FIG. Therefore, as the potential of the impurity region X rises, the potential under the gate of the auto-gamma transistor 38 also rises.
- the potential of the gate 38e of the auto-gamma transistor 38 rises during exposure, the voltage between the gate and source of the auto-gamma transistor 38 eventually exceeds the threshold voltage, and the auto-gamma transistor 38 is turned on. Thereby, the impurity region X and the first terminal 20a are electrically connected via the auto-gamma transistor 38. As shown in FIG.
- the potential under the gate of the auto-gamma transistor 38 is higher than the potential of the first terminal 20a and the potential of the impurity region X is at the gate of the auto-gamma transistor 38.
- a situation can arise where the potential is higher than the lower potential. In this situation, electrons are injected into the impurity region X from the first terminal 20 a through the auto-gamma transistor 38 . The injection of electrons causes the potential of the impurity region X to drop. Along with this, the potential under the gate of the auto-gamma transistor 38 also decreases. On the other hand, the potential of the first terminal 20a rises.
- the potential of the impurity region X and the potential of the first terminal 20a are balanced.
- the potential of the impurity region X and the potential of the first terminal 20a can rise while maintaining this balance.
- the voltage between the first terminal 20a and the second terminal 20b changes as signal charges are generated. That is, the capacitive element 20 functions as a part of the charge storage capacity for storing charges, so that the charge storage capacity is increased. Accordingly, the change in the potential of the charge storage capacitor becomes moderate.
- auto-gamma is realized in which gamma correction is automatically performed.
- one of the source and drain of the amplification transistor 22 and one of the source and drain of the address transistor 24 are electrically connected to the feedback line 53 .
- the other of the source and drain of the amplification transistor 22 may be electrically connected to the feedback line 53 following the third and fourth embodiments.
- the above connections of the fifth embodiment may be applied to the third and fourth embodiments.
- the auto-gamma transistor 38 can be called the first transistor. As long as there is no particular contradiction, the explanation can be made by replacing the "anti-burning transistor 28 which is the first transistor" with the "auto-gamma transistor 38 which is the first transistor".
- the first gate insulating film of the auto-gamma transistor 38, which is the first transistor is thicker than the second gate insulating film of the second transistor.
- FIG. 12B is a diagram showing a circuit configuration in a modified example of the fifth embodiment. 12B, the other of the source and drain of the specific reset transistor 30 is not electrically connected to the second terminal 20b of the capacitive element 20.
- a specific reset potential is applied from the control circuit to the other of the source and drain of the specific reset transistor 30 .
- the potential of the first terminal 20 a of the capacitive element 20 can be reset to a specific reset potential by the specific reset transistor 30 .
- FIG. 14 is a diagram showing a circuit configuration according to the sixth embodiment.
- FIG. 15 is a plan view showing a layout within a pixel in Embodiment 6.
- FIG. 15 illustration of some elements such as wiring is omitted.
- the main difference between pixel 10G shown in FIG. 14 and pixel 10C shown in FIG. 8 is the number of cells in one pixel.
- one pixel 10G includes a high-sensitivity cell 11A and a high-saturation cell 11B.
- the high-sensitivity cell 11A has the same configuration as the pixel 10C shown in FIG.
- the highly saturated cell 11B includes a second amplification transistor 122, a second reset transistor 126, a second address transistor 124, a second burn-in prevention transistor 128, a second photoelectric conversion section 112, and a capacitive element 117.
- the highly saturated cell 11B includes an impurity region Y.
- the impurity region Y serves as one of the source and drain of the second reset transistor 126 and one of the source and drain of the second anti-sticking transistor 128 .
- the impurity region Y is electrically connected to the gate 122e of the second amplification transistor 122, the gate 128e of the second sticking prevention transistor 128, and the second photoelectric conversion section 112. As shown in FIG.
- the second amplification transistor 122 outputs a signal voltage corresponding to the amount of signal charges generated by the second photoelectric conversion section 112 .
- One of the source and drain of the second amplification transistor 122 and one of the source and drain of the second address transistor 124 are electrically connected to the other of the source and drain of the second reset transistor 126 via the second feedback line 153. It is connected.
- the gate 124e of the second address transistor 124, the gate 126e of the second reset transistor 126, and the gate 128e of the second anti-sticking transistor 128 are shown.
- the second amplification transistor 122 may have the features described with respect to the amplification transistor 22 .
- Second reset transistor 126 may have the features described with respect to reset transistor 26 .
- Second address transistor 124 may have the features described with respect to address transistor 24 .
- the second anti-seize transistor 128 may have the features described with respect to the anti-seize transistor 28 .
- the second photoelectric conversion unit 112 can have the features described with respect to the photoelectric conversion unit 12 .
- Capacitive element 117 may have the features described with respect to capacitive element 17 .
- the gate insulating film of the second anti-image sticking transistor 128 is thicker than the gate insulating film of the second amplification transistor 122 .
- the thickness of the gate insulating film of the second sticking prevention transistor 128 may be the same as the thickness of the gate insulating film of the second amplification transistor 122 .
- the gate insulating film of the second sticking prevention transistor 128 may be thinner than the gate insulating film of the second amplification transistor 122 .
- the area of the photoelectric conversion unit 112 is smaller than the area of the photoelectric conversion unit 12 in plan view.
- FIG. 16 is a diagram showing a circuit configuration according to the seventh embodiment.
- FIG. 17 is a plan view showing a layout within a pixel according to Embodiment 7.
- FIG. 17 illustration of some elements such as wiring is omitted.
- the pixel 10H includes an amplification transistor 22, a reset transistor 26, an address transistor 24, a transfer transistor 31, a photoelectric conversion section 212, and a gain switching circuit GSC.
- the gain switching circuit GSC has a gain switching transistor 29 and a capacitive element 20 .
- the photoelectric conversion unit 212 is a photodiode. Specifically, the photoelectric conversion unit 212 is a silicon photodiode.
- the impurity region X is one of the source and drain of the transfer transistor 31 .
- the other of the source and drain of the transfer transistor 31 is electrically connected to the photoelectric conversion section 212 . Whether or not the impurity region X and the photoelectric conversion portion 212 are electrically connected is switched by turning on/off the transfer transistor 31 .
- a gate of the amplification transistor 22 is electrically connected to the impurity region X. As shown in FIG.
- the amplification transistor 22 outputs a signal voltage corresponding to the potential of the impurity region X.
- FIG. One of the source and drain of the amplification transistor 22 is electrically connected to one of the source and drain of the address transistor 24 .
- the impurity region X is electrically connected to the capacitive element 20 via the gain switching transistor 29 .
- the impurity region X also serves as one of the source and drain of the transfer transistor 31 , one of the source and drain of the gain switching transistor 29 , and one of the source and drain of the reset transistor 26 .
- the transfer transistor 31 has a gate 31e.
- Gate 31e is electrically connected to a transfer control line (not shown).
- the transfer control line is electrically connected to the vertical scanning circuit 46, for example.
- the vertical scanning circuit 46 controls the voltage of the gate 31e.
- the capacitive element 20 is electrically connected to the impurity region X through the gain switching transistor 29 while the gain switching transistor 29 is on.
- a capacitive element 20 is included in the charge storage capacitor.
- the capacitive element 20 is not electrically connected to the impurity region X while the gain switching transistor 29 is off. Capacitive element 20 is not included in the charge storage capacitor. In this manner, whether or not the capacitive element 20 is included in the charge storage capacitor is switched by turning on/off the gain switching transistor 29 . Thereby, the charge-voltage conversion gain can be changed.
- a first transistor corresponds to the gain switching transistor 29 .
- the features described above for the gain switching transistor 29 are applicable to the first transistor.
- the imaging device includes a conductive substrate 60, an impurity region X, a first transistor, a capacitive element 20, and an amplification transistor 22 that is a second transistor.
- Impurity region X is located in semiconductor substrate 60 .
- the impurity region X holds charges generated by photoelectric conversion.
- the first transistor includes a first source, a first drain, a first gate and a first gate insulating layer.
- One of the first source and the first drain includes an impurity region X.
- the first gate insulating layer is located between the first gate and the semiconductor substrate 60 .
- the capacitive element 20 is electrically connected to the other of the first source and the first drain.
- the second transistor includes a second gate and a second gate insulating layer.
- the second gate is electrically connected to impurity region X, and the second gate insulating film is located between the second gate and semiconductor substrate 60 .
- the first gate insulating film is thicker than the second gate insulating film. This configuration is suitable for realizing the imaging device 100A with high image quality.
- one of the first source and the first drain is the impurity region X. As shown in FIG.
- the second transistor is turned on (turned on) according to the change in the potential of the impurity region X.
- the imaging device includes a reset transistor 26 that is a third transistor that resets the potential of the impurity region X.
- the features of the "anti-burning transistor 28 that is the first transistor” described above can be applied to the "gain switching transistor 29 that is the first transistor".
- the width of the gate 29e of the gain switching transistor 29, which is the first transistor is smaller than the width of the gate 22e of the second transistor.
- the first gate insulating film is a gate oxide film.
- the first gate insulating film is made of silicon oxide. More specifically, the first gate insulating film is made of silicon dioxide.
- a fourth transistor corresponds to the transfer transistor 31 .
- the features described above for transfer transistor 31 are applicable to the fourth transistor.
- the imaging device includes the fourth transistor and the photoelectric conversion unit 212.
- the fourth transistor includes a fourth source, a fourth drain, a fourth gate and a fourth gate insulating layer.
- One of the fourth source and fourth drain includes an impurity region X.
- a fourth gate insulating layer is located between the fourth gate and the semiconductor substrate 60 .
- the photoelectric conversion unit 212 generates charges by photoelectric conversion. Whether or not the impurity region X and the photoelectric conversion unit 212 are electrically connected is switched by turning on/off the fourth transistor. Specifically, the impurity region X is one of the fourth source and the fourth drain.
- the fourth gate insulating film is a gate oxide film. Specifically, the fourth gate insulating film is made of silicon oxide. More specifically, the fourth gate insulating film is made of silicon dioxide.
- FIGS. 19 to 22 are diagrams showing examples of circuits using photodiodes. Specifically, the pixel in FIG. 18 is an auto-gamma pixel using a photodiode. The pixels in FIGS. 19 to 22 are gain-switching pixels using photodiodes.
- a pixel 10I in FIG. 18 includes an amplification transistor 22, a reset transistor 26, an address transistor 24, a photoelectric conversion section 212, and an auto-gamma circuit AGC. It has an auto-gamma transistor 38 , a capacitive element 20 and a specific reset transistor 30 .
- the pixel 10I uses a photoelectric conversion unit 212 that is a photodiode.
- the photoelectric conversion unit 212 generates charges by photoelectric conversion.
- the generated charge is accumulated in the impurity region X.
- the impurity region X serves as one of the source and drain of the reset transistor 26 and one of the source and drain of the auto-gamma transistor 38 .
- Signal charges are electrons.
- One of the source and drain of the auto-gamma transistor 38 is electrically connected to the photoelectric conversion section 212 .
- the other of the source and drain of the auto-gamma transistor 38 and the gate 38 e of the auto-gamma transistor 38 are electrically connected to one of the source and drain of the specific reset transistor 30 .
- a capacitive element 20 is arranged between the source and drain of the specific reset transistor 30 .
- the first terminal 20 a of the capacitive element 20 is electrically connected to the other of the source and drain of the auto-gamma transistor 38 , the gate 38 e of the auto-gamma transistor 38 , and one of the source and drain of the specific reset transistor 30 . properly connected.
- a second terminal 20 b of the capacitive element 20 is electrically connected to the other of the source and drain of the specific reset transistor 30 .
- a control potential VF is applied to the second terminal 20b of the capacitive element 20 from the control circuit.
- the potential of the impurity region X is reset to the reset potential by the reset transistor 26 at the start of exposure of the imaging device.
- the potential of the first terminal 20 a of the capacitive element 20 is reset to the control potential VF by the specific reset transistor 30 .
- the potential of the first terminal 20 a of the capacitive element 20 is higher than the potential below the gate of the auto-gamma transistor 38 .
- the potential of the impurity region X is higher than the potential of the first terminal 20 a of the capacitive element 20 .
- Autogamma transistor 38 is off.
- the gate-source voltage of the auto-gamma transistor 38 eventually exceeds the threshold voltage, and the auto-gamma transistor 38 is turned on. Thereby, the impurity region X and the first terminal 20a are electrically connected via the auto-gamma transistor 38. As shown in FIG.
- the potential under the gate of the auto-gamma transistor 38 is lower than the potential of the first terminal 20a and the potential of the impurity region X is at the gate of the auto-gamma transistor 38.
- a situation can occur where the potential is lower than the lower potential. In this situation, electrons flow from the impurity region X through the auto-gamma transistor 38 to the first terminal 20a. Due to this movement of electrons, the potential of the impurity region X rises. Along with this, the potential under the gate of the auto-gamma transistor 38 also rises. On the other hand, the potential of the first terminal 20a decreases.
- Such charge movement balances the potential of the impurity region X and the potential of the first terminal 20a.
- the potential of the impurity region X and the potential of the first terminal 20a can be lowered while maintaining this balance.
- the voltage between the first terminal 20a and the second terminal 20b changes as signal charges are generated. That is, the capacitive element 20 functions as a part of the charge storage capacity for storing charges, so that the charge storage capacity is increased. Accordingly, the change in the potential of the impurity region X becomes moderate.
- auto-gamma is realized in which gamma correction is automatically performed.
- the imaging device includes a semiconductor substrate 60, an impurity region X, an auto-gamma transistor 38 that is a first transistor, and an amplification transistor 22 that is a second transistor.
- Impurity region X is located in semiconductor substrate 60 .
- the impurity region X holds charges generated by photoelectric conversion.
- the first transistor includes a first source, a first drain, a first gate and a first gate insulating layer.
- One of the first source and the first drain includes an impurity region X.
- the first gate is electrically connected to the other of the first source and the first drain.
- a first gate insulating layer is located between the first gate and the semiconductor substrate 60 .
- the second transistor includes a second gate and a second gate insulating layer 22ox.
- the second gate is electrically connected to impurity region X.
- a second gate insulating layer is located between the second gate and the semiconductor substrate 60 .
- the first gate insulating film is thicker than the second gate insulating film. This configuration is suitable for realizing the imaging device 100A with high image quality.
- the impurity region X is one of the first source and the first drain.
- FIG. 19 is modified by adding 500 to the numerical value of each code in FIG. FIG. 19 specifically shows a photodiode 601 as a photoelectric conversion unit which is a silicon photodiode, a transfer transistor 602, a reset transistor 607, a gain switching transistor 604, a capacitive element C, an amplification transistor 609, and an address transistor 610. ing.
- the impurity region X also serves as one of the source and drain of the transfer transistor 602 , one of the source and drain of the reset transistor 607 , and one of the source and drain of the gain switching transistor 604 .
- the other of the source and drain of the transfer transistor 602 is electrically connected to the photodiode 601 .
- the other of the source and the drain of the gain switching transistor 604 is electrically connected to the capacitor C.
- Impurity region X is electrically connected to the gate of amplification transistor 609 .
- One of the source and drain of the amplification transistor 609 is electrically connected to one of the source and drain of the address transistor 610 .
- the gain switching transistor 604 can be called a first transistor.
- Amplifying transistor 609 can be referred to as a second transistor.
- Reset transistor 607 can be referred to as a third transistor.
- Transfer transistor 602 can be referred to as a fourth transistor.
- the first gate insulating film of the first transistor is thicker than the second gate insulating film of the second transistor.
- FIG. 20 is obtained by adding 600 to the numerical value of each code in FIG. Specifically, FIG. 20 shows a photodiode 701 as a photoelectric conversion unit which is a silicon photodiode, a transfer transistor 703, a reset transistor 706, a gain switching transistor 704, a capacitive element 705, an amplification transistor 708, and an address transistor 709. ing.
- a photodiode 701 as a photoelectric conversion unit which is a silicon photodiode
- a transfer transistor 703 a reset transistor 706, a gain switching transistor 704, a capacitive element 705, an amplification transistor 708, and an address transistor 709. ing.
- the impurity region X also serves as one of the source and drain of the transfer transistor 703 , one of the source and drain of the reset transistor 706 , and one of the source and drain of the gain switching transistor 704 .
- the other of the source and drain of the transfer transistor 703 is electrically connected to the photodiode 701 .
- the other of the source and drain of the gain switching transistor 704 is electrically connected to the capacitor 705 .
- Impurity region X is electrically connected to the gate of amplification transistor 708 .
- One of the source and drain of the amplification transistor 708 is electrically connected to one of the source and drain of the address transistor 709 .
- the gain switching transistor 704 can be called a first transistor.
- Amplification transistor 708 can be referred to as a second transistor.
- Reset transistor 706 can be referred to as a third transistor.
- Transfer transistor 703 can be referred to as a fourth transistor.
- the reset transistor 26 that is the third transistor should be read as “the reset transistor 706 that is the third transistor”
- the transfer transistor 31 that is the fourth transistor should be read as “the transfer transistor 703 that is the fourth transistor”.
- the first gate insulating film of the first transistor is thicker than the second gate insulating film of the second transistor.
- FIG. 21 is obtained by adding a symbol X to FIG. 1 of Patent Document 5 (Japanese Patent No. 4317115). Specifically, FIG. 21 shows a photodiode PD as a photoelectric conversion unit which is a silicon photodiode, a transfer transistor Tr1, a reset transistor Tr3, a gain switching transistor Tr2, a capacitive element Cs, an amplification transistor Tr4, and an address transistor Tr5. ing.
- a photodiode PD as a photoelectric conversion unit which is a silicon photodiode, a transfer transistor Tr1, a reset transistor Tr3, a gain switching transistor Tr2, a capacitive element Cs, an amplification transistor Tr4, and an address transistor Tr5. ing.
- the impurity region X also serves as one of the source and drain of the transfer transistor Tr1, one of the source and drain of the reset transistor Tr3, and one of the source and drain of the gain switching transistor Tr2.
- the other of the source and drain of the transfer transistor Tr1 is electrically connected to the photodiode PD.
- the other of the source and drain of the gain switching transistor Tr2 is electrically connected to the capacitive element Cs.
- the impurity region X is electrically connected to the gate of the amplification transistor Tr4.
- One of the source and drain of the amplification transistor Tr4 is electrically connected to one of the source and drain of the address transistor Tr5.
- the gain switching transistor Tr2 can be called a first transistor.
- the amplification transistor Tr4 can be called a second transistor.
- the reset transistor Tr3 can be called a third transistor.
- the transfer transistor Tr1 can be called a fourth transistor.
- the first gate insulating film of the first transistor is thicker than the second gate insulating film of the second transistor.
- FIG. 22 is modified by adding 700 to each symbol in FIG. 1 of US Pat.
- a photodiode 812 as a photoelectric conversion unit, which is specifically a silicon photodiode, a transfer transistor 810, a reset transistor 820, a gain switching transistor 850, a capacitive element C1, an amplification transistor 830, and an address transistor 840 are shown. It is
- the impurity region X also serves as one of the source and drain of the transfer transistor 810 , one of the source and drain of the reset transistor 820 , and one of the source and drain of the gain switching transistor 850 .
- the other of the source and drain of the transfer transistor 810 is electrically connected to the photodiode 812 .
- the other of the source and drain of the gain switching transistor 850 is electrically connected to the capacitive element C1.
- Impurity region X is electrically connected to the gate of amplification transistor 830 .
- One of the source and drain of the amplification transistor 830 is electrically connected to one of the source and drain of the address transistor 840 .
- the gain switching transistor 850 can be called a first transistor.
- Amplification transistor 830 can be referred to as a second transistor.
- Reset transistor 820 can be referred to as a third transistor.
- Transfer transistor 810 can be referred to as a fourth transistor.
- the reset transistor 26 that is the third transistor should be read as “the reset transistor 820 that is the third transistor”
- the transfer transistor 31 that is the fourth transistor should be read as “the transfer transistor 810 that is the fourth transistor”.
- the first gate insulating film of the first transistor is thicker than the second gate insulating film of the second transistor.
- the imaging apparatus has been described above based on the embodiment and modifications, the present disclosure is not limited to these embodiments and modifications. As long as it does not deviate from the gist of the present disclosure, various modifications that a person skilled in the art can think of are applied to the embodiments and modifications, and other forms constructed by combining some components in the embodiments and modifications , are included in the scope of this disclosure.
- Each of the amplification transistor, address transistor, reset transistor, and burn-in prevention transistor described above may be an N-channel MOSFET or a P-channel MOSFET. The same applies to other transistors. If each transistor is a P-channel MOSFET, the impurities of the first conductivity type are p-type impurities and the impurities of the second conductivity type are n-type impurities. It is not necessary that all of these transistors are either N-channel MOSFETs or P-channel MOSFETs. If each of the transistors in the pixel is an N-channel MOSFET and electrons are used as signal charges, the source and drain positions of each of these transistors should be interchanged.
- an imaging device capable of capturing images with high sensitivity while keeping the charge storage capacity (FD capacity) small.
- the imaging device of the present disclosure is useful for, for example, image sensors, digital cameras, and the like.
- the imaging device of the present disclosure can be used for medical cameras, robot cameras, security cameras, cameras mounted on vehicles, and the like.
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Abstract
不純物領域(X)は、半導体基板(60)内に位置する。不純物領域(X)は、光電変換により生成された電荷を保持する。第1トランジスタ(28)は、第1ソース、第1ドレイン、第1ゲート(28e)及び第1ゲート絶縁膜(28ox)を含む。第1ソース及び第1ドレインの一方は、不純物領域(X)を含む。第1ゲート(28e)は、不純物領域(X)と電気的に接続されている。第1ゲート絶縁膜(28ox)は、第1ゲート(28e)と半導体基板(60)との間に位置する。第2トランジスタ(22)は、第2ゲート(22e)及び第2ゲート絶縁膜(22ox)を含む。第2ゲート(22e)は、不純物領域(X)に電気的に接続されている。第2ゲート絶縁膜(22ox)は、第2ゲート(22e)と半導体基板(60)との間に位置する。第1ゲート絶縁膜(28ox)は、第2ゲート絶縁膜(22ox)よりも厚い。
Description
本開示は、撮像装置に関する。
デジタルカメラ等にCCD(Charge Coupled Device)イメージセンサ及びCMOS(Complementary Metal Oxide Semiconductor)イメージセンサが用いられている。一例に係るイメージセンサは、半導体基板に設けられたフォトダイオードを有する。
他方、例えば特許文献1及び2において、光電変換部を半導体基板の上方に配置した構造が提案されている。このような構造を有する撮像装置は、積層型の撮像装置と呼ばれることがある。積層型の撮像装置では、光電変換によって発生した電荷が、電荷蓄積容量に蓄積される。電荷蓄積容量に蓄積された電荷量に応じた信号が、半導体基板に設けられたCCD回路又はCMOS回路を介して読み出される。電荷蓄積容量は、FD(フローティングディフュージョン)容量とも称される。
本開示は、高画質の撮像装置を実現することに適した技術を提供する。
本開示の一態様に係る撮像装置は、
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記不純物領域に電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備える。
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記不純物領域に電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備える。
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
包括的又は具体的な態様は、素子、デバイス、モジュール、システム又は方法で実現されてもよい。また、包括的又は具体的な態様は、素子、デバイス、モジュール、システム及び方法の任意の組み合わせによって実現されてもよい。
開示された実施の形態の追加的な効果及び利点は、明細書及び図面から明らかになる。効果及び/又は利点は、明細書及び図面に開示の様々な実施の形態又は特徴によって個々に提供され、これらの1つ以上を得るために全てを必要とはしない。
本開示に係る技術は、高画質の撮像装置を実現することに適している。
(本開示に係る一態様の概要)
本開示の第1態様に係る撮像装置は、
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記不純物領域に電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備える。
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
本開示の第1態様に係る撮像装置は、
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記不純物領域に電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備える。
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
第1態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第2態様において、例えば、第1態様に係る撮像装置は、
前記半導体基板の上方に位置し、光電変換により前記電荷を生成する光電変換部をさらに備えていてもよい。
前記半導体基板の上方に位置し、光電変換により前記電荷を生成する光電変換部をさらに備えていてもよい。
第2態様の構成は、撮像装置の構成の具体例である。
本開示の第3態様において、例えば、第1態様又は第2態様に係る撮像装置は、
第3ソース、第3ドレイン、第3ゲート及び第3ゲート絶縁膜を含み、前記第3ソース及び前記第3ドレインの一方は前記不純物領域を含み、前記第3ゲート絶縁膜は前記第3ゲートと前記半導体基板との間に位置する、第3トランジスタをさらに備えていてもよい。
第3ソース、第3ドレイン、第3ゲート及び第3ゲート絶縁膜を含み、前記第3ソース及び前記第3ドレインの一方は前記不純物領域を含み、前記第3ゲート絶縁膜は前記第3ゲートと前記半導体基板との間に位置する、第3トランジスタをさらに備えていてもよい。
第3態様の構成は、撮像装置の構成の具体例である。
本開示の第4態様において、例えば、第3態様に係る撮像装置では、
前記第3ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚くてもよい。
前記第3ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚くてもよい。
第4態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第5態様において、例えば、第1から第4態様のいずれか1つに係る撮像装置では、
前記第1ゲートの幅は、前記第2ゲートの幅より小さくてもよい。
前記第1ゲートの幅は、前記第2ゲートの幅より小さくてもよい。
第5態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第6態様において、例えば、第1から第5態様のいずれか1つに係る撮像装置では、
平面視において、前記第1ゲートの面積は、前記第2ゲートの面積より小さくてもよい。
平面視において、前記第1ゲートの面積は、前記第2ゲートの面積より小さくてもよい。
第6態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第7態様において、例えば、第1から第6態様のいずれか1つに係る撮像装置では、
前記第1ゲートの幅に対する前記第1ゲートの長さの比率は、前記第2ゲートの幅に対する前記第2ゲートの長さの比率よりも大きくてもよい。
前記第1ゲートの幅に対する前記第1ゲートの長さの比率は、前記第2ゲートの幅に対する前記第2ゲートの長さの比率よりも大きくてもよい。
第7態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第8態様において、例えば、第1から第7態様のいずれか1つに係る撮像装置は、
絶縁層をさらに備えていてもよく、
前記絶縁層は、前記第1ゲート絶縁膜を含む第1部分と、前記第2ゲート絶縁膜を含む第2部分と、を含んでいてもよく、
前記第1部分は、前記第2部分よりも厚くてもよく、
平面視において前記第1ゲート及び前記第2ゲートを繋ぐ最短の線分を特定線分と定義し、
前記特定線分の中点を特定点と定義したとき、
平面視において、前記特定点は、前記第1部分上に存在してもよい。
絶縁層をさらに備えていてもよく、
前記絶縁層は、前記第1ゲート絶縁膜を含む第1部分と、前記第2ゲート絶縁膜を含む第2部分と、を含んでいてもよく、
前記第1部分は、前記第2部分よりも厚くてもよく、
平面視において前記第1ゲート及び前記第2ゲートを繋ぐ最短の線分を特定線分と定義し、
前記特定線分の中点を特定点と定義したとき、
平面視において、前記特定点は、前記第1部分上に存在してもよい。
第8態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第9態様において、例えば、第1から第8態様のいずれか1つに係る撮像装置は、
絶縁層と、前記第1ゲートに電気的に接続された配線と、をさらに備えていてもよく、
前記絶縁層は、前記第1ゲート絶縁膜を含む第1部分と、前記第2ゲート絶縁膜を含む第2部分と、を含んでいてもよく、
前記第1部分は、前記第2部分よりも厚くてもよく、
前記半導体基板の厚さ方向に沿って前記半導体基板、前記第1部分及び前記配線がこの順に並んだ領域を特定領域と定義したとき、
平面視において、前記特定領域が、前記第1ゲートの内部から外部にかけて伸びていてもよい。
絶縁層と、前記第1ゲートに電気的に接続された配線と、をさらに備えていてもよく、
前記絶縁層は、前記第1ゲート絶縁膜を含む第1部分と、前記第2ゲート絶縁膜を含む第2部分と、を含んでいてもよく、
前記第1部分は、前記第2部分よりも厚くてもよく、
前記半導体基板の厚さ方向に沿って前記半導体基板、前記第1部分及び前記配線がこの順に並んだ領域を特定領域と定義したとき、
平面視において、前記特定領域が、前記第1ゲートの内部から外部にかけて伸びていてもよい。
第9態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第10態様において、例えば、第1から第9態様のいずれか1つに係る撮像装置では、
前記第2トランジスタは、増幅トランジスタであってもよい。
前記第2トランジスタは、増幅トランジスタであってもよい。
第10態様の構成は、撮像装置の構成の具体例である。
本開示の第11態様において、例えば、第3態様に係る撮像装置では、
前記第1ゲート絶縁膜は、前記第3ゲート絶縁膜よりも厚くてもよい。
前記第1ゲート絶縁膜は、前記第3ゲート絶縁膜よりも厚くてもよい。
本開示の第12態様において、例えば、第3態様に係る撮像装置では、
前記第2ゲート絶縁膜の厚さは、前記第3ゲート絶縁膜の厚さと等しくてもよい。
前記第2ゲート絶縁膜の厚さは、前記第3ゲート絶縁膜の厚さと等しくてもよい。
本開示の第13態様において、例えば、第2態様に係る撮像装置では、
前記光電変換部は、前記不純物領域と常に電気的に接続されていてもよい。
前記光電変換部は、前記不純物領域と常に電気的に接続されていてもよい。
本開示の第14態様において、例えば、第2態様に係る撮像装置では、
前記光電変換部と前記不純物領域との間には、スイッチ素子が設けられていなくてもよい。
前記光電変換部と前記不純物領域との間には、スイッチ素子が設けられていなくてもよい。
本開示の第15態様に係る撮像装置は、
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
前記第1ソース及び第1ドレインの他方に電気的に接続された容量素子と、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備え、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
前記第1ソース及び第1ドレインの他方に電気的に接続された容量素子と、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備え、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
第15態様に係る技術は、高画質の撮像装置を実現することに適している。
本開示の第16態様において、例えば、第15態様に係る撮像装置では、
前記第2トランジスタは、前記不純物領域の電位の変化に応じてオンとなって(ターンオン)もよい。
前記第2トランジスタは、前記不純物領域の電位の変化に応じてオンとなって(ターンオン)もよい。
第16態様の構成は、撮像装置の構成の具体例である。なお、第16態様は、不純物領域の電位の変化に応じて制御信号が第2トランジスタのゲートに供給されることによって第2トランジスタがオンとなる態様を包含する。また、第16態様は、不純物領域の電位の変化に応じて第2トランジスタが制御信号の供給なしで自動的にオンとなる態様を包含する。
本開示の第17態様において、例えば、第15態様又は第16態様に係る撮像装置は、
前記不純物領域の電位をリセットする第3トランジスタをさらに備えていてもよい。
前記不純物領域の電位をリセットする第3トランジスタをさらに備えていてもよい。
第17態様の構成は、撮像装置の構成の具体例である。
本開示の第18態様において、例えば、第15から第17態様のいずれか1つに係る撮像装置は、
第4ソース、第4ドレイン、第4ゲート及び第4ゲート絶縁膜を含み、前記第4ソース及び前記第4ドレインの一方は前記不純物領域を含み、前記第4ゲート絶縁膜は前記第4ゲートと前記半導体基板との間に位置する、第4トランジスタと、
光電変換により前記電荷を生成する光電変換部と、をさらに備えていてもよく、
前記第4トランジスタのオンオフにより、前記不純物領域と前記光電変換部とが電気的に接続されるか否かが切り替わってもよい。
第4ソース、第4ドレイン、第4ゲート及び第4ゲート絶縁膜を含み、前記第4ソース及び前記第4ドレインの一方は前記不純物領域を含み、前記第4ゲート絶縁膜は前記第4ゲートと前記半導体基板との間に位置する、第4トランジスタと、
光電変換により前記電荷を生成する光電変換部と、をさらに備えていてもよく、
前記第4トランジスタのオンオフにより、前記不純物領域と前記光電変換部とが電気的に接続されるか否かが切り替わってもよい。
第18態様の構成は、撮像装置の構成の具体例である。
本開示の第19態様に係る撮像装置は、
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記第1ソース及び前記第1ドレインの他方と電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備え、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記第1ソース及び前記第1ドレインの他方と電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備え、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い。
第19態様に係る技術は、高画質の撮像装置を実現することに適している。
特に矛盾のない限り、第1態様から第19態様の技術は、任意に組み合わせられうる。
以下、図面を参照しながら、本開示の実施の形態を詳細に説明する。以下で説明する実施の形態は、いずれも包括的又は具体的な例を示す。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態、ステップ、ステップの順序等は、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。各図において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、重複する説明を省略又は簡略化することがある。
図面に示す各種の要素は、本開示の理解のために模式的に示したにすぎず、寸法比及び外観等は実物と異なりうる。
実施の形態において、撮像装置の受光側を「上方」とし、受光側と反対側を「下方」とする。各部材の「上面」、「下面」についても同様に、撮像装置の受光側に対向する面を「上面」とし、受光側と反対側に対向する面を「下面」とする。なお、「上方」、「下方」、「上面」及び「下面」等の用語は、あくまでも部材間の相互の配置を指定するために用いており、撮像装置の使用時における姿勢を限定する意図ではない。
実施の形態において「リーク電流」という用語を用いることがある。リーク電流は、暗電流とも称されうる。
実施の形態において、「平面視」とは、半導体基板の厚さ方向から見たときのことを言う。
実施の形態において、「n型不純物領域」は、n型の不純物を含む領域である。「p型不純物領域」は、p型の不純物を含む領域である。
実施の形態において、トランジスタの極性及び不純物領域の導電型は、一例である。矛盾のない限り、トランジスタの極性及び不純物領域の導電型を反転させてもよい。
実施の形態において、特に矛盾のない限り、「接続」を「電気的に接続」に読み替え可能である。実施の形態において、特に矛盾のない限り、「ゲート」を「ゲート電極」に読み替え可能である。
(実施の形態1)
図1は、実施の形態1に係る撮像装置100Aの構成図である。撮像装置100Aは、半導体基板60に設けられた複数の画素10A及び周辺回路40を有する。撮像装置100Aは、光電変換部12を含む。光電変換部12は、半導体基板60の上方に位置し、光電変換により電荷を生成する。つまり、本開示に係る撮像装置の一例として、積層型の撮像装置100Aについて説明する。具体的には、各画素10Aは、光電変換部12を含む。
図1は、実施の形態1に係る撮像装置100Aの構成図である。撮像装置100Aは、半導体基板60に設けられた複数の画素10A及び周辺回路40を有する。撮像装置100Aは、光電変換部12を含む。光電変換部12は、半導体基板60の上方に位置し、光電変換により電荷を生成する。つまり、本開示に係る撮像装置の一例として、積層型の撮像装置100Aについて説明する。具体的には、各画素10Aは、光電変換部12を含む。
図1に示す例では、画素10Aが、m行n列のマトリクス状に配置されている。ここで、m及びnは、2以上の整数である。画素10Aは、半導体基板60に例えば2次元に配列されることにより、撮像領域R1を構成する。上述したように、各画素10Aは、半導体基板60の上方に配置された光電変換部12を含んでいる。撮像領域R1は、半導体基板60のうち、光電変換部12によって覆われている領域として規定される。なお、図1では、各画素10Aの光電変換部12は、説明を容易にする観点から、空間的に互いに分離されて示されている。ただし、複数の画素10Aの光電変換部12は、互いに間隔をあけずに半導体基板60上に配置されうる。
画素10Aの数及び配置は、図示する例に限定されない。この例では、各画素10Aの中心が正方格子の格子点上に位置しているが、画素10Aの配置はそのようになっていなくともよい。例えば、各中心が、三角格子、六角格子等の格子点上に位置するように複数の画素10Aを配置してもよい。画素10Aを1次元に配列すれば、撮像装置100Aをラインセンサとして利用しうる。撮像装置100Aに含まれる画素10Aの数は、複数であってもよく、1つであってもよい。
図1に例示する構成では、周辺回路40は、垂直走査回路46及び水平信号読み出し回路48を含んでいる。垂直走査回路46は、複数の画素10Aの各行に対応して設けられたアドレス信号線34との接続を有する。水平信号読み出し回路48は、複数の画素10Aの各列に対応して設けられた垂直信号線35との接続を有する。図1において模式的に示すように、これらの回路は、撮像領域R1の外側の周辺領域R2に配置されている。垂直走査回路46は、行走査回路とも称されうる。水平信号読み出し回路48は、列走査回路とも称されうる。
周辺回路40が、信号処理回路、出力回路、制御回路、電源等をさらに含んでいてもよい。電源は、例えば、各画素10Aに所定の電圧を供給する。画素10Aが半導体基板60に設けられ、周辺回路40の一部が半導体基板60とは異なる他の基板上に配置されていてもよい。
図2は、実施の形態1に係る撮像装置100Aの回路構成を示す図である。図2では、図面が複雑となることを避けるために、図1に示す複数の画素10Aのうち、2行2列に配列された4つの画素10Aを示している。
各画素10Aの光電変換部12は、光の入射を受けて正及び負の電荷を発生させる。正及び負の電荷は、典型的には正孔-電子対である。各画素10Aの光電変換部12は、蓄積制御線39との接続を有しており、撮像装置100Aの動作時、蓄積制御線39には所定の電圧が印加される。所定の電圧を蓄積制御線39に印加することにより、光電変換によって生成された正及び負の電荷のうち、一方の電荷を選択的に電荷蓄積容量に蓄積することができる。以下では、光電変換によって生成された正及び負の電荷のうち、正の電荷を信号電荷として利用する場合を例示する。
ここで、電荷蓄積容量について説明する。電荷蓄積容量は、光電変換により生成された信号電荷を保持する容量全体を指す。ここで、信号電荷を保持する容量全体は、信号電荷を保持する機能を現に発揮している構造を指す。電荷蓄積容量は、FD(フローティングディフュージョン)容量とも称されうる。
本実施の形態では、電荷蓄積容量は、半導体基板60に設けられた不純物領域Xと、不純物領域Xに電気的に接続された要素と、を含む。具体的には、本実施の形態では、電荷蓄積容量は、光電変換部12の画素電極12a、増幅トランジスタ22のゲート22e、焼付き防止用トランジスタ28のゲート28e、不純物領域Xを含む。また、電荷蓄積容量は、画素電極12a、ゲート22e、ゲート28e及び不純物領域Xを電気的に接続する配線構造80を含む。本実施の形態では、不純物領域Xは、焼付き防止用トランジスタ28のソース及びドレインの一方であり、かつ、リセットトランジスタ26のソース及びドレインの一方である。
各画素10Aは、光電変換部12に接続された信号検出回路14を含む。図2に例示する構成において、信号検出回路14は、増幅トランジスタ22、リセットトランジスタ26、アドレストランジスタ24及び焼付き防止用トランジスタ28を含む。増幅トランジスタ22は、読み出しトランジスタとも、ソースフォロアトランジスタとも称される。アドレストランジスタ24は、行選択トランジスタとも称される。
後に図面を参照して詳しく説明するように、信号検出回路14の増幅トランジスタ22、リセットトランジスタ26、焼付き防止用トランジスタ28及びアドレストランジスタ24は、典型的には、電界効果トランジスタ(FET: Field Effect Transistor)である。これらの電界効果トランジスタは、光電変換部12を支持する半導体基板60に設けられうる。
以下では、特に断りの無い限り、トランジスタとしてNチャネルMOS(Metal Oxide Semiconductor)FETを用いる例を説明する。なお、FETの2つの拡散層のうちどちらがソース及びドレインに該当するかは、FETの極性及びその時点での電位の高低によって決定される。そのため、どちらがソース及びドレインであるかはFETの作動状態によって変動しうる。
図2において模式的に示すように、増幅トランジスタ22のゲートは、光電変換部12に電気的に接続されている。増幅トランジスタ22のドレインは、撮像装置100Aの動作時に各画素10Aに所定の電源電圧VDDを供給する電源配線32に電気的に接続されている。電源電圧VDDは、例えば3.3V程度である。電源配線32は、ソースフォロア電源とも呼ばれる。増幅トランジスタ22は、光電変換部12によって生成された信号電荷の量に応じた信号電圧を出力する。増幅トランジスタ22のソースは、アドレストランジスタ24のドレインに電気的に接続されている。
仮に、焼付き防止用トランジスタ28が存在しないとする。その場合、光電変換部12に過大光が入射すると、電荷蓄積容量に電荷が過剰に蓄積され、電荷蓄積容量の電位がVDDを超える可能性がある。しかし、本実施の形態では、焼付き防止用トランジスタ28が存在する。焼付き防止用トランジスタ28の閾値電圧は、例えば、電荷蓄積容量の電位がVDDと等しくなった場合にオンとなるように設定される。このようにしておくことにより、過剰な電荷を電荷蓄積容量から電源線41に逃がすことができる。その結果、焼付き等の故障を防止できる。この文脈において、閾値電圧とは、トランジスタにドレイン電流が流れ始めるときのトランジスタのゲート・ソース間電圧を指す。
アドレストランジスタ24のソースには、垂直信号線35が電気的に接続されている。図示するように、垂直信号線35は、複数の画素10Aの列ごとに設けられており、垂直信号線35の各々には、負荷回路42及びカラム信号処理回路44が接続されている。負荷回路42は、増幅トランジスタ22とともにソースフォロア回路を構成する。カラム信号処理回路44は、行信号蓄積回路とも称される。
アドレストランジスタ24のゲートには、アドレス信号線34が電気的に接続されている。アドレス信号線34は、複数の画素10Aの行ごとに設けられている。アドレス信号線34は、垂直走査回路46に接続されており、垂直走査回路46は、アドレストランジスタ24のオン及びオフを制御する行選択信号をアドレス信号線34に印加する。これにより、読み出し対象の行が垂直方向に走査され、読み出し対象の行が選択される。図示の例では、垂直方向は列方向である。垂直走査回路46は、アドレス信号線34を介してアドレストランジスタ24のオン及びオフを制御することにより、選択した画素10Aの増幅トランジスタ22の出力を、対応する垂直信号線35に読み出すことができる。アドレストランジスタ24の配置は、図2に示す例に限定されず、増幅トランジスタ22のドレインと電源配線32との間であってもよい。
画素10Aからの信号電圧は、アドレストランジスタ24を介して垂直信号線35に出力される。その後、信号電圧は、垂直信号線35に対応して複数の画素10Aの列ごとに設けられた複数のカラム信号処理回路44のうち、対応するカラム信号処理回路44に入力される。カラム信号処理回路44及び負荷回路42は、上述の周辺回路40の一部でありうる。
カラム信号処理回路44は、雑音抑圧信号処理及びアナログ-デジタル変換(AD変換)等を行う。雑音抑圧信号処理は、例えば、相関2重サンプリングである。カラム信号処理回路44は、水平信号読み出し回路48に接続されている。水平信号読み出し回路48は、複数のカラム信号処理回路44から水平共通信号線49に信号を順次読み出す。
図2に例示する構成において、信号検出回路14は、リセットトランジスタ26を含む。リセットトランジスタ26のドレインは、不純物領域Xである。図示する例では、不純物領域Xは、焼付き防止用トランジスタ28及びリセットトランジスタ26によって共有されている。リセットトランジスタ26のゲートには、垂直走査回路46との接続を有するリセット信号線36が電気的に接続されている。リセット信号線36は、アドレス信号線34と同様に複数の画素10Aの行ごとに設けられている。
垂直走査回路46は、アドレス信号線34に行選択信号を印加することにより、リセットの対象となる画素10Aを行単位で選択することができる。また、垂直走査回路46は、リセットトランジスタ26のオン及びオフを制御するリセット信号を、リセット信号線36を介してリセットトランジスタ26のゲートに印加することにより、選択された行のリセットトランジスタ26をオンとすることができる。リセットトランジスタ26がオンとされることにより、電荷蓄積容量の電位がリセットされる。
この例では、リセットトランジスタ26のソースが、複数の画素10Aの列ごとに設けられたフィードバック線53のうちの1つに電気的に接続されている。すなわち、この例では、光電変換部12の電荷を初期化するリセット電圧として、フィードバック線53の電圧が電荷蓄積容量に供給される。ここでは、上述のフィードバック線53は、複数の画素10Aの列ごとに設けられた反転増幅器50のうちの対応する1つにおける出力端子に電気的に接続されている。反転増幅器50は、上述の周辺回路40の一部でありうる。
複数の画素10Aの列のうちの1つに注目する。図示するように、反転増幅器50の反転入力端子は、その列の垂直信号線35に電気的に接続されている。また、反転増幅器50の出力端子と、その列に属する1以上の画素10Aとが、フィードバック線53を介して電気的に接続されている。撮像装置100Aの動作時、反転増幅器50の非反転入力端子には、所定の電圧Vrefが供給される。電圧Vrefは、例えば1V又は1V近傍の正電圧である。その列に属する1以上の画素10Aのうちの1つを選択し、アドレストランジスタ24及びリセットトランジスタ26をオンとすることにより、その画素10Aの出力を負帰還させる帰還経路を構成することができる。帰還経路により、垂直信号線35の電圧が、反転増幅器50の非反転入力端子への入力電圧Vrefに収束する。換言すれば、帰還経路により、電荷蓄積容量の電圧が、垂直信号線35の電圧がVrefとなるような電圧にリセットされる。電圧Vrefとしては、電源電圧及び接地電圧の範囲内の任意の大きさの電圧を用いうる。電源電圧は、例えば3.3Vである。接地電圧は、0Vである。反転増幅器50をフィードバックアンプと呼んでもよい。このように、撮像装置100Aは、反転増幅器50を帰還経路の一部に含むフィードバック回路16を有する。
よく知られているように、トランジスタのオン又はオフに伴い、kTCノイズと呼ばれる熱ノイズが発生する。リセットトランジスタのオン又はオフに伴って発生するノイズは、リセットノイズと呼ばれる。電荷蓄積容量の電位のリセット後、リセットトランジスタをオフとすることによって発生したリセットノイズは、信号電荷の蓄積前の電荷蓄積容量に残留してしまう。しかし、リセットトランジスタのオフに伴って発生するリセットノイズは、フィードバックを利用することによって低減することが可能である。フィードバックを利用したリセットノイズの抑制の詳細は、国際公開第2012/147302号において説明されている。参考のために、国際公開第2012/147302号の開示内容の全てを本明細書に援用する。
図2に例示する構成では、帰還経路により、熱ノイズの交流成分がリセットトランジスタ26のソースにフィードバックされる。図2に例示する構成では、リセットトランジスタ26のオフの直前まで帰還経路が構成されるので、リセットトランジスタ26のオフに伴って発生するリセットノイズを低減することが可能である。
図3Aは、実施の形態1における画素10A内のレイアウトを示す平面図である。図3Bは、絶縁層70の相対的に厚い部分と相対的に薄い部分とを示す平面図である。図4は、実施の形態1における画素内のデバイス構造を概略的に示す断面図である。具体的には、図4は、図3A中のIV-IV線に沿って画素10Aを切断し、矢印方向に展開した場合のデバイス構造の概略断面図である。図3Aは、図2に示す画素10Aを、平面視したときの、半導体基板60に設けられた各素子の配置を模式的に示している。ここで、これらの素子は、増幅トランジスタ22、アドレストランジスタ24、焼付き防止用トランジスタ28及びリセットトランジスタ26等である。図3Aの例では、増幅トランジスタ22及びアドレストランジスタ24は、紙面における上下方向に沿って直線状に配置されている。
半導体基板60中に、n型不純物領域67n、68an、68bn、68cn、68dn及び68enが設けられている。n型不純物領域67nは、不純物領域Xである。
図3A及び図4に示すように、本実施の形態に係る撮像装置100Aにおける画素10Aは、リセットトランジスタ26を備える。リセットトランジスタ26は、n型不純物領域67nをソース及びドレインの一方として含み、n型不純物領域68anをソース及びドレインの他方として含む。n型不純物領域67nは、光電変換部12によって変換された光電荷を蓄積する。
さらに、画素10Aは、増幅トランジスタ22及びアドレストランジスタ24を備える。増幅トランジスタ22は、n型不純物領域68bnをソース及びドレインの一方として含み、n型不純物領域68cnをソース及びドレインの他方として含む。アドレストランジスタ24は、n型不純物領域68cnをソース及びドレインの一方として含み、n型不純物領域68dnをソース及びドレインの他方として含む。
本実施の形態では、n型不純物領域67nのn型不純物の濃度は、n型不純物領域68an、68bn、68cn及び68dnのn型不純物の濃度よりも小さい。例えば、n型不純物領域67nのn型不純物の濃度は、n型不純物領域68an、68bn、68cn及び68dnのn型不純物の濃度の1/10よりも小さい。これにより、n型不純物領域67nと半導体基板60との接合部における接合濃度が小さくなるため、接合部における電界強度を緩和することができる。そのため、電荷蓄積領域であるn型不純物領域67nからのリーク電流、又は、n型不純物領域67nへのリーク電流が低減される。
さらに、画素10Aは、焼付き防止用トランジスタ28を備える。焼付き防止用トランジスタ28は、ゲート28e、ソース及びドレインを含んでいる。n型不純物領域67nは、焼付き防止用トランジスタ28のソース及びドレインの一方として機能する。n型不純物領域68enは、焼付き防止用トランジスタ28のソース及びドレインの他方として機能する。n型不純物領域67nは、リセットトランジスタ26のソース及びドレインの一方としても機能する。このように、上記2つのトランジスタにおいて、n型不純物領域67nは共有されている。
n型不純物領域67nのn型不純物の濃度は、n型不純物領域68enのn型不純物濃度よりも小さくてもよい。具体的には、n型不純物領域67nのn型不純物の濃度は、画素10A内の他のn型不純物領域68anから68enのn型不純物の濃度よりも小さくてもよい。このことにより、n型不純物領域67nと半導体基板60との接合濃度が小さくなるため、リーク電流を低減することができる。
また、本実施の形態に係る撮像装置100Aでは、半導体基板60はp型の不純物を含む。n型不純物領域67nに含まれるn型不純物及び半導体基板60に含まれるp型不純物の濃度は、1×1016atoms/cm3以上5×1016atoms/cm3以下であってもよい。これにより、n型不純物領域67nと半導体基板60との接合濃度が小さくなり、接合部における電界強度の上昇を抑制することができる。そのため、接合部におけるリーク電流を低減することができる。
図4に模式的に示すように、画素10Aは、概略的には、半導体基板60と、光電変換部12と、配線構造80とを含む。光電変換部12は、半導体基板60の上方に配置されている。光電変換部12と半導体基板60との間に層間絶縁層90が形成されている。配線構造80は、層間絶縁層90内に配置されている。配線構造80は、半導体基板60に設けられた増幅トランジスタ22と光電変換部12とを電気的に接続している。
図示の例では、層間絶縁層90は、積層構造を有する。この積層構造は、絶縁層90a、90b、90c及び90dを含む。配線構造80は、配線層80a、80b、80c及び80d(以下、配線層80aから配線層80d)を含む。配線構造80は、配線層80aから配線層80d間に配置されたプラグpa1、pa2、pa3、pb、pc及びpdを有する。配線層80aは、コンタクトプラグcp1、cp2、cp3、cp4、cp5、cp6、cp7及びcp8(以下、コンタクトプラグcp1からコンタクトプラグcp8)を含む。なお、層間絶縁層90中の絶縁層の数及び配線構造80中の配線層の数は、この例に限定されず、任意に設定可能である。
光電変換部12は、層間絶縁層90上に配置されている。光電変換部12は、画素電極12a、透明電極12c及び光電変換層12bを含む。画素電極12aは、層間絶縁層90上に設けられている。透明電極12cは、画素電極12aに対向している。光電変換層12bは、画素電極12a及び透明電極12cの間に配置されている。
光電変換層12bは、透明電極12cを介して入射した光を受けて、光電変換により正及び負の電荷を生成する。光電変換層12bは、典型的には、複数の画素10Aにわたって設けられている。光電変換層12bは、有機材料又は無機材料でできている。無機材料は、例えば、アモルファスシリコンである。光電変換層12bは、有機材料でできた層と無機材料でできた層とを含んでいてもよい。
透明電極12cは、光電変換層12bの受光面側に配置されている。透明電極12cは、透明な導電性材料でできている。導電性材料は、例えば、ITO(Indium Tin Oxide)である。透明電極12cは、典型的には、光電変換層12bと同様に、複数の画素10Aにわたって設けられている。図4において図示が省略されているが、透明電極12cは、上述の蓄積制御線39との接続を有する。撮像装置100Aの動作時、蓄積制御線39の電位を制御して透明電極12cの電位と画素電極12aの電位とを異ならせることにより、光電変換で生成された信号電荷を画素電極12aによって収集することができる。例えば、透明電極12cの電位が画素電極12aの電位よりも高くなるように、蓄積制御線39の電位を制御する。具体的には、例えば10V程度の正電圧を蓄積制御線39に印加する。このことにより、光電変換層12bで発生した正孔-電子対のうち、正孔を画素電極12aによって収集することができる。画素電極12aで収集された信号電荷は、配線構造80を介してn型不純物領域67nに蓄積される。
画素電極12aは、隣接する他の画素10Aの画素電極12aから空間的に分離されている。これにより、画素電極12aは、他の画素10Aの画素電極12aから電気的に分離されている。画素電極12aは、金属、金属窒化物、ポリシリコン等でできた電極である。金属は、例えば、アルミニウム、銅等である。ポリシリコンは、例えば、不純物がドープされることにより導電性が付与されたものである。
半導体基板60は、支持基板61と、1以上の半導体層とを含む。1以上の半導体層は、支持基板61上に設けられている。ここでは、支持基板61として、p型シリコン(Si)基板を例示する。この例では、半導体基板60は、n型半導体層62n、p型半導体層61p、p型半導体層63p及びp型半導体層65pを有する。p型半導体層61pは、支持基板61上に配置されている。n型半導体層62nは、p型半導体層61p上に配置されている。p型半導体層63pは、n型半導体層62n上に配置されている。p型半導体層65pは、p型半導体層63p上に配置されている。
p型半導体層63pは、支持基板61の全面にわたって設けられている。p型半導体層65p内には、p型不純物領域66pと、n型不純物領域67nと、n型不純物領域68anから68enと、素子分離領域69とが設けられている。p型不純物領域66pにおける不純物濃度は、p型半導体層65pにおける不純物濃度よりも低い。n型不純物領域67nは、p型不純物領域66p中に形成されている。
p型半導体層61p、n型半導体層62n、p型半導体層63p及びp型半導体層65pの各々は、典型的には、エピタキシャル成長で形成した半導体層への不純物のイオン注入によって形成される。p型半導体層65pにおける不純物濃度は、p型半導体層63pにおける不純物濃度と同程度である。この不純物濃度は、p型半導体層61pの不純物濃度よりも高い。p型半導体層61p及びp型半導体層63pの間に配置されたn型半導体層62nは、信号電荷を蓄積するn型不純物領域67nへの、支持基板61又は周辺回路40からの少数キャリアの流入を抑制する。撮像装置100Aの動作時、n型半導体層62nの電位は、図1示す撮像領域R1の外側に設けられるウェルコンタクトを介して制御される。ウェルコンタクトの図示は省略している。
また、この例では、半導体基板60は、p型領域64を有する。p型領域64は、p型半導体層61p及びn型半導体層62nを貫通するようにしてp型半導体層63p及び支持基板61の間に設けられている。p型領域64は、p型半導体層63p及びp型半導体層65pと比較して高い不純物濃度を有する。p型領域64は、p型半導体層63pと支持基板61とを電気的に接続する。撮像装置100Aの動作時、p型半導体層63p及び支持基板61の電位は、撮像領域R1の外側に設けられる基板コンタクトを介して制御される。基板コンタクトの図示は省略している。p型半導体層63pに接するようにp型半導体層65pを配置することにより、撮像装置100Aの動作時に、p型半導体層65pの電位を、p型半導体層63pを介して制御することが可能である。
半導体基板60には、リセットトランジスタ26、焼付き防止用トランジスタ28、増幅トランジスタ22及びアドレストランジスタ24が設けられている。
リセットトランジスタ26は、n型不純物領域67n及び68anと、半導体基板60上に設けられた絶縁層70の一部と、絶縁層70上のゲート26eとを含んでいる。n型不純物領域67nは、リセットトランジスタ26のドレインとして機能する。n型不純物領域68anは、リセットトランジスタ26のソースとして機能する。絶縁層70の一部は、リセットトランジスタ26のゲート絶縁膜26oxとして機能する。n型不純物領域67nは、光電変換部12によって生成された信号電荷を一時的に蓄積する。
焼付き防止用トランジスタ28は、n型不純物領域67n及び68enと、半導体基板60上に設けられた絶縁層70の一部と、絶縁層70上のゲート28eとを含んでいる。この例では、焼付き防止用トランジスタ28は、n型不純物領域67nをリセットトランジスタ26と共有することにより、リセットトランジスタ26に接続されている。n型不純物領域67nは、焼付き防止用トランジスタ28のドレインとして機能する。n型不純物領域68enは、焼付き防止用トランジスタ28のソースとして機能する。絶縁層70の一部は、焼付き防止用トランジスタ28のゲート絶縁膜28oxとして機能する。
増幅トランジスタ22は、n型不純物領域68bn及び68cnと、絶縁層70の一部と、絶縁層70上のゲート22eとを含んでいる。n型不純物領域68bnは、増幅トランジスタ22のドレインとして機能する。n型不純物領域68cnは、増幅トランジスタ22のソースとして機能する。絶縁層70の一部は、増幅トランジスタ22のゲート絶縁膜22oxとして機能する。
アドレストランジスタ24は、n型不純物領域68cn及び68dnと、絶縁層70の一部と、絶縁層70上のゲート24eとを含んでいる。この例では、アドレストランジスタ24は、n型不純物領域68cnを増幅トランジスタ22と共有することにより、増幅トランジスタ22に接続されている。n型不純物領域68cnは、アドレストランジスタ24のドレインとして機能する。n型不純物領域68dnは、アドレストランジスタ24のソースとして機能する。絶縁層70の一部は、アドレストランジスタ24のゲート絶縁膜24oxとして機能する。
n型不純物領域68bn及び68enの間には、素子分離領域69が配置されている。素子分離領域69は、例えば、注入分離領域である。注入分離領域は、例えば、p型の不純物拡散領域である。素子分離領域69により、増幅トランジスタ22と焼付き防止用トランジスタ28とが電気的に分離されている。なお、素子分離領域69は、STI(shallow trench isolation)領域であってもよい。
素子分離領域69は、互いに隣接する画素10A間にも配置されており、これらの間で、信号検出回路14同士を電気的に分離する。ここでは、素子分離領域69は、増幅トランジスタ22及びアドレストランジスタ24の組の周囲と、リセットトランジスタ26及び焼付き防止用トランジスタ28の組の周囲とに設けられる。
この例では、ゲート28e、26e、22e及び24eを覆うように絶縁層72が設けられている。絶縁層72は、例えば、シリコン酸化膜である。この例では、さらに、絶縁層72と、ゲート28e、26e、22e及び24eとの間に絶縁層71が介在している。絶縁層71は、例えば、シリコン酸化膜である。絶縁層71は、複数の絶縁層を含む積層構造を有していてもよい。絶縁層72も、複数の絶縁層を含む積層構造を有しうる。
絶縁層72及び絶縁層71の積層構造は、複数のコンタクトホールを有する。ここでは、絶縁層72及び絶縁層71に、コンタクトホールh1、h2、h3、h4、h5、h6、h7及びh8、h9が設けられている。コンタクトホールh1、h2、h3、h4及びh8は、それぞれ、n型不純物領域67n、68an、68bn、68dn及び68enに重なる位置に設けられている。コンタクトホールh1、h2、h3、h4及びh8の位置には、それぞれ、コンタクトプラグcp1、cp2、cp3、cp4及びcp8が配置されている。コンタクトホールh5、h6、h7及びh9は、それぞれ、ゲート26e、22e、24e及び28eに重なる位置に設けられている。コンタクトホールh5、h6及びh7の位置には、それぞれ、コンタクトプラグcp5、cp6及びcp7が配置されている。コンタクトホールh9の位置には、プラグpa3が配置されている。
図4に例示する構成において、配線層80aは、コンタクトプラグcp1からcp8を有する層である。配線層80aは、典型的には、n型不純物がドープされたポリシリコン層である。配線層80aは、配線構造80に含まれる配線層のうち、半導体基板60の最も近くに配置されている。配線層80b並びにプラグpa1、pa2及びpa3は、絶縁層90a内に配置されている。プラグpa1は、コンタクトプラグcp1と配線層80bとを電気的に接続している。プラグpa2は、コンタクトプラグcp6と配線層80bとを電気的に接続している。プラグpa3は、焼付き防止用トランジスタ28のゲート28eと配線層80bとを電気的に接続している。n型不純物領域67nと増幅トランジスタ22のゲート22eと焼付き防止用トランジスタ28のゲート28eとは、コンタクトプラグcp1及びcp6、プラグpa1、pa2及びpa3、並びに、配線層80bを介して互いに電気的に接続されている。
配線層80bは、絶縁層90a内に配置されている。配線層80bは、上述の垂直信号線35、アドレス信号線34、電源配線32、リセット信号線36及びフィードバック線53等をその一部に含みうる。垂直信号線35、アドレス信号線34、電源配線32、リセット信号線36及びフィードバック線53は、それぞれ、コンタクトプラグcp4、cp7、cp3、cp5及びcp2を介して、n型不純物領域68dn、ゲート24e、n型不純物領域68bn、ゲート26e及びn型不純物領域68anに電気的に接続されている。
絶縁層90b内に配置されたプラグpbは、配線層80bと配線層80cとを電気的に接続している。絶縁層90c内に配置されたプラグpcは、配線層80cと配線層80dとを電気的に接続している。絶縁層90d内に配置されたプラグpdは、配線層80dと光電変換部12の画素電極12aとを電気的に接続している。配線層80bから80dと、プラグpa1からpa3及びpbからpdとは、典型的には、金属、金属窒化物、又は金属酸化物等の金属化合物等でできている。金属は、例えば、銅、タングステン等である。金属化合物は、例えば、金属窒化物、金属酸化物等である。
プラグpa1からpa3及びpbからpdと、配線層80bから80dと、コンタクトプラグcp1及びcp6とは、光電変換部12と半導体基板60に設けられた信号検出回路14とを電気的に接続する。プラグpa1からpa3及びpbからpdと、配線層80bから80dと、コンタクトプラグcp1及びcp6と、光電変換部12の画素電極12aと、増幅トランジスタ22のゲート22eと、焼付き防止用トランジスタ28のゲート28eと、n型不純物領域67nとは、光電変換部12によって生成された信号電荷を蓄積する電荷蓄積容量に含まれる。この例では、信号電荷は正孔である。
ここで、半導体基板60に設けられたn型不純物領域に着目する。半導体基板60に設けられたn型不純物領域のうち、n型不純物領域67nは、pウェルとしてのp型半導体層65p内に設けられたp型不純物領域66p内に配置されている。n型不純物領域67nは、半導体基板60の表面の近傍に設けられており、その少なくとも一部は、半導体基板60の表面に位置している。p型不純物領域66p及びn型不純物領域67nの間のpn接合によって構成される接合容量は、信号電荷の少なくとも一部を蓄積する容量として機能し、電荷蓄積容量の一部を構成する。
図4に例示する構成において、n型不純物領域67nは、第1領域67a及び第2領域67bを含む。n型不純物領域67nの第1領域67aの不純物濃度は、n型不純物領域68anから68enよりも低い。n型不純物領域67n中の第2領域67bは、第1領域67a内に設けられており、第1領域67aよりも高い不純物濃度を有する。また、第2領域67b上にコンタクトホールh1が位置しており、コンタクトホールh1を介して第2領域67bにコンタクトプラグcp1が電気的に接続されている。
上述したように、p型半導体層63pに隣接してp型半導体層65pを配置することにより、撮像装置100Aの動作時にp型半導体層65pの電位を、p型半導体層63pを介して制御することが可能である。このような構造の採用により、光電変換部12との電気的接続を有するコンタクトプラグcp1と、半導体基板60とが接触する部分の周囲に、相対的に不純物濃度の低い領域を配置することが可能になる。この例では、コンタクトプラグcp1と半導体基板60とが接触する部分は、n型不純物領域67nの第2領域67bである。その部分の周囲の相対的に不純物濃度の低い領域は、n型不純物領域67nの第1領域67a及びp型不純物領域66pである。
n型不純物領域67nに第2領域67bを設けることは必須ではない。しかし、コンタクトプラグcp1と半導体基板60との接続部分である第2領域67bの不純物濃度を比較的高い濃度に設定することにより、コンタクトプラグcp1と半導体基板60との接続部分の周囲に空乏層が広がることを抑制する効果が得られる。すなわち、空乏化を抑制する効果が得られる。このように、コンタクトプラグcp1と半導体基板60とが接触する部分の周囲の空乏化を抑制することにより、コンタクトプラグcp1と半導体基板60との界面における半導体基板60の結晶欠陥に起因するリーク電流を抑制しうる。このリーク電流は、界面準位を介したリーク電流であるとも言える。また、比較的高い不純物濃度を有する第2領域67bにコンタクトプラグcp1を接続することにより、コンタクト抵抗を低減する効果が得られる。
また、この例では、n型不純物領域67nの第2領域67bとp型不純物領域66pとの間に、第2領域67bよりも不純物濃度の低い第1領域67aが介在し、n型不純物領域67nの第2領域67bとp型半導体層65pとの間にも第1領域67aが介在している。第2領域67bの周囲に相対的に不純物濃度の低い第1領域67aを配置することにより、n型不純物領域67nとp型半導体層65p又はp型不純物領域66pとのpn接合によって生じる電界強度を緩和しうる。この電界強度が緩和されることにより、pn接合によって生じる電界に起因するリーク電流が抑制される。
図3Aにおいて模式的に示すように、画素10Aでは、リセットトランジスタ26及び焼付き防止用トランジスタ28のn型不純物領域と、増幅トランジスタ22及びアドレストランジスタ24のn型不純物領域とが、p型の不純物を含む素子分離領域69によって分離されている。具体的には、n型不純物領域67n、68an及び68enと、n型不純物領域67b、68c及び68dとは、素子分離領域69によって分離されている。n型不純物領域67nと、n型不純物領域67nの周囲に設けられた素子分離領域69とは、半導体基板60の表面において互いに接しないように配置されている。
具体的には、n型不純物領域67nは、p型半導体層65pよりも不純物の濃度が低いp型不純物領域66p中に設けられる。このn型不純物領域67nとp型不純物領域66pとの間に空乏層領域が生じる。一般的に、半導体基板60の内部における結晶欠陥密度よりも、半導体基板60の表面付近における結晶欠陥密度の方が高い。そのため、n型不純物領域67nとp型不純物領域66pとが接合するpn接合部に生じる空乏層領域のうち、半導体基板60の内部のpn接合部に生じる空乏層領域よりも、半導体基板60の表面付近の接合部に形成される空乏層領域の方がリーク電流は大きくなる。
以下、半導体基板60の表面の接合部に生じる空乏層領域を、界面空乏層と称する。界面空乏層の面積が増大すると、リーク電流が増大し易い。このため、半導体基板60の表面に露出する界面空乏層の面積を最小にすることが望ましい。この界面空乏層の面積を小さく抑えるために、平面視において、n型不純物領域67nの面積は、n型不純物領域68anよりも小さくてもよい。例えば、平面視において、n型不純物領域67nの面積は、n型不純物領域68anの面積の1/2以下であってもよい。また、このとき、n型不純物領域67nのチャネル幅方向の幅は、n型不純物領域68anのチャネル幅方向の幅の1/2以下であってもよい。なお、n型不純物領域67n及びn型不純物領域68anは、チャネル幅方向の幅及びチャネル長方向の長さのどちらか一方が同じ大きさであってもよい。また、平面視において、n型不純物領域67nの面積は、n型不純物領域68bnから68enの面積よりも小さくてもよい。
平面視において、n型不純物領域67nとゲート26eとの重複部分が存在しうる。平面視において、n型不純物領域67nの面積として、n型不純物領域67nの面積からこの重複部分の面積を差し引いた面積を採用してもよい。
平面視において、n型不純物領域68anとゲート26eとの重複部分が存在しうる。平面視において、n型不純物領域68anの面積として、n型不純物領域68anの面積からこの重複部分の面積を差し引いた面積を採用してもよい。この説明の「68an」及び「26e」を、「68bn」及び「22e」に読み替えた説明も成立する。この説明の「68an」及び「26e」を、「68cn」及び「22e及び24eの少なくとも一方」に読み替えた説明も成立する。この説明の「68an」及び「26e」を、「68en」及び「28e」に読み替えた説明も成立する。
不純物領域の面積として上記のような差し引いた面積を採用する意義について説明する。不純物領域のうち、平面視においてゲートと重複する部分は、平面視においてゲートと重複しない部分に比べ、製造時に損傷を受けにくい。製造時に受ける損傷の例としては、ドライエッチング工程で用いるプラズマ処理によるもの、レジストを剥離する際のアッシング処理によるもの等が挙げられる。このことから、重複部分においては、リーク電流が発生し難いことが理解されよう。したがって、界面空乏層の面積を小さく抑える上では、不純物領域のうち平面視においてゲートと重複しない部分の面積だけを考慮してもよいのである。
n型不純物領域67nに設けられたコンタクトホールh1と、ゲート26eと、の間の距離を、第1距離と表記する。n型不純物領域68anに設けられたコンタクトホールh2と、ゲート26eと、の間の距離を、第2距離と表記する。n型不純物領域67nの面積を小さく抑えることにより、第1距離を、第2距離よりも小さくし易い。実際に、本実施の形態では、第1距離を、第2距離よりも小さい。上述したように、n型不純物領域67nの不純物濃度は、n型不純物領域68anの不純物濃度よりも低い。不純物濃度が低いと、抵抗値が高くなり易い。この状況では、第1距離が短くn型不純物領域67nの電流経路が短いことが、n型不純物領域67nにおける抵抗値を低減させることに寄与し易い。
n型不純物領域68bnに設けられたコンタクトホールh3と、ゲート22eと、の間の距離を、第3距離と表記する。n型不純物領域68dnに設けられたコンタクトホールh4と、ゲート24eと、の間の距離を、第4距離と表記する。n型不純物領域68enに設けられたコンタクトホールh8と、ゲート28eと、の間の距離を、第5距離と表記する。第1距離は、第3距離よりも小さくてもよい。第1距離は、第4距離よりも小さくてもよい。第1距離は、第5距離よりも小さくてもよい。
以下、第1トランジスタ、第2トランジスタ、第3トランジスタ、第1ゲート、第1ソース、第1ドレイン、第1ゲート絶縁膜、第2ゲート、第2ソース、第2ドレイン、第2ゲート絶縁膜、第3ゲート、第3ソース、第3ドレイン、第3ゲート絶縁膜等という用語を用いて、本実施の形態についてさらに説明する。
第1トランジスタは、焼付き防止用トランジスタ28に対応する。第2トランジスタは、増幅トランジスタ22に対応する。第3トランジスタは、リセットトランジスタ26に対応する。第1ゲート、第1ソース及び第1ドレインは、焼付き防止用トランジスタ28のゲート28e、ソース及びドレインに対応する。第2ゲート、第2ソース及び第2ドレインは、増幅トランジスタ22のゲート22e、ソース及びドレインに対応する。第3ゲート、第3ソース及び第3ドレインは、リセットトランジスタ26のゲート26e、ソース及びドレインに対応する。第1ゲート絶縁膜は、絶縁層70の一部である、、焼付き防止用トランジスタ28のゲート絶縁膜28oxに対応する。第2ゲート絶縁膜は、絶縁層70の一部である、増幅トランジスタ22のゲート絶縁膜22oxに対応する。第3ゲート絶縁膜は、絶縁層70の一部である、リセットトランジスタ26のゲート絶縁膜26oxに対応する。共通した符号の使用は、本開示を限定的に解釈する意図で行ったものではない。
上述の焼付き防止用トランジスタ28に関する特徴を、第1トランジスタに適用可能である。上述の増幅トランジスタ22に関する特徴を、第2トランジスタに適用可能である。上述のリセットトランジスタ26に関する特徴を、第3トランジスタに適用可能である。上述の焼付き防止用トランジスタ28のゲート28e、ソース及びドレインに関する特徴を、第1ゲート、第1ソース及び第1ドレインに適用可能である。上述の増幅トランジスタ22のゲート22e、ソース及びドレインに関する特徴を、第2ゲート、第2ソース及び第2ドレインに適用可能である。上述のリセットトランジスタ26のゲート26e、ソース及びドレインに関する特徴を、第3ゲート、第3ソース及び第3ドレインに適用可能である。上述の絶縁層70に関する特徴を、第1ゲート絶縁膜、第2ゲート絶縁膜及び第3ゲート絶縁膜に適用可能である。
本実施の形態では、撮像装置100Aは、半導体基板60、不純物領域X、第1トランジスタ及び第2トランジスタを備える。不純物領域Xは、半導体基板60内に位置する。不純物領域Xは、光電変換により生成された電荷を保持する。第1トランジスタは、第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含む。第1ソース及び第1ドレインの一方は、不純物領域Xを含む。第1ゲートは、不純物領域Xと電気的に接続されている。第1ゲート絶縁膜は、第1ゲートと半導体基板60との間に位置する。第2トランジスタは、第2ゲート及び第2ゲート絶縁膜を含む。第2ゲートは、不純物領域Xに電気的に接続されている。第2ゲート絶縁膜は、第2ゲートと半導体基板60との間に位置する。具体的には、第1ソース及び第1ドレインの一方は、不純物領域Xである。
本実施の形態では、第2トランジスタは、増幅トランジスタ22である。第2トランジスタは、不純物領域Xの電位に応じた信号電圧を出力する。第1ゲート及び第1ソースは、電気的に接続されていない。第1ゲート及び第1ドレインは、電気的に接続されていない。
本実施の形態では、撮像装置100Aは、第3トランジスタを備える。第3トランジスタは、第3ソース、第3ドレイン、第3ゲート及び第3ゲート絶縁膜を含む。第3ソース及び第3ドレインの一方は、不純物領域Xを含む。第3ゲート絶縁膜は、第3ゲートと半導体基板60との間に位置する。具体的には、第3ソース及び第3ドレインの一方は、不純物領域Xである。
本実施の形態では、撮像装置100Aは、素子分離領域69を有する。素子分離領域69は、半導体基板60内に位置する。本実施の形態では、素子分離領域69は、注入分離領域である。以下、注入分離領域である素子分離領域69を注入分離領域と表記することがある。ただし、素子分離領域69は、STI領域であってもよい。
本実施の形態では、平面視において、第1ゲートは、注入分離領域との重複部を有する。平面視において、第2ゲートは、注入分離領域との重複部を有する。平面視において、第3ゲートは、注入分離領域との重複部を有する。
本実施の形態では、平面視において、第1ゲートは、第1ソースとの重複部と、第1ドレインとの重複部と、を有する。平面視において、第2ゲートは、第2ソースとの重複部と、第2ドレインとの重複部と、を有する。平面視において、第3ゲートは、第3ソースとの重複部と、第3ドレインとの重複部と、を有する。
本実施の形態では、電荷蓄積容量における第1ゲートに由来する成分は、複数種類存在する。第1種類の容量は、第1ゲートのゲート容量である。第2種類の容量は、平面視において第1ゲートが注入分離領域との重複部を有することによる、第1ゲート-注入分離領域間のオーバーラップ容量である。第3種類の容量は、平面視において第1ゲートが第1ソースとの重複部及び第1ドレインとの重複部を有することによる、第1ゲート-第1ソース間及び第1ゲート28e-第1ドレイン間のオーバーラップ容量である。
本実施の形態では、電荷蓄積容量における第2ゲートに由来する成分は、複数種類存在する。第1種類の容量は、第2ゲートのゲート容量である。第2種類の容量は、平面視において第2ゲートが注入分離領域との重複部を有することによる、第2ゲート-注入分離領域間のオーバーラップ容量である。第3種類の容量は、平面視において第2ゲートが第2ソースとの重複部及び第2ドレインとの重複部を有することによる、第2ゲート-第2ソース間及び第2ゲート22e-第2ドレイン間のオーバーラップ容量である。
あるトランジスタに関し、第1種類の容量であるゲート容量Cgは、真空の誘電率ε0とゲート絶縁膜の比誘電率εxと平面視におけるゲートの面積Sgとの積をゲート絶縁膜の厚さTxで割ることにより計算される。すなわち、ゲート容量Cgは、以下の数式1で与えられる。
数式1: Cg = ε0 × εx × Sg / Tx
数式1: Cg = ε0 × εx × Sg / Tx
第2種類及び第3種類のオーバーラップ容量も、ゲート絶縁膜の厚さTxが小さいほど大きくなる。第2種類のオーバーラップ容量は、平面視におけるゲート及び注入分離領域の重複面積が大きいほど大きくなる。第3種類のオーバーラップ容量は、平面視におけるゲート及びソースの重複面積とゲート及びドレインの重複面積とが大きいほど大きくなる。
第1トランジスタ及び第2トランジスタ以外のトランジスタのゲートに基づく第1種類、第2種類及び第3種類からなる群より選択される少なくとも1種類の容量も、電荷蓄積容量に反映されうる。概括的には、第1トランジスタ及び第2トランジスタ並びに他のトランジスタに関し、以下の場合に、電荷蓄積容量におけるゲート由来成分が小さく抑えられる傾向にある。
・ゲート絶縁膜が厚い。
・平面視におけるゲートの面積が小さい。
また、ゲート幅が小さいかつ/又はゲート長が短い場合、平面視における面積が小さいゲートが実現され易い。
・ゲート絶縁膜が厚い。
・平面視におけるゲートの面積が小さい。
また、ゲート幅が小さいかつ/又はゲート長が短い場合、平面視における面積が小さいゲートが実現され易い。
本実施の形態では、第1ゲート絶縁膜の厚さT1は、第2ゲート絶縁膜の厚さT2よりも大きい。この構成は、高画質の撮像装置100Aを実現することに適している。以下、この構成が高画質の撮像装置100Aを実現することに適している理由について、説明する。
本実施の形態では、第2トランジスタは、増幅トランジスタ22である。この場合、厚さT1>厚さT2が、高画質の撮像装置100Aを実現する上で有利でありうる。具体的には、電荷蓄積容量を小さく抑えることにより、電荷電圧変換ゲインを確保し、ノイズレベルに対して信号レベルを十分に確保し易い。信号レベルを確保することは、高画質の撮像装置100Aを実現する観点から有利である。このことのみを考慮すると、第1ゲート絶縁膜及び第2ゲート絶縁膜の両方が厚いほうがよい。しかし、増幅トランジスタ22については、第2ゲート絶縁膜であるゲート絶縁膜22oxが薄いと、不純物によるトラップ準位の形成が抑制され、ランダムノイズが抑制されうる。ランダムノイズが抑制されることは、高画質の撮像装置100Aを実現する観点から有利である。また、増幅トランジスタ22については、第2ゲート絶縁膜であるゲート絶縁膜22oxが薄いと駆動能力が得られ易い。以上の説明から理解されるように、厚さT1>厚さT2は、高画質の撮像装置100Aを実現する観点から有利でありうる。なお、第2トランジスタの出力電圧は、電荷蓄積容量に蓄積された電荷の個数に応じた値をとる。上記の電荷電圧変換ゲインは、電荷蓄積容量に蓄積された電荷の個数に対する、第2トランジスタの出力電圧を意味する。
また、仮に、第1トランジスタに関する第1ゲート絶縁膜の厚さT1と、第2トランジスタに関する第2ゲート絶縁膜の厚さT2とが同じであったとする。この場合、電荷蓄積容量における第1ゲート由来成分は電荷蓄積容量における第2ゲート由来成分よりも大きくなり易い傾向にある。これは、本実施の形態では、第1トランジスタと第2トランジスタとでは、ゲートとソースの接続関係及びゲートとドレインの接続関係から選択される少なくとも1つが異なるためである。このため、厚さT2を増大させることによる第2ゲート由来の容量の低下幅よりも、厚さT1を増大させることによる第1ゲート由来の容量の低下幅の方が大きい。このため、厚さT1>厚さT2によれば、電荷蓄積容量を小さくし易い。このことは、高画質の撮像装置100Aを実現する観点から有利でありうる。
また、撮像装置100Aの製造時において、ドライエッチング等のエッチングが行われることがある。電荷が保持される不純物領域Xを含む第1トランジスタでは、エッチングに伴う半導体基板60へのダメージは、リーク電流を増大させうる。この点、厚さT1>厚さT2であれば、厚い第1ゲート絶縁膜を実現し易い。このことは、第1トランジスタにおいてエッチングに伴う半導体基板60へのダメージを低減させ、ノイズを低減させうる。このことは、高画質の撮像装置100Aを実現する観点から有利である。
上記では、厚さT1>厚さT2の利点について、3つの利点を説明した。ただし、これらは、例示的な説明であり、他の利点も存在しうる。例えば、第1ゲート絶縁膜が厚いことには、第1ゲート絶縁膜におけるゲートリークが抑制され易いという利点もある。このこともまた、高画質の撮像装置100Aの実現に寄与しうる。また、1つの利点のみが存在する場合であっても、その利点が高画質の撮像装置100Aを実現する観点から有利であると考えることが可能である。
第1ゲート絶縁膜の厚さT1の上限を設定してもよい。他のゲート絶縁膜の厚さについても同様である。例えば、第1ゲート絶縁膜が薄いと、第1トランジスタの制御性が確保され易い。
本実施の形態では、撮像装置100Aは、光電変換により電荷を生成する光電変換部12を備える。具体的には、本実施の形態では、光電変換部12は、半導体基板60の上方に位置する。
本実施の形態では、第3ゲート絶縁膜の厚さT3は、第2ゲート絶縁膜の厚さT2よりも大きい。この構成は、高画質の撮像装置100Aを実現することに適している。これは、本実施の形態では、平面視において、第3ゲートは不純物領域Xとの重複部を有しそのため第3ゲート絶縁膜が厚いことが電荷蓄積容量の低減に寄与し易く、一方、第2ゲートは不純物領域Xとの重複部を有さないためである。
また、上記構成によれば、厚い第3ゲート絶縁膜を実現し易い。このことは、電荷が保持される不純物領域Xを含む第3トランジスタにおいてエッチングに伴う半導体基板60へのダメージを低減させ、ノイズを低減させうる。このことは、高画質の撮像装置100Aを実現する観点から有利である。
厚さT3は、厚さT2と同じであってもよく、厚さT2よりも小さくてもよい。
本実施の形態では、第1ゲート絶縁膜の厚さT1は、第3ゲート絶縁膜の厚さT3よりも大きい。ただし、厚さT1は、厚さT3と同じであってもよく、厚さT3よりも小さくてもよい。
第2ゲート絶縁膜の厚さT2に対する第1ゲート絶縁膜の厚さT1の比率T1/T2は、例えば、1.2以上5以下である。具体的には、比率T1/T2は、1.3以上3.5以下であってもよい。
第3ゲート絶縁膜の厚さT3に対する第1ゲート絶縁膜の厚さT1の比率T1/T3は、例えば、0.5以上5以下である。具体的には、比率T1/T3は、0.7以上3.5以下であってもよい。実施の形態1に係る図4の構成例では、比率T1/T3は、一例では1.2以上5以下であり、一具体例では、比率T1/T3は1.3以上3.5以下である。後述の実施の形態2に係る図7の構成例では、比率T1/T3は、一例では0.5以上2以下であり、一具体例では0.7以上1.5以下である。
厚さT1は、例えば、6.5nm以上25nm以下である。厚さT1は、10nm以上20nm以下であってもよい。
厚さT2は、例えば、2.8nm以上11nm以下である。厚さT2は4.3nm以上8.7nm以下であってもよい。
厚さT3は、例えば、2.8nm以上25nm以下である。厚さT3は、4.3nm以上20nm以下であってもよい。実施の形態1に係る図4の構成例では、厚さT3は、一例では2.8nm以上11nm以下であり、一具体例では4.3nm以上8.7nm以下である。後述の実施の形態2に係る図7の構成例では、厚さT3は、一例では6.5nm以上25nm以下であり、一具体例では10nm以上20nm以下である。
ゲート絶縁膜の厚さは、周知の手法により特定できる。ゲート絶縁膜の厚さは、例えば、以下のように特定できる。まず、ゲート絶縁膜の断面の透過型電子顕微鏡像を取得する。次に、その像を用いて、ゲート絶縁膜の任意の複数の測定点(例えば5点)について、厚さを測定する。それら複数の測定点の厚さの平均値を、ゲート絶縁膜の厚さとして採用する。平均値は、例えば、算術平均値である。
本実施の形態では、第1ゲートの幅W1は、第2ゲートの幅W2より小さい。この構成は、高画質の撮像装置100Aを実現することに適している。以下、この構成が高画質の撮像装置100Aを実現することに適している理由について、説明する。
第2トランジスタが増幅トランジスタ22である場合に例示されるような、第2トランジスタの相互コンダクタンスgmを大きくしたい場合について考える。この場合、幅W1<幅W2が、高画質の撮像装置100Aを実現する上で有利でありうる。具体的には、電荷蓄積容量を小さく抑えることにより、電荷電圧変換ゲインを確保し、ノイズレベルに対して信号レベルを十分に確保し易い。信号レベルを確保することは、高画質の撮像装置100Aを実現する観点から有利である。このことのみを考慮すると、第1ゲート及び第2ゲートの両方の幅が小さいほうがよい。しかし、第2トランジスタについては、第2ゲートの幅W2が大きいと、相互コンダクタンスgmが確保され、駆動力が得られ易い。駆動力を確保することは、高画質の撮像装置100Aを実現する観点から有利である。以上の説明から理解されるように、幅W1<幅W2は、高画質の撮像装置100Aを実現する観点から有利でありうる。
また、第2トランジスタが増幅トランジスタ22である場合に例示されるような、第2トランジスタの相互コンダクタンスgmを大きくしたい場合についてさらに考える。この場合、第2トランジスタのソース及び/又はドレインのコンタクト抵抗を小さくすることが有利であり、そのためにはソース及び/又はドレインに接続するコンタクトプラグの数を多くすることが有利である。この場合、ソース及び/又はドレインの幅が大きくなり易く、従ってゲート幅が大きくなり易い。このことを併せて考慮すると、幅W1<幅W2が高画質の撮像装置100Aを実現する観点から有利でありうることがより理解されよう。
本実施の形態では、第3ゲートの幅W3は、第2ゲートの幅W2よりも小さい。この構成は、高画質の撮像装置100Aを実現することに適している。これは、本実施の形態では、平面視において、第3ゲートは不純物領域Xとの重複部を有しそのため幅W3が小さいことが電荷蓄積容量の低減に寄与し易く、一方、第2ゲートは不純物領域Xとの重複部を有さないためである。
幅W1は、幅W2と同じであってもよく、幅W2よりも大きくてもよい。幅W3は、幅W2と同じであってもよく、幅W2よりも大きくてもよい。幅W1は、幅W3よりも小さくてもよく、幅W3と同じであってもよく、幅W3よりも大きくてもよい。
第2ゲートの幅W2に対する第1ゲートの幅W1の比率W1/W2は、例えば、0.1以上0.8以下である。具体的には、比率W1/W2は、0.12以上0.7以下であってもよい。
第1ゲートの長さL1は、第2ゲートの長さL2よりも長くてもよい。このようにすれば、長さL1を確保し易い。長さL1を確保することは、第1トランジスタのオフリークを抑制する観点から有利である。ただし、長さL1を確保し易い構成の採用は必須ではない。例えば、長さL1は、長さL3よりも短くてもよい。
本実施の形態では、第1ゲートの幅W1に対する第1ゲートの長さL1の比率L1/W1は、第2ゲートの幅W2に対する第2ゲートの長さL2の比率L2/W2よりも大きい。この構成は、高画質の撮像装置100Aを実現することに適している。以下、この構成が高画質の撮像装置100Aを実現することに適している理由について、説明する。
トランジスタのゲート幅の確保よりもゲート長の確保を重視することにより、そのトランジスタのゲート・ソース間電圧が閾値電圧に達するまでにリーク電流が生じることを抑制できる。比率L1/W1が比率L2/W2よりも大きい構成によれば、長さL1を大きくし易い。長さL1が長いと、第1トランジスタのトランジスタのゲート・ソース間電圧が閾値電圧に達するまでにリーク電流が生じることを抑制できる。一方、第2トランジスタが増幅トランジスタ22である場合に例示されるような、第2トランジスタの相互コンダクタンスgmを大きくし抵抗を小さくしたい場合について考える。この場合、第2トランジスタについては、第2ゲートの幅W2が大きいと、相互コンダクタンスgmが確保され、駆動力が得られ易い。比率L1/W1が比率L2/W2よりも大きい構成によれば、幅W2を大きくし易い。以上の理由で、比率L1/W1が比率L2/W2よりも大きい構成は、高画質の撮像装置100Aを実現することに適している。
ここで、ゲートの長さLg及び幅Wgについて説明する。図5A、図5B及び図5Cは、ゲートの長さLg及び幅Wgの説明図である。平面視において、ソース251は、ゲート253の輪郭に隣接する部分を有する。この部分の中心点を、ソース基準点251cと称する。平面視において、ドレイン252は、ゲート253の輪郭に隣接する部分を有する。この部分の中心点を、ドレイン基準点252cと称する。ゲート長方向は、ソース基準点251cからドレイン基準点252cに向かう方向あるいはドレイン基準点252cからソース基準点251cに向かう方向である。図5Aから図5Cでは、この方向に沿った線を点線255により模式的に表している。点線255は、まっすぐな線でありうるし、曲がった線でありうる。ゲート253の長さLgは、ゲート長方向のゲート253の寸法を指す。ゲート253の幅Wgは、ゲート幅方向のゲート253の寸法を指す。ゲート幅方向は、平面視においてゲート長方向に垂直な方向である。
図5Aの例では、平面視において、ゲート253は、辺253m及び辺253nを有する長方形である。辺253mが延びる方向は、ソース基準点251c及びドレイン基準点252cを通る直線が延びる方向と、平行である。この例では、長さLgは、辺253mの長さである。幅Wgは、辺253nの長さである。
図5Bの例では、平面視において、ゲート253は、丸みを帯びている。図5Bに、平面視においてゲート253を収容する最小の長方形256を描いている。図5Bの例では、長方形256に基づいて、長さLg及び幅Wgを規定できる。具体的には、平面視において、長方形256は、辺256m及び辺256nを有する長方形である。辺256mが延びる方向は、ソース基準点251c及びドレイン基準点252cを通る直線が延びる方向と、平行である。この例では、長さLgは、辺256mの長さである。幅Wgは、辺256nの長さである。
図5Cの例では、平面視において、ゲート253は、辺253m及び辺253nを有する長方形である。辺253mが延びる方向も、辺253nが延びる方向も、ソース基準点251c及びドレイン基準点252cを通る直線が延びる方向から逸れている。図5Cにおいて、長方形260を描いている。長方形260は、ソース基準点251c及びドレイン基準点252cを繋ぐ線分を対角線265とする長方形である。また、長方形260は、辺253mに平行な辺260mと、辺253nに平行な辺260nと、を有する。辺260m及び辺260nは、それぞれ、点線255の一部を構成している。図5Cの例では、点線255は、L字状である。辺253mの長さをJ1と表記し、辺253nの長さをJ2と表記し、辺260mの長さをK1と表記し、辺260nの長さをK2と表記する。
図5Cの例の変形例では、ゲート253は、平面視において、丸みを帯びている。この変形例では、図5Bの考え方を適用できる。具体的には、図5Cに係る説明の「辺253m」及び「辺253n」を「辺256m」及び「辺256n」に読み替える等により、この変形例に関する説明が与えられる。
本実施の形態では、平面視において、第1ゲートの面積S1は、第2ゲートの面積S2より小さい。この構成は、高画質の撮像装置100Aを実現することに適している。以下、この構成が高画質の撮像装置100Aを実現することに適している理由について、説明する。
平面視におけるゲートの面積が小さいと、電荷蓄積容量におけるそのゲート由来成分を小さくし易い。本実施の形態では、第2トランジスタは、増幅トランジスタ22である。この場合、変調度の影響で、第2トランジスタの第2ゲートの面積S2の大きさから想定されるよりも、電荷蓄積容量における第2ゲート由来成分は小さくなる傾向にある。このため、第2ゲートの面積S2を減少させることによって電荷蓄積容量における第2ゲート由来成分を低下させるよりも、第1ゲートの面積S1を減少させることによって電荷蓄積容量における第1ゲート由来成分を低下させた方が、全体として電荷蓄積容量の低下幅を確保し易い。このため、第1ゲートの面積S1が第2ゲートの面積S2より小さい構成によれば、電荷蓄積容量を小さく抑え易い。以上の理由で、第1ゲートの面積S1が第2ゲートの面積S2より小さい構成は、高画質の撮像装置100Aを実現する観点から有利でありうる。なお、トランジスタの変調度He2は、以下の数式2により与えられる。数式2において、Vs1は、変化前のソースの電位である。Vs2は、変化後のソースの電位である。Vg1は、変化前のゲートの電位である。Vg2は、変化後のゲートの電位である。変調度He2を考慮すると、電荷蓄積容量におけるトランジスタのゲート・ソース間容量Cgsの寄与分Cgs*は、以下の数式3により与えられる。数式3において、(1-He2)は、例えば、0.1以上0.2以下である。
数式2: He2=(Vs2-Vs1)/(Vg2-Vg1)
数式3: Cgs*=(1-He2)Cgs
数式2: He2=(Vs2-Vs1)/(Vg2-Vg1)
数式3: Cgs*=(1-He2)Cgs
上述のように、本実施の形態では、第1ゲート絶縁膜が相対的に厚く、第1ゲートが相対的に小面積である。このことは、上述の第1種類、第2種類及び第3種類の容量を小さく抑える観点から有利である。
さらに、本実施の形態では、光電変換部12は、半導体基板60の上方に位置する。この場合、第1ゲート絶縁膜が相対的に厚く第1ゲートが相対的に小面積であることが、第1種類、第2種類及び第3種類の容量を小さく抑えることに寄与し易い。この理由は、以下の通りである。すなわち、この場合には、半導体基板60に光電変換部としてのフォトダイオードを設ける必要がない。実際に、本実施の形態では、半導体基板60内に、フォトダイオードは存在しない。このため、大きい第1トランジスタを採用することができる。第1トランジスタが大きい場合、第1種類、第2種類及び第3種類の容量は大きくなる傾向にある。そのため、第1ゲート絶縁膜が相対的に厚く第1ゲートが相対的に小面積であることが、第1種類、第2種類及び第3種類の容量を小さく抑えることに寄与し易いのである。
ただし、撮像装置100Aは、光電変換部として、半導体基板60内に設けられたフォトダイオードを備えていてもよい。その場合であっても、第1ゲート絶縁膜が相対的に厚く第1ゲートが相対的に小面積であることが、第1種類、第2種類及び第3種類の容量を小さく抑えることに寄与しうる。
典型例では、電荷蓄積容量におけるゲート由来成分としては、上述の第1種類、第2種類及び第3種類の容量が大きなウエイトを占める。ただし、電荷蓄積容量におけるゲート由来成分として、他の種類の容量も存在する。そのような容量として、フリンジ容量が例示される。フリンジ容量は、平面視におけるゲートの周囲長に依存する容量である。図6は、ゲート253の周囲長Pxを説明する図である。図6では、作図の便宜上、周囲長pxを表す点線をゲート253の輪郭からずらしている。
本実施の形態では、平面視において、第1ゲートの周囲長P1は、第2ゲートの周囲長P2よりも短い。この構成は、高画質の撮像装置100Aを実現することに適している。以下、この構成が高画質の撮像装置100Aを実現することに適している理由について、説明する。
平面視におけるゲートの周囲長が短いと、フリンジ容量は小さく抑えられ易い。本実施の形態では、第2トランジスタは、増幅トランジスタ22である。この場合、変調度の影響で、第2トランジスタの第2ゲートの周囲長P2の長さから想定されるよりも、電荷蓄積容量における第2ゲート由来成分は小さくなる傾向にある。このため、周囲長P2を短くすることによって電荷蓄積容量における第2ゲート由来成分を低下させるよりも、周囲長P1を短くすることによって電荷蓄積容量における第1ゲート由来成分を低下させた方が、全体として電荷蓄積容量の低下幅を確保し易い。このため、周囲長P1<周囲長P2によれば、電荷蓄積容量を小さく抑え易い。このため、この構成は、高画質の撮像装置100Aを実現する観点から有利でありうる。
本実施の形態では、平面視において、第3ゲートの周囲長P3は、第2ゲートの周囲長P2よりも短い。
図3Bに示すように、本実施の形態では、撮像装置100Aは、絶縁層70を備える。絶縁層70は、第1部分70aと、第2部分70bと、を有する。第1部分70aは、第1ゲート絶縁膜であるゲート絶縁膜28oxを含む。第2部分70bは、第2ゲート絶縁膜であるゲート絶縁膜22oxを含む。第1部分70aは、第2部分70bよりも厚い。
図3Bの例において、平面視において第1ゲートであるゲート28e及び第2ゲートであるゲート22eを繋ぐ最短の線分を、特定線分74と定義する。特定線分74の中点を、特定点75と定義する。このとき、平面視において、特定点75は、第1部分70a上に存在する。この構成によれば、相対的に厚い第1部分70aを広くし易い。このようにすれば、厚い第1部分70aの寄与により、第1部分70aの下方に存する半導体基板60と、第1部分70aの上方に存する配線等の要素との間の寄生容量を低減できる。このことは、高画質の撮像装置100Aを実現する観点から有利でありうる。
一具体例では、上記配線等の要素及び半導体基板60は、シリコンを含む。この場合、配線等の要素及び半導体基板60の間の寄生容量が生じ易い。このことは、上記の寄生容量を低減するという効果を享受し易いことを意味する。配線等の要素に含まれたシリコンは、ポリシリコンでありうる。配線等の要素は、金属を含んでいてもよく、金属化合物を含んでいてもよい。配線等の要素は、第1ゲートに電気的に接続されていても電気的に接続されていなくてもよい。
一具体例では、上記配線等の要素は、層間絶縁層90の上面よりも、半導体基板60の上面に近い位置にある。この場合、配線等の要素及び半導体基板60の間の寄生容量が生じ易い。このことは、上記の寄生容量を低減するという効果を享受し易いことを意味する。上記配線等の要素は、配線80xであってもよい。配線80xは、配線構造80に含まれる配線層のうち、半導体基板60の最も近くに配置されて配線層に含まれていてもよい。
図3Bの例において、撮像装置110Aは、配線80xを含む。配線80xは、第1ゲートであるゲート28eに電気的に接続されている。半導体基板60の厚さ方向に沿って半導体基板60、第1部分70a及び配線80xがこの順に並んだ領域を、特定領域81と定義する。このとき、平面視において、特定領域81が、第1ゲートであるゲート28eの内部から外部にかけて伸びている。つまり、平面視において、特定領域81が、第1ゲートであるゲート28eの外縁をまたいでいる。この構成によれば、平面視において配線80xが第1ゲートであるゲート28eの内部から外部にかけて伸びていても、厚い第1部分70aの寄与により、半導体基板60と外部に存する配線80xとの間の寄生容量を低減できる。このことは、電荷蓄積容量を小さく抑え、電荷電圧変換ゲインを確保し、ノイズレベルに対して信号レベルを十分に確保する観点から有利である。
一具体例では、配線80x及び半導体基板60は、シリコンを含む。この場合、配線80x及び半導体基板60の間の寄生容量が生じ易い。このことは、上記の寄生容量を低減するという効果を享受し易いことを意味する。要素に含まれたシリコンは、ポリシリコンでありうる。配線80xは、金属を含んでいてもよく、金属化合物を含んでいてもよい。
一具体例では、配線80xは、層間絶縁層90の上面よりも、半導体基板60の上面に近い位置にある。この場合、配線80x及び半導体基板60の間の寄生容量が生じ易い。このことは、上記の寄生容量を低減するという効果を享受し易いことを意味する。配線80xは、配線構造80に含まれる配線層のうち、半導体基板60の最も近くに配置されて配線層に含まれていてもよい。
平面視において、第1部分70aが、不純物領域X全体と重複していてもよい。この構成によれば、エッチング等から不純物領域Xを保護し易い。
本実施の形態では、第1ゲート絶縁膜であるゲート絶縁膜28oxは、ゲート酸化膜である。第2ゲート絶縁膜であるゲート絶縁膜22oxは、ゲート酸化膜である。第3ゲート絶縁膜であるゲート絶縁膜26oxは、ゲート酸化膜である。具体的には、ゲート絶縁膜28ox、22ox及び26oxは、酸化シリコンでできている。より具体的には、ゲート絶縁膜28ox、22ox及び26oxは、二酸化シリコンでできている。
図4の例では、第1ゲートであるゲート28eは、n型の不純物をドープしたゲートである。ただし、ゲート28eは、p型の不純物をドープしたゲートであってもよい。この構成によれば、第1トランジスタである焼付き防止用トランジスタ28のチャネルドーズを抑えても、ゲート28eの仕事関数の寄与により、焼付き防止用トランジスタ28の閾値電圧を確保できる。チャネルドーズを抑えることにより、pウェルとしてのp型半導体層65p内に設けられたn型不純物領域67n周囲のPN接合電界強度を低減することができ、リーク電流を抑制することができる。
以下、他のいくつかの実施の形態について説明する。以下では、既に説明した実施の形態とその後に説明される実施の形態とで共通する要素には同じ参照符号を付し、それらの説明を省略することがある。各実施の形態に関する説明は、技術的に矛盾しない限り、相互に適用されうる。技術的に矛盾しない限り、各実施の形態は、相互に組み合わされてもよい。
(実施の形態2)
図7は、実施の形態2に係る画素のデバイス構造の概略断面図である。図7に示す画素10Bと、図4に示す画素10Aとの間の主な相違点は、ゲート絶縁膜70である。具体的には、画素10Bでは、リセットトランジスタ26のゲート26e下のゲート絶縁膜26oxが、焼き付き防止トランジスタ28のゲート28e下のゲート絶縁膜28oxと同じ膜厚である。
図7は、実施の形態2に係る画素のデバイス構造の概略断面図である。図7に示す画素10Bと、図4に示す画素10Aとの間の主な相違点は、ゲート絶縁膜70である。具体的には、画素10Bでは、リセットトランジスタ26のゲート26e下のゲート絶縁膜26oxが、焼き付き防止トランジスタ28のゲート28e下のゲート絶縁膜28oxと同じ膜厚である。
上述の実施の形態1では、第3ゲート絶縁膜であるゲート絶縁膜26oxは、第1ゲート絶縁膜であるゲート絶縁膜28oxよりも薄い。一方、実施の形態2では、第3ゲート絶縁膜であるゲート絶縁膜26oxの厚さT3は、第1ゲート絶縁膜であるゲート絶縁膜28oxの厚さT1と同じである。実施の形態2によれば、第3ゲート絶縁膜の耐電圧を高めることができる。
実施の形態2の一具体例では、第3トランジスタのオフ状態において、第3ゲートにマイナス電圧を印加する。この印加電圧は、ある程度大きく、例えば-2V以上-1V以下である。これにより、第3ゲート下を空乏状態ではなく蓄積状態にし、暗電流を低減することができる。また、第3ゲート及び第3ソースのオーバーラップ容量及び第3ゲート及び第3ドレインのオーバーラップ容量を低減することができる。このことは、電荷電圧変換ゲインを確保し、ノイズレベルに対して信号レベルを十分に確保し、高画質の撮像装置100Aを実現する観点から有利である。
(実施の形態3)
図8は、実施の形態3における回路構成を示す図である。図9は、実施の形態3における画素内のレイアウトを示す平面図である。図9では、配線等の一部の要素の図示を省略している。図8に示す画素10Cと、図4に示す画素10Aとの間の主な相違点は、フィードバックである。具体的には、画素10Cでは、フィードバックトランジスタ27を用いた画素内フィードバック回路が構成されている。また、画素10Cは、容量素子17、容量素子18及び容量素子19を備える。
図8は、実施の形態3における回路構成を示す図である。図9は、実施の形態3における画素内のレイアウトを示す平面図である。図9では、配線等の一部の要素の図示を省略している。図8に示す画素10Cと、図4に示す画素10Aとの間の主な相違点は、フィードバックである。具体的には、画素10Cでは、フィードバックトランジスタ27を用いた画素内フィードバック回路が構成されている。また、画素10Cは、容量素子17、容量素子18及び容量素子19を備える。
実施の形態3では、フィードバックトランジスタ27は、FETであり、具体的には、NチャネルMOSFETである。
実施の形態3では、容量素子17、容量素子18及び容量素子19は、MIMである。なお、MIMの「M」は、金属、金属化合物、不純物ドープされたポリシリコン等の導体を指す。MIMの「I」は、絶縁体であり、例えば酸化物である。つまり、MIMは、MOMを包含する概念である。MOMの「M」は、金属、金属化合物、不純物ドープされたポリシリコン等の導体を指す。MOMの「O」は、酸化物を指す。
容量素子18の一端は、不純物領域Xに電気的に接続されている。容量素子18の他端は、フィードバックトランジスタ27のソース及びドレインの一方と、容量素子17の一端と、に電気的に接続されている。
増幅トランジスタ22のゲート22eは、不純物領域Xに電気的に接続されている。増幅トランジスタ22のソース及びドレインの一方は、アドレストランジスタ24のソース及びドレインの一方に電気的に接続されている。増幅トランジスタ22のソース及びドレインの他方は、フィードバック線53を介して、フィードバックトランジスタ27のソース及びドレインの他方に電気的に接続されている。
フィードバックトランジスタ27は、ゲート27eを有する。ゲート27eは、図示しないフィードバック制御線に電気的に接続されている。フィードバック制御線は、例えば垂直走査回路46に電気的に接続されている。撮像装置の動作時、垂直走査回路46によってゲート27eの電圧が制御される。
容量素子19は、不純物領域Xに電気的に接続されている。ただし、容量素子19は、省略可能である。
不純物領域X、増幅トランジスタ22、フィードバックトランジスタ27、容量素子18及び不純物領域Xが、この順に接続されている。この接続により、不純物領域Xの電位由来の信号が、不純物領域Xに負帰還されうる。
(実施の形態4)
図10は、実施の形態4における回路構成を示す図である。図11は、実施の形態4における画素内のレイアウトを示す平面図である。図11では、配線等の一部の要素の図示を省略している。図10に示す画素10Dと、図8に示す画素10Cとの間の主な相違点は、ゲイン切り替え回路である。具体的には、画素10Dは、ゲイン切り替え回路GSCを備える。ゲイン切り替え回路GSCは、ゲイン切り替えトランジスタ29及び容量素子20を有する。
図10は、実施の形態4における回路構成を示す図である。図11は、実施の形態4における画素内のレイアウトを示す平面図である。図11では、配線等の一部の要素の図示を省略している。図10に示す画素10Dと、図8に示す画素10Cとの間の主な相違点は、ゲイン切り替え回路である。具体的には、画素10Dは、ゲイン切り替え回路GSCを備える。ゲイン切り替え回路GSCは、ゲイン切り替えトランジスタ29及び容量素子20を有する。
実施の形態4では、ゲイン切り替えトランジスタ29は、FETであり、具体的には、NチャネルMOSFETである。容量素子20は、MIMである。
不純物領域Xは、容量素子20の第1端子20aに電気的に接続されている。ゲイン切り替えトランジスタ29のソース及びドレインの一方は、容量素子20の第2端子20bに電気的に接続されている。ゲイン切り替えトランジスタ29のソース及びドレインの他方には、制御回路から制御電位VFが印加される。制御電位VFは、固定電位である。直流電位である制御電位VFのレベルは、ある期間と別の期間とで異なっていてもよい。制御回路は、制御電位VFの印加により、印加先の電位を固定しうる。
ゲイン切り替えトランジスタ29は、ゲート29eを有する。ゲート29eは、図示しない切替制御線に電気的に接続されている。切替制御線は、例えば垂直走査回路46に電気的に接続されている。撮像装置の動作時、垂直走査回路46によってゲート29eの電圧が制御される。
ゲイン切り替えトランジスタ29がオンである期間において、制御電位VFが、ゲイン切り替えトランジスタ29を介して第2端子20bに供給される。この場合、第2端子20bの電位が固定されるので、容量素子20は、容量として見え、電荷蓄積容量に含まれる。これに対し、ゲイン切り替えトランジスタ29がオフである期間において、第2端子20bに制御電位VFは供給されない。この場合、第2端子20bはフローティング状態であるため、容量素子20は、容量として見えず、電荷蓄積容量に含まれない。容量素子20を容量として見えるようにすることにより、電荷蓄積容量が相対的に大きくなり、電荷電圧変換ゲインが相対的に低くなる。反対に、容量素子20を容量として見えないようにすることにより、電荷蓄積容量が相対的に小さくなり、電荷電圧変換ゲインが相対的に高くなる。つまり、第2端子20bをフローティング状態にするか否かを制御することにより、電荷電圧変換ゲインを変更できる。
(実施の形態5)
図12Aは、実施の形態5における回路構成を示す図である。図13は、実施の形態5における画素内のレイアウトを示す平面図である。図13では、配線等の一部の要素の図示を省略している。図12Aに示す画素10Eと、図10に示す画素10Dとの間の主な相違点は、オートガンマ回路である。具体的には、画素10Eは、オートガンマ回路AGCを備える。オートガンマ回路AGCは、オートガンマトランジスタ38、容量素子20及び特定リセットトランジスタ30を有する。図13には、特定リセットトランジスタ30のゲート30eが示されている。
図12Aは、実施の形態5における回路構成を示す図である。図13は、実施の形態5における画素内のレイアウトを示す平面図である。図13では、配線等の一部の要素の図示を省略している。図12Aに示す画素10Eと、図10に示す画素10Dとの間の主な相違点は、オートガンマ回路である。具体的には、画素10Eは、オートガンマ回路AGCを備える。オートガンマ回路AGCは、オートガンマトランジスタ38、容量素子20及び特定リセットトランジスタ30を有する。図13には、特定リセットトランジスタ30のゲート30eが示されている。
オートガンマトランジスタ38のソース及びドレインの一方と、オートガンマトランジスタ38のゲート38eとが、不純物領域Xに電気的に接続されている。オートガンマトランジスタ38のソース及びドレインの他方は、特定リセットトランジスタ30のソース及びドレインの一方と電気的に接続されている。
特定リセットトランジスタ30のソース及びドレインの間には、容量素子20が配置されている。具体的には、容量素子20の第1端子20aは、オートガンマトランジスタ38のソース及びドレインの他方と、特定リセットトランジスタ30のソース及びドレインの一方と、に電気的に接続されている。容量素子20の第2端子20bは、特定リセットトランジスタ30のソース及びドレインの他方に電気的に接続されている。容量素子20の第2端子20bには、制御回路から制御電位VFが印加される。
実施の形態5の撮像装置の動作について説明する。
撮像装置の露光開始時において、不純物領域Xの電位は、リセットトランジスタ26によってリセット電位にリセットされている。容量素子20の第1端子20aの電位は、特定リセットトランジスタ30によって、制御電位VFにリセットされている。不純物領域Xの電位は、オートガンマトランジスタ38のゲート下ポテンシャルよりも高い。容量素子20の第1端子20aの電位は、不純物領域Xの電位よりも高い。オートガンマトランジスタ38は、オフである。
実施の形態5では、信号電荷は正孔であるため、露光中において、不純物領域Xの電位は上昇する。不純物領域Xには、オートガンマトランジスタ38のゲート38eが電気的に接続されている。このため、不純物領域Xの電位が上昇するにしたがい、オートガンマトランジスタ38のゲート下ポテンシャルも上昇する。
不純物領域Xの電位とともにオートガンマトランジスタ38のゲート下ポテンシャルが上昇すると、やがて、オートガンマトランジスタ38のゲート下ポテンシャルが、第1端子20aの電位に達する。
また、露光中にオートガンマトランジスタ38のゲート38eの電位が上昇すると、やがて、オートガンマトランジスタ38のゲート・ソース間電圧が閾値電圧を上回り、オートガンマトランジスタ38はオンとなる(ターンオン)。これにより、不純物領域Xと第1端子20aとがオートガンマトランジスタ38を介して電気的に接続される。
露光が行われておりかつオートガンマトランジスタ38がオン状態であるときに、オートガンマトランジスタ38のゲート下ポテンシャルが第1端子20aの電位よりも高くかつ不純物領域Xの電位がオートガンマトランジスタ38のゲート下ポテンシャルよりも高いという状況が生じうる。この状況では、第1端子20aからオートガンマトランジスタ38を介して不純物領域Xに電子が注入される。電子の注入により、不純物領域Xの電位は下がる。これに伴い、オートガンマトランジスタ38のゲート下ポテンシャルも下がる。一方、第1端子20aの電位は上昇する。
このような電子の注入により、不純物領域Xの電位と、第1端子20aの電位とのバランスがとられる。露光中において、このバランスが取られながら、不純物領域Xの電位及び第1端子20aの電位が上昇しうる。この状況では、信号電荷の生成に伴い、第1端子20aと第2端子20bの間の電圧が変化する。つまり、容量素子20が電荷を蓄積する電荷蓄積容量の一部として機能することにより、電荷蓄積容量が増大した状態にある。その分、電荷蓄積容量の電位の変化がゆるやかとなる。こうして、ガンマ補正が自動的になされるオートガンマが実現される。
実施の形態5では、増幅トランジスタ22のソース及びドレインの一方と、アドレストランジスタ24のソース及びドレインの一方とが、フィードバック線53に電気的に接続されている。ただし、実施の形態3及び4に倣い、増幅トランジスタ22のソース及びドレインの他方を、フィードバック線53に電気的に接続させてもよい。反対に、実施の形態5の上記接続を、実施の形態3及び4に適用してもよい。
オートガンマトランジスタ38を、第1トランジスタと称することが可能である。特に矛盾のない限り、先に説明した「第1トランジスタである焼付き防止用トランジスタ28」を「第1トランジスタであるオートガンマトランジスタ38」に読み替えた説明が可能である。例えば、第1トランジスタであるオートガンマトランジスタ38の第1ゲート絶縁膜は、第2トランジスタの第2ゲート絶縁膜よりも厚い。
図12Bは、実施の形態5の変形例における回路構成を示す図である。図12Bの画素10Fでは、特定リセットトランジスタ30のソース及びドレインの他方は、容量素子20の第2端子20bには電気的に接続されていない。特定リセットトランジスタ30のソース及びドレインの他方には、制御回路から特定リセット電位が印加される。容量素子20の第1端子20aの電位は、特定リセットトランジスタ30によって、特定リセット電位にリセットされうる。
(実施の形態6)
図14は、実施の形態6における回路構成を示す図である。図15は、実施の形態6における画素内のレイアウトを示す平面図である。図15では、配線等の一部の要素の図示を省略している。図14に示す画素10Gと、図8に示す画素10Cとの間の主な相違点は、1つの画素内のセルの数である。具体的には、実施の形態6では、1つの画素10G内に、高感度セル11Aと高飽和セル11Bが構成されている。
図14は、実施の形態6における回路構成を示す図である。図15は、実施の形態6における画素内のレイアウトを示す平面図である。図15では、配線等の一部の要素の図示を省略している。図14に示す画素10Gと、図8に示す画素10Cとの間の主な相違点は、1つの画素内のセルの数である。具体的には、実施の形態6では、1つの画素10G内に、高感度セル11Aと高飽和セル11Bが構成されている。
高感度セル11Aは、図8に示す画素10Cと同様の構成を有する。
高飽和セル11Bは、第2増幅トランジスタ122、第2リセットトランジスタ126、第2アドレストランジスタ124、第2焼付き防止用トランジスタ128、第2光電変換部112及び容量素子117を含む。
高飽和セル11Bは、不純物領域Yを含む。不純物領域Yは、第2リセットトランジスタ126のソース及びドレインの一方と、第2焼付き防止用トランジスタ128のソース及びドレインの一方と、を兼ねている。不純物領域Yに、第2増幅トランジスタ122のゲート122eと、第2焼付き防止用トランジスタ128のゲート128eと、第2光電変換部112と、が電気的に接続されている。
第2増幅トランジスタ122は、第2光電変換部112によって生成された信号電荷の量に応じた信号電圧を出力する。第2増幅トランジスタ122のソース及びドレインの一方と、第2アドレストランジスタ124のソース及びドレインの一方とが、第2フィードバック線153を介して第2リセットトランジスタ126のソース及びドレインの他方に電気的に接続されている。
図15において、第2アドレストランジスタ124のゲート124e、第2リセットトランジスタ126のゲート126e、及び第2焼付き防止用トランジスタ128のゲート128eが示されている。
第2増幅トランジスタ122は、増幅トランジスタ22に関して説明した特徴を有しうる。第2リセットトランジスタ126は、リセットトランジスタ26に関して説明した特徴を有しうる。第2アドレストランジスタ124は、アドレストランジスタ24に関して説明した特徴を有しうる。第2焼付き防止用トランジスタ128は、焼付き防止用トランジスタ28に関して説明した特徴を有しうる。第2光電変換部112は、光電変換部12に関して説明した特徴を有しうる。容量素子117は、容量素子17に関して説明した特徴を有しうる。
実施の形態6では、第2焼付き防止用トランジスタ128のゲート絶縁膜は、第2増幅トランジスタ122のゲート絶縁膜よりも厚い。ただし、第2焼付き防止用トランジスタ128のゲート絶縁膜の厚さは、第2増幅トランジスタ122のゲート絶縁膜の厚さと同じであってもよい。また、第2焼付き防止用トランジスタ128のゲート絶縁膜は、第2増幅トランジスタ122のゲート絶縁膜よりも薄くてもよい。また、典型的には、平面視において、光電変換部112の面積は、光電変換部12の面積よりも小さい。
(実施の形態7)
図16は、実施の形態7における回路構成を示す図である。図17は、実施の形態7における画素内のレイアウトを示す平面図である。図17では、配線等の一部の要素の図示を省略している。
図16は、実施の形態7における回路構成を示す図である。図17は、実施の形態7における画素内のレイアウトを示す平面図である。図17では、配線等の一部の要素の図示を省略している。
実施の形態7では、画素10Hは、増幅トランジスタ22、リセットトランジスタ26、アドレストランジスタ24、転送トランジスタ31、光電変換部212及びゲイン切り替え回路GSCを備える。ゲイン切り替え回路GSCは、ゲイン切り替えトランジスタ29及び容量素子20を有する。
光電変換部212は、フォトダイオードである。具体的には、光電変換部212は、シリコンフォトダイオードである。
転送トランジスタ31のソース及びドレインの一方は、不純物領域Xである。転送トランジスタ31のソース及びドレインの他方は、光電変換部212に電気的に接続されている。転送トランジスタ31のオンオフにより、不純物領域Xと光電変換部212とが電気的に接続されるか否かが切り替わる。増幅トランジスタ22のゲートは、不純物領域Xに電気的に接続されている。増幅トランジスタ22は、不純物領域Xの電位に応じた信号電圧を出力する。増幅トランジスタ22のソース及びドレインの一方は、アドレストランジスタ24のソース及びドレインの一方に電気的に接続されている。
不純物領域Xは、ゲイン切り替えトランジスタ29を介して、容量素子20に電気的に接続されている。不純物領域Xは、転送トランジスタ31のソース及びドレインの一方、ゲイン切り替えトランジスタ29のソース及びドレインの一方及びリセットトランジスタ26のソース及びドレインの一方を兼ねている。
転送トランジスタ31は、ゲート31eを有する。ゲート31eは、図示しない転送制御線に電気的に接続されている。転送制御線は、例えば垂直走査回路46に電気的に接続されている。撮像装置の動作時、垂直走査回路46によってゲート31eの電圧が制御される。
ゲイン切り替えトランジスタ29がオンである期間において、容量素子20が、ゲイン切り替えトランジスタ29を介して不純物領域Xに電気的に接続される。容量素子20が、電荷蓄積容量に含まれる。これに対し、ゲイン切り替えトランジスタ29がオフである期間において、容量素子20は、不純物領域Xに電気的に接続されない。容量素子20は、電荷蓄積容量に含まれない。このように、ゲイン切り替えトランジスタ29のオンオフにより、容量素子20が電荷蓄積容量に含まれるか否かが切り替わる。これにより、電荷電圧変換ゲインを変更できる。
以下、第1トランジスタという用語を用いて、実施の形態7についてさらに説明する。第1トランジスタは、ゲイン切り替えトランジスタ29に対応する。上述のゲイン切り替えトランジスタ29に関する特徴を、第1トランジスタに適用可能である。
実施の形態7では、撮像装置は、導体基板60、不純物領域X、第1トランジスタ、容量素子20及び第2トランジスタである増幅トランジスタ22を備える。不純物領域Xは、半導体基板60内に位置する。不純物領域Xは、光電変換により生成された電荷を保持する。第1トランジスタは、第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含む。第1ソース及び第1ドレインの一方は、不純物領域Xを含む。第1ゲート絶縁膜は、第1ゲートと半導体基板60との間に位置する。容量素子20は、第1ソース及び第1ドレインの他方に電気的に接続されている。第2トランジスタは、第2ゲート及び第2ゲート絶縁膜を含む。第2ゲートは不純物領域Xに電気的に接続され、第2ゲート絶縁膜は、第2ゲートと半導体基板60との間に位置する。第1ゲート絶縁膜は、第2ゲート絶縁膜よりも厚い。この構成は、高画質の撮像装置100Aを実現することに適している。具体的には、第1ソース及び第1ドレインの一方は、不純物領域Xである。
実施の形態7では、第2トランジスタは、不純物領域Xの電位の変化に応じてオンとなる(ターンオン)。
実施の形態7では、撮像装置は、不純物領域Xの電位をリセットする第3トランジスタであるリセットトランジスタ26を備える。
特に矛盾のない限り、先に説明した「第1トランジスタである焼付き防止用トランジスタ28」に関する特徴を「第1トランジスタであるゲイン切り替えトランジス29」に適用可能である。例えば、実施の形態7では、第1トランジスタであるゲイン切り替えトランジス29のゲート29eの幅は、第2トランジスタのゲート22eの幅よりも小さい。第1ゲート絶縁膜は、ゲート酸化膜である。具体的には、第1ゲート絶縁膜は、酸化シリコンでできている。より具体的には第1ゲート絶縁膜は、二酸化シリコンでできている。
以下、第4トランジスタという用語を用いて、実施の形態7についてさらに説明する。第4トランジスタは、転送トランジスタ31に対応する。上述の転送トランジスタ31に関する特徴を、第4トランジスタに適用可能である。
実施の形態7では、撮像装置は、第4トランジスタ及び光電変換部212を備える。第4トランジスタは、第4ソース、第4ドレイン、第4ゲート及び第4ゲート絶縁膜を含む。第4ソース及び第4ドレインの一方は、不純物領域Xを含む。第4ゲート絶縁膜は、第4ゲートと半導体基板60との間に位置する。光電変換部212は、光電変換により電荷を生成する。第4トランジスタのオンオフにより、不純物領域Xと光電変換部212とが電気的に接続されるか否かが切り替わる。具体的には、第4ソース及び第4ドレインの一方は、不純物領域Xである。
実施の形態7では、第4ゲート絶縁膜は、ゲート酸化膜である。具体的には、第4ゲート絶縁膜は、酸化シリコンでできている。より具体的には第4ゲート絶縁膜は、二酸化シリコンでできている。
(フォトダイオードを用いた他の回路例)
以下、フォトダイオードを用いた回路例をさらに説明する。図18から図22は、フォトダイオードを用いた回路例を示す図である。具体的には、図18の画素は、フォトダイオードを用いたオートガンマ型の画素である。図19から図22の画素は、フォトダイオードを用いたゲイン切り替え型の画素である。
以下、フォトダイオードを用いた回路例をさらに説明する。図18から図22は、フォトダイオードを用いた回路例を示す図である。具体的には、図18の画素は、フォトダイオードを用いたオートガンマ型の画素である。図19から図22の画素は、フォトダイオードを用いたゲイン切り替え型の画素である。
[図18の回路例]
図18の画素10Iは、増幅トランジスタ22、リセットトランジスタ26、アドレストランジスタ24、光電変換部212及びオートガンマ回路AGCを備える。オートガンマトランジスタ38、容量素子20及び特定リセットトランジスタ30を有する。
図18の画素10Iは、増幅トランジスタ22、リセットトランジスタ26、アドレストランジスタ24、光電変換部212及びオートガンマ回路AGCを備える。オートガンマトランジスタ38、容量素子20及び特定リセットトランジスタ30を有する。
画素10Iでは、画素10Eとは異なり、フォトダイオードである光電変換部212が用いられている。光電変換部212は、光電変換により電荷を生成する。生成された電荷は、不純物領域Xに蓄積される。不純物領域Xが、リセットトランジスタ26のソース及びドレインの一方と、オートガンマトランジスタ38のソース及びドレインの一方と、を兼ねている。信号電荷は、電子である。
オートガンマトランジスタ38のソース及びドレインの一方は、光電変換部212に電気的に接続されている。オートガンマトランジスタ38のソース及びドレインの他方と、オートガンマトランジスタ38のゲート38eとが、特定リセットトランジスタ30のソース及びドレインの一方と電気的に接続されている。
特定リセットトランジスタ30のソース及びドレインの間には、容量素子20が配置されている。具体的には、容量素子20の第1端子20aは、オートガンマトランジスタ38のソース及びドレインの他方と、オートガンマトランジスタ38のゲート38eと、特定リセットトランジスタ30のソース及びドレインの一方と、に電気的に接続されている。容量素子20の第2端子20bは、特定リセットトランジスタ30のソース及びドレインの他方に電気的に接続されている。容量素子20の第2端子20bには、制御回路から制御電位VFが印加される。
撮像装置の露光開始時において、不純物領域Xの電位は、リセットトランジスタ26によってリセット電位にリセットされている。容量素子20の第1端子20aの電位は、特定リセットトランジスタ30によって、制御電位VFにリセットされている。容量素子20の第1端子20aの電位は、オートガンマトランジスタ38のゲート下ポテンシャルよりも高い。不純物領域Xの電位は、容量素子20の第1端子20aの電位よりも高い。オートガンマトランジスタ38は、オフである。
図18の例では、信号電荷は電子であるため、露光中において、不純物領域Xの電位は低下する。
露光が進んで不純物領域Xの電位が低下すると、やがて、オートガンマトランジスタ38のゲート・ソース間電圧が閾値電圧を上回り、オートガンマトランジスタ38はオンとなる(ターンオン)。これにより、不純物領域Xと第1端子20aとがオートガンマトランジスタ38を介して電気的に接続される。
露光が行われておりかつオートガンマトランジスタ38がオン状態であるときに、オートガンマトランジスタ38のゲート下ポテンシャルが第1端子20aの電位よりも低くかつ不純物領域Xの電位がオートガンマトランジスタ38のゲート下ポテンシャルよりも低いという状況が生じうる。この状況では、不純物領域Xからオートガンマトランジスタ38を介して第1端子20aに電子が流れる。この電子の移動により、不純物領域Xの電位は上がる。これに伴い、オートガンマトランジスタ38のゲート下ポテンシャルも上がる。一方、第1端子20aの電位は低下する。
このような電荷の移動により、不純物領域Xの電位と、第1端子20aの電位とのバランスがとられる。露光中において、このバランスが取られながら、不純物領域Xの電位及び第1端子20aの電位が低下しうる。この状況では、信号電荷の生成に伴い、第1端子20aと第2端子20bの間の電圧が変化する。つまり、容量素子20が電荷を蓄積する電荷蓄積容量の一部として機能することにより、電荷蓄積容量が増大した状態にある。その分、不純物領域Xの電位の変化がゆるやかとなる。こうして、ガンマ補正が自動的になされるオートガンマが実現される。
図18の例では、撮像装置は、半導体基板60、不純物領域X、第1トランジスタであるオートガンマトランジスタ38及び第2トランジスタである増幅トランジスタ22を備える。不純物領域Xは、半導体基板60に位置する。不純物領域Xは、光電変換により生成された電荷を保持する。第1トランジスタは、第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含む。第1ソース及び第1ドレインの一方は、不純物領域Xを含む。第1ゲートは、第1ソース及び第1ドレインの他方と電気的に接続されている。第1ゲート絶縁膜は、第1ゲートと半導体基板60との間に位置する。第2トランジスタは、第2ゲート及び第2ゲート絶縁膜22oxを含む。第2ゲートは、不純物領域Xに電気的に接続されている。第2ゲート絶縁膜は、第2ゲートと半導体基板60との間に位置する。第1ゲート絶縁膜は、第2ゲート絶縁膜よりも厚い。この構成は、高画質の撮像装置100Aを実現することに適している。具体的には、第1ソース及び第1ドレインの一方は、不純物領域Xである。
[図19の回路例]
図19は、特許文献3(国際公開第2016/147885号)の図4の各符号の数値に500を加えることにより変更し、符号C及びXを追加したものである。図19において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオード601、転送トランジスタ602、リセットトランジスタ607、ゲイン切り替えトランジスタ604、容量素子C、増幅トランジスタ609、及びアドレストランジスタ610が示されている。
図19は、特許文献3(国際公開第2016/147885号)の図4の各符号の数値に500を加えることにより変更し、符号C及びXを追加したものである。図19において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオード601、転送トランジスタ602、リセットトランジスタ607、ゲイン切り替えトランジスタ604、容量素子C、増幅トランジスタ609、及びアドレストランジスタ610が示されている。
不純物領域Xは、転送トランジスタ602のソース及びドレインの一方と、リセットトランジスタ607のソース及びドレインの一方と、ゲイン切り替えトランジスタ604のソース及びドレインの一方と、を兼ねている。転送トランジスタ602のソース及びドレインの他方は、フォトダイオード601に電気的に接続されている。ゲイン切り替えトランジスタ604のソース及びドレインの他方は、容量素子Cに電気的に接続されている。不純物領域Xは、増幅トランジスタ609のゲートに電気的に接続されている。増幅トランジスタ609のソース及びドレインの一方は、アドレストランジスタ610のソース及びドレインの一方に電気的に接続されている。
ゲイン切り替えトランジスタ604を、第1トランジスタと称することが可能である。増幅トランジスタ609を、第2トランジスタと称することが可能である。リセットトランジスタ607を、第3トランジスタと称することが可能である。転送トランジスタ602を、第4トランジスタと称することが可能である。特に矛盾のない限り、先の実施の形態で説明した技術を図19の回路例に適用できる。この場合、先に説明した「第1トランジスタであるゲイン切り替えトランジスタ29」を「第1トランジスタであるゲイン切り替えトランジスタ604」に読み替え、「第2トランジスタである増幅トランジスタ22」を「第2トランジスタである増幅トランジスタ609」に読み替え、「第3トランジスタであるリセットトランジスタ26」を「第3トランジスタであるリセットトランジスタ607」に読み替え、「第4トランジスタである転送トランジスタ31」を「第4トランジスタである転送トランジスタ602」に読み替えた説明が可能である。例えば、第1トランジスタの第1ゲート絶縁膜は、第2トランジスタの第2ゲート絶縁膜よりも厚い。
[図20の回路例]
図20は、特許文献4(国際公開第2017/169885号)の図4の各符号の数値に600を加えることにより変更し、符号Xを追加したものである。図20において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオード701、転送トランジスタ703、リセットトランジスタ706、ゲイン切り替えトランジスタ704、容量素子705、増幅トランジスタ708、及びアドレストランジスタ709が示されている。
図20は、特許文献4(国際公開第2017/169885号)の図4の各符号の数値に600を加えることにより変更し、符号Xを追加したものである。図20において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオード701、転送トランジスタ703、リセットトランジスタ706、ゲイン切り替えトランジスタ704、容量素子705、増幅トランジスタ708、及びアドレストランジスタ709が示されている。
不純物領域Xは、転送トランジスタ703のソース及びドレインの一方と、リセットトランジスタ706のソース及びドレインの一方と、ゲイン切り替えトランジスタ704のソース及びドレインの一方と、を兼ねている。転送トランジスタ703のソース及びドレインの他方は、フォトダイオード701に電気的に接続されている。ゲイン切り替えトランジスタ704のソース及びドレインの他方は、容量素子705に電気的に接続されている。不純物領域Xは、増幅トランジスタ708のゲートに電気的に接続されている。増幅トランジスタ708のソース及びドレインの一方は、アドレストランジスタ709のソース及びドレインの一方に電気的に接続されている。
ゲイン切り替えトランジスタ704を、第1トランジスタと称することが可能である。増幅トランジスタ708を、第2トランジスタと称することが可能である。リセットトランジスタ706を、第3トランジスタと称することが可能である。転送トランジスタ703を、第4トランジスタと称することが可能である。特に矛盾のない限り、先の実施の形態で説明した技術を図20の回路例に適用できる。この場合、「第1トランジスタであるゲイン切り替えトランジスタ29」を「第1トランジスタであるゲイン切り替えトランジスタ704」に読み替え、「第2トランジスタである増幅トランジスタ22」を「第2トランジスタである増幅トランジスタ708」に読み替え、「第3トランジスタであるリセットトランジスタ26」を「第3トランジスタであるリセットトランジスタ706」に読み替え、「第4トランジスタである転送トランジスタ31」を「第4トランジスタである転送トランジスタ703」に読み替えた説明が可能である。例えば、第1トランジスタの第1ゲート絶縁膜は、第2トランジスタの第2ゲート絶縁膜よりも厚い。
[図21の回路例]
図21は、特許文献5(特許第4317115号公報)の図1に符号Xを追加したものである。図21において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオードPD、転送トランジスタTr1、リセットトランジスタTr3、ゲイン切り替えトランジスタTr2、容量素子Cs、増幅トランジスタTr4、及びアドレストランジスタTr5が示されている。
図21は、特許文献5(特許第4317115号公報)の図1に符号Xを追加したものである。図21において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオードPD、転送トランジスタTr1、リセットトランジスタTr3、ゲイン切り替えトランジスタTr2、容量素子Cs、増幅トランジスタTr4、及びアドレストランジスタTr5が示されている。
不純物領域Xは、転送トランジスタTr1のソース及びドレインの一方と、リセットトランジスタTr3のソース及びドレインの一方と、ゲイン切り替えトランジスタTr2のソース及びドレインの一方と、を兼ねている。転送トランジスタTr1のソース及びドレインの他方は、フォトダイオードPDに電気的に接続されている。ゲイン切り替えトランジスタTr2のソース及びドレインの他方は、容量素子Csに電気的に接続されている。不純物領域Xは、増幅トランジスタTr4のゲートに電気的に接続されている。増幅トランジスタTr4のソース及びドレインの一方は、アドレストランジスタTr5のソース及びドレインの一方に電気的に接続されている。
ゲイン切り替えトランジスタTr2を、第1トランジスタと称することが可能である。増幅トランジスタTr4を、第2トランジスタと称することが可能である。リセットトランジスタTr3を、第3トランジスタと称することが可能である。転送トランジスタTr1を、第4トランジスタと称することが可能である。特に矛盾のない限り、先の実施の形態で説明した技術を図21の回路例に適用できる。この場合、「第1トランジスタであるゲイン切り替えトランジスタ29」を「第1トランジスタであるゲイン切り替えトランジスタTr2」に読み替え、「第2トランジスタである増幅トランジスタ22」を「第2トランジスタである増幅トランジスタTr4」に読み替え、「第3トランジスタであるリセットトランジスタ26」を「第3トランジスタであるリセットトランジスタTr3」に読み替え、「第4トランジスタである転送トランジスタ31」を「第4トランジスタである転送トランジスタTr1」に読み替えた説明が可能である。例えば、第1トランジスタの第1ゲート絶縁膜は、第2トランジスタの第2ゲート絶縁膜よりも厚い。
[図22の回路例]
図22は、特許文献6(米国特許出願公開第2009/256940号明細書)の図1の各符号の数値に700を加えることにより変更し、符号Xを追加したものである。図22において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオード812、転送トランジスタ810は、リセットトランジスタ820、ゲイン切り替えトランジスタ850、容量素子C1、増幅トランジスタ830、及びアドレストランジスタ840が示されている。
図22は、特許文献6(米国特許出願公開第2009/256940号明細書)の図1の各符号の数値に700を加えることにより変更し、符号Xを追加したものである。図22において、具体的にはシリコンフォトダイオードである光電変換部としてのフォトダイオード812、転送トランジスタ810は、リセットトランジスタ820、ゲイン切り替えトランジスタ850、容量素子C1、増幅トランジスタ830、及びアドレストランジスタ840が示されている。
不純物領域Xは、転送トランジスタ810のソース及びドレインの一方と、リセットトランジスタ820のソース及びドレインの一方と、ゲイン切り替えトランジスタ850のソース及びドレインの一方と、を兼ねている。転送トランジスタ810のソース及びドレインの他方は、フォトダイオード812に電気的に接続されている。ゲイン切り替えトランジスタ850のソース及びドレインの他方は、容量素子C1に電気的に接続されている。不純物領域Xは、増幅トランジスタ830のゲートに電気的に接続されている。増幅トランジスタ830のソース及びドレインの一方は、アドレストランジスタ840のソース及びドレインの一方に電気的に接続されている。
ゲイン切り替えトランジスタ850を、第1トランジスタと称することが可能である。増幅トランジスタ830を、第2トランジスタと称することが可能である。リセットトランジスタ820を、第3トランジスタと称することが可能である。転送トランジスタ810を、第4トランジスタと称することが可能である。特に矛盾のない限り、先の実施の形態で説明した技術を図22の回路例に適用できる。この場合、「第1トランジスタであるゲイン切り替えトランジスタ29」を「第1トランジスタであるゲイン切り替えトランジスタ850」に読み替え、「第2トランジスタである増幅トランジスタ22」を「第2トランジスタである増幅トランジスタ830」に読み替え、「第3トランジスタであるリセットトランジスタ26」を「第3トランジスタであるリセットトランジスタ820」に読み替え、「第4トランジスタである転送トランジスタ31」を「第4トランジスタである転送トランジスタ810」に読み替えた説明が可能である。例えば、第1トランジスタの第1ゲート絶縁膜は、第2トランジスタの第2ゲート絶縁膜よりも厚い。
以上、本開示に係る撮像装置について、実施の形態及び変形例に基づいて説明したが、本開示は、これらの実施の形態及び変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態及び変形例に施したもの、並びに実施の形態及び変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲に含まれる。
また、本開示の実施の形態及び変形例によれば、電荷蓄積容量(FD容量)の増大を抑制しうるので、高感度で撮像を行うことが可能な撮像装置が提供される。なお、上述の増幅トランジスタ、アドレストランジスタ、リセットトランジスタ及び焼付き防止用トランジスタの各々は、NチャネルMOSFETであってもよいし、PチャネルMOSFETであってもよい。その他のトランジスタについても同様である。各トランジスタがPチャネルMOSFETである場合、第1導電型の不純物がp型不純物であり、第2導電型の不純物がn型不純物である。これらのトランジスタの全てがNチャネルMOSFET又はPチャネルMOSFETのいずれかに統一されている必要もない。画素中のトランジスタの各々をNチャネルMOSFETとし、信号電荷として電子を用いる場合には、これらのトランジスタの各々におけるソース及びドレインの配置を互いに入れ替えればよい。
本開示によれば、電荷蓄積容量(FD容量)の小さく抑え、高感度で撮像が可能な撮像装置が提供される。本開示の撮像装置は、例えばイメージセンサ、デジタルカメラ等に有用である。本開示の撮像装置は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車両に搭載されて使用されるカメラ等に用いることができる。
10A、10B、10C、10D、10E、10F、10G、10H、10I 画素
11A 高感度セル
11B 高飽和セル
12、112、212 光電変換部
12a 画素電極
12b 光電変換層
12c 透明電極
14 信号検出回路
16 フィードバック回路
17、18、19、20、117 容量素子
20a、20b 端子
22、122 増幅トランジスタ
22e、24e、26e、27e、28e、29e、30e、31e、38e、122e、124e、126e、128e、253 ゲート
22ox、26ox、28ox ゲート絶縁膜
24、124 アドレストランジスタ
26、126 リセットトランジスタ
27 フィードバックトランジスタ
28、128 焼付き防止用トランジスタ
29 ゲイン切り替えトランジスタ
30 特定リセットトランジスタ
31 転送トランジスタ
32 電源配線
34 アドレス信号線
35 垂直信号線
36 リセット信号線
38 オートガンマトランジスタ
39 蓄積制御線
40 周辺回路
41 電源線
42 負荷回路
44 カラム信号処理回路
46 垂直走査回路
48 水平信号読み出し回路
49 水平共通信号線
50 反転増幅器
53、153 フィードバック線
60 半導体基板
61 支持基板
61p、63p、65p p型半導体層
62n n型半導体層
64 p型領域
66p p型不純物領域
67a 第1領域
67b 第2領域
67n、68an、68bn、68cn、68dn、68en n型不純物領域
69 素子分離領域
70、71、72、90a、90b、90c、90d 絶縁層
70a 第1部分
70b 第2部分
74 特定線分
75 特定点
80 配線構造
80a、80b、80c、80d 配線層
80x 配線
81 特定領域
90 層間絶縁層
100A 撮像装置
251 ソース
251c ソース基準点
252 ドレイン
252c ドレイン基準点
253m、253n、256m、256n、260m、260n 辺
255 点線
256、260 長方形
265 対角線
601、701、PD、812 フォトダイオード
602、604、607、609、610、703、704、706、708、709、810、820、830、840、850、Tr1、Tr2、Tr3、Tr4、Tr5 トランジスタ
705、C、C1、Cs 容量素子
cp1、cp2、cp3、cp4、cp5、cp6、cp7、cp8 コンタクトプラグ
h1、h2、h3、h4、h5、h6、h7、h8、h9 コンタクトホール
pa1、pa2、pa3、pb、pc、pd プラグ
AGC オートガンマ回路
GSC ゲイン切り替え回路
R1 撮像領域
R2 周辺領域
X、Y 不純物領域
11A 高感度セル
11B 高飽和セル
12、112、212 光電変換部
12a 画素電極
12b 光電変換層
12c 透明電極
14 信号検出回路
16 フィードバック回路
17、18、19、20、117 容量素子
20a、20b 端子
22、122 増幅トランジスタ
22e、24e、26e、27e、28e、29e、30e、31e、38e、122e、124e、126e、128e、253 ゲート
22ox、26ox、28ox ゲート絶縁膜
24、124 アドレストランジスタ
26、126 リセットトランジスタ
27 フィードバックトランジスタ
28、128 焼付き防止用トランジスタ
29 ゲイン切り替えトランジスタ
30 特定リセットトランジスタ
31 転送トランジスタ
32 電源配線
34 アドレス信号線
35 垂直信号線
36 リセット信号線
38 オートガンマトランジスタ
39 蓄積制御線
40 周辺回路
41 電源線
42 負荷回路
44 カラム信号処理回路
46 垂直走査回路
48 水平信号読み出し回路
49 水平共通信号線
50 反転増幅器
53、153 フィードバック線
60 半導体基板
61 支持基板
61p、63p、65p p型半導体層
62n n型半導体層
64 p型領域
66p p型不純物領域
67a 第1領域
67b 第2領域
67n、68an、68bn、68cn、68dn、68en n型不純物領域
69 素子分離領域
70、71、72、90a、90b、90c、90d 絶縁層
70a 第1部分
70b 第2部分
74 特定線分
75 特定点
80 配線構造
80a、80b、80c、80d 配線層
80x 配線
81 特定領域
90 層間絶縁層
100A 撮像装置
251 ソース
251c ソース基準点
252 ドレイン
252c ドレイン基準点
253m、253n、256m、256n、260m、260n 辺
255 点線
256、260 長方形
265 対角線
601、701、PD、812 フォトダイオード
602、604、607、609、610、703、704、706、708、709、810、820、830、840、850、Tr1、Tr2、Tr3、Tr4、Tr5 トランジスタ
705、C、C1、Cs 容量素子
cp1、cp2、cp3、cp4、cp5、cp6、cp7、cp8 コンタクトプラグ
h1、h2、h3、h4、h5、h6、h7、h8、h9 コンタクトホール
pa1、pa2、pa3、pb、pc、pd プラグ
AGC オートガンマ回路
GSC ゲイン切り替え回路
R1 撮像領域
R2 周辺領域
X、Y 不純物領域
Claims (14)
- 半導体基板と、
前記半導体基板内に位置し、光電変換により生成された電荷を保持する不純物領域と、
第1ソース、第1ドレイン、第1ゲート及び第1ゲート絶縁膜を含み、前記第1ソース及び前記第1ドレインの一方は前記不純物領域を含み、前記第1ゲートは前記不純物領域に電気的に接続され、前記第1ゲート絶縁膜は前記第1ゲートと前記半導体基板との間に位置する、第1トランジスタと、
第2ゲート及び第2ゲート絶縁膜を含み、前記第2ゲートは前記不純物領域に電気的に接続され、前記第2ゲート絶縁膜は前記第2ゲートと前記半導体基板との間に位置する、第2トランジスタと、
を備え、
前記第1ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い、
撮像装置。 - 前記半導体基板の上方に位置し、光電変換により前記電荷を生成する光電変換部をさらに備える、
請求項1に記載の撮像装置。 - 第3ソース、第3ドレイン、第3ゲート及び第3ゲート絶縁膜を含み、前記第3ソース及び前記第3ドレインの一方は前記不純物領域を含み、前記第3ゲート絶縁膜は前記第3ゲートと前記半導体基板との間に位置する、第3トランジスタをさらに備える、
請求項1又は2に記載の撮像装置。 - 前記第3ゲート絶縁膜は、前記第2ゲート絶縁膜よりも厚い、
請求項3に記載の撮像装置。 - 前記第1ゲートの幅は、前記第2ゲートの幅より小さい、
請求項1から4のいずれか一項に記載の撮像装置。 - 平面視において、前記第1ゲートの面積は、前記第2ゲートの面積より小さい、
請求項1から5のいずれか一項に記載の撮像装置。 - 前記第1ゲートの幅に対する前記第1ゲートの長さの比率は、前記第2ゲートの幅に対する前記第2ゲートの長さの比率よりも大きい、
請求項1から6のいずれか一項に記載の撮像装置。 - 絶縁層をさらに備え、
前記絶縁層は、前記第1ゲート絶縁膜を含む第1部分と、前記第2ゲート絶縁膜を含む第2部分と、を含み、
前記第1部分は、前記第2部分よりも厚く、
平面視において前記第1ゲート及び前記第2ゲートを繋ぐ最短の線分を特定線分と定義し、
前記特定線分の中点を特定点と定義したとき、
平面視において、前記特定点は、前記第1部分上に存在する、
請求項1から7のいずれか一項に記載の撮像装置。 - 絶縁層と、前記第1ゲートに電気的に接続された配線と、をさらに備え、
前記絶縁層は、前記第1ゲート絶縁膜を含む第1部分と、前記第2ゲート絶縁膜を含む第2部分と、を含み、
前記第1部分は、前記第2部分よりも厚く、
前記半導体基板の厚さ方向に沿って前記半導体基板、前記第1部分及び前記配線がこの順に並んだ領域を特定領域と定義したとき、
平面視において、前記特定領域が、前記第1ゲートの内部から外部にかけて伸びている、
請求項1から8のいずれか一項に記載の撮像装置。 - 前記第2トランジスタは、増幅トランジスタである、
請求項1から9のいずれか一項に記載の撮像装置。 - 前記第1ゲート絶縁膜は、前記第3ゲート絶縁膜よりも厚い、
請求項3に記載の撮像装置。 - 前記第2ゲート絶縁膜の厚さは、前記第3ゲート絶縁膜の厚さと等しい、
請求項3に記載の撮像装置。 - 前記光電変換部は、前記不純物領域と常に電気的に接続されている、
請求項2に記載の撮像装置。 - 前記光電変換部と前記不純物領域との間には、スイッチ素子が設けられていない、
請求項2に記載の撮像装置。
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---|---|---|---|
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US18/412,683 US20240155856A1 (en) | 2021-08-05 | 2024-01-15 | Imaging device |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2021-129386 | 2021-08-05 | ||
JP2021129386 | 2021-08-05 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
US18/412,683 Continuation US20240155856A1 (en) | 2021-08-05 | 2024-01-15 | Imaging device |
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Publication Number | Publication Date |
---|---|
WO2023013366A1 true WO2023013366A1 (ja) | 2023-02-09 |
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ID=85155943
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2022/027345 WO2023013366A1 (ja) | 2021-08-05 | 2022-07-12 | 撮像装置 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071482A (ja) * | 2009-08-28 | 2011-04-07 | Fujifilm Corp | 固体撮像装置,固体撮像装置の製造方法,デジタルスチルカメラ,デジタルビデオカメラ,携帯電話,内視鏡 |
JP2016063216A (ja) * | 2014-09-12 | 2016-04-25 | パナソニックIpマネジメント株式会社 | 撮像装置 |
JP2017168823A (ja) * | 2016-03-14 | 2017-09-21 | パナソニックIpマネジメント株式会社 | 撮像装置 |
JP2018050035A (ja) * | 2016-09-20 | 2018-03-29 | パナソニックIpマネジメント株式会社 | 撮像装置およびその製造方法 |
JP2019212900A (ja) * | 2018-05-31 | 2019-12-12 | パナソニックIpマネジメント株式会社 | 撮像装置 |
WO2020137188A1 (ja) * | 2018-12-25 | 2020-07-02 | パナソニックIpマネジメント株式会社 | 撮像装置 |
-
2022
- 2022-07-12 JP JP2023539731A patent/JPWO2023013366A1/ja active Pending
- 2022-07-12 CN CN202280049815.1A patent/CN117716502A/zh active Pending
- 2022-07-12 WO PCT/JP2022/027345 patent/WO2023013366A1/ja active Application Filing
-
2024
- 2024-01-15 US US18/412,683 patent/US20240155856A1/en active Pending
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011071482A (ja) * | 2009-08-28 | 2011-04-07 | Fujifilm Corp | 固体撮像装置,固体撮像装置の製造方法,デジタルスチルカメラ,デジタルビデオカメラ,携帯電話,内視鏡 |
JP2016063216A (ja) * | 2014-09-12 | 2016-04-25 | パナソニックIpマネジメント株式会社 | 撮像装置 |
JP2017168823A (ja) * | 2016-03-14 | 2017-09-21 | パナソニックIpマネジメント株式会社 | 撮像装置 |
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WO2020137188A1 (ja) * | 2018-12-25 | 2020-07-02 | パナソニックIpマネジメント株式会社 | 撮像装置 |
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Publication number | Publication date |
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US20240155856A1 (en) | 2024-05-09 |
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