JP2016021520A - 半導体装置および電子機器 - Google Patents

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Abstract

【課題】PN接合領域のリーク電流を低減することができる。【解決手段】Si基板には、P型のWell（P_Well領域）の中にN+領域が形成されている。P_Well領域とN+領域との境界（PN接合の治金学的境界）の周囲では、空乏層が形成されている。そして、Si基板の表面には、N+領域の上に空乏層にかかるようにして、正の固定電荷を持つ固定電荷層が形成されている。本開示は、例えば、カメラなどの撮像装置に用いられるCMOS固体撮像装置に適用することができる。【選択図】図４

Description

本開示は、半導体装置および電子機器に関し、特に、PN接合領域のリーク電流を低減することができるようにした半導体装置および電子機器に関する。
半導体を用いた固体撮像素子（イメージセンサ）は、デジタルカメラ、ビデオカメラ、監視用カメラ、複写機、ファクシミリなど多くの機器に搭載されている。
近年、固体撮像素子として、周辺回路も含めてCMOS（Complementary Metal Oxide Semiconductor）プロセスで製造される、いわゆるCMOS型固体撮像素子が多く用いられている。このCMOS型固体撮像素子においては、受光した光を電気信号に変換するフォトダイオード（Photo Diode, PD）、その電荷を一時蓄積しかつ信号をセンシングするためのフローティングディフュージョン（FD）などが、半導体のPN接合を利用して形成されている。
一方PN接合においては、特に接合部分に形成される空乏層領域が表面や界面に接したときにリーク電流が発生することが知られている。固体撮像素子においてはこのようなリーク電流は暗電流と呼ばれ、画質を良くするためにはできるだけ低減する必要がある。PN接合におけるリーク電流を低減する方法としては、PN接合部分に固定電荷を有する膜を形成する方法が報告されている（特許文献１および２参照）。
ところで、従来、固体撮像素子の画素におけるPDは、半導体基板中に形成されていた。しかしながら、半導体基板には、駆動を行うための素子も形成されるので、画素サイズが小さくなるとPDの面積をとることが困難になってきた。これに対応するため、PDとなる光電変換膜を半導体基板の外側に形成することが提案されている（非特許文献１および２参照）。
特開２０１２−８４９０２号公報 特開２０１３−８９７０７号公報
これらの提案においては、例えば、半導体基板上部に形成された光電変換膜は、上部電極と下部電極で挟まれた構造となっており、下部電極は配線を通じてフローティングディフュージョン(FD)とAMP_Tr.のゲート電極に接続されている。
このような構成では、光電変換膜で生成されたキャリア（電子またはホール）はすぐにFDに転送され、露光期間中は、FDに蓄積された状態となる。したがって、FD部と周辺のP_Well間にできるPN接合空乏層でのリーク電流を極力抑える必要があった。
本開示は、このような状況に鑑みてなされたものであり、PN接合領域のリーク電流を低減することができるものである。
本技術の一側面の半導体装置は、半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜を備える。
前記正の固定電荷膜は、プラズマ酸化膜である。
前記正の固定電荷膜は、窒素原子を含んだSiO2膜である。
前記負の固定電荷膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、およびランタノイドのうち少なくとも１種類以上の元素を含む酸化物である。
前記半導体装置は、固体撮像装置であって、前記半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、前記フローティング拡散領域に導電性の配線を介して接続された光電変換層とをさらに備えることができる。
前記光電変換層は、カルコパイライト系材料である。
前記光電変換層は、有機材料である。
本技術の一側面の電子機器は、半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と、前記半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜とを備える固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
本技術の他の側面の半導体装置は、半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲートを備える。
前記半導体装置は、固体撮像装置であって、前記半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、前記フローティング拡散領域に導電性の配線を介して接続された光電変換層とをさらに備えることができる。
本技術の他の側面の電子機器は、半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と、前記半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲートを備える固体撮像装置と、前記固体撮像装置から出力される出力信号を処理する信号処理回路と、入射光を前記固体撮像装置に入射する光学系とを有する。
本技術の一側面においては、半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜が備えられる。
本技術の他の側面においては、半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲートが備えられる。
本技術によれば、半導体基板中にPN接合が形成された半導体装置を製造することができる。また、本技術によれば、PN接合領域のリーク電流を低減することができる。
なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用した固体撮像装置の概略構成例を示すブロック図である。 画素の構成例を示す断面図である。 画素の構成例を示す回路図である。 本技術を適用したPN接合の構造の第１の実施の形態を示す図である。 図４の場合のリーク電流の値を示す図である。 図４の構造の製造処理について説明するフローチャートである。 本技術を適用したPN接合の構造の第２の実施の形態を示す図である。 図７の場合のリーク電流の値を示す図である。 図７の構造の製造処理について説明するフローチャートである。 本技術を適用したPN接合の構造の第３の実施の形態を示す図である。 図１０の場合のリーク電流の値を示す図である。 図１０の構造の製造処理について説明するフローチャートである。 図１０のPN接合の構造の変形例を示す図である。 リーク電流低減率の比較を示す図である。 本技術を適用したPN接合の構造の第４の実施の形態を示す図である。 図１５の構造の製造処理について説明するフローチャートである。 本技術を適用したPN接合の構造の第５の実施の形態を示す図である。 本技術を適用したPN接合の構造の第６の実施の形態を示す図である。 本技術を適用したPN接合の構造の第７の実施の形態を示す図である。 本技術を適用したPN接合の構造の第８の実施の形態を示す図である。 本技術を適用したPN接合の構造の第９の実施の形態を示す図である。 本技術を適用したPN接合の構造の第１０の実施の形態を示す図である。 本技術を適用したPN接合の構造の第１１の実施の形態を示す図である。 本技術を適用した電子機器の構成例を示すブロック図である。
以下、本開示を実施するための形態（以下実施の形態とする）について説明する。
＜固体撮像装置の概略構成例＞
図１は、本技術の各実施の形態に適用されるCMOS（Complementary Metal Oxide Semiconductor）固体撮像装置の一例の概略構成例を示している。
図１に示されるように、固体撮像装置（素子チップ）１は、半導体基板１１（例えばシリコン基板）に複数の光電変換素子を含む画素２が規則的に２次元的に配列された画素領域（いわゆる撮像領域）３と、周辺回路部とを有して構成される。
画素２は、光電変換素子（例えばフォトダイオード）と、複数の画素トランジスタ（いわゆるMOSトランジスタ）を有してなる。複数の画素トランジスタは、例えば、転送トランジスタ、リセットトランジスタ、および増幅トランジスタの３つのトランジスタで構成することができ、さらに選択トランジスタを追加して４つのトランジスタで構成することもできる。各画素２（単位画素）の等価回路は一般的なものと同様であるので、ここでは詳細な説明は省略する。
また、画素２は、画素共有構造とすることもできる。画素共有構造は、複数のフォトダイオード、複数の転送トランジスタ、共有される１つのフローティングディフュージョン、および、共有される１つずつの他の画素トランジスタから構成される。フォトダイオードは、光電変換素子である。
周辺回路部は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、および制御回路８から構成される。
制御回路８は、入力クロックや、動作モード等を指令するデータを受け取り、また、固体撮像装置１の内部情報等のデータを出力する。具体的には、制御回路８は、垂直同期信号、水平同期信号、およびマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、これらの信号を垂直駆動回路４、カラム信号処理回路５、および水平駆動回路６に入力する。
垂直駆動回路４は、例えばシフトレジスタによって構成され、画素駆動配線を選択し、選択された画素駆動配線に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。具体的には、垂直駆動回路４は、画素領域３の各画素２を行単位で順次垂直方向に選択走査し、垂直信号線９を通して各画素２の光電変換素子において受光量に応じて生成した信号電荷に基づいた画素信号をカラム信号処理回路５に供給する。
カラム信号処理回路５は、画素２の例えば列毎に配置されており、１行分の画素２から出力される信号を画素列毎にノイズ除去等の信号処理を行う。具体的には、カラム信号処理回路５は、画素２固有の固定パターンノイズを除去するためのCDS（Correlated Double Sampling：相関２重サンプリング）や、信号増幅、A/D（Analog/Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には、水平選択スイッチ（図示せず）が水平信号線１０との間に接続されて設けられる。
水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１０に出力させる。
出力回路７は、カラム信号処理回路５の各々から水平信号線１０を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけを行う場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を行う場合もある。
入出力端子１２は、外部と信号のやりとりをするために設けられる。
ここで、従来、固体撮像素子の画素におけるフォトダイオードは、半導体基板中に形成されていた。しかしながら、半導体基板には、駆動を行うための素子も形成されるので、画素サイズが小さくなるとフォトダイオードの面積をとることが困難になってきた。これに対応するため、図２に示されるように、フォトダイオードとなる光電変換膜が半導体基板の外側に形成されている。
＜画素の構成例＞
図２は、画素の構成を簡略化した断面図である。図３は、画素の回路図である。
画素２は、半導体基板２１、光電変換膜（フォトダイオード:PD）２２、上部電極２３、下部電極２４、および配線層２５を含むように構成されている。
半導体基板２１の表面には、半導体基板２１に形成されたP_well領域にN型を注入することで、フローティングディフュージョン(FD)３１、RST_Tr.３２、およびAMP_Tr.３３などの回路が形成されている。
半導体基板２１の上部に形成された光電変換膜２２は、上部電極２３と下部電極２４で挟まれた構造となっており、下部電極２４は、配線を通じて、半導体基板２１上に形成されたFD３１とAMP_Tr.３３のゲート電極に接続されている。なお、光電変換膜２２は、有機であってもよいし、無機であってもよい。
このような構成では、光電変換膜２２で生成されたキャリア（電子またはホール）はすぐにFD３１に転送され、露光期間中は、FD３１に蓄積された状態となる。したがって、FD３１と周辺のP_Well領域間にできるPN接合空乏層（図示せぬ）でのリーク電流を極力抑える必要があった。
＜本技術のPN接合の例＞
図４は、本技術を適用したPN接合の構造の第１の実施の形態を示す図である。図４の例においては、Si基板（半導体基板）５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されている。
図４に示されるように、P_Well領域６１とN+領域６２との境界（PN接合の治金学的境界）６３の周囲には、空乏層６４が形成されている。そして、図４の例の場合、Si基板５１の表面には、N+領域６２の上に空乏層６４にかかるようにして、正の固定電荷を持つ固定電荷層６５が形成されている。なお、固定電荷層は、固定電荷膜からなる層のことである。
このとき、正の固定電荷層６５の端の位置をｘ1としてSi基板５１の表面上を移動させたときのリーク電流の値をシミュレーションによって求めたものを、図５に示す。
図５の例においては、横軸が正の固定電荷層６５の右端の位置を表し、縦軸がリーク電流を表している。ここで、x1=0のときが、正の固定電荷層６５の端がちょうどSi基板５１のPN接合の境界６３に位置したときを表している。
このシミュレーションにおいては、N+領域６２の濃度を約1e19cm-3、P_Well領域の濃度を約1e17cm-3とし、Si基板５１と固定電荷層６５との界面に、正の固定電荷が設定されている。また、図５の例においては、空乏層６４の範囲が点線で示されている。
このとき、正の固定電荷層６５の右端x1がマイナスの値を示す場合、すなわち、正の固定電荷層６５の右端x1がPN接合位置よりもN+領域６２側にある場合は、リーク電流が発生しているが、正の固定電荷層６５の右端x1が空乏層６４にかかると、リーク電流が減少している。
さらに、この正の固定電荷層６５の端がPN接合の治金学的境界６３を越えて、かつ、空乏層６４内にあるところで、リーク電流の低減が止まっていることがわかる。したがって、このN+領域６２から伸びた正の固定電荷層６５は、もとのPN接合によって形成されている空乏層６４内まで形成すれば十分、リーク電流の減少させることができる。そして、PN接合の境界６３よりさらに延伸した空乏層６４内まで伸ばした構造がよりリーク電流を減少させることができる最適な構造であることがわかる。
次に、図６のフローチャートを参照して、図４に示される構造の製造処理について説明する。なお、この処理は、図示せぬ製造装置により実行される処理である。
ステップＳ５１において、製造装置は、Si基板５１にP_Well領域６１を形成する。ステップＳ５２において、製造装置は、ステップＳ５１においてP_Well領域６１が形成されたSi基板５１に、N+領域６２を形成する。
ステップＳ５３において、製造装置は、正の電荷を有する正の固定電荷層６５を形成する。正の固定電荷層６５は、400度以下で形成されるプラズマ酸化膜またはNを含有したSiO2膜などからなる。
ステップＳ５４において、製造装置は、ステップＳ５３により正の固定電荷層６５が形成された後に、フォトリソグラフィやドライエッチングなどを用いて、必要な部分以外を選択エッチングする。
以上により、図４に示される構造が完成される。
＜本技術のPN接合の他の例＞
図７は、本技術を適用したPN接合の構造の第２の実施の形態を示す図である。図７の例においては、図４の例と同様に、Si基板５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されており、P_Well領域６１とN+領域６２との境界６３の周囲には、空乏層６４が形成されている。
そして、図７の例の場合、Si基板５１の表面には、P_Well領域６１の上に空乏層６４にかかるようにして、負の固定電荷を持つ負の固定電荷層８１が形成されている。
このとき、負の固定電荷層８１の端の位置をｘ2としてSi基板５１の表面上を移動させたときのリーク電流の値をシミュレーションによって求めたものを、図８に示す。
図８の例においては、横軸が負の固定電荷層８１の左端の位置を表し、縦軸がリーク電流を表している。ここで、x2=0のときが、負の固定電荷層８１の端がちょうどSi基板５１のPN接合の境界６３に位置したときを表している。
このシミュレーションにおいては、N+領域６２の濃度を約1e19cm-3、P_Well領域の濃度を約1e17cm-3とし、Si基板５１と負の固定電荷層８１との界面に、負の固定電荷が設定されている。また、図８の例においては、空乏層６４の範囲が点線で示されている。
このとき、負の固定電荷層８１の左端x2がプラスの値を示す場合、すなわち、負の固定電荷層８１の左端x2がPN接合位置よりもP_Well領域６１側にある場合は、リーク電流が発生しているが、負の固定電荷層８１の左端x2が空乏層６４にかかると、リーク電流が減少している。
また、この負の固定電荷層８１の左端がPN接合の治金学的境界６３を越えて、かつ、空乏層６４内にあるところで、リーク電流が最も低減していることがわかる。さらに、負の固定電荷層８１の左端が空乏層６４を越えて、N+領域６２にかかるようになると、再びリーク電流が増加している。したがって、この負の固定電荷層８１は、P_Well領域６１から空乏層６４にかけて形成する必要がある。そして、PN接合の境界６３よりさらに延伸し、かつ空乏層６４内に位置するように形成される構造が、よりリーク電流を減少させることができる最適な構造であることがわかる。
これは、例えば、空乏層を含めた全面、または、空乏層を越えてその外部にまで延伸した状態で固定電荷を有する層を形成しているからである。本技術においては、N領域から延伸した正の固定電荷を有する層、またはP領域から延伸した負の固定電荷を有する層の端を空乏層内に止める、より望ましくは、治金学的PN境界を越え、かつ空乏層内に位置するように形成される。これにより、リーク電流を低減することができる。
次に、図９のフローチャートを参照して、図７に示される構造の製造処理について説明する。なお、この処理は、図示せぬ製造装置により実行される処理である。
ステップＳ７１において、製造装置は、Si基板５１にP_Well領域６１を形成する。ステップＳ７２において、製造装置は、ステップＳ７１においてP_Well領域６１が形成されたSi基板５１に、N+領域６２を形成する。
ステップＳ７３において、製造装置は、負の電荷を有する負の固定電荷層８１を形成する。負の固定電荷層８１は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、およびランタノイドなどから選ばれる少なくとも１種以上の元素を含む酸化物絶縁膜からなる。負の固定電荷層８１は、例えば、Atomic Layer Deposition 法（ALD法）を用いて表面に0.5乃至50nm程度形成される。
ステップＳ７４において、製造装置は、ステップＳ７３により負の固定電荷層８１が形成された後に、フォトリソグラフィやドライエッチングなどを用いて、必要な部分以外を選択エッチングする。
以上により、図７に示される構造が完成される。
図１０は、本技術を適用したPN接合の構造の第３の実施の形態を示す図である。図１０の例においては、図４の例と同様に、Si基板５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されており、P_Well領域６１とN+領域６２との境界６３の周囲には、空乏層６４が形成されている。
そして、図１０の例の場合、Si基板５１の表面には、N+領域６２の上に空乏層６４にかけて延伸した正の固定電荷を持つ正の固定電荷層９１が形成されており、P_Well領域６１の上に空乏層６４にかけて延伸した負の固定電荷を持つ負の固定電荷層９２が形成されている。
このとき、正の固定電荷層９１と負の固定電荷層９２との間隔の距離x3として、x3を変化したときのリーク電流の値をシミュレーションによって求めたものを、図１１に示す。
図１１の例においては、横軸がPN接合の境界６３から各層の端（正の固定電荷層９１の右端、負の固定電荷層９２の左端）までの距離を表し、縦軸がリーク電流を表している。ここで、x3=0のときは、正の固定電荷層９１の右端、負の固定電荷層９２の左端がそれぞれ境界６３に位置するときであり、そこからx3増加したときは、正の固定電荷層９１の右端、負の固定電荷層９２の左端が境界６３から等距離にあるとしている。
この結果より、P_Well領域６１から延伸した負の固定電荷層９２が空乏層６４に入ったところからリーク電流が減少し始め、N+領域６２から延伸した正の固定電荷層９１も空乏層６４に入るとよりリーク電流が減少していることがわかる。
以上のことから、それぞれの正の固定電荷層９１の右端と負の固定電荷層９２の左端が空乏層６４内に位置していることがリーク電流低減に効果があることがわかる。
次に、図１２のフローチャートを参照して、図１０に示される構造の製造処理について説明する。なお、この処理は、図示せぬ製造装置により実行される処理である。
ステップＳ９１において、製造装置は、Si基板５１にP_Well領域６１を形成する。ステップＳ９２において、製造装置は、ステップＳ７１においてP_Well領域６１が形成されたSi基板５１に、N+領域６２を形成する。
ステップＳ９３において、製造装置は、正の電荷を有する正の固定電荷層９１を形成する。正の固定電荷層９１は、400度以下で形成されるプラズマ酸化膜またはNを含有したSiO2膜などからなる。
ステップＳ９４において、製造装置は、ステップＳ９３により正の固定電荷層９１が形成された後に、フォトリソグラフィやドライエッチングなどを用いて、必要な部分以外を選択エッチングする。
ステップＳ９５において、製造装置は、負の電荷を有する負の固定電荷層９２を形成する。負の固定電荷層９２は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、およびランタノイドなどから選ばれる少なくとも１種以上の元素を含む酸化物絶縁膜からなる。負の固定電荷層９２は、例えば、Atomic Layer Deposition 法（ALD法）を用いて表面に0.5乃至50nm程度形成される。
ステップＳ９６において、製造装置は、ステップＳ９５により負の固定電荷層９２が形成された後に、フォトリソグラフィやドライエッチングなどを用いて、必要な部分以外を選択エッチングする。
以上により、図１０に示される構造が完成される。
なお、図１０の例においては、正の固定電荷層が先に形成される例を説明したが、負の固定電荷層が先に形成されてもよい。また、図１０に示される構造の変形として、図１３Ａおよび図１３Ｂに示されるように、一方の固定電荷層が他方の固定電荷層に乗り上げる形で形成することもできる。
＜変形例＞
図１３は、図１０に示されたPN接合の構造の変形例を示す図である。図１３の例においては、図４の例と同様に、Si基板５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されており、P_Well領域６１とN+領域６２との境界６３の周囲では、空乏層６４が形成されている。
図１３Ａの例においては、Si基板５１の表面には、N+領域６２の上に空乏層６４の境界６３まで延伸した正の固定電荷を持つ正の固定電荷層９３が形成されており、P_Well領域６１から、空乏層６４の境界６３を越えて、正の固定電荷層９３を乗り上げるように、負の固定電荷を持つ負の固定電荷層９４が形成されている。
なお、負の固定電荷層９４が乗り上げた先は、空乏層６４を越えた正の固定電荷層９３の上であればよい。
図１３Ｂの例においては、Si基板５１の表面には、P_Well領域６１の上に空乏層６４の境界６３まで延伸した負の固定電荷を持つ負の固定電荷層９６が形成されており、N+領域６２から空乏層６４の境界６３を越えて、負の固定電荷層９６を乗り上げるように、正の固定電荷を持つ固定電荷層９５が形成されている。
なお、正の固定電荷層９５が乗り上げた先は、空乏層６４を越えた負の固定電荷層９６の上であればよい。
＜リーク電流低減率の比較＞
図１４は、リーク電流低減率の比較を示す図である。
PN接合の界面（表面）上に固定電荷層がない状態でのリーク電流を1（基準）とすると、負の固定電荷を持つ層を、空乏層を覆う形で全面に付けた場合、リーク電流は0.93となり、固定電荷層のないものに対して7.1%の低減率となる。
これに対して、本技術の第１の実施の形態であるN+領域から空乏層内まで延伸した正の固定電荷層を形成した場合（図４）、リーク電流は、0.69となり、固定電荷層のないものに対して31.4%の低減率となる。
本技術の第２の実施の形態であるP_Well領域から空乏層内までの延伸した負の固定電荷層を形成した場合（図７）、リーク電流は、0.35となり、固定電荷層のないものに対して65.3%の低減率となる。さらに、本技術の第３の実施の形態である双方の領域からそれぞれ正の固定電荷層と負の固定電荷層とを空乏層に延伸した場合、リーク電流は、0.22となり、固定電荷層のないものに対して最大77.5%の低減率となる。
ここで、図２に戻り、上述したように、光電変換膜２２を半導体基板２１の外に設置して、それを導電性配線（配線層２５）を用いて半導体基板２１上のFD３１と接続した構造の画素においては、そのFD３１のPN接合界面でのリーク電流を極力抑える必要があった。
ここで、半導体基板２１の外に設置した光電変換膜２２としては、カルコパイライト構造の化合物半導体、または有機材料を用いることができる。カルコパイライト系光電変換膜としては、例えば、CuInSe2、銅−アルミニウム−ガリウム−インジウム−硫黄−セレン系の混晶からなるものを利用可能である。また、上記以外にもIII族、IV族からなる化合物半導体層を形成してもよい。また、有機材料としては、例えば、キナクドリン系、クマリン系、などの材料を用いてもよい。さらに、量子構造を持った無機光電変換膜(Quantam Film)でもよい。なお、本実施の形態における光電変換膜は、その一例を示したものであり、これに限るものではない。
また、光電変換膜２２においては、光照射によって電子−ホールペアが形成されるが、FD３１に接続された下部電極２４で収集するキャリアは、電子でもホールでもどちらでもよい。電子を収集する場合、RST_Tr.３２のFD３１と反対側は、VDDに接続され、FDをリセットすると、VDDにリセットされ、電子が溜まると共に電位は低下していくこととなる。
一方、ホールを収集する場合、RST_Tr.３２は、GNDまたはそれに近い電位に設定され、ホールがFD３１に転送されると電子との再結合により消滅し、電位は上昇していくこととなる。したがって、電子を転送する場合は、リセット動作直後、ホールを転送する場合は、リセット後にホールが転送されたときにFD３１領域の電位が上昇し、よりリークが起こりやすくなる状態となる。
＜本技術のPN接合のさらに他の例＞
図１５は、本技術を適用したPN接合の構造の第４の実施の形態を示す図である。なお、図１５Ａは、本技術を適用したPN接合の構造を簡略した断面図を示す図であり、図１５Ｂは、本技術を適用したPN接合の構造を上から見た平面図を示す図である。
また、図１５の例は、上述した図２について、第２の実施の形態を組み合わせたものである。すなわち、図１５の例の画素１０１は、光電変換膜がSi基板（半導体基板）１１１外に配置されており、それが導電性配線を通じて、Si基板１１１上のFD１２４と接続した構成となっている。なお、図１５の例においては、光電変換膜、上部電極、下部電極の図示は省略されている。
図１５の画素１０１において、Si基板１１１の表面には、Si基板１１１に形成されたP_well領域１２１にN型を注入することで、Poly電極１２２およびゲート酸化膜１２３からなるRST_Tr.１３１、並びにFD１２４などの回路が形成されている。
FD１２４は、接続配線１２８を介して、図示せぬ上部電極、下部電極に挟まれた光電変換膜と接続されている。FD１２４は、N+領域で形成されており、FD１２４とP_well領域１２１との間には、空乏層１２５が形成されている。
このような画素１０１において、P_Well領域１２１から空乏層１２５に延伸するような形で負の固定電荷層１２６が形成される。この構造、すなわち、P_Well領域１２１から空乏層１２５にかけて延伸した負の固定電荷層１２６の働きにより、FD１２４部分で発生するリーク電流を低減することができる。
なお、図１５Ｂの例においては、負の固定電荷層１２６は、Poly電極１２２と接触せずに、空間が空いているが、接触してもよい。
次に、図１６のフローチャートを参照して、図１５に示される画素１０１の製造処理について説明する。なお、この処理は、図示せぬ製造装置により実行される処理である。
ステップＳ１１１において、製造装置は、Si基板１１１にP_Well領域１２１、RST_Tr.１３１のPoly電極１２２およびゲート酸化膜１２３を形成する。ステップＳ１１２において、製造装置は、ステップＳ１１１によりP_Well領域１２１などが形成されたSi基板１１１に、N型不純物からなるFD１２４を形成する。
ステップＳ１１３において、製造装置は、負の電荷を有する負の固定電荷層１２６を形成する。負の固定電荷層１２６は、400度以下で形成されるプラズマ酸化膜またはNを含有したSiO2膜などからなる。
ステップＳ１１４において、製造装置は、ステップＳ１１３により負の固定電荷層６５が形成された後に、P_Well領域１２１と空乏層１２５上にのみにパターニングを行う。ステップＳ１１５において、製造装置は、層間絶縁膜１２７を形成する。ステップＳ１１６において、製造装置は、層間絶縁膜１２７にコンタクトホールを形成する。
ステップＳ１１６において、製造装置は、図示せぬ光電変換層と、接続配線１２８を形成する。これにより、図１５に示された構造が完成される。
この構造により、P_Well領域１２１から空乏層１２５にかけて延伸した負の固定電荷層１２６の働きにより、FD１２４部分で発生するリーク電流を低減することができる。
図１７は、本技術を適用したPN接合の構造の第５の実施の形態を示す図である。なお、図１７Ａは、本技術を適用したPN接合の構造を簡略した断面図を示す図であり、図１７Ｂは、本技術を適用したPN接合の構造を上から見た平面図を示す図である。
また、図１７の例は、上述した図２について、第１の実施の形態を組み合わせたものである。すなわち、図１７の例の画素１５１は、光電変換膜がSi基板１１１外に配置されており、それが導電性配線を通じて、Si基板１１１上のFD１２４と接続した構成となっている。なお、図１７の例においては、光電変換膜、上部電極、下部電極の図示は省略されている。
図１７の画素１５１において、Si基板１１１の表面には、Si基板１１１に形成されたP_well領域１２１にN型を注入することで、Poly電極１２２およびゲート酸化膜１２３からなるRST_Tr.１３１、並びにFD１２４などの回路が形成されている。
FD１２４は、接続配線１２８を介して、図示せぬ上部電極、下部電極に挟まれた光電変換膜と接続されている。FD１２４は、N+領域で形成されており、FD１２４とP_well領域１２１との間には、空乏層１２５が形成されている。
このような画素１５１において、N+領域であるFD１２４から空乏層１２５に延伸するような形で正の固定電荷層１６１が形成される。この構造、すなわち、FD１２４から空乏層１２５にかけて延伸した正の固定電荷層１６１の働きにより、FD１２４部分で発生するリーク電流を低減することができる。
なお、図１７の画素１５１は、図１６を参照して上述した画素１０１の製造処理のステップＳ１１３において、形成されるものが、負の電荷を有する固定電荷層から、正の電荷を有する固定電荷層に代わるだけであり、その他の処理は、基本的に同様である。したがって、図１７の画素１５１の製造処理については省略される。
図１８は、本技術を適用したPN接合の構造の第６の実施の形態を示す図である。なお、図１８は、本技術を適用したPN接合の構造を簡略した断面図を示す図である。
また、図１８の例は、上述した図２について、第３の実施の形態を組み合わせたものである。すなわち、図１８の例の画素１８１は、光電変換膜がSi基板１１１外に配置されており、それが導電性配線を通じて、Si基板１１１上のFD１２４と接続した構成となっている。なお、図１８の例においては、光電変換膜、上部電極、下部電極の図示は省略されている。
図１８の画素１８１において、Si基板１１１の表面には、Si基板１１１に形成されたP_well領域１２１にN型を注入することで、Poly電極１２２およびゲート酸化膜１２３からなるRST_Tr.１３１、並びにFD１２４などの回路が形成されている。
FD１２４は、接続配線１２８を介して、図示せぬ上部電極、下部電極に挟まれた光電変換膜と接続されている。FD１２４は、N+領域で形成されており、FD１２４とP_well領域１２１との間には、空乏層１２５が形成されている。
このような画素１８１において、P_Well領域１２１から空乏層１２５に延伸するような形で負の固定電荷層１９１が形成され、N+領域であるFD１２４から空乏層１２５に延伸するような形で正の固定電荷層１９２が形成される。この構造、すなわち、P_Well領域１２１から空乏層１２５にかけて延伸した負の固定電荷層１９１およびFD１２４から空乏層１２５にかけて延伸した正の固定電荷層１９２の働きにより、FD１２４部分で発生するリーク電流を低減することができる。
なお、図１８の例においては、負の固定電荷層１９１と正の固定電荷層１９２とが、それぞれ空乏層１２５にかかるように形成されているが、お互いの層は、積層構造とはなっていない。
図１９は、本技術を適用したPN接合の構造の第７の実施の形態を示す図である。なお、図１９は、本技術を適用したPN接合の構造を簡略した断面図を示す図である。
また、図１９の例は、上述した図２について、第３の実施の形態の変形例を組み合わせたものである。すなわち、図１９の例の画素１８１は、光電変換膜がSi基板１１１外に配置されており、それが導電性配線を通じて、Si基板１１１上のFD１２４と接続した構成となっている。なお、図１９の例においては、光電変換膜、上部電極、下部電極の図示は省略されている。
図１９の画素２０１において、Si基板１１１の表面には、Si基板１１１に形成されたP_well領域１２１にN型を注入することで、Poly電極１２２およびゲート酸化膜１２３からなるRST_Tr.１３１、並びにFD１２４などの回路が形成されている。
FD１２４は、接続配線１２８を介して、図示せぬ上部電極、下部電極に挟まれた光電変換膜と接続されている。FD１２４は、N+領域で形成されており、FD１２４とP_well領域１２１との間には、空乏層１２５が形成されている。
このような画素２０１において、P_Well領域１２１から空乏層１２５に延伸するような形で負の固定電荷層２１１が形成されており、N+領域であるFD１２４から空乏層１２５を越えて、負の固定電荷層２１１に乗り上げるように、正の固定電荷層２１２が形成されている。この構造、すなわち、P_Well領域１２１から空乏層１２５にかけて延伸した負の固定電荷層２１１およびFD１２４から空乏層１２５を越えて、負の固定電荷層２１１に乗り上げるように形成された正の固定電荷層２１２の働きにより、FD１２４部分で発生するリーク電流を低減することができる。
＜本技術のPN接合の他の例＞
図２０は、本技術を適用したPN接合の構造の第８の実施の形態を示す図である。図２０の例においては、図４の例と同様に、Si基板５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されており、P_Well領域６１とN+領域６２との境界６３の周囲では、空乏層６４が形成されている。
そして、図２０の例の場合、Si基板５１の表面には、N+領域６２の上に空乏層６４にかかるようにして、図４の正の固定電荷を持つ正の固定電荷層６５が、Si酸化膜２５１を介して形成されたPoly Si電極(Gate)２５２に置き換えられている。
このとき、Poly Si電極２５２は、N型、P型、いずれの不純物を含むものでも構わないが、好ましくは、N+領域６２の上は、N型のPoly Siが望ましい。そして、N+領域６２のPoly Si電極２５２には、正の電圧がかけられる。
この電圧を適当に調整することで、図４の固定電荷層６５と同様なSi表面のポテンシャルを作ることができ、固定電荷層６５を形成した場合と同様のリーク電流低減効果を得ることができる。
図２１は、本技術を適用したPN接合の構造の第９の実施の形態を示す図である。図２１の例においては、図４の例と同様に、Si基板５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されており、P_Well領域６１とN+領域６２との境界６３の周囲では、空乏層６４が形成されている。
そして、図２１の例の場合、Si基板５１の表面には、P_Well領域６１の上に空乏層６４にかかるようにして、図７の負の固定電荷を持つ負の固定電荷層８１が、Si酸化膜２６１を介して形成されたPoly Si電極(Gate)２６２に置き換えられている。
このとき、Poly Si電極２６２は、N型、P型、いずれの不純物を含むものでも構わないが、好ましくは、P_Well領域６１の上は、P型のPoly Siが望ましい。そして、P_Well領域６１のPoly Si電極２６２には、負の電圧がかけられる。
この電圧を適当に調整することで、図７の負の固定電荷層８１と同様なSi表面のポテンシャルを作ることができ、負の固定電荷層８１を形成した場合と同様のリーク電流低減効果を得ることができる。
図２２は、本技術を適用したPN接合の構造の第１０の実施の形態を示す図である。図２２の例においては、図４の例と同様に、Si基板５１にP型のWell（P_Well領域）の中にN+領域を形成したものが示されており、P_Well領域６１とN+領域６２との境界６３の周囲では、空乏層６４が形成されている。
そして、図２２の例の場合、Si基板５１の表面には、N+領域６２の上に空乏層６４にかかるようにして、図１０の正の固定電荷を持つ正の固定電荷層９１が、Si酸化膜２７１を介して形成されたPoly Si電極(Gate)２７２に置き換えられている。また、P_Well領域６１の上に空乏層６４にかかるようにして、図１０の負の固定電荷を持つ負の固定電荷層９２が、Si酸化膜２７２を介して形成されたPoly Si電極(Gate)２７４に置き換えられている。
このとき、Poly Si電極２７２および２７４は、N型、P型、いずれの不純物を含むものでも構わないが、好ましくは、N+領域６２の上は、N型のPoly Siが望ましい。そして、N+領域６２のPoly Si電極２７２には、正の電圧がかけられる。また、好ましくは、P_Well領域６１の上は、P型のPoly Siが望ましい。そして、P_Well領域６１のPoly Si電極２７４には、負の電圧がかけられる。
この電圧を適当に調整することで、図１０の正の固定電荷層９１および負の固定電極層９２と同様なSi表面のポテンシャルを作ることができ、正の固定電荷層９１および負の固定電極層９２を形成した場合と同様のリーク電流低減効果を得ることができる。
＜本技術のPN接合のさらに他の例＞
図２３は、本技術を適用したPN接合の構造の第１１の実施の形態を示す図である。なお、図２３Ａは、本技術を適用したPN接合の構造を簡略した断面図を示す図であり、図１５Ｂは、本技術を適用したPN接合の構造を上から見た平面図を示す図である。
また、図２３の例は、上述した図２について、第４の実施の形態を組み合わせたものである。すなわち、図２３の例の画素３０１は、光電変換膜がSi基板１１１外に配置されており、それが導電性配線を通じて、Si基板１１１上のFD１２４と接続した構成となっている。なお、図２３の例においては、光電変換膜、上部電極、下部電極の図示は省略されている。
図２３の画素３０１において、Si基板１１１の表面には、Si基板１１１に形成されたP_well領域１２１にN型を注入することで、Poly電極１２２およびゲート酸化膜１２３からなるRST_Tr.１３１、並びにFD１２４などの回路が形成されている。
FD１２４は、接続配線１２８を介して、図示せぬ上部電極、下部電極に挟まれた光電変換膜と接続されている。FD１２４は、N+領域で形成されており、FD１２４とP_well領域１２１との間には、空乏層１２５が形成されている。
このような画素３０１において、P_Well領域１２１から空乏層１２５に延伸するような形で、図１５の負の固定電荷層１２６の代わりに、Si酸化膜３１１を介して形成されたPoly Si電極３１２が形成される。この構造、すなわち、P_Well領域１２１から空乏層１２５にかけて延伸したPoly Si電極３１２に負バイアスを印加することにより、P_Well領域１２１から、空乏層１２５にかけて、図１５の例と同様に、ホール蓄積層を形成することができ、FD１２４部分で発生するリーク電流を低減することができる。
なお、図２３Ｂの例においては、Poly Si電極３１２は、Poly電極１２２と接触せずに、空間が空いているが、接触してもよい。
以上のように、これらの構造を適用することで、PN接合でのリーク電流を低減することができる。また、この構造をFDに蓄積するタイプのCMOS固体撮像装置に適用することで、暗電流成分を低減した画像を得ることができる。
なお、以上においては、本技術を、CMOS固体撮像装置に適用した構成について説明してきたが、CCD（Charge Coupled Device）固体撮像装置といった固体撮像装置に適用するようにしてもよい。また、本技術は、固体撮像装置だけでなく、FDやPDを必要としない半導体装置にも適用することができる。
また、固体撮像装置は、裏面照射型であってもよいし、表面照射型であってもよい。
なお、本技術は、固体撮像装置への適用に限られるものではなく、撮像装置にも適用可能である。ここで、撮像装置とは、デジタルスチルカメラやデジタルビデオカメラ等のカメラシステムや、携帯電話機等の撮像機能を有する電子機器のことをいう。なお、電子機器に搭載されるモジュール状の形態、すなわちカメラモジュールを撮像装置とする場合もある。
＜電子機器の構成例＞
図２４は、本技術を適用した電子機器としての、カメラ装置の構成例を示すブロック図である。
図２４のカメラ装置６００は、レンズ群などからなる光学部６０１、本技術の各構造が採用される固体撮像装置（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ回路６０３を備える。また、カメラ装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像装置６０２の撮像面上に結像する。固体撮像装置６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像装置６０２として、上述した実施の形態に係る固体撮像装置を用いることができる。
表示部６０５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、固体撮像装置６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像装置６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
操作部６０７は、ユーザによる操作の下に、カメラ装置６００が有する様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
なお、本明細書において、上述した一連の処理を記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
また、本開示における実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。
さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。
また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。つまり、本技術は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有するのであれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例また修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
なお、本技術は以下のような構成も取ることができる。
（１） 半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜
を備える半導体装置。
（２） 前記正の固定電荷膜は、プラズマ酸化膜である
前記（１）に記載の半導体装置。
（３） 前記正の固定電荷膜は、窒素原子を含んだSiO2膜である
前記（１）に記載の半導体装置。
（４） 前記負の固定電荷膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、およびランタノイドのうち少なくとも１種類以上の元素を含む酸化物である
前記（１）乃至（３）のいずれかに記載の半導体装置。
（５） 前記半導体装置は、固体撮像装置であって、
前記半導体基板中に前記PN接合を用いて周辺と分離されたフローティング拡散領域と、
前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と
をさらに備える
前記（１）乃至（４）のいずれかに記載の半導体装置。
（６） 前記光電変換層は、カルコパイライト系材料である
前記（５）に記載の半導体装置。
（７） 前記光電変換層は、有機材料である
前記（５）に記載の半導体装置。
（８） 半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、
前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と、
前記半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜と
を備える固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
（９） 半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲート
を備える半導体装置。
（１０） 前記半導体装置は、固体撮像装置であって、
前記半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、
前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と
をさらに備える前記（９）に記載の半導体装置。
（１１） 半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、
前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と、
前記半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲート
を備える固体撮像装置と、
前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
入射光を前記固体撮像装置に入射する光学系と
を有する電子機器。
１ 固体撮像装置， ２ 画素， ２１ 半導体基板, ２２ 光電変換膜， ２３上部電極, ２４ 下部電極， ２５ 配線層, ３１ フローティングディフージョン， ３２ RST_Tr., ３３ AMP_Tr.， ５１ Si基板, ６１ P_Well領域， ６２ N+領域, ６３ 境界， ６４ 空乏層，６５ 固定電荷層, ８１ 固定電荷層,９１ 固定電荷層, ９２ 固定電荷層, １０１ 画素， １１１ 半導体基板, １２１ P_well領域， １２２ Poly電極, １２３ ゲート酸化膜， １２４ FD.， １２５ 空乏層， １２６ 負の固定電荷層，１２７ 層間絶縁膜、 １２８ 接続配線， １５１ 画素、 １６２ 正の固定電荷層， １８１ 画素、 １９１ 負の固定電荷層， １９２ 正の固定電荷層， ２０１ 画素、 ２１１ 負の固定電荷層， ２１２ 正の固定電荷層， ２５１ Si酸化膜， ２５２ Poly Si電極， ２６１ Si酸化膜， ２６２ Poly Si電極，２７１ Si酸化膜， ２７２ Poly Si電極, ２７３ Si酸化膜, ２７４ Poly Si電極， ３０１ 画素, ３１１ Si酸化膜， ３１２ Poly Si電極, ６００ カメラ装置， ５０１ 固体撮像装置， ６０１ 光学部， ６０３ ＤＳＰ回路

Claims (11)

  1. 半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜
    を備える半導体装置。
  2. 前記正の固定電荷膜は、プラズマ酸化膜である
    請求項１に記載の半導体装置。
  3. 前記正の固定電荷膜は、窒素原子を含んだSiO2膜である
    請求項１に記載の半導体装置。
  4. 前記負の固定電荷膜は、ハフニウム、ジルコニウム、アルミニウム、タンタル、チタン、イットリウム、およびランタノイドのうち少なくとも１種類以上の元素を含む酸化物である
    請求項１に記載の半導体装置。
  5. 前記半導体装置は、固体撮像装置であって、
    前記半導体基板中に前記PN接合を用いて周辺と分離されたフローティング拡散領域と、
    前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と
    をさらに備える請求項１に記載の半導体装置。
  6. 前記光電変換層は、カルコパイライト系材料である
    請求項５に記載の半導体装置。
  7. 前記光電変換層は、有機材料である
    請求項５に記載の半導体装置。
  8. 半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、
    前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と、
    前記半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する負の固定電荷を有する負の固定電荷膜、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置する正の固定電荷を有する正の固定電荷膜のうち少なくとも１つの膜と
    を備える固体撮像装置と、
    前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    入射光を前記固体撮像装置に入射する光学系と
    を有する電子機器。
  9. 半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲート
    を備える半導体装置。
  10. 前記半導体装置は、固体撮像装置であって、
    前記半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、
    前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と
    をさらに備える請求項９に記載の半導体装置。
  11. 半導体基板中にPN接合を用いて周辺と分離されたフローティング拡散領域と、
    前記フローティング拡散領域に導電性の配線を介して接続された光電変換層と、
    前記半導体基板中に形成されたPN接合の表面において、P型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲート、および、N型領域から空乏層に延伸し、かつ、その境界がPN接合での空乏層中に位置するポリシリコンゲートのうち少なくとも１つのポリシリコンゲート
    を備える固体撮像装置と、
    前記固体撮像装置から出力される出力信号を処理する信号処理回路と、
    入射光を前記固体撮像装置に入射する光学系と
    を有する電子機器。
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