JP2021027156A - 固体撮像素子および撮像装置 - Google Patents

Abstract

【課題】 光電変換膜中に膜欠陥が形成された場合であっても、画面上に大きな白キズが発生するのを防止することができるとともに、膜電圧を設定された所望の値まで印加し電荷増倍現象を発生させることができる、光電変換膜積層型の固体撮像素子および撮像装置を提供する。【解決手段】 光電変換膜２０を画素回路１０上に積層するタイプのＣＭＯＳ型固体撮像素子であって、画素回路１０は、ｐ型基板１上にｎ型ＭＯＳトランジスタ部２を形成する手法を用いて構成され、上部に画素電極３を配されてなり、光電変換膜２０は、光電変換層兼電荷増倍層を構成する結晶セレン層５、正孔注入阻止層を構成する酸化ガリウム層４、および膜電極を構成するＩＴＯ層６をこの順に積層されてなり、ＩＴＯ層６には画素電極３のリセット電圧に対して正の電圧を印加し、光電変換により発生した電子正孔対のうち正孔を光電変換膜２０の走行キャリアとして用いるように構成されてなる。【選択図】図５

Description

本発明は、固体撮像素子および撮像装置に関し、詳しくは、画素サイズを微細化することで撮像素子のコンパクト化および多画素化を図り、高精細な画像を撮像し得る光電変換部を備えた固体撮像素子および撮像装置に関するものである。

従来、固体撮像素子、例えばＣＭＯＳ撮像素子においては、高精細な画像を撮影することができるように、画素サイズの微細化および多画素化を図るための技術開発が進められてきた。しかし、画素サイズが微細化されたことにより、光を電気信号に変換する光電変換部の面積が狭くなり、感度の低下につながることが問題となっていることから、感度を向上させるために、裏面照射型や光電変換膜積層型の構造のものが注目されており、研究開発が進められている（下記非特許文献１、２を参照）。

このような光電変換膜積層型の固体撮像素子において、各単位画素が３トランジスタ型とされたものが知られている（下記特許文献１を参照）。
下記非特許文献１に開示された技術は、本願の図１１に示すように、電荷増倍作用を有する光電変換膜３２０を画素回路３１０の画素電極３０３上に積層した画素構造を備えており、画素電極３０３に浮遊拡散容量３０８が接続されている。また、光電変換膜３２０は、正孔注入阻止層としての酸化ガリウム層３０４、光電変換層兼電荷増倍層としての結晶セレン層３０５、および膜電極としてのＩＴＯ層３０６を、この順に積層してなる構造とされている。
画素回路３１０はｐ型基板３０１上にｎ型ＭＯＳトランジスタ部３０２を形成することで構成されている。なお、画素電極３０３は浮遊拡散容量３０８と電気的に接続されている。また、ｐ型基板３０１と画素電極３０３の間には絶縁層３０９が設けられている。

図１２は、図１１中、Ａ−Ａ′線の断面の深さ方向に沿ったバンド構造を示すバンド図である。
すなわち図１２は、上記正孔注入阻止層として酸化ガリウム層３０４を、光電変換層兼電荷増倍層として結晶セレン層３０５を、さらに、シリコン半導体材料からなる、浮遊拡散容量３０８とｐ型基板３０１を、各々用いた場合を例にとって説明している。伝導帯の下端と価電子帯の上端の電位が表されており、膜電極（ＩＴＯ層）３０６と画素電極３０３については金属の仕事関数が表されており、画素内部の状態を示す相対的な電位図とされている。
画素電極３０３と浮遊拡散容量３０８の電位は３．３Ｖであり、浮遊拡散容量３０８をリセットした状態のリセット電圧である。膜電極（ＩＴＯ層）３０６には、画素電極３０３を基準とすると−１３Ｖの電圧が印加された状態とされており、膜内の走行キャリアは電子である。

図１３に、膜欠陥がなく、浮遊拡散容量３０８が飽和の状態のバンド構造のバンド図を示す。画素電極３０３と浮遊拡散容量３０８の電位が２．３Ｖの状態とされている。この図１３において、結晶セレン層３０５では、入射光により電子正孔対が発生する。電子が膜内の走行キャリアとして画素電極３０３に向かって走行する。一方、浮遊拡散容量３０８と画素電極３０３の電位は、浮遊拡散容量３０８に信号の電子が入ると、リセット電圧の３．３Ｖから飽和時の２．３Ｖへ、浮遊拡散容量３０８の電位が浅くなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。

特開２０１３−０７０１８１号公報

K. Nishimura et al., "Advanced features of layered-structure organic-photoconductive-film CMOS image sensor: Over 120dB wide dynamic range function and photoelectric-conversion-controlled global shutter function", Japanese Journal of Applied Physics, Vol.57, No.10, pp.1002B4-1-1002B4-11, September 2018. S. Imura et al., "High-Sensitivity Image Sensors Overlaid With Thin-Film Gallium Oxide/Crystalline Selenium Heterojunction Photodiodes", IEEE Transactions on Electron Devices, Vol.63, No.1, pp.86-91, January 2016.

しかしながら、上記光電変換膜３２０を画素回路３１０上に成膜する場合、異物が混入するなどして膜に欠陥が生じてしまうことが避けられない。
膜欠陥が生じたことで、浮遊拡散容量３０８の電位の変動が飽和より大きい状態となった場合のバンド構造を示すバンド図を図１４に示す。
画素電極３０３と浮遊拡散容量３０８の電位が０．０Ｖの場合である。この図１４において、入射光により、結晶セレン層３０５では電子正孔対が発生するが、膜欠陥が生じていると、膜抵抗が低下し、膜電極（ＩＴＯ層）３０６から画素電極３０３に過剰な電流が流れる。

浮遊拡散容量３０８と画素電極３０３の電位は、過剰な電流が入ると、リセット電圧の３．３Ｖから、電位が０．０Ｖよりさらに浅くなる方向へ変化する。すると、浮遊拡散容量３０８の電子が溢れて隣の画素へ流入し、さらに隣の隣の画素へ流入することが繰り返される。このような状態となる、画像としては、元々の欠陥の大きさの例えば数百倍にも広がった大きな丸い白キズが発生する。これにより、膜電極（ＩＴＯ層）３０６とｐ型基板３０１が順バイアス状態となるので、過剰な電流が流れ、膜電圧が降下し、膜電圧を、設定された所望の値まで印加することができなくなる。

図１５は、上記従来技術の撮像素子により撮像された、膜電圧−５Ｖ、４Ｋ解像度の暗時の画像を示す。膜電圧の−５Ｖは、浮遊拡散容量３０８のリセット電圧を基準とした膜電極３０６の電圧である。画像には、大きな丸い白キズが発生している。膜欠陥は白キズの中央部の、本図では視認できない程度の微小な大きさであるが、上述したように、浮遊拡散容量３０８の電子が溢れて、隣の画素、さらにその隣の画素と次々に流入していくことによって、画面上に極めて大きな白キズが出現する。
また、膜電圧が降下するため、膜電圧を設定値まで印加することが困難となるので、電荷増倍現象を起こすために必要な電圧を印加することが難しくなる。よって、電荷増倍現象を確認することはできていない。

本発明は上記事情に鑑みなされたものであり、光電変換膜中に膜欠陥が形成された場合であっても、画面上に大きな白キズが発生するのを防止することができるとともに、膜電圧を、設定された所望の値まで印加することができる、光電変換膜積層型の固体撮像素子および撮像装置を提供することを目的とするものである。

本発明の固体撮像素子は、
画素回路上に光電変換膜を積層するタイプのＣＭＯＳ型固体撮像素子であって、
該画素回路は、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、該ｐウエル内に該ｎ型ＭＯＳトランジスタを形成する手法を用いて構成されるとともに、上部に画素電極を配されてなり、
前記光電変換膜は、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層されてなり、
該膜電極には前記画素電極のリセット電圧に対して正の電圧を印加し、
光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とするものである。

また、前記光電変換層兼電荷増倍層として結晶セレンを用いることが好ましい。
また、前記正孔注入阻止層として酸化ガリウムを用いることが好ましい。
さらに、本発明の撮像装置は、上記いずれかの固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とするものである。

本発明の固体撮像素子および撮像装置においては、画素回路を、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、このｐウエル内にｎ型ＭＯＳトランジスタを形成する手法を用いて構成し、光電変換膜は、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層し、膜電極には画素電極のリセット電圧に対して正の電圧を印加し、正孔をキャリアとして用いるように構成している。

このような構成においても、光電変換膜内に膜欠陥が生じていると、膜抵抗が低下し、膜電極からｐ型基板に電流が流れることになる。しかしながら、浮遊拡散容量と画素電極においては、正孔が入ると電位が深くなり、ｐ型基板との電位差が増加するので電子があふれて隣の画素へ流入する虞はない。これにより膜欠陥の影響が周囲にまで及んで、画面上に大きな白キズが形成される状態を阻止することができる。
また、浮遊拡散容量とｐ型基板が逆バイアス状態となることにより、過剰な電流は流れず、膜電圧を、設定された所望の電圧まで印加することができる。

本発明の実施形態に係る固体撮像素子の構成を模式的に示す図である。 本実施形態に係る膜積層タイプで３トランジスタ型画素回路の等価回路を示す回路図である。 本実施形態に係る固体撮像素子において、信号読出しを行った場合における画素回路へ入力される信号のタイムチャートを示すものである。 本実施形態に係る固体撮像素子において、図３に示す信号のタイムチャートの（ａ）、（ｂ）、（ｃ）、（ｄ）各タイミングにおけるエネルギーバンドの模式図である。 本実施形態の固体撮像素子の画素部の断面模式図である。 図５のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。 図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。 図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が大きくなった時の状態を示す図である。 図５に示す固体撮像素子を用いて撮影した画像であって、キャリアが正孔であり、膜電圧が＋５Ｖであるときの画像を表したものである。 図５に示す固体撮像素子を用いて撮影を行ったときの、膜電圧と光信号電流の関係を示すグラフである。 従来の固体撮像素子の画素部の断面模式図である。 図１１のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図である。 図１１のＡ−Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。 図１１のＡ−Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が小さくなった時の状態を示す図である。 図１１に示す従来技術の固体撮像素子を用いて撮影した画像であって、キャリアが電子であり、膜電圧が−５Ｖであるときの画像を表したものである。

以下、本発明の実施形態に係る固体撮像素子について、図面を参照しながら説明する。
図１は、単位画素の画素アレイを有する固体撮像素子、具体的には光電変換膜積層型ＣＭＯＳ撮像素子のシステム構成図である。光電変換膜積層型ＣＭＯＳ撮像素子１００は、光電変換素子を含む単位画素１０２がアレイ状に２次元配列され、画素駆動配線１０３、垂直信号線１０４と接続している画素アレイ１０１を有するとともに、周辺回路として、列並列信号処理回路１０５、出力回路１０６、制御回路（タイミング制御回路１０７、リセット信号制御回路１１１）、水平走査回路１０８、垂直走査回路１０９およびマルチプレクサ回路１１０から構成されている。なお、列並列信号処理回路１０５は、アナログデジタル変換回路（ＡＤＣ）を含む構成となっている。

ここで、列並列信号処理回路１０５および水平走査回路１０８が、図１中の上方および下方に配されているのは、片側に配された場合に比べ、列並列信号処理回路１０５のレイアウト幅を単位画素幅の２倍にしつつ、単位画素１列あたり１個の列並列信号処理回路を配置することができるという理由からである。

なお、本発明の実施形態に係る撮像装置は、例えば図１に示す固体撮像素子を備え、さらに、例えば出力回路１０６からの信号を、そのまま、または所望の信号形態に変換して外部に出力する信号出力部を備えた装置であり、例えば、カメラやセンサ等を含む広義の撮像装置である。

図２は、本実施形態に係る固体撮像素子に用いられる、単位画素１０２の等価回路図を示すものである。図２に示す本実施形態に係る単位画素１０２の等価回路は、光電変換膜（ＰＬ）２１１から信号電荷を読み出す画素回路が、浮遊拡散容量（ＦＤ）２１３、リセットトランジスタ（ＲＴ）２１４、ソースフォロアアンプトランジスタ（ＳＦ）２１５、選択トランジスタ（ＳＬ）２１６、画素出力（ＯＵＴ）２１７、電源（ＶＤＤ）２２２から構成された３トランジスタ型画素回路１０２の回路構成とされている。

図２に示すように、光電変換膜（ＰＬ）２１１は、下部電極がビア（ＶＩＡ）２２７を通して浮遊拡散容量（ＦＤ）２１３に接続される。浮遊拡散容量（ＦＤ）２１３をリセットするリセットトランジスタ（ＲＴ）２１４が浮遊拡散容量（ＦＤ）２１３と電源（ＶＤＤ）２２２との間に接続される。浮遊拡散容量（ＦＤ）２１３はソースフォロアアンプトランジスタ（ＳＦ）２１５のゲート電極に接続される。ソースフォロアアンプトランジスタ（ＳＦ）２１５と選択トランジスタ（ＳＬ）２１６が電源（ＶＤＤ）２２２と画素出力（ＯＵＴ）２１７の間に接続される。

リセットトランジスタ（ＲＴ）２１４の電源（ＶＤＤ）２２２とソースフォロアアンプトランジスタ（ＳＦ）２１５の電源（ＶＤＤ）２２２は、別系統であってもよい。
なお、図２は３トランジスタ型の画素回路を示すものであるが、付加的な機能としてフィードバックリセット機能を備えた回路構成としてもよい。

図３に、本実施形態に係る単位画素１０２の画素回路における入力信号のタイムチャートを示す。具体的には、選択トランジスタ（ＳＬ）２１６、浮遊拡散容量リセットトランジスタ（ＲＴ）２１４の入力信号のタイムチャートを示す。
また、これらのラベルの後の（１）、（２）、（ｎ）等の符号は、図１における画素アレイ１０１の何行目の単位画素であるのかを表している。また、アナログデジタル変換回路（ＡＤＣ）のサンプリングタイミングのタイムチャートを示すものである。

図４に、図３の各タイミング（ａ）、（ｂ）、（ｃ）、（ｄ）におけるエネルギーバンド模式図を示す。図３と図４における（ａ）のタイミングは、電荷蓄積時であることを示すものである。光電変換膜（ＰＬ）２１１の上部電極（膜電極）に、リセット電圧（ＶＤＤ）２２２を基準として正電圧を加えており、光電変換膜（ＰＬ）２１１で信号電荷の正孔が発生し、光電変換膜（ＰＬ）２１１からＶＩＡ２２７を経て浮遊拡散容量（ＦＤ）２１３に信号電荷が移動し、浮遊拡散容量（ＦＤ）２１３で信号電荷が蓄積される。
（ｂ）のタイミングでは、選択トランジスタ（ＳＬ）２１６がオンになり当該画素が選択され、浮遊拡散容量（ＦＤ）２１３に蓄積された信号電荷が読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。
（ｃ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオンになり、浮遊拡散容量（ＦＤ）２１３がリセット電圧（ＶＤＤ）２２２の値にリセットされる。
（ｄ）のタイミングでは、リセットトランジスタ（ＲＴ）２１４がオフになる。また、浮遊拡散容量（ＦＤ）２１３に蓄積されたリセットノイズが読み出されて、アナログデジタル変換回路（ＡＤＣ）においてアナログ値からデジタル値へ変換される。

図３においてＭ−１フレームの１行目の単位画素１０２のリセット後、リセットノイズの値が読み出される。Ｍフレームの１行目の読み出しまでが１回の蓄積時間になる。その後、単位画素１０２が選択されて、リセットノイズが重畳された信号がアナログデジタル変換されて読み出される。このＭフレーム１行目のリセットノイズが重畳された信号がアナログデジタル変換された値と、Ｍ−１フレーム１行目のリセットノイズがアナログデジタル変換された値では、リセットノイズが同じものであるので、センサ外部でのデジタル相関二重サンプリング処理により、リセットノイズが相殺されて、信号のみを分離して抽出することができる（特開２０１５−１６７３４３号公報を参照）。

図５に、本実施形態に係る固体撮像素子の画素構造の断面模式図を示す。この固体撮像素子は、画素回路１０上に光電変換膜２０を積層してなる。光電変換膜２０は、光電変換層兼電荷増倍層としてのｐ型の結晶セレン層（厚みは例えば３００ｎｍ）５、正孔注入阻止層としてのｎ型の酸化ガリウム層（厚みは例えば２０ｎｍ）４、および膜電極としてのＩＴＯ層（厚みは例えば３０ｎｍ）６が、この順に積層された構造とされている。
また、画素回路１０は、ｐ型基板１上にｎ型ＭＯＳトランジスタ部２を形成することで構成される。なお、画素電極３は浮遊拡散容量８と電気的に接続されている。また、ｐ型基板１と画素電極３の間には絶縁層９が設けられている。

図６に、図５のＡ−Ａ′線断面におけるバンド図であって、リセット時の状態を示す図を示す。
図６のバンド図は画素内部の状態を示す相対的な電位図であり、酸化ガリウム層４、結晶セレン層５、および浮遊拡散容量８とｐ型基板１（シリコンの半導体材料）に対しては、伝導帯下端と価電子帯上端が表されている。膜電極（ＩＴＯ層）６と画素電極３については金属の仕事関数が表されている。
また、画素電極３と浮遊拡散容量８の電位は２．３Ｖであり、浮遊拡散容量８をリセットした状態におけるリセット電圧である。膜電極（ＩＴＯ層）６においては画素電極３のリセット電圧を基準として＋１３Ｖが印加されており、膜内の走行キャリアは正孔となっている。

図７は、図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥がなく飽和時の状態を示す図である。ここで、画素電極３と浮遊拡散容量８の電位は、上記浮遊拡散容量８のリセット時よりも１．０Ｖだけ深くなって、３．３Ｖの状態である。
すなわち、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生する。そして本実施形態の場合、正孔が膜内の走行キャリアとして画素電極３方向に走行する。画素電極３方向に走行している正孔が浮遊拡散容量８に入ると、リセット電圧である２．３Ｖから飽和時電位の３．３Ｖへ、電位が深くなる方向へ変化する。電位の変化が読み出し回路の入力レンジ内であれば、正常に動作する。

図８は、図５のＡ−Ａ′線断面におけるバンド図であって、膜欠陥があるため飽和より電位が大きくなった時の状態を示すものである。
このとき、画素電極３と浮遊拡散容量８の電位は５．３Ｖの状態である。

すなわち、前述したように、本実施形態の場合、光電変換層兼電荷増倍層としての結晶セレン層５においては、光入射により電子正孔対が発生すると、正孔が膜内の走行キャリアとして画素電極３方向に走行する。
この状態において、光電変換膜２０に膜欠陥が存在していると、膜抵抗が低下し、正孔電流量が大きくなる。そして、正孔が浮遊拡散容量８に入ると、リセット電圧の２．３Ｖから、電位がさらに深くなる方向へ変化する。これは、ｐ型基板１と浮遊拡散容量８の電位差が増加する方向に変化することになるので、浮遊拡散容量８の電子が図８右方の、エネルギーバンドの山を越えて隣の画素へ溢れるような状態となることはない。
これにより、膜欠陥による画像の白キズは膜欠陥がある場所にだけ限定的に小さく発生し、画面上には大きな丸い白キズが発生することはない。

また、浮遊拡散容量８とｐ型基板１間が逆バイアス状態となるので、過剰な電流は流れず、膜電圧が大幅に降下することはないので、膜電圧を、設定された所望の電圧まで印加することができる。
なお、図８の浮遊拡散容量８においては、価電子帯上端と伝導帯下端の間のバンドギャップが幅をもって形成されているので、正孔がフェルミ準位から価電子帯に移動することは阻止される。

図９は、本実施形態の固体撮像素子により得られた画像であって、膜電圧が＋５Ｖで、４Ｋ解像度の暗時の画像を示す。膜電圧の＋５Ｖは、浮遊拡散容量８のリセット電圧を基準とした膜電極６の電圧である。
この図９によれば、従来技術において問題となっていた、図１５に示すような、大きな丸い白キズは発生していない。膜欠陥による白キズは発生しているが、極めて限定的であるため目立たない。

電荷増倍作用を有する膜２０を画素回路１０上に成膜する場合、異物が混入する等して膜に欠陥が生じてしまう現象は、現在の膜製造技術においては避けることが難しいことは、膜内の走行キャリアが電子、正孔のいずれであっても同様である。しかし、本実施形態の固体撮像素子のように構成することで、信号の正孔が浮遊拡散容量８に入ったときに、リセット電圧から、電位がさらに深くなる方向へ変化するようにすることで、大きな丸い白キズを発生させないようにすることができ、膜欠陥による白キズは発生していても、画面上で目立たないようにすることができる。

図１０に、本実施形態に係る固体撮像素子の画素構造を使用して撮影した光信号電流と膜電圧の関係の測定結果を示す。
本実施形態の固体撮像素子においては、膜欠陥による白キズは極めて限定的で小さいので、過剰な電流が流れず、膜電圧が降下しないので、増倍現象を起こすために必要な高電圧まで印加することができる。
この結果、膜電圧が＋１５Ｖ時の光信号電流が飽和している信号レベルの値を基準とすると、膜電圧が＋２１Ｖ時では、この基準値に対し約１．４倍の光信号電流を得ることができることを確認できた。なお、上記光信号電流は、光が入射した時の信号値から暗時の信号値を減算したときの値である。
このように本実施形態の固体撮像素子においては、シリコンの画素回路１０上において、電荷増倍現象を起こす効果が得られる。

本発明の固体撮像素子および撮像装置については、上記実施形態のものに限られるものではなく、その他の種々の態様のものを採用し得る。例えば、上記実施形態のものにおいては、画素回路は、ｐ型基板にｎ型ＭＯＳトランジスタを形成することにより構成しているが、これに替えて、画素回路はｎ型基板にｐウエルを形成し、ｐウエル内にｎ型ＭＯＳトランジスタを形成することにより構成してもよい。
また、上記実施形態においては、各層や各領域において、上記とは異なる他の適切な材料を用いることができる。例えば正孔注入阻止層の材料として酸化ガリウムを用いているが、これに替えて酸化亜鉛、硫化亜鉛、酸化セリウム、酸化イットリウムおよび酸化インジウムのいずれかを用いることが可能である。

１、３０１ ｐ型基板
２、３０２ ｎ型ＭＯＳトランジスタ部
３、３０３ 画素電極
４、３０４ 酸化ガリウム層
５、３０５ 結晶セレン層
６、３０６ ＩＴＯ層（膜電極）
８、３０８ 浮遊拡散容量
９、３０９ 絶縁層
１０、３１０ 画素回路
２０、３２０ 光電変換膜
１００ 光電変換膜積層型ＣＭＯＳ撮像素子
１０１ 画素アレイ
１０２ 単位画素
１０３ 画素駆動配線
１０４ 垂直信号線
１０５ 列並列信号処理回路
１０６ 出力回路
１０７ タイミング制御回路
１０８ 水平走査回路
１０９ 垂直走査回路
１１０ マルチプレクサ回路
１１１ リセット信号制御回路
２１１ 光電変換膜（ＰＬ）
２１３ 浮遊拡散容量（ＦＤ）
２１４ リセットトランジスタ（ＲＴ）
２１５ ソースフォロアアンプトランジスタ（ＳＦ）
２１６ 選択トランジスタ（ＳＬ）
２１７ 画素出力（ＯＵＴ）
２２２ 電源（ＶＤＤ）
２２７ ビア（ＶＩＡ）
ＡＤＣ アナログデジタル変換回路

Claims (4)

1. 画素回路上に光電変換膜を積層するタイプのＣＭＯＳ型固体撮像素子であって、
   該画素回路は、ｐ型基板上にｎ型ＭＯＳトランジスタを形成する手法、またはｎ型基板上にｐウエルを設け、該ｐウエル内に該ｎ型ＭＯＳトランジスタを形成する手法を用いて構成されるとともに、上部に画素電極を配されてなり、
   前記光電変換膜は、光電変換層兼電荷増倍層、正孔注入阻止層、膜電極の各層をこの順に積層されてなり、
   該膜電極には前記画素電極のリセット電圧に対して正の電圧を印加し、
   光電変換により発生した電子正孔対のうち正孔を前記光電変換膜の走行キャリアとして用いるように構成されてなることを特徴とする固体撮像素子。
2. 前記光電変換層兼電荷増倍層として結晶セレンを用いたことを特徴とする請求項１に記載の固体撮像素子。
3. 前記正孔注入阻止層として酸化ガリウムを用いたことを特徴とする請求項１または２に記載の固体撮像素子。
4. 請求項１〜３のうちいずれか１項記載の固体撮像素子を備え、この固体撮像素子により得られた画像情報を出力する手段を備えたことを特徴とする撮像装置。