JP2019169501A - 撮像素子及び電子機器 - Google Patents

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義治 工藤
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Abstract

【課題】グローバルシャッタ方式の撮像素子において、光電変換部と、光電変換部から転送された電荷を保持する素子との間の混信を抑制する。【解決手段】撮像素子は、光電変換部と、電荷転送部と、前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、電荷電圧変換部と、電荷排出部とを画素内に備え、前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である。本技術は、例えば、グローバルシャッタ方式のＣＭＯＳイメージセンサに適用できる。【選択図】図６

Description

本技術は、撮像素子及び電子機器に関し、特に、グローバルシャッタに対応した撮像素子及び電子機器に関する。
ＣＭＯＳイメージセンサには、ローリングシャッタ方式とグローバルシャッタ方式がある。
ローリングシャッタ方式のＣＭＯＳイメージセンサでは、各画素の露光が行単位で順次行われる。すなわち、画素内のフォトダイオードの電荷をリセットし、電荷の蓄積を開始した後、所定の時間後にフォトダイオードに蓄積された電荷を読み出す動作が、行単位で順次時間をずらしながら行われる。従って、各画素の露光期間が行毎に異なるため、特に動きの速い被写体の像に歪みが生じる。
一方、グローバルシャッタ方式のＣＭＯＳイメージセンサでは、全画素の露光が一括して行われる。例えば、グローバルシャッタ方式のＣＭＯＳイメージセンサには、フォトダイオードとは別に電荷を保持する電荷保持部が各画素に設けられる。そして、画素内のフォトダイオードの電荷をリセットし、電荷の蓄積を開始した後、所定の時間後にフォトダイオードに蓄積された電荷を電荷保持部に読み出す動作が、全画素同時に行われる。その後、電荷保持部に保持（蓄積）された電荷が、行単位で順次読み出される。従って、各画素の露光期間が統一されるため、被写体の像の歪みが抑制される（例えば、特許文献１参照）。
特開２００４−１１１５９０号公報
グローバルシャッタ方式のＣＭＯＳイメージセンサでは、異なるフレームの電荷がフォトダイオードと電荷保持部に蓄積される。従って、フォトダイオードと電荷保持部との間で一方から溢れた電荷が他方に流入する混信が発生すると、画質が低下する。
本技術は、このような状況を鑑みてなされたものであり、フォトダイオード等の光電変換部と、光電変換部から転送された電荷を保持する素子との間の混信を抑制できるようにするものである。
本技術の第１の側面の撮像素子は、光電変換部と、電荷転送部と、前記光電変換部から前記電荷転送部への電荷の転送に用いられる第１の電極と、電荷電圧変換部と、第１の電荷排出部とを画素内に備え、前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記第１の電荷排出部への第２の転送方向に電荷を転送可能である。
本技術の第２の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、光電変換部と、電荷転送部と、前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、電荷電圧変換部と、電荷排出部とを画素内に備え、前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である。
本技術の第１の側面においては、光電変換部から電荷転送部に電荷が転送され、電荷転送部から電荷電圧変換部への第１の転送方向、又は、第１の電荷排出部への第２の転送方向に電荷が転送される。
本技術の第２の側面においては、撮像素子から出力される信号が処理されるとともに、光電変換部から電荷転送部に電荷が転送され、電荷転送部から電荷電圧変換部への第１の転送方向、又は、電荷排出部への第２の転送方向に電荷が転送される。
本技術の第１の側面又は第２の側面によれば、光電変換部と、光電変換部から転送された電荷を保持する素子との間の混信を抑制することができる。
ＣＭＯＳイメージセンサの構成例を示すブロック図である。 図１の単位画素の基本的な形態の構成例を模式的に示す平面図である。 図１の単位画素の基本的な形態の構成例を模式的に示す断面図である。 図３の単位画素のポテンシャル図である。 図３の単位画素のポテンシャル図である。 図１の単位画素の第１の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第１の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第１の実施の形態の構成例を模式的に示す断面図である。 図７の単位画素のポテンシャル図である。 図８の単位画素のポテンシャル図である。 フォトダイオード及び電荷保持部から溢れた電荷の流れを示す図である。 図７の単位画素のポテンシャル図である。 図８の単位画素のポテンシャル図である。 図７の単位画素のポテンシャル図である。 図８の単位画素のポテンシャル図である。 図１の単位画素の第２の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第２の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第２の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第３の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第３の実施の形態の構成例を模式的に示す断面図である。 図１の単位画素の第４の実施の形態の構成例を模式的に示す平面図である。 図１の単位画素の第４の実施の形態の構成例を模式的に示す断面図である。 本技術の応用例を示す図である。 電子機器の構成例を示すブロック図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．基本構成例
２．第１の実施の形態
３．第２の実施の形態（電位障壁の高さを制御することにより電荷を排出する例）
４．第３の実施の形態（フォトダイオードを半導体基板の深部に配置した例）
５．第４の実施の形態（電荷保持部を省略した例）
６．変形例
７．応用例
＜＜１．基本構成例＞＞
まず、図１乃至図５を参照して、グローバルシャッタ方式の撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成例について説明する。
＜ＣＭＯＳイメージセンサ１の構成例＞
図１は、ＣＭＯＳイメージセンサ１の構成例を示すブロック図である。
ＣＭＯＳイメージセンサ１は、画素アレイ部１１、垂直駆動部１２、水平転送部１３、信号処理部１４、及び、出力バッファ１５を備える。
画素アレイ部１１には、単位画素３１が行列状に配置されている。単位画素３１は、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する。なお、以下、光電荷を単に電荷と称し、単位画素を単に画素と称する場合がある。
また、画素アレイ部１１には、行毎に画素駆動線２１が図の左右方向（画素行の方向）に沿って形成され、列毎に垂直信号線２２が図の上下方向（画素列の方向）に沿って形成されている。画素駆動線２１の一端は、垂直駆動部１２の各行に対応した出力端に接続されている。各垂直信号線２２には、電流源３２が接続されている。
なお、この図では、各行の画素駆動線２１を１本ずつ示しているが、１本に限られるものではない。
垂直駆動部１２は、シフトレジスタやアドレスデコーダ等により構成され、画素アレイ部１１の各画素を、全画素同時或いは行単位等で駆動する画素駆動部である。例えば、垂直駆動部１２は、全ての画素３１が同時に露光を行うグローバルシャッタ動作を行うように各画素３１を駆動する。垂直駆動部１２によって選択走査された行の各画素３１から出力される画素信号は、垂直信号線２２の各々を通して水平転送部１３に供給される。
水平転送部１３は、列毎に信号処理部４１及びスイッチ４２を備える。信号処理部４１は、例えば、垂直信号線２２を介して供給される画素信号のＡ／Ｄ（Analog/Digital）変換処理、及び、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）処理等を行う。信号処理された各列の画素信号は、スイッチ４２が順次オンされることにより、信号処理部１４に順次供給される。
信号処理部１４は、水平転送部１３から供給される画素信号に対して加算処理等の種々の信号処理を行い、信号処理後の画素信号を出力バッファ１５に供給する。
なお、水平転送部１３の信号処理部４１と、信号処理部１４との間の信号処理の分担は、この例に限定されるものではなく、変更することが可能である。
出力バッファ１５は、画素信号の出力を制御する。
なお、ＣＭＯＳイメージセンサ１は、表面照射型及び裏面照射型のいずれでもよい。
＜画素３１ａの構成例＞
図２及び図３は、図１の画素アレイ部１１の画素３１の基本的な形態である画素３１ａの構成例を示している。図２は、画素３１ａの平面図を模式的に示し、図３は、図２のＡ−Ａ’方向の画素３１ａの断面の構成例を模式的に示している。図２及び図３には、１つの画素３１ａのみが図示されているが、他の画素も基本的に同様の構成である。
なお、図中の「Ｐ」及び「Ｎ」の記号は、それぞれ半導体領域の極性（Ｐ型半導体領域及びＮ型半導体領域）を表している。さらに、「Ｐ＋」、「Ｐ−」、並びに、「Ｎ＋」、「Ｎ−」の記号の末尾の「＋」又は「−」は、Ｐ型半導体領域及びＮ型半導体領域の不純物濃度を表している。「＋」は不純物濃度が高いことを示し、「−」は不純物濃度が低いことを示している。また、「＋」及び「−」のいずれも付加されていない半導体領域の不純物濃度は、「＋」が付加されている半導体領域と「−」が付加されている半導体領域の中間である。これは、以降の図面についても同様である。
また、ＣＭＯＳイメージセンサ１が表面照射型の場合、図３の半導体基板１０１の上面（オモテ面）が光の入射面となる。一方、ＣＭＯＳイメージセンサ１が裏面照射型の場合、図３の半導体基板１０１の下面（裏面）が光の入射面となる。
なお、以下、半導体基板１０１のゲート電極が設けられている面を回路面と称する。
画素３１ａは、半導体基板１０１、フォトダイオード（ＰＤ）１０２、第１転送ゲート（Ｔ１）１０３、電荷保持部（ＭＥＭ）１０４、第２転送ゲート（Ｔ２）１０５、第３転送ゲート（Ｔ３）１０６、ＦＤ（Floating Diffusion：浮遊拡散領域）１０７、リセットトランジスタ１０８、増幅トランジスタ１０９、選択トランジスタ１１０、電荷排出ゲート（ＡＢＧ）１１１、及び、電荷排出部（Ｄｒａｉｎ）１１２を備えている。
なお、図２及び図３では、リセットトランジスタ１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０に、ＮチャネルのＭＯＳトランジスタを用いた例を示している。ただし、リセットトランジスタ１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０の導電型の組み合わせは、これらの組み合わせに限られるものではない。
また、図示は省略するが、電荷保持部１０４とＦＤ１０７の表面は、タングステンなどによる遮光膜により遮光されている。さらに、図示は省略するが、第１転送ゲート１０３、第２転送ゲート１０５、第３転送ゲート１０６、及び、電荷排出ゲート１１１の各ゲート電極と半導体基板１０１の間には、絶縁膜が形成されている。
フォトダイオード１０２は、半導体基板１０１（のＰ型ウェル層）の回路面側の表面にＰ型層１０２Ａを形成し、Ｐ型層１０２Ａの下方にＮ型層１０２Ｂを埋め込むことによって形成される埋め込み型フォトダイオードである。Ｐ型層１０２Ａ及びＮ型層１０２Ｂは、電荷排出時に空乏状態となる不純物濃度とされる。
第１転送ゲート１０３は、ゲート電極１０３Ａに制御パルスＴ１が印加されることにより、フォトダイオード１０２に蓄積されている電荷を転送する。
なお、以下、ゲート電極１０３Ａに制御パルスＴ１が印加された状態を、第１転送ゲート１０３がオンされた状態とも称する。また、以下、ゲート電極１０３Ａに制御パルスＴ１が印加されていない状態を、第１転送ゲート１０３がオフされた状態とも称する。
電荷保持部１０４は、第２転送ゲート１０５のゲート電極１０５Ａの下方において、電荷排出時に空乏状態となる不純物濃度のＮ型の埋め込みチャネルによって形成されている。電荷保持部１０４は、第１転送ゲート１０３によってフォトダイオード１０２から転送された電荷を保持する。
第２転送ゲート１０５は、ゲート電極１０５Ａに制御パルスＴ２が印加されることにより、電荷保持部１０４に変調をかける。すなわち、ゲート電極１０５Ａに制御パルスＴ２が印加されることにより、電荷保持部１０４のポテンシャルが深くなる。これにより、電荷保持部１０４の飽和電荷量が、変調をかけない場合よりも増加する。
なお、以下、ゲート電極１０５Ａに制御パルスＴ２が印加された状態を、第２転送ゲート１０５がオンされた状態とも称する。また、以下、ゲート電極１０５Ａに制御パルスＴ２が印加されていない状態を、第２転送ゲート１０５がオフされた状態とも称する。
第３転送ゲート１０６は、ゲート電極１０６Ａに制御パルスＴ３が印加されることにより、電荷保持部１０４に蓄積された電荷を転送する。
なお、以下、ゲート電極１０６Ａに制御パルスＴ３が印加された状態を、第３転送ゲート１０６がオンされた状態とも称する。また、以下、ゲート電極１０６Ａに制御パルスＴ３が印加されていない状態を、第３転送ゲート１０６がオフされた状態とも称する。
ＦＤ１０７は、配線用のコンタクトを接続できる不純物濃度のＮ型層からなる電荷電圧変換部である。ＦＤ１０７は、第３転送ゲート１０６によって電荷保持部１０４から転送された電荷を保持し、電圧に変換する。
リセットトランジスタ１０８のドレイン電極は電源ＶＤＤに接続され、ソース電極はＦＤ１０７に接続されている。リセットトランジスタ１０８のゲート電極にリセットパルスＲＳＴが印加され、リセットトランジスタ１０８がオンすることにより、ＦＤ１０７から電荷が排出され、ＦＤ１０７がリセットされる。
増幅トランジスタ１０９のドレイン電極は電源ＶＤＤに接続され、ゲート電極はＦＤ１０７に接続されている。選択トランジスタ１１０のドレイン電極は増幅トランジスタ１０９のソース電極に接続され、ソース電極は垂直信号線２２に接続されている。そして、選択トランジスタ１１０のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ１１０がオンすることにより、画素信号を読み出す対象となる画素３１ａが選択される。すなわち、増幅トランジスタ１０９は、選択トランジスタ１１０がオンされているとき、ＦＤ１０７の電圧を示す画素信号を、垂直信号線２２を介して水平転送部１３に供給する。
なお、選択トランジスタ１１０を、電源ＶＤＤと増幅トランジスタ１０９のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ１０８、増幅トランジスタ１０９、及び、選択トランジスタ１１０については、その一つ或いは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
電荷排出ゲート１１１は、ゲート電極１１１Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード１０２に蓄積されている電荷を転送する。
なお、以下、ゲート電極１１１Ａに制御パルスＡＢＧが印加された状態を、電荷排出ゲート１１１がオンされた状態とも称する。また、以下、ゲート電極１１１Ａに制御パルスＡＢＧが印加されていない状態を、電荷排出ゲート１１１がオフされた状態とも称する。
電荷排出部１１２は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成されている。電荷排出部１１２は、電源Ｖｏｆｄに接続されており、電荷排出部１１２の電位は、電源Ｖｏｆｄの電位とほぼ等しくなる。電荷排出ゲート１１１によってフォトダイオード１０２から電荷排出部１１２に転送された電荷は、電源Ｖｏｆｄへと排出される。
そして、垂直駆動部１２は、全画素３１ａ同時に電子シャッタ動作を行うように各画素３１ａを駆動する。電子シャッタ動作とは、フォトダイオード１０２をリセットした後、フォトダイオード１０２への電荷の蓄積を開始し、所定の時間後にフォトダイオード１０２に蓄積された電荷を電荷保持部１０４に転送する動作である。また、垂直駆動部１２は、電荷保持部１０４からＦＤ１０７への電荷の読み出し、及び、各画素３１ａからの垂直信号線２２への画素信号の出力が画素行毎に行われるように、各画素３１ａを駆動する。
このように、全画素３１ａが同時に電子シャッタ動作を行うことにより、画素３１ａ間の露光期間のズレが抑制され、撮影された画像の歪みが抑制される。
一方、画素３１ａを用いたＣＭＯＳイメージセンサ１では、画素３１ａ内部の構成要素（例えば、電荷保持部１０４、第２転送ゲート１０５、及び、第３転送ゲート１０６）が増加する。そのため、フォトダイオード１０２の受光面積及び体積が小さくなる。
また、フォトダイオード１０２及び電荷保持部１０４は、以下の理由により、単位面積当たりの蓄積電荷密度を高くできない。
図４のＡ及びＢは、図２の画素３１ａの電荷転送時のＡ−Ａ’方向のポテンシャル図を示している。このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。
なお、以下、素子間（例えば、フォトダイオード１０２と電荷保持部１０４との間）の電位障壁（ポテンシャルバリア）の電位が低くなる（電位障壁が図内の上方向に上がる）ことを、電位障壁が高くなる又は上がると称する。一方、素子間の電位障壁の電位が高くなる（電位障壁が図内の下方向に下がる）ことを、電位障壁が低くなる又は下がると称する。
図４のＡは、フォトダイオード１０２から電荷保持部１０４への電荷転送時のポテンシャル図を示している。このとき、第１転送ゲート１０３及び第２転送ゲート１０５がオンし、第３転送ゲート１０６及び電荷排出ゲート１１１がオフしている。これにより、フォトダイオード１０２と電荷保持部１０４との間の電位障壁（以下、電位障壁Ｔ１と称する）が下がり、電荷保持部１０４のポテンシャルが深くなる。
なお、図内のφｐは、空乏状態のフォトダイオード１０２のポテンシャルの深さを示している。Δφ１は、フォトダイオード１０２から転送された電荷による電荷保持部１０４の電位の変化量を示している。Δφ２は、フォトダイオード１０２と電荷保持部１０４との間の電位差を示している。
ここで、フォトダイオード１０２の飽和時にも電荷を完全に転送できるようにするためには、フォトダイオード１０２の飽和時の電位差Δφ２を所定の値以上に設定する必要がある。従って、フォトダイオード１０２の空乏状態の電位（以下、空乏電位と称する）を、電源電圧ＶＤＤに対して十分に低く設定する必要がある。そのため、フォトダイオード１０２の単位体積当たりの蓄積電荷密度は、あまり高くすることができない。
図４のＢは、電荷保持部１０４からＦＤ１０７への電荷転送時のポテンシャル図を示している。このとき、第３転送ゲート１０６がオンし、第１転送ゲート１０３、第２転送ゲート１０５、及び、電荷排出ゲート１１１がオフしている。これにより、電荷保持部１０４とＦＤ１０７との間の電位障壁（以下、電位障壁Ｔ３と称する）が低くなる。
なお、図内のφｍは、空乏状態の電荷保持部１０４のポテンシャルの深さを示している。Δφ１１は、電荷保持部１０４から転送された電荷によるＦＤ１０７の電位の変化量を示している。Δφ１２は、電荷保持部１０４とＦＤ１０７との間の電位差を示している。
ここで、電荷保持部１０４の飽和時にも電荷を完全に転送できるようにするためには、電荷保持部１０４の飽和時の電位差Δφ１２を所定の値以上に設定する必要がある。従って、電荷保持部１０４の空乏電位を、電源電圧ＶＤＤに対して十分に低く設定する必要がある。そのため、電荷保持部１０４の単位体積当たりの蓄積電荷密度は、あまり高くすることができない。
図５は、図２の画素３１ａの露光期間中（フォトダイオード１０２に電荷を蓄積中）のＡ−Ａ’方向のポテンシャル図を示している。このポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。
このとき、第１転送ゲート１０３、第２転送ゲート１０５、第３転送ゲート１０６、及び、電荷排出ゲート１１１がオフしている。
また、このとき、フォトダイオード１０２と電荷保持部１０４には異なるフレームの電荷が蓄積される。そのため、フォトダイオード１０２と電荷保持部１０４との間で混信が発生すると、画質が大幅に低下する。
これに対して、フォトダイオード１０２が飽和し、電荷が溢れても、溢れた電荷が、電荷保持部１０４に流入せずに、電荷排出部１１２に流入するように、フォトダイオード１０２と電荷排出部１１２との間の電位障壁（以下、電位障壁ＡＢＧと称する）が、フォトダイオード１０２と電荷保持部１０４との間の電位障壁Ｔ１より、Δφ２１だけ低く設定される。このように、電位障壁ＡＢＧを低く設定することにより、フォトダイオード１０２の飽和電荷量が減少する。
また、電荷保持部１０４が飽和し、電荷が溢れても、溢れた電荷が、フォトダイオード１０２に流入せずに、ＦＤ１０７に流入するように、電荷保持部１０４とＦＤ１０７との間の電位障壁Ｔ３が、フォトダイオード１０２と電荷保持部１０４との間の電位障壁Ｔ１より、Δφ２１だけ低く設定される。このように、電位障壁Ｔ３を低く設定することにより、電荷保持部１０４の飽和電荷量が減少する。
以上のように、画素３１ａでは、フォトダイオード１０２の受光面積、体積、飽和電荷量、及び、単位体積当たりの蓄積電荷密度が減少する。また、電荷保持部１０４の飽和電荷量、及び、単位体積当たりの蓄積電荷密度が減少する。その結果、ＣＭＯＳイメージセンサ１の感度及びダイナミックレンジが低下する。
一方、ＣＭＯＳイメージセンサ１の感度及びダイナミックレンジの低下を防止するためには、フォトダイオード１０２及び電荷保持部１０４を大きくする必要があり、ＣＭＯＳイメージセンサ１のサイズが増大する。
＜＜２．第１の実施の形態＞＞
次に、図６乃至図１５を参照して、本技術の第１の実施の形態について説明する。
＜画素３１ｂの構成例＞
図６乃至図８は、図１の画素アレイ部１１の画素３１の第１の実施の形態である画素３１ｂの構成例を示している。図６は、画素３１ｂの平面図を模式的に示し、図７は、図６のＢ−Ｂ’方向の画素３１ｂの断面の構成例を模式的に示し、図８は、図６のＣ−Ｃ’方向の画素３１ｂの断面の構成例を模式的に示している。図６乃至図８には、１つの画素３１ｂのみが図示されているが、他の画素も基本的に同様の構成を備えている。
なお、図中、図２及び図３の画素３１ａと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素３１ｂは、画素３１ａと比較して、電荷転送部２０１、電荷排出部（Ｄｒａｉｎ１）２０２、分離部２０３、及び、ＤＴＩ（Deep Trench Isolation）２０４が追加され、電荷排出ゲート１１１及び電荷排出部１１２が削除されている点が異なる。
電荷転送部２０１は、電荷保持部１０４の方向、及び、電荷排出部２０２の方向の２方向に電荷を転送する。例えば、電荷転送部２０１は、第１転送ゲート１０３によってフォトダイオード１０２から転送された電荷を、電荷保持部１０４の方向又は電荷排出部２０２の方向に転送する。また、例えば、電荷転送部２０１は、フォトダイオード１０２及び電荷保持部１０４から溢れ、流入した電荷を電荷排出部２０２の方向に転送する。
なお、本明細書において、電荷の転送方向は、必ずしも直線状の方向に限定されるものではなく、例えば、湾曲又は曲折した方向でもよい。
電荷転送部２０１は、転送領域（Ｚ）２１１、第４転送ゲート（Ａ１）２１２、第５転送ゲート（Ａ２）２１３、及び、電荷排出ゲート（ＡＢＧ）２１４を備える。
転送領域２１１は、第４転送ゲート２１２のゲート電極２１２Ａの下方において、フォトダイオード１０２の電荷を保持する領域であるＮ型層１０２Ｂと極性が同じＮ型の埋め込みチャネルによって形成されている転送チャネル領域である。転送領域２１１は、第１転送ゲート１０３によってフォトダイオード１０２から転送された電荷、並びに、フォトダイオード１０２及び電荷保持部１０４から溢れた電荷が流入する領域である。
第４転送ゲート２１２は、ゲート電極２１２Ａに制御パルスＡ１が印加されることにより、転送領域２１１に変調をかける。すなわち、ゲート電極２１２Ａに制御パルスＡ１が印加されることにより、転送領域２１１のポテンシャルが深くなる。
なお、以下、ゲート電極２１２Ａに制御パルスＡ１が印加された状態を、第４転送ゲート２１２がオンされた状態とも称する。また、以下、ゲート電極２１２Ａに制御パルスＡ１が印加されていない状態を、第４転送ゲート２１２がオフされた状態とも称する。
第５転送ゲート２１３は、ゲート電極２１３Ａに制御パルスＡ２が印加されることにより、転送領域２１１に流入した電荷を転送する。
なお、以下、ゲート電極２１３Ａに制御パルスＡ２が印加された状態を、第５転送ゲート２１３がオンされた状態とも称する。また、以下、ゲート電極２１３Ａに制御パルスＡ２が印加されていない状態を、第５転送ゲート２１３がオフされた状態とも称する。
電荷排出ゲート２１４は、ゲート電極２１４Ａに制御パルスＡＢＧが印加されることにより、転送領域２１１に流入した電荷を転送する。
なお、以下、ゲート電極２１４Ａに制御パルスＡＢＧが印加された状態を、電荷排出ゲート２１４がオンされた状態とも称する。また、以下、ゲート電極２１４Ａに制御パルスＡＢＧが印加されていない状態を、電荷排出ゲート２１４がオフされた状態とも称する。
電荷排出部２０２は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成されている。電荷排出部２０２は、電源Ｖｏｆｄに接続されており、電荷排出部２０２の電位は、電源Ｖｏｆｄの電位とほぼ等しくなる。そして、電荷排出ゲート２１４によってフォトダイオード１０２から電荷排出部２０２に転送された電荷は、電源Ｖｏｆｄへと排出される。
分離部２０３は、転送領域２１１の下方に配置され、フォトダイオード１０２と電荷保持部１０４及びＦＤ１０７との間を電気的に分離する。分離部２０３は、例えば、十分深いトレンチ、若しくは、半導体基板１０１の回路面と反対側の下面まで貫通するＤＴＩ等の物理的障壁、又は、電荷をトラップするドレインにより構成される。この分離部２０３により、電荷が転送領域２１１の下方を通ってブルーミングすることが抑制される。
なお、分離部２０３を物理的障壁により実現する場合、ＣＭＯＳイメージセンサ１が裏面照射型の方が、分離部２０３を形成しやすい。
ＤＴＩ２０４は、画素３１ｂの周囲を囲み、隣接する画素３１ｂ間を電気的に分離する。また、ＤＴＩ２０４は、フォトダイオード１０２と、ゲート電極１０５Ａ、ゲート電極１０６Ａ、ゲート電極２１２Ａ、及び、ゲート電極２１３Ａとの間を電気的に分離する。
次に、図９及び図１５を参照して、画素３１ｂの動作について説明する。
図９、図１２、及び、図１４の下図は、図６の画素３１ｂのＢ−Ｂ’方向のポテンシャル図を示している。図１０、図１３、及び、図１５の下図は、図６の画素３１ｂのＣ−Ｃ’方向のポテンシャル図を示している。これらのポテンシャル図において、縦方向が電位を示し、下方向ほど電位が高くなる。
図９及び図１０は、露光期間中（フォトダイオード１０２に電荷を蓄積中）の画素３１ｂの状態を示している。
具体的には、第１転送ゲート１０３乃至第５転送ゲート２１３がオフし、電荷排出ゲート２１４がオンしている。その結果、フォトダイオード１０２と転送領域２１１との間の電位障壁Ｔ１が、フォトダイオード１０２の空乏電位、及び、転送領域２１１の空乏電位より高くなる。
これにより、フォトダイオード１０２において、光電変換により発生した電荷がそのまま蓄積される。
また、転送領域２１１と電荷保持部１０４との間の電位障壁（以下、電位障壁Ａ２と称する）が、転送領域２１１の空乏電位、及び、電荷保持部１０４の空乏電位より高くなる。転送領域２１１と電荷排出部２０２との間の電位障壁（以下、電位障壁ＡＢＧと称する）が、転送領域２１１の空乏電位より低くなり、電源電圧Ｖｏｆｄとほぼ等しくなる。
これにより、図１１に示されるように、フォトダイオード１０２が飽和することにより溢れた電荷、及び、電荷保持部１０４が飽和することにより溢れた電荷が、転送領域２１１に流入する。転送領域２１１に流入した電荷は、電荷排出ゲート２１４を介して、電荷排出部２０２に排出される。その結果、フォトダイオード１０２と電荷保持部１０４との間の混信が防止される。
さらに、電荷保持部１０４とＦＤ１０７との間の電位障壁Ｔ３が、電荷保持部１０４の空乏電位、及び、電源電圧ＶＤＤより高くなる。
図１２及び図１３は、フォトダイオード１０２から電荷保持部１０４への電荷転送時の画素３１ｂの状態を示している。
まず、図１２のＡ及び図１３のＡに示されるように、第１転送ゲート１０３、第２転送ゲート１０５、第４転送ゲート２１２、及び、第５転送ゲート２１３がオンし、第３転送ゲート１０６及び電荷排出ゲート２１４がオフする。その結果、電位障壁Ｔ１及び電位障壁Ａ２が、フォトダイオード１０２の空乏電位より低くなり、転送領域２１１の空乏電位及び電荷保持部１０４の空乏電位より高くなる。電位障壁ＡＢＧが、転送領域２１１の空乏電位より高くなる。
これにより、フォトダイオード１０２に蓄積されている電荷が、第１転送ゲート１０３、転送領域２１１、及び、第５転送ゲート２１３を介して、電荷保持部１０４に転送される。
次に、図１２のＢ及び図１３のＢに示されるように、第１転送ゲート１０３及び第４転送ゲート２１２がオンする。その結果、電位障壁Ｔ１が、フォトダイオード１０２の空乏電位及び転送領域２１１の空乏電位より高くなる。電位障壁Ａ２が、転送領域２１１の空乏電位より低くなる。
これにより、フォトダイオード１０２からの電荷の転送が停止する。一方、転送領域２１１に残っている電荷が、第５転送ゲート２１３を介して、電荷保持部１０４に転送される。
このようにして、フォトダイオード１０２に蓄積された電荷が、電荷保持部１０４に転送される。
図１４及び図１５は、フォトダイオード１０２のリセット時の画素３１ｂの状態を示している。
この場合、第１転送ゲート１０３、第４転送ゲート２１２、及び、電荷排出ゲート２１４がオンし、第２転送ゲート１０５、第３転送ゲート１０６、及び、第５転送ゲート２１３がオフする。その結果、電位障壁Ｔ１が、フォトダイオード１０２の空乏電位より低くなり、転送領域２１１の空乏電位より高くなる。電位障壁ＡＢＧが、転送領域２１１の空乏電位、及び、電源電圧Ｖｏｆｄとほぼ等しくなる。
これにより、フォトダイオード１０２に蓄積されている電荷が、第１転送ゲート１０３を介して、転送領域２１１に転送される。転送領域２１１に転送された電荷は、電荷排出ゲート２１４を介して、電荷排出部２０２に排出される。このようにして、フォトダイオード１０２がリセットされる。
以上のように、画素３１ｂでは、フォトダイオード１０２と電荷保持部１０４との間の混信が防止される。
また、フォトダイオード１０２に対する転送ゲートが第１転送ゲート１０３の１つのみであり、フォトダイオード１０２からの電荷の転送方向が１方向のみとなる。従って、画素３１ｂは、フォトダイオード１０２からの電荷の転送方向が２方向である画素３１ａと比較して、設計が容易になる。また、図５の画素３１ａのように、フォトダイオード１０２に対して電位障壁Ｔ１より低い電位障壁ＡＢＧを設ける必要がないため、フォトダイオード１０２の飽和電荷量を増やすことができる。
さらに、図５の画素３１ａのように、電荷保持部１０４とＦＤ１０７との間の電位障壁Ｔ３を、電荷保持部１０４と転送領域２１１との間の電位障壁Ａ２より低くする必要がない。これにより、電荷保持部１０４の飽和電荷量を増やすことができる。
また、転送領域２１１は電荷を保持する必要がないため、面積を小さくすることができる。従って、転送領域２１１は、電荷の転送方向が２方向であるが、設計は容易である。
＜＜３．第２の実施の形態＞＞
次に、図１６乃至図１８を参照して、本技術の第２の実施の形態について説明する。
＜画素３１ｃの構成例＞
図１６乃至図１８は、図１の画素アレイ部１１の画素３１の第２の実施の形態である画素３１ｃの構成例を示している。図１６は、画素３１ｃの平面図を模式的に示し、図１７は、図１６のＤ−Ｄ’方向の画素３１ｃの断面の構成例を模式的に示し、図１８は、図１６のＥ−Ｅ’方向の画素３１ｃの断面の構成例を模式的に示している。図１６乃至図１８には、１つの画素３１ｃのみが図示されているが、他の画素も基本的に同様の構成を備えている。
なお、図中、図６乃至図８の画素３１ｂと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素３１ｃは、画素３１ｂと比較して、電荷転送部２０１の代わりに電荷転送部２５１が設けられ、シャッタゲート（ＳＨＴ）２５２及び第２電荷排出部（Ｄｒａｉｎ２）２５３が追加されている点が異なる。電荷転送部２５１は、電荷転送部２０１と比較して、電荷排出ゲート２１４が削除されている点が異なる。
なお、以下、電荷排出部２０２を第２電荷排出部２５３と区別する場合、第１電荷排出部２０２と称する。
シャッタゲート２５２は、ゲート電極２５２Ａに制御パルスＳＨＴが印加されることにより、フォトダイオード１０２に蓄積されている電荷を転送する。
なお、以下、ゲート電極２５２Ａに制御パルスＳＨＴが印加された状態を、シャッタゲート２５２がオンされた状態とも称する。また、以下、ゲート電極２５２Ａに制御パルスＳＨＴが印加されていない状態を、シャッタゲート２５２がオフされた状態とも称する。
第２電荷排出部２５３は、配線用のコンタクトを接続できる不純物濃度のＮ型層により構成されている。第２電荷排出部２５３は、電源Ｖｏｆｄに接続されており、第２電荷排出部２５３の電位は、電源Ｖｏｆｄの電位とほぼ等しくなる。シャッタゲート２５２によってフォトダイオード１０２から第２電荷排出部２５３に転送された電荷は、電源Ｖｏｆｄへと排出される。これにより、フォトダイオード１０２がリセットされる。
転送領域２１１と電荷排出部２０２との間の電位障壁ＡＢＧの高さは、可変の電源電圧Ｖｏｆｄにより制御される。具体的には、図１８の下図に示されるように、電源電圧Ｖｏｆｄを高くすると、転送領域２１１と電荷排出部２０２との間の電位障壁ＡＢＧが空乏化し、低くなる。そして、転送領域２１１の電荷が、電位障壁ＡＢＧを超えて、電荷排出部２０２に転送される。
このように、画素３１ｃでは、電荷排出ゲート２１４を用いずに、電位障壁ＡＢＧの高さを電圧制御することにより、転送領域２１１の電荷が電荷排出部２０２に排出される。
なお、電位障壁ＡＢＧの高さは、電源電圧Ｖｏｆｄ、及び、転送領域２１１と電荷排出部２０２との間の不純物濃度により調整される。
＜＜４．第３の実施の形態＞＞
次に、図１９及び図２０を参照して、本技術の第３の実施の形態について説明する。
＜画素３１ｄの構成例＞
図１９乃至図２０は、図１の画素アレイ部１１の画素３１の第３の実施の形態である画素３１ｄの構成例を示している。図１９は、画素３１ｄの平面図を模式的に示し、図２０は、図１９のＦ−Ｆ’方向の画素３１ｄの断面の構成例を模式的に示している。図１９及び図２０には、１つの画素３１ｄのみが図示されているが、他の画素も基本的に同様の構成を備えている。
なお、図中、図６乃至図８の画素３１ｂと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素３１ｄは、画素３１ｂと比較して、半導体基板１０１が厚くなり、フォトダイオード１０２、第１転送ゲート１０３、及び、電荷保持部１０４の代わりに、フォトダイオード３０１、第１転送ゲート３０２、及び、電荷保持部３０３が設けられている点が異なる。
ＣＭＯＳイメージセンサ１が裏面照射型の場合、フォトダイオード及び電荷保持部は、半導体基板１０１の回路面から所定の距離以上離れた、半導体基板１０１の深い位置に配置することが可能である。
具体的には、フォトダイオード３０１は、Ｎ型層３０１Ａ及び素子分離層３０１Ｂにより構成される。Ｎ型層３０１Ａは、半導体基板１０１の回路面から所定の距離以上離れた、半導体基板１０１の深い位置に形成されている。Ｎ型層３０１Ａの側面は、Ｐ型層からなる素子分離層３０１Ｂにより覆われている。
Ｎ型層３０１Ａと素子分離層３０１Ｂとの接合面の面積は、図３のフォトダイオード１０２のＰ型層１０２ＡとＮ型層１０２Ｂとの接合面の面積より広くすることができる。従って、素子分離層３０１Ｂの不純物濃度を高くし、Ｎ型層３０１Ａと素子分離層３０１Ｂとの間の電界を増大させることにより、フォトダイオード３０１の飽和電荷量を、図３のフォトダイオード１０２の飽和電荷量より大きくすることができる。
また、縦型トランジスタからなる第１転送ゲート３０２のゲート電極３０２Ａが、半導体基板１０１の回路面に対して垂直な方向において、Ｎ型層３０１Ａと重なる位置に配置されている。ゲート電極３０２Ａはトレンチ状であり、トレンチ部の先端がＮ型層３０１Ａの上面まで達している。
第１転送ゲート３０２は、ゲート電極３０２Ａに制御パルスＴ１が印加されることにより、フォトダイオード３０１に蓄積されている電荷を転送する。
なお、以下、ゲート電極３０２Ａに制御パルスＴ１が印加された状態を、第１転送ゲート３０２がオンされた状態とも称する。また、以下、ゲート電極３０２Ａに制御パルスＴ１が印加されていない状態を、第１転送ゲート３０２がオフされた状態とも称する。
このように、画素３１ｄでは、半導体基板１０１の回路面において、フォトダイオード３０１を構成するＮ型層３０１Ａの上方に、第１転送ゲート３０２等のトランジスタを配置することができる。これにより、半導体基板１０１の回路面に配置可能なトランジスタの数や面積を増やすことができる。
電荷保持部３０３は、Ｎ型層３０３Ａ及び素子分離層３０３Ｂにより構成される。Ｎ型層３０３Ａは、図３の電荷保持部１０４を構成するＮ型層と同様に、ゲート電極１０５Ａの下方に配置されるとともに、半導体基板１０１の深い位置において、ゲート電極２１３Ａの下方、及び、ＦＤ１０７の下方まで広がっている。これにより、電荷保持部３０３の体積を大きくすることができ、飽和電荷量を大きくすることができる。
また、Ｎ型層３０３Ａの半導体基板１０１の深い位置において広がっている部分の側面は、Ｐ型層からなる素子分離層３０３Ｂにより覆われている。そして、素子分離層３０３Ｂの不純物濃度を高くし、Ｎ型層３０３Ａと素子分離層３０３Ｂとの間の電界を増大させることにより、電荷保持部３０３の飽和電荷量をさらに大きくすることができる。
なお、例えば、画素３０１ｄにおいて、図１６の画素３１ｃと同様に、シャッタゲートを設ける場合、シャッタゲートは、例えば、第１転送ゲート３０２と同様に、縦型トランジスタにより構成される。
＜＜５．第４の実施の形態＞＞
次に、図２１及び図２２を参照して、本技術の第４の実施の形態について説明する。
＜画素３１ｅの構成例＞
図２１及び図２２は、図１の画素アレイ部１１の画素３１の第４の実施の形態である画素３１ｅの構成例を示している。図２１は、画素３１ｅの平面図を模式的に示し、図２２は、図２１のＧ−Ｇ’方向の画素３１ｅの断面の構成例を模式的に示している。図２１及び図２２には、１つの画素３１ｅのみが図示されているが、他の画素も基本的に同様の構成を備えている。
なお、図中、図６乃至図８の画素３１ｂと対応する部分には、同じ符号を付してあり、その説明は適宜省略する。
画素３１ｅは、画素３１ｂと比較して、電荷保持部１０４、第２転送ゲート１０５、及び、第３転送ゲート１０６が削除されている点が異なる。
すなわち、画素３１ｅでは、ＦＤ１０７が、第５転送ゲート２１３によって転送領域２１１から転送された電荷を保持し、電圧に変換する。
分離部２０３は、転送領域２１１の下方に配置され、フォトダイオード１０２とＦＤ１０７との間を電気的に分離する。
画素３１ｅは、画素３１ｂと比較して、フォトダイオード１０２の受光面積を大きくすることができ、受光感度を向上させることができる。
また、画素３１ｅにおいて、画素３１ｂ乃至画素３１ｄと同様に、フォトダイオード１０２とＦＤ１０７との間の混信を防止することができる。
＜＜６．変形例＞＞
以下、上述した本技術の実施の形態の変形例について説明する。
例えば、上述した第１の実施の形態乃至第４の実施の形態を組み合わせることが可能である。例えば、第２の実施の形態又は第３の実施の形態と第４の実施の形態とを組み合わせて、画素３１ｃ又は画素３１ｄにおいて、電荷保持部１０４を省略して、フォトダイオード１０２の電荷をＦＤ１０７に転送するようにしてもよい。例えば、第２の実施の形態と第３の実施の形態とを組み合わせて、画素３１ｃにおいて、半導体基板１０１の深い位置にフォトダイオードを配置するようにしてもよい。
また、例えば、第１転送ゲート１０３及び第４転送ゲート２１２を１つの転送ゲートにまとめ、ゲート電極１０３Ａ及びゲート電極２１２Ａを１つのゲート電極にまとめることが可能である。
さらに、本技術は、上述した実施の形態で説明した単位画素以外の構造にも採用することができる。例えば、本技術は、１つの画素内に２以上の電荷保持部を備える場合にも適用することができる。
また、本技術の実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時に動作させる代わりに、複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用することも可能である。
さらに、以上に示した画素３１におけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、半導体基板１０１の導電型についてもＮ型、Ｐ型のどちらでも構わない。なお、画素中を移動する多数キャリアが正孔であるか電子であるかによって、上述した各部の電位またはポテンシャルの大小関係が逆になる場合がある。
さらに、本技術は、ＣＭＯＳイメージセンサ以外にも、光電変換部、及び、光電変換部から転送された電荷を保持する素子を画素内に備え、グローバルシャッタ動作を行う撮像素子全般に対して適用可能である。
＜＜７．応用例＞＞
次に、本技術の応用例について説明する。
＜本技術の応用例＞
例えば、本技術は、図２３に示されるように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに応用することができる。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
＜電子機器への応用例＞
図２４は、本技術を適用した電子機器の構成例を示している。
電子機器６００は、光学系構成部６０１、駆動部６０２、撮像素子６０３、及び、信号処理部６０４を備える。
光学系構成部６０１は、光学レンズなどから構成され、被写体の光学像を撮像素子６０３に入射させる。駆動部６０２は、撮像素子６０３の内部の駆動に関する各種のタイミング信号を生成、出力することにより撮像素子６０３の駆動を制御する。信号処理部６０４は、撮像素子６０３から出力される画像信号に対して所定の信号処理を施し、その信号処理結果に応じた処理を実行する。また、信号処理部６０４は、信号処理結果の画像信号を後段に出力して、例えば、固体メモリなどの記録媒体に記録したり、所定のネットワークを介し、所定のサーバに転送したりする。
ここで、上述したＣＭＯＳイメージセンサ１を撮像素子６０３として用いることにより、撮影される画像の高画質化を実現することができる。
なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
＜構成の組み合わせ例＞
また、例えば、本技術は、以下のような構成も取ることができる。
（１）
光電変換部と、
電荷転送部と、
前記光電変換部から前記電荷転送部への電荷の転送に用いられる第１の電極と、
電荷電圧変換部と、
第１の電荷排出部と
を画素内に備え、
前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記第１の電荷排出部への第２の転送方向に電荷を転送可能である
撮像素子。
（２）
前記電荷転送部は、
前記光電変換部の電荷を蓄積する領域と極性が同じであり、前記第１の電極を用いて前記光電変換部から転送された電荷が流入する領域である転送チャネル領域と、
前記転送チャネル領域の電位の制御に用いられる第２の電極と、
前記転送チャネル領域から前記第１の転送方向への電荷の転送に用いられる第３の電極と
を備える前記（１）に記載の撮像素子。
（３）
前記第１の転送方向において、前記電荷転送部と前記電荷電圧変換部との間に配置され、前記第３の電極を用いて前記転送チャネル領域から転送された電荷を保持する電荷保持部と、
前記電荷保持部から前記電荷電圧変換部への電荷の転送に用いられる第４の電極と
を前記画素内にさらに備える前記（２）に記載の撮像素子。
（４）
前記第３の電極を用いて、前記転送チャネル領域から前記電荷電圧変換部に電荷が転送される
前記（２）に記載の撮像素子。
（５）
前記電荷転送部は、
前記転送チャネル領域から前記第１の電荷排出部への電荷の転送に用いられる第５の電極を
さらに備える前記（２）乃至（４）のいずれかに記載の撮像素子。
（６）
前記第１の電荷排出部に可変の電圧が印加され、前記第１の電荷排出部に印加される電圧により、前記転送チャネル領域と前記第１の電荷排出部との間の電位障壁の電位が変動する
前記（２）乃至（４）のいずれかに記載の撮像素子。
（７）
第２の電荷排出部と、
前記光電変換部から前記第２の電荷排出部への電荷の転送に用いられる第６の電極と
を前記画素内にさらに備える前記（６）に記載の撮像素子。
（８）
前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面と反対側の面と前記転送チャネル領域との間において、前記光電変換部と前記電荷電圧変換部との間を電気的に分離する分離部を
さらに備える前記（２）乃至（７）のいずれかに記載の撮像素子。
（９）
前記第１の電極と前記第２の電極が１つの電極により構成される
前記（２）乃至（８）のいずれかに記載の撮像素子。
（１０）
前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面である回路面と、前記光電変換部との間が所定の距離以上離れている
前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
前記第１の電極が、前記半導体基板の前記回路面に対して垂直な方向において、前記光電変換部と重なる位置に配置されている
前記（１０）に記載の撮像素子。
（１２）
撮像素子と、
前記撮像素子から出力される信号を処理する信号処理部と
を備え、
前記撮像素子は、
光電変換部と、
電荷転送部と、
前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、
電荷電圧変換部と、
電荷排出部と
を画素内に備え、
前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である
電子機器。
なお、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。
１ ＣＭＯＳイメージセンサ， １１ 画素アレイ部， １２ 垂直駆動部， １３ 水平転送部， １４ 信号処理部， ３１，３１ａ乃至３１ｅ 画素， ４１ 信号処理部， １０１ 半導体基板， １０２ フォトダイオード， １０２Ｂ Ｎ型層， １０３ 第１転送ゲート， １０３Ａ ゲート電極， １０４ 電荷保持部, １０５ 第２転送ゲート， １０５Ａ ゲート電極， １０６ 第３転送ゲート， １０６Ａ ゲート電極， １０７ ＦＤ， ２０１ 電荷転送部， ２０２ 電荷排出部， ２０３ 分離部， ２０４ ＤＴＩ， ２１１ 転送領域， ２１２ 第４転送ゲート， ２１２Ａ ゲート電極， ２１３ 第５転送ゲート， ２１３Ａ ゲート電極， ２１４ 電荷排出ゲート， ２１４Ａ ゲート電極， ２５１ 電荷転送部， ２５２ リセットゲート， ２５２Ａ ゲート電極， ２５３ 第２電荷排出部， ３０１ フォトダイオード， ３０１Ａ Ｎ型層， ３０２ 第１転送ゲート， ３０２Ａ ゲート電極, ３０３ 電荷保持部， ６００ 電子機器， ６０３ 撮像素子， ６０４ 信号処理部

Claims (12)

  1. 光電変換部と、
    電荷転送部と、
    前記光電変換部から前記電荷転送部への電荷の転送に用いられる第１の電極と、
    電荷電圧変換部と、
    第１の電荷排出部と
    を画素内に備え、
    前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記第１の電荷排出部への第２の転送方向に電荷を転送可能である
    撮像素子。
  2. 前記電荷転送部は、
    前記光電変換部の電荷を蓄積する領域と極性が同じであり、前記第１の電極を用いて前記光電変換部から転送された電荷が流入する領域である転送チャネル領域と、
    前記転送チャネル領域の電位の制御に用いられる第２の電極と、
    前記転送チャネル領域から前記第１の転送方向への電荷の転送に用いられる第３の電極と
    を備える請求項１に記載の撮像素子。
  3. 前記第１の転送方向において、前記電荷転送部と前記電荷電圧変換部との間に配置され、前記第３の電極を用いて前記転送チャネル領域から転送された電荷を保持する電荷保持部と、
    前記電荷保持部から前記電荷電圧変換部への電荷の転送に用いられる第４の電極と
    を前記画素内にさらに備える請求項２に記載の撮像素子。
  4. 前記第３の電極を用いて、前記転送チャネル領域から前記電荷電圧変換部に電荷が転送される
    請求項２に記載の撮像素子。
  5. 前記電荷転送部は、
    前記転送チャネル領域から前記第１の電荷排出部への電荷の転送に用いられる第５の電極を
    さらに備える請求項２に記載の撮像素子。
  6. 前記第１の電荷排出部に可変の電圧が印加され、前記第１の電荷排出部に印加される電圧により、前記転送チャネル領域と前記第１の電荷排出部との間の電位障壁の電位が変動する
    請求項２に記載の撮像素子。
  7. 第２の電荷排出部と、
    前記光電変換部から前記第２の電荷排出部への電荷の転送に用いられる第６の電極と
    を前記画素内にさらに備える請求項６に記載の撮像素子。
  8. 前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面と反対側の面と前記転送チャネル領域との間において、前記光電変換部と前記電荷電圧変換部との間を電気的に分離する分離部を
    さらに備える請求項２に記載の撮像素子。
  9. 前記第１の電極と前記第２の電極が１つの電極により構成される
    請求項２に記載の撮像素子。
  10. 前記光電変換部が形成されている半導体基板の前記第１の電極が設けられている面である回路面と、前記光電変換部との間が所定の距離以上離れている
    請求項１に記載の撮像素子。
  11. 前記第１の電極が、前記半導体基板の前記回路面に対して垂直な方向において、前記光電変換部と重なる位置に配置されている
    請求項１０に記載の撮像素子。
  12. 撮像素子と、
    前記撮像素子から出力される信号を処理する信号処理部と
    を備え、
    前記撮像素子は、
    光電変換部と、
    電荷転送部と、
    前記光電変換部から前記電荷転送部への電荷の転送に用いられる電極と、
    電荷電圧変換部と、
    電荷排出部と
    を画素内に備え、
    前記電荷転送部は、前記電荷電圧変換部への第１の転送方向及び前記電荷排出部への第２の転送方向に電荷を転送可能である
    電子機器。
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