JP6984687B2 - 固体撮像素子、および電子装置 - Google Patents

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Description

本技術は、固体撮像素子、および電子装置に関し、特に、フォトダイオードからのオーバーフローを安定的に行うことができるようにした固体撮像素子、および電子装置に関する。
デジタルスチルカメラやデジタルビデオカメラなどに搭載する固体撮像素子としてCMOS（Complementary Metal Oxide Semiconductor）イメージセンサが知られている。CMOSイメージセンサ（以下、CISと称する）においては、画素毎に形成されているＰＤ（Photodiode）による光電変換によって入射光に応じた電荷が発生され、発生された電荷が転送トランジスタを介してＦＤ（Floating Diffusion）に転送され、ＦＤにおいて電荷が電気信号（画素信号）に変換されて読み出される。
また、従来、CISのＱｓ（飽和電荷量）を向上させたり、縦方向に複数のＰＤを積層させた縦方向分光CISを形成したりすることなどを目的として、ＰＤをＳｉ（シリコン）基板の深部（裏面側）に形成する構成が提案されている。ＰＤにて発生、蓄積された電荷の読み出しは、例えば、Ｓｉ基板に対して垂直方向（縦方向）に設けられた縦型トランジスタを介してＳｉ基板の表面側に設けられたＦＤに転送される。
上述したような構成の場合、ＰＤとＦＤの距離が長く、また、ＰＤにて電荷蓄積中は縦型トランジスタが低電圧に固定されているので、オーバーフローの設計が困難である。そのため、Ｓｉ基板の裏面側にオーバーフロードレイン（以下、OFDと称する）を設ける構造が提案されている（例えば、特許文献１）。
図１は、Ｓｉ基板の裏面側にＰＤとOFDを設けたCMOSイメージセンサの構成の一例を示している。なお、同図Ａは断面図、同図Ｂは該CISの各部のポテンシャルを示している。
このCIS１０は、Ｓｉ基板１１の裏面側（深部）にＰＤ１２が形成され、表面側にＦＤ１４が形成されている。また、Ｓｉ基板１１に対して垂直方向（縦方向）に縦型トランジスタ１３が形成されている。さらに、Ｓｉ基板１１の裏面側（深部）には、電位障壁部１５を介してＰＤ１２に繋がるOFD１６が形成されている。OFD１６は電源電圧に設定される、高濃度の拡散層からなる。
ＰＤ１２、電位障壁部１５、およびOFD１６のポテンシャルの高さは同図Ｂに示される通りであり、ＰＤ１２にて発生、蓄積された電荷が飽和した場合、飽和した電荷は電位障壁部１５を超えてOFD１６に排出されることになる。
特開２０１３−３８１１８号公報
図１のＡに示された構成の場合、ＰＤ１２、電位障壁部１５、およびOFD１６のポテンシャルの高さは理論的には図１のＢに示されたものとなる。しかしながら、OFD１６が高濃度の拡散層であり、OFD１６と電位障壁部１５の距離が近いことから、ＰＤ１２、電位障壁部１５、およびOFD１６を形成するに際し、これらの配置がずれたり、それぞれの不純物濃度がばらついたりすると、電位障壁部１５のポテンシャルの高さが大きく変化し易くなる。その場合、Ｑｓが低下したり、隣接画素との混色が発生したりすることが起こり得る。
本技術は、このような状況に鑑みてなされたものであり、ＰＤからのオーバーフローを安定的に行えるようにして、Ｑｓの低下や混色の発生を抑止できるようにするものである。
本技術の第１の側面である固体撮像素子は、半導体基板と、前記半導体基板内に形成され、入射光に応じて電荷を発生させて保持する電荷保持部と、前記半導体基板内に形成され、導電型および不純物濃度が前記電荷保持部と等しく、前記電荷保持部で飽和した電荷が排出される第１の半導体領域と、前記半導体基板内における前記電荷保持部と前記第１の半導体領域との間に形成され、前記電荷保持部から前記第１の半導体領域に流れる電荷の障壁となる第２の半導体領域と、一部が前記半導体基板に埋め込まれ、前記半導体基板の面と垂直な方向から見たときに前記第１の半導体領域と重なるとともに、一方の端が前記第１の半導体領域に接し、かつ前記第２の半導体領域に接しない位置に形成され、他方の端が前記半導体基板における光が入射する側の面とは反対側の面に設けられているゲートとを備え、前記ゲートは、前記電荷保持部に電荷が蓄積したときの前記電荷保持部に生じる電位よりも高い電圧に固定され、前記第２の半導体領域のポテンシャルは、前記第１の半導体領域および前記電荷保持部のポテンシャルよりも高い。
本技術の第２の側面である電子装置は、固体撮像素子が搭載された電子装置において、前記固体撮像素子は、半導体基板と、前記半導体基板内に形成され、入射光に応じて電荷を発生させて保持する電荷保持部と、前記半導体基板内に形成され、導電型および不純物濃度が前記電荷保持部と等しく、前記電荷保持部で飽和した電荷が排出される第１の半導体領域と、前記半導体基板内における前記電荷保持部と前記第１の半導体領域との間に形成され、前記電荷保持部から前記第１の半導体領域に流れる電荷の障壁となる第２の半導体領域と、一部が前記半導体基板に埋め込まれ、前記半導体基板の面と垂直な方向から見たときに前記第１の半導体領域と重なるとともに、一方の端が前記第１の半導体領域に接し、かつ前記第２の半導体領域に接しない位置に形成され、他方の端が前記半導体基板における光が入射する側の面とは反対側の面に設けられているゲートとを備え、前記ゲートは、前記電荷保持部に電荷が蓄積したときの前記電荷保持部に生じる電位よりも高い電圧に固定され、前記第２の半導体領域のポテンシャルは、前記第１の半導体領域および前記電荷保持部のポテンシャルよりも高い。
本技術の第３の側面である固体撮像素子は、半導体基板と、前記半導体基板内に形成され、入射光に応じて電荷を発生させて保持する第１の電荷保持部と、前記半導体基板内に形成され、前記半導体基板の面と垂直な方向から見たときに前記第１の電荷保持部に隣接して設けられた第２の電荷保持部と、前記半導体基板内に形成され、導電型および不純物濃度が前記第１の電荷保持部と等しく、前記第１の電荷保持部で飽和した電荷が排出される第１の半導体領域と、前記半導体基板内に形成され、前記第１の電荷保持部から前記第１の半導体領域に流れる電荷の障壁となる第２の半導体領域と、前記半導体基板内における光が入射する側の面とは反対側の面に形成された第３の半導体領域と、一部が前記半導体基板に埋め込まれ、前記半導体基板の面と垂直な方向から見たときに前記第１の半導体領域と重なるとともに、一方の端が前記第１の半導体領域に接し、かつ前記第２の半導体領域に接しない位置に形成され、他方の端が前記半導体基板における光が入射する側の面とは反対側の面に設けられているゲートとを備え、前記第２の半導体領域は、前記第１の半導体領域と前記第１の電荷保持部との間に形成され、前記第３の半導体領域は、前記ゲートと隣接して設けられており、前記ゲートは、前記第１の電荷保持部に電荷が蓄積したときの前記第１の電荷保持部に生じる電位よりも高い電圧に固定され、前記第２の半導体領域のポテンシャルは、前記第１の半導体領域および前記第１の電荷保持部のポテンシャルよりも高い。
本技術の第１の側面および第３の側面によれば、電荷保持部からのオーバーフローを安定的に行い、Ｑｓの低下や混色の発生を抑止することが可能となる。
本技術の第２の側面によれば、固体撮像素子のＱｓの低下や混色の発生を抑止することが可能となる。
従来のCISの構成の一例を示す図である。 本技術を適用した固体撮像素子の第１の構成例を示す断面図である。 第１の構成例におけるＰＤ周辺におけるポテンシャルを示す図である。 固体撮像素子の第１の構成例の製造方法を説明するための図である。 本技術を適用した固体撮像素子の第２の構成例を示す断面図である。 第２の構成例におけるＰＤ周辺におけるポテンシャルを示す図である。 固体撮像素子の第２の構成例の製造方法を説明するための図である。 本技術を適用した固体撮像素子の第３の構成例を示す断面図である。 画素毎に貫通電極を設けた場合の構成例を示す断面図である。 複数の画素で貫通電極を共有する場合の構成例を示す断面図である。 図１０に示した構成例に対応する上面図である。 電位障壁部のポテンシャル制御のための構成例を示す断面図である。 複数の画素で高濃度OFDを共有する場合の構成例の断面図である。 図１３に示した構成例に対応する上面図である。 第１の構成例にＰＤを追加積層した変形例を示す断面図である。 第１の構成例に光電変換膜を追加した変形例を示す断面図である。 第２の構成例にドレイン層を追加した変形例を示す断面図である。 第２の構成例にウェル分離層を追加した変形例を示す断面図である。 ウェル分離層を有する構成例を示す断面図である。 ウェル分離層を有する構成例を示す断面図である。 ウェル分離層を有する構成例を示す断面図である。 ウェル分離層を用いず同様の効果を得られる構成例を示す断面図である。 第２の構成例にドレイン層とウェル分離層を追加した変形例を示す断面図である。 図２３に示した変形例の上面図である。 複数の画素で縦型トランジスタを共有する場合の構成例を示す上面図である。 本技術の実施の形態である固体撮像素子の使用例を示す図である。
以下、本技術を実施するための最良の形態（以下、実施の形態と称する）について、図面を参照しながら詳細に説明する。
＜本技術の実施の形態である固体撮像素子の第１の構成例＞
図２は、本技術の実施の形態である固体撮像素子の第１の構成例を示すブロック断面図である。なお、図２は、１画素分を図示しており、図１に示された従来のCISと共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
この固体撮像素子３０の第１の構成例は、Ｓｉ基板１１の裏面近傍に形成されたＰＤ（電荷保持部）３１を有し、裏面側から照射される光に応じて画素信号を出力する、いわゆる裏面照射型CISである。
固体撮像素子３０の第１の構成例には、Ｓｉ基板１１に対して垂直方向（縦方向）に縦型トランジスタ１３が形成されており、表面側にＦＤ１４が形成されており、ＰＤ３１にて変換、蓄積された電荷は、縦型トランジスタ１３を介してＦＤ１４に転送される。
ＰＤ３１は、例えば、Ｓｉ基板１１のＰ型ウェルに形成されたＮ＋領域（Ｎ型の不純物濃度1E16乃至1E18/cm3）であり、Ｓｉ基板１１の裏面に接触しないように、その裏面から所定の間隔を隔てたＳｉ基板１１の内部に形成されている。
また、固体撮像素子３０には、ＰＤ３１の横方向に隣接して形成されたＮ−領域（Ｐ型の不純物濃度1E16乃至1E18/cm3）からなる電位障壁部３２、および、電位障壁部３２の横方向に隣接して形成されたＰＤ３１と同じ濃度のＮ＋領域（Ｎ型の不純物濃度1E16乃至1E18/cm3）からなる低濃度OFD３３が形成されている。電位障壁部３２のポテンシャル制御については、図１２を参照して後述する。
さらに、固体撮像素子３０には、低濃度OFD３３と重複し、電位障壁部３２から間隔を開けた位置に、Ｓｉ基板１１の裏面側に接触するように、低濃度OFD３３よりも高濃度のＮ＋領域（Ｎ型の不純物濃度1E18乃至1E20/cm3）からなる高濃度OFD３４が形成されている。高濃度OFD３４は、ＰＤ３１に電荷が蓄積したときのＰＤ３１に生じる電位よりも高い電圧に固定される（詳細は図９乃至図１１を参照して後述する）。
図３は、固体撮像素子３０の第１の構成例におけるＰＤ３１周辺のポテンシャルを示している。同図に示されるように、ＰＤ３１において電荷の蓄積時間中に飽和した電荷は、電位障壁部３２を超えて低濃度OFD３３に流れ、さらに、高濃度OFD３４に排出される。
＜固体撮像素子３０の第１の構成例の製造方法＞
次に、固体撮像素子３０の第１の構成例の製造方法を説明する。図４は、固体撮像素子３０の第１の構成例の製造過程を示している。
始めに、同図Ａに示されるように、Ｓｉ薄膜(SOI)４１にＮ型のイオンを注入することにより、ＰＤ（電荷保持部）３１および低濃度OFD３３を形成する。ただし、ＰＤ３１と低濃度OFD３３は同一素材から成り、この段階において両者は区別されず一体的に形成される。次に、同図Ｂに示されるように、ＰＤ３１と低濃度OFD３３の間にＰ型のイオンを注入することにより、電位障壁部３２を形成する。電位障壁部３２が形成されたことにより、ＰＤ３１と低濃度OFD３３が区別される。
次に、同図Ｃに示されるように、Ｓｉ薄膜４１と低濃度OFDに重なるようにＮ型のイオンを注入することにより、高濃度OFD３４を形成する。このとき、高濃度OFD３４を、低濃度OFD３３と重複し、電位障壁部３２から間隔を開けた位置に、Ｓｉ薄膜４１の裏面側に接触するように形成する。なお、電位障壁部３２よりも先に高濃度OFD３４を形成し、高濃度OFD３４を形成した後に電位障壁部３２を形成するようにしてもよい。
最後に、同図Ｄに示されるように、Ｓｉ薄膜４１からＳｉをエピタキシャル成長させることによってＳｉ部４２を形成し、Ｓｉ部４２に縦型トランジスタ１３やＦＤ１４などを形成する。なお、ＰＤ３１とＳｉ薄膜４１の裏面の間にＰ型のイオンを注入してもよい。
以上のようにして生成された固体撮像素子３０の第１の構成例においては、ＰＤ３１で発生された電荷を読み出す場合、該電荷は縦型トランジスタ１３を介してＦＤ１４に転送される。また、ＰＤ３１で発生された電荷が飽和した場合、飽和した電荷は電位障壁部３２を超えて、低濃度OFD３３に流れて高濃度OFD３４に排出される。
このように、固体撮像素子３０の第１の構成例では、電荷を読み出すときと、飽和した電荷を排出するときの経路が異なるので、例えば、ＰＤ３１から電荷を読み出すときの経路を利用して電荷の排出も行う構成と比較して、より安定的に電荷を排出させることができる。
また、固体撮像素子３０の第１の構成例では、高濃度OFD３４が直に電位障壁部３２に接することなく形成されているので、高濃度OFD３４が電位障壁部３２のポテンシャルの高さに対して影響を及ぼすことを抑止できる。よって、Ｑｓの低下や、隣接画素との混色の発生を抑止することができる。
＜本技術の実施の形態である固体撮像素子の第２の構成例＞
図５は、本技術の実施の形態である固体撮像素子の第２の構成例を示すブロック断面図である。なお、図５は、１画素分を図示しており、図２に示された第１の構成例と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
この固体撮像素子３０の第２の構成例は、第１の構成例と同様に裏面照射型CISであり、第１の構成例における高濃度OFD３４を削除し、その代わりに縦型トランジスタ（ＶＧ）５１およびOFD５２を設けたものである。
縦型トランジスタ５１は、低濃度OFD３３に接し、かつ、電位障壁部３２に接しない位置にＳｉ基板１１に対して垂直方向（縦方向）に形成される。縦型トランジスタ５１はＰＤ３１に電荷が蓄積したときのＰＤ３１に生じる電位よりも高い電圧に固定される。OFD５２は、Ｓｉ基板１１の表面側に形成される。
図６は、固体撮像素子３０第２の構成例におけるＰＤ３１周辺のポテンシャルを示している。
同図に示されるように、ＰＤ３１において電荷の蓄積時間中に飽和した電荷は電位障壁部３２を超えて低濃度OFD３３に流れ、さらに、縦型トランジスタ５１を介してOFD５２に排出される。
＜固体撮像素子３０の第２の構成例の製造方法＞
次に、固体撮像素子３０の第２の構成例の製造方法を説明する。図７は、固体撮像素子３０の第２の構成例の製造過程を示している。
始めに、同図Ａに示されるように、Ｓｉ薄膜(SOI)４１にＮ型のイオンを注入することにより、ＰＤ（電荷保持部）３１および低濃度OFD３３を形成する。ただし、ＰＤ３１と低濃度OFD３３は同一素材から成り、この段階において両者は区別されず一体的に形成される。次に、同図Ｂに示されるように、ＰＤ３１と低濃度OFD３３の間にＰ型のイオンを注入することにより、電位障壁部３２を形成する。電位障壁部３２が形成されたことにより、ＰＤ３１と低濃度OFD３３が区別される。
最後に、同図Ｃに示されるように、Ｓｉ薄膜４１からＳｉをエピタキシャル成長させることによってＳｉ部４２を形成し、Ｓｉ部４２に縦型トランジスタ５１およびOFD５２の他、縦型トランジスタ１３やＦＤ１４などを形成する。なお、ＰＤ３１とＳｉ薄膜４１の裏面の間にＰ型のイオンを注入してもよい。
以上のように、固体撮像素子３０の第２の構成例は、第１の構成例に比較して少ない工程で製造することができる。
生成された固体撮像素子３０の第２の構成例においては、ＰＤ３１で発生された電荷を読み出す場合、該画素が縦型トランジスタ１３を介してＦＤ１４に転送される。また、ＰＤ３１で発生した電荷が飽和した場合、飽和した電荷が電位障壁部３２を超え、低濃度OFD３３に流れて縦型トランジスタ５１を介してOFD５２に排出される。
このように、固体撮像素子３０の第２の構成例では、電荷を読み出すときと、飽和した電荷を排出するときの経路が異なるので、例えば、ＰＤ３１から電荷を読み出すときの経路を利用して電荷の排出も行う構成と比較して、より安定的に電荷を排出させることができる。
また、固体撮像素子３０の第２の構成例では、縦型トランジスタ５１が直に電位障壁部３２に接することなく形成されているので、縦型トランジスタ５１に印可されている電圧が電位障壁部３２のポテンシャルの高さに対して影響を及ぼすことを抑止できる。よって、Ｑｓの低下や、隣接画素との混色の発生を抑止することができる。
＜本技術の実施の形態である固体撮像素子の第３の構成例＞
図８は、本技術の実施の形態である固体撮像素子の第３の構成例を示すブロック断面図である。なお、図８は、１画素分を図示しており、図２に示された第１の構成例または第図５に示された第２の構成例と共通する構成要素については同一の符号を付しているので、その説明は適宜省略する。
この固体撮像素子３０の第３の構成例は、第１の構成例に、第２の構成例の縦型トランジスタ５１およびOFD５２を追加したものである。縦型トランジスタ５１は、高濃度OFD３４に接続されている。
固体撮像素子３０の第３の構成例においては、ＰＤ３１で発生された電荷を読み出す場合、該電荷が縦型トランジスタ１３を介してＦＤ１４に転送される。また、ＰＤ３１で発生された電荷が飽和した場合、飽和した電荷が電位障壁部３２を超えて低濃度OFD３３に流れ、高濃度OFD３４に排出されるか、または縦型トランジスタ５１を介してOFD５２に排出される。
このように、固体撮像素子３０の第３の構成例では、電荷を読み出すときと、飽和した電荷を排出するときの経路が異なるので、例えば、ＰＤ３１から電荷を読み出すときの経路を利用して電荷の排出も行う構成と比較して、より安定的に電荷を排出させることができる。
また、固体撮像素子３０の第３の構成例では、高濃度OFD３４や縦型トランジスタ５１が直に電位障壁部３２に接することなく形成されているので、これらが電位障壁部３２のポテンシャルの高さに対して影響を及ぼすことを抑止できる。よって、Ｑｓの低下や、隣接画素との混色の発生を抑止することができる。
＜高濃度OFD３４の電位固定方法＞
上述したように、ＰＤ３１から飽和した電荷の排出先である高濃度OFD３４は、ＰＤ３１に電荷が蓄積しているときのＰＤ３１に生じる電位よりも高い電圧に固定する必要がある。そこで、高濃度OFD３４の電極がＳｉ基板１１の裏面側に存在する場合、Ｓｉ基板１１に貫通電極を設けて表面側の電源と高濃度OFD３４とを電気的に接続すればよい。
図９は、画素毎に貫通電極を設けた場合の構成例である。この場合、高電圧の電源７１と高濃度OFD３４は、配線７２、貫通電極７３、および配線７４を介して接続されて、高濃度OFD３４が高電圧に固定される。
図１０および図１１は、複数の画素で貫通電極を共有する場合の構成例であり、図１０は断面図を、図１１は上面図を示している。この場合、画素毎に貫通電極７３を設ける場合に比較して、各画素が占める面積を貫通電極７３の分だけ削減することができる。
＜電位障壁部３２のポテンシャル制御＞
次に、図１２は、電位障壁部３２のポテンシャルを制御するための構成例を示している。同図Ａは、Ｓｉ基板１１の裏面側にゲート電極８１を設けて電位障壁部３２と接続した構成例である。この場合、ゲート電極８１から所定の電圧を印可することにより、電位障壁部３２のポテンシャルを制御することができる。同図Ｂは、Ｓｉ基板１１の表面側から縦型トランジスタ８２を設けた電位障壁部３２と接続した構成例である。この場合、縦型トランジスタ８２から所定の電圧を印可することにより、電位障壁部３２のポテンシャルを制御することができる。
＜本技術の実施の形態である固体撮像素子の第１の構成例の変形例＞
次に、図１３および図１４は、図２に示された固体撮像素子の第１の構成例の変形例（第１の変形例）として、高濃度OFD３４を複数の画素で共有する場合の構成例であり、図１３は断面図を、図１４は上面図を示している。なお、図１４のＡおよび図１４のＢは、高濃度OFD３４を２画素で共有する場合の例を示し、図１４のＣは、高濃度OFD３４を４画素で共有する場合の例を示している。
隣接する複数の画素で高濃度OFD３４を共有することにより、画素毎に高濃度OFD３４を設ける場合に比較して、各画素で高濃度OFD３４が占める面積を削減することができる。
図１５は、固体撮像素子の第１の構成例の他の変形例（第２の変形例）として、Ｓｉ基板１１内にＰＤ９１を追加積層した構成例の断面図を示している。
同図に示されるように、Ｓｉ基板１１内に複数のＰＤ（画素保持部３１とＰＤ９１）が形成されている場合、裏面側に近い方のＰＤ３１では主に短波長側の光を光電変換し、遠い方のＰＤ９１では主に長波長側の光を光電変換するようにする。複数のＰＤによって異なる波長の光に応じて光電変換することにより分光が可能となる。また、複数のＰＤの出力を組み合わせれば、Ｑｓの拡大が可能となる。なお、Ｓｉ基板１１内にＰＤを３層以上形成するようにしてもよい。
図１６は、固体撮像素子の第１の構成例のさらに他の変形例（第３の変形例）として、図１５の第２の変形例に、Ｓｉ基板１１の裏面から離れた外側にさらに有機光電変換膜などの光電変換膜９２を追加した構成例の断面図を示している。
同図に示されるように、光電変換膜９２を設けた場合、光電変換膜９２により光電変換された成分を出力として取り出すことができ、かつ、光電変換膜９２を透過した光をＰＤ３１，９１それぞれにより光電変換することができる。複数のＰＤ３１，９１と光電変換膜９２によって異なる波長の光に応じて光電変換すれば、分光が可能となる。
＜本技術の実施の形態である固体撮像素子の第２の構成例の変形例＞
次に、図１７は、図５に示された固体撮像素子の第２の構成例の変形例（第４の変形例）を示している。
この第４の変形例は、図５の第２の構成例に対して、Ｓｉ基板１１の表面から離れた外側に有機光電変換膜などの光電変換膜１０１を追加するとともに、Ｓｉ基板１１の表面内側には、光電変換膜１０１が発生した電荷を蓄積するためのＦＤ１０３が追加されている。
さらに、光電変換膜１０１の暗電流対策として、ＦＤ１０３には、RSTトランジスタ１０４を介してGND端子１０５が接続されている。なお、GND端子１０５の電圧は、０Ｖに限られるものではなく、VDDよりも低い電圧であればよい。他の構成例や変形例においても同様とする。
またさらに、ＦＤ１０３およびGND端子１０５と電荷保持部３１との間には、横方向に伸びるＮ型拡散層からなるドレイン層１０６が形成されており、縦型トランジスタ５１に接続されている。
第４の変形例においては、電源に接続されている縦型トランジスタ５１からの電力によってＮ型拡散層のドレイン層１０６を常時オンとすることにより、ドレイン層１０６がＦＤ１０３やGND端子１０５の画素トランジスタ、Ｐ型ウェルコンタクト１０７などから漏れる電荷を回収するためのドレインとして機能する。したがって、電荷保持部３１の暗電流の悪化を抑止することができる。また、電力が供給されている縦型トランジスタ５１には、ドレイン層１０６と同様に、漏れる電荷を回収するためのドレインとして作用が期待できる。縦型トランジスタ５１によるドレインとしても作用が効果的である場合、ドレイン層１０６を省略してもよい。
なお、上述した第４の変形例は、図８に示された第３の構成例に適用することもできる。
＜本技術の実施の形態である固体撮像素子の第２の構成例の他の変形例＞
次に、図１８は、図５に示された固体撮像素子の第２の構成例の他の変形例（第５の変形例）である。
この第５の変形例は、図５の第２の構成例に対して、Ｓｉ基板１１の表面から離れた外側に有機光電変換膜などの光電変換膜１０１を追加するとともに、Ｓｉ基板１１の表面内側には、光電変換膜１０１が発生した電荷を蓄積するためのＦＤ１０３が追加されている。
さらに、光電変換膜１０１の暗電流対策として、ＦＤ１０３には、RSTトランジスタ１０４を介してGND端子１０５が接続されている。
そして、第５の変形例では、ここまでに説明された構成例や変形例で省略されていた、AMPトランジスタ１１２およびSELトランジスタ１１３が図示されている。
この第５の変形例は、AMPトランジスタ１１２およびSELトランジスタ１１３を間に挟んでＳｉ基板１１内に絶縁部１１１，１１４が形成されている。
また、AMPトランジスタ１１２およびSELトランジスタ１１３の下方には、横方向に伸びるＮ型拡散層からなるウェル分離層１１５が形成されている。ウェル分離層１１５は、縦型トランジスタ５１から横方向に延伸されており、絶縁部１１１，１１４とも接している。
このような構造により、ウェル領域のうち、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域は、その他の領域（ＦＤ１０３をリセットするRSTトランジスタ１０４）などが形成されている領域）から電気的に分離されたことになり、両領域の電位は異なるものとなる。第５の変形例の場合、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域は、その他のウェル領域よりも電位が低くなる。
これにより、ＦＤ１０３のリセット電位をAMPトランジスタ１１２の入力電圧に拘わりなく任意に設定できるので、AMPトランジスタ１１２の動作点に起因したランダムノイズや駆動能力（ｇｍ）などの撮像特性の劣化を抑止することができる。
なお、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域と、RSTトランジスタ１０４などが形成されている領域の電位を異なるものとすることによって得られる上記効果についてのみ着目した場合、ウェル分離層１１５は縦型トランジスタ５１に接続していなくてもよい。その場合、以下に説明する図１９乃至図２２に示す構成例が考えられる。
すなわち、図１９に示される構成例は、Drainに接続されているＮ型領域１２１から、AMPトランジスタ１１２およびSELトランジスタ１１３の下方にウェル分離層１１５を延伸したものである。この場合も、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域は、その他のウェル領域よりも電位が低くなり、上述した効果を得ることができる。
図２０に示される構成例は、Drainに接続されているＮ型領域１２１から、RSTトランジスタ１０４の下方にウェル分離層１１５を延伸することにより、ウェル領域のうち、RSTトランジスタ１０４の下方領域は、その他の領域（AMPトランジスタ１１２およびSELトランジスタ１１３などが形成されている領域）から電気的に分離されたことになり、両領域の電位は異なるものとなる。この場合、RSTトランジスタ１０４の下方領域は、その他のウェル領域よりも電位が高くなり、上述した効果を得ることができる。
なお、図１８の示された第５の変形例を図２０に構成例と同様に変形し、縦型トランジスタ５１から延伸したウェル分離層１１５によって、RSTトランジスタ１０４の下方領域と、その他の領域（AMPトランジスタ１１２およびSELトランジスタ１１３などが形成されている領域）とを電気的に分離してもよい。
図２１に示される構成例は、図２０に示された構成例における各半導体の導電性を反転させたものである。この場合、RSTトランジスタ１０４の下方領域の電位は、その他のウェル領域よりも低くなり、上述した効果を得ることができる。
図２２に示される構成例は、AMPトランジスタ１１２およびSELトランジスタ１１３をPMOSにより形成して、その下部をＮ型のウェル領域によって形成している。これにより、ウェル分離層１１５を形成することなく、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域と、RSTトランジスタ１０４などが形成されているその他の領域を電気的に分離して、両領域の電位を異なるものとしている。この場合、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域は、その他のウェル領域よりも電位が高くなり、上述した効果を得ることができる。
＜本技術の実施の形態である固体撮像素子の第２の構成例のさらに他の変形例＞
次に、図２３は、図５に示された固体撮像素子の第２の構成例のさらに他の変形例（第６の変形例）である。具体的には、図１７に示された第４の変形例と、図１８に示された第５の変形例を組み合わせたものである。図２４は、図２３に示された第６の変形例の上面図である。
この第６の変形例においては、電源に接続されている縦型トランジスタ５１からの電力によってドレイン層１０６を常時オンとすることにより、ドレイン層１０６がＦＤ１０３およびGND端子１０５から漏れる電荷を回収するためのドレインとして機能する。したがって、電荷保持部３１の暗電流の悪化を抑止することができる。
また、ウェル分離層１１５が、ウェル領域のうち、AMPトランジスタ１１２およびSELトランジスタ１１３の下方領域と、その他の領域を電気的に分離し、両領域の電位が異なるものとなる。これにより、ＦＤ１０３のリセット電位をAMPトランジスタ１１２の入力電圧に拘わりなく任意に設定できるので、AMPトランジスタ１１２の動作点に起因したランダムノイズや駆動能力（ｇｍ）などの撮像特性の劣化を抑止することができる。
なお、上述した第６の変形例は、図８に示された第３の構成例に適用することもできる。
次に、図２５は、図２３に示された第６の変形例における縦型トランジスタ５１を複数の画素で共有する場合の構成例の上面図を示している。この場合、画素毎に縦型トランジスタ５１を設ける場合に比較して、各画素が占める面積を縮小することができる。
＜固体撮像素子３０の使用例＞
図２６は、本技術の実施の形態である固体撮像素子３０の使用例を示している。
固体撮像素子３０は、例えば、以下のように、可視光や、赤外光、紫外光、X線等の光をセンシングする様々なケースに使用することができる。
・ディジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
本技術は以下のような構成も取ることができる。
（１）
入射光に応じて電荷を発生、保持する電荷保持部と、
前記電荷保持部で飽和した前記電荷が排出されるOFD部と、
前記電荷保持部から前記OFD部に流れ出る前記電荷の障壁となる電位障壁部と
を半導体基板内の受光面側に備え、
前記OFD部は、同じ型の不純物の濃度が異なる低濃度OFD部および高濃度OFD部から成り、
前記高濃度OFD部と前記電位障壁部は、間隔を開けて形成されている
固体撮像素子。
（２）
前記電荷保持部と前記低濃度OFD部とは、同じ型の不純物の濃度が等しい
前記（１）に記載の固体撮像素子。
（３）
前記半導体基板の前記受光面とは反対の面から形成され、前記高濃度OFD部に接する第１の縦型トランジスタをさらに備える
前記（１）または（２）に記載の固体撮像素子。
（４）
前記第１の縦型トランジスタと前記電位障壁部は、間隔を開けて形成されている
前記（３）に記載の固体撮像素子。
（５）
前記半導体基板に形成される画素トランジスタと前記電荷保持部との間に、前記第１の縦型トランジスタから横方向に延伸されているドレイン層をさらに備える
前記（３）に記載の固体撮像素子。
（６）
前記ドレイン層は、前記電荷保持部と同じ型の不純物の拡散層から形成されている
前記（５）に記載の固体撮像素子。
（７）
前記半導体基板のウェル領域のうち、所定の画素トランジスタの下部領域と、その他の領域とを電気的に分離する、前記第１の縦型トランジスタから横方向に延伸されているウェル分離層をさらに備える
前記（３）から（６）のいずれかに記載の固体撮像素子。
（８）
前記ウェル分離層によって電気的に分離された、前記所定の画素トランジスタの前記下部領域の電位は、前記その他の領域の電位よりも低い
前記（７）に記載の固体撮像素子。
（９）
前記所定の画素トランジスタは、AMPトランジスタおよびSELトランジスタである
前記（７）または（８）に記載の固体撮像素子。
（１０）
前記所定の画素トランジスタとしての前記AMPトランジスタの入力電圧となるRST電位は、前記AMPトランジスタのドレイン電圧よりも低い
前記（９）に記載の固体撮像素子。
（１１）
前記所定の画素トランジスタは、RSTトランジスタである
前記（７）に記載の固体撮像素子。
（１２）
前記半導体基板の前記受光面とは反対の面から形成され、前記電荷保持部から前記電荷を読み出す第２の縦型トランジスタをさらに備える
前記（１）から（１１）のいずれかに記載の固体撮像素子。
（１３）
前記高濃度OFD部には、前記電荷保持部に電荷が蓄積したときに前記電荷保持部に生じる電圧よりも高い電圧が印可されている
前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）
前記高濃度OFD部には、前記半導体基板の前記受光面とは反対の面から前記半導体基板を貫く貫通電極を介して供給される、前記電荷保持部に電荷が蓄積したときに前記電荷保持部に生じる電圧よりも高い電圧が印可されている
前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）
前記貫通電極は、複数の画素毎に設けられ、前記複数の画素により共有される
前記（１４）に記載の固体撮像素子。
（１６）
前記電位障壁部のポテンシャルを制御する制御部をさらに備える
前記（１）から（１５）のいずれかに記載の固体撮像素子。
（１７）
前記高濃度OFD部は、前記複数の画素により共有される
前記（１）から（１６）のいずれかに記載の固体撮像素子。
（１８）
前記電荷保持部は、前記半導体基板内に複数層積層されている
前記（１）から（１７）のいずれかに記載の固体撮像素子。
（１９）
前記半導体基板の前記受光面の外側に形成された光電変換膜を
さらに備える前記（１）から（１８）のいずれかに記載の固体撮像素子。
（２０）
固体撮像素子が搭載された電子装置において、
前記固体撮像素子は、
入射光に応じて電荷を発生、保持する電荷保持部と、
前記電荷保持部で飽和した前記電荷が排出されるOFD部と、
前記電荷保持部から前記OFD部に流れ出る前記電荷の障壁となる電位障壁部と
を半導体基板内の受光面側に備え、
前記OFD部は、同じ型の不純物の濃度が異なる低濃度OFD部および高濃度OFD部から成り、
前記高濃度OFD部と前記電位障壁部は、間隔を開けて形成されている
電子装置。
３０ 固体撮像素子， ３１ 電荷保持部， ３２ 電位障壁部， ３３ 低濃度OFD， ３４ 高濃度OFD， ５１ 縦型トランジスタ， ５２ OFD， ７１ 電源， ７３ 貫通電極， ８１ ゲート電極， ８２ 縦型トランジスタ， ９１ ＰＤ， ９２ 光電変換膜，１０１ 光電変換膜， １０６ ドレイン層， １１５ ウェル分離層

Claims (13)

  1. 半導体基板と、
    前記半導体基板内に形成され、入射光に応じて電荷を発生させて保持する電荷保持部と、
    前記半導体基板内に形成され、導電型および不純物濃度が前記電荷保持部と等しく、前記電荷保持部で飽和した電荷が排出される第１の半導体領域と、
    前記半導体基板内における前記電荷保持部と前記第１の半導体領域との間に形成され、前記電荷保持部から前記第１の半導体領域に流れる電荷の障壁となる第２の半導体領域と、
    一部が前記半導体基板に埋め込まれ、前記半導体基板の面と垂直な方向から見たときに前記第１の半導体領域と重なるとともに、一方の端が前記第１の半導体領域に接し、かつ前記第２の半導体領域に接しない位置に形成され、他方の端が前記半導体基板における光が入射する側の面とは反対側の面に設けられているゲートと
    を備え、
    前記ゲートは、前記電荷保持部に電荷が蓄積したときの前記電荷保持部に生じる電位よりも高い電圧に固定され、
    前記第２の半導体領域のポテンシャルは、前記第１の半導体領域および前記電荷保持部のポテンシャルよりも高い
    固体撮像素子。
  2. 前記電荷保持部、前記第１の半導体領域、および前記第２の半導体領域はN型半導体領域であり、前記電荷保持部または前記第１の半導体領域におけるN型の不純物濃度は1E16乃至1E18/cm3である
    請求項１に記載の固体撮像素子。
  3. 前記ゲートの前記一方の端は前記第１の半導体領域に囲まれている
    請求項１または請求項２に記載の固体撮像素子。
  4. 前記半導体基板の光が入射する側の面とは反対側の面における、前記ゲートに隣接する位置に形成された第３の半導体領域をさらに備える
    請求項１乃至請求項３の何れか一項に記載の固体撮像素子。
  5. 前記ゲートは、前記電荷保持部を有する複数の画素により共有される
    請求項１乃至請求項４の何れか一項に記載の固体撮像素子。
  6. 固体撮像素子が搭載された電子装置において、
    前記固体撮像素子は、
    半導体基板と、
    前記半導体基板内に形成され、入射光に応じて電荷を発生させて保持する電荷保持部と、
    前記半導体基板内に形成され、導電型および不純物濃度が前記電荷保持部と等しく、前記電荷保持部で飽和した電荷が排出される第１の半導体領域と、
    前記半導体基板内における前記電荷保持部と前記第１の半導体領域との間に形成され、前記電荷保持部から前記第１の半導体領域に流れる電荷の障壁となる第２の半導体領域と、
    一部が前記半導体基板に埋め込まれ、前記半導体基板の面と垂直な方向から見たときに前記第１の半導体領域と重なるとともに、一方の端が前記第１の半導体領域に接し、かつ前記第２の半導体領域に接しない位置に形成され、他方の端が前記半導体基板における光が入射する側の面とは反対側の面に設けられているゲートと
    を備え、
    前記ゲートは、前記電荷保持部に電荷が蓄積したときの前記電荷保持部に生じる電位よりも高い電圧に固定され、
    前記第２の半導体領域のポテンシャルは、前記第１の半導体領域および前記電荷保持部のポテンシャルよりも高い
    電子装置。
  7. 半導体基板と、
    前記半導体基板内に形成され、入射光に応じて電荷を発生させて保持する第１の電荷保持部と、
    前記半導体基板内に形成され、前記半導体基板の面と垂直な方向から見たときに前記第１の電荷保持部に隣接して設けられた第２の電荷保持部と、
    前記半導体基板内に形成され、導電型および不純物濃度が前記第１の電荷保持部と等しく、前記第１の電荷保持部で飽和した電荷が排出される第１の半導体領域と、
    前記半導体基板内に形成され、前記第１の電荷保持部から前記第１の半導体領域に流れる電荷の障壁となる第２の半導体領域と、
    前記半導体基板内における光が入射する側の面とは反対側の面に形成された第３の半導体領域と、
    一部が前記半導体基板に埋め込まれ、前記半導体基板の面と垂直な方向から見たときに前記第１の半導体領域と重なるとともに、一方の端が前記第１の半導体領域に接し、かつ前記第２の半導体領域に接しない位置に形成され、他方の端が前記半導体基板における光が入射する側の面とは反対側の面に設けられているゲートと
    を備え、
    前記第２の半導体領域は、前記第１の半導体領域と前記第１の電荷保持部との間に形成され、
    前記第３の半導体領域は、前記ゲートと隣接して設けられており、
    前記ゲートは、前記第１の電荷保持部に電荷が蓄積したときの前記第１の電荷保持部に生じる電位よりも高い電圧に固定され、
    前記第２の半導体領域のポテンシャルは、前記第１の半導体領域および前記第１の電荷保持部のポテンシャルよりも高い
    固体撮像素子。
  8. 前記第１の半導体領域、前記第２の半導体領域、および前記第１の電荷保持部はN型半導体領域である
    請求項７に記載の固体撮像素子。
  9. 前記第２の半導体領域にはP型の不純物が含まれている
    請求項７または請求項８に記載の固体撮像素子。
  10. 前記半導体基板内に形成され、導電型および不純物濃度が前記第２の電荷保持部と等しく、前記第２の電荷保持部で飽和した電荷が排出される第４の半導体領域と、
    前記半導体基板内に形成され、前記第２の電荷保持部から前記第４の半導体領域に流れる電荷の障壁となる第５の半導体領域と
    をさらに備え、
    前記第５の半導体領域は、前記第４の半導体領域と前記第２の電荷保持部との間に設けられ、
    前記半導体基板に埋め込まれた前記ゲートの前記一部は、前記半導体基板の面と垂直な方向から見たときに前記第４の半導体領域と重なっている
    請求項７乃至請求項９の何れか一項に記載の固体撮像素子。
  11. 前記第４の半導体領域は、前記第１の半導体領域と接続されている
    請求項１０に記載の固体撮像素子。
  12. 前記第５の半導体領域のポテンシャルは、前記第４の半導体領域および前記第２の電荷保持部のポテンシャルよりも高い
    請求項１０または請求項１１に記載の固体撮像素子。
  13. 前記半導体基板内に形成された第３の電荷保持部と、
    前記半導体基板内に形成された第４の電荷保持部と
    をさらに備え、
    前記第３の電荷保持部は、前記半導体基板の面と垂直な方向から見たときに前記第１の電荷保持部に隣接して設けられており、
    前記第４の電荷保持部は、前記半導体基板の面と垂直な方向から見たときに前記第２の電荷保持部に隣接して設けられており、
    前記第１の電荷保持部および前記第２の電荷保持部は、前記半導体基板の面と垂直な方向から見たときに第１の行に配置されており、
    前記第３の電荷保持部および前記第４の電荷保持部は、前記半導体基板の面と垂直な方向から見たときに第２の行に配置されており、
    前記ゲートは、前記半導体基板の面と垂直な方向から見たときに前記第１の行と前記第２の行の間に配置されている
    請求項７乃至請求項１２の何れか一項に記載の固体撮像素子。
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