JP6593435B2 - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

固体撮像装置および固体撮像装置の駆動方法 Download PDF

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Description

本技術は、固体撮像装置および固体撮像装置の駆動方法に関する。詳しくは、ＣＭＯＳ型の固体撮像装置とその駆動方法に関する。
従来、カメラ等に使用される撮像装置としてＣＭＯＳ（Complementary Metal Oxide Semiconductor）型の撮像装置が使用されている。この撮像装置は、光電変換部を含む画素が２次元形状に配置された画素アレイ部を有している。ここで、光電変換部は、入射された光量に応じた電荷を生成する光電変換を行う半導体素子である。この光電変換が行われる期間が撮像装置における露光期間に該当する。この露光期間と露光期間に生成された電荷を信号として読み出す信号読出し期間とが交互に行われて、連続するフレームの画像信号を得ることができる。この撮像装置において、１フレームの画像信号を生成するには、全ての行の画像信号を読み出す必要があり、この信号の読出しは１行毎に順に行われる。従来のＣＭＯＳ型の撮像装置では、信号の読出しの直後に露光が開始される。このため、露光の開始および終了のタイミングが１行毎にずれることとなり、出力された画像には歪が発生するという問題がある。
そこで、露光の開始および終了を全ライン同時に行うグローバルシャッタ機能を備えた撮像装置が提案されている（例えば、特許文献１参照。）。
特開２００４−１１１５９０号公報
上述の従来技術では、光電変換部により生成された電荷を保持する電荷蓄積部が画素毎に設けられている。露光期間経過後、生成された電荷を全画素同時に電荷蓄積部に転送させる。そして、信号の読み出しの際には、この電荷蓄積部に転送された電荷に基づく画像信号が生成され、１行毎に読み出される。このため、露光の開始および終了のタイミングを全行に亘って等しくすることができ、グローバルシャッタ機能を実現することができる。
この撮像装置における画素には、上述の光電変換部および電荷蓄積部と同一の半導体基板に形成される電荷を保持する領域が配置されている。この領域は、フローティングディフュージョンと称され、信号読出しのための入力線が接続される領域である。画像信号を生成するためには、光電変換部により生成された電荷をフローティングディフュージョンに転送する必要がある。すなわち、光電変換部から電荷蓄積部への転送と、信号を読み出す際の電荷蓄積部からフローティングディフュージョンへの転送とを、行う必要がある。電荷の残留を防ぎ、全ての電荷の転送を行うためには、光電変換部、電荷蓄積部およびフローティングディフュージョンが階段状のポテンシャルを有する必要がある。すなわち、電荷蓄積部は、光電変換部およびフローティングディフュージョンの中間のポテンシャルに形成する必要がある。このように蓄積領域はポテンシャルの高さにおいて制限があり、所望の容量を得るには広い占有面積が必要になる。その結果、撮像装置が大型化するという問題がある。
本技術はこのような状況に鑑みて生み出されたものであり、グローバルシャッタ機能を有する撮像装置を小型化することを目的とする。
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の露光期間の露光量に応じた電荷を生成する光電変換部と、半導体基板における所定の不純物濃度に形成されて上記電荷を保持する生成電荷保持部と、上記露光期間の経過後に上記光電変換部と上記生成電荷保持部との間を導通させて上記電荷を上記光電変換部から上記生成電荷保持部に転送する生成電荷転送部と、上記生成電荷保持部と略同一の不純物濃度に形成されて上記電荷を保持する出力電荷保持部と、上記生成電荷保持部と上記出力電荷保持部との間を導通させて上記生成電荷保持部に保持されていた上記電荷を上記生成電荷保持部および上記出力電荷保持部に均一に配分する保持電荷配分部と、上記保持電荷配分部における上記配分の後に上記出力電荷保持部に保持された上記電荷に応じた信号を画像信号として生成する信号生成部とを具備する固体撮像装置である。これにより、略同一のポテンシャルの上記生成電荷保持部および上記出力電荷保持部に電荷が均一に配分されるという作用をもたらす。
また、この第１の側面において、上記信号生成部における上記画像信号の生成の後に上記出力電荷保持部に保持された上記電荷を排出する電荷排出部をさらに具備し、上記信号生成部は、上記電荷排出部における上記排出の後に上記信号を基準信号としてさらに生成し、上記保持電荷配分部は、上記電荷排出部における上記排出の際および上記信号生成部における上記基準信号の生成の際に上記配分をさらに行ってもよい。これにより、上記画像信号の生成および上記電荷の排出が行われた後に基準信号が生成されるという作用をもたらす。
また、この第１の側面において、上記保持電荷配分部は、上記電荷排出部における上記排出と上記信号生成部における上記基準信号の生成との間に上記生成電荷保持部と上記出力電荷保持部との間を一旦非導通にした後に導通させてもよい。これにより、上記電荷の排出と上記基準信号の生成との間に上記出力電荷保持部が一旦非導通になるという作用をもたらす。
また、この第１の側面において、上記画像信号から上記基準信号を減算する信号処理部をさらに備えてもよい。これにより、上記画像信号から上記基準信号が減算されるという作用をもたらす。
また、この第１の側面において、上記生成電荷保持部のポテンシャルを制御する生成電荷保持ゲート部をさらに具備し、上記生成電荷転送部は、上記導通を制御する生成電荷転送ゲート部を備えるとともに当該生成電荷転送ゲート部は上記生成電荷保持ゲート部と接続されてもよい。これにより、上記生成電荷保持部は、上記生成電荷転送部のゲートに接続された生成電荷保持ゲート部によりポテンシャルが制御されるという作用をもたらす。
また、この第１の側面において、上記生成電荷保持部より低い不純物濃度に形成されて上記電荷を保持する補助電荷保持部と、上記露光期間の経過後に上記光電変換部と上記補助電荷保持部との間を導通させて上記電荷を上記光電変換部から上記補助電荷保持部に転送する補助電荷転送部とをさらに具備し、上記生成電荷転送部は、上記補助電荷保持部および上記生成電荷保持部を導通させることにより実行される上記補助電荷保持部に保持された上記電荷の上記生成電荷保持部への転送を上記補助電荷転送部における上記転送と同期した第１の転送および当該第１の転送の後の第２の転送として行い、上記保持電荷配分部は、上記生成電荷転送部における上記第１の転送および上記第２の転送の後に上記配分をそれぞれ第１の配分および第２の配分として行い、上記信号生成部は、上記保持電荷配分部における上記第１の配分および上記第２の配分の後に上記信号をそれぞれ第１の画像信号および第２の画像信号として生成してもよい。これにより、上記補助電荷保持部および上記生成電荷保持部に上記光電変換部により生成された電荷が保持されるという作用をもたらす。
また、この第１の側面において、上記信号生成部における上記第１の画像信号の生成と上記生成電荷転送部における上記第２の転送との間に上記出力電荷保持部に保持された上記電荷を排出する電荷排出部をさらに具備し、上記信号生成部は、上記電荷排出部における上記排出と上記生成電荷転送部における上記第２の転送との間に上記信号を基準信号としてさらに生成し、上記保持電荷配分部は、上記電荷排出部における上記排出の際および上記信号生成部における上記基準信号の生成の際に上記配分をさらに行ってもよい。これにより、上記第１の画像信号の生成および上記電荷の排出が行われた後に基準信号が生成されるという作用をもたらす。
また、この第１の側面において、上記保持電荷配分部は、上記電荷排出部における上記排出と上記信号生成部における上記基準信号の生成との間に上記生成電荷保持部と上記出力電荷保持部との間を一旦非導通にした後に導通させてもよい。これにより、上記電荷の排出と上記基準信号の生成との間に上記出力電荷保持部が一旦非導通になるという作用をもたらす。
また、この第１の側面において、上記第１の画像信号および上記第２の画像信号を加算した値から上記基準信号を２倍した値を減算する信号処理部をさらに具備してもよい。これにより、上記第１の画像信号および上記第２の画像信号を加算した値から上記基準信号を２倍した値が減算されるという作用をもたらす。
また、この第１の側面において、上記補助電荷保持部のポテンシャルを制御する補助電荷保持ゲート部をさらに具備し、上記補助電荷転送部は、上記導通を制御する補助電荷転送ゲート部を備えるとともに当該補助電荷転送ゲート部は上記補助電荷保持ゲート部と接続されてもよい。これにより、上記補助電荷保持部は、上記補助電荷転送部のゲートに接続された補助電荷保持ゲート部を備えるという作用をもたらす。
また、本技術の第２の側面は、所定の不純物濃度に形成されて所定の露光期間の露光量に応じた電荷を保持する生成電荷保持部に前記電荷を転送して保持させる生成電荷転送手順と、前記生成電荷保持部に保持されていた前記電荷を前記生成電荷保持部と略同一の不純物濃度に形成されて前記電荷を保持する出力電荷保持部および前記生成電荷保持部に均一に配分する保持電荷配分手順と、前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成手順とを具備する固体撮像装置の駆動方法である。これにより、略同一のポテンシャルの上記生成電荷保持部および上記出力電荷保持部に電荷が均一に配分されるという作用をもたらす。
本技術によれば、グローバルシャッタ機能を有する撮像装置を小型化するという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の実施の形態における撮像装置１０の構成例を示す図である。 本技術の第１の実施の形態における画素１１０の構成例を示す図である。 本技術の第１の実施の形態における水平転送部３００の構成例を示す図である。 本技術の第１の実施の形態における信号処理部３２０の構成例を示す図である。 本技術の第１の実施の形態における画素１１０の構成例を示す模式図である。 本技術の第１の実施の形態における撮像装置１０の駆動方法を例示する図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ０乃至Ｔ４）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ５乃至Ｔ７）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ８乃至Ｔ１２）を示す図である。 本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１３乃至Ｔ１４）を示す図である。 本技術の第２の実施の形態における画素の構成例を示す模式図である。 本技術の第３の実施の形態における画素１１０の構成例を示す図である。 本技術の第３の実施の形態における信号処理部３２０の構成例を示す図である。 本技術の第３の実施の形態における画素１１０の構成例を示す模式図である。 本技術の第３の実施の形態における撮像装置１０の駆動方法を例示する図である。 本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ０乃至Ｔ４）を示す図である。 本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ５乃至Ｔ８）を示す図である。 本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ９乃至Ｔ１３）を示す図である。 本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ１４乃至Ｔ１７）を示す図である。
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（光電変換部により生成された電荷を生成電荷保持部に保持させる場合の例）
２．第２の実施の形態（出力電荷保持部を共有する場合の例）
３．第３の実施の形態（光電変換部により生成された電荷を補助電荷保持部および生成電荷保持部に保持させる場合の例）
＜１．第１の実施の形態＞
［撮像装置の構成］
図１は、本技術の実施の形態における撮像装置１０の構成例を示す図である。この撮像装置１０は、画素アレイ部１００と、垂直駆動部２００と、水平転送部３００と、アナログデジタル変換器（ＡＤＣ：Analog Digital Converter）４００と、出力バッファ５００とを備える。なお、撮像装置１０は、特許請求の範囲に記載の固体撮像装置の一例である。
画素アレイ部１００は、画像信号を生成する画素１１０が２次元アレイ状に配置されたものである。この画素アレイ部１００には、各画素１１０に対する制御信号を伝達する信号線１０１と、画素１１０から出力された画像信号を伝達する信号線１０２とが、ＸＹマトリクス状に配線されている。すなわち、同じ行に配置された画素１１０には１つの信号線１０１が共通に配線され、同じ列に配置された画素１１０の出力は、１つの信号線１０２に共通に配線されている。
垂直駆動部２００は、制御信号を生成して画素アレイ部１００および水平転送部３００に対して出力するものである。この垂直駆動部２００は、画素アレイ部１００の全ての行に対応する信号線１０１に対して制御信号を出力する。垂直駆動部２００による制御信号の出力には、画素アレイ部１００の画素１１０に対して露光の開始および停止を制御するための信号出力と露光により得られた画像信号の画素１１０からの読出しを制御するための信号出力とに分けることができる。露光の開始および停止を制御するための信号は、全ての画素１１０に対して同時に出力される。これにより、撮像装置１０においてグローバルシャッタ機能を実現することができる。一方、画像信号の読出しを制御するための信号は、画素アレイ部１００における１行の画素１１０に対して行毎に順に出力される。すなわち、１行毎に順次画像信号の読出しが行われる。これら垂直駆動部２００における制御の詳細については、後述する。
水平転送部３００は、画素アレイ部１００から出力された画像信号に対して処理を行うものである。この水平転送部３００には、画素アレイ部１００の１行分の画素１１０に対応する出力信号が同時に入力される。この入力された画像信号に対して、水平転送部３００は、信号処理を行った後にパラレル−シリアル変換を行い、変換後の信号を信号線３０２に出力する。この水平転送部３００における処理の詳細については、後述する。
アナログデジタル変換器４００は、水平転送部３００により出力された画像信号を、アナログ信号からデジタル信号に変換（ＡＤ変換）するものである。
出力バッファ５００は、アナログデジタル変換器４００によりＡＤ変換された画像信号を撮像装置１０の外部に出力するバッファである。
［画素の回路構成］
図２は、本技術の第１の実施の形態における画素１１０の構成例を示す図である。この画素１１０は、光電変換部１１１と、生成電荷転送部１１２と、保持電荷配分部１１３と、電荷排出部１１４と、生成電荷保持部１１５と、出力電荷保持部１１６と、オーバーフローゲート１１７と、信号生成部１２０とを備える。また、信号生成部１２０は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ１２１および１２２を備える。なお、生成電荷転送部１１２、保持電荷配分部１１３、電荷排出部１１４およびオーバーフローゲート１１７は、ＭＯＳトランジスタにより構成される。
画素１１０には、信号線１０１および信号線１０２のほかに電源線Ｖｄｄおよび接地線が接続されており、画素１１０の電源はこれらの信号線を通して供給される。また、信号線１０１は、複数の信号線（ＯＦＧ、ＴＲ１、ＴＲ２、ＳＥＬおよびＲＳＴ）により構成されている。ＯＦＧ（Over Flow Gate）は、オーバーフローゲート１１７に制御信号を伝達する信号線である。ＴＲ１（Transfer 1）は、保持電荷配分部１１３に制御信号を伝達する信号線である。ＴＲ２（Transfer 2）は、生成電荷転送部１１２に制御信号を伝達する信号線である。ＳＥＬ（Select）は、ＭＯＳトランジスタ１２２に制御信号を伝達する信号線である。ＲＳＴ（Reset）は、電荷排出部１１４に制御信号を伝達する信号線である。同図に表したように、これらは何れもＭＯＳトランジスタのゲートに接続される。ゲートおよびソース間の閾値電圧以上の電圧（以下、オン信号と称する。）がこれらの信号線を通して入力されると、該当するＭＯＳトランジスタが導通状態になる。
同図に表したように、光電変換部１１１のアノードは接地され、カソードは生成電荷転送部１１２のソースとオーバーフローゲート１１７のソースに接続される。オーバーフローゲート１１７のゲートおよびドレインは、それぞれＯＦＧおよびＶｄｄに接続される。生成電荷転送部１１２のドレインは、保持電荷配分部１１３のソースおよび生成電荷保持部１１５の一端に接続される。生成電荷保持部１１５の他の一端は、接地される。生成電荷転送部１１２のゲートはＴＲ２信号線に接続され、保持電荷配分部１１３のゲートは信号線ＴＲ１に接続される。なお、生成電荷保持部１１５には後述するゲートが配置されており、このゲートは生成電荷転送部のゲートに接続される。
保持電荷配分部１１３のドレインは、電荷排出部１１４のソース、ＭＯＳトランジスタ１２１のゲートおよび出力電荷保持部１１６の一端に接続される。出力電荷保持部１１６の他の一端は、接地される。電荷排出部１１４のゲートおよびドレインは、それぞれＲＳＴおよびＶｄｄに接続される。ＭＯＳトランジスタ１２１のドレインおよびソースは、それぞれＶｄｄおよびＭＯＳトランジスタ１２２のドレインに接続される。ＭＯＳトランジスタ１２２のゲートおよびソースは、それぞれＳＥＬおよび信号線１０２に接続される。
光電変換部１１１は、照射された光量に応じた電荷を生成し、生成した電荷を蓄積するものである。この光電変換部１１１は、フォトダイオードにより構成される。
生成電荷転送部１１２は、ＴＲ２により制御されて、光電変換部１１１により生成された電荷を生成電荷保持部１１５に転送するものである。この生成電荷転送部１１２は、光電変換部１１１と生成電荷保持部１１５との間を導通させることにより電荷の転送を行う。
生成電荷保持部１１５は、生成電荷転送部１１２により転送された電荷を保持するものである。この生成電荷保持部１１５は、生成電荷転送部１１２のソース領域に形成され、このソース領域のポテンシャルを制御するゲートを備えている。なお、本技術の実施の形態においては、このゲートは生成電荷転送部１１２のゲートに接続されている。生成電荷転送部１１２および生成電荷保持部１１５の構成の詳細については、後述する。
保持電荷配分部１１３は、ＴＲ１により制御されて、生成電荷保持部１１５に保持された電荷を生成電荷保持部１１５および出力電荷保持部１１６に均一に配分するものである。この保持電荷配分部１１３は、生成電荷保持部１１５と出力電荷保持部１１６との間を導通させることにより電荷の配分を行う。
出力電荷保持部１１６は、電荷を保持するものである。この出力電荷保持部１１６は、保持電荷配分部１１３により配分された電荷を保持する。後述するように、生成電荷保持部１１５および出力電荷保持部１１６は、半導体基板上において略同一の不純物濃度に形成される。
電荷排出部１１４は、ＲＳＴにより制御されて、出力電荷保持部１１６に保持された電荷を排出するものである。この電荷排出部１１４は、出力電荷保持部１１６とＶｄｄとの間を導通させることにより、電荷の排出を行う。
オーバーフローゲート１１７は、光電変換部１１１で過剰に生成された電荷を排出するものである。また、このオーバーフローゲート１１７は、光電変換部１１１とＶｄｄとの間を導通させることにより光電変換部１１１に蓄積された電荷の排出をさらに行う。この際、オーバーフローゲート１１７は、ＯＦＧにより制御される。
信号生成部１２０は、出力電荷保持部１１６に保持された電荷に応じた信号を生成するものである。この信号生成部１２０は、ＭＯＳトランジスタ１２１および１２２により構成される。ＭＯＳトランジスタ１２１は、出力電荷保持部１１６に保持された電荷に応じた電圧をソースに出力する。また、ＭＯＳトランジスタ１２２はＳＥＬにより制御され、このＭＯＳトランジスタ１２２が導通状態の時にＭＯＳトランジスタ１２１のソースの電圧が信号線１０２に出力される。
［画素における動作］
ＯＦＧからオン信号が入力されるとオーバーフローゲート１１７は導通し、光電変換部１１１のカソードにＶｄｄが印加される。これにより、光電変換部１１１に蓄積された電荷は排出される。その後、露光量に応じた電荷が新たに生成されて、光電変換部１１１に蓄積される。
所定の露光時間が経過した後、ＴＲ２からオン信号が入力されることにより、生成電荷転送部１１２が導通する。これにより、光電変換部１１１と生成電荷保持部１１５との間が導通状態になり、光電変換部１１１に蓄積された電荷が生成電荷保持部１１５に転送される。光電変換効率を高め、残像の発生を防ぐためには、光電変換部１１１に蓄積された全ての電荷が生成電荷保持部１１５に転送されて、光電変換部１１１が空乏化される必要がある。そのため、生成電荷保持部１１５は、光電変換部１１１に比べて十分に高いポテンシャルにする必要がある。
なお、この生成電荷転送部１１２による転送は、画素アレイ部１００に配置された全ての画素１１０において同時に行われる。グローバルシャッタ機能を実現するためである。これに対し、以降で説明する動作は、画素アレイ部１００に配置された画素１１０において１行毎に順に実行される。
ＴＲ１からオン信号が入力されると、保持電荷配分部１１３が導通する。これにより、生成電荷保持部１１５と出力電荷保持部１１６との間が導通状態になり、生成電荷保持部１１５に保持されていた電荷は生成電荷保持部１１５および出力電荷保持部１１６に均一に配分される。前述のように生成電荷保持部１１５および出力電荷保持部１１６は、半導体基板において略同一の不純物濃度に形成されるため、これらは略同一のポテンシャルを有することになる。そのため、生成電荷保持部１１５に保持されていた電荷は、生成電荷保持部１１５および出力電荷保持部１１６に保持される。上述の光電変換部１１１とは異なり、生成電荷保持部１１５は空乏化されない。
この状態の時に、信号生成部１２０による信号の生成が行われる。具体的には、ＭＯＳトランジスタ１２１により、生成電荷保持部１１５および出力電荷保持部１１６に保持された電荷に応じた信号が生成される。次に、ＳＥＬからオン信号が入力されるとＭＯＳトランジスタ１２２が導通し、ＭＯＳトランジスタ１２１により生成された信号が信号線１０２に出力される。この信号は、撮像装置１０に入射した光に応じた画像信号に該当する。
その後、保持電荷配分部１１３を導通させた状態で、ＲＳＴからオン信号が入力されて電荷排出部１１４が導通すると、生成電荷保持部１１５および出力電荷保持部１１６にＶｄｄが印加されて、これらに保持されていた電荷が排出される。その後、電荷排出部１１４は非導通の状態に戻る。
この状態の時に、信号生成部１２０による信号の生成がさらに行われる。すなわち、ＭＯＳトランジスタ１２１により、出力電荷保持部１１６に保持された電荷に応じた信号が生成される。再度ＳＥＬにオン信号が入力されると、ＭＯＳトランジスタ１２２が導通し、ＭＯＳトランジスタ１２１により生成された信号が信号線１０２に出力される。この信号は、電荷が排出された状態で生成された信号であり、上述の画像信号の基準となる基準信号に該当する。
通常、上述の排出を行った後であっても、画素１１０ごとに固有の信号成分が残留し、この信号成分が画像信号に重畳されてノイズとなって出力される。そこで、この基準信号を取得し、上述の画像信号から減算することにより、ノイズを軽減することができる。なお、このような方式は相関二重サンプリング（Correlated Double Sampling：ＣＤＳ）と呼ばれる方式であり、撮像装置において広く使用される方式である。
このように、生成電荷転送部１１２よる光電変換部１１１と生成電荷保持部１１５との間の電荷の転送の際には、光電変換部１１１に蓄積された全ての電荷が生成電荷保持部１１５に転送される完全転送が実行される。一方、生成電荷保持部１１５および出力電荷保持部１１６は略同一のポテンシャルを有するため、保持電荷配分部１１３による生成電荷保持部１１５と出力電荷保持部１１６との間の転送の際には、このような完全転送を行うことはできない。しかし、保持電荷配分部１１３を導通させることにより、生成電荷保持部１１５と出力電荷保持部１１６とを一体として１つの電荷保持領域にすることができる。これにより、生成電荷保持部１１５に保持されていた電荷は、生成電荷保持部１１５および出力電荷保持部１１６に均一に配分される。この状態で信号生成部１２０による信号の生成を行うことにより、生成電荷保持部１１５と出力電荷保持部１１６との間で完全転送ができない場合において、正確な画像信号および基準信号を得ることができる。
また、後述するように、半導体基板において、生成電荷保持部１１５のポテンシャルを出力電荷保持部１１６と略同一の高さ（深さ）にするため、生成電荷保持部１１５は、半導体基板面における面積当たりの容量を高くすることができる。これにより、生成電荷保持部１１５の面積を縮小することができる。さらに、上述のように生成電荷保持部１１５と出力電荷保持部１１６とを一体として１つの電荷保持領域にするため、出力電荷保持部１１６の容量は、生成電荷保持部１１５と比較して小さくすることもできる。これにより、出力電荷保持部１１６の面積も縮小することができる。
通常のＣＤＳ方式では、基準信号を生成した後、生成電荷保持部１１５に保持された電荷を出力電荷保持部１１６に転送して画像信号の生成を行う。これに対し、本技術の第１の実施の形態では、画像信号の生成を行った後に、基準信号の生成を行う。この理由について説明する。前述のように、本技術の第１の実施の形態では、保持電荷配分部１１３を導通させた状態で画像信号の生成を行う。基準信号生成の精度を向上させるためには、画像信号の生成と同じ条件のもとで基準信号の生成を行う必要がある。このため基準信号の生成の際にも保持電荷配分部１１３を導通させる必要が生じる。これは、画像信号の生成の前には行うことができず、画像信号の生成および電荷排出部１１４による電荷の排出の後に行うこととなる。
また、前述のように、本技術の第１の実施の形態では、画像信号の生成の前に保持電荷配分部１１３を導通状態にする。これに起因するノイズが発生し、画像信号に重畳される。そこで、基準信号の生成の前に保持電荷配分部１１３を一旦非導通の状態にし、その後導通状態にすることができる。これにより、基準信号にも同様のノイズが重畳される。ＣＤＳを行うことによりこれらのノイズが打ち消され、画像信号の低ノイズ化が可能になる。なお、撮像装置１０における駆動方法の詳細については、後述する。
［水平転送部の構成］
図３は、本技術の第１の実施の形態における水平転送部３００の構成例を示す図である。この水平転送部３００は、定電流源３１０と、信号処理部３２０と、スイッチ３３０とを備える。
信号線１０２は、定電流源３１０の一端および信号処理部３２０の入力に接続される。定電流源３１０の他の一端は、接地される。信号処理部３２０の出力は、スイッチ３３０の入力に接続される。なお、信号処理部３２０とスイッチ３３０との間は、信号線３０１により接続される。
なお、これらは、水平転送部３００に接続された全ての信号線１０２に同様に配置されている。全てのスイッチ３３０の出力は、信号線３０２に接続される。
定電流源３１０は、図２において説明したＭＯＳトランジスタ１２１の負荷として動作するものである。すなわち、ＭＯＳトランジスタ１２１とともにソースフォロワ回路を構成する。
信号処理部３２０は、画素１１０から出力された信号の処理を行うものである。この信号処理部３２０は、前述したＣＤＳを行う。
スイッチ３３０は、信号処理部３２０の出力を切り替えて、パラレル−シリアル変換を行うスイッチである。信号処理部３２０における処理が終了した後、左端のスイッチ３３０から順にオンおよびオフを行う。これにより、各信号線３０１に接続された信号処理部３２０の出力信号が順に信号線３０２に出力されて、パラレル−シリアル変換が行われる。
［信号処理部の構成］
図４は、本技術の第１の実施の形態における信号処理部３２０の構成例を示す図である。この信号処理部３２０は、サンプルアンドホールド回路（Ｓ／Ｈ：Sample and Hold Circuit）３２１および３２２と、減算器３２３とを備える。また、信号線２０１は、複数の信号線（ＳＨ１およびＳＨ２）により構成されている。
サンプルアンドホールド回路３２１および３２２は、それぞれＳＨ１およびＳＨ２により制御され、信号線１０２に出力された信号のサンプリングとホールドを行う回路である。サンプルアンドホールド回路３２１を例に挙げて説明する。ＳＨ１にオン信号が入力されると、サンプルアンドホールド回路３２１は、信号のサンプリングを行う。その後、オン信号の入力が停止されると、サンプリングされた信号がホールドされ、再度ＳＨ１にオン信号が入力されるまで保持される。同図のサンプルアンドホールド回路３２１および３２２は、それぞれ画像信号および基準信号についてサンプリングおよびホールドを行う。
減算器３２３は、サンプルアンドホールド回路３２１にホールドされた画像信号からサンプルアンドホールド回路３２２にホールドされた基準信号の減算を行うものである。この減算により、ＣＤＳが実行される。
［画素の構成］
図５は、本技術の第１の実施の形態における画素１１０の構成例を示す模式図である。同図は、シリコン半導体基板上に形成された画素１１０の構成を模式的に表した断面図である。同図には、光電変換部１１１、生成電荷転送部１１２、保持電荷配分部１１３、電荷排出部１１４、生成電荷保持部１１５、出力電荷保持部１１６およびオーバーフローゲート１１７を含む半導体基板部分の断面図が表されている。また、同図には信号生成部１２０がさらに表されている。本技術の第１の実施の形態における画素１１０は、例えばｎ型半導体基板に形成されたｐ型のウェル領域１４１に、上述した各部を形成することができる。このウェル領域１４１に、オーバーフローゲート１１７、光電変換部１１１、生成電荷転送部１１２、生成電荷保持部１１５、保持電荷配分部１１３、出力電荷保持部１１６および電荷排出部１１４が順に形成される。
光電変換部１１１は、ウェル領域１４１内に形成されたｎ型半導体領域１４４とこのｎ型半導体領域１４４周囲のｐ型半導体領域との界面におけるｐｎ接合を有するフォトダイオード（ＰＤ）により構成される。このｐｎ接合部に光が入射すると電荷が生成される。この生成された電荷のうちの電子がｎ型半導体領域１４４に蓄積される。このｎ型半導体領域１４４は、後述するｎ型半導体領域１４６よりも低い不純物濃度、例えば１０１６／ｃｍ３に形成される。なお、ｎ型半導体領域１４４の上部には、不純物濃度が高いｐ型半導体領域１４５が形成されている。このｐ型半導体領域１４５は、半導体の界面をピンニングすることにより界面準位に起因する暗電流を抑制するものである。
生成電荷保持部１１５は、ウェル領域１４１に形成されたｎ型半導体領域１４６により構成され、電荷保持領域（Ｃ１）として動作する。このｎ型半導体領域１４６の上部には、シリコン酸化膜１５３を介して生成電荷保持ゲート１３３が配置されている。また、このｎ型半導体領域１４６は、例えば１０１８乃至１０１９／ｃｍ３の不純物濃度に形成される。光電変換部１１１のｎ型半導体領域１４４より不純物濃度が高いため、ｎ型半導体領域１４４より高いポテンシャルになる。なお、生成電荷保持ゲート１３３には、例えば−１Ｖ程度の負のバイアス電圧を印加することもできる。ｎ型半導体領域１４６とシリコン酸化膜１５３との間に正孔蓄積領域を形成してピンニングを行うためである。
生成電荷転送部１１２は、光電変換部１１１および生成電荷保持部１１５の間のｐ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１５２を介してゲート１３２が配置されて構成されている。また、このゲート１３２は、生成電荷保持ゲート１３３と接続されている。このゲート１３２に正の電圧が印加されると、生成電荷転送部１１２は導通する。その結果、光電変換部１１１のｎ型半導体領域１４４に蓄積された電荷が生成電荷保持部１１５のｎ型半導体領域１４６に転送される。このように、生成電荷転送部１１２は、ｎ型半導体領域１４４および１４６をそれぞれソースおよびドレイン領域とするＭＯＳトランジスタと等価である。また、生成電荷保持部１１５は、このＭＯＳトランジスタのソース領域に形成されたものと捉えることができる。
出力電荷保持部１１６は、ウェル領域１４１に形成されたｎ型半導体領域１４７により構成される。このｎ型半導体領域１４７は、フローティングディフュージョン（ＦＤ）と称され、信号生成部１２０が接続される領域である。このｎ型半導体領域１４７は、生成電荷保持部１１５のｎ型半導体領域１４６と略同一の不純物濃度に形成される。このため、出力電荷保持部１１６のｎ型半導体領域１４７と生成電荷保持部１１５のｎ型半導体領域１４６とは同じ高さのポテンシャルになる。なお、信号生成部１２０との配線を行う領域は、不純物濃度を、例えば１０２１／ｃｍ３に高めた領域（不図示）にする必要がある。配線との接合部分を低抵抗にするためである。
保持電荷配分部１１３は、生成電荷保持部１１５および出力電荷保持部１１６の間のｐ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１５４を介してゲート１３４が配置されて構成されている。このゲート１３４に正の電圧が印加されると、保持電荷配分部１１３は導通する。その結果、生成電荷保持部１１５のｎ型半導体領域１４６に保持されていた電荷が生成電荷保持部１１５のｎ型半導体領域１４６および出力電荷保持部１１６のｎ型半導体領域１４７に均一に配分される。
電荷排出部１１４は、出力電荷保持部１１６のｎ型半導体領域１４７およびｎ型半導体領域１４８の間のｐ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１５５を介してゲート１３５が配置されて構成されている。このゲート１３５に正の電圧が印加されると、電荷排出部１１４は導通する。ｎ型半導体領域１４８にはＶｄｄが接続されているため、出力電荷保持部１１６のｎ型半導体領域１４７に保持されていた電荷は、Ｖｄｄに排出される。
オーバーフローゲート１１７は、光電変換部１１１のｎ型半導体領域１４４およびｎ型半導体領域１４３の間のｐ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１５１を介してゲート１３１が配置されて構成されている。このゲート１３１に正の電圧が印加されると、オーバーフローゲート１１７は導通する。ｎ型半導体領域１４３にはＶｄｄが接続されているため、光電変換部１１１のｎ型半導体領域１４４に保持されていた電荷は、Ｖｄｄに排出される。
これら以外にも、画素１１０には配線層、層間絶縁層および遮光メタル等が配置されている。なお、遮光メタルは、生成電荷転送部１１２、生成電荷保持部１１５および保持電荷配分部１１３を遮光して、これらに流れる暗電流を減少させるものである。
なお、上述の例では、出力電荷保持部１１６のｎ型半導体領域１４７における不純物濃度を生成電荷保持部１１５のｎ型半導体領域１４６における不純物濃度と同一の１０１８乃至１０１９／ｃｍ３にしていたが、例えば１０２１／ｃｍ３にしてもよい。この場合においてもｎ型半導体領域１４７とｎ型半導体領域１４６とを略同一のポテンシャルにすることができる。このため、保持電荷配分部１１３を導通させた際に、生成電荷保持部１１５に保持されていた電荷が生成電荷保持部１１５および出力電荷保持部１１６に均一に配分される。
［撮像装置の駆動方法］
図６は、本技術の第１の実施の形態における撮像装置１０の駆動方法を例示する図である。同図は、撮像装置１０における入力信号線（ＯＦＧ、ＲＳＴ、ＴＲ１、ＴＲ２、ＳＥＬ、ＳＨ１およびＳＨ２）および出力信号線（信号線１０２および信号線３０１）の信号を表すタイムチャートである。同図における各入力信号線の状態は、値「０」および「１」により表示されている。値「０」はオン信号が入力されていない状態を表し、値「１」はオン信号が入力されている状態を表している。同図のうち、期間Ｔ０乃至Ｔ７は画素アレイ部１００の全ての画素１１０を同時に駆動する期間であり、期間Ｔ８乃至Ｔ１５は画素アレイ部１００の画素１１０を１行毎に順に駆動する期間である。
［期間Ｔ０乃至Ｔ７］
図７は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ０乃至Ｔ４）を示す図である。また、図８は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ５乃至Ｔ７）を示す図である。これらの図は、図６における期間Ｔ０乃至Ｔ４および期間Ｔ５乃至Ｔ７に対応した画素１１０の動作状態を表したポテンシャル図である。また、これらの図には、光電変換部１１１、生成電荷転送部１１２、保持電荷配分部１１３、電荷排出部１１４、生成電荷保持部１１５、出力電荷保持部１１６およびオーバーフローゲート１１７の状態が表されている。なお、これらの配置は、図５において説明した半導体基板における配置と同じである。
露光開始前の待機状態では、生成電荷転送部１１２、保持電荷配分部１１３、電荷排出部１１４およびオーバーフローゲート１１７には入力信号が印加されず、非導通の状態になる（図６におけるＴ０、図７におけるａ）。
次に、ＯＦＧにオン信号を入力してオーバーフローゲート１１７を導通させる。これにより、光電変換部１１１に蓄積されていた電荷が排出される（図６におけるＴ１、図７におけるｂ）。
この電荷が排出された後にオーバーフローゲート１１７を非導通にする。これにより、いわゆるリセットが行われ、全ての画素１１０において同時に露光が開始される。光電変換部１１１には、露光量に応じた電荷（図７における網掛けを施した領域）が蓄積される（図６におけるＴ２、図７におけるｃ）。
所定の露光期間の経過後に、ＲＳＴおよびＴＲ１にオン信号を入力して保持電荷配分部１１３および電荷排出部１１４を導通させる。これにより、生成電荷保持部１１５および出力電荷保持部１１６に蓄積されていた暗電流に基づく電荷が排出される（図６におけるＴ３、図７におけるｄ）。
次に、保持電荷配分部１１３を非導通にし（図６におけるＴ４、図７におけるｅ）、電荷排出部１１４を非導通にする（図６におけるＴ５、図８におけるｆ）。
次に、ＴＲ２にオン信号を入力して生成電荷転送部１１２を導通させ、光電変換部１１１に蓄積された電荷を生成電荷保持部１１５に転送する（図６におけるＴ６、図８におけるｇ）。その後、生成電荷転送部１１２を非導通にする。これにより、全ての画素１１０において同時に露光が停止される（図６におけるＴ７、図８におけるｈ）。
［期間Ｔ８乃至Ｔ１５］
図９は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ８乃至Ｔ１２）を示す図である。また、図１０は、本技術の第１の実施の形態における画素１１０の動作状態（期間Ｔ１３乃至Ｔ１４）を示す図である。
期間Ｔ７に続いて、ＲＳＴにオン信号を入力して、電荷排出部１１４を導通させる（図６におけるＴ８、図９におけるａ）。これにより、出力電荷保持部１１６に蓄積されていた暗電流に基づく電荷が排出される。その後、電荷排出部１１４を非導通にする（図６におけるＴ９、図９におけるｂ）。
次に、ＴＲ１およびＳＥＬにオン信号を入力して保持電荷配分部１１３およびＭＯＳトランジスタ１２２を導通させる。これにより、生成電荷保持部１１５に保持されていた電荷が生成電荷保持部１１５および出力電荷保持部１１６に均一に配分され、画像信号（図６において「Ａ」と表記）が生成されて信号線１０２に出力される。さらに、ＳＨ１にオン信号が入力されることにより、信号線１０２に出力された画像信号が信号処理部３２０のサンプルアンドホールド回路３２１にサンプリングされる（図６におけるＴ１０、図９におけるｃ）。
次に、ＴＲ１にオン信号を入力した状態で、ＲＳＴにオン信号を入力して保持電荷配分部１１３および電荷排出部１１４を導通させる。これにより生成電荷保持部１１５および出力電荷保持部１１６に保持されていた電荷が排出される（図６におけるＴ１１、図９におけるｄ）。なお、期間Ｔ１０から期間Ｔ１１に移行する際、ＳＨ１におけるオン信号の入力が停止される。これにより、信号線１０２に出力されていた画像信号（Ａ）がサンプルアンドホールド回路３２１にホールドされる。
次に、保持電荷配分部１１３を非導通にする（図６におけるＴ１２、図９におけるｅ）。さらに、電荷排出部１１４を非導通にする（図６におけるＴ１３、図１０におけるｆ）。
次に、ＴＲ１およびＳＥＬにオン信号を入力して保持電荷配分部１１３およびＭＯＳトランジスタ１２２を導通させる。これにより、基準信号（図６において「Ｂ」と表記）が信号線１０２に出力される。さらに、ＳＨ２にオン信号を入力することにより、信号線１０２に出力された基準信号が信号処理部３２０のサンプルアンドホールド回路３２２にサンプリングされる（図６におけるＴ１４、図１０におけるｇ）。なお、この基準信号の生成の直前に保持電荷配分部１１３を一旦非導通にし（図６におけるＴ１２）、その後導通させる（図６におけるＴ１４）。これにより、画像信号の生成の際と同様のノイズが基準信号に重畳される。
次に、保持電荷配分部１１３およびＭＯＳトランジスタ１２２を非導通にする（図６におけるＴ１５）。また、期間Ｔ１４から期間Ｔ１５に移行する際、ＳＨ２におけるオン信号の入力が停止される。これにより、信号線１０２に出力されていた基準信号（Ｂ）がサンプルアンドホールド回路３２２にホールドされる。なお、信号処理部３２０の減算器３２３により減算（Ａ−Ｂ）が行われて信号線３０１に演算の結果が出力される。これにより、１行分の画像信号の処理が終了する。
期間Ｔ８乃至Ｔ１４の処理を画素アレイ部１００の全ての行について行うことにより、１つのフレームにおける画像信号の転送が終了する。静止状態を経て期間Ｔ１の処理に移行し、次のフレームの露光が開始される。
このように、本技術の第１の実施の形態では、生成電荷保持部１１５および出力電荷保持部１１６に電荷を均一に配分し、画像信号を生成する。さらに、生成電荷保持部１１５のｎ型半導体領域１４６の不純物濃度を出力電荷保持部１１６のｎ型半導体領域１４７と略同一にする。これにより、ｎ型半導体領域１４６の単位面積当たりの容量を高めることができ、生成電荷保持部１１５の面積を小さくすることができる。
＜２．第２の実施の形態＞
上述の実施の形態では、全ての画素１１０が出力電荷保持部１１６、電荷排出部１１４および信号生成部１２０を備えていた。これに対し、本技術の第２の実施の形態では、これらを２個の画素１１０で共有する。
［撮像装置の構成］
図１１は、本技術の第２の実施の形態における画素の構成例を示す模式図である。同図は、半導体基板表面における画素の配置を表した図である。同図の画素は、第１の画素と第１の画素の出力電荷保持部に接続された第２の画素とにより構成されている。第１の画素として図３において説明した画素１１０を適用することができる。また、第２の画素として、光電変換部１７１と、生成電荷転送部１７２と、生成電荷保持部１７５（不図示）と、保持電荷配分部１７３と、オーバーフローゲート１７７とを備える画素を使用することができる。
同図の中央部に出力電荷保持部１１６のｎ型半導体領域１４７が配置され、これを中心として図面の上下に２個の画素が配置されている。出力電荷保持部１１６の上側に保持電荷配分部１１３のゲート１３４と生成電荷保持部１１５のゲート１３３とが順に隣接して配置されている。さらに、ゲート１３３の上側には、生成電荷転送部１１２のゲート１３２と光電変換部１１１のｎ型半導体領域１４４とが順に隣接して配置されている。また、光電変換部１１１の左側にオーバーフローゲート１１７のゲート１３１とｎ型半導体領域１４３とが順に隣接して配置されている。
一方、出力電荷保持部１１６の下側には、保持電荷配分部１７３のゲート１８４と生成電荷保持部１７５のゲート１８３とが順に隣接して配置されている。さらに、生成電荷保持ゲート１８３の下側には、生成電荷転送部１７２のゲート１８２と光電変換部１７１のｎ型半導体領域１９４とが順に隣接して配置されている。また、光電変換部１７１の左側にオーバーフローゲート１７７のゲート１８１とｎ型半導体領域１９３とが順に隣接して配置されている。
出力電荷保持部１１６の左側に電荷排出部１１４のゲート１３５とｎ型半導体領域１６１とが順に配置されている。また、光電変換部１７１の下方には、信号生成部１２０を構成するＭＯＳトランジスタ１２１および１２２が直列に接続されている。このＭＯＳトランジスタ１２１は、ドレインに相当するｎ型半導体領域１６２、ゲート１６３およびソースに相当するｎ型半導体領域１６４を備える。また、ＭＯＳトランジスタ１２２は、ドレインに相当するとともにＭＯＳトランジスタ１２１のソースを兼ねるｎ型半導体領域１６４、ゲート１６５およびソースに相当するｎ型半導体領域１６６を備える。出力電荷保持部１１６のｎ型半導体領域１４７とＭＯＳトランジスタ１２１のゲート１６３とは、配線１６７により接続されている。電荷排出部１１４およびＭＯＳトランジスタ１２２は、第１の画素および第２の画素において共有されるため、これらを制御する信号線（ＲＳＴおよびＳＥＬ）も同様に、第１の画素および第２の画素において共有される。
これ以外の画素１１０および撮像装置１０の構成は、図３において説明した画素１１０および図１において説明した撮像装置１０と同様であるため説明を省略する。
このように本技術の第２の実施の形態によれば、出力電荷保持部１１６、電荷排出部１１４および信号生成部１２０を２個の画素で共有するため、画素１１０を小型化することができる。
＜３．第３の実施の形態＞
上述の実施の形態では、光電変換部１１１により生成された電荷を生成電荷保持部１１５に転送していた。これに対し、本技術の第３の実施の形態では補助電荷保持部を備え、光電変換部１１１により生成された電荷は、補助電荷保持部を経由して生成電荷保持部１１５に転送される。
［画素の回路構成］
図１２は、本技術の第３の実施の形態における画素１１０の構成例を示す図である。同図の画素１１０は、補助電荷転送部１１８と、補助電荷保持部１１９とをさらに備える点で、図２において説明した画素１１０と異なっている。補助電荷転送部１１８は、ＭＯＳトランジスタにより構成される。補助電荷保持部１１９には、生成電荷保持部１１５と同様にゲートが配置されている。また、信号線１０１は、信号線ＴＲ３（Transfer 3）をさらに備える。これは、補助電荷転送部１１８に制御信号を伝達する信号線である。
補助電荷転送部１１８のソースは光電変換部１１１のカソードおよびオーバーフローゲート１１７のソースに接続され、補助電荷転送部１１８のドレインは生成電荷転送部１１２のソースおよび補助電荷保持部１１９の一端に接続される。補助電荷保持部１１９の他の一端は、接地される。補助電荷転送部１１８のゲートはＴＲ３信号線に接続され、補助電荷保持部１１９のゲートは補助電荷転送部１１８のゲートに接続される。
補助電荷転送部１１８は、ＴＲ３により制御されて、光電変換部１１１により生成された電荷を補助電荷保持部１１９に転送するものである。この補助電荷転送部１１８は、光電変換部１１１と補助電荷保持部１１９との間を導通させることにより電荷の転送を行う。
補助電荷保持部１１９は、補助電荷転送部１１８により転送された電荷を保持するものである。この補助電荷保持部１１９は、補助電荷転送部１１８のソース領域に形成される。また、生成電荷保持部１１５と同様にゲートによりポテンシャルを制御することができる。後述するように、この補助電荷保持部１１９は、生成電荷保持部１１５より低い不純物濃度に形成される。
生成電荷転送部１１２は、補助電荷保持部１１９に保持された電荷を生成電荷保持部１１５に転送する。
これ以外の画素１１０の構成は、図２において説明した画素１１０と同様であるため説明を省略する。
［画素における動作］
本技術の第３の実施の形態では、光電変換部１１１により生成された電荷を補助電荷保持部１１９および生成電荷保持部１１５に転送する。このため、補助電荷保持部１１９は、生成電荷保持部１１５より小容量にすることができる。また、補助電荷保持部１１９は、生成電荷保持部１１５よりも低く、かつ、光電変換部１１１よりも高い不純物濃度に形成される。このため、光電変換部１１１、補助電荷保持部１１９および生成電荷保持部１１５のポテンシャルは、この順に高くなる。すなわち、階段状のポテンシャルが形成される。
所定の露光時間の経過後に補助電荷転送部１１８を導通させて光電変換部１１１の電荷を補助電荷保持部１１９に転送するとともに、生成電荷転送部１１２を導通させる。これにより、光電変換部１１１により生成された電荷は、補助電荷保持部１１９に保持される。補助電荷保持部１１９の容量を超える電荷が光電変換部１１１において生成された際には、この超過した電荷が生成電荷保持部１１５に転送される。このように補助電荷転送部１１８における転送と同期して行われる生成電荷転送部１１２の転送を第１の転送と称する。
次に、保持電荷配分部１１３を導通させて、生成電荷保持部１１５に保持されていた電荷を生成電荷保持部１１５および出力電荷保持部１１６に均一に配分させた後に、信号生成部１２０により画像信号が生成される。この時の保持電荷配分部１１３の配分を第１の配分と称し、信号生成部１２０により生成された画像信号を第１の画像信号と称する。
次に、保持電荷配分部１１３および電荷排出部１１４を導通させて電荷の排出が行われる。さらに、保持電荷配分部１１３を一旦非導通にした後に導通させた状態にして、信号生成部１２０による基準信号の生成が行われる。
この基準信号の生成の後、保持電荷配分部１１３を導通状態にしたままで、生成電荷転送部１１２を導通させて、補助電荷保持部１１９に保持されていた電荷を生成電荷保持部１１５に転送する。保持電荷配分部１１３は導通状態であるため、生成電荷保持部１１５に転送された電荷は、生成電荷保持部１１５および出力電荷保持部１１６に均一に配分される。この時の生成電荷転送部１１２の転送および保持電荷配分部１１３の配分をそれぞれ第２の転送および第２の配分と称する。これらの生成電荷転送部１１２における第２の転送および保持電荷配分部１１３における第２の配分により、補助電荷保持部１１９に保持されていた電荷が生成電荷保持部１１５および出力電荷保持部１１６に転送される。
前述のように補助電荷保持部１１９と生成電荷保持部１１５との間のポテンシャルは階段状であるため、補助電荷保持部１１９は空乏化する。すなわち完全転送が行われる。その後、信号生成部１２０により画像信号の生成が行われる。この生成された画像信号を第２の画像信号と称する。第１の画像信号および第２の画像信号の合計が光電変換部１１１において生成された電荷に基づく画像信号になる。
第１の画像信号の生成の際には、直前に保持電荷配分部１１３を導通させる手順を必要とする。従って、第１の画像信号にはノイズが混入する。一方、上述の基準信号の生成から第２の画像信号の生成に亘って、保持電荷配分部１１３は導通した状態を維持する。保持電荷配分部１１３の導通に伴うノイズの混入を防ぐことができるため、第２の画像信号の生成の際には、精度の高い信号の生成が可能になる。入射光量が少ない場合には、光電変換部１１１で生成される電荷も少なくなる。このような場合には、前述の補助電荷転送部１１８の転送および生成電荷転送部１１２の第１の転送の際、光電変換部１１１により生成された電荷は、補助電荷保持部１１９にのみ保持される。その後、この電荷に基づく画像信号が第２の画像信号として生成される。上述のように、第２の画像信号の生成は高精度に行われるため、入射光量が少ない環境において、高精度の撮像が可能となる。
［信号処理部の構成］
図１３は、本技術の第３の実施の形態における信号処理部３２０の構成例を示す図である。この信号処理部３２０は、サンプルアンドホールド回路３２４、減算器３２５および加算器３２６をさらに備える点で、図４において説明した信号処理部３２０と異なっている。また、信号線２０１は、信号線ＳＨ３をさらに備える。
同図におけるサンプルアンドホールド回路３２１、３２２および３２４は、それぞれ第１の画像信号、基準信号および第２の画像信号のサンプリングおよびホールドを行う。これらの入力には信号線１０２が共通に接続される。また、サンプルアンドホールド回路３２４には、制御信号としてＳＨ３が接続される。
減算器３２３は、サンプルアンドホールド回路３２１にホールドされた第１の画像信号からサンプルアンドホールド回路３２２にホールドされた基準信号の減算を行うものである。減算器３２５は、サンプルアンドホールド回路３２４にホールドされた第２の画像信号からサンプルアンドホールド回路３２２にホールドされた基準信号の減算を行うものである。加算器３２６は、減算器３２３および減算器３２５の出力を加算するものである。
これら加算器３２６ならびに減算器３２３および３２５により、第１の画像信号および第２の画像信号を加算した値から基準信号を２倍した値を減算する演算が行われる。これにより、ノイズが除去された画像信号を得ることができる。
これ以外の構成は本技術の第１の実施の形態における撮像装置１０と同様であるため、説明を省略する。
［画素の構成］
図１４は、本技術の第３の実施の形態における画素１１０の構成例を示す模式図である。同図の画素１１０は、補助電荷転送部１１８および補助電荷保持部１１９を備える点で、図５において説明した画素１１０と異なっている。これら補助電荷転送部１１８および補助電荷保持部１１９は光電変換部１１１と生成電荷転送部１１２との間に配置されている。
補助電荷保持部１１９は、ウェル領域１４１に形成されたｎ型半導体領域１４９により構成され、電荷保持領域（Ｃ２）として動作する。このｎ型半導体領域１４９の上部には、シリコン酸化膜１５７を介して補助電荷保持ゲート１３７が配置されている。また、このｎ型半導体領域１４９は、例えば１０１６乃至１０１７／ｃｍ３の不純物濃度に形成される。光電変換部１１１のｎ型半導体領域１４４および生成電荷保持部１１５のｎ型半導体領域１４６の中間の不純物濃度に形成されるため、前述した階段状のポテンシャルが形成される。
補助電荷転送部１１８は、光電変換部１１１および補助電荷保持部１１９の間のｐ型半導体領域をチャンネル領域とし、このチャンネル領域の上部にシリコン酸化膜１５６を介してゲート１３６が配置されて構成されている。また、このゲート１３６は、ゲート１３７と接続されている。このゲート１３６に正の電圧が印加されると補助電荷転送部１１８は導通する。その結果、光電変換部１１１のｎ型半導体領域１４４に蓄積された電荷が補助電荷保持部１１９のｎ型半導体領域１４９に転送される。このように、補助電荷転送部１１８は、ｎ型半導体領域１４４および１４９をソースおよびドレイン領域とするＭＯＳトランジスタと等価である。また、補助電荷保持部１１９は、このＭＯＳトランジスタのソース領域に形成されたものと捉えることができる。
［撮像装置の駆動方法］
図１５は、本技術の第３の実施の形態における撮像装置１０の駆動方法を例示する図である。同図は、撮像装置１０における入力信号線（ＯＦＧ、ＲＳＴ、ＴＲ１、ＴＲ２、ＴＲ３、ＳＥＬ、ＳＨ１、ＳＨ２およびＳＨ３）および出力信号線（信号線１０２および信号線３０１）の信号を表すタイムチャートである。同図のうち、期間Ｔ０乃至Ｔ８は画素アレイ部１００の全ての画素１１０を同時に駆動する期間であり、期間Ｔ９乃至Ｔ１８は画素アレイ部１００の画素１１０を１行毎に順に駆動する期間である。
［期間Ｔ０乃至Ｔ８］
図１６は、本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ０乃至Ｔ４）を示す図である。また、図１７は、本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ５乃至Ｔ８）を示す図である。これらの図は、図１５における期間Ｔ０乃至Ｔ４および期間Ｔ５乃至Ｔ８に対応した画素１１０の動作状態を表したポテンシャル図である。また、これらの図には、図１４における半導体基板に配置された各部の状態が表されている。
露光開始前の待機状態では、補助電荷転送部１１８、生成電荷転送部１１２、保持電荷配分部１１３、電荷排出部１１４およびオーバーフローゲート１１７には入力信号が印加されず、非導通の状態になる（図１５におけるＴ０、図１６におけるａ）。
次に、ＯＦＧにオン信号を入力してオーバーフローゲート１１７を導通させる。これにより、光電変換部１１１に蓄積されていた電荷が排出される（図１５におけるＴ１、図１６におけるｂ）。
この電荷が排出された後にオーバーフローゲート１１７を非導通にする。これにより、全ての画素１１０において同時に露光が開始される（図１５におけるＴ２、図１６におけるｃ）。
所定の露光期間の経過後に、ＲＳＴ、ＴＲ１およびＴＲ２にオン信号を入力して生成電荷転送部１１２、保持電荷配分部１１３および電荷排出部１１４を導通させる。これにより、補助電荷保持部１１９および生成電荷保持部１１５に蓄積されていた暗電流に基づく電荷が排出される（図１５におけるＴ３、図１６におけるｄ）。
次に、生成電荷転送部１１２を非導通にし（図１５におけるＴ４、図１６におけるｅ）、保持電荷配分部１１３を非導通にし（図１５におけるＴ５、図１７におけるｆ）、電荷排出部１１４を非導通にする（図１５におけるＴ６、図１７におけるｇ）。
次に、ＴＲ３およびＴＲ２にオン信号を入力して補助電荷転送部１１８および生成電荷転送部１１２を導通させる。これにより、光電変換部１１１に蓄積された電荷は、補助電荷保持部１１９および生成電荷保持部１１５に転送される（図１５におけるＴ７、図１７におけるｈ）。なお、この際の生成電荷転送部１１２による転送が前述した生成電荷転送部１１２における第１の転送に該当する。その後、補助電荷転送部１１８および生成電荷転送部１１２を非導通にする。これにより、全ての画素１１０において同時に露光が停止される（図１５におけるＴ８、図１７におけるｉ）。
［期間Ｔ９乃至Ｔ１８］
図１８は、本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ９乃至Ｔ１３）を示す図である。また、図１９は、本技術の第３の実施の形態における画素１１０の動作状態（期間Ｔ１４乃至Ｔ１７）を示す図である。
期間Ｔ８に続いて、ＲＳＴにオン信号を入力して、電荷排出部１１４を導通させる（図１５におけるＴ９、図１８におけるａ）。出力電荷保持部１１６に蓄積されていた暗電流に基づく電荷が排出された後、電荷排出部１１４を非導通にする（図１５におけるＴ１０、図１８におけるｂ）。
次に、ＴＲ１およびＳＥＬにオン信号を入力して保持電荷配分部１１３およびＭＯＳトランジスタ１２２を導通させる。これにより、生成電荷保持部１１５に保持されていた電荷が生成電荷保持部１１５および出力電荷保持部１１６に均一に配分され（保持電荷配分部１１３における第１の配分に該当）、第１の画像信号（Ａ）が信号線１０２に出力される。さらに、ＳＨ１にオン信号を入力することにより、信号線１０２に出力された第１の画像信号が信号処理部３２０のサンプルアンドホールド回路３２１にサンプリングされる（図１５におけるＴ１１、図１８におけるｃ）。
次に、ＴＲ１にオン信号を入力した状態で、ＲＳＴにオン信号を入力して保持電荷配分部１１３および電荷排出部１１４を導通させる。これにより生成電荷保持部１１５および出力電荷保持部１１６に保持されていた電荷が排出される（図１５におけるＴ１２、図１８におけるｄ）。なお、期間Ｔ１１から期間Ｔ１２に移行する際、ＳＨ１におけるオン信号の入力が停止される。これにより、信号線１０２に出力されていた第１の画像信号（Ａ）がサンプルアンドホールド回路３２１にホールドされる。
次に、保持電荷配分部１１３を非導通にし（図１５におけるＴ１３、図１８におけるｅ）、電荷排出部１１４を非導通にする（図１５におけるＴ１４、図１９におけるｆ）。
次に、ＴＲ１およびＳＥＬにオン信号を入力して保持電荷配分部１１３およびＭＯＳトランジスタ１２２を導通させる。これにより、基準信号（Ｂ）が信号線１０２に出力される。さらに、ＳＨ２にオン信号を入力することにより、信号線１０２に出力された基準信号が信号処理部３２０のサンプルアンドホールド回路３２２にサンプリングされる（図１５におけるＴ１５、図１９におけるｇ）。なお、この基準信号の生成の直前に保持電荷配分部１１３を一旦非導通にし（図１５におけるＴ１３）、その後導通させる（図におけるＴ１５）。これにより、第１の画像信号の生成の際と同様のノイズが基準信号に重畳される。
次に、保持電荷配分部１１３を導通させた状態で、ＴＲ２にオン信号を入力して生成電荷転送部１１２を導通させる（図１５におけるＴ１６、図１９におけるｈ）。これにより、補助電荷保持部１１９に保持されていた電荷が生成電荷保持部１１５に転送される（生成電荷転送部１１２における第２の転送に該当）。なお、期間Ｔ１５から期間Ｔ１６に移行する際、ＳＨ２におけるオン信号の入力が停止され、信号線１０２に出力されていた基準信号（Ｂ）がサンプルアンドホールド回路３２２にホールドされる。
次に、生成電荷転送部１１２を非導通にするとともにＳＥＬにオン信号を入力してＭＯＳトランジスタ１２２を導通させる。一方、保持電荷配分部１１３は、引き続き導通させた状態にする。これにより、生成電荷保持部１１５に保持されていた電荷が生成電荷保持部１１５および出力電荷保持部１１６に均一に配分され（保持電荷配分部１１３における第２の配分に該当）、第２の画像信号（Ｃ）が信号線１０２に出力される。さらに、ＳＨ３にオン信号を入力することにより、信号線１０２に出力された第２の画像信号が信号処理部３２０のサンプルアンドホールド回路３２４にサンプリングされる（図１５におけるＴ１７、図１９におけるｉ）。
次に、保持電荷配分部１１３およびＭＯＳトランジスタ１２２を非導通にする（図１５におけるＴ１８）。また、期間Ｔ１７から期間Ｔ１８に移行する際、ＳＨ３におけるオン信号の入力が停止される。これにより、信号線１０２に出力されていた第２の画像信号（Ｃ）がサンプルアンドホールド回路３２４にホールドされる。その後、信号処理部３２０の減算器３２３および３２５ならびに加算器３２６により演算（Ａ＋Ｃ−Ｂ×２）が行われて信号線３０１に演算の結果が出力される。これにより、１行分の画像信号の処理が終了する。
期間Ｔ９乃至Ｔ１７の処理を全ての行について行うことにより１つのフレームにおける画像信号の転送が終了する。静止状態を経て期間Ｔ１の処理に移行し、次のフレームの露光が開始される。
このように、本技術の第３の実施の形態では、生成電荷保持部１１５のｎ型半導体領域１４６より低い不純物濃度に形成されたｎ型半導体領域１４９を有する補助電荷保持部１１９を備え、補助電荷保持部１１９および生成電荷保持部１１５に電荷を保持させる。補助電荷保持部１１９に保持された電荷に基づく画像信号の生成の際には、保持電荷配分部１１３の導通および非導通を切り替える必要がないため、ノイズの影響を低減することができる。このため、低照度環境において高精度の撮像を行うことができる。
上述のように本技術の実施の形態では、生成電荷保持部１１５および出力電荷保持部１１６に電荷を均一に配分して画像信号を生成する。さらに、生成電荷保持部１１５のｎ型半導体領域１４６の不純物濃度を出力電荷保持部１１６のｎ型半導体領域１４７と略同一にすることにより、ｎ型半導体領域１４６の容量を高め、生成電荷保持部１１５の面積を小さくすることができる。このため画素１１０および撮像装置１０を小型にすることが可能になる。
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
なお、本技術は以下のような構成もとることができる。
（１）所定の露光期間の露光量に応じた電荷を生成する光電変換部と、
半導体基板における所定の不純物濃度に形成されて前記電荷を保持する生成電荷保持部と、
前記露光期間の経過後に前記光電変換部と前記生成電荷保持部との間を導通させて前記電荷を前記光電変換部から前記生成電荷保持部に転送する生成電荷転送部と、
前記生成電荷保持部と略同一の不純物濃度に形成されて前記電荷を保持する出力電荷保持部と、
前記生成電荷保持部と前記出力電荷保持部との間を導通させて前記生成電荷保持部に保持されていた前記電荷を前記生成電荷保持部および前記出力電荷保持部に均一に配分する保持電荷配分部と、
前記保持電荷配分部における前記配分の後に前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成部と
を具備する固体撮像装置。
（２）前記信号生成部における前記画像信号の生成の後に前記出力電荷保持部に保持された前記電荷を排出する電荷排出部をさらに具備し、
前記信号生成部は、前記電荷排出部における前記排出の後に前記信号を基準信号としてさらに生成し、
前記保持電荷配分部は、前記電荷排出部における前記排出の際および前記信号生成部における前記基準信号の生成の際に前記配分をさらに行う
前記（１）に記載の固体撮像装置。
（３）前記保持電荷配分部は、前記電荷排出部における前記排出と前記信号生成部における前記基準信号の生成との間に前記生成電荷保持部と前記出力電荷保持部との間を一旦非導通にした後に導通させる前記（２）に記載の固体撮像装置。
（４）前記画像信号から前記基準信号を減算する信号処理部をさらに備える前記（２）または（３）に記載の固体撮像装置。
（５）前記生成電荷保持部のポテンシャルを制御する生成電荷保持ゲート部をさらに具備し、
前記生成電荷転送部は、前記導通を制御する生成電荷転送ゲート部を備えるとともに当該生成電荷転送ゲート部は前記生成電荷保持ゲート部と接続される
前記（１）から（３）のいずれかに記載の固体撮像装置。
（６）前記生成電荷保持部より低い不純物濃度に形成されて前記電荷を保持する補助電荷保持部と、
前記露光期間の経過後に前記光電変換部と前記補助電荷保持部との間を導通させて前記電荷を前記光電変換部から前記補助電荷保持部に転送する補助電荷転送部と
をさらに具備し、
前記生成電荷転送部は、前記補助電荷保持部および前記生成電荷保持部を導通させることにより実行される前記補助電荷保持部に保持された前記電荷の前記生成電荷保持部への転送を前記補助電荷転送部における前記転送と同期した第１の転送および当該第１の転送の後の第２の転送として行い、
前記保持電荷配分部は、前記生成電荷転送部における前記第１の転送および前記第２の転送の後に前記配分をそれぞれ第１の配分および第２の配分として行い、
前記信号生成部は、前記保持電荷配分部における前記第１の配分および前記第２の配分の後に前記信号をそれぞれ第１の画像信号および第２の画像信号として生成する
前記（１）に記載の固体撮像装置。
（７）前記信号生成部における前記第１の画像信号の生成と前記生成電荷転送部における前記第２の転送との間に前記出力電荷保持部に保持された前記電荷を排出する電荷排出部をさらに具備し、
前記信号生成部は、前記電荷排出部における前記排出と前記生成電荷転送部における前記第２の転送との間に前記信号を基準信号としてさらに生成し、
前記保持電荷配分部は、前記電荷排出部における前記排出の際および前記信号生成部における前記基準信号の生成の際に前記配分をさらに行う
前記（６）に記載の固体撮像装置。
（８）前記保持電荷配分部は、前記電荷排出部における前記排出と前記信号生成部における前記基準信号の生成との間に前記生成電荷保持部と前記出力電荷保持部との間を一旦非導通にした後に導通させる前記（７）に記載の固体撮像装置。
（９）前記第１の画像信号および前記第２の画像信号を加算した値から前記基準信号を２倍した値を減算する信号処理部をさらに具備する前記（７）または（８）に記載の固体撮像装置。
（１０）前記補助電荷保持部のポテンシャルを制御する補助電荷保持ゲート部をさらに具備し、
前記補助電荷転送部は、前記導通を制御する補助電荷転送ゲート部を備えるとともに当該補助電荷転送ゲート部は前記補助電荷保持ゲート部と接続される
前記（６）から（８）のいずれかに記載の固体撮像装置。
（１１）所定の不純物濃度に形成されて所定の露光期間の露光量に応じた電荷を保持する生成電荷保持部に前記電荷を転送して保持させる生成電荷転送手順と、
前記生成電荷保持部に保持されていた前記電荷を前記生成電荷保持部と略同一の不純物濃度に形成されて前記電荷を保持する出力電荷保持部および前記生成電荷保持部に均一に配分する保持電荷配分手順と、
前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成手順と
を具備する固体撮像装置の駆動方法。
１０ 撮像装置
１００ 画素アレイ部
１１０ 画素
１１１、１７１ 光電変換部
１１２、１７２ 生成電荷転送部
１１３、１７３ 保持電荷配分部
１１４ 電荷排出部
１１５、１７５ 生成電荷保持部
１１６ 出力電荷保持部
１１７、１７７ オーバーフローゲート
１１８ 補助電荷転送部
１１９ 補助電荷保持部
１２０ 信号生成部
１２１、１２２ ＭＯＳトランジスタ
１３３、１８３ 生成電荷保持ゲート
１３７ 補助電荷保持ゲート
２００ 垂直駆動部
３００ 水平転送部
３１０ 定電流源
３２０ 信号処理部
３２１、３２２、３２４ サンプルアンドホールド回路
３２３、３２５ 減算器
３２６ 加算器
３３０ スイッチ
４００ アナログデジタル変換器
５００ 出力バッファ

Claims (11)

  1. 所定の露光期間の露光量に応じた電荷を生成する光電変換部と、
    半導体基板における所定の不純物濃度に形成されて前記電荷を保持する生成電荷保持部と、
    前記露光期間の経過後に前記光電変換部と前記生成電荷保持部との間を導通させて前記電荷を前記光電変換部から前記生成電荷保持部に転送する生成電荷転送部と、
    前記生成電荷保持部と略同一の不純物濃度に形成されて前記電荷を保持する出力電荷保持部と、
    前記生成電荷保持部と前記出力電荷保持部との間を導通させて前記生成電荷保持部に保持されていた前記電荷を前記生成電荷保持部および前記出力電荷保持部に均一に配分する保持電荷配分部と、
    前記保持電荷配分部における前記配分の後に前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成部と
    を具備する固体撮像装置。
  2. 前記信号生成部における前記画像信号の生成の後に前記出力電荷保持部に保持された前記電荷を排出する電荷排出部をさらに具備し、
    前記信号生成部は、前記電荷排出部における前記排出の後に前記信号を基準信号としてさらに生成し、
    前記保持電荷配分部は、前記電荷排出部における前記排出の際および前記信号生成部における前記基準信号の生成の際に前記配分をさらに行う
    請求項１記載の固体撮像装置。
  3. 前記保持電荷配分部は、前記電荷排出部における前記排出と前記信号生成部における前記基準信号の生成との間に前記生成電荷保持部と前記出力電荷保持部との間を一旦非導通にした後に導通させる請求項２記載の固体撮像装置。
  4. 前記画像信号から前記基準信号を減算する信号処理部をさらに備える請求項２記載の固体撮像装置。
  5. 前記生成電荷保持部のポテンシャルを制御する生成電荷保持ゲート部をさらに具備し、
    前記生成電荷転送部は、前記導通を制御する生成電荷転送ゲート部を備えるとともに当該生成電荷転送ゲート部は前記生成電荷保持ゲート部と接続される
    請求項１記載の固体撮像装置。
  6. 前記生成電荷保持部より低い不純物濃度に形成されて前記電荷を保持する補助電荷保持部と、
    前記露光期間の経過後に前記光電変換部と前記補助電荷保持部との間を導通させて前記電荷を前記光電変換部から前記補助電荷保持部に転送する補助電荷転送部と
    をさらに具備し、
    前記生成電荷転送部は、前記補助電荷保持部および前記生成電荷保持部を導通させることにより実行される前記補助電荷保持部に保持された前記電荷の前記生成電荷保持部への転送を前記補助電荷転送部における前記転送と同期した第１の転送および当該第１の転送の後の第２の転送として行い、
    前記保持電荷配分部は、前記生成電荷転送部における前記第１の転送および前記第２の転送の後に前記配分をそれぞれ第１の配分および第２の配分として行い、
    前記信号生成部は、前記保持電荷配分部における前記第１の配分および前記第２の配分の後に前記信号をそれぞれ第１の画像信号および第２の画像信号として生成する
    請求項１記載の固体撮像装置。
  7. 前記信号生成部における前記第１の画像信号の生成と前記生成電荷転送部における前記第２の転送との間に前記出力電荷保持部に保持された前記電荷を排出する電荷排出部をさらに具備し、
    前記信号生成部は、前記電荷排出部における前記排出と前記生成電荷転送部における前記第２の転送との間に前記信号を基準信号としてさらに生成し、
    前記保持電荷配分部は、前記電荷排出部における前記排出の際および前記信号生成部における前記基準信号の生成の際に前記配分をさらに行う
    請求項６記載の固体撮像装置。
  8. 前記保持電荷配分部は、前記電荷排出部における前記排出と前記信号生成部における前記基準信号の生成との間に前記生成電荷保持部と前記出力電荷保持部との間を一旦非導通にした後に導通させる請求項７記載の固体撮像装置。
  9. 前記第１の画像信号および前記第２の画像信号を加算した値から前記基準信号を２倍した値を減算する信号処理部をさらに具備する請求項７記載の固体撮像装置。
  10. 前記補助電荷保持部のポテンシャルを制御する補助電荷保持ゲート部をさらに具備し、
    前記補助電荷転送部は、前記導通を制御する補助電荷転送ゲート部を備えるとともに当該補助電荷転送ゲート部は前記補助電荷保持ゲート部と接続される
    請求項６記載の固体撮像装置。
  11. 所定の不純物濃度に形成されて所定の露光期間の露光量に応じた電荷を保持する生成電荷保持部に前記電荷を転送して保持させる生成電荷転送手順と、
    前記生成電荷保持部に保持されていた前記電荷を前記生成電荷保持部と略同一の不純物濃度に形成されて前記電荷を保持する出力電荷保持部および前記生成電荷保持部に均一に配分する保持電荷配分手順と、
    前記出力電荷保持部に保持された前記電荷に応じた信号を画像信号として生成する信号生成手順と
    を具備する固体撮像装置の駆動方法。
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* Cited by examiner, † Cited by third party
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JP2019169501A (ja) * 2018-03-22 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
US11425321B1 (en) * 2021-11-18 2022-08-23 Cmos Sensor, Inc. Anti-blooming passive sensors

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JP4069918B2 (ja) * 2004-09-27 2008-04-02 セイコーエプソン株式会社 固体撮像装置
JP4285388B2 (ja) * 2004-10-25 2009-06-24 セイコーエプソン株式会社 固体撮像装置
JP5568880B2 (ja) * 2008-04-03 2014-08-13 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
JP2011216673A (ja) * 2010-03-31 2011-10-27 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2011222708A (ja) * 2010-04-08 2011-11-04 Sony Corp 固体撮像装置、固体撮像装置の製造方法、および電子機器
JP2012009697A (ja) * 2010-06-25 2012-01-12 Panasonic Corp 固体撮像素子
JP2012147187A (ja) 2011-01-11 2012-08-02 Olympus Imaging Corp 撮像装置
JP2012204403A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 固体撮像装置及びその製造方法
TWI505453B (zh) * 2011-07-12 2015-10-21 Sony Corp 固態成像裝置，用於驅動其之方法，用於製造其之方法，及電子裝置
TWI533699B (zh) 2012-01-27 2016-05-11 Sony Corp A solid-state imaging element and a driving method, and an electronic device
JP6004665B2 (ja) * 2012-02-17 2016-10-12 キヤノン株式会社 撮像装置、および撮像システム。

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