WO2023037600A1 - 撮像素子及び撮像装置 - Google Patents

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WO2023037600A1
WO2023037600A1 PCT/JP2022/010183 JP2022010183W WO2023037600A1 WO 2023037600 A1 WO2023037600 A1 WO 2023037600A1 JP 2022010183 W JP2022010183 W JP 2022010183W WO 2023037600 A1 WO2023037600 A1 WO 2023037600A1
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image signal
charge
charge holding
unit
sensitivity mode
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PCT/JP2022/010183
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義英 小松
雅彦 匂坂
勝一郎 白石
憲太郎 小方
隆浩 阿比留
靖宏 金尾
勝哉 谷内
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • the present disclosure relates to imaging elements and imaging devices.
  • an imaging device in which pixel blocks composed of a plurality of pixels and a readout circuit shared by the pixels are arranged in a two-dimensional matrix.
  • a floating diffusion region (FD) which is a semiconductor region to which charges generated by pixels are transferred, is arranged in this pixel block, and a readout circuit generates an image signal corresponding to the charges transferred to and held by the FD. Since the readout circuit is shared by a plurality of pixels, the size of the image sensor can be reduced compared to the case where the readout circuit is arranged for each pixel.
  • an image pickup device having an auxiliary capacitor for adjusting the capacitance of the FD for each pixel block has been proposed (see, for example, Patent Document 1). This auxiliary capacitance is coupled to the FD via a MOS transistor. By switching the conduction and non-conduction of the MOS transistor, the capacitance of the FD can be adjusted, and the sensitivity of the pixel can be adjusted.
  • the conventional technology described above has the problem that it takes a long time to reset the FD to discharge the electric charge due to the addition of the auxiliary capacitance, and the time required for the image signal increases, resulting in a decrease in the frame frequency.
  • the present disclosure proposes an imaging device and an imaging device that reduce the time required for resetting pixels to reduce the decrease in frame frequency.
  • An imaging device includes a plurality of pixels each including a photoelectric conversion unit that photoelectrically converts incident light from a subject and a charge transfer unit that transfers charges generated by the photoelectric conversion, and a charge transferred by the charge transfer unit.
  • a plurality of pixel blocks each comprising a charge holding portion for holding the charge, a reset portion for resetting by discharging the held charge, and an image signal generating portion for generating an image signal corresponding to the held charge; , an auxiliary charge holding portion coupled to the charge holding portion of each of the plurality of pixel blocks; and a coupling section for coupling the auxiliary charge holding section to the charge holding section by bringing the image signal generating section into high current mode, which is an operation mode in which the auxiliary charge holding section and the charge holding section are not coupled.
  • the image signal is generated in each of a sensitivity mode and a low-sensitivity mode, which is an operation mode in which the auxiliary charge holding section and the charge holding section are coupled, and the coupling section, in the case of the low-sensitivity mode, generates its own
  • the charge is held in the self-pixel block charge holding period, which is a period during which the charge holding portion of the pixel block holds the charge, and the charge non-holding period, which is the period during which the charge holding portion of any of the pixel blocks does not hold the charge.
  • section and the auxiliary charge holding section, and the reset section performs the reset during the charge non-holding period in the case of the low sensitivity mode.
  • FIG. 1 is a diagram showing a configuration example of a pixel block according to the first embodiment of the present disclosure
  • FIG. 1 is a diagram showing an example of a circuit configuration of a pixel block according to the first embodiment of the present disclosure
  • FIG. 4 is a cross-sectional view showing a configuration example of a pixel according to the embodiment of the present disclosure
  • FIG. 4 is a diagram illustrating a configuration example of a column signal processing unit according to an embodiment of the present disclosure
  • FIG. FIG. 4 is a diagram illustrating an example of image signal generation according to the first embodiment of the present disclosure
  • FIG. 4 is a diagram showing another configuration example of the imaging device according to the first embodiment of the present disclosure
  • FIG. 1 is a diagram showing a configuration example of a pixel block according to the first embodiment of the present disclosure
  • FIG. 1 is a diagram showing an example of a circuit configuration of a pixel block according to the first embodiment of the present disclosure
  • FIG. 4 is a cross-sectional view showing a configuration example of
  • FIG. 4 is a diagram showing another configuration example of the imaging device according to the first embodiment of the present disclosure
  • FIG. 7 is a diagram illustrating an example of image signal generation according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram illustrating an example of charge transfer according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram illustrating an example of charge transfer according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram illustrating an example of charge transfer according to the second embodiment of the present disclosure
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 10 is a diagram showing an example of charge transfer according to a conventional embodiment
  • FIG. 11 is a diagram illustrating a configuration example of a pixel block according to a third embodiment of the present disclosure
  • FIG. 10 is a diagram showing an example of a circuit configuration of a pixel block according to a third embodiment of the present disclosure
  • FIG. FIG. 11 is a diagram illustrating an example of generation of a phase difference signal according to the third embodiment of the present disclosure
  • FIG. FIG. 11 is a diagram illustrating an example of generation of a phase difference signal according to the third embodiment of the present disclosure
  • FIG. FIG. FIG. 11 is a diagram illustrating an example of generation of a phase difference signal according to the third embodiment of the present disclosure
  • FIG. 11 is a diagram illustrating an example of generation of a phase difference signal according to the third embodiment of the present disclosure
  • FIG. FIG. 11 is a diagram illustrating an example of generation of a phase difference signal according to the third embodiment of the present disclosure
  • FIG. 13 is a diagram illustrating a configuration example of an analog-to-digital converter according to a third embodiment of the present disclosure
  • FIG. 11 is a diagram illustrating an example of image signal generation according to the third embodiment of the present disclosure
  • 1 is a diagram illustrating a configuration example of an imaging device to which technology according to the present disclosure may be applied;
  • FIG. 1 is a diagram showing a configuration example of an imaging device according to an embodiment of the present disclosure. This figure is a block diagram showing a configuration example of the imaging element 1 .
  • the imaging device 1 is a semiconductor device that generates image data of a subject.
  • the imaging device 1 includes a pixel array section 10 , a vertical driving section 20 , a column signal processing section 30 and a control section 40 .
  • the pixel array section 10 is configured by arranging a plurality of pixel blocks 200 .
  • the pixel array section 10 has a plurality of pixel blocks 200 arranged in a two-dimensional matrix.
  • the pixel block 200 includes a plurality of pixels having photoelectric conversion units that perform photoelectric conversion of incident light and a charge holding unit (charge holding unit 103 described later) that holds charges generated by the photoelectric conversion. It is what is done.
  • an image signal generator (an image signal generator 110 to be described later) is arranged for each pixel block 200 .
  • the image signal generation section 110 generates an image signal based on the charges held in the charge holding section 103 of the pixel block 200 .
  • a photodiode for example, can be used for the photoelectric conversion unit.
  • a signal line 11 is wired to each pixel block 200 and image signal generation unit 110 .
  • the pixel block 200 and the image signal generator 110 are controlled by control signals transmitted through the signal line 11 .
  • a signal line 12 is wired to the image signal generation unit 110 .
  • An image signal is output from the image signal generator 110 to the signal line 12 .
  • the signal line 11 is arranged for each row of the two-dimensional matrix, and is wired commonly to the plurality of pixel blocks 200 arranged in one row and the image signal generating section 110 .
  • the signal lines 12 are arranged in the column direction of the two-dimensional matrix.
  • the vertical driving section 20 generates control signals for the pixel block 200 described above.
  • a vertical drive unit 20 in FIG. 1 generates a control signal for each row of the two-dimensional matrix of the pixel array unit 10 and sequentially outputs the control signal via the signal line 11 .
  • the vertical driving section 20 is an example of the control signal generating section described in the claims.
  • the column signal processing unit 30 processes image signals generated by the pixel block 200 .
  • a column signal processing unit 30 shown in the figure simultaneously processes image signals from a plurality of pixel blocks 200 arranged in one row of the pixel array unit 10 and transmitted through the signal line 12 .
  • this processing for example, analog-to-digital conversion that converts the analog image signal generated by the pixel block 200 into a digital image signal and correlated double sampling (CDS: Correlated Double Sampling) that removes the offset error of the image signal are performed. be able to.
  • the processed image signal is output to a circuit or the like outside the imaging device 1 .
  • the control unit 40 controls the vertical driving unit 20 and the column signal processing unit 30.
  • a control unit 40 shown in the figure outputs control signals through signal lines 41 and 42 to control the vertical driving unit 20 and the column signal processing unit 30 .
  • FIG. 2 is a diagram showing a configuration example of a pixel block according to the first embodiment of the present disclosure.
  • This figure is a block diagram showing a configuration example of the pixel block 200 .
  • Pixel block 200 comprises a plurality of pixels 100 .
  • a pixel block 200 in the figure represents an example comprising four pixels 100, pixels 100a, 100b, 100c and 100d.
  • a charge holding portion charge holding portion 103, which will be described later
  • an auxiliary charge holding portion an auxiliary charge holding portion, which will be described later coupled to the charge holding portion 103. 108
  • an image signal generator 110 are arranged.
  • the charge holding portions 103 of pixel blocks 200 (a pixel block 200a and a pixel block 200b) adjacent to each other vertically in the figure are connected to each other.
  • a photoelectric conversion unit and a charge transfer unit are arranged in the pixel 100 .
  • a photoelectric conversion unit 101a and a charge transfer unit 102a are arranged in the pixel 100a of FIG.
  • a photoelectric conversion unit 101b and a charge transfer unit 102b are arranged in a pixel 100b in FIG.
  • a photoelectric conversion unit 101c and a charge transfer unit 102c are arranged in a pixel 100c in FIG.
  • a photoelectric conversion unit 101d and a charge transfer unit 102d are arranged in a pixel 100d of FIG.
  • the photoelectric conversion unit 101 and the like perform photoelectric conversion of incident light.
  • the charge holding unit 103 holds charges generated by photoelectric conversion.
  • the charge holding portion 103 can be composed of a semiconductor region with a relatively high impurity concentration formed on the semiconductor substrate on which the pixels 100 are formed. Such a semiconductor region is called a floating diffusion region (FD).
  • the charge transfer unit is arranged for each pixel 100 and transfers charges generated and held by the photoelectric conversion unit 101 to the charge holding unit 103 .
  • the charge transfer section can be composed of MOS transistors.
  • the pixel 100 is provided with an on-chip lens that collects incident light from a subject.
  • a circle drawn in the pixel 100 in the figure represents the on-chip lens 170 .
  • the on-chip lens 170 shown in FIG. 17 represents an example in which it is commonly arranged for four pixels 100a, 100b, 100c and 100d.
  • a color filter (a color filter 150 to be described later) can be arranged in the pixel 100 .
  • This color filter 150 is an optical filter that transmits incident light of a predetermined wavelength out of incident light.
  • the color filter 150 three types of color filters that transmit red light, green light and blue light can be used.
  • the same kind of color filters 150 can be arranged in the pixels 100 arranged in the pixel block 200 .
  • a different color filter 150 can be arranged for each pixel block 200 .
  • the white rectangles represent the color filters 150 that transmit green light.
  • a hatched rectangle with diagonal lines slanting downward to the right represents the color filter 150 that transmits blue light.
  • a rectangle hatched with oblique lines rising to the right represents the color filter 150 that transmits red light.
  • the color filters 150 can be arranged in a Bayer array with respect to the pixel block 200 .
  • the on-chip lens 170 in the same figure is arranged in common for the pixels 100a to 100d, so that it is possible to pupil-divide the subject and generate a phase difference signal for detecting the image plane phase difference.
  • the pixels 100a to 100d can be pupil-divided in the left-right direction and the up-down direction of the drawing.
  • FIG. 3 is a diagram illustrating an example of a circuit configuration of a pixel block according to the first embodiment of the present disclosure; This figure is a circuit diagram showing a configuration example of the pixel blocks 200a and 200b.
  • the pixel block 200a includes photoelectric conversion units 101a, 101b, 101c and 101d, charge transfer units 102a, 102b, 102c and 102d, a charge holding unit 103, a reset unit 104, an amplification transistor 111 and a selection transistor 112. .
  • the pixel block 200 a further includes an auxiliary charge holding section 108 and a coupling section 107 .
  • a circuit including the amplification transistor 111 and the selection transistor 112 constitutes the image signal generation unit 110 .
  • the photoelectric conversion unit 101a and the charge transfer unit 102a, and the photoelectric conversion unit 101b and the charge transfer unit 102b constitute pixels 100a and 100b (not shown), respectively.
  • the photoelectric conversion unit 101c and the charge transfer unit 102c, and the photoelectric conversion unit 101d and the charge transfer unit 102d configure a pixel 100c and a pixel 100d (not shown), respectively.
  • the charge transfer units 102a to 102d, the reset unit 104, the amplification transistor 111 and the selection transistor 112, and the coupling unit 107 can be configured by n-channel MOS transistors. Also, the auxiliary charge holding unit 108 can be configured by a semiconductor region similar to the FD.
  • the signal lines 11 to 13 are wired in the pixel block 200a.
  • the signal lines 11 in the figure include a signal line TG1, a signal line TG2, a signal line TG3, a signal line TG4, a signal line FDG, a signal line RST, and a signal line SEL.
  • the signal line 12 also includes a signal line VSL.
  • a signal line 13 is a signal line that connects the pixel block 200a and the pixel block 200b.
  • a power line Vdd is wired to the pixel block 200a.
  • the power line Vdd is a wiring for supplying power to the pixel block 200a.
  • the anode of the photoelectric conversion unit 101a is grounded, and the cathode is connected to the source of the charge transfer unit 102a.
  • the photoelectric conversion unit 101b has an anode grounded and a cathode connected to the source of the charge transfer unit 102b.
  • the photoelectric conversion unit 101c has an anode grounded and a cathode connected to the source of the charge transfer unit 102c.
  • the photoelectric conversion unit 101d has an anode grounded and a cathode connected to the source of the charge transfer unit 102d.
  • the drains of the charge transfer portions 102 a , 102 b , 102 c , and 102 d are commonly connected to one end of the charge holding portion 103 .
  • the gate of the amplification transistor 111 , the source of the reset section 104 and the drain of the coupling section 107 are further connected to one end of the charge holding section 103 . Another end of the charge holding unit 103 is grounded.
  • the drain of the reset unit 104 and the drain of the amplification transistor 111 are connected to the power supply line Vdd.
  • the source of the amplification transistor 111 is connected to the drain of the selection transistor 112, and the source of the selection transistor 112 is connected to the signal line VSL.
  • the gate of the charge transfer section 102a is connected to the signal line TG1.
  • a gate of the charge transfer unit 102b is connected to the signal line TG2.
  • a gate of the charge transfer unit 102c is connected to the signal line TG3.
  • a gate of the charge transfer unit 102d is connected to the signal line TG4.
  • a gate of the reset unit 104 is connected to the signal line RST.
  • a gate of the coupling unit 107 is connected to the signal line FDG.
  • One end of the auxiliary charge holding portion 108 is grounded, and the other end is connected to the source of the coupling portion 107 and the signal line 13 .
  • the reset unit 104 resets the charge holding unit 103 . This reset can be performed by discharging the charge in the charge holding portion 103 by electrically connecting the charge holding portion 103 and the power supply line Vdd. A control signal for the reset unit 104 is transmitted through a signal line RST.
  • the amplification transistor 111 amplifies the voltage of the charge holding section 103 .
  • a gate of the amplification transistor 111 is connected to the charge holding unit 103 . Therefore, at the source of the amplifying transistor 111, an image signal having a voltage corresponding to the charge held in the charge holding portion 103 is generated. By turning on the select transistor 112, the image signal can be output to the signal line VSL.
  • a control signal for the select transistor 112 is transmitted by a signal line SEL.
  • the auxiliary charge holding section 108 is a capacitor coupled to the charge holding section 103 .
  • the charge holding capacity of the pixel block 200a can be adjusted.
  • the charge holding capacity of the pixel block 200a is increased. This can reduce the sensitivity of the pixel block 200a.
  • the auxiliary charge storage unit 108 is not coupled to the charge storage unit 103, the charge storage capacity of the pixel block 200a becomes relatively high, but charge saturation is likely to occur.
  • the operation mode in which the auxiliary charge storage unit 108 is not coupled to the charge storage unit 103 and the operation mode in which the auxiliary charge storage unit 108 is coupled to the charge storage unit 103 are referred to as a high sensitivity mode and a low sensitivity mode, respectively.
  • a coupling portion 107 couples the auxiliary charge holding portion 108 to the charge holding portion 103 .
  • the coupling portion 107 is composed of a MOS transistor, and can couple the auxiliary charge holding portion 108 to the charge holding portion 103 by conducting between the charge holding portion 103 and the auxiliary charge holding portion 108 .
  • the circuit configuration of the pixel block 200b is the same as that of the pixel block 200a, so description thereof is omitted.
  • the auxiliary charge holding units 108 of the pixel block 200a and the pixel block 200b are connected by the signal line 13. FIG.
  • the charge transfer section 102, the reset section 104, the selection transistor 112 and the coupling section 107 can be configured with n-channel MOS transistors.
  • the drain-source can be made conductive by applying a voltage exceeding the threshold of the gate-source voltage Vgs to the gate.
  • a voltage exceeding the threshold of the gate-source voltage Vgs is hereinafter referred to as an on-voltage.
  • a voltage that makes a MOS transistor non-conductive is called an off voltage.
  • a control signal including this on-voltage and off-voltage is transmitted by the signal line TG1 or the like.
  • the photoelectric conversion unit 101 can also be reset by making the charge transfer unit 102 conductive.
  • the auxiliary charge holding unit 108 can be reset by making the coupling unit 107 conductive. This resetting of the auxiliary charge holding unit 108 is performed during the self-pixel block charge holding period, which is the period during which the charge is held in the charge holding unit 103 of the pixel block 200, and when the charge is not held in the charge holding unit 103 of any pixel block 200. It can be performed during the charge non-holding period.
  • FIG. 4 is a cross-sectional view showing a configuration example of a pixel according to an embodiment of the present disclosure.
  • This figure is a cross-sectional view showing a configuration example of the pixel 100 .
  • the pixel 100 includes a semiconductor substrate 120 , an insulating film 130 , a wiring region 140 , an isolation portion 135 , a protective film 136 and a color filter 150 .
  • an on-chip lens 170 is commonly arranged for the pixels 100a and 100b.
  • the semiconductor substrate 120 is a semiconductor substrate on which the diffusion layer of the semiconductor element of the pixel 100 is arranged.
  • the semiconductor substrate 120 can be made of silicon (Si), for example.
  • a semiconductor element or the like is arranged in a well region formed in the semiconductor substrate 120 .
  • the semiconductor substrate 120 in FIG. 1 shows the photoelectric conversion unit 101 as an example.
  • This photoelectric conversion unit 101 is configured by an n-type semiconductor region 121 .
  • the photoelectric conversion unit 101 corresponds to a photodiode composed of a pn junction at the interface between the n-type semiconductor region 121 and the surrounding p-type well region.
  • the insulating film 130 insulates the surface side of the semiconductor substrate 120 .
  • a silicon oxide (SiO 2 ) film for example, can be applied to the insulating film 130 .
  • the wiring region 140 is a region that is arranged on the surface side of the semiconductor substrate 120 and in which the wiring of the elements is formed.
  • This wiring region 140 includes a wiring 141 , a via plug 142 and an insulating layer 143 .
  • the wiring 141 is a conductor that transmits a signal to elements or the like on the semiconductor substrate 120 .
  • This wiring 141 can be made of, for example, a metal such as copper (Cu) or tungsten (W).
  • the via plugs 142 connect the wirings 141 arranged in different layers.
  • This via plug 142 can be made of, for example, a columnar metal.
  • the insulating layer 143 insulates the wiring 141 and the like.
  • This insulating layer 143 can be made of, for example, SiO 2 .
  • the isolation part 135 is arranged at the boundary of the pixels 100 on the semiconductor substrate 120 to electrically and optically isolate the pixels 100 .
  • the isolation part 135 can be composed of an insulator embedded in the semiconductor substrate 120 .
  • the separation portion 135 can be formed by, for example, placing an insulator such as SiO 2 in a groove penetrating the semiconductor substrate 120 formed at the boundary of the pixels 100 .
  • the protective film 136 is a film that protects the back side of the semiconductor substrate 120 .
  • This protective film 136 can be composed of an insulator such as SiO 2 .
  • the protective film 136 in the figure can be formed at the same time as the separating portion 135 .
  • the color filter 150 is an optical filter that transmits incident light of a predetermined wavelength out of incident light.
  • a color filter that transmits red light, green light and blue light can be used.
  • one color filter 150 corresponding to any one of red light, green light, and blue light is arranged in the pixel 100 .
  • the pixels 100 generate image signals of incident light of wavelengths corresponding to the color filters 150 .
  • the same kind of color filters 150 are arranged in the plurality of pixels 100 arranged in the pixel block 200 .
  • the color filter 150 shown in the figure is arranged on the back side of the semiconductor substrate 120 .
  • the on-chip lens 170 is a lens that is commonly arranged for the plurality of pixels 100 forming the pixel block 200 as described above.
  • the on-chip lens 170 in FIG. 1 is configured to have a hemispherical cross section and converges incident light onto the photoelectric conversion unit 101 .
  • the on-chip lens 170 can be made of an organic material such as acrylic resin or an inorganic material such as silicon nitride (SiN).
  • FIG. 5 is a diagram illustrating a configuration example of a column signal processing unit according to an embodiment of the present disclosure; This figure is a diagram showing a configuration example of the column signal processing unit 30.
  • the column signal processing section 30 includes a constant current circuit 31 , an analog-to-digital conversion (ADC) section 300 , a holding section 32 , a horizontal transfer section 33 and a reference signal generation section 34 .
  • the constant current circuit 31 , the analog-to-digital conversion section 300 and the holding section 32 are arranged for each of the plurality of signal lines 12 .
  • the constant current circuit 31 is a circuit that constitutes the load of the amplification transistor 111 described in FIG.
  • the constant current circuit 31 has a sink side terminal connected to the signal line 12 and a source side terminal grounded. Thereby, the constant current circuit 31 forms a source follower circuit together with the amplification transistor 111 .
  • the image signal is transmitted to the signal line 12 to which the sink terminal of the constant current circuit 31 is connected as a voltage signal corresponding to incident light.
  • the reference signal generator 34 generates a reference signal and outputs it to the analog-to-digital converter 300 .
  • This reference signal is a signal whose value changes like a ramp function.
  • the analog-to-digital converter 300 performs analog-to-digital conversion of image signals.
  • the analog-to-digital converter 300 converts analog image signals generated by the pixels 100 into digital image signals.
  • An analog-to-digital converter 300 shown in the figure converts an analog image signal into a digital image signal based on the reference signal output from the reference signal generator 34 .
  • the analog-to-digital converter 300 compares the analog image signal and the reference signal and detects a period until the analog image signal and the reference signal match. Since the reference signal is a voltage signal corresponding to the elapsed time, the period from the start of the output of the reference signal until it matches the analog image signal corresponds to the voltage of the analog image signal. By outputting a digital signal corresponding to this period, an analog image signal can be converted into a digital image signal.
  • the holding unit 32 holds the image signal converted into a digital signal by the analog-to-digital conversion unit 300 .
  • the holding unit 32 can also perform correlated double sampling (CDS).
  • CDS is a process of removing the offset (noise) by taking the difference of the image signal at the time of resetting from the image signal generated by the exposure. Charges that are not discharged at reset remain in the charge holding unit 103 and the like described with reference to FIG. A signal component based on this remaining charge becomes an offset component of an image signal and causes noise.
  • the holding unit 32 shown in the figure can hold the image signal at the time of resetting and subtract the reset level from the signal level. By performing this CDS, noise in the image signal can be reduced.
  • the horizontal transfer unit 44 transfers image signals. Outputs of all the holding units 32 arranged for each signal line 12 are connected to the horizontal transfer unit 44 in FIG.
  • the horizontal transfer section 44 sequentially transfers and outputs the image signals output from the holding section 32 .
  • the horizontal transfer section 44 can sequentially transfer and output the image signal of the rightmost holding section 32 among the plurality of holding sections 32 arranged in the column signal processing section 30 of FIG.
  • FIG. 6 is a diagram illustrating an example of image signal generation according to the first embodiment of the present disclosure. This figure is a timing chart showing an example of image signal generation in the pixel block 200 . Also, this figure shows an example of generating an image signal based on the charge of the pixel 100a (the photoelectric conversion unit 101a and the charge transfer unit 102a) of the pixel block 200a. Generation of an image signal in the pixel block 200 will be described with reference to FIG.
  • SELa”, “RSTa”, “TG1a” and “FDGa” in the figure represent the signals of the signal line SEL, the signal line RST, the signal line TG1 and the signal line FDG in the pixel block 200a.
  • SELb”, “RSTb”, “TG1b” and “FDGb” represent the signals of the signal line SEL, the signal line RST, the signal line TG1 and the signal line FDG in the pixel block 200b.
  • VSL represents an image signal output to the signal line VSL.
  • REF represents the waveform of the reference signal output from the reference signal generator 34 described in FIG.
  • the value "1" portion of the digitized waveform represents the ON voltage (Von).
  • a voltage of 3 V for example, can be applied to this ON voltage.
  • the value "0” represents the off-voltage.
  • the dashed line in the figure represents the level of the off-voltage. For this off voltage, for example, 0 V or a negative voltage (eg, ⁇ 1.2 V) can be applied.
  • an off voltage is input to the signal lines SELa and SELb and the signal lines TG1a and TG1b.
  • An on-voltage is input to the signal lines RSTa and RSTb and the signal lines FDGa and FDGb. Since the reset portion 104 and the coupling portion 107 are brought into conduction, the charge holding portion 103 and the auxiliary charge holding portion 108 are reset.
  • the input of the ON voltage to the signal line TG1 is stopped. This starts the exposure period. Charges generated by photoelectric conversion are accumulated in the photoelectric conversion unit 101a.
  • an ON voltage is input from the signal line SEL. Thereby, the pixel block 200a is selected. Also, the input of the ON voltage to the reset signal lines RSTa and RSTb is stopped. As a result, resetting of the charge holding unit 103 and the auxiliary charge holding unit 108 is stopped.
  • the image signal generator 110 of the pixel block 200a starts outputting the image signal at reset.
  • "A" of the signal line VSL in the figure represents a reset level image signal.
  • this "A” becomes the reset level image signal in the low sensitivity mode.
  • the reference signal generator 34 outputs a ramp function reference signal, and the analog-to-digital converter 300 performs analog-to-digital conversion.
  • the conversion result becomes a reset-level digital image signal in the low-sensitivity mode, and is held in the holding unit 32 .
  • the input of the ON voltage to the signal lines FDGa and FDGb is stopped.
  • the coupling portion 107 becomes non-conducting and shifts to the high sensitivity mode.
  • the image signal generator 110 of the pixel block 200a starts outputting the image signal at the time of reset.
  • "C" of the signal line VSL in the figure represents the reset level image signal in the high sensitivity mode.
  • the reference signal generator 34 outputs the reference signal, and the analog-to-digital converter 300 performs analog-to-digital conversion.
  • the conversion result becomes a reset-level digital image signal in the high-sensitivity mode, which is held in the holding unit 32 .
  • the input of the ON voltage to the signal line TG1a is stopped, and the charge transfer section 102a becomes non-conductive.
  • the image signal generator 110 generates the image signal "D" and outputs it to the signal line VSL. This image signal corresponds to an image signal having a signal level based on the charge of the photoelectric conversion unit 101a.
  • the reference signal generator 34 outputs the reference signal, and the analog-to-digital converter 300 performs analog-to-digital conversion.
  • the conversion result becomes a digital image signal having a signal level in the high sensitivity mode, and is held in the holding unit 32 .
  • CDS can be performed by subtracting the reset level digital image signal (corresponding to value C) from the signal level digital image signal (corresponding to value D).
  • an ON voltage is input to the signal lines FDGa and FDGb.
  • the coupling portion 107 is brought into a conducting state, and the low sensitivity mode is entered.
  • the image signal generator 110 of the pixel block 200a generates the image signal "B" and outputs it to the signal line VSL. This image signal corresponds to the signal level image signal in the low sensitivity mode.
  • the reference signal generator 34 outputs the reference signal, and the analog-to-digital converter 300 performs analog-to-digital conversion.
  • the conversion result becomes a digital image signal with the signal level in the low sensitivity mode, and is held in the holding unit 32 .
  • CDS can be performed by subtracting the reset level digital image signal (corresponding to value A) from the signal level digital image signal (corresponding to value B).
  • An image signal can be generated in the pixel block 200a by the above procedure. Note that the period from T2 to T9 corresponds to the exposure period.
  • the ON voltage is input to the signal line FDG and the signal line RST, and the reset section 104 and the coupling section 107 are rendered conductive.
  • a longer reset period can be secured compared to the conventional reset period (for example, the period from T3 to T4 in the figure).
  • FIG. 16A is a diagram showing an example of a pixel block 200a configured by arranging rectangular pixels 500.
  • An on-chip lens 570 is arranged commonly to two pixels 500 . These two pixels 500 can generate a phase difference signal for pupil-dividing the subject in the horizontal direction of the figure.
  • a pixel block 200a in the figure represents an example in which eight pixels 500 are arranged.
  • FIG. 16B is a diagram showing an example of a pixel block 200a configured by arranging pixels 501 with on-chip lenses 571 in 3 rows and 3 columns.
  • a pixel block 200a in the figure represents an example in which nine pixels 500 are arranged.
  • the reset unit 104 and the coupling unit 107 are made conductive during the non-selected period of the pixel blocks 200a and 200b, that is, the charge non-holding period. 108 is reset.
  • a relatively long reset period can be secured, the charge remaining in the auxiliary charge holding unit 108 can be reduced, and the error of the image signal in the low sensitivity mode can be reduced. Also, it is possible to prevent the frame frequency from dropping.
  • the off voltage is input to the signal line FDG in the high sensitivity mode.
  • This embodiment differs from the above-described first embodiment in that an intermediate voltage is input.
  • FIG. 8 is a diagram illustrating an example of image signal generation according to the second embodiment of the present disclosure. Similar to FIG. 6, this figure is a timing chart showing an example of image signal generation in the pixel block 200.
  • FIG. 6 differs from FIG. 6 in that a middle voltage (Vb) between the ON voltage (Von) and the OFF voltage (Voff) is input to the signal line FDGa.
  • Vb middle voltage
  • Voff OFF voltage
  • a voltage of 0.5 V for example, can be adopted when the on-voltage and off-voltage are 3.3 V and 0 V, respectively.
  • Vb is input to the signal line FDGa during the period from T6 to T12.
  • the coupling portion 107 is turned on with a relatively high resistance during this period.
  • the potential of the coupling section 107 can be adjusted in the high sensitivity mode in the selected pixel block 200a.
  • the charge of the photoelectric conversion unit 101a is transferred to the charge holding unit 103 during the period from T9 to T10 in the figure. At this time, when a large amount of charge is accumulated in the photoelectric conversion portion 101a, excess charge overflows from the charge holding portion 103.
  • FIG. By applying Vb to the MOS transistor of the coupling section 107 to adjust the potential, the overflowing charge can be moved to the auxiliary charge holding section 108 . This situation will be described with reference to FIG.
  • [Charge transfer] 9A-9C are diagrams illustrating an example of charge transfer according to the second embodiment of the present disclosure.
  • the figure shows a photoelectric conversion portion 101a, a charge transfer portion 102a, a charge holding portion 103 and a coupling portion 107 of a pixel block 200a, an auxiliary charge holding portion 108, a coupling portion 107 and a charge holding portion 103 of a pixel block 200b, and a charge transfer portion 102b.
  • the potential in the figure corresponds to a high potential at the bottom and a low potential at the top.
  • PDa”, “TGa”, “FDa” and “FDGa” in the figure represent the photoelectric conversion portion 101a, the charge transfer portion 102a, the charge holding portion 103 and the coupling portion 107 of the pixel block 200a.
  • FD2 represents the auxiliary charge holding unit 108 .
  • FDGb, “FDb” and “TGb” represent the coupling portion 107, the charge holding portion 103 and the charge transfer portion 102b of the pixel block 200b.
  • FIG. 9A shows a state in which charges are accumulated in the photoelectric conversion unit 101a. Dot-hatched regions in the figure represent electric charges. This figure corresponds to the state of T3 in FIG.
  • FIG. 9B shows a state in which the charge transfer portion 102a becomes conductive and the charge of the photoelectric conversion portion 101a is transferred to the charge holding portion 103a.
  • This figure corresponds to the state from T9 to T10 in FIG.
  • the potential of the charge transfer portion 102a deepens
  • the potential of the charge holding portion 103 also deepens. This is because the charge holding portion 103 is capacitively coupled with the gate of the charge transfer portion 102a.
  • the charge of the photoelectric conversion unit 101 a is transferred to the charge holding unit 103 .
  • Vb is applied to the coupling portion 107 via the signal line FDG, and the potential of the coupling portion 107 is adjusted and deepened.
  • the dotted line in the figure represents the potential when Voff is applied.
  • charges overflowing from the charge holding portion 103 move to the auxiliary charge holding portion 108 via the coupling portion 107 .
  • FIG. 9C shows a state in which the charge transfer section 102a is non-conductive. This figure corresponds to the state of T10 in FIG.
  • the charge overflowing from the charge holding portion 103 can be transferred to the auxiliary charge holding portion . This can prevent overflowing charges from moving to other pixels 100 or the like. Further, by adjusting the potential of the coupling portion 107 deeply, all the charges accumulated in the photoelectric conversion portion 101a can be transferred at once.
  • FIGS. 10A-10E are diagrams illustrating an example of charge transfer according to a conventional embodiment. This figure is a potential diagram shown as a comparative example. Similar to FIG. 9A, FIG. 10A shows a state in which charges are accumulated in the photoelectric conversion unit 101a.
  • FIG. 10B shows a state in which the charge transfer portion 102a becomes conductive and the charge of the photoelectric conversion portion 101a is transferred to the charge holding portion 103a. Unlike FIG. 9B, the coupling portion 107 is in a conductive state and the potential is shallow.
  • FIG. 10C shows the state where the charge transfer section 102a returns to the non-conducting state. Charges overflow from the charge holding portion 103 , and part of the charges move to the auxiliary charge holding portion 108 . At this time, depending on the arrangement of the coupling portion 107, the overflowing charges may move to the charge holding portion 103 of the pixel block 200b. Also, part of the overflowed charge remains in the photoelectric conversion unit 101a.
  • FIG. 10D shows a state in which the charge transfer portion 102a and the coupling portion 107 are electrically connected. As a result, the residual charge in the photoelectric conversion unit 101a can be transferred to the charge holding unit 103 and the auxiliary charge holding unit 108.
  • FIG. 10D shows a state in which the charge transfer portion 102a and the coupling portion 107 are electrically connected. As a result, the residual charge in the photoelectric conversion unit 101a can be transferred to the charge holding unit 103 and the auxiliary charge holding unit 108.
  • FIG. 10E shows the state where the charge transfer section 102a returns to the non-conducting state.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the image pickup device 1 of the second embodiment of the present disclosure transfers charges to the charge holding unit 103 of its own pixel block 200 in the high sensitivity mode. Apply a medium voltage to Thereby, the potential of the coupling portion 107 can be adjusted, and the charges overflowing from the charge holding portion 103 can be moved to the auxiliary charge holding portion 108 . As a result, it is possible to prevent an error in the image signal due to the mixture of the overflowed charges.
  • the charge of the photoelectric conversion unit 101 can be transferred by one transfer, and the amount of charge remaining in the photoelectric conversion unit 101 can be reduced. As a result, the time required to generate the image signal can be shortened.
  • the image sensor 1 of the first embodiment described above transfers the charges of the pixels 100 of the pixel block 200 individually.
  • the imaging device 1 of the third embodiment of the present disclosure has a mode of simultaneously transferring the charges of the pixels 100 arranged in the pixel block 200 to generate pixel signals. Different from the embodiment.
  • FIG. 11 is a diagram illustrating a configuration example of a pixel block according to the third embodiment of the present disclosure.
  • This figure like FIG. 2, is a block diagram showing a configuration example of a pixel block 200.
  • a pixel block 200 in FIG. 2 differs from the pixel block 200 in FIG. 2 in that eight pixels 100 are arranged therein.
  • a rectangle in the figure represents a pixel 100 .
  • a pixel block 200 in the figure has two sets of four pixels 100 arranged in two rows and two columns in which an on-chip lens 170 is commonly arranged.
  • Four pixel blocks 200 (pixel blocks 200a, 200b, 200c and 200d) are commonly connected to the signal lines 13 and 12 described in FIG. These four pixel blocks 200 constitute a pixel block unit 220 .
  • the pixel block units 220 are arranged in the pixel array section 10 in a two-dimensional matrix. It should be noted that, like the pixel block 200 in FIG. 2, the pixels 100 in FIG. 2 can generate phase difference signals.
  • FIG. 12 is a diagram illustrating an example of a circuit configuration of a pixel block according to the third embodiment of the present disclosure; This figure is a circuit diagram showing a configuration example of the pixel block 200a.
  • a pixel block 200a in FIG. 3 is obtained by adding photoelectric conversion units 101e, 101f, 101g and 101h and charge transfer units 102e, 102f, 102g and 102h to the pixel block 200a in FIG.
  • a signal line TG5, a signal line TG6, a signal line TG7, and a signal line TG8 are wired to gates of the charge transfer units 102e, 102f, 102g, and 102h, respectively.
  • the pixel block 200 in the figure can generate image signals in a low resolution mode in addition to the high resolution mode in which the charges of the photoelectric conversion units 101a and the like are individually transferred to generate image signals.
  • This low-resolution mode is an operation mode in which the charges of all the photoelectric conversion units, that is, the photoelectric conversion units 101a to 101h are simultaneously transferred to the charge holding unit 103 to generate an image signal.
  • Image signals can be generated in high-sensitivity mode and low-sensitivity mode in each of these high-resolution mode and high-resolution mode.
  • phase difference signal it is possible to generate phase difference signals for the high-sensitivity mode and the low-sensitivity mode in the low-resolution mode. Generation of the phase difference signal will be described using FIGS. 13A to 13D.
  • [Generation of phase difference signal] 13A to 13D are diagrams illustrating an example of phase difference signal generation according to the third embodiment of the present disclosure.
  • This figure is a diagram showing an example of generation of a phase difference signal in the pixel block 200a.
  • the pixel block 200 includes the pixels 100 arranged in 4 rows and 2 columns, and can pupil-divide the subject horizontally and vertically.
  • the dotted line area in FIG. 13A represents the pixel 100 that generates the left phase difference signal when the pupil is split in the horizontal direction. In this way, the image signals of the four pixels 100 on the left side are added to generate the horizontal phase difference signal in the low resolution mode. Also, the dotted line area in FIG.
  • the phase difference signal for vertical pupil division has a level of 50% of the phase difference signal for horizontal pupil division.
  • This embodiment proposes generation of phase difference signals in the low resolution mode.
  • the phase difference signal and the image signal of the high sensitivity mode and the image signal of the low resolution mode are generated.
  • the conversion ratio between the high-sensitivity mode and the low-sensitivity mode is 4:1.
  • an image signal is generated by transferring the charge of the photoelectric conversion unit of the hatched pixel 100 in the figure to the charge holding unit 103 .
  • This pixel 100 is one pixel 100 among the pixels 100 arranged on the left side when the pupil is split in the horizontal direction.
  • This operation mode is called a first image signal generation mode.
  • the generated image signal is referred to as a first image signal.
  • an image signal is generated by transferring the charge of the photoelectric conversion unit of the hatched pixel 100 in the figure to the charge holding unit 103 .
  • This pixel 100 is one pixel 100 among the pixels 100 arranged on the upper side (upper right side) when pupil division is performed in the vertical direction.
  • the dot-hatched area in the figure represents the pixels 100 to which charges have been transferred in the conventional image signal generation mode.
  • This operation mode is called a second image signal generation mode.
  • the generated image signal is referred to as a second image signal.
  • an image signal is generated by transferring the charge of the photoelectric conversion unit of the hatched pixel 100 in the figure to the charge holding unit 103 .
  • This pixel 100 is the remaining pixel 100 that was not charged in the first image signal generation mode and the second image signal generation mode. Thereby, it is possible to generate an image signal in the high sensitivity mode in the low resolution mode.
  • This operation mode is called a third image signal generation mode.
  • the generated image signal is referred to as a third image signal.
  • FIG. 13D is an operation mode in which the coupling unit 107 is turned on to regenerate the image signal after shifting to the low sensitivity mode. Accordingly, it is possible to generate a low-sensitivity mode image signal in the low-resolution mode.
  • This operation mode is called a fourth image signal generation mode.
  • the generated image signal is referred to as a fourth image signal.
  • a phase difference signal is generated by performing mutual operations on the first to fourth image signals.
  • the first image signal corresponds to the left phase difference signal in the low sensitivity mode. This is because the conversion ratio between the high sensitivity mode and the low sensitivity mode is 4:1.
  • the first image signal is subtracted from the fourth image signal.
  • the right phase difference signal in the low sensitivity mode can be generated.
  • the first image signal is subtracted from the second image signal. Furthermore, by dividing this calculation result by the value "2", the upper (upper right) phase difference signal in the low sensitivity mode can be generated.
  • the first image signal is subtracted from the fourth image signal, and the value obtained by dividing the second image signal by the value "2" is further subtracted.
  • the lower (lower right) phase difference signal in the low sensitivity mode can be generated.
  • the upper and lower phase difference signals are an example of the second phase difference signal described in the claims.
  • the right and left phase difference signals in the low sensitivity mode By multiplying the right and left phase difference signals in the low sensitivity mode by the value "4", the right and left phase difference signals in the high sensitivity mode can be generated.
  • the pixel block 200 of the present embodiment can generate a phase difference signal in addition to the high-sensitivity mode and low-sensitivity mode image signals in the low-sensitivity mode during one image signal generation period.
  • the analog-to-digital converter 300 that can be used to generate the image signal will be described.
  • FIG. 14 is a diagram illustrating a configuration example of an analog-to-digital converter according to the third embodiment of the present disclosure; This figure is a circuit diagram showing a configuration example of the analog-to-digital converter 300 .
  • the analog-to-digital converter 300 shown in FIG. MOS transistors 310 to 319 can be p-channel MOS transistors. Also, n-channel MOS transistors can be used for the MOS transistors 320 to 323 .
  • the signal line 35 from the reference signal generator 34 is connected to the gate of the MOS transistor 320 via the capacitor 301 and to the gate of the MOS transistor 321 via the capacitor 302 .
  • MOS transistor 316 has a drain connected to the gate of MOS transistor 320 and a source connected to the source of MOS transistor 320 and the drain of MOS transistor 312 .
  • the MOS transistor 317 has a drain connected to the gate of the MOS transistor 321 and a source connected to the source of the MOS transistor 321 and the drain of the MOS transistor 313 .
  • the source of MOS transistor 312 is connected to the source of MOS transistor 313 , the drain of MOS transistor 310 , the gate of MOS transistor 310 and the gate of MOS transistor 311 .
  • the source of the MOS transistor 310 and the source of the MOS transistor 311 are commonly connected to the power supply line Vdd.
  • the signal line 12 from the pixel array section 10 is connected to the gate of the MOS transistor 323 via the capacitor 303 and to the gate of the MOS transistor 322 via the capacitor 304 .
  • the MOS transistor 319 has a drain connected to the gate of the MOS transistor 323 and a source connected to the source of the MOS transistor 323 and the drain of the MOS transistor 315 .
  • MOS transistor 318 has a drain connected to the gate of MOS transistor 322 and a source connected to the source of MOS transistor 322 and the drain of MOS transistor 314 .
  • the source of the MOS transistor 315 is connected to the source of the MOS transistor 314 , the drain of the MOS transistor 311 and the input terminal of the inverting buffer 330 .
  • the source of the MOS transistor 320, the source of the MOS transistor 321, the source of the MOS transistor 322, and the source of the MOS transistor 323 are commonly connected to the drain of the MOS transistor 324.
  • the MOS transistor 324 has a source grounded and a gate connected to the signal line Vbias.
  • the gate of MOS transistor 312 is connected to signal line SAL-a.
  • the gate of MOS transistor 313 is connected to signal line SAL-b.
  • the gate of MOS transistor 314 is connected to signal line SAL-b.
  • the gate of MOS transistor 315 is connected to signal line SAL-b.
  • the gate of MOS transistor 316 is connected to signal line AZ-a.
  • the gate of MOS transistor 317 is connected to signal line AZ-b.
  • the gate of MOS transistor 318 is connected to signal line AZ-b.
  • the gate of MOS transistor 319 is connected to signal line AZ-a.
  • the output terminal of the inverting buffer 330 is connected to
  • MOS transistors 320 and 323 and MOS transistors 321 and 322 form a differential pair, respectively. These differential pairs can be switched by MOS transistors 312-315.
  • a MOS transistor 324 is a circuit that supplies a constant current to these differential pairs.
  • the MOS transistors 310 and 311 forming the current mirror circuit form the drain loads of these differential pairs.
  • MOS transistors 316 to 319 are MOS transistors for resetting the differential pair.
  • the differential pair compares the reference signal and the image signal transmitted by the signal line 12 . The result of this comparison is input to counting section 340 via inverting buffer 330 .
  • the analog-to-digital conversion section 300 in the figure can continuously compare the image signal and the reference signal by switching the two differential pairs of MOS transistors 320 and 323 and MOS transistors 321 and 322 .
  • the counting section 340 counts the period during which the reference signal is equal to the image signal. This counting section 340 counts based on a clock signal (not shown). This count is the period from the start of generation of the reference signal to the timing when the reference signal detected by the differential pair becomes equal to the image signal. Also, the counting unit 340 can subtract the image signal at the reset level from the image signal at the signal level. Specifically, the counting unit 340 counts down when generating the image signal of the reset level, and counts up from the down-count value when generating the image signal of the signal level. Thereby, the reset level image signal can be subtracted, and CDS can be performed. Note that the counting unit 340 is an example of an image signal correcting unit described in the claims.
  • capacitors 301 to 304 are coupling capacitors. These capacitors 301 to 304 hold the offset components when the differential pair is reset. As a result, errors in the analog-to-digital converter 300 can be reduced.
  • the CDS processing can also adopt a configuration performed by the holding unit 32 described with reference to FIG.
  • the holding unit 32 is an example of the image signal correcting unit recited in the claims.
  • FIG. 15 is a diagram illustrating an example of image signal generation according to the third embodiment of the present disclosure. Similar to FIG. 6, this figure is a timing chart showing an example of image signal generation in the pixel block 200. In FIG. Also, this figure shows an example of generating an image signal based on the charge of the pixel 100a (the photoelectric conversion unit 101a and the charge transfer unit 102a) of the pixel block 200a. Generation of an image signal in the pixel block 200 will be described with reference to FIG.
  • SEL, RST, and FDG in the figure represent signals of the signal line SEL, the signal line RST and the signal line FDG in the pixel block 200a.
  • TG in the figure represents signals of the signal lines TG1 to TG8.
  • AZ-a”, “AZ-b”, “SEL-a” and “SEL-b” are the signal line AZ-a, the signal line AZ-b, the signal line SEL-a and the signal line described in FIG. Represents the control signal for SEL-b. Other than these, the same notation as in FIG. 6 is used.
  • the value "0" is input to the signal line SEL, the signal line TG1 and the signal line SEL-a.
  • a value "1” is input to the signal line RST, the signal line FDG, and the signal line SEL-b.
  • an ON voltage is input to the signal lines TG1 to TG8.
  • the charge transfer units 102a to 102h are brought into a conducting state, and the charge holding unit 103, the auxiliary charge holding unit 108, and the photoelectric conversion units 101a to 101h are reset.
  • an ON voltage is input from the signal line SEL. Thereby, the pixel block 200a is selected. Also, the input of the ON voltage to the reset signal line RST is stopped. As a result, resetting of the charge holding unit 103 and the auxiliary charge holding unit 108 is stopped.
  • a signal of value "0" is input to the signal line AZ-a, and the MOS transistors 320 and 323 forming a differential pair are reset. Also, the image signal generator 110 of the pixel block 200a starts outputting the image signal "A" at the time of resetting in the low sensitivity mode.
  • the input of the signal of value "0" to the signal line AZ-a is stopped.
  • the reference signal generator 34 outputs a ramp function reference signal
  • the analog-to-digital converter 300 performs analog-to-digital conversion
  • a reset-level digital image signal in the low-sensitivity mode is generated. . This period corresponds to the low sensitivity mode reset.
  • the input of the ON voltage to the signal line FDG is stopped.
  • the coupling portion 107 becomes non-conducting and shifts to the high sensitivity mode.
  • a signal of value "0" is input to the signal line AZ-b, and the MOS transistors 321 and 322 forming the differential pair are reset.
  • a signal of value "1” is input to the signal line SEL-a, and a signal of value "0” is input to the signal line SEL-b.
  • the MOS transistors 321 and 322 forming a differential pair are selected.
  • the input of the signal of value "0" to the signal line AZ-b is stopped. Also, during the period from T6 to T7, the image signal generator 110 of the pixel block 200a starts outputting the image signal "C" upon resetting in the high sensitivity mode.
  • the reference signal generator 34 outputs the reference signal
  • the analog-to-digital converter 300 performs analog-to-digital conversion
  • a reset-level digital image signal in the high sensitivity mode is generated. This period corresponds to the high sensitivity mode reset.
  • the input of the ON voltage to the signal line TG1 is stopped, and the charge transfer section 102a becomes non-conductive.
  • the image signal generator 110 starts outputting the image signal "D". This image signal corresponds to the first image signal. This period corresponds to the first image signal generation mode.
  • the reference signal generator 34 outputs the reference signal
  • the analog-to-digital converter 300 performs analog-to-digital conversion, and generates a digital first image signal.
  • the input of the ON voltage to the signal line TG6 is stopped, and the charge transfer section 102f becomes non-conductive.
  • the image signal generator 110 starts outputting the image signal "E". This image signal corresponds to the second image signal. This period corresponds to the second image signal generation mode.
  • the input of the ON voltage to the signal line TG2 and the like is stopped, and the charge transfer section 102b and the like are brought into a non-conducting state.
  • the image signal generator 110 starts outputting the image signal "F". This image signal corresponds to the third image signal. This period corresponds to the third image signal generation mode.
  • an ON voltage is input to the signal line FDG, and the coupling portion 107 becomes conductive. This causes a transition to the low sensitivity mode.
  • a signal with a value of "0" is input to the signal line SEL-a, and a signal with a value of "1” is input to the signal line SEL-b. This selects the MOS transistors 320 and 323 forming a differential pair.
  • the image signal generator 110 starts outputting the image signal "B". This image signal corresponds to the fourth image signal. This period corresponds to the fourth image signal generation mode.
  • the first to fourth image signals can be generated in the pixel block 200a.
  • one analog-to-digital converter 300 sequentially performs analog-to-digital conversion of image signals in the low-sensitivity mode and the high-sensitivity mode. be able to.
  • the time required to generate the image signal can be shortened.
  • the differential pair consisting of the MOS transistors 320 and 323 is reset by inputting a signal of value "0" to the signal line AZ-a.
  • the configuration of the imaging device 1 other than this is the same as the configuration of the imaging device 1 in the first embodiment of the present disclosure, the description is omitted.
  • the image sensor 1 of the third embodiment of the present disclosure generates image signals of some pixels 100, and performs calculations with the image signals in the low resolution mode and the low sensitivity mode, thereby obtaining a phase difference A signal can be generated. Thereby, the period required for generating the phase difference signal can be shortened.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be applied to imaging devices such as cameras.
  • FIG. 16 is a diagram showing a configuration example of an imaging device to which the technology according to the present disclosure can be applied.
  • An imaging apparatus 1000 shown in FIG. 16 is a diagram showing a configuration example of an imaging device to which the technology according to the present disclosure can be applied.
  • a photographing lens 1006 is a lens that collects light from a subject.
  • the photographing lens 1006 forms an image of the subject on the light receiving surface of the image sensor 1001 .
  • An imaging device 1001 is a device that takes an image of a subject.
  • a plurality of pixels each having a photoelectric conversion unit for performing photoelectric conversion of light from an object are arranged on the light receiving surface of the image sensor 1001 . These pixels each generate an image signal based on charges generated by photoelectric conversion.
  • the image sensor 1001 converts image signals generated by pixels into digital image signals and outputs the digital image signals to the image processing unit 1003 .
  • An image signal for one screen is called a frame.
  • the imaging device 1001 can also output an image signal on a frame-by-frame basis.
  • the control unit 1002 controls the image pickup device 1001 and the image processing unit 1003 .
  • the control unit 1002 can be configured by an electronic circuit using a microcomputer or the like, for example.
  • the image processing unit 1003 processes the image signal from the imaging device 1001 .
  • the image signal processing in the image processing unit 1003 corresponds to, for example, demosaic processing for generating image signals of insufficient colors when generating a color image, and noise reduction processing for removing noise from image signals.
  • the image processing unit 1003 can be configured by, for example, an electronic circuit using a microcomputer or the like.
  • the display unit 1004 displays an image based on the image signal processed by the image processing unit 1003 .
  • the display unit 1004 can be configured by, for example, a liquid crystal monitor.
  • the recording unit 1005 records an image (frame) based on the image signal processed by the image processing unit 1003 .
  • the recording unit 1005 can be composed of, for example, a hard disk or a semiconductor memory.
  • the imaging device to which the present disclosure can be applied has been described above.
  • the present technology can be applied to the imaging device 1001 among the above components.
  • the image sensor 1 described with reference to FIG. 1 can be applied to the image sensor 1001 .
  • the image processing unit 1003 is an example of a processing circuit described in claims.
  • the imaging device 1 has a plurality of pixel blocks 200 , an auxiliary charge holding portion 108 and a coupling portion 107 .
  • the pixel block 200 includes a plurality of pixels 100 each including a photoelectric conversion unit 101 that photoelectrically converts incident light from an object and a charge transfer unit 102 that transfers charges generated by the photoelectric conversion. It includes a charge holding unit 103 that holds charges, a reset unit 104 that resets by discharging the held charges, and an image signal generation unit 110 that generates an image signal according to the held charges.
  • the auxiliary charge holding portion 108 is coupled to each charge holding portion 103 of the plurality of pixel blocks 200 .
  • the coupling portion 107 is arranged for each of the plurality of pixel blocks 200 and couples the auxiliary charge holding portion 108 to the charge holding portion 103 by providing electrical continuity between the charge holding portion 103 and the auxiliary charge holding portion 108 of its own pixel block 200 . do.
  • the image signal generation unit 110 operates in a high sensitivity mode, which is an operation mode in which the auxiliary charge holding unit 108 and the charge holding unit 103 are not coupled, and a low sensitivity mode, which is an operation mode in which the auxiliary charge holding unit 108 and the charge holding unit 103 are coupled. Each generates an image signal.
  • the coupling unit 107 has a pixel block charge retention period during which charges are retained in the charge retention unit 103 of its own pixel block 200 and the charge retention unit 103 of any pixel block 200 . Conduction is established between the charge holding portion 103 and the auxiliary charge holding portion 108 during the charge non-holding period, which is a period in which no charge is held.
  • the reset unit 104 performs resetting during the charge non-holding period in the low sensitivity mode. Thereby, the reset period of the auxiliary charge holding unit 108 can be extended.
  • the coupling unit 107 may be configured by a MOS transistor and may perform coupling when an ON voltage is applied to the gate to make it conductive.
  • the coupling unit 107 may have a gate applied with a middle voltage between the off-voltage and the on-voltage that renders itself non-conductive during the charge retention period of its own pixel block 200 . Thereby, the potential of the coupling portion 107 can be adjusted.
  • the pixel block 200 individually transfers the charges of the corresponding photoelectric conversion units 101 to the charge holding unit 103 in a high resolution mode in which a plurality of charge transfer units 102 generate an image signal for each pixel 100, In the low resolution mode for generating an image signal based on the sum of the charges generated by the photoelectric conversion units 101, the corresponding charges in the photoelectric conversion units 101 are transferred to the charge holding unit 103 at the same time, and the image signal generation unit 110 is in the high resolution mode. and low resolution modes, respectively.
  • the pixel block 200 further includes an on-chip lens 170 that is arranged for each pixel block 200 and is arranged in common with the plurality of pixels 100 included in the pixel block 200. may further generate a phase difference signal for detecting the image plane phase difference.
  • the charge transfer unit 102 of one pixel 100 out of the plurality of pixels 100 on one side of the pupil division transfers the charge to the charge holding unit 103, and the image signal generation unit 110 in the high sensitivity mode. generates an image signal, and the charge transfer unit 102 of one pixel 100 out of the plurality of pixels 100 on the other side of the pupil division further transfers the charge to the charge holding unit 103.
  • a second image signal generation mode in which the image signal generation unit 110 generates an image signal in the high sensitivity mode, and a charge transfer unit 102 of the remaining pixels 100 further transfers the charge to the charge holding unit 103 to generate an image in the high sensitivity mode.
  • a third image signal generation mode in which the signal generation unit 110 generates an image signal and a fourth image signal generation mode in which the image signal generation unit 110 generates an image signal in the low sensitivity mode are sequentially performed, and the first image signal generation mode is performed.
  • a first image signal that is an image signal in the signal generation mode is output as a phase difference signal on one side of pupil division in the low sensitivity mode, and a second image signal that is an image signal in the second image signal generation mode is output.
  • Output as an image signal for generating the phase difference signal on the other side of the pupil division in the low sensitivity mode, and output the third image signal, which is the image signal in the third image signal generation mode, as the image signal in the high sensitivity mode and the fourth image signal, which is the image signal in the fourth image signal generation mode, may be output as the image signal in the low sensitivity mode.
  • it may further include an image signal processing unit that generates a phase difference signal on the other side of pupil division in the low sensitivity mode by subtracting the first image signal from the fourth image signal. Thereby, a phase difference signal can be generated.
  • the image signal processing unit further generates a phase difference signal on one side of the pupil division in the high sensitivity mode by adjusting the first image signal according to the ratio of the high sensitivity mode and the low sensitivity mode,
  • a phase difference signal on the other side of the pupil division in the high sensitivity mode may be further generated by adjusting the difference between the 4 image signal and the first image signal according to the ratio of the high sensitivity mode and the low sensitivity mode. .
  • a phase difference signal can be generated.
  • the on-chip lens 170 is arranged in common with a plurality of pixels 100 arranged in two rows and two columns, and the pixel block 200 is arranged on the image plane by the second pupil division, which is the pupil division in the direction orthogonal to the pupil division.
  • a second phase difference signal may be further generated for detecting the phase difference.
  • the image signal processing unit generates a phase difference signal on one side of the second pupil division by subtracting the first image signal from the second image signal, and subtracts the first image signal from the fourth image signal.
  • a phase difference signal on the other side of the second pupil division may be generated by subtracting the image signal and a signal obtained by multiplying the second image signal by a predetermined constant. Thereby, a phase difference signal can be generated.
  • the pixel block 200 has a low-sensitivity mode reset for resetting in the low-sensitivity mode before the first image signal generation mode, and a high-sensitivity mode reset for resetting in the high-sensitivity mode after the fourth image signal generation mode. and are further performed to further output the image signal in the low-sensitivity mode reset and further output the image signal in the high-sensitivity mode reset.
  • CDS can be performed.
  • the fourth image signal is corrected based on the image signal in the low sensitivity mode reset, and the first image signal, the second image signal, and the third image signal are corrected based on the image signal in the high sensitivity mode reset. It may further include an image signal correction unit that performs correction. Thereby, CDS can be performed.
  • control signal generation unit that generates control signals for the charge transfer unit 102, the reset unit 104, the image signal generation unit 110, and the coupling unit 107 in each of the high sensitivity mode and the low sensitivity mode.
  • the imaging device 1000 has a plurality of pixel blocks 200 , an auxiliary charge holding section 108 , a coupling section 107 and an image processing section 1003 .
  • the pixel block 200 includes a plurality of pixels 100 each including a photoelectric conversion unit 101 that photoelectrically converts incident light from an object and a charge transfer unit 102 that transfers charges generated by the photoelectric conversion. It includes a charge holding unit 103 that holds charges, a reset unit 104 that resets by discharging the held charges, and an image signal generation unit 110 that generates an image signal according to the held charges.
  • the auxiliary charge holding portion 108 is coupled to each charge holding portion 103 of the plurality of pixel blocks 200 .
  • the coupling portion 107 is arranged for each of the plurality of pixel blocks 200 and couples the auxiliary charge holding portion 108 to the charge holding portion 103 by providing electrical continuity between the charge holding portion 103 and the auxiliary charge holding portion 108 of its own pixel block 200 . do.
  • An image processing unit 1003 processes the generated image signal.
  • the image signal generation unit 110 operates in a high sensitivity mode, which is an operation mode in which the auxiliary charge holding unit 108 and the charge holding unit 103 are not coupled, and a low sensitivity mode, which is an operation mode in which the auxiliary charge holding unit 108 and the charge holding unit 103 are coupled.
  • An image signal is generated in each of them, and the combining unit 107, in the case of the low-sensitivity mode, generates a self-pixel block charge holding period, which is a period during which charges are held in the charge holding unit 103 of its own pixel block 200, and any pixel block.
  • the charge non-holding period which is a period during which no charge is held in the charge holding section 103 of 200
  • the charge holding section 103 and the auxiliary charge holding section 108 are electrically connected, and the reset section 104 causes the charge non-holding in the low sensitivity mode. Reset during the retention period. Thereby, the reset period of the auxiliary charge holding unit 108 can be extended.
  • a plurality of pixels each of which includes a photoelectric conversion unit that photoelectrically converts incident light from an object and a charge transfer unit that transfers charges generated by the photoelectric conversion, and a charge holding unit that holds charges transferred by the charge transfer unit.
  • the image signal generating section has a high-sensitivity mode, which is an operation mode in which the auxiliary charge holding section and the charge holding section are not coupled, and a low-sensitivity mode, which is an operation mode in which the auxiliary charge holding section and the charge holding section are coupled.
  • the coupling section has a self-pixel block charge holding period, which is a period during which charges are held in the charge holding section of the pixel block itself, and a charge holding section of any of the pixel blocks. conducting between the charge holding section and the auxiliary charge holding section during a charge non-holding period, which is a period in which no charge is held; The reset section performs the reset during the charge non-holding period in the low sensitivity mode.
  • the coupling section has the (1) voltage applied to the gate, which is intermediate to the off-voltage and the on-voltage, which makes itself non-conductive during the self-pixel block charge retention period. ).
  • the coupling section has the (2) voltage applied to the gate, which is intermediate to the off-voltage and the on-voltage, which makes itself non-conductive during the self-pixel block charge retention period. ).
  • a pixel array section in which a plurality of pixel block units configured by the plurality of pixel blocks and the auxiliary charge holding section coupled to the plurality of pixel blocks via the coupling section are arranged; The pixel block individually transfers the charge of the corresponding photoelectric conversion unit to the charge holding unit in a high resolution mode in which a plurality of charge transfer units generate the image signal for each pixel, and the photoelectric conversion unit included in the pixel block.
  • the charges in the corresponding photoelectric conversion units are simultaneously transferred to the charge holding unit, and the image signal generation unit performs the high resolution mode and the low resolution mode.
  • the imaging device according to (4), wherein the pixel block further generates a phase difference signal for the image signal generation unit to pupil-divide the subject and detect an image plane phase difference.
  • the pixel block is The charge transfer section of one of the plurality of pixels on one side of the pupil division transfers the charge to the charge holding section, and the image signal generation section generates an image signal in the high sensitivity mode. and the charge transfer unit of one of the plurality of pixels on the other side of the pupil division further transfers the charge to the charge holding unit to generate the high image signal.
  • a second image signal generation mode in which the image signal generation section generates an image signal in the sensitivity mode; Performing in order a third image signal generation mode in which the image signal generation unit generates an image signal and a fourth image signal generation mode in which the image signal generation unit generates an image signal in the low sensitivity mode, A first image signal, which is an image signal in the first image signal generation mode, is output as the phase difference signal on one side of the pupil division in the low sensitivity mode, and an image in the second image signal generation mode is output.
  • a second image signal that is a signal is output as an image signal for generating the phase difference signal on the other side of the pupil division in the low sensitivity mode, and is an image signal in the third image signal generation mode
  • a third image signal is output as the image signal in the high sensitivity mode
  • a fourth image signal which is an image signal in the fourth image signal generation mode, is output as the image signal in the low sensitivity mode ( 5)
  • the imaging device according to the above. (7) (6) above, further comprising an image signal processing unit that generates the phase difference signal on the other side of the pupil division in the low sensitivity mode by subtracting the first image signal from the fourth image signal; The described image sensor.
  • the image signal processing unit adjusts the phase difference signal on one side of the pupil division in the high-sensitivity mode by adjusting the first image signal according to the ratio of the high-sensitivity mode and the low-sensitivity mode. and adjusting the difference between the fourth image signal and the first image signal according to the ratio of the high-sensitivity mode and the low-sensitivity mode to the other side of the pupil division in the high-sensitivity mode.
  • the imaging device according to (7) which further generates the phase difference signal of (7).
  • the on-chip lens is arranged in common to the plurality of pixels arranged in two rows and two columns, The imaging according to (8) above, wherein the pixel block further generates a second phase difference signal for detecting an image plane phase difference by a second pupil division that is a pupil division in a direction orthogonal to the pupil division. element.
  • the image signal processing unit generates the phase difference signal on one side of the second pupil division by subtracting the first image signal from the second image signal, and generates the fourth image signal. 10.
  • the phase difference signal of the other side of the second pupil division is generated by subtracting the first image signal and a signal obtained by multiplying the second image signal by a predetermined constant from The described image sensor.
  • the pixel block performs the reset in the low-sensitivity mode before the first image signal generation mode, and the reset in the high-sensitivity mode after the fourth image signal generation mode. Perform high sensitivity mode reset further, The imaging device according to any one of (6) to (10), further outputting an image signal in the low-sensitivity mode reset and further outputting an image signal in the high-sensitivity mode reset. (12) The fourth image signal is corrected based on the image signal in the low sensitivity mode reset, and the first image signal, the second image signal and the third image signal are corrected based on the image signal in the high sensitivity mode reset. (11), further comprising an image signal correction unit that corrects the image signal of (11).
  • a plurality of pixels each of which includes a photoelectric conversion unit that photoelectrically converts incident light from an object and a charge transfer unit that transfers charges generated by the photoelectric conversion, and a charge holding unit that holds charges transferred by the charge transfer unit.
  • the image signal generating section has a high-sensitivity mode, which is an operation mode in which the auxiliary charge holding section and the charge holding section are not coupled, and a low-sensitivity mode, which is an operation mode in which the auxiliary charge holding section and the charge holding section are coupled.
  • the coupling section has a self-pixel block charge retention period, which is a period during which charges are retained in the charge retention section of the pixel block itself, and a charge retention section of any of the pixel blocks. conducting between the charge holding section and the auxiliary charge holding section during a charge non-holding period, which is a period in which no charge is held; The imaging device, wherein the reset unit performs the reset during the charge non-holding period in the low sensitivity mode.

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Abstract

画素のリセットに要する時間を短縮する。撮像素子は、光電変換部及び電荷転送部をそれぞれ備える複数の画素と電荷転送部により転送される電荷を保持する電荷保持部とリセット部と保持された電荷に応じた画像信号を生成する画像信号生成部を備える複数の画素ブロックと、複数の画素ブロックのそれぞれの電荷保持部に結合する補助電荷保持部と、複数の画素ブロック毎に配置されて補助電荷保持部を電荷保持部に結合する結合部とを有し、画像信号生成部は、補助電荷保持部及び電荷保持部が結合されない高感度モードおよび補助電荷保持部及び電荷保持部が結合される低感度モードのそれぞれにおいて画像信号を生成し、結合部は、低感度モード及び自画素ブロック電荷保持期間及び電荷不保持期間に電荷保持部及び補助電荷保持部の間を導通させ、リセット部は、低感度モード及び電荷不保持期間にリセットを行う。

Description

撮像素子及び撮像装置
　本開示は、撮像素子及び撮像装置に関する。
　撮像素子において、複数の画素と当該画素により共有される読出し回路により構成される画素ブロックが２次元行列状に配置されて構成される撮像素子が使用されている。この画素ブロックには画素により生成された電荷が転送される半導体領域である浮遊拡散領域（ＦＤ）が配置され、読出し回路はＦＤに転送されて保持された電荷に応じた画像信号を生成する。複数の画素により読出し回路を共有する構成のため、画素毎に読出し回路を配置する場合と比較して撮像素子を縮小することができる。このような撮像素子として、ＦＤの容量を調整する補助容量を画素ブロック毎に備える撮像素子が提案されている（例えば、特許文献１参照）。この補助容量は、ＭＯＳトランジスタを介してＦＤに結合される。ＭＯＳトランジスタの導通及び非導通を切り替えることにより、ＦＤの容量を調整することができ、画素の感度を調整することができる。
特開２０１５－０２８７８０号公報
　しかしながら、上記の従来技術では、補助容量が付加されるためＦＤの電荷を排出するリセットに時間が掛かり、画像信号に要する時間が増加してフレーム周波数が低下するという問題がある。
　そこで、本開示では、画素のリセットに要する時間を短縮してフレーム周波数の低下を軽減する撮像素子及び撮像装置を提案する。
　本開示に係る撮像素子は、被写体からの入射光の光電変換を行う光電変換部及び上記光電変換により生成される電荷を転送する電荷転送部をそれぞれ備える複数の画素と上記電荷転送部により転送される電荷を保持する電荷保持部と上記保持された電荷を排出することによりリセットを行うリセット部と上記保持された電荷に応じた画像信号を生成する画像信号生成部とを備える複数の画素ブロックと、複数の上記画素ブロックのそれぞれの上記電荷保持部に結合する補助電荷保持部と、複数の上記画素ブロック毎に配置されて自身の上記画素ブロックの上記電荷保持部及び上記補助電荷保持部の間を導通させることにより上記補助電荷保持部を上記電荷保持部に結合する結合部とを有し、上記画像信号生成部は、上記補助電荷保持部及び上記電荷保持部が結合されない動作モードである高感度モードおよび上記補助電荷保持部及び上記電荷保持部が結合される動作モードである低感度モードのそれぞれにおいて上記画像信号を生成し、上記結合部は、上記低感度モードの場合において、自身の上記画素ブロックの上記電荷保持部に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの上記画素ブロックの上記電荷保持部にも電荷が保持されない期間である電荷不保持期間に上記電荷保持部及び上記補助電荷保持部の間を導通させ、上記リセット部は、上記低感度モードの場合において、上記電荷不保持期間に上記リセットを行う。
本開示の実施形態に係る撮像素子の構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第１の実施形態に係る画素ブロックの回路構成の一例を示す図である。 本開示の実施形態に係る画素の構成例を示す断面図である。 本開示の実施形態に係るカラム信号処理部の構成例を示す図である。 本開示の第１の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第１の実施形態における撮像素子の他の構成例を示す図である。 本開示の第１の実施形態における撮像素子の他の構成例を示す図である。 本開示の第２の実施形態に係る画像信号の生成の一例を示す図である。 本開示の第２の実施形態に係る電荷の転送の一例を示す図である。 本開示の第２の実施形態に係る電荷の転送の一例を示す図である。 本開示の第２の実施形態に係る電荷の転送の一例を示す図である。 従来の実施形態に係る電荷の転送の一例を示す図である。 従来の実施形態に係る電荷の転送の一例を示す図である。 従来の実施形態に係る電荷の転送の一例を示す図である。 従来の実施形態に係る電荷の転送の一例を示す図である。 従来の実施形態に係る電荷の転送の一例を示す図である。 本開示の第３の実施形態に係る画素ブロックの構成例を示す図である。 本開示の第３の実施形態に係る画素ブロックの回路構成の一例を示す図である。 本開示の第３の実施形態に係る位相差信号の生成の一例を示す図である。 本開示の第３の実施形態に係る位相差信号の生成の一例を示す図である。 本開示の第３の実施形態に係る位相差信号の生成の一例を示す図である。 本開示の第３の実施形態に係る位相差信号の生成の一例を示す図である。 本開示の第３の実施形態に係るアナログデジタル変換部の構成例を示す図である。 本開示の第３の実施形態に係る画像信号の生成の一例を示す図である。 本開示に係る技術が適用され得る撮像装置の構成例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．撮像装置の構成
　（１．第１の実施形態）
　［撮像素子の構成］
　図１は、本開示の実施形態に係る撮像素子の構成例を示す図である。同図は、撮像素子１の構成例を表すブロック図である。撮像素子１は、被写体の画像データを生成する半導体素子である。撮像素子１は、画素アレイ部１０と、垂直駆動部２０と、カラム信号処理部３０と、制御部４０とを備える。
　画素アレイ部１０は、複数の画素ブロック２００が配置されて構成されたものである。この画素アレイ部１０は、複数の画素ブロック２００が２次元行列の形状に配置される。ここで、画素ブロック２００は、入射光の光電変換を行う光電変換部を有する複数の画素と光電変換により生成される電荷を保持する電荷保持部（後述する電荷保持部１０３）とを備えて構成されるものである。また、画素ブロック２００毎に画像信号生成部（後述する画像信号生成部１１０）が配置される。この画像信号生成部１１０は、画素ブロック２００の電荷保持部１０３に保持された電荷に基づいて画像信号を生成する。その光電変換部には、例えば、フォトダイオードを使用することができる。
　それぞれの画素ブロック２００及び画像信号生成部１１０には、信号線１１が配線される。画素ブロック２００及び画像信号生成部１１０は、信号線１１により伝達される制御信号により制御される。また、画像信号生成部１１０には、信号線１２が配線される。この信号線１２には、画像信号生成部１１０から画像信号が出力される。なお、信号線１１は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素ブロック２００及び画像信号生成部１１０に共通に配線される。信号線１２は、２次元行列の列方向に配置される。
　垂直駆動部２０は、上述の画素ブロック２００の制御信号を生成するものである。同図の垂直駆動部２０は、画素アレイ部１０の２次元行列の行毎に制御信号を生成し、信号線１１を介して順次出力する。なお、垂直駆動部２０は、請求の範囲に記載の制御信号生成部の一例である。
　カラム信号処理部３０は、画素ブロック２００により生成された画像信号の処理を行うものである。同図のカラム信号処理部３０は、信号線１２を介して伝達される画素アレイ部１０の１行に配置された複数の画素ブロック２００からの画像信号の処理を同時に行う。この処理として、例えば、画素ブロック２００により生成されたアナログの画像信号をデジタルの画像信号に変換するアナログデジタル変換や画像信号のオフセット誤差を除去する相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）を行うことができる。処理後の画像信号は、撮像素子１の外部の回路等に対して出力される。
　制御部４０は、垂直駆動部２０及びカラム信号処理部３０を制御するものである。同図の制御部４０は、信号線４１及び４２を介して制御信号をそれぞれ出力して垂直駆動部２０及びカラム信号処理部３０を制御する。
　［画素ブロックの構成］
　図２は、本開示の第１の実施形態に係る画素ブロックの構成例を示す図である。同図は、画素ブロック２００の構成例を表すブロック図である。画素ブロック２００は、複数の画素１００を備える。同図の画素ブロック２００は、画素１００ａ、１００ｂ、１００ｃ及び１００ｄの４つの画素１００を備える例を表したものである。また、画素ブロック２００毎に画素１００の光電変換により生成される電荷を保持する電荷保持部（後述する電荷保持部１０３）、電荷保持部１０３と結合する補助電荷保持部（後述する補助電荷保持部１０８）及び画像信号生成部１１０が配置される。また、同図における上下に隣接する画素ブロック２００（画素ブロック２００ａ及び画素ブロック２００ｂ）は、電荷保持部１０３が互いに接続される。
　画素１００には、光電変換部と、電荷転送部（不図示）とが配置される。後述するように、同図の画素１００ａには、光電変換部１０１ａ及び電荷転送部１０２ａが配置される。同図の画素１００ｂには、光電変換部１０１ｂ及び電荷転送部１０２ｂが配置される。同図の画素１００ｃには、光電変換部１０１ｃ及び電荷転送部１０２ｃが配置される。同図の画素１００ｄには、光電変換部１０１ｄ及び電荷転送部１０２ｄが配置される。
　前述のように光電変換部１０１等は、入射光の光電変換を行うものである。また、電荷保持部１０３は、光電変換により生成された電荷を保持するものである。この電荷保持部１０３は、画素１００が形成される半導体基板に形成される比較的高い不純物濃度の半導体領域により構成することができる。このような半導体領域は、浮遊拡散領域（ＦＤ：Floating　Diffusion）と称される。電荷転送部は、画素１００毎に配置され、光電変換部１０１により生成されて保持された電荷を電荷保持部１０３に転送するものである。後述するように、電荷転送部は、ＭＯＳトランジスタにより構成することができる。
　また、画素１００には、被写体からの入射光を集光するオンチップレンズが配置される。同図の画素１００に記載した円は、オンチップレンズ１７０を表す。同図のオンチップレンズ１７０は、４つの画素１００ａ、１００ｂ、１００ｃ及び１００ｄに共通に配置される例を表したものである。なお、画素１００には、カラーフィルタ（後述するカラーフィルタ１５０）を配置することができる。このカラーフィルタ１５０は、入射光のうちの所定の波長の入射光を透過する光学的なフィルタである。このカラーフィルタ１５０として赤色光、緑色光及び青色光を透過する３種類のカラーフィルタを使用することができる。また、画素ブロック２００に配置される画素１００には同じ種類のカラーフィルタ１５０を配置することができる。すなわち、画素ブロック２００毎に異なるカラーフィルタ１５０を配置することができる。同図において白抜きの矩形は緑色光を透過するカラーフィルタ１５０を表す。また、右下がりの斜線のハッチングの矩形は、青色光を透過するカラーフィルタ１５０を表す。また、右上がりの斜線のハッチングの矩形は、赤色光を透過するカラーフィルタ１５０を表す。このように、画素ブロック２００に対してカラーフィルタ１５０をベイヤー配列に配置することができる。
　なお、同図のオンチップレンズ１７０は、画素１００ａ乃至１００ｄに共通に配置されるため、被写体を瞳分割して像面位相差を検出するための位相差信号を生成することができる。画素１００ａ乃至１００ｄは、同図の左右方向及び上下方向に瞳分割することができる。
　［画素ブロックの回路構成］
　図３は、本開示の第１の実施形態に係る画素ブロックの回路構成の一例を示す図である。同図は、画素ブロック２００ａ及び２００ｂの構成例を表す回路図である。
　画素ブロック２００ａは、光電変換部１０１ａ、１０１ｂ、１０１ｃ及び１０１ｄと、電荷転送部１０２ａ、１０２ｂ、１０２ｃ及び１０２ｄと、電荷保持部１０３と、リセット部１０４と、増幅トランジスタ１１１及び選択トランジスタ１１２とを備える。また、画素ブロック２００ａは、補助電荷保持部１０８と、結合部１０７とを更に備える。なお、増幅トランジスタ１１１及び選択トランジスタ１１２の回路は、画像信号生成部１１０を構成する。また、光電変換部１０１ａ及び電荷転送部１０２ａ並びに光電変換部１０１ｂ及び電荷転送部１０２ｂは、それぞれ不図示の画素１００ａ及び画素１００ｂを構成する。また、光電変換部１０１ｃ及び電荷転送部１０２ｃ並びに光電変換部１０１ｄ及び電荷転送部１０２ｄは、それぞれ不図示の画素１００ｃ及び画素１００ｄを構成する。
　電荷転送部１０２ａ乃至１０２ｄ、リセット部１０４、増幅トランジスタ１１１及び選択トランジスタ１１２、並びに結合部１０７は、ｎチャネルＭＯＳトランジスタにより構成することができる。また、補助電荷保持部１０８は、ＦＤと同様の半導体領域により構成することができる。
　前述のように、画素ブロック２００ａには、信号線１１乃至１３が配線される。同図の信号線１１には、信号線ＴＧ１、信号線ＴＧ２、信号線ＴＧ３、信号線ＴＧ４、信号線ＦＤＧ、信号線ＲＳＴ及び信号線ＳＥＬが含まれる。また、信号線１２には、信号線ＶＳＬが含まれる。また、信号線１３は、画素ブロック２００ａ及び画素ブロック２００ｂを接続する信号線である。この他、画素ブロック２００ａには、電源線Ｖｄｄが配線される。この電源線Ｖｄｄは、画素ブロック２００ａに電源を供給する配線である。
　光電変換部１０１ａのアノードは接地され、カソードは電荷転送部１０２ａのソースに接続される。光電変換部１０１ｂのアノードは接地され、カソードは電荷転送部１０２ｂのソースに接続される。光電変換部１０１ｃのアノードは接地され、カソードは電荷転送部１０２ｃのソースに接続される。光電変換部１０１ｄのアノードは接地され、カソードは電荷転送部１０２ｄのソースに接続される。電荷転送部１０２ａ、電荷転送部１０２ｂ、電荷転送部１０２ｃ、電荷転送部１０２ｄのそれぞれのドレインは、電荷保持部１０３の一端に共通に接続される。また、この電荷保持部１０３の一端には、増幅トランジスタ１１１のゲート、リセット部１０４のソース及び結合部１０７のドレインが更に接続される。電荷保持部１０３の他の一端は、接地される。リセット部１０４のドレイン及び増幅トランジスタ１１１のドレインは、電源線Ｖｄｄに接続される。増幅トランジスタ１１１のソースは選択トランジスタ１１２のドレインに接続され、選択トランジスタ１１２のソースは信号線ＶＳＬに接続される。
　電荷転送部１０２ａのゲートは、信号線ＴＧ１に接続される。電荷転送部１０２ｂのゲートは、信号線ＴＧ２に接続される。電荷転送部１０２ｃのゲートは、信号線ＴＧ３に接続される。電荷転送部１０２ｄのゲートは、信号線ＴＧ４に接続される。リセット部１０４のゲートは信号線ＲＳＴに接続される。結合部１０７のゲートは、信号線ＦＤＧに接続される。補助電荷保持部１０８の一端は接地され、他の一端は結合部１０７のソース及び信号線１３に接続される。
　リセット部１０４は、電荷保持部１０３をリセットするものである。このリセットは、電荷保持部１０３と電源線Ｖｄｄとの間を導通して電荷保持部１０３の電荷を排出することにより行うことができる。リセット部１０４の制御信号は、信号線ＲＳＴにより伝達される。
　増幅トランジスタ１１１は、電荷保持部１０３の電圧を増幅するものである。増幅トランジスタ１１１のゲートは、電荷保持部１０３に接続されている。このため、増幅トランジスタ１１１のソースには、電荷保持部１０３に保持された電荷に応じた電圧の画像信号が生成される。また、選択トランジスタ１１２を導通させることにより、この画像信号を信号線ＶＳＬに出力させることができる。選択トランジスタ１１２の制御信号は、信号線ＳＥＬにより伝達される。
　補助電荷保持部１０８は、電荷保持部１０３に結合するキャパシタである。この補助電荷保持部１０８を電荷保持部１０３に結合することにより、画素ブロック２００ａの電荷の保持容量を調整することができる。補助電荷保持部１０８を電荷保持部１０３に結合することにより、画素ブロック２００ａの電荷の保持容量が増加する。これにより、画素ブロック２００ａの感度を低下させることができる。補助電荷保持部１０８を電荷保持部１０３に結合しない場合には、画素ブロック２００ａの電荷保持容量が比較的高くなる一方、電荷の飽和を生じ易くなる。補助電荷保持部１０８を電荷保持部１０３に結合しない動作モード及び補助電荷保持部１０８を電荷保持部１０３に結合する動作モードをそれぞれ高感度モード及び低感度モードと称する。
　結合部１０７は、補助電荷保持部１０８を電荷保持部１０３に結合するものである。この結合部１０７は、ＭＯＳトランジスタにより構成され、電荷保持部１０３及び補助電荷保持部１０８の間を導通させることにより、補助電荷保持部１０８を電荷保持部１０３に結合することができる。
　画素ブロック２００ｂの回路構成は、画素ブロック２００ａと同様であるため説明を省略する。なお、画素ブロック２００ａ及び画素ブロック２００ｂの補助電荷保持部１０８同士は、信号線１３により接続される。
　前述のように、電荷転送部１０２、リセット部１０４、選択トランジスタ１１２及び結合部１０７は、ｎチャネルＭＯＳトランジスタにより構成することができる。このｎチャネルＭＯＳトランジスタでは、ゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をゲートに印加することにより、ドレイン－ソース間を導通させることができる。以下、このゲート－ソース間電圧Ｖｇｓの閾値を超える電圧をオン電圧と称する。一方、ＭＯＳトランジスタを非導通の状態にする電圧をオフ電圧と称する。このオン電圧及びオフ電圧を含む制御信号は、信号線ＴＧ１等により伝達される。
　また、リセット部１０４による電荷保持部１０３のリセットの際、電荷転送部１０２を導通させることにより、光電変換部１０１のリセットも行うことができる。また、結合部１０７を導通させることにより、補助電荷保持部１０８のリセットを行うことができる。この補助電荷保持部１０８のリセットは、画素ブロック２００の電荷保持部１０３に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの画素ブロック２００の電荷保持部１０３にも電荷が保持されない期間である電荷不保持期間に行うことができる。
　［撮像素子の断面の構成］
　図４は、本開示の実施形態に係る画素の構成例を示す断面図である。同図は、画素１００の構成例を表す断面図である。同図は、画素１００ａ及び画素１００ｂを例に挙げて画素１００の断面の構成を説明する。画素１００は、半導体基板１２０と、絶縁膜１３０と、配線領域１４０と、分離部１３５と、保護膜１３６と、カラーフィルタ１５０とを備える。また、画素１００ａ及び１００ｂには、オンチップレンズ１７０が共通に配置される。
　半導体基板１２０は、画素１００の半導体素子の拡散層が配置される半導体の基板である。半導体基板１２０は、例えば、シリコン（Ｓｉ）により構成することができる。半導体素子等は、半導体基板１２０に形成されたウェル領域に配置される。便宜上、同図の半導体基板１２０は、ｐ型のウェル領域に構成されるものと想定する。このｐ型のウェル領域にｎ型又はｐ型の半導体領域を配置することにより半導体素子を形成することができる。同図の半導体基板１２０には、光電変換部１０１を例として記載した。この光電変換部１０１は、ｎ型の半導体領域１２１により構成される。具体的には、ｎ型の半導体領域１２１及び周囲のｐ型のウェル領域の界面のｐｎ接合からなるフォトダイオードが光電変換部１０１に該当する。
　絶縁膜１３０は、半導体基板１２０の表面側を絶縁するものである。この絶縁膜１３０には、例えば、酸化シリコン（ＳｉＯ２）の膜を適用することができる。
　配線領域１４０は、半導体基板１２０の表面側に配置されて素子の配線が形成される領域である。この配線領域１４０は、配線１４１と、ビアプラグ１４２と、絶縁層１４３とを備える。配線１４１は、半導体基板１２０の素子等に信号を伝達する導体である。この配線１４１は、例えば、銅（Ｃｕ）やタングステン（Ｗ）等の金属により構成することができる。ビアプラグ１４２は、異なる層に配置された配線１４１同士を接続するものである。このビアプラグ１４２は、例えば、柱状の金属により構成することができる。絶縁層１４３は、配線１４１等を絶縁するものである。この絶縁層１４３は、例えば、ＳｉＯ２により構成することができる。
　分離部１３５は、半導体基板１２０における画素１００の境界に配置されて画素１００を電気的及び光学的に分離するものである。この分離部１３５は、半導体基板１２０に埋め込まれた絶縁物により構成することができる。分離部１３５は、例えば、画素１００の境界に形成される半導体基板１２０を貫通する溝部にＳｉＯ２等の絶縁物を配置することにより形成することができる。
　保護膜１３６は、半導体基板１２０の裏面側を保護する膜である。この保護膜１３６は、ＳｉＯ２等の絶縁物により構成することができる。同図の保護膜１３６は、分離部１３５と同時に形成することができる。
　カラーフィルタ１５０は、入射光のうちの所定の波長の入射光を透過する光学的なフィルタである。このカラーフィルタ１５０には、例えば、赤色光、緑色光及び青色光を透過するカラーフィルタを使用することができる。この場合、画素１００には、赤色光、緑色光及び青色光の何れかに対応するカラーフィルタ１５０が１つ配置される。この画素１００は、カラーフィルタ１５０が対応する波長の入射光の画像信号を生成する。前述のように、画素ブロック２００に配置される複数の画素１００には、同じ種類のカラーフィルタ１５０が配置される。また、同図のカラーフィルタ１５０は、半導体基板１２０の裏面側に配置される。
　オンチップレンズ１７０は、前述のように画素ブロック２００を構成する複数の画素１００に共通に配置されるレンズである。同図のオンチップレンズ１７０は、半球形状の断面に構成されて入射光を光電変換部１０１に集光する。オンチップレンズ１７０は、アクリル樹脂等の有機材料や窒化シリコン（ＳｉＮ）等の無機材料により構成することができる。
　［カラム信号処理部の構成］
　図５は、本開示の実施形態に係るカラム信号処理部の構成例を示す図である。同図は、カラム信号処理部３０構成例を表す図である。カラム信号処理部３０は、定電流回路３１と、アナログデジタル変換（ＡＤＣ）部３００と、保持部３２と、水平転送部３３と、参照信号生成部３４とを備える。このうち定電流回路３１、アナログデジタル変換部３００及び保持部３２は、複数の信号線１２毎に配置される。
　定電流回路３１は、図３において説明した増幅トランジスタ１１１の負荷を構成する回路である。定電流回路３１のシンク側端子は信号線１２に接続され、ソース側端子は接地される。これにより、定電流回路３１は、増幅トランジスタ１１１ともにソースフォロワー回路を構成する。画像信号は、定電流回路３１のシンク側端子が接続された信号線１２に入射光に応じた電圧の信号として伝達される。
　参照信号生成部３４は、参照信号を生成し、アナログデジタル変換部３００に対して出力するものである。この参照信号は、ランプ関数状に値が変化する信号である。
　アナログデジタル変換部３００は、画像信号のアナログデジタル変換を行うものである。このアナログデジタル変換部３００は、画素１００により生成されたアナログの画像信号をデジタルの画像信号に変換する。同図のアナログデジタル変換部３００は、参照信号生成部３４から出力される参照信号に基づいてアナログの画像信号をデジタルの画像信号に変換する。具体的には、アナログデジタル変換部３００は、アナログの画像信号と参照信号との比較を行ってアナログの画像信号と参照信号とが一致するまでの期間を検出する。参照信号は経過時間に応じた電圧の信号であるため、参照信号の出力の開始からアナログの画像信号と一致するまでの期間はアナログの画像信号の電圧に応じた期間となる。この期間に応じたデジタルの信号を出力することにより、アナログの画像信号をデジタルの画像信号に変換することができる。
　保持部３２は、アナログデジタル変換部３００によりデジタルの信号に変換された画像信号を保持するものである。また、保持部３２は、相関二重サンプリング（ＣＤＳ：Correlated　Double　Sampling）を行うことができる。このＣＤＳは、露光により生成された画像信号から前述のリセット時の画像信号の差分を取ることによりオフセット（ノイズ）分を除去する処理である。図３において説明した電荷保持部１０３等には、リセットにおいて排出されない電荷が残留する。この残留する電荷に基づく信号成分は、画像信号のオフセット成分となりノイズの原因となる。そこで、リセット時の画像信号を保持し、露光時に生成されて転送された電荷に基づく画像信号（信号レベルの画像信号）からリセット時の画像信号（リセットレベルの画像信号）を減算することにより、オフセット成分を除去することができる。同図の保持部３２は、リセット時の画像信号の保持と信号レベルからリセットレベルを減算する処理とを行うことができる。このＣＤＳを行うことにより、画像信号のノイズを低減することができる。
　水平転送部４４は、画像信号の転送を行うものである。同図の水平転送部４４には、信号線１２毎に配置された全ての保持部３２の出力が接続される。水平転送部４４は、保持部３２から出力された画像信号を順次転送して出力する。例えば、水平転送部４４は、同図のカラム信号処理部３０に配置された複数の保持部３２のうち右端の保持部３２の画像信号から順に転送して出力することができる。
　［画像信号の生成］
　図６は、本開示の第１の実施形態に係る画像信号の生成の一例を示す図である。同図は、画素ブロック２００における画像信号の生成の一例を表すタイミング図である。また、同図は、画素ブロック２００ａの画素１００ａ（光電変換部１０１ａ及び電荷転送部１０２ａ）の電荷に基づく画像信号を生成する場合の例を表したものである。同図を例に挙げて画素ブロック２００における画像信号の生成について説明する。
　同図の「ＳＥＬａ」、「ＲＳＴａ」、「ＴＧ１ａ」及び「ＦＤＧａ」は、画素ブロック２００ａにおける信号線ＳＥＬ、信号線ＲＳＴ、信号線ＴＧ１及び信号線ＦＤＧの信号を表す。また、「ＳＥＬｂ」、「ＲＳＴｂ」、「ＴＧ１ｂ」及び「ＦＤＧｂ」は、画素ブロック２００ｂにおける信号線ＳＥＬ、信号線ＲＳＴ、信号線ＴＧ１及び信号線ＦＤＧの信号を表す。「ＶＳＬ」は、信号線ＶＳＬに出力される画像信号を表す。「ＲＥＦ」は、図５において説明した参照信号生成部３４から出力される参照信号の波形を表す。
　ＳＥＬａ」、「ＲＳＴａ」、「ＴＧ１ａ」、「ＦＤＧａ」、「ＳＥＬｂ」、「ＲＳＴｂ」、「ＴＧ１ｂ」及び「ＦＤＧｂ」「ＴＧ１」、「ＴＧ２」、「ＴＧ３」及び「ＴＧ４」の信号は、２値化された波形の値「１」の部分がオン電圧（Ｖｏｎ）を表す。このオン電圧は、例えば、３Ｖの電圧を適用することができる。また、値「０」の部分がオフ電圧を表す。同図の破線は、オフ電圧のレベルを表す。このオフ電圧には、例えば、０Ｖや負極性の電圧（例えば、－１．２Ｖ）を適用することができる。
　初期状態において、信号線ＳＥＬａ及びＳＥＬｂ並びに信号線ＴＧ１ａ及びＴＧ１ｂには、オフ電圧が入力される。また、信号線ＲＳＴａ及びＲＳＴｂ並びに信号線ＦＤＧａ及びＦＤＧｂには、オン電圧が入力される。リセット部１０４及び結合部１０７が導通状態になるため、電荷保持部１０３及び補助電荷保持部１０８がリセットされる。
　Ｔ１において、信号線ＴＧ１からオン電圧が入力される。これにより、リセット部１０４に加えて電荷転送部１０２ａが導通状態になり、電荷保持部１０３及び補助電荷保持部１０８に加えて光電変換部１０１ａがリセットされる。
　Ｔ２において、信号線ＴＧ１のオン電圧の入力が停止される。これにより、露光期間が開始される。光電変換部１０１ａにおいて光電変換により生成された電荷が蓄積される。
　Ｔ３において、信号線ＳＥＬからオン電圧が入力される。これにより、画素ブロック２００ａが選択される。また、リセット信号線ＲＳＴａ及びＲＳＴｂのオン電圧の入力が停止される。これにより、電荷保持部１０３及び補助電荷保持部１０８リセットが停止される。
　Ｔ４において、画素ブロック２００ａの画像信号生成部１１０がリセット時の画像信号の出力を開始する。信号線ＶＳＬの同図の「Ａ」は、リセットレベルの画像信号を表す。なお、信号線ＦＤＧａにオン電圧が入力されて結合部１０７が導通状態にあるため、この「Ａ」は、低感度モードにおけるリセットレベルの画像信号となる。
　Ｔ５からＴ６の期間において、参照信号生成部３４がランプ関数状の参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行う。変換結果は、低感度モードにおけるリセットレベルのデジタルの画像信号となり、保持部３２に保持される。
　Ｔ６において、信号線ＦＤＧａ及びＦＤＧｂへのオン電圧の入力が停止される。これにより、結合部１０７が非導通の状態になり、高感度モードに移行する。また、Ｔ６からＴ７の期間に、画素ブロック２００ａの画像信号生成部１１０がリセット時の画像信号の出力を開始する。同図の信号線ＶＳＬの「Ｃ」は、高感度モードにおけるリセットレベルの画像信号を表す。
　Ｔ８からＴ９の期間において、参照信号生成部３４が参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行う。変換結果は、高感度モードにおけるリセットレベルのデジタルの画像信号となり、保持部３２に保持される。
　Ｔ９において、信号線ＴＧ１ａからオン電圧が入力され、電荷転送部１０２ａが導通状態になる。これにより、光電変換部１０１ａに蓄積された電荷が電荷保持部１０３に転送される。
　Ｔ１０において、信号線ＴＧ１ａのオン電圧の入力が停止され、電荷転送部１０２ａが非導通の状態になる。Ｔ１０からＴ１１の期間において、画像信号生成部１１０が画像信号「Ｄ」を生成し、信号線ＶＳＬに出力する。この画像信号は、光電変換部１０１ａの電荷に基づく信号レベルの画像信号に該当する。
　Ｔ１１からＴ１２の期間において、参照信号生成部３４が参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行う。変換結果は、高感度モードにおける信号レベルのデジタルの画像信号となり、保持部３２に保持される。この信号レベルのデジタルの画像信号（値Ｄに相当）からリセットレベルのデジタルの画像信号（値Ｃに相当）を減算することにより、ＣＤＳを行うことができる。
　Ｔ１３において、信号線ＦＤＧａ及びＦＤＧｂにオン電圧が入力される。これにより、結合部１０７が導通状態になり、低感度モードに移行する。また、Ｔ１３からＴ１４の期間に、画素ブロック２００ａの画像信号生成部１１０が画像信号「Ｂ」を生成し、信号線ＶＳＬに出力する。この画像信号は、低感度モードにおける信号レベルの画像信号に該当する。
　Ｔ１４からＴ１５の期間において、参照信号生成部３４が参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行う。変換結果は、低感度モードにおける信号レベルのデジタルの画像信号となり、保持部３２に保持される。この信号レベルのデジタルの画像信号（値Ｂに相当）からリセットレベルのデジタルの画像信号（値Ａに相当）を減算することにより、ＣＤＳを行うことができる。
　Ｔ１５において、信号線ＳＥＬａのオン電圧の印加が停止され、画素ブロック２００ａが非選択の状態になる。また、信号線ＲＳＴａ及びＲＳＴｂに、値「１」が入力される。これにより、初期状態に戻り、電荷保持部１０３及び補助電荷保持部１０８のリセットが再開される。
　以上の手順により画素ブロック２００ａにおいて画像信号を生成することができる。なお、Ｔ２からＴ９までの期間が露光期間に該当する。
　上述のように画素ブロック２００ａ及び２００ｂが非選択の期間、すなわち電荷不保持期間に信号線ＦＤＧ及び信号線ＲＳＴにオン電圧が入力されて、リセット部１０４及び結合部１０７が導通状態になる。従来のリセット期間（例えば、同図のＴ３からＴ４の期間）と比較して長いリセット期間を確保することができる。
　［撮像素子の他の構成］
　図７Ａ及び７Ｂは、本開示の第１の実施形態における撮像素子の他の構成例を示す図である。図１６Ａは、長方形の形状の画素５００が配置されて構成される画素ブロック２００ａの例を表した図である。２つの画素５００に共通にオンチップレンズ５７０が配置される。この２つの画素５００は、被写体を同図の左右方向に瞳分割する位相差信号を生成することができる。同図の画素ブロック２００ａは、８個の画素５００が配置される例を表したものである。
　図１６Ｂは、オンチップレンズ５７１を備える画素５０１が３行３列に配置されて構成される画素ブロック２００ａの例を表した図である。同図の画素ブロック２００ａは、９個の画素５００が配置される例を表したものである。
　このように、本開示の第１の実施形態の撮像素子１は、画素ブロック２００ａ及び２００ｂが非選択の期間、すなわち電荷不保持期間にリセット部１０４及び結合部１０７を導通させて補助電荷保持部１０８のリセットを行う。これにより、比較的長いリセット期間を確保することができ、補助電荷保持部１０８に残留する電荷を低減することができ、低感度モードにおける画像信号の誤差を低減することができる。またフレーム周波数の低下を防ぐことができる。
　（２．第２の実施形態）
　上述の第１の実施形態の撮像素子１は、高感度モードにおいて信号線ＦＤＧにオフ電圧を入力していたこれに対し、本開示の第２の実施形態の撮像素子１は、オン電圧及びオフ電圧の中位の電圧を入力する点で、上述の第１の実施形態と異なる。
　［画像信号の生成］
　図８は、本開示の第２の実施形態に係る画像信号の生成の一例を示す図である。同図は、図６と同様に、画素ブロック２００における画像信号の生成の一例を表すタイミング図である。同図は、信号線ＦＤＧａにオン電圧（Ｖｏｎ）及びオフ電圧（Ｖｏｆｆ）の中位の電圧（Ｖｂ）が入力される点で、図６と異なる。ここで中位の電圧には、オン電圧及びオフ電圧がそれぞれ３．３Ｖ及び０Ｖである場合に、例えば、０．５Ｖの電圧を採用することができる。
　同図において、Ｔ６からＴ１２の期間に、信号線ＦＤＧａにはＶｂが入力される。これにより、当該期間に結合部１０７が比較的抵抗が高いオン状態になる。これにより、選択された画素ブロック２００ａにおける高感度モードにおいて結合部１０７のポテンシャルを調整することができる。
　同図のＴ９からＴ１０の期間に光電変換部１０１ａの電荷が電荷保持部１０３に転送される。この際、光電変換部１０１ａに多くの電荷が蓄積された場合には、過剰の電荷が電荷保持部１０３から溢れることとなる。結合部１０７のＭＯＳトランジスタにＶｂを印加してポテンシャルを調整することにより、溢れる電荷を補助電荷保持部１０８に移動させることができる。図９を用いてこの様子を説明する。
　［電荷の転送］
　図９Ａ－９Ｃは、本開示の第２の実施形態に係る電荷の転送の一例を示す図である。同図は、光電変換部１０１ａ、電荷転送部１０２ａ、画素ブロック２００ａの電荷保持部１０３及び結合部１０７、補助電荷保持部１０８、画素ブロック２００ｂの結合部１０７及び電荷保持部１０３並びに電荷転送部１０２ｂのポテンシャルを表した図である。同図のポテンシャルは、下方が高電位に対応し、上方が低電位に対応する。同図の「ＰＤａ」、「ＴＧａ」、「ＦＤａ」及び「ＦＤＧａ」は、画素ブロック２００ａの光電変換部１０１ａ、電荷転送部１０２ａ、電荷保持部１０３及び結合部１０７を表す。また、「ＦＤ２」は、補助電荷保持部１０８を表す。また、「ＦＤＧｂ」、「ＦＤｂ」及び「ＴＧｂ」は、画素ブロック２００ｂの結合部１０７、電荷保持部１０３及び電荷転送部１０２ｂを表す。
　図９Ａは、光電変換部１０１ａに電荷が蓄積された状態を表す。同図のドットハッチングを付した領域は、電荷を表す。同図は、図８におけるＴ３の状態に相当する。
　図９Ｂは、電荷転送部１０２ａが導通状態になり、光電変換部１０１ａの電荷が電荷保持部１０３ａに転送される状態を表す。同図は、図８におけるＴ９からＴ１０の状態に該当する。電荷転送部１０２ａのポテンシャルが深くなるとともに、電荷保持部１０３のポテンシャルも深くなる。電荷保持部１０３が電荷転送部１０２ａのゲートと容量結合しているためである。これにより、光電変換部１０１ａの電荷が電荷保持部１０３に転送される。この際、信号線ＦＤＧを介して結合部１０７にＶｂが印加され、結合部１０７のポテンシャルが調整されて深くなる。同図の点線は、Ｖｏｆｆが印加される場合のポテンシャルを表す。これにより、電荷保持部１０３から溢れる電荷が結合部１０７を介して補助電荷保持部１０８に移動する。
　図９Ｃは、電荷転送部１０２ａが非導通となった状態を表す。同図は、図８におけるＴ１０の状態に相当する。
　光電変換部１０１ａの電荷を転送する際に、結合部１０７のポテンシャルを調整することにより、電荷保持部１０３から溢れる電荷を補助電荷保持部１０８に移動させることができる。これにより、溢れた電荷が他の画素１００等への移動を防ぐことができる。また、結合部１０７のポテンシャルを深く調整することにより、光電変換部１０１ａに蓄積された全ての電荷を１度に転送することができる。
　［電荷の転送の比較例］
　図１０Ａ－１０Ｅは、従来の実施形態に係る電荷の転送の一例を示す図である。同図は、比較例として表したポテンシャル図である。図１０Ａは、図９Ａと同様に、光電変換部１０１ａに電荷が蓄積された状態を表す。
　図１０Ｂは、電荷転送部１０２ａが導通状態になり、光電変換部１０１ａの電荷が電荷保持部１０３ａに転送される状態を表す。図９Ｂと異なり、結合部１０７が導通の状態であり、ポテンシャルが浅い状態になる。
　図１０Ｃは、電荷転送部１０２ａが非導通の状態に戻った状態を表す。電荷保持部１０３から電荷が溢れた状態になり、一部の電荷が補助電荷保持部１０８に移動する。この際、結合部１０７の配置によっては、溢れた電荷が画素ブロック２００ｂの電荷保持部１０３に移動する場合がある。また、溢れた電荷の一部が光電変換部１０１ａに残留する。
　図１０Ｄは、電荷転送部１０２ａ及び結合部１０７を導通させた状態を表す。これにより、光電変換部１０１ａの残留電荷を電荷保持部１０３及び補助電荷保持部１０８に転送することができる。
　図１０Ｅは、電荷転送部１０２ａが非導通の状態に戻った状態を表す。このように、従来の電荷の転送方法では、電荷保持部１０３から溢れた電荷の収集が困難になる。また、光電変換部１０１ａの電荷の転送を２回に分けて行う必要が生じる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の撮像素子１は、高感度モードにおいて自身の画素ブロック２００の電荷保持部１０３に電荷を転送する際に、結合部１０７を構成するＭＯＳトランジスタのゲートに中位の電圧を印加する。これにより、結合部１０７のポテンシャルを調整することができ、電荷保持部１０３から溢れた電荷を補助電荷保持部１０８に移動させることができる。これにより、溢れた電荷の混入による画像信号の誤差の発生を防ぐことができる。また、１度の転送により光電変換部１０１の電荷を転送することができ、光電変換部１０１に残留する電荷量を低減することができる。これにより、画像信号の生成に要する時間を短縮することができる。
　（３．第３の実施形態）
　上述の第１の実施形態の撮像素子１は、画素ブロック２００の画素１００の電荷を個別に転送していた。これに対し、本開示の第３の実施形態の撮像素子１は、画素ブロック２００に配置された画素１００の電荷を同時に転送して画素信号を生成するモードを備える点で、上述の第１の実施形態と異なる。
　［画素ブロックの構成］
　図１１は、本開示の第３の実施形態に係る画素ブロックの構成例を示す図である。同図は、図２と同様に、画素ブロック２００の構成例を表すブロック図である。同図の画素ブロック２００は、８個の画素１００が配置される点で、図２の画素ブロック２００と異なる。同図の矩形は、画素１００を表す。
　同図の画素ブロック２００は、オンチップレンズ１７０が共通に配置される２行２列に配列された４つの画素１００が２組配置される。また、４つの画素ブロック２００（画素ブロック２００ａ、２００ｂ、２００ｃ及び２００ｄ）が図３において説明した信号線１３及び信号線１２に共通に接続される。これら４つの画素ブロック２００は、画素ブロックユニット２２０を構成する。この画素ブロックユニット２２０が２次元行列状に画素アレイ部１０に配列される。なお、図２の画素ブロック２００と同様に、同図の画素１００は位相差信号を生成することができる。
　［画素ブロックの回路構成］
　図１２は、本開示の第３の実施形態に係る画素ブロックの回路構成の一例を示す図である。同図は、画素ブロック２００ａの構成例を表す回路図である。同図の画素ブロック２００ａは、図３の画素ブロック２００ａに光電変換部１０１ｅ、１０１ｆ、１０１ｇ及び１０１ｈ並びに電荷転送部１０２ｅ、１０２ｆ、１０２ｇ及び１０２ｈを追加したものである。なお、電荷転送部１０２ｅ、１０２ｆ、１０２ｇ及び１０２ｈのゲートには、信号線ＴＧ５、信号線ＴＧ６、信号線ＴＧ７及び信号線ＴＧ８がそれぞれ配線される。
　同図の画素ブロック２００は、光電変換部１０１ａ等の電荷を個別に転送して画像信号を生成する高解像度モードの他に、低解像度モードによる画像信号を生成することができる。この低解像度モードは、全ての光電変換部、すなわち光電変換部１０１ａ乃至１０１ｈの電荷を同時に電荷保持部１０３に転送して画像信号を生成する動作モードである。これら高解像度モード及び高解像度モードのそれぞれにおいて高感度モード及び低感度モードにおいて画像信号を生成することができる。
　また、位相差信号についても低解像度モードにおいて高感度モード及び低感度モードの位相差信号を生成することができる。図１３Ａ乃至１３Ｄを使用して位相差信号の生成について説明する。
　［位相差信号の生成］
　図１３Ａ乃至１３Ｄは、本開示の第３の実施形態に係る位相差信号の生成の一例を示す図である。同図は、画素ブロック２００ａにおける位相差信号の生成の一例を表す図である。上述のように、画素ブロック２００は、４行２列に配置された画素１００を備え、被写体を左右方向及び上下方向に瞳分割することができる。図１３Ａの点線の領域は、左右方向に瞳分割する場合の、左側の位相差信号を生成する画素１００を表す。このように、左側の４つの画素１００の画像信号を加算して低解像度モードにおける左右方向の位相差信号を生成する。また、図１３Ｂの点線の領域は、上下方向に瞳分割する場合の上側（右上側）の位相差画素を生成する画素１００を表す。このように、オンチップレンズ１７０を共有する２つの画素１００の内の何れか１つの画素１００の画像信号を加算することにより上側の位相差信号を生成する。上下方向に瞳分割する際の位相差信号は、左右方向に瞳分割する場合の位相差信号の５０％のレベルとなる。
　本実施の形態においては、低解像度モードにおける位相差信号の生成について提案する。図１３Ａ－１３Ｄの４つの画像信号生成モードを順に行うことにより、位相差信号及び高感度モードの画像信号及び低解像度モードの画像信号を生成する。なお、本実施の形態において、高感度モード及び低感度モードにおける変換比率は４：１を想定する。
　図１３Ａは、同図の網掛けのハッチングの画素１００の光電変換部の電荷を電荷保持部１０３に転送して画像信号を生成する。この画素１００は、左右方向に瞳分割する際の左側に配置される画素１００の内の１の画素１００である。この動作モードを第１の画像信号生成モードと称する。また、生成される画像信号を第１の画像信号と称する。
　図１３Ｂは、同図の網掛けのハッチングの画素１００の光電変換部の電荷を電荷保持部１０３に更に転送して画像信号を生成する。この画素１００は、上下方向に瞳分割する際の上側（右上側）に配置される画素１００の内の１の画素１００である。なお、同図のドットハッチングの領域は、従前の画像信号生成モードにおいて電荷が転送された画素１００を表す。この動作モードを第２の画像信号生成モードと称する。また、生成される画像信号を第２の画像信号と称する。
　図１３Ｃは、同図の網掛けのハッチングの画素１００の光電変換部の電荷を電荷保持部１０３に更に転送して画像信号を生成する。この画素１００は、第１の画像信号生成モード及び第２の画像信号生成モードにおいて電荷がされなかった残りの画素１００である。これにより、低解像度モードにおける高感度モードの画像信号の生成を行うことができる。この動作モードを第３の画像信号生成モードと称する。また、生成される画像信号を第３の画像信号と称する。
　図１３Ｄは、結合部１０７を導通させて低感度モードに移行した後に画像信号を再度生成する動作モードである。これにより、低解像度モードにおける低感度モードの画像信号の生成を行うことができる。この動作モードを第４の画像信号生成モードと称する。また、生成される画像信号を第４の画像信号と称する。その後、第１の画像信号乃至第４の画像信号の相互の演算を行うことにより、位相差信号を生成する。
　第１の画像信号は、低感度モードにおける左側の位相差信号に該当する。高感度モード及び低感度モードにおける変換比率が４：１であるためである。
　次に、第４の画像信号から第１の画像信号を減算する。これにより、低感度モードにおける右側の位相差信号を生成することができる。
　次に、第２の画像信号から第１の画像信号を減算する。更に、この演算結果を値「２」で除算することにより、低感度モードにおける上側（右上側）の位相差信号を生成することができる。
　次に、第４の画像信号から第１の画像信号を減算し、第２の画像信号を値「２」で除算した値を更に減算する。これにより、低感度モードにおける下側（右下側）の位相差信号を生成することができる。なお、上側及び下側の位相差信号は、請求の範囲に記載の第２の位相差信号の一例である。
　なお、低感度モードにおける右側及び左側の位相差信号に値「４」を乗算することにより、高感度モードにおける右側及び左側の位相差信号を生成することができる。
　このように、本実施の形態の画素ブロック２００は、１度の画像信号生成期間において、低感度モードにおける高感度モード及び低感度モードの画像信号の他に位相差信号を生成することができる。次に、当該画像信号の生成に使用可能なアナログデジタル変換部３００について説明する。
　［アナログデジタル変換部の構成］
　図１４は、本開示の第３の実施形態に係るアナログデジタル変換部の構成例を示す図である。同図は、アナログデジタル変換部３００の構成例を表す回路図である。同図のアナログデジタル変換部３００は、キャパシタ３０１乃至３０４と、ＭＯＳトランジスタ３１０乃至３２３と、反転バッファ３３０と、カウント部３４０とを備える。ＭＯＳトランジスタ３１０乃至３１９には、ｐチャネルＭＯＳトランジスタを使用することができる。また、ＭＯＳトランジスタ３２０乃至３２３には、ｎチャネルＭＯＳトランジスタを使用することができる。
　参照信号生成部３４からの信号線３５は、キャパシタ３０１を介してＭＯＳトランジスタ３２０のゲートに接続されるとともにキャパシタ３０２を介してＭＯＳトランジスタ３２１のゲートに接続される。ＭＯＳトランジスタ３１６のドレインはＭＯＳトランジスタ３２０のゲートに接続され、ソースはＭＯＳトランジスタ３２０のソース及びＭＯＳトランジスタ３１２のドレインに接続される。ＭＯＳトランジスタ３１７のドレインはＭＯＳトランジスタ３２１のゲートに接続され、ソースはＭＯＳトランジスタ３２１のソース及びＭＯＳトランジスタ３１３のドレインに接続される。ＭＯＳトランジスタ３１２のソースは、ＭＯＳトランジスタ３１３のソース、ＭＯＳトランジスタ３１０のドレイン、ＭＯＳトランジスタ３１０のゲート及びＭＯＳトランジスタ３１１のゲートに接続される。ＭＯＳトランジスタ３１０のソース及びＭＯＳトランジスタ３１１のソースは、電源線Ｖｄｄに共通に接続される。
　画素アレイ部１０からの信号線１２は、キャパシタ３０３を介してＭＯＳトランジスタ３２３のゲートに接続されるとともにキャパシタ３０４を介してＭＯＳトランジスタ３２２のゲートに接続される。ＭＯＳトランジスタ３１９のドレインはＭＯＳトランジスタ３２３のゲートに接続され、ソースはＭＯＳトランジスタ３２３のソース及びＭＯＳトランジスタ３１５のドレインに接続される。ＭＯＳトランジスタ３１８のドレインはＭＯＳトランジスタ３２２のゲートに接続され、ソースはＭＯＳトランジスタ３２２のソース及びＭＯＳトランジスタ３１４のドレインに接続される。ＭＯＳトランジスタ３１５のソースは、ＭＯＳトランジスタ３１４のソース、ＭＯＳトランジスタ３１１のドレイン及び反転バッファ３３０の入力端に接続される。
　ＭＯＳトランジスタ３２０のソース、ＭＯＳトランジスタ３２１のソース、ＭＯＳトランジスタ３２２のソース及びＭＯＳトランジスタ３２３のソースは、ＭＯＳトランジスタ３２４のドレインに共通に接続される。ＭＯＳトランジスタ３２４のソースは接地され、ゲートは信号線Ｖｂｉａｓに接続される。ＭＯＳトランジスタ３１２のゲートは、信号線ＳＡＬ－ａに接続される。ＭＯＳトランジスタ３１３のゲートは、信号線ＳＡＬ－ｂに接続される。ＭＯＳトランジスタ３１４のゲートは、信号線ＳＡＬ－ｂに接続される。ＭＯＳトランジスタ３１５のゲートは、信号線ＳＡＬ－ｂに接続される。ＭＯＳトランジスタ３１６のゲートは、信号線ＡＺ－ａに接続される。ＭＯＳトランジスタ３１７のゲートは、信号線ＡＺ－ｂに接続される。ＭＯＳトランジスタ３１８のゲートは、信号線ＡＺ－ｂに接続される。ＭＯＳトランジスタ３１９のゲートは、信号線ＡＺ－ａに接続される。反転バッファ３３０の出力端は、カウント部３４０に接続される。
　ＭＯＳトランジスタ３２０及び３２３並びにＭＯＳトランジスタ３２１及び３２２は、それぞれ差動対を構成する。これらの差動対は、ＭＯＳトランジスタ３１２乃至３１５により切り替えることができる。ＭＯＳトランジスタ３２４は、これらの差動対に定電流を供給する回路である。また、カレントミラー回路を構成するＭＯＳトランジスタ３１０及び３１１は、これらの差動対のドレイン負荷を構成する。ＭＯＳトランジスタ３１６乃至３１９は、差動対をリセットするＭＯＳトランジスタである。差動対は、参照信号及び信号線１２により伝達される画像信号の比較を行う。この比較の結果は、反転バッファ３３０を介してカウント部３４０に入力される。
　同図のアナログデジタル変換部３００は、２つの差動対であるＭＯＳトランジスタ３２０及び３２３並びにＭＯＳトランジスタ３２１及び３２２を切り替えることにより、画像信号及び参照信号の比較を連続して行うことができる。
　カウント部３４０は、参照信号が画像信号と等しくなる期間を計数するものである。このカウント部３４０は、不図示のクロック信号に基づいてカウントを行う。このカウントは、参照信号の生成開始から差動対により検出される参照信号が画像信号と等しくなるタイミングまでの期間である。また、カウント部３４０は、信号レベルの画像信号からリセットレベルの画像信号の減算を行うことができる。具体的には、リセットレベルの画像信号の生成の際にカウント部３４０はダウンカウントを行い、信号レベルの画像信号の生成の際にダウンカウント値からアップカウントを行う。これにより、リセットレベルの画像信号を減算することができ、ＣＤＳを行うことができる。なお、カウント部３４０は、請求の範囲に記載の画像信号補正部の一例である。
　なお、キャパシタ３０１乃至３０４は、結合キャパシタである。このキャパシタ３０１乃至３０４には、差動対のリセットの際のオフセット成分が保持される。これにより、アナログデジタル変換部３００の誤差を縮小することができる。
　なお、ＣＤＳ処理は、図５において説明した保持部３２が行う構成を採ることもできる。この場合には、保持部３２が請求の範囲に記載の画像信号補正部の一例となる。
　［画像信号の生成］
　図１５は、本開示の第３の実施形態に係る画像信号の生成の一例を示す図である。同図は、図６と同様に、画素ブロック２００における画像信号の生成の一例を表すタイミング図である。また、同図は、画素ブロック２００ａの画素１００ａ（光電変換部１０１ａ及び電荷転送部１０２ａ）の電荷に基づく画像信号を生成する場合の例を表したものである。同図を例に挙げて画素ブロック２００における画像信号の生成について説明する。
　同図の「ＳＥＬ」、「ＲＳＴ」及び「ＦＤＧ」は、画素ブロック２００ａにおける信号線ＳＥＬ、信号線ＲＳＴ及び信号線ＦＤＧの信号を表す。また、同図の「ＴＧ」は、信号線ＴＧ１乃至ＴＧ８の信号を表す。「ＡＺ－ａ」、「ＡＺ－ｂ」、「ＳＥＬ－ａ」、「ＳＥＬ－ｂ」は、図１４において説明した信号線ＡＺ－ａ、信号線ＡＺ－ｂ、信号線ＳＥＬ－ａ及び信号線ＳＥＬ－ｂの制御信号を表す。これら以外は、図６と共通の表記を使用する。
　初期状態において、信号線ＳＥＬ、信号線ＴＧ１及び信号線ＳＥＬ－ａには、値「０」が入力される。また、信号線ＲＳＴ、信号線ＦＤＧ及び信号線ＳＥＬ－ｂには、値「１」が入力される。
　Ｔ１において、信号線ＴＧ１乃至ＴＧ８にオン電圧が入力される。これにより、リセット部１０４に加えて電荷転送部１０２ａ乃至１０２ｈが導通状態になり、電荷保持部１０３及び補助電荷保持部１０８に加えて光電変換部１０１ａ乃至１０１ｈがリセットされる。
　Ｔ２において、信号線ＴＧ１乃至ＴＧ８のオン電圧の入力が停止される。これにより、露光期間が開始される。
　Ｔ３において、信号線ＳＥＬからオン電圧が入力される。これにより、画素ブロック２００ａが選択される。また、リセット信号線ＲＳＴのオン電圧の入力が停止される。これにより、電荷保持部１０３及び補助電荷保持部１０８リセットが停止される。
　Ｔ４において、信号線ＡＺ－ａに値「０」の信号が入力され、差動対を構成するＭＯＳトランジスタ３２０及び３２３がリセットされる。また、画素ブロック２００ａの画像信号生成部１１０が低感度モードにおけるリセット時の画像信号「Ａ」の出力を開始する。
　Ｔ５において、信号線ＡＺ－ａへの値「０」の信号の入力が停止される。Ｔ５からＴ６の期間において、参照信号生成部３４がランプ関数状の参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行い、低感度モードにおけるリセットレベルのデジタルの画像信号が生成される。当該期間は、低感度モードリセットに該当する。
　Ｔ６において、信号線ＦＤＧへのオン電圧の入力が停止される。これにより、結合部１０７が非導通の状態になり、高感度モードに移行する。また、信号線ＡＺ－ｂに値「０」の信号が入力され、差動対を構成するＭＯＳトランジスタ３２１及び３２２がリセットされる。また、信号線ＳＥＬ－ａに値「１」の信号が入力され、信号線ＳＥＬ－ｂに値「０」の信号が入力される。これにより、差動対を構成するＭＯＳトランジスタ３２１及び３２２が選択される。
　Ｔ７において、信号線ＡＺ－ｂへの値「０」の信号の入力が停止される。また、Ｔ６からＴ７の期間に、画素ブロック２００ａの画像信号生成部１１０が高感度モードにおけるリセット時の画像信号「Ｃ」の出力を開始する。
　Ｔ８からＴ９の期間において、参照信号生成部３４が参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行い、高感度モードにおけるリセットレベルのデジタルの画像信号が生成される。当該期間は、高感度モードリセットに該当する。
　Ｔ９において、信号線ＴＧ１からオン電圧が入力され、電荷転送部１０２ａが導通状態になる。これにより、光電変換部１０１ａに蓄積された電荷が電荷保持部１０３に転送される。
　Ｔ１０において、信号線ＴＧ１のオン電圧の入力が停止され、電荷転送部１０２ａが非導通の状態になる。Ｔ１０からＴ１１の期間において、画像信号生成部１１０が画像信号「Ｄ」の出力を開始する。この画像信号は、第１の画像信号に該当する。当該期間は、第１の画像信号生成モードに該当する。
　Ｔ１１からＴ１２の期間において、参照信号生成部３４が参照信号を出力し、アナログデジタル変換部３００がアナログデジタル変換を行い、デジタルの第１の画像信号を生成する。
　Ｔ１２において、信号線ＴＧ６からオン電圧が入力され、電荷転送部１０２ｆが導通状態になる。これにより、光電変換部１０１ｆに蓄積された電荷が電荷保持部１０３に転送される。
　Ｔ１３において、信号線ＴＧ６のオン電圧の入力が停止され、電荷転送部１０２ｆが非導通の状態になる。Ｔ１４からＴ１６の期間において、画像信号生成部１１０が画像信号「Ｅ」の出力を開始する。この画像信号は、第２の画像信号に該当する。当該期間は、第２の画像信号生成モードに該当する。
　Ｔ１５において、信号線ＴＧ２乃至ＴＧ５、ＴＧ７及びＴＧ８にオン電圧が入力され、電荷転送部１０２ｂ乃至１０２ｅ、１０２ｇ及び１０２ｈが導通状態になる。これにより、光電変換部１０１ｂ乃至１０１ｅ、１０１ｇ及び１０１ｈに蓄積された電荷が電荷保持部１０３に転送される。
　Ｔ１６において、信号線ＴＧ２等のオン電圧の入力が停止され、電荷転送部１０２ｂ等が非導通の状態になる。Ｔ１７からＴ１８の期間において、画像信号生成部１１０が画像信号「Ｆ」の出力を開始する。この画像信号は、第３の画像信号に該当する。当該期間は、第３の画像信号生成モードに該当する。
　Ｔ１８において、信号線ＦＤＧにオン電圧が入力され、結合部１０７が導通状態になる。これにより、低感度モードに移行する。また、信号線ＳＥＬ－ａに値「０」の信号が入力され、信号線ＳＥＬ－ｂに値「１」の信号が入力される。これにより、差動対を構成するＭＯＳトランジスタ３２０及び３２３が選択される。Ｔ１９からＴ２１の期間において、画像信号生成部１１０が画像信号「Ｂ」の出力を開始する。この画像信号は、第４の画像信号に該当する。当該期間は、第４の画像信号生成モードに該当する。
　Ｔ２１において、信号線ＳＥＬのオン電圧の印加が停止され、画素ブロック２００ａが非選択の状態になる。また、信号線ＲＳＴに、値「１」が入力される。これにより、初期状態に戻り、電荷保持部１０３及び補助電荷保持部１０８のリセットが再開される。
　以上の手順により画素ブロック２００ａにおいて第１の乃至第４の画像信号を生成することができる。アナログデジタル変換部３００の差動対を低感度モード及び高感度モードにおいて切り替えて使用することにより、１つのアナログデジタル変換部３００により低感度モード及び高感度モードの画像信号のアナログデジタル変換を順次行うことができる。これにより、画像信号の生成に要する時間を短縮することができる。また、Ｔ４からＴ５の期間において、信号線ＡＺ－ａへの値「０」の信号の入力によりＭＯＳトランジスタ３２０及び３２３からなる差動対がリセットされる。この際、キャパシタ３０１及び３０３にオフセット成分を保持させることにより、ＭＯＳトランジスタ３２０及び３２３からなる差動対を使用するリセットレベルの画像信号及び信号レベルの画像信号の２つのアナログデジタル変換を分離して行うことができる。このため、低感度モードにおけるリセットレベルの画像信号の生成及び信号レベルの画像信号の生成の間に高感度モードのリセットレベルの画像信号及び信号レベルの画像信号の生成を行うことができる。同一フレームにおいて低感度モード及び高感度モードに対応する電荷の転送を順次行うことが可能になり、低感度モード及び高感度モードに対応する撮像素子１のフレーム周波数の低下を防ぐことができる。
　これ以外の撮像素子１の構成は本開示の第１の実施形態における撮像素子１の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の撮像素子１は、一部の画素１００の画像信号を生成し、低解像度モード及び低感度モードにおける画像信号との演算を行うことにより、位相差信号を生成することができる。これにより、位相差信号の生成に要する期間を短縮することができる。
　（４．撮像装置の構成）
　本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、カメラ等の撮像装置に適用することができる。
　図１６は、本開示に係る技術が適用され得る撮像装置の構成例を示す図である。同図の撮像装置１０００は、撮像素子１００１と、制御部１００２と、画像処理部１００３と、表示部１００４と、記録部１００５と、撮影レンズ１００６とを備える。
　撮影レンズ１００６は、被写体からの光を集光するレンズである。この撮影レンズ１００６により、被写体が撮像素子１００１の受光面に結像される。
　撮像素子１００１は、被写体の撮像を行う素子である。この撮像素子１００１の受光面には、被写体からの光の光電変換を行う光電変換部を有する複数の画素が配置される。これら複数の画素は、光電変換により生成された電荷に基づく画像信号をそれぞれ生成する。撮像素子１００１は、画素により生成された画像信号をデジタルの画像信号に変換して画像処理部１００３に対して出力する。なお、１画面分の画像信号はフレームと称される。撮像素子１００１は、フレーム単位で画像信号を出力することもできる。
　制御部１００２は、撮像素子１００１および画像処理部１００３を制御するものである。制御部１００２は、例えば、マイコン等を使用した電子回路により構成することができる。
　画像処理部１００３は、撮像素子１００１からの画像信号を処理するものである。画像処理部１００３における画像信号の処理には、例えば、カラーの画像を生成する際に不足する色の画像信号を生成するデモザイク処理や画像信号のノイズを除去するノイズリダクション処理が該当する。画像処理部１００３は、例えば、マイコン等を使用した電子回路により構成することができる。
　表示部１００４は、画像処理部１００３により処理された画像信号に基づいて、画像を表示するものである。表示部１００４は、例えば、液晶モニタにより構成することができる。
　記録部１００５は、画像処理部１００３により処理された画像信号に基づく画像（フレーム）を記録するものである。記録部１００５は、例えば、ハードディスクや半導体メモリにより構成することができる。
　以上、本開示が適用され得る撮像装置について説明した。本技術は上述の構成要素のうちの撮像素子１００１に適用することができる。具体的には、図１において説明した撮像素子１は、撮像素子１００１に適用することができる。なお、画像処理部１００３は、請求の範囲に記載の処理回路の一例である。
　（効果）
　撮像素子１は、複数の画素ブロック２００と、補助電荷保持部１０８と、結合部１０７とを有する。画素ブロック２００は、被写体からの入射光の光電変換を行う光電変換部１０１及び光電変換により生成される電荷を転送する電荷転送部１０２をそれぞれ備える複数の画素１００と電荷転送部１０２により転送される電荷を保持する電荷保持部１０３と保持された電荷を排出することによりリセットを行うリセット部１０４と保持された電荷に応じた画像信号を生成する画像信号生成部１１０とを備える。補助電荷保持部１０８は、複数の画素ブロック２００のそれぞれの電荷保持部１０３に結合する。結合部１０７は、複数の画素ブロック２００毎に配置されて自身の画素ブロック２００の電荷保持部１０３及び補助電荷保持部１０８の間を導通させることにより補助電荷保持部１０８を電荷保持部１０３に結合する。画像信号生成部１１０は、補助電荷保持部１０８及び電荷保持部１０３が結合されない動作モードである高感度モードおよび補助電荷保持部１０８及び電荷保持部１０３が結合される動作モードである低感度モードのそれぞれにおいて画像信号を生成する。結合部１０７は、低感度モードの場合において、自身の画素ブロック２００の電荷保持部１０３に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの画素ブロック２００の電荷保持部１０３にも電荷が保持されない期間である電荷不保持期間に電荷保持部１０３及び補助電荷保持部１０８の間を導通させる。リセット部１０４は、低感度モードの場合において、電荷不保持期間にリセットを行う。これにより、補助電荷保持部１０８のリセット期間を延長することができる。
　また、結合部１０７は、ＭＯＳトランジスタにより構成されて自身を導通させるオン電圧がゲートに印加された際に結合を行ってもよい。
　また、結合部１０７は、高感度モードの場合において、自画素ブロック２００電荷保持期間に自身を非導通の状態にするオフ電圧及びオン電圧の中位の電圧がゲートに印加されてもよい。これにより、結合部１０７のポテンシャルを調整することができる。
　また、複数の画素ブロック２００及び結合部１０７を介して当該複数の画素ブロック２００に結合される補助電荷保持部１０８により構成される複数の画素ブロックユニット２２０が配置される画素アレイ部１０を有し、画素ブロック２００は、複数の電荷転送部１０２が画素１００毎に画像信号を生成する高解像度モードにおいて対応する光電変換部１０１の電荷を個別に電荷保持部１０３に転送するとともに画素ブロック２００に含まれる光電変換部１０１により生成される電荷の総和に基づく画像信号を生成する低解像度モードにおいて対応する光電変換部１０１の電荷を同時に電荷保持部１０３に転送し、画像信号生成部１１０が高解像度モード及び低解像度モードのそれぞれにおいて画像信号を更に生成してもよい。
　また、画素ブロック２００毎に配置されて画素ブロック２００に含まれる複数の画素１００に共通に配置されるオンチップレンズ１７０を更に有し、画素ブロック２００は、画像信号生成部１１０が被写体を瞳分割して像面位相差を検出するための位相差信号を更に生成してもよい。
　また、画素ブロック２００は、瞳分割における一方の側の複数の画素１００の内の１つの画素１００の電荷転送部１０２が電荷を電荷保持部１０３に転送して高感度モードにおいて画像信号生成部１１０が画像信号を生成する第１の画像信号生成モードと、瞳分割における他方の側の複数の画素１００の内の１つの画素１００の電荷転送部１０２が電荷を電荷保持部１０３に更に転送して高感度モードにおいて画像信号生成部１１０が画像信号を生成する第２の画像信号生成モードと、残りの画素１００の電荷転送部１０２が電荷を電荷保持部１０３に更に転送して高感度モードにおいて画像信号生成部１１０が画像信号を生成する第３の画像信号生成モードと、低感度モードにおいて画像信号生成部１１０が画像信号を生成する第４の画像信号生成モードとを順に行い、第１の画像信号生成モードにおける画像信号である第１の画像信号を低感度モードにおける瞳分割の一方の側の位相差信号として出力し、第２の画像信号生成モードにおける画像信号である第２の画像信号を低感度モードにおける瞳分割の他方の側の位相差信号を生成するための画像信号として出力し、第３の画像信号生成モードにおける画像信号である第３の画像信号を高感度モードにおける画像信号として出力し、第４の画像信号生成モードにおける画像信号である第４の画像信号を低感度モードにおける画像信号として出力してもよい。これにより、４つの画像信号を連続して生成することができる。
　また、第４の画像信号から第１の画像信号を減算することにより低感度モードにおける瞳分割の他方の側の位相差信号を生成する画像信号処理部を更に有してもよい。これにより、位相差信号を生成することができる。
　また、画像信号処理部は、第１の画像信号を高感度モード及び低感度モードの比率に応じて調整することにより高感度モードにおける瞳分割の一方の側の位相差信号を更に生成し、第４の画像信号及び第１の画像信号の差分を高感度モード及び低感度モードの比率に応じて調整することにより高感度モードにおける瞳分割の他方の側の位相差信号を更に生成してもよい。これにより、位相差信号を生成することができる。
　また、オンチップレンズ１７０は、２行２列に配置された複数の画素１００に共通に配置され、画素ブロック２００は、瞳分割と直交する方向の瞳分割である第２の瞳分割により像面位相差を検出するための第２の位相差信号を更に生成してもよい。
　また、画像信号処理部は、第２の画像信号から第１の画像信号を減算することにより第２の瞳分割の一方の側の位相差信号を生成し、第４の画像信号から第１の画像信号と第２の画像信号に所定の定数を乗算した信号とを減算することにより第２の瞳分割の他方の側の位相差信号を生成してもよい。これにより、位相差信号を生成することができる。
　また、画素ブロック２００は、第１の画像信号生成モードの前に低感度モードにおけるリセットを行う低感度モードリセットと、第４の画像信号生成モードの後に高感度モードにおけるリセットを行う高感度モードリセットとを更に行い、低感度モードリセットにおける画像信号を更に出力し、高感度モードリセットにおける画像信号を更に出力してもよい。これにより、ＣＤＳを行うことができる。
　また、低感度モードリセットにおける画像信号に基づいて第４の画像信号の補正を行い、高感度モードリセットにおける画像信号に基づいて第１の画像信号、第２の画像信号及び第３の画像信号の補正を行う画像信号補正部を更に有してもよい。これにより、ＣＤＳを行うことができる。
　また、高感度モード及び低感度モードのそれぞれにおいて電荷転送部１０２、リセット部１０４、画像信号生成部１１０及び結合部１０７の制御信号を生成する制御信号生成部を更に有してもよい。
　撮像素子１０００は、複数の画素ブロック２００と、補助電荷保持部１０８と、結合部１０７と、画像処理部１００３とを有する。画素ブロック２００は、被写体からの入射光の光電変換を行う光電変換部１０１及び光電変換により生成される電荷を転送する電荷転送部１０２をそれぞれ備える複数の画素１００と電荷転送部１０２により転送される電荷を保持する電荷保持部１０３と保持された電荷を排出することによりリセットを行うリセット部１０４と保持された電荷に応じた画像信号を生成する画像信号生成部１１０とを備える。補助電荷保持部１０８は、複数の画素ブロック２００のそれぞれの電荷保持部１０３に結合する。結合部１０７は、複数の画素ブロック２００毎に配置されて自身の画素ブロック２００の電荷保持部１０３及び補助電荷保持部１０８の間を導通させることにより補助電荷保持部１０８を電荷保持部１０３に結合する。画像処理部１００３は、生成された画像信号を処理する。画像信号生成部１１０は、補助電荷保持部１０８及び電荷保持部１０３が結合されない動作モードである高感度モードおよび補助電荷保持部１０８及び電荷保持部１０３が結合される動作モードである低感度モードのそれぞれにおいて画像信号を生成し、結合部１０７は、低感度モードの場合において、自身の画素ブロック２００の電荷保持部１０３に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの画素ブロック２００の電荷保持部１０３にも電荷が保持されない期間である電荷不保持期間に電荷保持部１０３及び補助電荷保持部１０８の間を導通させ、リセット部１０４は、低感度モードの場合において、電荷不保持期間にリセットを行う。これにより、補助電荷保持部１０８のリセット期間を延長することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　被写体からの入射光の光電変換を行う光電変換部及び前記光電変換により生成される電荷を転送する電荷転送部をそれぞれ備える複数の画素と前記電荷転送部により転送される電荷を保持する電荷保持部と前記保持された電荷を排出することによりリセットを行うリセット部と前記保持された電荷に応じた画像信号を生成する画像信号生成部とを備える複数の画素ブロックと、
　複数の前記画素ブロックのそれぞれの前記電荷保持部に結合する補助電荷保持部と、
　複数の前記画素ブロック毎に配置されて自身の前記画素ブロックの前記電荷保持部及び前記補助電荷保持部の間を導通させることにより前記補助電荷保持部を前記電荷保持部に結合する結合部と
　を有し、
　前記画像信号生成部は、前記補助電荷保持部及び前記電荷保持部が結合されない動作モードである高感度モードおよび前記補助電荷保持部及び前記電荷保持部が結合される動作モードである低感度モードのそれぞれにおいて前記画像信号を生成し、
　前記結合部は、前記低感度モードの場合において、自身の前記画素ブロックの前記電荷保持部に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの前記画素ブロックの前記電荷保持部にも電荷が保持されない期間である電荷不保持期間に前記電荷保持部及び前記補助電荷保持部の間を導通させ、
　前記リセット部は、前記低感度モードの場合において、前記電荷不保持期間に前記リセットを行う
　撮像素子。
（２）
　前記結合部は、前記高感度モードの場合において、前記自画素ブロック電荷保持期間に自身を非導通の状態にするオフ電圧及び前記オン電圧の中位の電圧が前記ゲートに印加される前記（１）に記載の撮像素子。
（３）
　前記結合部は、前記高感度モードの場合において、前記自画素ブロック電荷保持期間に自身を非導通の状態にするオフ電圧及び前記オン電圧の中位の電圧が前記ゲートに印加される前記（２）に記載の撮像素子。
（４）
　複数の前記画素ブロック及び前記結合部を介して当該複数の画素ブロックに結合される前記補助電荷保持部により構成される複数の画素ブロックユニットが配置される画素アレイ部
　を有し、
　前記画素ブロックは、複数の電荷転送部が画素毎に前記画像信号を生成する高解像度モードにおいて対応する光電変換部の電荷を個別に前記電荷保持部に転送するとともに画素ブロックに含まれる光電変換部により生成される電荷の総和に基づく前記画像信号を生成する低解像度モードにおいて対応する光電変換部の電荷を同時に前記電荷保持部に転送し、前記画像信号生成部が前記高解像度モード及び前記低解像度モードのそれぞれにおいて前記画像信号を更に生成する
　前記（１）又は（２）に記載の撮像素子。
（５）
　前記画素ブロック毎に配置されて前記画素ブロックに含まれる複数の前記画素に共通に配置されるオンチップレンズ
　を更に有し、
　前記画素ブロックは、前記画像信号生成部が前記被写体を瞳分割して像面位相差を検出するための位相差信号を更に生成する
　前記（４）に記載の撮像素子。
（６）
　前記画素ブロックは、
　前記瞳分割における一方の側の複数の前記画素の内の１つの前記画素の前記電荷転送部が前記電荷を前記電荷保持部に転送して前記高感度モードにおいて前記画像信号生成部が画像信号を生成する第１の画像信号生成モードと、前記瞳分割における他方の側の複数の前記画素の内の１つの前記画素の前記電荷転送部が前記電荷を前記電荷保持部に更に転送して前記高感度モードにおいて前記画像信号生成部が画像信号を生成する第２の画像信号生成モードと、残りの前記画素の前記電荷転送部が前記電荷を前記電荷保持部に更に転送して前記高感度モードにおいて前記画像信号生成部が画像信号を生成する第３の画像信号生成モードと、前記低感度モードにおいて前記画像信号生成部が画像信号を生成する第４の画像信号生成モードと
を順に行い、
　前記第１の画像信号生成モードにおける画像信号である第１の画像信号を前記低感度モードにおける前記瞳分割の一方の側の前記位相差信号として出力し、前記第２の画像信号生成モードにおける画像信号である第２の画像信号を前記低感度モードにおける前記瞳分割の他方の側の前記位相差信号を生成するための画像信号として出力し、前記第３の画像信号生成モードにおける画像信号である第３の画像信号を前記高感度モードにおける前記画像信号として出力し、前記第４の画像信号生成モードにおける画像信号である第４の画像信号を前記低感度モードにおける前記画像信号として出力する
　前記（５）に記載の撮像素子。
（７）
　前記第４の画像信号から前記第１の画像信号を減算することにより前記低感度モードにおける前記瞳分割の他方の側の前記位相差信号を生成する画像信号処理部を更に有する前記（６）に記載の撮像素子。
（８）
　前記画像信号処理部は、前記第１の画像信号を前記高感度モード及び前記低感度モードの比率に応じて調整することにより前記高感度モードにおける前記瞳分割の一方の側の前記位相差信号を更に生成し、前記第４の画像信号及び前記第１の画像信号の差分を前記高感度モード及び前記低感度モードの比率に応じて調整することにより前記高感度モードにおける前記瞳分割の他方の側の前記位相差信号を更に生成する前記（７）に記載の撮像素子。
（９）
　前記オンチップレンズは、２行２列に配置された複数の前記画素に共通に配置され、
　前記画素ブロックは、前記瞳分割と直交する方向の瞳分割である第２の瞳分割により像面位相差を検出するための第２の位相差信号を更に生成する前記（８）に記載の撮像素子。
（１０）
　前記画像信号処理部は、前記第２の画像信号から前記第１の画像信号を減算することにより前記第２の瞳分割の一方の側の前記位相差信号を生成し、前記第４の画像信号から前記第１の画像信号と前記第２の画像信号に所定の定数を乗算した信号とを減算することにより前記第２の瞳分割の他方の側の前記位相差信号を生成する請求項９に記載の撮像素子。
（１１）
　前記画素ブロックは、前記第１の画像信号生成モードの前に前記低感度モードにおける前記リセットを行う低感度モードリセットと、前記第４の画像信号生成モードの後に前記高感度モードにおける前記リセットを行う高感度モードリセットとを更に行い、
　前記低感度モードリセットにおける画像信号を更に出力し、前記高感度モードリセットにおける画像信号を更に出力する
　前記（６）から（１０）の何れかに記載の撮像素子。
（１２）
　前記低感度モードリセットにおける画像信号に基づいて前記第４の画像信号の補正を行い、前記高感度モードリセットにおける画像信号に基づいて前記第１の画像信号、前記第２の画像信号及び前記第３の画像信号の補正を行う画像信号補正部を更に有する前記（１１）に記載の撮像素子。
（１３）
　前記高感度モード及び前記低感度モードのそれぞれにおいて前記電荷転送部、前記リセット部、前記画像信号生成部及び前記結合部の制御信号を生成する制御信号生成部を更に有する前記（６）から（１２）の何れかに記載の撮像素子。
（１４）
　被写体からの入射光の光電変換を行う光電変換部及び前記光電変換により生成される電荷を転送する電荷転送部をそれぞれ備える複数の画素と前記電荷転送部により転送される電荷を保持する電荷保持部と前記保持された電荷を排出することによりリセットを行うリセット部と前記保持された電荷に応じた画像信号を生成する画像信号生成部とを備える複数の画素ブロックと、
　複数の前記画素ブロックのそれぞれの前記電荷保持部に結合する補助電荷保持部と、
　複数の前記画素ブロック毎に配置されて自身の前記画素ブロックの前記電荷保持部及び前記補助電荷保持部の間を導通させることにより前記補助電荷保持部を前記電荷保持部に結合する結合部と、
　前記生成された画像信号を処理する処理回路と
　を有し、
　前記画像信号生成部は、前記補助電荷保持部及び前記電荷保持部が結合されない動作モードである高感度モードおよび前記補助電荷保持部及び前記電荷保持部が結合される動作モードである低感度モードのそれぞれにおいて前記画像信号を生成し、
　前記結合部は、前記低感度モードの場合において、自身の前記画素ブロックの前記電荷保持部に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの前記画素ブロックの前記電荷保持部にも電荷が保持されない期間である電荷不保持期間に前記電荷保持部及び前記補助電荷保持部の間を導通させ、
　前記リセット部は、前記低感度モードの場合において、前記電荷不保持期間に前記リセットを行う
　撮像装置。
　１　撮像素子
　１０　画素アレイ部
　３０　カラム信号処理部
　１００、１００ａ、１００ｂ、１００ｃ、１００ｄ　画素
　１０１、１０１ａ、１０１ｂ、１０１ｃ、１０１ｄ、１０１ｅ、１０１ｆ、１０１ｇ、１０１ｈ　光電変換部
　１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ、１０２ｇ、１０２ｈ　電荷転送部
　１０３、１０３ａ　電荷保持部
　１０４　リセット部
　１０７　結合部
　１０８　補助電荷保持部
　１１０　画像信号生成部
　１５０　カラーフィルタ
　１７０　オンチップレンズ
　２００、２００ａ、２００ｂ　画素ブロック
　２２０　画素ブロックユニット
　１０００　撮像装置
　１００３　画像処理部

Claims (14)

  1. 　被写体からの入射光の光電変換を行う光電変換部及び前記光電変換により生成される電荷を転送する電荷転送部をそれぞれ備える複数の画素と前記電荷転送部により転送される電荷を保持する電荷保持部と前記保持された電荷を排出することによりリセットを行うリセット部と前記保持された電荷に応じた画像信号を生成する画像信号生成部とを備える複数の画素ブロックと、
    　複数の前記画素ブロックのそれぞれの前記電荷保持部に結合する補助電荷保持部と、
    　複数の前記画素ブロック毎に配置されて自身の前記画素ブロックの前記電荷保持部及び前記補助電荷保持部の間を導通させることにより前記補助電荷保持部を前記電荷保持部に結合する結合部と
    　を有し、
    　前記画像信号生成部は、前記補助電荷保持部及び前記電荷保持部が結合されない動作モードである高感度モードおよび前記補助電荷保持部及び前記電荷保持部が結合される動作モードである低感度モードのそれぞれにおいて前記画像信号を生成し、
    　前記結合部は、前記低感度モードの場合において、自身の前記画素ブロックの前記電荷保持部に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの前記画素ブロックの前記電荷保持部にも電荷が保持されない期間である電荷不保持期間に前記電荷保持部及び前記補助電荷保持部の間を導通させ、
    　前記リセット部は、前記低感度モードの場合において、前記電荷不保持期間に前記リセットを行う
    　撮像素子。
  2. 　前記結合部は、ＭＯＳトランジスタにより構成されて自身を導通させるオン電圧がゲートに印加された際に前記結合を行う請求項１に記載の撮像素子。
  3. 　前記結合部は、前記高感度モードの場合において、前記自画素ブロック電荷保持期間に自身を非導通の状態にするオフ電圧及び前記オン電圧の中位の電圧が前記ゲートに印加される請求項２に記載の撮像素子。
  4. 　複数の前記画素ブロック及び前記結合部を介して当該複数の画素ブロックに結合される前記補助電荷保持部により構成される複数の画素ブロックユニットが配置される画素アレイ部
    　を有し、
    　前記画素ブロックは、複数の電荷転送部が画素毎に前記画像信号を生成する高解像度モードにおいて対応する光電変換部の電荷を個別に前記電荷保持部に転送するとともに画素ブロックに含まれる光電変換部により生成される電荷の総和に基づく前記画像信号を生成する低解像度モードにおいて対応する光電変換部の電荷を同時に前記電荷保持部に転送し、前記画像信号生成部が前記高解像度モード及び前記低解像度モードのそれぞれにおいて前記画像信号を更に生成する
    　請求項１に記載の撮像素子。
  5. 　前記画素ブロック毎に配置されて前記画素ブロックに含まれる複数の前記画素に共通に配置されるオンチップレンズ
    　を更に有し、
    　前記画素ブロックは、前記画像信号生成部が前記被写体を瞳分割して像面位相差を検出するための位相差信号を更に生成する
    　請求項４に記載の撮像素子。
  6. 　前記画素ブロックは、
    　前記瞳分割における一方の側の複数の前記画素の内の１つの前記画素の前記電荷転送部が前記電荷を前記電荷保持部に転送して前記高感度モードにおいて前記画像信号生成部が画像信号を生成する第１の画像信号生成モードと、前記瞳分割における他方の側の複数の前記画素の内の１つの前記画素の前記電荷転送部が前記電荷を前記電荷保持部に更に転送して前記高感度モードにおいて前記画像信号生成部が画像信号を生成する第２の画像信号生成モードと、残りの前記画素の前記電荷転送部が前記電荷を前記電荷保持部に更に転送して前記高感度モードにおいて前記画像信号生成部が画像信号を生成する第３の画像信号生成モードと、前記低感度モードにおいて前記画像信号生成部が画像信号を生成する第４の画像信号生成モードと
    を順に行い、
    　前記第１の画像信号生成モードにおける画像信号である第１の画像信号を前記低感度モードにおける前記瞳分割の一方の側の前記位相差信号として出力し、前記第２の画像信号生成モードにおける画像信号である第２の画像信号を前記低感度モードにおける前記瞳分割の他方の側の前記位相差信号を生成するための画像信号として出力し、前記第３の画像信号生成モードにおける画像信号である第３の画像信号を前記高感度モードにおける前記画像信号として出力し、前記第４の画像信号生成モードにおける画像信号である第４の画像信号を前記低感度モードにおける前記画像信号として出力する
    　請求項５に記載の撮像素子。
  7. 　前記第４の画像信号から前記第１の画像信号を減算することにより前記低感度モードにおける前記瞳分割の他方の側の前記位相差信号を生成する画像信号処理部を更に有する請求項６に記載の撮像素子。
  8. 　前記画像信号処理部は、前記第１の画像信号を前記高感度モード及び前記低感度モードの比率に応じて調整することにより前記高感度モードにおける前記瞳分割の一方の側の前記位相差信号を更に生成し、前記第４の画像信号及び前記第１の画像信号の差分を前記高感度モード及び前記低感度モードの比率に応じて調整することにより前記高感度モードにおける前記瞳分割の他方の側の前記位相差信号を更に生成する請求項７に記載の撮像素子。
  9. 　前記オンチップレンズは、２行２列に配置された複数の前記画素に共通に配置され、
    　前記画素ブロックは、前記瞳分割と直交する方向の瞳分割である第２の瞳分割により像面位相差を検出するための第２の位相差信号を更に生成する
    　請求項８に記載の撮像素子。
  10. 　前記画像信号処理部は、前記第２の画像信号から前記第１の画像信号を減算することにより前記第２の瞳分割の一方の側の前記位相差信号を生成し、前記第４の画像信号から前記第１の画像信号と前記第２の画像信号に所定の定数を乗算した信号とを減算することにより前記第２の瞳分割の他方の側の前記位相差信号を生成する請求項９に記載の撮像素子。
  11. 　前記画素ブロックは、前記第１の画像信号生成モードの前に前記低感度モードにおける前記リセットを行う低感度モードリセットと前記高感度モードにおける前記リセットを行う高感度モードリセットとを更に行い、
    　前記低感度モードリセットにおける画像信号を更に出力し、前記高感度モードリセットにおける画像信号を更に出力する
    　請求項６に記載の撮像素子。
  12. 　前記低感度モードリセットにおける画像信号に基づいて前記第４の画像信号の補正を行い、前記高感度モードリセットにおける画像信号に基づいて前記第１の画像信号、前記第２の画像信号及び前記第３の画像信号の補正を行う画像信号補正部を更に有する請求項１１に記載の撮像素子。
  13. 　前記高感度モード及び前記低感度モードのそれぞれにおいて前記電荷転送部、前記リセット部、前記画像信号生成部及び前記結合部の制御信号を生成する制御信号生成部を更に有する請求項１に記載の撮像素子。
  14. 　被写体からの入射光の光電変換を行う光電変換部及び前記光電変換により生成される電荷を転送する電荷転送部をそれぞれ備える複数の画素と前記電荷転送部により転送される電荷を保持する電荷保持部と前記保持された電荷を排出することによりリセットを行うリセット部と前記保持された電荷に応じた画像信号を生成する画像信号生成部とを備える複数の画素ブロックと、
    　複数の前記画素ブロックのそれぞれの前記電荷保持部に結合する補助電荷保持部と、
    　複数の前記画素ブロック毎に配置されて自身の前記画素ブロックの前記電荷保持部及び前記補助電荷保持部の間を導通させることにより前記補助電荷保持部を前記電荷保持部に結合する結合部と、
    　前記生成された画像信号を処理する処理回路と
    　を有し、
    　前記画像信号生成部は、前記補助電荷保持部及び前記電荷保持部が結合されない動作モードである高感度モードおよび前記補助電荷保持部及び前記電荷保持部が結合される動作モードである低感度モードのそれぞれにおいて前記画像信号を生成し、
    　前記結合部は、前記低感度モードの場合において、自身の前記画素ブロックの前記電荷保持部に電荷が保持される期間である自画素ブロック電荷保持期間及び何れの前記画素ブロックの前記電荷保持部にも電荷が保持されない期間である電荷不保持期間に前記電荷保持部及び前記補助電荷保持部の間を導通させ、
    　前記リセット部は、前記低感度モードの場合において、前記電荷不保持期間に前記リセットを行う
    　撮像装置。
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