JP2017536780A - フルウェルキャパシティ拡張のための画素読出しアーキテクチャ - Google Patents

Abstract

特定の態様は、フルウェルキャパシティ拡張のためのシステム及び技法に関する。例えば、画素読出しアーキテクチャに含まれるストレージキャパシタは、アナログ領域における画素からの複数の電荷ダンプを可能にすることができ、画素のフルウェルキャパシティを拡張する。更に、複数の読取りは、画素読出しアーキテクチャと連通状態にある、例えば、ＤＲＡＭのようなメモリを使用して、デジタル領域において集積され得る。これはまた、小さい画素のフルウェルキャパシティを効率的に増大させることができる。幾つかの例では、デジタル領域における複数の読取りは、画素読出しアーキテクチャにおけるｋＴＣノイズを低減、除去又は補償するために使用され得る。【選択図】 図８Ｂ

Description

[0001]本明細書で開示されるシステム及び方法は、光センサを対象とし、より具体的には、フルウェルキャパシティ拡張を対象とする。

[0002]フルウェルキャパシティは、信号の劣化をもたらす飽和の前に画素が保持することができる最大電荷である。画素中の電荷が飽和レベルを超えると、電荷は、隣接した画素を埋め始め、これは、ブルーミングとして知られているプロセスである。センサはまた、線形応答から外れ始め、故に、カメラの定量的な性能を低下させる。

[0003]カメラのダイナミックレンジは典型的に、カメラノイズで割算されたフルウェルキャパシティとして定義され、明るい信号と並行して極めて微光の信号を一斉に記録するカメラの能力に関する。ダイナミックレンジ、ウェルキャパシティとノイズフロアとの比、は、センサが、それがフルウェルキャパシティに達するまで、低い光強度で正確な信号をどれだけうまく測定することができるかの尺度である。同様のノイズフロアを前提として、感知素子のダイナミックレンジは、そのウェルキャパシティに比例し、それは典型的に、そのような光感知素子のサイズに比例する。より大きな画素は、より大きなフルウェルキャパシティを有し、従って、より高いダイナミックレンジを有する。

[0004]デジタル撮像では、相補型金属酸化膜半導体（ＣＭＯＳ）センサのダイナミックレンジは、時々、屋外シーンを正確に表すのに不十分であり得る。これは、例えば、モバイル電話上のカメラ内のモバイルデバイスにおいて使用され得るより小型のセンサに特に当てはまり得る。例えば、モバイルデバイスのカメラで使用される典型的なセンサは、略６０−７０ｄＢのダイナミックレンジを有し得る。しかしながら、典型的な自然の屋外シーンは、光エリアと影との間で１００ｄＢのコントラスト範囲を容易にカバーすることができる。このダイナミックレンジが、モバイルデバイスで使用される典型的なセンサのダイナミックレンジよりも大きいため、モバイルデバイスによって取り込まれる画像においてディテールが失われ得る。

[0005]更に、デジタルカメラの傾向は、メガピクセルカウントを上昇させる（drive megapixel count upward）ために又はより小さいセンサエリアを可能にするために、より小さい画素に向かっているが、より小さい画素は、より大きな画素よりもフルウェルキャパシティがより限られる可能性がある。特にモバイルセンサでは、画素サイズのこの傾向は、画素サイズ、そしてセンサエリアを縮小し、高度な処理を介して性能を維持しようと試みる。サブミクロン画素検出器アレイの低減されたフルウェルキャパシティ、低減された量子効率及び低減された感光性は、画像センサの信号対ノイズ比（ＳＮＲ）及びダイナミックレンジを大いに劣化させている。加えて、低減された画素サイズの高クロストークは、例となる不十分な（poor）変調伝達関数（ＭＴＦ）及び色忠実度について画像品質問題をもたらす。

[0006]前述した問題は、とりわけ、幾つかの実施形態では、本明細書で説明されるフルウェルキャパシティ拡張のための画素読出しアーキテクチャ及び技法によって対処される。画素読出しアーキテクチャに含まれる追加のストレージキャパシタ（storage capacitor）は、アナログ領域における画素からの複数の電荷ダンプを可能にすることができ、その画素のフルウェルキャパシティを拡張する。更に、複数の読取りは、画素読出しアーキテクチャと連通状態にある、例えば、ＤＲＡＭのようなメモリを使用して、デジタル領域において集積され得る。これはまた、小さい画素のフルウェルキャパシティを効率的に増大させることができる。幾つかの実施形態では、デジタル領域における複数の読取りは、画素読出しアーキテクチャにおけるｋＴＣノイズを低減、除去又は補償するために使用され得る。

[0007]従って、一態様は、複数の感光素子を含むアレイと、複数の回路に結合された感光素子において集積される光を読み取るための複数の回路と、ここで、複数の回路の各々は、複数の感光素子のうちの少なくとも１つの感光素子と連通状態にある少なくとも１つのストレージキャパシタ、ここで、ストレージキャパシタは、少なくとも１つ感光素子からの複数の電荷ダンプを表す蓄積電荷の蓄電（storage）のためのキャパシタンスを有し、複数の電荷ダンプの各々は、少なくとも１つの感光素子において集積される光を表す電荷を備える、及び、ストレージキャパシタと連通状態にあり、ストレージキャパシタへの少なくとも１つ感光素子からの複数の電荷ダンプを制御するために構成された少なくとも１つタイミング回路、ここにおいて、ストレージキャパシタ及びタイミング回路は協力して、少なくとも１つ感光素子のフルウェルキャパシティを拡張する、を備える、複数の回路のうちの少なくとも１つから蓄積電荷を受けるように、及び電荷の強度よりも大きい強度を有する増幅信号を出力するように構成された増幅器と、増幅信号を受け、増幅信号をデジタル信号へと変換するための、増幅器と連通状態にあるアナログ／デジタルコンバータと、デジタル信号を格納するように構成されたメモリ構成要素とを備える撮像システムに関する。

[0008]別の態様は、複数の感光素子を含むアレイと、複数の回路に結合された感光素子において集積される光を読み取るための複数の回路とを備え、複数の回路の各々は、複数の感光素子のうちの少なくとも１つの感光素子と連通状態にある少なくとも１つのストレージキャパシタ、ここで、ストレージキャパシタは、少なくとも１つ感光素子からの複数の電荷ダンプを表す蓄積電荷の蓄電のためのキャパシタンスを有し、複数の電荷ダンプの各々は、少なくとも１つの感光素子において集積される光を表す電荷を備える、及び、ストレージキャパシタと連通状態にあり、ストレージキャパシタへの少なくとも１つ感光素子からの複数の電荷ダンプを制御するために構成された少なくとも１つタイミング回路、ここにおいて、ストレージキャパシタ及びタイミング回路は協力して、少なくとも１つ感光素子のフルウェルキャパシティを拡張する、を備える、画像センサに関する。

[0009]別の態様は、決定された集積時間の間、画素の光検出器において光を集積することと、複数の電荷ダンプの各々について、ストレージキャパシタが複数の電荷ダンプの合計を表す蓄積電荷を保持するように、画素のフルウェルキャパシティを拡張するために、光検出器において集積される光を表す電荷を光検出器からストレージキャパシタに転送することと、デジタル信号への変換のために、ストレージキャパシタから蓄積電荷を出力することとを備える画素読出し方法に関する。

[0010]別の態様は、ターゲット画像シーンからの光を集積するための複数の画素と、複数の画素のうちの少なくとも１つ画素から複数の電荷信号を読み出すための手段と、ここで、電荷信号の各々は、少なくとも１つの画素において集積される光を表す、各少なくとも１つ画素のフルウェルキャパシティを拡張するために蓄積電荷を蓄電する（store）ための手段と、ここで、蓄積電荷は、複数の電荷信号の合計を表す、蓄積電荷を対応するデジタル画素値へと変換するための手段と、デジタル画素値を格納するための手段とを備える画素読出しのための装置に関する。

[0011]開示される態様は、以降、添付の図面及び付属のものに関連して説明され、開示される態様を限定するためでなく例示するために提供され、ここにおいて、同様の参照番号は同様の素子を表す。

[0012]図１Ａは、画素読出しシステムの実施形態を例示する。 [0013]図１Ｂは、図１Ａの画素読出しシステムの画素として使用するための画素アーキテクチャの実施形態を例示する。 [0014]図２は、フルウェルキャパシティ拡張機能を有する４トランジスタ４共有画像センサ画素アーキテクチャの実施形態を例示する。 [0015]図３は、フルウェルキャパシティ拡張機能を有する４トランジスタ８共有画像センサ画素アーキテクチャの実施形態を例示する。 [0016]図４は、フルウェルキャパシティ拡張機能を有する４トランジスタ１６共有画像センサ画素アーキテクチャの実施形態を例示する。 [0017]図５Ａは、フルウェルキャパシティ拡張のための複数の読取りの実施形態を例示する概略図である。 [0018]図５Ｂは、図５Ａの読取りを実現するｋＴＣノイズ補償プロセスの実施形態のフローチャートを例示する。 [0019]図５Ｃは、図５Ｂのプロセスを実行するために画素アーキテクチャ構成要素をオン及びオフにするための例となるタイミングスキームを例示する。 [0020]図５Ｄは、図５Ｃのタイミングスキーム中の画素アーキテクチャ構成要素間の電荷フローのグラフィカル表示を例示する。 [0021]図６Ａは、フルウェルキャパシティ拡張のための複数の読取りの実施形態を例示する概略図である。 [0022]図６Ｂは、図６Ａの読取りを実現するｋＴＣノイズ補償プロセスの実施形態のフローチャートを例示する。 [0023]図７は、フルウェルキャパシティ拡張機能を有する画像取込みデバイスの実施形態の大まかな概略図を例示する。 [0024]図８Ａは、図１Ａの画素読出しシステムの画素として使用するための画素アーキテクチャの別の実施形態を例示する。 [0025]図８Ｂは、フルウェルキャパシティ拡張機能を有する４トランジスタ４共有画像センサ画素アーキテクチャの別の実施形態を例示する。 [0026]図８Ｃは、フルウェルキャパシティ拡張機能を有する４トランジスタ８共有画像センサ画素アーキテクチャの別の実施形態を例示する。 [0027]図８Ｄは、フルウェルキャパシティ拡張機能を有する４トランジスタ１６共有画像センサ画素アーキテクチャの別の実施形態を例示する。 [0028]図９Ａは、図８Ａ−８Ｄのうちの何れかの画素アーキテクチャを使用してｋＴＣノイズ補償プロセスの実施形態を実行するために画素アーキテクチャ構成要素をオン及びオフにするための例となるタイミングスキームを例示する。 [0029]図９Ｂは、図９Ａのタイミングスキーム中の画素アーキテクチャ構成要素間の電荷フローのグラフィカル表示を例示する。

発明の詳細な説明

イントロダクション
[0030]本開示の実施形態は、フルウェルキャパシティ拡張のためのシステム及び技法に関する。例えば、余分なストレージキャパシタを含む画素読出しアーキテクチャは、フルウェルキャパシティの拡張を可能にし、ＳＮＲ及びダイナミックレンジを上げるために、信号読出しスキームを実現することができる。ストレージキャパシタ及び関連する読出しアーキテクチャは、様々な実施形態では、４トランジスタ４共有ＣＩＳ画素、８共有、１６共有又は他の適切な画素構成で実現され得る。ストレージキャパシタ及びタイミングスキームを含む画素読出し構成要素は、協力して、複数の画素読出しを実行するために光検出器から蓄積された電荷を蓄電することができる。

[0031]一例では、転送ゲート、タイミングスキーム及びリセットトランジスタが全てオンである場合、フォトダイオード及び浮遊拡散がリセットされ得る。ストレージキャパシタにおける電荷集積は、転送ゲート、タイミングスキーム及びリセットトランジスタが全てオフのときに生じることができ、光子電荷がフォトダイオードに収集されることを可能にする。タイミング回路が１回以上オンにされると、フォトダイオード内の電荷は、ストレージキャパシタにダンプされ得る。従って、ストレージキャパシタは、１画素又は複数の画素のグループの複数の読取りからの電荷を保持することができ、フルウェルキャパシティを拡張する。

[0032]幾つかの例では、ＣＭＯＳ画素内のノイズの主な原因は、リセットトランジスタの抵抗性チャネル（数十個の電子）を介してストレージキャパシタ及び／又は容量性浮遊拡散ノードをリセットすることからのｋＴＣ（又は、リセット）ノイズである。本明細書で説明されるフルウェルキャパシティ拡張アーキテクチャの実施形態を使用して実現され得る読出しモードの一実施形態は、セレクタ回路をオンにすることで、リセットの直後に実行される第１の読取りを含むことができる。この第１の読取りは、ｋＴＣ（熱ノイズ）を基線としてメモリに格納することができる。そのようなｋＴＣノイズは、キャパシタのリセットノイズから発生する可能性があり、ｋＴＣノイズを低減、除去又はそうでなければ補償することが、画像品質を強化するために望まれ得る。従って、第２の読出しは、セレクタ回路を再度オンにすることで、（例えば、１つ又は複数の画素からの複数の電荷ダンプを含む）ストレージキャパシタにおける電荷集積の後に実行され得る。タイミングスキームによって制御される複数のフォトダイオード電荷ダンプ及びストレージキャパシタの追加の電荷蓄電容量（charge storage capacity）により、２つの読出しは、電荷ダンプの数に比例した画素フルウェルキャパシティの増大（multiplication）を提供することができる。第１のフレームにおいてｋＴＣノイズが基線としてメモリに格納されたため、この読出し方法は、第２の読出しにおけるｋＴＣノイズを補償することができる。２つの読出しを実行することで、例えば、転送ゲートがオンにされる前及び後にストレージキャパシタをサンプリングすることで、短いサンプリング時間での相関二重サンプリングが実行され得、故に、ｋＴＣノイズを除去する。

[0033]本明細書で説明されるフルウェルキャパシティ拡張アーキテクチャの実施形態を使用して実現され得る読出しモードの別の実施形態は、複数の読出しを実行し、フォトダイオードからの２つの電荷ダンプ間の電荷差を取得することができる。結果として得られた差動フレームは、ｋＴＣノイズが含まれていないものであり得る。幾つかの実施形態では、複数の読出しは、高精度が必要とされない場合、例えば、ビューファインダープレビュー画像について、又は自動露光調整について、電力を温存するために低ビット深度モードで実行され得る。幾つかの実施形態では、より正確な画像情報について、複数の読出しが、通常のビット深度モードで実行され得る。幾つかの実施形態では、例となる高ダイナミックレンジ（ＨＤＲ）撮像について、２つの異なる集積時間が、差動フレームを生成するために使用される２つの読出しにおける電荷ダンプに対して使用され得る。

例となる画素読出しアーキテクチャの概観
[0034]図１Ａは、（「タイミングジェネレータ」とも呼ばれ、アナログ構成要素ブロック内に表示されているがデジタル構成要素である）タイミング回路１１１と、（センサ）画素アレイ１１２、読出し回路１１４、増幅器１１６、アナログ／デジタルコンバータ（ＡＤＣ）１１８を含むアナログ構成要素１１０のセットとを含む画素読出しシステム１００の実施形態を例示し、構成要素１１０は、バス１２０においてメモリ１３０に結合されている。例示されないが、バス１２０は、例えば、画像信号プロセッサ、デバイスメモリ及び読出し制御モジュールのような他の構成要素との通信を可能にすることができる。

[0035]画素読出しシステム１００は、任意のＣＭＯＳ、ＣＣＤ又は他の画像センサに対して使用され得る。幾つかの実施形態では、センサは、例えば、略１０００ −ｅのフルウェルキャパシティで略０．５μｍの画素を有する３２ＭＰ／３０ｆｐｓ画像センサであり得る。画像センサは、１０ｂ／２４０−ｆｐｓの読出し速度を有するように設計され得る。画像センサの幾つかの実施形態は、例えば、フルフレームを格納する必要なしに、インターリーブされたロールシャッターを実現する、８フレーム蓄積シャッター速度を有するデジタル集積化設計であり得る。一例では、データは、略１２ｂ／３０−ｆｐｓの速度で、例えば、ＤＲＡＭのような外部メモリ１２０から出力され得る。そのような画像センサは、例えば、１画素あたり略８０００ −ｅのフルウェルキャパシティに達する、８の係数が乗じられた画素フルウェルキャパシティと同等の画素フルウェルキャパシティをもたらすことができる。これらの画像センサ規格は、画素読出しシステム１００を使用する画像センサの１つの実施形態だけを表しているにすぎず、様々な規格の他の画像センサが、他の実施形態では使用され得る。

[0036]画素アレイ１１２は、所定の数の行及び列（例えば、Ｍ個の行及びＮ個の列）に配列された複数の画素１４０を含み得る。各画素１４０は、画素アレイ１１２の単一光電子電荷検出素子を表す。複数画素の各々は、感光素子、例えば、フォトゲート、光伝導体、フォトダイオード又は他の光検出器を含むことができ、基板の下層部分の中に光生成電荷を蓄積するための基板を覆う。画素アレイ１１２は、幾つかの実施形態では、入射光をフィルタ処理するように配置された１つ又は複数のフィルタ、例えば、赤外線カットフィルタ又はカラーフィルタ、を含むことができる。ＣＭＯＳ画素の感光素子は、フォトゲートの真下にある電界誘起又は空乏領域空乏化したｐ−ｎ接合フォトダイオードのうちの１つであり得る。

[0037]タイミングジェネレータ１１１は、画素アレイ１１２の画素の各々に蓄積された光を表す値を読み出すためにタイミング信号を供給することができる。例えば、タイミングジェネレータ１１１は、列及び行ドライバであり得る。タイミングジェネレータは、画素アレイ１１２についてのリセット動作、露光時間、ライン時間及び画素時間を制御するための制御論理を含むことができ、また、タイミング信号をＡＤＣ１１８に供給することできる。読出し回路１１４は、画素アレイ１１２内の画素の各々を読み出すための回路を提供することができる。例えば、読出し回路１１４は、アレイ１１２全体に提供される複数の行及び列ラインを含むことができる。読出し回路１１４の列及び行ラインは、タイミングジェネレータによって供給されるタイミングに従って動作する、列サンプルホールド（Ｓ／Ｈ）回路と行制御回路とにそれぞれ電子的に接続され得る。動作中、画素アレイ１１２内の各行の画素は、行選択ラインによって同時にオンにされ得、各列の画素は、列選択ラインによって選択的に出力され得る。

[0038]各画素１４０は、複数の画素の各々に収集された電荷を読み取るための回路を含む。例えば、画素回路の一実施形態は、各画素に接続され、基板中に形成された出力電界効果トランジスタと、その出力トランジスタのゲートに接続された感知ノード、典型的には浮遊拡散ノード、を有する画素に隣接して基板上に形成された電荷転送セクションとを含む。（単に浮遊拡散とも呼ばれる）浮遊拡散ノードは、（例えば、電荷が蓄電されているとき）全ての他のノードから電気的に分離され得る活性シリコン内の領域であり得、そのような領域の電位は、それに蓄電された電荷の量及びそのキャパシタンスによって決定される。この領域のキャパシタンスは、高い変換利得を達成するために、典型的にかなり低い。画素回路の電荷転送セクションは、少なくとも１つの電子構成要素、例えば、基板の下層部分から浮遊拡散ノードに電荷を転送するためのトランジスタ、と、別の電子構成要素、例えば、電荷転送の前に所定の電荷レベルにノードをリセットするためのリセットトランジスタ、とを含むことができる。光電荷は、それが初期の電荷蓄積領域から浮遊拡散ノードに移動するとき増幅され得、浮遊拡散ノードにおける電荷は、ソースフォロア出力トランジスタによって画素出力電圧に変換され得る。以下でより詳細に説明されるように、画素回路は、ストレージキャパシタ又はアナログ領域における１つ又は複数の画素からの複数の電荷ダンプを蓄電するための他の電荷蓄電デバイスを更に含むことができる。ストレージキャパシタは、幾つかの実施形態では、画素回路において（画素の位置に対して）浮遊拡散ノードよりも先に配置され得、浮遊拡散ノードのものよりも多いキャパシタンスを有することができる。ストレージキャパシタは、幾つかの実施形態では、同じセンサチップ上に、又は画素−画素接続を用いてスタックダイの底辺のチップ内にあり得る。

[0039]画素回路を通過した後、画素信号は、画素信号の強さ（即ち、電圧又は電流）を増加するために、増幅器１１６を通過する。タイミングジェネレータ１１１、画素アレイ１１２、読出し回路１１４及び増幅器１１６は、共に以下の機能を実行する：（１）光子から電荷への変換、（２）画像電荷の蓄積、（３）電荷増幅に付随して起こる浮遊拡散ノードへの電荷の転送、（４）それへの電荷の転送前に浮遊拡散ノードを既知の状態にリセットすること、（５）読出しのための画素の選択及び（６）画素電荷を表す信号の出力及び増幅。加えて、本明細書で説明されるフルウェルキャパシティ拡張のための画素読出しアーキテクチャは、画素回路におけるストレージキャパシタに電荷を蓄積するために、信号の出力及び増幅の前に（１）から（５）の機能を数回実行することができ、蓄積電荷は、１つの画素又は複数の画素のグループからの多数の電荷ダンプからのものである。次いで、蓄積電荷は、画素電荷を表す信号として出力及び増幅されることができる。本明細書で説明されるフルウェルキャパシティ拡張のための読出しアーキテクチャを使用して、画素性能インデックス、例えば、量子効率、感度、クロストーク、残像、不均一性及び非線形性、は、アナログの読出しアーキテクチャを介して拡張されるフルウェルキャパシティを無視する画素設計において最適化され得る。

[0040]増幅された画素信号は、アナログ構成要素１１０から出力される前にＡＤＣ１１８を通過する。デジタル信号及びデジタル回路は、効率的な送信及び処理速度に関してアナログ回路と比べて利点を提供することができるが、画素電荷が、アナログ構成要素１１０においてアナログ信号として読み取られるため、ＡＤＣ１１８は、アナログ画素電荷信号を適切なデジタル信号へと、例えば、対応するデジタル画素値へと変換する。ＡＤＣ１１８は、ストレージキャパシタから、対応するデジタル画素値へと蓄積電荷を変換することができる。

[0041]画素読出しシステム１００のデジタル構成要素はまた、画素アレイ１１２内の画素のフルウェルキャパシティを増加するように機能することができる。幾つかの実施形態では、複数の読取りが、合理的なパワーバジェットを有するデジタル領域において集積され得、埋込みＤＲＡＭ技術を活用することで（例えば、ＤＲＡＭをメモリ１３０として使用することで）、小さい画素のフルウェルキャパシティを効率的に増大させる。例えば、幾つかの反復（例えば、複数のフレーム取込み）がメモリ１３０に格納され得る。しかしながら、画素回路内にストレージキャパシタを含むため、電荷は、フォトダイオードからストレージキャパシタに数回ダンプされ得、１フレームあたり複数回読み出すことの必要性を低減又は除去し、電力を節約する。デジタル領域における複数の読取りは、追加のフルウェルキャパシティ拡張のために、幾つかの実施形態では、アナログ領域におけるストレージキャパシタへの複数のダンプと共に使用され得る。加えて、蓄積電荷蓄電をデジタルメモリ１３０に転送することのＮ反復１３５を使用することで、出力画像データ１２５は、ストレージキャパシタをリセットするときに生じ得るｋＴＣノイズを低減又は除去するように修正されることができる。メモリ１３０は、様々な実施形態では、ＲＡＭ、ＤＲＡＭ、フラッシュメモリ又は画像データを格納するための任意の適切なタイプのメモリであり得る。

[0042]例えば、ｋＴＣノイズを低減又は除去するための技法は、ｋＴＣノイズフレームを基線としてメモリへと格納するためのものであり得る。ｋＴＣノイズは、リセットレベルを得るために、任意の電荷をストレージキャパシタへとダンプする前に読み取られ得、そのリセットレベルが（例えば、列行回路に）格納され得る。第２の読取りは、画素電荷をストレージキャパシタに複数回ダンプする前に実行され得、ここで、第２の読取りは、基線によって調整され得る。従って、Ｎ反復は、２回の反復であり得、ｋＴＣノイズの影響を低減又は除去しつつ、依然として、フルウェルキャパシティ拡張利得を達成する。更に、デジタル領域における２回の反復が、アナログストレージキャパシタに電荷を複数回ダンプすることで、デジタル領域における複数の読取りと同じフルウェルキャパシティ拡張を達成するために使用され得る。

[0043]別の例として、ｋＴＣノイズを低減又は除去するための技法は、複数の読取りを実行し、フォトダイオードからの２つの電荷ダンプ間の電荷差を算出することであり得る。これは、ｋＴＣノイズが含まれていないものであり得る。この技法は、幾つかの実施形態では、高精度が必要とされない（例えば、迅速な自動露光調整が、この技法に基づいて実行され得る又はプレビュー画像がこの技法に基づいて生成され得る）場合、電力を節約するために低ビット深度モードで読み出すために使用され得る。他の実施形態では、本技法は、より正確な画像情報について、標準的な又は高ビット深度モードで読み出すために使用され得る。

[0044]幾つかの実施形態では、２つの異なる集積時間が、ＨＤＲ撮像についての上述した技法において２つの電荷ダンプのために使用され得る。幾つかの実施形態では、異なる集積時間及び／又はストレージキャパシタへの異なる数の電荷ダンプが、ターゲット画像シーンのダイナミックレンジを拡張するために、例えば、電荷強度又は画素強度値に基づいて、アレイ１１２内の異なる画素に対して使用され得る。

[0045]図１Ｂは、図１Ａの画素読出しシステム１００の１画素についての画素回路１４０の一実施形態を例示する。多くのそのような画素１４０は、例えば、行及び列を形成するアレイ１１２に配列されるが、簡潔さのため、１つだけが、より詳細に示される。図１Ｂの読出し回路実施形態は、低ノイズ且つ遅れのない電荷転送並びにスナップショット機能、例えば、フレーム格納及び電荷シンク、を実行することができる。加えて、ストレージキャパシタＳＴＯは、その画素に対して、拡張されたフルウェルキャパシティを供給する。

[0046]画素回路は、光生成電荷を蓄積するためのフォトダイオードＰＤを含む。フォトダイオードＰＤに収集された電荷は、転送ゲートＴＸ２を通過してストレージキャパシタＳＴＯに移され得、ストレージキャパシタＳＴＯは、フォトダイオードＰＤからの複数の電荷ダンプ、例えば、８つ以上の電荷ダンプ、を蓄電するのに十分大きい実効キャパシタンスが提供され得る。ストレージキャパシタＳＴＯからの蓄積電荷は、転送ゲートＴＸ１を通過して浮遊拡散ノードＦＤに移され得る。セレクタトランジスタＳＥＬは、画素アレイの単一行が、画像センサによって読み取られることを可能にする。ソースフォロアＳＦ＿ＡＭＰは、浮遊拡散ノードＦＤから印加される入力を、出力ノードＶｃｏｌにおいて感知される出力（例えば、電圧又は電流）へと変換する。換言すると、ソースフォロアＳＦ＿ＡＭＰは、検出された画像電荷を、対応する電気信号へと変換する。

[0047]リセットトランジスタＲＳＴは、浮遊拡散ＦＤをリセットするためのスイッチとして機能する。リセットトランジスタＲＳＴがオンにされると、フォトダイオードＰＤは、電力供給源に効率的に接続され、全ての集積された電荷を除去する。リセットトランジスタＲＳＴ及び転送ゲートＴＸ３が一斉にオンにされると、画素がリセットされ、浮遊拡散ＦＤ及びフォトダイオードＰＤの両方をＶＤＤ電圧レベルに設定する。転送ゲートＴＸ２又はＴＸ１のどちらかをオンにすることで、同様に、ストレージキャパシタＳＴＯをＶＤＤ電圧レベルに設定することができる。転送ゲートＴＸ３がオフにされ、フォトダイオード及び浮遊拡散を切断すると、フォトダイオードＰＤは、光を集積するために残される。加えて、ＴＸ３は、保護制御をブルームすることに加え、スナップショット機能（例えば、フレーム格納＆電荷シンク）を可能にするためのオーバーフローゲートとして機能し、高速アクションを静止画に映すための電子グローバルシャッタ動作を提供する。

[0048]一例では、上述した第１のｋＴＣノイズ低減技法を実現するために、まず、リセットトランジスタが、浮遊拡散をリセットするためにオン及びオフにされる。リセットレベルの信号測定値は、浮遊拡散からサンプリングされ、例えば、列回路上に格納される。次に、転送ゲートＴＧがオン及びオフにされ、これは、フォトダイオード上の電荷が浮遊拡散ＦＤに転送されることを可能にする。電荷転送が完了すると、この電荷（フォトダイオード信号レベル、それに浮遊拡散リセットレベル）が測定され、同じく、列回路上に格納される。次に、これらの２つの格納された電圧は、フォトダイオード信号レベルを決定するために区別化され、ｋＴＣノイズを低減する。

[0049]図２は、フルウェルキャパシティ拡張機能を有する４トランジスタ４共有画像センサ画素アーキテクチャ２００の実施形態を例示する。画像センサの幾つかの実施形態は、コンパクトなレイアウト及び画素回路を共有する４つの４トランジスタ（４Ｔ）画素を有するソリッドステート画像センサ、例えば、ＣＭＯＳ画像センサ、であり得る。４Ｔ４共有画素アーキテクチャ２００は、幾つかの実施形態では、画素アレイ１１２内の画素１４０のための画素アーキテクチャとして使用され得る。４Ｔ４共有画素アーキテクチャ２００は、４つの画素を含み、多くのそのような画素はアレイ１１２に配列されるが、簡潔さのため、１つの４Ｔ４共有画素アーキテクチャ２００のみが、より詳細に示される。

[0050]４Ｔ４共有画素アーキテクチャ２００は、４つのフォトダイオードＰＤ１−ＰＤ４及びそれらの対応する転送ゲートＴＧ１−ＴＧ４と、浮遊拡散ノードＦＤと、リセットトランジスタＲＳＴと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む。これらの素子は、図１Ｂに関連して上述したのと同様の機能を実行することができる。４Ｔ４共有画素アーキテクチャ２００はまた、浮遊拡散ＦＤと直列に接続されたタイミング回路ＴＳと、タイミング回路ＴＳと直列に接続されたストレージキャパシタＣＳとを含む。隣接したフォトダイオードＰＤ１−ＰＤ４及び転送ゲートＴＧ１−ＴＧ４間での、浮遊拡散ＦＤ、ソースフォロア増幅器ＳＦ＿ＡＭＰ、行選択トランジスタＳＥＬ、タイミング回路ＴＳ、リセットトランジスタＲＳＴ及びストレージキャパシタＣＳの共有は、この画素アーキテクチャのフィルファクタを増加するのを支援する。例示されるアーキテクチャ２００は、１画素あたり略２．０個のトランジスタに帰着する。構成要素は、４つの別個のフォトダイオード及び関連する転送ゲートによって共有され得る。幾つかの実施形態では、フォトダイオードＰＤ１−ＰＤ４は、入射光の赤成分を検出するために使用される１つのフォトダイオードと、入射光の緑成分を検出するために使用される２つのフォトダイオードと、入射光の青成分を検出するために使用される１つのフォトダイオードとを含むことができる。

[0051]電荷は、対応する転送ゲートＴＧ１−ＴＧ４がオフである限りフォトダイオードＰＤ１−ＰＤ４の各々によって収集され得、電荷は、集積時間の後に、対応する転送ゲートＴＧ１−ＴＧ４をオンにすることで浮遊拡散ＦＤに転送される。浮遊拡散ＦＤは、フォトダイオードＰＤ１−ＰＤ４のシリコンウエハ内の寄生キャパシタであり得るが、これは、小さい画素を有するセンサのダイナミックレンジを拡張するための十分な電荷を保持しない可能性がある。従って、フォトダイオードＰＤ１−ＰＤ４からの電荷は、ストレージキャパシタＣＳに浮遊拡散ＦＤを介して複数回読み出され得る。ストレージキャパシタＣＳは、例えば、８つ以上の電荷ダンプのような、フォトダイオードからの複数の電荷ダンプを蓄電するのに十分大きい実効キャパシタンスで構成され得る。幾つかの実施形態では、ストレージキャパシタのキャパシタンスは、略３．２フェムトファラッド以上である。従って、画素のフルウェルキャパシティは、ストレージキャパシタＣＳに蓄電されている電荷ダンプの数だけアナログ領域において効率的に増加され得る。

[0052]一例では、転送ゲートＴＧ１−ＴＧ４、タイミング回路ＴＳ及びリセットトランジスタＲＳＴが全てオンである場合、対応するフォトダイオードＰＤ１−ＰＤ４及び浮遊拡散ＦＤがリセットされ得る。転送ゲートＴＧ１−ＴＧ４、タイミング回路ＴＳ及びリセットトランジスタＲＳＴが全てオフのとき電荷集積が生じることができ、光子電荷が、対応するフォトダイオードＰＤ１−ＰＤ４に収集されることを可能にする。転送ゲートＴＧ１−ＴＧ４を選択的にオンにすることで、対応するフォトダイオード（例えば、関連する転送ゲートがオンにされている１つ又は複数のフォトダイオード）内の電荷が、浮遊拡散ＦＤに転送される。タイミング回路ＴＳが１回以上オンにされると、浮遊拡散ＦＤから、ストレージキャパシタＣＳにダンプされ得る。幾つかの実施形態では、１つ又は複数の転送ゲート及びタイミング回路は、直接、関連するフォトダイオードから、直接、ストレージキャパシタＣＳに電荷を転送するために、一斉にオンにされ得る。

[0053]フォトダイオードＰＤ１−ＰＤ４のうちの１つの電荷読出し中、全ての光電子は、転送ゲートＴＧ１−ＴＧ４のうちの対応する転送ゲート及びタイミング回路ＴＳの両方をオンにすることにより、浮遊拡散ノードＦＤ及び集積ストレージキャパシタＣＳにおいて混合される。次に、信号は、対応する転送ゲートをオフにした後に読み出される。対応する転送ゲートをオフにした後、（ＳＦ＿ＡＭＰのゲートに入力され得る）電荷感知ノードキャパシタンスは、浮遊拡散ＦＤ、ストレージキャパシタＣＳ及びタイミング回路ＴＳの容量の組み合わせである。フォトダイオード、浮遊拡散ＦＤ及びストレージキャパシタＣＳにおいて集積される全ての電荷は混同され、その後、ソースフォロア増幅器ＳＦ＿ＡＭＰを介して読出される。このプロセスは、電荷−電圧変換を実行し、Ｖ＿ＦＤ及びＶ＿ｃｏｌは、それぞれＦＤ及び列ビデオバスにおける電圧レベルを表す。浮遊拡散ＦＤ及びＶ＿ｃｏｌにおける電圧レベルは、入射光レベル、即ち、フォトダイオードＰＤ１−ＰＤ４上に入射する光子の数に依存し得る。

[0054]タイミング回路ＴＳは、ストレージキャパシタＣＳ内の電荷の蓄積のためにフォトダイオードＰＤ１−ＰＤ４のうちのどれを読み取るかを決定するための高速論理回路を含むことができる。タイミング回路ＴＳの高速論理回路はまた、フォトダイオードＰＤ１−ＰＤ４からストレージキャパシタＣＳに送られる電荷ダンプの数を調整することができる。アナログ領域における画素からの複数の電荷ダンプを蓄積することで、デジタル領域における画素からの複数の電荷ダンプを蓄積することと比べて、デバイス電力が節約され得る。タイミング回路ＴＳを使用したフォトダイオードＰＤ１−ＰＤ４の逐次的な読出しは、フォトダイオードＰＤ１−ＰＤ４の読出しを制御して、並列走査と比べて解像度を高めることができる。タイミング回路ＴＳの高速論理回路により、高いビデオフレームレート（例えば、８ＭＰで３０ｆｐｓの最大解像度）が、アナログ領域における画素アレイにおいて各フォトダイオードを、複数回、例えば、フレームごとに１画素あたり８つの読出しで、サンプリングしつつも、依然として達成され得る。幾つかの実施形態では、タイミングスキームは、略２０ｎｍのライン重みを有するトランジスタであり得る。

[0055]図２のアーキテクチャを使用して実現される１つの読出しモードは、セレクタＳＥＬ回路をオンにすることで、リセットの直後に実行される第１の読取りを含むことができる。これは、ｋＴＣ（熱ノイズ）を基線としてメモリに格納することができる。第２の読出しは、セレクタ回路を再度オンにすることで、ストレージキャパシタにおける電荷集積の後に実行され得る。タイミングスキームによって制御されるストレージキャパシタの追加の容量と複数のフォトダイオード電荷ダンプにより、２つの読出しは、電荷ダンプの数に比例した画素のフルウェルキャパシティの増加をもたらすことができる。

[0056]図２のアーキテクチャを使用して実現される別の読出しモードは、複数の読出しを実行し、フォトダイオードからの２つの「電荷ダンプ」間の電荷差を取得することができる。結果として得られた差動フレームは、ｋＴＣノイズが含まれていないものであり得る。複数の読出しは、高精度が必要とされない場合、例えば、ビューファインダープレビュー画像について又は自動露光調整について、電力を節約するために低ビット深度モードで実行され得る。複数の読出しは、より正確な画像情報について、通常のビット深度モードで実行され得る。幾つかの実施形態では、例となる高ダイナミックレンジ（ＨＤＲ）撮像について、２つの異なる集積時間が、差動フレームを生成するために使用される２つの読出しにおける電荷ダンプに対して使用され得る。

[0057]図３は、フルウェルキャパシティ拡張機能を有する４トランジスタ８共有画像センサ画素アーキテクチャ３００の実施形態を例示する。画像センサの幾つかの実施形態は、コンパクトなレイアウト及び画素回路を共有する８つの４Ｔ画素を有するソリッドステート画像センサ、例えば、ＣＭＯＳ画像センサ、であり得る。４Ｔ８共有画素アーキテクチャ３００は、幾つかの実施形態では、画素アレイ１１２内の画素のための画素アーキテクチャとして使用され得る。４Ｔ８共有画素アーキテクチャ３００は、８つの画素を含み、多くのそのような画素はアレイ１１２に配列されるが、簡潔さのため、１つの４Ｔ８共有画素アーキテクチャ３００のみが、より詳細に示される。

[0058]４Ｔ８共有画素アーキテクチャ３００は、８つのフォトダイオードＰＤ１−ＰＤ８及びそれらの対応する転送ゲートＴＧ１−ＴＧ８と、浮遊拡散ノードＦＤと、リセットトランジスタＲＳＴと、タイミング回路ＴＳと、ストレージキャパシタＣＳと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む。これらの構成要素は、図２に関連して上述したのと同様の機能を実行することができる。これらの構成要素は、８つの別個のフォトダイオード及び関連する転送ゲートによって共有され得る。隣接したフォトダイオードＰＤ１−ＰＤ８及び転送ゲートＴＧ１−ＴＧ８間での、浮遊拡散ＦＤ、ソースフォロア増幅器ＳＦ＿ＡＭＰ、行選択トランジスタＳＥＬ、タイミング回路ＴＳ、リセットトランジスタＲＳＴ及びストレージキャパシタＣＳの共有は、この画素アーキテクチャのフィルファクタを増加するのを支援する。例示されるアーキテクチャ３００は、１画素あたり略１．５個のトランジスタに帰着する。幾つかの実施形態では、フォトダイオードＰＤ１−ＰＤ８は、入射光の赤成分を検出するために使用される２つのフォトダイオードと、入射光の緑成分を検出するために使用される４つのフォトダイオードと、入射光の青成分を検出するために使用される２つのフォトダイオードとを含むことができる。

[0059]上述したように、タイミング回路ＴＳは、アナログ領域における小さい画素のフルウェルキャパシティの電力効率拡張のための、フォトダイオードＰＤ１−ＰＤ８からの１つ又は複数の電荷ダンプのストレージキャパシタＣＳへの蓄積を制御するように構成された高速論理回路を含むことができる。蓄積電荷は、ストレージキャパシタＣＳからソースフォロアＳＦ＿ＡＭＰを介して出力電圧ノードＶｃｏｌに読み出され得る。

[0060]図３はまた、画素アレイ及び読出し回路の、別個のスタック構造（例えば、シリコンウエハ）への分割の一実施形態を例示する。例えば、フォトダイオードＰＤ１−ＰＤ８と、対応する転送ゲートＴＧ１−ＴＧ８と、浮遊拡散ノードＦＤとを含む第１の部分３１０は、入射光からの電荷を集積するように構成された光検出器ウエハに配置され得る。リセットトランジスタＲＳＴと、タイミング回路ＴＳと、ストレージキャパシタＣＳと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む第２の部分３２０は、画素読出し回路ウエハに配置され得る。従って、光を検出するための表面スペースは、共有画素アーキテクチャの空間節約設計及び異なるウエハへのフォトダイオードと画素読出し回路の分離の両方を通じて増やされ得る。画素読出し回路ウエハのタイミング回路ＴＳ及びソースフォロア増幅器ＳＦ＿ＡＭＰは、光検出器ウエハの浮遊拡散ＦＤに接続され得る。

[0061]図４は、フルウェルキャパシティ拡張機能を有する４トランジスタ１６共有画像センサ画素アーキテクチャ４００の実施形態を例示する。画像センサの幾つかの実施形態は、コンパクトなレイアウト及び画素回路を共有する１６個の４Ｔ画素を有するソリッドステート画像センサ、例えば、ＣＭＯＳ画像センサ、であり得る。４Ｔ１６共有画素アーキテクチャ４００は、幾つかの実施形態では、画素アレイ１１２内の画素のための画素アーキテクチャとして使用され得る。４Ｔ１６共有画素アーキテクチャ４００は、１６個の画素を含み、多くのそのような画素はアレイ１１２に配列されるが、簡潔さのため、１つの４Ｔ１６共有画素アーキテクチャ４００のみが、より詳細に示される。

[0062]４Ｔ１６共有画素アーキテクチャ４００は、１６個のフォトダイオードＰＤ１−ＰＤ１６及びそれらの対応する転送ゲートＴＧ１−ＴＧ１６と、浮遊拡散ノードＦＤと、リセットトランジスタＲＳＴと、タイミング回路ＴＳと、ストレージキャパシタＣＳと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む。これらの素子は、図２に関連して上述したのと同様の機能を実行することができる。これらの構成要素は、１６個の別個のフォトダイオード及び関連する転送ゲートによって共有され得る。隣接したフォトダイオードＰＤ１−ＰＤ１６及び転送ゲートＴＧ１−ＴＧ１６間での、浮遊拡散ＦＤ、ソースフォロア増幅器ＳＦ＿ＡＭＰ、行選択トランジスタＳＥＬ、タイミング回路ＴＳ、リセットトランジスタＲＳＴ及びストレージキャパシタＣＳの共有は、この画素アーキテクチャのフィルファクタを増加するのを支援する。例示されるアーキテクチャ４００は、１画素あたり略１．０個のトランジスタに帰着する。幾つかの実施形態では、フォトダイオードＰＤ１−ＰＤ１６は、入射光の赤成分を検出するための４つのフォトダイオードと、入射光の緑成分を検出するための８つのフォトダイオードと、入射光の青成分を検出するための４つのフォトダイオードとを含むことができる。

[0063]上述したように、タイミング回路ＴＳは、アナログ領域における小さい画素のフルウェルキャパシティの電力効率拡張のための、フォトダイオードＰＤ１−ＰＤ１６からの１つ又は複数の電荷ダンプのストレージキャパシタＣＳへの蓄積を制御するように構成された高速論理回路を含むことができる。蓄積電荷は、ストレージキャパシタＣＳからソースフォロアＳＦ＿ＡＭＰを介して出力電圧ノードＶｃｏｌに読み出され得る。

[0064]図４はまた、画素アレイ及び読出し回路の、別個のスタック構造（例えば、シリコンウエハ）への分割の一実施形態を例示する。例えば、フォトダイオードＰＤ１−ＰＤ１６と、対応する転送ゲートＴＧ１−ＴＧ１６と、浮遊拡散ノードＦＤとを含む第１の部分４１０は、入射光からの電荷を集積するように構成された光検出器ウエハに配置され得る。リセットトランジスタＲＳＴと、タイミング回路ＴＳと、ストレージキャパシタＣＳと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む第２の部分４２０は、画素読出し回路ウエハに配置され得る。従って、光を検出するための表面スペースは、共有画素アーキテクチャの空間節約設計及び異なるウエハへのフォトダイオードと画素読出し回路の分離の両方を通じて増やされ得る。画素読出し回路ウエハのタイミング回路ＴＳ及びソースフォロア増幅器ＳＦ＿ＡＭＰは、光検出器ウエハの浮遊拡散ＦＤに接続され得る。

[0065]図１Ｂ、２、３及び４は、小さい画素のフルウェルキャパシティを拡張するために使用され得る様々な画素回路アーキテクチャを例示する。幾つかの実施形態では、偶数の数の共有画素及び／又は４の倍数の数の共有画素を有することで、よりコンパクトな画像センサレイアウト、画素対称性、画素構造の一様性及びノイズ抑制を提供することができる。これらの例は、ストレージキャパシタＣＳ及びタイミング回路ＴＳのフルウェルキャパシティ拡張機能を、限定するためではなく例示するために提供される。他の実施形態では、他の数（例えば、３２個）の共有画素又は１画素あたりより少ない数又はより多い数のトランジスタ（例えば、３Ｔ、５Ｔ、等）を含む他の画素アーキテクチャが、アナログ領域における画素のフルウェルキャパシティを拡張するために、ストレージキャパシタＣＳ及びタイミング回路ＴＳとともに使用され得る。

例となる画素読出し技法の概観
[0066]図５Ａは、フルウェルキャパシティ拡張のための複数の読取りの実施形態を例示する概略図である。フレーム−１ ５０１は、例えば、リセット後に、画素読出しアーキテクチャにおいてストレージキャパシタ内の電荷を読み出すことで、ストレージキャパシタの基線ｋＴＣノイズを表す。フレーム−２ ５０２は、例えば、アナログ領域における各画素からの複数の電荷ダンプ５０３の蓄積を可能にするために画素読出しアーキテクチャにおいてストレージキャパシタを使用することで、各画素からの複数の電荷ダンプ５０３を介して獲得される画像データを表す。

[0067]図５Ｂは、図５Ａの読出しを実現するｋＴＣノイズ補償プロセス５００の実施形態のフローチャートを例示する。上述した読出しアーキテクチャの幾つかの実施形態では、画素内のノイズの主な原因は、リセットトランジスタの抵抗性チャネルを介した容量性浮遊拡散ノードのリセットからのｋＴＣ（又は、リセット）ノイズである。そのようなｋＴＣノイズは、数個の電子から１００個以上の電子の範囲であることができ、従って、画像センサの画素から読み取られる値に影響を与えることができる。ｋＴＣノイズ補償プロセス５００は、ｋＴＣノイズの影響を最小化又は除去するために、本明細書で説明されたフルウェルキャパシティ拡張アーキテクチャの実施形態を使用して実現され得る読出しモードの一実施形態を表す。

[0068]図５Ｃは、図５Ｂのプロセスを実行するために画素アーキテクチャ構成要素をオン及びオフにするための６つのタイミングポイントｔ１−ｔ６を有する例となるタイミングスキーム５４０を例示する。タイミングスキーム５４０は、タイミングポイントに従って６つのステップを有する画素読出しプロセスを達成するために使用され得る：（ｔ１）光検出器／ＦＤ／ＣＳをリセット；（ｔ２）リセットオフ、露光＆電荷集積開始；（ｔ３）露光の電荷集積中、非飽和電荷がＰＤに留まる、＆全ての飽和電荷がＴＧ＆ＴＳを介してＦＤ＆ＣＳにオーバーフローする；（ｔ４）集積の後、ＴＳは切り離される；信号電荷がＦＤ＆ＣＳへと溢れる；（ｔ５）光生成電荷は、ＴＧがオンに切り替わるとＦＤに転送される、＆ＴＧがオフに設定された後に読み出される；及び（ｔ６）複数のダンプ信号電荷がｔ５＆ｔ６の間で発生し、全ての電荷がＦＤ＋ＣＳにおいて収集される。図５Ｄは、図５Ｃのタイミングスキーム５４０のタイミングポイントｔ１−ｔ６に対応する画素アーキテクチャ構成要素間の電荷フローのグラフィカル表現を例示する。従って、図５Ｃ及び５Ｄは、図５Ｂのプロセス５００と併せて説明される。

[0069]ブロック５０５において、プロセス５００は、例えば、転送ゲート、タイミングスキーム及びリセットトランジスタをオンにすることで、画素アレイ及び画素回路においてフォトダイオード及び浮遊拡散ノードをリセットする。これは、フォトダイオード及び浮遊拡散ノードからのあらゆる集積電荷を効率的に除去する。ブロック５０５は、タイミングスキーム５４０におけるタイミングポイントｔ１及び図５Ｄの「＠ｔ１」とラベル付けされた電荷流れ図に対応する。例示されるように、リセットトランジスタＲＳＴ、転送ゲートＴＧ、及びタイミング回路ＴＳ及びセレクタＳＥＬはオンにされ、それにより、フォトダイオードＰＤ、浮遊拡散ＦＤ及びストレージキャパシタＣＳ内の全ての電荷が電圧レベルＶｄｄに流れることができる。

[0070]ブロック５１０において、並列に接続されたストレージキャパシタ及び浮遊拡散内の電荷は、セレクタ回路をオンにすることで、浮遊拡散ノード（例えば、フレーム−１ ５０１）を介して読み出される。この読取りは、ｋＴＣを基線としてメモリに格納することができる。ブロック５１０は、タイミングスキーム５４０におけるタイミングポイントｔ２及び図５Ｄの「＠ｔ２」とラベル付けされた電荷流れ図に対応する。例示されるように、リセットトランジスタＲＳＴ、タイミング回路ＴＳ及びセレクタＳＥＬはオンであり、転送ゲートＴＧはオフであり、それによって、浮遊拡散ＦＤ及びストレージキャパシタＣＳ内の電荷がサンプリングされ得る。

[0071]ブロック５１５において、プロセス５００は、露光時間と呼ばれることが多い、決定された集積時間の間の、フォトダイオードにおける光子電荷収集を可能にする。例えば、フォトダイオードにおける光子電荷収集を可能にするために、フォトダイオードに関連付けられた転送ゲート、タイミング回路及びリセットトランジスタがオフにされ得る。ＣＭＯＳセンサでは、集積時間は、幾つかの実施形態では、ダイナミックレンジを拡張するために、画素ごとに動的に選択され得る。ブロック５１５は、タイミングスキーム５４０におけるタイミングポイントｔ３及び図５Ｄの「＠ｔ３」とラベル付けされた電荷流れ図に対応する。例示されるように、リセットトランジスタＲＳＴ、転送ゲートＴＧ及びセレクタＳＥＬはオフであり、タイミング回路ＴＳはオンであり、それにより、電荷が、フォトダイオードＰＤに収集されることができる。図５Ｄで例示されるように、フォトダイオードＰＤからの任意の過剰飽和電荷は、隣接した画素の代わりに、浮遊拡散ＦＤ及びストレージキャパシタＣＳに溢れ出る。

[0072]ブロック５２０において、プロセス５００は、ストレージキャパシタへのフォトダイオードからの電荷ダンプを開始することができる。例えば、幾つかの実施形態では、フォトダイオードに関連付けられた転送ゲートは、ストレージキャパシタに電荷を転送するために、オンにされ得る。幾つかの実施形態では、フォトダイオードに関連付けられた転送ゲートは、浮遊拡散に電荷を転送するためにオンにされ得、次いで、タイミング回路が、浮遊拡散からストレージキャパシタに電荷を転送するために、オンにされ得る。幾つかの実施形態では、フォトダイオード及びタイミング回路に関連付けられた転送ゲートは、フォトダイオードから浮遊拡散を介してストレージキャパシタに電荷を転送するために、一斉にオンにされ得る。ブロック５１５は、タイミングスキーム５４０におけるタイミングポイントｔ４−ｔ６及び図５Ｄの「＠ｔ４」、「＠ｔ５」及び「＠ｔ６」とラベル付けされた電荷流れ図に対応する。例示されるように、タイミングポイントｔ４において、リセットトランジスタＲＳＴ、タイミング回路ＴＳ及び転送ゲートＴＧは全てオフである。タイミングポイントｔ５において、電荷がフォトダイオードＰＤから浮遊拡散ＦＤにフローすることを可能にするために、転送ゲートＴＧがオンにされる。タイミングポイントｔ６において、ストレージキャパシタＣＳが、より多くの量の電荷の収集を可能にさせるよう、電荷が並列に接続されている浮遊拡散ＦＤとストレージキャパシタＣＳとの間をフローすることを可能にするために、タイミング回路ｔ６がオンにされる。タイミングポイントｔ３〜ｔ６は、所望の数の電荷ダンプについて繰り返され得る。

[0073]ブロック５２５において、プロセス５００は、ストレージキャパシタへのフォトダイオードからの電荷ダンプの数がＮに等しいかどうかを決定することができる。幾つかの実施形態では、Ｎは、画像センサの画素に必要なフルウェルキャパシティ拡張に依存して、例えば、２，４，８又はそれ以上といった、電荷ダンプの所定の数を表す。幾つかの実施形態では、Ｎは、例えば、画像センサの画素についての所望の強度範囲に対応する電荷値に基づいて、電荷ダンプの動的に決定される数であり得る。電荷ダンプの数Ｎは、タイミング回路ＴＳを介して制御され、画素動作タイミング図におけるタイミングポイントｔ５とタイミングポイントｔ６との間で実行される。幾つかの例では、Ｎは、センサタイミング制御論理における自動露光制御（ＡＥＣ）によって決定され得る。

[0074]ブロック５２５において、電荷ダンプの数がＮに等しいとプロセス５００が決定すると、プロセス５００は、決定された集積時間の間の、フォトダイオードにおける光子電荷収集を可能にするブロック５１５にループバックする。プロセス５００は、上述したように、ストレージキャパシタへの電荷ダンプを実行するために、ブロック５２０及び５２５を介して移行する。

[0075]ブロック５２５において、電荷ダンプの数がＮに等しいとプロセス５００が決定すると、プロセス５００は、セレクタ回路を再度オンにすることで、ストレージキャパシタからの電荷（例えば、フレーム−２ ５０２）を測定するブロック５３０に移行する。従って、この第２の読出しは、１画素からの複数の電荷ダンプの蓄積を含むストレージキャパシタにおける電荷集積の後に実行され得る。タイミングスキームによって制御されるストレージキャパシタの追加の電荷蓄電容量と複数のフォトダイオード電荷ダンプにより、フレーム−２ ５０２読出しは、電荷ダンプの数に比例した画素のフルウェルキャパシティの増加をもたらすことができる。ストレージキャパシタのリセット値（フレーム−１ ５０１）は、画素の信号電圧（フレーム−２ ５０２）から取り除かれ得る。第１のフレームにおいてｋＴＣノイズが基線としてメモリに格納されたため、この読出し方法は、第２の読出しにおけるｋＴＣノイズを補償する（例えば、低減又は除去する）ことができる。浮遊拡散ＦＤは、タイミング回路ＴＳ及びストレージキャパシタＣＳを含まない画素セルにおけるアナログ相関ダブルサンプリング（ＣＤＳ）を可能にするために、画素内メモリとして機能する。タイミング回路ＴＳ及びストレージキャパシタＣＳの追加は、追加のリセットｋＴＣノイズを誘起し、幾つかの実施形態は、そのような追加のｋＴＣノイズを除去するために、本明細書で説明されたデジタルＣＤＳに依存する。

[0076]図６Ａは、フルウェルキャパシティ拡張のための複数の読取りの実施形態を例示する概略図である。図５Ａ及び５Ｂに関連して上述したように、フレーム−１ ５０１は、例えば、リセット後に、画素読出しアーキテクチャにおけるストレージキャパシタ内の電荷を読み出すことで、ストレージキャパシタの基線ｋＴＣノイズを表す。フレーム−２ ５０２は、例えば、アナログ領域における各画素からの複数の電荷ダンプ５０３の蓄積を可能にするために、画素読出しアーキテクチャにおいてストレージキャパシタを使用することで、各画素からの複数の電荷ダンプ５０３を介して獲得される画像データを表す。差分６０１は、フレーム−１ ５０１の値で表されるようなｋＴＣノイズを、フレーム−２ ５０２で表されるような蓄積された集積電荷値から差し引くことによって算出された差動フレームを表す。

[0077]図６Ｂは、図６Ａの読出しを実現するｋＴＣノイズ補償プロセス６００の実施形態のフローチャートを例示する。ブロック６０５〜６２５は、フレーム−１ ５０１及びフレーム−２ ５０２についての値を取得するための、上述したプロセス５００のブロック５０５〜５２５にそれぞれ対応し、ここで、フレーム−２ ５０２の値は、ストレージキャパシタへの１画素からのＮ個の電荷ダンプを表す。従って、説明は簡潔さのため繰り返されない。

[0078]ブロック６３０において、プロセス６００は、セレクタ回路を再度オンにすることで、フレーム−２ ５０２の値を決定するためにストレージキャパシタからの電荷を測定することができる。フレーム−２ ５０２のこの値は、メモリに格納され得るか、又は差動フレーム６０１の算出のためにフレーム−１ ５０１とともに送信され得る。

[0079]ブロック６３５において、プロセス６００は、フレーム−２ ５０２で表されるような画素（例えば、ストレージキャパシタからの蓄積された集積電荷ダンプ）の信号電圧からフレーム−１ ５０１で表されるようなｋＴＣノイズの値を差し引くことで差動フレーム６０１の値を算出することができる。従って、差動フレーム６０１は、ｋＴＣノイズが含まれていない、又は略含まれていないものであり得る。

[0080]ブロック６４０において、プロセス６００は、外部メモリに差動フレームを格納することができる。例えば、外部メモリは、上述した画素読出しシステム１００のメモリ１３０であり得る。

[0081]ブロック６４５において、外部メモリに格納される差動フレームの数は、閾値Ｍと比較され得る。閾値Ｍは、様々な実施形態における差動フレームの所定の数又は動的に決定される数を表すことができる。ブロック６４５において、差動フレームの数がＭ未満であるとプロセス６００が決定すると、プロセス６００は、メモリへの格納用の追加の差動フレームを生成するために、ブロック６０５〜６４０を介してループバックすることができる。

[0082]ブロック６４５において、差動フレームの数がＭに等しいとプロセス６００が決定すると、プロセス６００は、ブロック６５０に移行するこができる。ブロック６５０において、（例えば、画像信号プロセッサを使用することで）プロセス６００は、画素のフルウェルキャパシティを更に拡張するために差動フレームをアグリゲートし得る。フルウェルキャパシティのこの更なる拡張は、ストレージキャパシタへの複数の電荷ダンプによって提供されるアナログ領域におけるフルウェルキャパシティ拡張とは対照的に、（例えば、フォトダイオード電荷がアナログ値からデジタル値に変換された後に）デジタル領域において生じる。

[0083]幾つかの実施形態では、Ｍ個の差動フレームは、高精度が必要とされない場合、例えば、ビューファインダープレビュー画像について、又は自動露光調整について、電力を節約するために低ビット深度モードで生成され得る。幾つかの実施形態では、より正確な画像情報について、Ｍ個の差動フレームが、通常のビット深度モードで生成され得る。幾つかの実施形態では、Ｍ＝２であり、従って、２つの差動フレームが取り込まれる。２つの差動フレームは、例えば、高ダイナミックレンジ（ＨＤＲ）撮像といった幾つかの撮像アプリケーションにおいて利点を提供することができる異なる集積時間を使用して取り込まれ得る。

例となる撮像デバイスの概観
[0084]図７は、フルウェルキャパシティ拡張機能を有する画像取込みデバイス７００の実施形態の大まかな概略図を例示し、このデバイス７００は、カメラ７０１（画像センサ）にリンクされた画像プロセッサ７２０を含む構成要素のセットを有する。画像プロセッサ７２０は、ワーキングメモリ７６５、メモリ７３０及びデバイスプロセッサ７５５とも連通状態にあり、デバイスプロセッサ７５５は次に、記憶装置７７０及びオプションの電子ディスプレイ７６０と連通状態にある。

[0085]デバイス７００は、例えば、モバイル電話、デジタルカメラ、タブレットコンピュータ、携帯情報端末、等のポータブルなパーソナルコンピューディングデバイスであり得る。本明細書で説明されたフルウェルキャパシティ拡張技法を使用することが、利点を提供するであろう多くのポータブルなパーソナルコンピューディングデバイスが存在する。というのも、特に、そのようなデバイス内の画像センサの傾向が、より限られたフルウェルキャパシティを有するより小さい画素に向いているためである。デバイス７００はまた、据置き型のコンピューティングデバイス又はフルウェルキャパシティ拡張技法が有利であるであろう任意のデバイスであり得る。複数のアプリケーションがデバイス７００上でユーザに利用可能であり得る。これらのアプリケーションは、伝統的な写真及びビデオアプリケーションに加え、例えば、ＨＤＲ撮像アプリケーション、差動フレームの数、電荷ダンプの数、のユーザ管理に関するアプリケーション等のような、フルウェルキャパシティ拡張に固有のアプリケーションを含み得る。

[0086]画像取込みデバイス７００は、外部画像を取り込むためのカメラ７０１を含む。カメラ７０１は、上述した追加のストレージキャパシタ７１５を有する画素回路及び画素アレイ７１０を含むことができる。上述したフルウェルキャパシティ拡張アーキテクチャに従って、ストレージキャパシタは、１つ又は複数の画素からの多数の電荷ダンプを蓄電するためのキャパシタンスを有することができ、それによって、アナログ領域における画素のフルウェルキャパシティを拡張する。カメラ７０１は、プレビューフレームの連続的又は間欠的な取込みに加え、最大解像度の最終画像の取込みのために構成され得る。

[0087]画像プロセッサ７２０は、フルウェルキャパシティ拡張技法を実行するために、受けたプレビューフレームに対して様々な処理動作を実行するように構成され得る。プロセッサ７２０は、汎用処理ユニット又は撮像アプリケーションのために特別に設計されたプロセッサであり得る。画像処理動作の例には、ＡＷＢ及びＡＥＣデータ生成、ＬＥＤ電流算出、クロッピング、（例えば、異なる解像度への）スケーリング、画像ステッチング、画像フォーマット変換、色補間、色処理、画像フィルタ処理（例えば、空間画像フィルタ処理）、レンズアーティファクト又は欠陥補正、等が含まれる。プロセッサ７２０は、幾つかの実施形態では、複数のプロセッサを備え得る。プロセッサ７２０は、１つ又は複数の専用の画像信号プロセッサ（ＩＳＰ）又はプロセッサのソフトウェア実現であり得る。

[0088]示されるように、画像プロセッサ７２０は、メモリ７３０及びワーキングメモリ７６５に接続される。例示される実施形態では、メモリ７３０には、取込み制御モジュール７３５と、フルウェルキャパシティ拡張モジュール７４０と、ノイズ補償モジュール７８０と、オペレーティングシステム７５０とが格納される。メモリ７３０のモジュールには、様々な画像処理及びデバイス管理タスクを実行するように、デバイスプロセッサ７５５の画像プロセッサ７２０を構成する命令が含まれる。ワーキングメモリ７６５は、メモリ７３０のモジュールに含まれるプロセッサ命令のワーキングセットを格納するために、画像プロセッサ７２０によって使用され得る。代替的に、ワーキングメモリ７６５は、また、デバイス７００の動作中に作り出される動的データを格納するために画像プロセッサ７２０によって使用され得る。

[0089]フルウェルキャパシティ拡張モジュール７４０は、サブモジュールタイミングスキームモジュール７４２及び電荷ダンプ数ハンドラモジュール７４４を格納することができる。共に、これらのモジュールは協力して、読出しアーキテクチャにおいて、各画素の集積時間及びストレージキャパシタへのその画素からの複数の電荷ダンプを決定することに関するタスクを実行することができる。

[0090]ノイズ補償モジュール７８０は、サブモジュールフレーム取込みモジュール７８２及びデジタルアグリゲーションモジュール７８４を格納することができる。幾つかの実施形態では、フレーム取込みモジュール７８２は、画像センサの画素回路に命令を提供することで、上述したプロセス５００を実行するようにプロセッサ７２０を構成する命令が提供され得る。幾つかの実施形態では、デジタルアグリゲーションモジュール７８４は、デジタル領域において複数の電荷をアグリゲートする（集める）ために、上述したプロセス６００を実行するようにプロセッサ７２０を構成する命令が提供され得る。

[0091]上述したように、画像プロセッサ７２０は、メモリに格納されている数個のモジュールによって構成される。取込み制御モジュール７３５は、カメラ７０１の焦点位置を調整するように画像プロセッサ７２０を構成する命令を含み得る。取込み制御モジュール７３５は、デバイス７００の全体的な画像取込み機能を制御する命令を更に含み得る。例えば、取込み制御モジュール７３５は、カメラ７０１を使用して、ターゲット画像シーンの１つ又は複数のフレームを含むプレビュー画像データ又は最大解像度の画像データを取り込むように画像プロセッサ７２０を構成するための、サブルーチンを呼び出す命令を含み得る。

[0092]オペレーティングシステムモジュール７５０は、デバイス７００の処理リソース及びワーキングメモリ７６５を管理するように画像プロセッサ７２０を構成する。例えば、オペレーティングシステムモジュール７５０は、例えば、カメラ７０１のような、ハードウェアリソースを管理するためのデバイスドライバを含み得る。従って、幾つかの実施形態では、上述された画像処理モジュールに含まれる命令は、これらのハードウェアリソースと直接的にインタラクトしない可能性があるが、その代わりに、オペレーティングシステム構成要素７５０内に位置する複数のＡＰＩ又は標準的なサブルーチンを介してインタラクトし得る。次に、オペレーティングシステム７５０内の命令は、これらのハードウェア構成要素と直接的にインタラクトし得る。オペレーティングシステムモジュール７５０は、デバイスプロセッサ７５５と情報を共有するように画像プロセッサ７２０を更に構成し得る。

[0093]デバイスプロセッサ７５５は、取り込んだ画像又は取り込んだ画像のプレビューをユーザに表示するようにディスプレイ７６０を制御するように構成され得る。ディスプレイ７６０は、撮像デバイス７００に外付けであり得るか、又は、撮像デバイス７００の一部であり得る。ディスプレイ７６０はまた、画像を取り込む前の使用のためにプレビュー画像を表示するビューファインダを提供するように構成され得、例えば、画像シーンのダイナミックレンジの視覚表示を用いて、又は多数のアナログ電荷ダンプ及び／又はデジタルに蓄積された差動フレームを手動で調整するためのユーザインターフェースを用いてユーザに提示する。ディスプレイ７６０は、ＬＣＤ又はＬＥＤスクリーンを備え得、タッチセンサー技術を実現し得る。

[0094]デバイスプロセッサ７５５は、例えば、デジタルに蓄積された差動フレームを表すデータのようなデータを記憶モジュール７７０に書き込み得る。記憶モジュール７７０は、伝統的なディスクデバイスとしてグラフィカルに表されるが、当業者であれば、この記憶モジュール７７０が任意の記憶媒体デバイスとして構成され得ることを理解するであろう。例えば、記憶モジュール７７０には、ディスクドライブ、例えば、フロッピー（登録商標）ディスクドライブ、ハードディスクドライブ、光ディスクドライブ又は磁気光ディスクドライブ又はソリッドステートメモリ、例えば、ＦＬＡＳＨメモリ、ＲＡＭ、ＲＯＭ及び／又はＥＥＰＲＯＭ（登録商標）が含まれ得る。記憶モジュール７７０にはまた、複数のメモリユニットが含まれ得、メモリユニットの何れか１つは、画像取込みデバイス７００内となるように構成され得るか、又は画像取込みデバイス７００に外付けであり得る。例えば、記憶モジュール７７０には、画像取込みデバイス７００内に格納されたシステムプログラム命令を含むＲＯＭメモリが含まれ得る。記憶モジュール７７０にはまた、カメラから取り外し可能であり得る、取り込んだ画像を格納するように構成されたメモリカード又は高速メモリが含まれ得る。記憶モジュール７７０はまた、デバイス７００に外付けであり得、一例では、デバイス７００は、例えば、ネットワーク接続を通して、記憶モジュール７７０にデータをワイヤレスに送信し得る。

[0095]図７は、プロセッサ、撮像センサ及びメモリを含むために複数の別個の構成要素を有するデバイスを描写しているが、当業者であれば、これらの別個の構成要素が、特定の設計目的を達成するために、様々な方法で組み合わされ得ることを認識するであろう。例えば、代替的な実施形態では、メモリ構成要素は、例えば、コストを節約するため、及び／又は性能を高めるために、プロセッサ構成要素と組み合わされ得る。

[0096]加えて、図７は、幾つかのモジュールを備えるメモリ構成要素７２０及びワーキングメモリを備えた別個のメモリ７６５を含む、２つのメモリ構成要素を例示しているが、当業者であれば、異なるメモリアーキテクチャを利用する幾つかの実施形態を認識するであろう。例えば、設計は、メモリ７３０に含まれるモジュールを実現するプロセッサ命令の格納のために、ＲＯＭ又は静的ＲＡＭメモリを利用し得る。プロセッサ命令は、画像プロセッサ７２０による実行を容易にするために、ＲＡＭへとロードされ得る。例えば、ワーキングメモリ７６５は、プロセッサ７２０による実行の前にワーキングメモリ７６５にロードされる命令を有するＲＡＭメモリを備え得る。

追加の画素アーキテクチャ及び読出し例の概観
[0097]幾つかの実施形態では、上述した画素アーキテクチャは、異なる画素のための複数のダンプをサポートする際に困難に直面し得る。例えば、共有アーキテクチャは、浮遊拡散及びストレージキャパシタの組み合わせに電荷が溢れる複数の画素を有し得る。幾つかの事例では、信号は組み合わせられ得るが、それは、各画素からの電荷分布を区別するときに問題となり得る。例えば、複数の画素が浮遊拡散ノード及びストレージキャパシタを共有する場合、飽和条件で、個々の画素からの電荷分布を区別することは難しい可能性がある。更に、図２−４の共有画素セルの幾つかの実現では、信号は、浮遊拡散ノード上での複数の読取り中に紛失し得る。従って、各フォトダイオードに一意に関連付けられたストレージキャパシタを提供することによるフルウェルキャパシティ拡張の改善されたサポートのための多数の実現が、８Ａ−８Ｄにおいて提案される。例えば、そのような実現は、各フォトダイオード及び対応するタイミング回路と浮遊拡散ノードとの間に位置するストレージキャパシタを含むことができる。

[0098]図８Ａは、図１Ａの画素読出しシステムの画素として使用するための画素アーキテクチャの別の実施形態を例示する。多くのそのような画素８００Ａは、例えば、行及び列を形成するアレイ１１２に配列されるが、簡潔さのため、１つだけが、より詳細に示される。図８Ａの画素アーキテクチャ実施形態は、低ノイズ且つ遅れのない電荷転送並びにスナップショット機能、例えば、フレーム格納及び電荷シンク、を実行することができる。加えて、浮遊ダイオードＦＤと組み合わさってストレージキャパシタＣＳは、画素８００Ａに対して、拡張されたフルウェルキャパシティを供給する。

[0099]画素回路は、光生成電荷を蓄積するためのフォトダイオードＰＤを含む。フォトダイオードＰＤに収集された電荷は、転送ゲートＴＧを通過してストレージキャパシタに移され、ストレージキャパシタＣＳは、フォトダイオードＰＤからの複数の電荷ダンプ、例えば、８つ上の電荷ダンプ、を蓄電するのに十分大きい実効キャパシタンスが提供され得る。ストレージキャパシタＣＳからの蓄積電荷は、タイミング回路トランジスタＴＳを通過して浮遊拡散ノードＦＤに移され得る。タイミング回路ＴＳがオンにされると、ストレージキャパシタＣＳ及び浮遊ダイオードＦＤは、フォトダイオードＰＤから蓄積された電荷を共有することができる。セレクタトランジスタＳＥＬは、画素アレイの単一行が、画像センサによって読み取られることを可能にする。ソースフォロアＳＦ＿ＡＭＰは、ストレージキャパシタＣＳ及び浮遊拡散ノードＦＤから適用される入力を、出力ノードＶｃｏｌにおいて感知される出力（例えば、電圧又は電流）へと変換する。換言すると、ソースフォロアＳＦ＿ＡＭＰは、検出された画像電荷を、対応する電気信号へと変換する。

[0100]リセットトランジスタＲＳＴは、浮遊拡散ＦＤ及びストレージキャパシタＣＳをリセットするためにスイッチとして機能する。リセットトランジスタＲＳＴがオンにされると、フォトダイオードＰＤは、電力供給源に効率的に接続され、全ての集積された電荷を除去する。リセットトランジスタＲＳＴ、転送ゲートＴＧ及びタイミング回路ＴＳが一斉にオンにされると、画素がリセットされ、浮遊拡散ＦＤ、ストレージキャパシタＣＳ及びフォトダイオードＰＤをＶＤＤ電圧レベルに設定する。転送ゲートＴＧがオフにされ、フォトダイオードＰＤ及びストレージキャパシタＣＳを切断すると、フォトダイオードＰＤは、光を集積するために残される。タイミング回路ＴＳは、保護制御をブルームすることに加え、スナップショット機能（例えば、フレーム格納＆電荷シンク）を可能にするためのオーバーフローゲートとして機能し、高速アクションを静止画に映すための電子グローバルシャッタ動作を提供することができる。

[0101]一例では、上述したｋＴＣノイズ低減技法を実現するために、まず、リセットトランジスタＲＳＴが、浮遊拡散ＦＤ及びストレージキャパシタＣＳをリセットするためにオン及びオフにされる。リセットレベルの信号測定値は、タイミングスキームＴＳがオンにされると、浮遊拡散ＦＤ及びストレージキャパシタＣＳからサンプリングされ、例えば、列回路上に格納される。次に、転送ゲートＴＧがオン及びオフにされ、これは、フォトダイオードＰＤ上の電荷がストレージキャパシタＣＳに転送されることを可能にする。タイミングスキームＴＳがオンにされると、ストレージキャパシタＣＳ及び浮遊拡散ＦＤは、並列に接続される。電荷転送が完了すると、この電荷（フォトダイオード信号レベル、それに浮遊拡散リセットレベル）が測定され、同じく、列回路上に格納される。次に、これらの２つの格納された電圧は、フォトダイオード信号レベルを決定するために区別化され、ｋＴＣノイズを低減する。

[0102]図８Ｂは、フルウェルキャパシティ拡張機能を有する４共有画像センサ画素アーキテクチャ８００Ｂの実施形態を例示する。画像センサの幾つかの実施形態は、コンパクトなレイアウト及び画素回路を共有する４つの画素を有するソリッドステート画像センサ、例えば、ＣＭＯＳ画像センサ、であり得る。４共有画素アーキテクチャ８００Ｂは、幾つかの実施形態では、画素アレイ１１２内の画素１４０のための画素アーキテクチャとして使用され得る。４共有画素アーキテクチャ８００Ｂは、４つの画素を含み、多くのそのような画素はアレイ１１２に配列されるが、簡潔さのため、１つの画素アーキテクチャ８００Ｂのみが、より詳細に示される。

[0103]４共有画素アーキテクチャ８００Ｂは、４つのフォトダイオードＰＤ１−ＰＤ４及びそれらの対応する転送ゲートＴＧ１−ＴＧ４と、浮遊拡散ノードＦＤと、リセットトランジスタＲＳＴと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む。これらの素子は、図８Ａに関連して上述したのと同様の機能を実行することができる。４共有画素アーキテクチャ８００Ｂはまた、転送ゲートＴＧ１−ＴＧ４の各々と浮遊拡散ＦＤとの間に直列に接続されたストレージキャパシタＣＳ１−ＣＳ４及び対応するタイミング回路ＴＳ１−ＴＳ４を含む。隣接したフォトダイオードＰＤ１−ＰＤ４間での、浮遊拡散ＦＤ、ソースフォロア増幅器ＳＦ＿ＡＭＰ、行選択トランジスタＳＥＬ、リセットトランジスタＲＳＴの共有は、この画素アーキテクチャのフィルファクタを増加するのを支援する。幾つかの実施形態では、フォトダイオードＰＤ１−ＰＤ４は、入射光の赤成分を検出するために使用される１つのフォトダイオードと、入射光の緑成分を検出するために使用される２つのフォトダイオードと、入射光の青成分を検出するために使用される１つのフォトダイオードとを含むことができる。

[0104]対応する転送ゲートＴＧ１−ＴＧ４がオフである限り、電荷は、フォトダイオードＰＤ１−ＰＤ４の各々によって収集され得る。フォトダイオードＰＤ１−ＰＤ４内の電荷の複数の集積は、関連する転送ゲートＴＧ１−ＴＧ４がオンにされるとき、関連するストレージキャパシタＣＳ１−ＣＳ４に送られ得る。蓄積電荷は、所定数の集積時間の後、対応するタイミング回路ＴＳ１−ＴＳ４をオンにすることで、浮遊拡散ＦＤに転送される。浮遊拡散ＦＤは、画素アーキテクチャ８００Ｂのシリコンウエハ内の寄生キャパシタであり得るが、これは、小さい画素を有するセンサのダイナミックレンジを拡張するための十分な電荷を保持しない可能性がある。従って、フォトダイオードＰＤ１−ＰＤ４からの電荷は、関連するストレージキャパシタＣＳ１−ＣＳ４を介して浮遊拡散ＦＤに複数回読み出され得る。ストレージキャパシタＣＳ１−ＣＳ４は、例えば、８つ以上の電荷ダンプのような、フォトダイオードからの複数の電荷ダンプを蓄電するのに十分大きい実効キャパシタンスで構成され得る。幾つかの実施形態では、ストレージキャパシタＣＳ１−ＣＳ４のキャパシタンスは、略３．２フェムトファラッド以上である。従って、画素のフルウェルキャパシティは、ストレージキャパシタＣＳ１−ＣＳ４に蓄電されている電荷ダンプの数が、アナログ領域において効率的に乗じられ得る。

[0105]一例では、転送ゲートＴＧ１−ＴＧ４、その関連するタイミング回路ＴＳ１−ＴＳ４及びリセットトランジスタＲＳＴが全てオンである場合、対応するフォトダイオードＰＤ１−ＰＤ４、そのストレージキャパシタＣＳ１−ＣＳ４及び浮遊拡散ＦＤが、ＶＤＤ電圧レベルにリセットされ得る。転送ゲートＴＧ１−ＴＧ４及びリセットトランジスタＲＳＴがオフのとき電荷集積が生じることができ、光子電荷が、対応するフォトダイオードＰＤ１−ＰＤ４に収集されることを可能にする。転送ゲートＴＧ１−ＴＧ４を選択的にオンにすることで、対応するフォトダイオード内の電荷が、フォトダイオードＰＤ１−ＰＤ４に接続されたストレージキャパシタＣＳ１−ＣＳ４に転送される。タイミング回路ＴＳ１−ＴＳ４が１回以上オンにされると、ストレージキャパシタＣＳ１−ＣＳ４に蓄電された電荷は、浮遊拡散ＦＤに流すことができる。幾つかの実施形態では、転送ゲートＴＧ１−ＴＧ４及び関連するタイミング回路ＴＳ１−ＴＳ４は、直接、関連するフォトダイオードから、直接、ストレージキャパシタＣＳ１−ＣＳ４及び浮遊拡散ＦＤに電荷を転送するために、一斉にオンにされ得る。

[0106]フォトダイオードＰＤ１−ＰＤ４のうちの１つの電荷読出し中、全ての光電子は、浮遊拡散ノードＦＤ及び集積されたストレージキャパシタＣＳ１−ＣＳ４のうちの関連する１つにおいて混合される。次に、信号は、対応する転送ゲートＴＧ１−ＴＧ４をオフにした後に読み出される。対応する転送ゲートをオフにした後、（ＳＦ＿ＡＭＰのゲートに入力され得る）電荷感知ノードキャパシタンスは、浮遊拡散ＦＤ、ストレージキャパシタＣＳ１−ＣＳ４のうちの１つ並びに浮遊拡散ＦＤ及び１つのストレージキャパシタを接続するタイミング回路ＴＳ１−ＴＳ４の容量の組み合わせである。フォトダイオード、浮遊拡散ＦＤ及びストレージキャパシタＣＳにおいて集積される全ての電荷は混同され、その後、ソースフォロア増幅器ＳＦ＿ＡＭＰを介した読出しが続く。このプロセスは、電荷−電圧変換を実行し、Ｖ＿ＦＤ及びＶ＿ｃｏｌは、それぞれＦＤ及び列ビデオバスにおける電圧レベルを表す。浮遊拡散ＦＤ及びＶ＿ｃｏｌにおける電圧レベルは、入射光レベル、即ち、フォトダイオードＰＤ１−ＰＤ４上に入射する光子の数に依存し得る。

[0107]タイミング回路ＴＳ１−ＴＳ４は、関連するストレージキャパシタＣＳ１−ＣＳ５内の電荷の蓄積のために読み取るべきフォトダイオードＰＤ１−ＰＤ４のうちの関連する１つを何度かにわたり読み取るため高速論理回路を含むことができる。タイミング回路の高速論理回路はまた、フォトダイオードからストレージキャパシタＣＳに送られる電荷ダンプの数を調整することができる。アナログ領域における画素からの複数の電荷ダンプを蓄積することで、デジタル領域における画素からの複数の電荷ダンプを蓄積することと比べて、デバイス電力が節約され得る。タイミング回路ＴＳ１−ＴＳ４を使用したフォトダイオードＰＤ１−ＰＤ４の逐次的な読出しは、フォトダイオードＰＤ１−ＰＤ４の読出しを制御して、並列走査と比べて解像度を高めることができる。タイミング回路の高速論理回路により、高いビデオフレームレート（例えば、８ＭＰで３０ｆｐｓの最大解像度）が、アナログ領域における画素アレイにおいて各フォトダイオードを、複数回、例えば、フレームごとに１画素あたり８つの読出しで、サンプリングしつつも、依然として達成され得る。幾つかの実施形態では、タイミングスキームＴＳ１−ＴＳ４の各々は、略２０ｎｍのライン重みを有するトランジスタであり得る。

[0108]図８Ｂのアーキテクチャを使用して実現される１つの読出しモードは、セレクタＳＥＬ回路をオンにすることで、リセットの直後に実行される第１の読取りを含むことができる。これは、ｋＴＣ（熱ノイズ）を基線としてメモリに格納することができる。第２の読出しは、セレクタ回路を再度オンにすることで、ストレージキャパシタ及び浮遊ダイオードにおける電荷集積の後に実行され得る。タイミングスキームによって制御されるストレージキャパシタの追加のキャパシティと複数のフォトダイオード電荷ダンプにより、２つの読出しは、電荷ダンプの数に比例した画素のフルウェルキャパシティの増加をもたらすことができる。

[0109]図８Ｂのアーキテクチャを使用して実現される別の読出しモードは、複数の読出しを実行し、フォトダイオードからの２つの「電荷ダンプ」間の電荷差を取得することができる。結果として得られた差動フレームは、ｋＴＣノイズが含まれていないものであり得る。複数の読出しは、高精度が必要とされない場合、例えば、ビューファインダープレビュー画像について、又は自動露光調整について、電力を節約するために低ビット深度モードで実行され得る。複数の読出しは、より正確な画像情報について、通常のビット深度モードで実行され得る。幾つかの実施形態では、例となる高ダイナミックレンジ（ＨＤＲ）撮像について、２つの異なる集積時間が、差動フレームを生成するために使用される２つの読出しにおける電荷ダンプに対して使用され得る。

[0110]図８Ｃは、フルウェルキャパシティ拡張機能を有する８共有画像センサ画素アーキテクチャの実施形態を例示する。画像センサの幾つかの実施形態は、コンパクトなレイアウト及び画素回路を共有する８つの画素を有するソリッドステート画像センサ、例えば、ＣＭＯＳ画像センサ、であり得る。８共有画素アーキテクチャ８００Ｃは、幾つかの実施形態では、画素アレイ１１２内の画素のための画素アーキテクチャとして使用され得る。８共有画素アーキテクチャ８００Ｃは、８つの画素を含み、多くのそのような画素はアレイ１１２に配列されるが、簡潔さのため、１つの８共有画素アーキテクチャ８００Ｃのみが、より詳細に示される。

[0111]８共有画素アーキテクチャ８００Ｃは、８つのフォトダイオードＰＤ１−ＰＤ８及びそれらの対応する転送ゲートＴＧ１−ＴＧ８と、浮遊拡散ノードＦＤと、リセットトランジスタＲＳＴと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む。これらの素子は、図８Ａに関連して上述したのと同様の機能を実行することができる。８共有画素アーキテクチャ８００Ｃはまた、転送ゲートＴＧ１−ＴＧ８の各々と浮遊拡散ＦＤとの間に直列に接続されたストレージキャパシタＣＳ１−ＣＳ８及び対応するタイミング回路ＴＳ１−ＴＳ８を含む。隣接したフォトダイオードＰＤ１−ＰＤ８間での、浮遊拡散ＦＤ、ソースフォロア増幅器ＳＦ＿ＡＭＰ、行選択トランジスタＳＥＬ、リセットトランジスタＲＳＴの共有は、この画素アーキテクチャのフィルファクタを増加するのを支援する。幾つかの実施形態では、フォトダイオードＰＤ１−ＰＤ８は、入射光の赤成分を検出するために使用される２つのフォトダイオードと、入射光の緑成分を検出するために使用される４つのフォトダイオードと、入射光の青成分を検出するために使用される２つのフォトダイオードとを含むことができる。

[0112]上述したように、タイミング回路ＴＳ１−ＴＳ８は、アナログ領域における小さい画素のフルウェルキャパシティの電力効率拡張のための、フォトダイオードＰＤ１−ＰＤ８からの１つ又は複数の電荷ダンプの関連するストレージキャパシタＣＳへの蓄積を制御するように、及び蓄積電荷を浮遊ダイオードＦＤにフローさせるように構成された高速論理回路を含むことができる。蓄積電荷は、蓄電浮遊ダイオードＦＤ及びストレージキャパシタＣＳ１−ＣＳ８のうちの接続された１つからソースフォロアＳＦ＿ＡＭＰを介して出力電圧ノードＶｃｏｌに読み出され得る。

[0113]図８Ｄは、フルウェルキャパシティ拡張機能を有する１６共有画像センサ画素アーキテクチャ８００Ｄの実施形態を例示する。画像センサの幾つかの実施形態は、コンパクトなレイアウト及び画素回路を共有する１６個の画素を有するソリッドステート画像センサ、例えば、ＣＭＯＳ画像センサ、であり得る。１６共有画素アーキテクチャ８００Ｄは、幾つかの実施形態では、画素アレイ１１２内の画素のための画素アーキテクチャとして使用され得る。１６共有画素アーキテクチャ８００Ｄは、１６個の画素を含み、多くのそのような画素はアレイ１１２に配列されるが、簡潔さのため、１つの１６共有画素アーキテクチャ８００Ｄのみが、より詳細に示される。

[0114]１６共有画素アーキテクチャ８００Ｄは、１６個のフォトダイオードＰＤ１−ＰＤ１６及びそれらの対応する転送ゲートＴＧ１−ＴＧ１６と、浮遊拡散ノードＦＤと、リセットトランジスタＲＳＴと、電圧源ＶＤＤと、ソースフォロア増幅器ＳＦ＿ＡＭＰと、セレクタトランジスタＳＥＬと、出力電圧ノードＶｃｏｌと、電流源Ｉｂｉａｓとを含む。これらの素子は、図８Ａに関連して上述したのと同様の機能を実行することができる。１６共有画素アーキテクチャ８００Ｄはまた、転送ゲートＴＧ１−ＴＧ１６の各々と浮遊拡散ＦＤとの間に直列に接続されたストレージキャパシタＣＳ１−ＣＳ１６及び対応するタイミング回路ＴＳ１−ＴＳ１６を含む。隣接したフォトダイオードＰＤ１−ＰＤ１６間での、浮遊拡散ＦＤ、ソースフォロア増幅器ＳＦ＿ＡＭＰ、行選択トランジスタＳＥＬ、リセットトランジスタＲＳＴの共有は、画素アーキテクチャのフィルファクタを増加するのを支援する。幾つかの実施形態では、フォトダイオードＰＤ１−ＰＤ１６は、入射光の赤成分を検出するための４つのフォトダイオードと、入射光の緑成分を検出するための８つのフォトダイオードと、入射光の青成分を検出するための４つのフォトダイオードとを含むことができる。

[0115]上述したように、タイミング回路ＴＳ１−ＴＳ１６はアナログ領域における小さい画素のフルウェルキャパシティの電力効率拡張のための、フォトダイオードＰＤ１−ＰＤ１６からの１つ又は複数の電荷ダンプの関連するストレージキャパシタＣＳへの蓄積を制御するように及び蓄積電荷を浮遊ダイオードＦＤにフローさせるように構成された高速論理回路を含むことができる。蓄積電荷は、蓄電浮遊ダイオードＦＤ及びストレージキャパシタＣＳ１−ＣＳ１６のうちの接続された１つからソースフォロアＳＦ＿ＡＭＰを介して出力電圧ノードＶｃｏｌに読み出され得る。

[0116]図８Ａ及び８Ｂは、小さい画素のフルウェルキャパシティを拡張するために使用され得る様々な画素回路アーキテクチャを例示する。幾つかの実施形態では、偶数の数の共有画素及び／又は４の倍数の数の共有画素を有することで、よりコンパクトな画像センサレイアウト、画素対称性、画素構造の一様性及びノイズ抑制を提供することができる。これらの例は、各フォトダイオードに関連付けられたストレージキャパシタ及びタイミング回路を有することのフルウェルキャパシティ拡張機能を、限定するためではなく例示するために提供される。他の実施形態では、他の数（例えば、３２個）の共有画素又は１画素あたりより少ない数又はより多い数のトランジスタ（例えば、３Ｔ、５Ｔ、等）を含む他の画素アーキテクチャが、アナログ領域における画素のフルウェルキャパシティを拡張するために、ストレージキャパシタ及びタイミング回路とともに使用され得る。

[0117]図９Ａは、図８Ａ−８Ｄのうちの何れかの画素アーキテクチャを使用してｋＴＣノイズ補償プロセスの実施形態を実行するために画素アーキテクチャ構成要素をオン及びオフにするための例となるタイミングスキームを例示する。図９Ｂは、図９Ａのタイミングスキーム中の、画素アーキテクチャ構成要素間の電荷フローのグラフィカル表示を例示する。

[0118]タイミングスキーム９００は、例示されるタイミングポイント＠ｔ１〜＠ｔ８に従って８つのステップを有する画素読出しプロセスを達成するために使用され得る。タイミングポイント＠ｔ１において、光検出器ＰＤ、浮遊拡散ＦＤ及びストレージキャパシタＣＳは、転送ゲートＴＧ、タイミング回路ＴＳ及びリセットトランジスタＲＳＴをオンにすることで、リセットされる。タイミングポイント＠ｔ２において、リセットトランジスタＲＳＴはオフにされ、リセットノイズは、浮遊拡散ＦＤ及びストレージキャパシタＣＳから読み取られ、これに、フォトダイオードＰＤにおける露光及び電荷集積が続く。タイミングポイント＠ｔ３において、電荷集積中、非飽和電荷が、フォトダイオードＰＤに留まり、あらゆる飽和電荷が、転送ゲートＴＧ及びタイミング回路ＴＳを介して浮遊ダイオードＦＤ及びストレージキャパシタＣＳにオーバーフローする。タイミングポイント＠ｔ４において、集積時間が完了した後、タイミング回路ＴＳが切り離される。タイミングポイント＠ｔ５において、信号電荷は、ストレージキャパシタＣＳへと分けられ、その後、リセットトランジスタＲＳＴをオンにすることで浮遊拡散ＦＤをリセットすることが続く。タイミングポイント＠ｔ６において、リセットノイズが、浮遊拡散ＦＤから読み出される。タイミングポイント＠ｔ７において、光子生成電荷は、転送ゲートＴＧがオンに切り替えられると、浮遊拡散ＦＤに転送される。タイミングポイント＠ｔ８において、タイミング回路ＴＳがオンにされることで、電荷が読み出される。信号電荷の複数のダンプは、タイミングポイント＠ｔ７及び＠ｙ８を数回繰り返すことで生じ、全ての電荷が、浮遊拡散ＦＤ及びストレージキャパシタＣＳにおいて収集される。

実現するシステム及び専門用語
[0119]本明細書で開示される実現は、フルウェルキャパシティ拡張のためのシステム、方法及び装置を提供する。当業者であれば、これらの実施形態が、ハードウェア、ソフトウェア、ファームウェア又はこれらの任意の組み合わせで実現され得ることを認識するであろう。

[0120]幾つかの実施形態では、上述した回路、プロセス及びシステムは、ワイヤレス通信デバイスにおいて利用され得る。ワイヤレス通信デバイスは、他の電子デバイスとワイヤレスに通信するために使用される一種の電子デバイスであり得る。ワイヤレス通信デバイスの例には、セルラ電話、スマートフォン、携帯情報端末（ＰＤＡ）、電子リーダ、ゲーミングシステム、ミュージックプレーヤ、ネットブック、ワイヤレスモデム、ラップトップコンピュータ、タブレットデバイス、等が含まれる。

[0121]ワイヤレス通信デバイスは、１つ又は複数の画像センサ、２つ以上の画像信号プロセッサ、上述したプロセスを実行するための命令又はモジュールを含むメモリを含み得る。デバイスはまた、データ、メモリから命令及び／又はデータをロードするプロセッサ、１つ又は複数の通信インターフェース、１つ又は複数の入力デバイス、１つ又は複数の出力デバイス、例えば、ディスプレイデバイス及び電源／インターフェース、を有し得る。ワイヤレス通信デバイスは追加的に、送信機及び受信機を含み得る。送信機及び受信機は、総称してトランシーバと呼ばれ得る。トランシーバは、ワイヤレス信号を送信及び／又は受信するための１つ又は複数のアンテナに結合され得る。

[0122]ワイヤレス通信デバイスは、別の電子デバイス（例えば、基地局）にワイヤレスに接続し得る。ワイヤレス通信デバイスは、別名、モバイルデバイス、モバイル局、加入者局、ユーザ機器（ＵＥ）、リモート局、アクセス端末、モバイル端末、端末、ユーザ端末、加入者ユニット、等とも呼ばれ得る。ワイヤレス通信デバイスの例には、ラップトップ又はデスクトップコンピュータ、セルラ電話、スマートフォン、ワイヤレスモデム、電子リーダ、タブレットデバイス、ゲーミングシステム、等が含まれる。ワイヤレス通信デバイスは、例えば、第３世代パートナーシッププロジェクト（３ＧＰＰ（登録商標））のような、１つ又は複数の商業規格に従って動作し得る。故に、「ワイヤレス通信デバイス」という一般用語には、商業規格に準じた様々な名称（例えば、アクセス端末、ユーザ機器（ＵＥ）、リモート端末、等）で説明されるワイヤレス通信デバイスが含まれ得る。

[0123]本明細書で説明された機能は、１つ又は複数の命令として、プロセッサ読取可能な媒体又はコンピュータ読取可能な媒体に格納され得る。「コンピュータ読取可能な媒体」という用語は、コンピュータ又はプロセッサによってアクセスされることができ、任意の利用可能な媒体を指す。限定ではなく例として、そのような媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、ＣＤ−ＲＯＭ若しくは他の光学ディスク記憶装置、磁気ディスク記憶装置若しくは他の磁気記憶デバイス又はコンピュータによってアクセスされることができ、命令若しくはデータ構造の形で所望のプログラムコードを格納するために使用され得る他の任意の媒体を備え得る。本明細書で使用される場合、ディスク（disk）及びディスク（disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク及びブルーレイディスクを含み、ディスク（disk）は、通常磁気的にデータを再生し、ディスク（disc）は、レーザーを用いて光学的にデータを再生する。コンピュータ読取可能な媒体が、有形及び非一時的であり得ることは留意されるべきである。「コンピュータプログラム製品」という用語は、コンピューティングデバイス又はプロセッサによって実行、処理又は計算され得るコード又は命令（例えば、「プログラム」）と組み合わせたコンピューティングデバイス又はプロセッサを指す。本明細書で使用される場合、「コード」という用語は、コンピューティングデバイス又はプロセッサによって実行可能であるソフトウェア、命令、コード又はデータを指し得る。

[0124]ソフトウェア又は命令はまた、送信媒体を通して送信され得る。例えば、ソフトウェアが、ウェブサイト、サーバ又は他の遠隔ソースから、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）又は赤外線、電波及びマイクロ波のようなワイヤレス技術を使用して送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ又は赤外線、電波及びマイクロ波のようなワイヤレス技術は、送信媒体の定義に含まれる。

[0125]本明細書で開示された方法は、説明された方法を達成するための１つ又は複数のステップ又はアクションを備える。方法のステップ及び／又はアクションは、特許請求の範囲から逸脱することなく互いと置き換えられ得る。換言すると、ステップ又はアクションの特定の順序が、説明されている方法の適正な動作のために必要とされない限り、特定のステップ及び／又はアクションの順序及び／又は使用は、特許請求の範囲を逸脱することなく修正され得る。

[0126]本明細書で使用される場合、「結合する」、「結合している」、「結合される」という用語又は結合という単語の他の変形が、間接的な接続又は直接的な接続を示し得ることは留意されるべきである。例えば、第１の構成要素が、第２の構成要素に「結合される」場合、第１の構成要素は、第２の構成要素に間接的に結合されるか、第２の構成要素に直接結合されるかの何れかであり得る。本明細書で使用される場合、「複数」という用語は、２つ以上を指す。例えば、複数の構成要素は、２つ以上の構成要素を示す。

[0127]「決定すること」という用語は、幅広い種類のアクションを包含し、従って、「決定すること」は、算出すること、計算すること、処理すること、導き出すこと、調査すること、ルックアップすること（例えば、表、データベース又は別のデータ構造をルックアップすること）、確実にすること、等を含むことができる。また、「決定すること」は、受信すること（例えば、情報を受信すること）、アクセスすること（例えば、メモリ内のデータにアクセスすること）等を含むことができる。また、「決定すること」は、解決すること、選択すること、選ぶこと、確立すること、等を含むことができる。

[0128]「〜に基づいて」という表現は、別途明確に特定されていない限り、「〜だけに基づいて」を意味しない。換言すると、「〜に基づいて」という表現は、「〜だけに基づいて」及び「〜に少なくとも基づいて」の両方を説明する。

[0129]前述した説明では、例についての完全な理解を提供するために、特定の詳細が提供される。しかしながら、これらの例が、これらの特定の詳細なしで実施され得ることは、当業者によって理解されるであろう。例えば、これら例を不必要な詳細で曖昧にしないために、電気構成要素／デバイスはブロック図で示され得る。他の事例では、このような構成要素、他の構造及び技法が、これら例を更に説明するために詳細に示され得る。

[0130]見出しは、参照のため及び様々なセクションの位置付けるのを助けるために、本明細書に含まれる。これらの見出しは、これらに関して説明された概念の範囲を限定することを意図していない。このような概念は、明細書全体にわたって適用性を有し得る。

[0131]同様に、これら例が、フローチャート、フロー図、有限状態図、構造図又はブロック図として描写される、プロセスとして説明され得ることに留意されたい。フローチャートは、動作を順次プロセスとして説明し得るが、これら動作の多くは並行して又は同時に実行され得、プロセスは繰り返され得る。加えて、動作の順序は並べ換えられ得る。プロセスは、その動作が完了すると終了する。プロセスは、方法、関数、プロシージャ、サブルーチン、サブプログラム、等に対応し得る。プロセスがソフトウェア関数に対応するとき、その終了は、呼び出し関数又は主関数に関数の復帰に対応する。

[0132]開示された実現の上記説明は、当業者が本発明を製造又は使用することができるようにするために提供されている。これらの実現への様々な修正は、当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本発明の精神又は範囲から逸脱することなく他の実現にも適用可能であり得る。故に、本発明は、本明細書で示された実現に制限されることを意図しておらず、本明細書で開示された原理及び新規の特徴に合致する最も広い範囲が与えられるべきである。

[0132]開示された実現の上記説明は、当業者が本発明を製造又は使用することができるようにするために提供されている。これらの実現への様々な修正は、当業者には容易に明らかであり、本明細書で定義された包括的な原理は、本発明の精神又は範囲から逸脱することなく他の実現にも適用可能であり得る。故に、本発明は、本明細書で示された実現に制限されることを意図しておらず、本明細書で開示された原理及び新規の特徴に合致する最も広い範囲が与えられるべきである。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
撮像システムであって
複数の感光素子を含むアレイと、
複数の回路に接続された感光素子において集積される光を読み取るための複数の回路と、前記複数の回路の各々は、
前記複数の感光素子のうちの少なくとも１つの感光素子と連通状態にある少なくとも１つのストレージキャパシタ、前記ストレージキャパシタは、前記少なくとも１つの感光素子からの複数の電荷ダンプを表す蓄積電荷の蓄電のためのキャパシタンスを有し、前記複数の電荷ダンプの各々は、前記少なくとも１つ感光素子において集積される前記光を表す電荷を備える、及び
前記ストレージキャパシタと連通状態にあり、前記ストレージキャパシタへの前記少なくとも１つの感光素子からの前記複数の電荷ダンプを制御するために構成された少なくとも１つのタイミング回路、ここにおいて、前記ストレージキャパシタ及び前記タイミング回路は協力して、前記少なくとも１つの感光素子のフルウェルキャパシティを拡張する、
を備える、
前記複数の回路のうちの少なくとも１つから前記蓄積電荷を受けるように及び前記電荷の強度よりも高い強度を有する増幅信号を出力するように構成された増幅器と、
前記増幅信号を受け、前記増幅信号をデジタル信号へと変換するための、前記増幅器と連通状態にあるアナログ／デジタルコンバータと、
前記デジタル信号を格納するように構成されたメモリ構成要素と
を備える撮像システム。
［Ｃ２］
前記メモリ構成要素は、ＤＲＡＭを備える、
Ｃ１に記載の撮像システム。
［Ｃ３］
前記メモリ構成要素は、前記少なくとも１つの感光素子の前記フルウェルキャパシティを更に拡張するために、前記アレイからの複数の読取りのデジタル表現を蓄積するように構成される、
Ｃ１に記載の撮像システム。
［Ｃ４］
前記複数の感光素子の各々は、光を集積するためのフォトダイオードと、前記フォトダイオードに接続された少なくとも１つの転送ゲートとを備える、
Ｃ１に記載の撮像システム。
［Ｃ５］
前記複数の回路の各々の少なくとも一部は、前記複数の感光素子のうちの少なくとも２つの感光素子の間で共有される、
Ｃ４に記載の撮像システム。
［Ｃ６］
前記少なくとも２つの画素の各々の前記転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続される、
Ｃ５に記載の撮像システム。
［Ｃ７］
前記複数の回路の各々は、前記関連するタイミング回路を介して前記少なくとも２つの画素の各々の関連するストレージキャパシタと直列に接続された浮遊拡散ノードを更に備える、
Ｃ６に記載の撮像システム。
［Ｃ８］
前記複数の回路の各々は、
前記少なくとも１つのストレージキャパシタと直列に接続された浮遊拡散ノードと、
前記複数の電荷ダンプの前に、前記浮遊拡散ノード及び前記少なくとも１つのストレージキャパシタのうちの一方又は両方を所定の電荷レベルにリセットするように構成されたリセットトランジスタと、
を更に備え、
前記少なくとも１つのタイミング回路は、前記浮遊拡散ノードと前記ストレージキャパシタとの間に直列に接続される、
Ｃ５に記載の撮像システム。
［Ｃ９］
前記複数の回路の各々は、
前記ストレージキャパシタから前記蓄積電荷を受けるように構成されたソースフォロア増幅器と、
前記複数の感光素子の選択された行の前記ソースフォロア増幅器をアクティブにするように構成された行選択トランジスタと
を更に備える、Ｃ８に記載の撮像システム。
［Ｃ１０］
前記ストレージキャパシタは、前記少なくとも１つ感光素子からの８つ以上の電荷ダンプを蓄電するためのキャパシタンスで構成される、
Ｃ１に記載の撮像システム。
［Ｃ１１］
前記ストレージキャパシタの前記キャパシタンスは、略３．２フェムトファラッド以上である、
Ｃ１に記載の撮像システム。
［Ｃ１２］
画像センサであって
複数の感光素子を含むアレイと、
複数の回路に接続された感光素子において集積される光を読み取るための複数の回路と、
を備え、前記複数の回路の各々は、
前記複数の感光素子のうちの少なくとも１つの感光素子と連通状態にある少なくとも１つのストレージキャパシタと、前記ストレージキャパシタは、前記少なくとも１つの感光素子からの複数の電荷ダンプを表す蓄積電荷の蓄電のためのキャパシタンスを有し、前記複数の電荷ダンプの各々は、前記少なくとも１つ感光素子において集積される前記光を表す電荷を備える、及び、
前記ストレージキャパシタと連通状態にあり、前記ストレージキャパシタへの前記少なくとも１つの感光素子からの前記複数の電荷ダンプを制御するために構成された少なくとも１つのタイミング回路、ここにおいて、前記ストレージキャパシタ及び前記タイミング回路は前記少なくとも１つの感光素子のフルウェルキャパシティを拡張するため協働する、
を備える、画像センサ。
［Ｃ１３］
前記複数の感光素子の各々は、光を集積するためのフォトダイオードと、前記フォトダイオードに接続された少なくとも１つの転送ゲートとを備える、
Ｃ１２に記載の画像センサ。
［Ｃ１４］
前記複数の回路の各々は、
前記少なくとも１つのストレージキャパシタと直列に接続された浮遊拡散ノードと、
前記複数の電荷ダンプの前に、前記浮遊拡散ノード及びストレージキャパシタのうちの一方又は両方を所定の電荷レベルにリセットするように構成されたリセットトランジスタと
を更に備える、Ｃ１３に記載の画像センサ。
［Ｃ１５］
前記少なくとも１つのタイミング回路は、前記浮遊拡散ノードと前記少なくとも１つのストレージキャパシタとの間に接続される、
Ｃ１４に記載の画像センサ。
［Ｃ１６］
前記複数の回路の各々は、
前記浮遊拡散を介して前記少なくとも１つのストレージキャパシタから前記蓄積電荷を受けるように構成された前記複数の感光素子を含む選択された行のソースフォロア増幅器と、
前記ソースフォロア増幅器をアクティブ化するように構成された行選択トランジスタと
を更に備える、Ｃ１４に記載の画像センサ。
［Ｃ１７］
前記複数の回路の各々の前記リセットトランジスタ、浮遊拡散、ソースフォロア増幅器及び行選択トランジスタは、前記複数の感光素子のうちの４つの感光素子の間で共有され、前記４つの感光素子の各々の前記少なくとも１つの転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続され、前記関連するタイミング回路は、選択的に、前記関連するストレージキャパシタを前記浮遊拡散と直列に結合する、
Ｃ１６に記載の画像センサ。
［Ｃ１８］
前記複数の読出し回路の各々の前記リセットトランジスタ、浮遊拡散、ソースフォロア増幅器及び行選択トランジスタは、前記複数の感光素子のうちの８つの感光素子の間で共有され、前記８つの感光素子の各々の前記少なくとも１つの転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続され、前記関連するタイミング回路は、選択的に、前記関連するストレージキャパシタを前記浮遊拡散と直列に結合する、
Ｃ１６に記載の画像センサ。
［Ｃ１９］
前記複数の読出し回路の各々の前記リセットトランジスタ、浮遊拡散、ソースフォロア増幅器及び行選択トランジスタは、前記複数の感光素子のうちの１６個の感光素子の間で共有され、前記１６個の感光素子の各々の前記少なくとも１つの転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続され、前記関連するタイミング回路は、選択的に、前記関連するストレージキャパシタを前記浮遊拡散と直列に結合する、
Ｃ１６に記載の画像センサ。
［Ｃ２０］
画素読出し方法であって、
決定された集積時間の間、画素の光検出器において光を集積することと、
電荷ダンプの複数の各々について、ストレージキャパシタが、前記複数の電荷ダンプの合計を表す蓄積電荷を保持するように、前記画素のフルウェルキャパシティを拡張するために、前記光検出器において集積される前記光を表す電荷を前記光検出器から前記ストレージキャパシタに転送することと、
デジタル信号への変換のために、前記ストレージキャパシタから蓄積電荷を出力することと
を備える画素読出し方法。
［Ｃ２１］
前記電荷を転送することは、前記光検出器から前記ストレージキャパシタに前記電荷を転送するために、前記光検出器に関連付けられた転送ゲートをオンにすることを備える、
Ｃ２０に記載の画素読出し方法。
［Ｃ２２］
前記電荷を前記ストレージキャパシタに転送することは、前記ストレージキャパシタから浮遊拡散ノードに前記電荷の少なくとも一部を転送するために、前記ストレージキャパシタと前記浮遊拡散ノードとの間に直列に接続されたタイミング回路をオンにすることを備える、
Ｃ２１に記載の画素読出し方法。
［Ｃ２３］
前記電荷を前記ストレージキャパシタに転送することは、前記転送ゲート及び前記タイミング回路を逐次的にオンにすることを備える、
Ｃ２２に記載の画素読出し方法。
［Ｃ２４］
前記光電荷を前記ストレージキャパシタに転送することは、前記ストレージキャパシタを、及び前記浮遊拡散を直列に接続するために、前記タイミング回路がオンに留まっている間に、前記複数の電荷ダンプの各々に対して一度前記転送ゲートをオンにすることを備える、
Ｃ２２に記載の画素読出し方法。
［Ｃ２５］
前記光検出器において集積される前記光を表す前記電荷を転送する前に、前記ストレージキャパシタの電荷レベルを所定の電荷レベルにリセットすることを更に備える、
Ｃ２０に記載の画素読出し方法。
［Ｃ２６］
前記転送ゲートを前記複数回選択的にアクティブ化することで、前記光検出器から前記ストレージキャパシタに前記電荷を転送することを制御すること
を更に備える、Ｃ２０に記載の画素読出し方法。
［Ｃ２７］
画素読出しのための装置であって、
ターゲット画像シーンからの光を集積するための複数の画素と、
前記複数の画素のうちの少なくとも１つの画素から複数の電荷信号を読み出すための手段と、前記電荷信号の各々は、前記少なくとも１つ画素において集積される光を表す、
各前記少なくとも１つの画素のフルウェルキャパシティを拡張するために蓄積電荷を格納するための手段と、前記蓄積電荷は、前記複数の電荷信号の合計を表す、
前記蓄積電荷を対応するデジタル画素値へと変換するための手段と、
前記デジタル画素値を格納するための手段と
を備える画素読出しのための装置。
［Ｃ２８］
前記蓄積電荷を生成するために、前記複数の電荷信号の数及び前記複数の電荷信号を読み出すタイミングを制御するための手段
を更に備える、Ｃ２７に記載の画素読出しのための装置。
［Ｃ２９］
前記フルウェルキャパシティを更に拡張するために、前記デジタル画素値を格納するための反復の数を制御するための手段
を更に備える、Ｃ２７に記載の画素読出しのための装置。
［Ｃ３０］
ｋＴＣノイズを補償するための手段
を更に備える、Ｃ２７に記載の画素読出しのための装置。

Claims (30)

1. 撮像システムであって
   複数の感光素子を含むアレイと、
   複数の回路に接続された感光素子において集積される光を読み取るための複数の回路と、前記複数の回路の各々は、
   前記複数の感光素子のうちの少なくとも１つの感光素子と連通状態にある少なくとも１つのストレージキャパシタ、前記ストレージキャパシタは、前記少なくとも１つの感光素子からの複数の電荷ダンプを表す蓄積電荷の蓄電のためのキャパシタンスを有し、前記複数の電荷ダンプの各々は、前記少なくとも１つ感光素子において集積される前記光を表す電荷を備える、及び
   前記ストレージキャパシタと連通状態にあり、前記ストレージキャパシタへの前記少なくとも１つの感光素子からの前記複数の電荷ダンプを制御するために構成された少なくとも１つのタイミング回路、ここにおいて、前記ストレージキャパシタ及び前記タイミング回路は協力して、前記少なくとも１つの感光素子のフルウェルキャパシティを拡張する、
   を備える、
   前記複数の回路のうちの少なくとも１つから前記蓄積電荷を受けるように及び前記電荷の強度よりも高い強度を有する増幅信号を出力するように構成された増幅器と、
   前記増幅信号を受け、前記増幅信号をデジタル信号へと変換するための、前記増幅器と連通状態にあるアナログ／デジタルコンバータと、
   前記デジタル信号を格納するように構成されたメモリ構成要素と
   を備える撮像システム。
2. 前記メモリ構成要素は、ＤＲＡＭを備える、
   請求項１に記載の撮像システム。
3. 前記メモリ構成要素は、前記少なくとも１つの感光素子の前記フルウェルキャパシティを更に拡張するために、前記アレイからの複数の読取りのデジタル表現を蓄積するように構成される、
   請求項１に記載の撮像システム。
4. 前記複数の感光素子の各々は、光を集積するためのフォトダイオードと、前記フォトダイオードに接続された少なくとも１つの転送ゲートとを備える、
   請求項１に記載の撮像システム。
5. 前記複数の回路の各々の少なくとも一部は、前記複数の感光素子のうちの少なくとも２つの感光素子の間で共有される、
   請求項４に記載の撮像システム。
6. 前記少なくとも２つの画素の各々の前記転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続される、
   請求項５に記載の撮像システム。
7. 前記複数の回路の各々は、前記関連するタイミング回路を介して前記少なくとも２つの画素の各々の関連するストレージキャパシタと直列に接続された浮遊拡散ノードを更に備える、
   請求項６に記載の撮像システム。
8. 前記複数の回路の各々は、
   前記少なくとも１つのストレージキャパシタと直列に接続された浮遊拡散ノードと、
   前記複数の電荷ダンプの前に、前記浮遊拡散ノード及び前記少なくとも１つのストレージキャパシタのうちの一方又は両方を所定の電荷レベルにリセットするように構成されたリセットトランジスタと、
   を更に備え、
   前記少なくとも１つのタイミング回路は、前記浮遊拡散ノードと前記ストレージキャパシタとの間に直列に接続される、
   請求項５に記載の撮像システム。
9. 前記複数の回路の各々は、
   前記ストレージキャパシタから前記蓄積電荷を受けるように構成されたソースフォロア増幅器と、
   前記複数の感光素子の選択された行の前記ソースフォロア増幅器をアクティブにするように構成された行選択トランジスタと
   を更に備える、請求項８に記載の撮像システム。
10. 前記ストレージキャパシタは、前記少なくとも１つ感光素子からの８つ以上の電荷ダンプを蓄電するためのキャパシタンスで構成される、
    請求項１に記載の撮像システム。
11. 前記ストレージキャパシタの前記キャパシタンスは、略３．２フェムトファラッド以上である、
    請求項１に記載の撮像システム。
12. 画像センサであって
    複数の感光素子を含むアレイと、
    複数の回路に接続された感光素子において集積される光を読み取るための複数の回路と、
    を備え、前記複数の回路の各々は、
    前記複数の感光素子のうちの少なくとも１つの感光素子と連通状態にある少なくとも１つのストレージキャパシタと、前記ストレージキャパシタは、前記少なくとも１つの感光素子からの複数の電荷ダンプを表す蓄積電荷の蓄電のためのキャパシタンスを有し、前記複数の電荷ダンプの各々は、前記少なくとも１つ感光素子において集積される前記光を表す電荷を備える、及び、
    前記ストレージキャパシタと連通状態にあり、前記ストレージキャパシタへの前記少なくとも１つの感光素子からの前記複数の電荷ダンプを制御するために構成された少なくとも１つのタイミング回路、ここにおいて、前記ストレージキャパシタ及び前記タイミング回路は前記少なくとも１つの感光素子のフルウェルキャパシティを拡張するため協働する、
    を備える、画像センサ。
13. 前記複数の感光素子の各々は、光を集積するためのフォトダイオードと、前記フォトダイオードに接続された少なくとも１つの転送ゲートとを備える、
    請求項１２に記載の画像センサ。
14. 前記複数の回路の各々は、
    前記少なくとも１つのストレージキャパシタと直列に接続された浮遊拡散ノードと、
    前記複数の電荷ダンプの前に、前記浮遊拡散ノード及びストレージキャパシタのうちの一方又は両方を所定の電荷レベルにリセットするように構成されたリセットトランジスタと
    を更に備える、請求項１３に記載の画像センサ。
15. 前記少なくとも１つのタイミング回路は、前記浮遊拡散ノードと前記少なくとも１つのストレージキャパシタとの間に接続される、
    請求項１４に記載の画像センサ。
16. 前記複数の回路の各々は、
    前記浮遊拡散を介して前記少なくとも１つのストレージキャパシタから前記蓄積電荷を受けるように構成された前記複数の感光素子を含む選択された行のソースフォロア増幅器と、
    前記ソースフォロア増幅器をアクティブ化するように構成された行選択トランジスタと
    を更に備える、請求項１４に記載の画像センサ。
17. 前記複数の回路の各々の前記リセットトランジスタ、浮遊拡散、ソースフォロア増幅器及び行選択トランジスタは、前記複数の感光素子のうちの４つの感光素子の間で共有され、前記４つの感光素子の各々の前記少なくとも１つの転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続され、前記関連するタイミング回路は、選択的に、前記関連するストレージキャパシタを前記浮遊拡散と直列に結合する、
    請求項１６に記載の画像センサ。
18. 前記複数の読出し回路の各々の前記リセットトランジスタ、浮遊拡散、ソースフォロア増幅器及び行選択トランジスタは、前記複数の感光素子のうちの８つの感光素子の間で共有され、前記８つの感光素子の各々の前記少なくとも１つの転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続され、前記関連するタイミング回路は、選択的に、前記関連するストレージキャパシタを前記浮遊拡散と直列に結合する、
    請求項１６に記載の画像センサ。
19. 前記複数の読出し回路の各々の前記リセットトランジスタ、浮遊拡散、ソースフォロア増幅器及び行選択トランジスタは、前記複数の感光素子のうちの１６個の感光素子の間で共有され、前記１６個の感光素子の各々の前記少なくとも１つの転送ゲートは、関連するストレージキャパシタと直列に接続され、前記関連するストレージキャパシタは、関連するタイミング回路と直列に接続され、前記関連するタイミング回路は、選択的に、前記関連するストレージキャパシタを前記浮遊拡散と直列に結合する、
    請求項１６に記載の画像センサ。
20. 画素読出し方法であって、
    決定された集積時間の間、画素の光検出器において光を集積することと、
    電荷ダンプの複数の各々について、ストレージキャパシタが、前記複数の電荷ダンプの合計を表す蓄積電荷を保持するように、前記画素のフルウェルキャパシティを拡張するために、前記光検出器において集積される前記光を表す電荷を前記光検出器から前記ストレージキャパシタに転送することと、
    デジタル信号への変換のために、前記ストレージキャパシタから蓄積電荷を出力することと
    を備える画素読出し方法。
21. 前記電荷を転送することは、前記光検出器から前記ストレージキャパシタに前記電荷を転送するために、前記光検出器に関連付けられた転送ゲートをオンにすることを備える、
    請求項２０に記載の画素読出し方法。
22. 前記電荷を前記ストレージキャパシタに転送することは、前記ストレージキャパシタから浮遊拡散ノードに前記電荷の少なくとも一部を転送するために、前記ストレージキャパシタと前記浮遊拡散ノードとの間に直列に接続されたタイミング回路をオンにすることを備える、
    請求項２１に記載の画素読出し方法。
23. 前記電荷を前記ストレージキャパシタに転送することは、前記転送ゲート及び前記タイミング回路を逐次的にオンにすることを備える、
    請求項２２に記載の画素読出し方法。
24. 前記光電荷を前記ストレージキャパシタに転送することは、前記ストレージキャパシタを、及び前記浮遊拡散を直列に接続するために、前記タイミング回路がオンに留まっている間に、前記複数の電荷ダンプの各々に対して一度前記転送ゲートをオンにすることを備える、
    請求項２２に記載の画素読出し方法。
25. 前記光検出器において集積される前記光を表す前記電荷を転送する前に、前記ストレージキャパシタの電荷レベルを所定の電荷レベルにリセットすることを更に備える、
    請求項２０に記載の画素読出し方法。
26. 前記転送ゲートを前記複数回選択的にアクティブ化することで、前記光検出器から前記ストレージキャパシタに前記電荷を転送することを制御すること
    を更に備える、請求項２０に記載の画素読出し方法。
27. 画素読出しのための装置であって、
    ターゲット画像シーンからの光を集積するための複数の画素と、
    前記複数の画素のうちの少なくとも１つの画素から複数の電荷信号を読み出すための手段と、前記電荷信号の各々は、前記少なくとも１つ画素において集積される光を表す、
    各前記少なくとも１つの画素のフルウェルキャパシティを拡張するために蓄積電荷を格納するための手段と、前記蓄積電荷は、前記複数の電荷信号の合計を表す、
    前記蓄積電荷を対応するデジタル画素値へと変換するための手段と、
    前記デジタル画素値を格納するための手段と
    を備える画素読出しのための装置。
28. 前記蓄積電荷を生成するために、前記複数の電荷信号の数及び前記複数の電荷信号を読み出すタイミングを制御するための手段
    を更に備える、請求項２７に記載の画素読出しのための装置。
29. 前記フルウェルキャパシティを更に拡張するために、前記デジタル画素値を格納するための反復の数を制御するための手段
    を更に備える、請求項２７に記載の画素読出しのための装置。
30. ｋＴＣノイズを補償するための手段
    を更に備える、請求項２７に記載の画素読出しのための装置。

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