KR20220043449A - 이미지 센싱 장치 - Google Patents
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Abstract
본 기술의 일 실시예에 따른 이미지 센싱 장치는, 제 1 공통 플로팅 디퓨전 노드, 입사광을 변환하여 광전하를 생성하는 복수의 제 1 광전변환소자들, 상기 제 1 광전변환소자들에서 생성된 광전하를 상기 제 1 공통 플로팅 디퓨전 노드에 전달하는 복수의 제 1 전송 트랜지스터들, 및 상기 제 1 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시키는 제 1 컨버젼 게인 트랜지스터를 포함하는 제 1 유닛 픽셀 블록; 제 1 방향으로 상기 제 1 유닛 픽셀과 인접하게 위치하며, 제 2 공통 플로팅 디퓨전 노드, 입사광을 변환하여 광전하를 생성하는 복수의 제 2 광전변환소자들, 상기 제 2 광전변환소자들에서 생성된 광전하를 상기 제 2 공통 플로팅 디퓨전 노드에 전달하는 복수의 제 2 전송 트랜지스터들, 및 상기 제 2 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시키는 제 2 컨버젼 게인 트랜지스터를 포함하는 제 2 유닛 픽셀 블록; 및 상기 제 1 유닛 픽셀 블록과 상기 제 2 유닛 픽셀 블록의 경계 영역에 위치하며, 상기 제 1 컨버젼 게인 트랜지스터와 상기 제 2 컨버젼 게인 트랜지스터를 소자분리시키는 아이솔레이션 트랜지스터를 포함할 수 있다.
Description
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
이러한 이미지 센서는 센서의 해상도가 높아짐에 따라 칩 사이즈(Chip Size)의 증가 없이 픽셀(Pixel)들의 수를 증가시키기 위해 픽셀 사이즈가 점점 작아지고 있다.
본 발명의 실시예는 플로팅 디퓨전 영역의 캐패시턴스를 가변시키기 위한 DCG(Dual Conversion Gain) 정션 캐패시터의 크기를 크게 확장시킬 수 있는 이미지 센싱 장치를 제공한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 기술의 일 실시예에 따른 이미지 센싱 장치는, 제 1 공통 플로팅 디퓨전 노드, 입사광을 변환하여 광전하를 생성하는 복수의 제 1 광전변환소자들, 상기 제 1 광전변환소자들에서 생성된 광전하를 상기 제 1 공통 플로팅 디퓨전 노드에 전달하는 복수의 제 1 전송 트랜지스터들, 및 상기 제 1 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시키는 제 1 컨버젼 게인 트랜지스터를 포함하는 제 1 유닛 픽셀 블록; 제 1 방향으로 상기 제 1 유닛 픽셀과 인접하게 위치하며, 제 2 공통 플로팅 디퓨전 노드, 입사광을 변환하여 광전하를 생성하는 복수의 제 2 광전변환소자들, 상기 제 2 광전변환소자들에서 생성된 광전하를 상기 제 2 공통 플로팅 디퓨전 노드에 전달하는 복수의 제 2 전송 트랜지스터들, 및 상기 제 2 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시키는 제 2 컨버젼 게인 트랜지스터를 포함하는 제 2 유닛 픽셀 블록; 및 상기 제 1 유닛 픽셀 블록과 상기 제 2 유닛 픽셀 블록의 경계 영역에 위치하며, 상기 제 1 컨버젼 게인 트랜지스터와 상기 제 2 컨버젼 게인 트랜지스터를 소자분리시키는 아이솔레이션 트랜지스터를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센싱 장치는 플로팅 디퓨전 영역의 캐패시턴스를 가변시키기 위한 DCG 정션 캐패시터의 크기를 크게 확장시킬 수 있다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도.
도 2는 본 발명의 일 실시예들에 따른 도 1의 픽셀 어레이에서 X 방향으로 이웃한 유닛 픽셀 블록들의 배치 구조를 예시적으로 나타낸 레이아웃 도면.
도 3은 도 2에서 X-X’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 도면.
도 4는 도 2에서 인접한 유닛 픽셀 블록들 및 해당 유닛 픽셀 블록들 사이에 위치하는 아이솔레이션 트랜지스터에 대응되는 등가회로도.
도 5는 본 발명의 다른 실시예들에 따른 도 1의 픽셀 어레이에서 Y 방향으로 이웃한 유닛 픽셀 블록들의 배치 구조를 예시적으로 나타낸 레이아웃 도면.
도 2는 본 발명의 일 실시예들에 따른 도 1의 픽셀 어레이에서 X 방향으로 이웃한 유닛 픽셀 블록들의 배치 구조를 예시적으로 나타낸 레이아웃 도면.
도 3은 도 2에서 X-X’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 도면.
도 4는 도 2에서 인접한 유닛 픽셀 블록들 및 해당 유닛 픽셀 블록들 사이에 위치하는 아이솔레이션 트랜지스터에 대응되는 등가회로도.
도 5는 본 발명의 다른 실시예들에 따른 도 1의 픽셀 어레이에서 Y 방향으로 이웃한 유닛 픽셀 블록들의 배치 구조를 예시적으로 나타낸 레이아웃 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예들에 따른 이미지 센싱 장치의 구성을 개략적으로 도시한 블럭도이다.
도 1을 참조하면, 이미지 센싱 장치는 픽셀 어레이(pixel array, 100), 상관 이중 샘플러(correlated double sampler, CDS, 200), 아날로그-디지털 컨버터(analog digital converter, ADC, 300), 버퍼(Buffer, 400), 로우 드라이버(row driver, 500), 타이밍 제너레이터(timing generator, 600), 제어 레지스터(control register, 700) 및 램프 신호 제너레이터(ramp signal generator, 800)를 포함할 수 있다.
픽셀 어레이(100)는 연속적으로 배열된 복수의 유닛 픽셀 블록(PB)들을 포함할 수 있다. 각 유닛 픽셀 블록(PB)은 플로팅 디퓨전 영역 및 픽셀 트랜지스터들을 공유하는 복수 개의 유닛 픽셀들을 포함할 수 있다. 예컨대, 유닛 픽셀 블록(PB)은 8개의 유닛 픽셀들이 리셋(Reset) 트랜지스터, 소스 팔로워(Source Follower) 트랜지스터 및 선택(Select) 트랜지스터를 공유하며, 4개의 유닛 픽셀들 마다 1개의 플로팅 디퓨전(Floating Diffusion) 영역을 공유하는 8-공유 픽셀 구조(8-shared pixel structure)로 형성될 수 있다. 2개의 플로팅 디퓨전 영역들은 도전 라인을 통해 서로 연결되어 하나의 공통 노드(이하, ‘공통 플로팅 디퓨전 노드’라 정의함)를 형성할 수 있다. 각 유닛 픽셀은 외부에서 입사된 광을 변환시켜 광전하를 생성하는 광전변환소자 및 광전변환소자에서 생성된 광전하를 플로팅 디퓨전 영역으로 전달하는 전송(Transfer) 트랜지스터를 포함할 수 있다. 또한, 각 유닛 픽셀 블록(PB)은 컨버젼 게인 트랜지스터 및 DCG 정션 캐패시터를 포함할 수 있다. DCG 정션 캐패시터는 반도체 기판 상부에 불순물이 주입된 불순물 영역으로서, 컨버젼 게인 트랜지스터의 소스/드레인 영역일 수 있다. 컨버젼 게인 트랜지스터 및 DCG 정션 캐패시터는 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시켜 이미지 센싱 장치의 컨버젼 게인(conversion gain)을 조절할 수 있다. 특히, 본 실시예에서는, 이웃하는 2개의 유닛 픽셀 블록들마다 그들의 경계 영역에, 해당 유닛 픽셀 블록들의 컨버젼 게인 트랜지스터들을 소자분리시키는 아이솔레이션 트랜지스터가 형성될 수 있다. 이러한 유닛 픽셀 블록들의 레이아웃에 대해서는 보다 상세하게 후술된다. 유닛 픽셀 블록(PB)의 출력 노드는 컬럼 라인(column line)과 연결될 수 있다.
상관 이중 샘플러(200)는 픽셀 어레이(100)의 유닛 픽셀 블록(PB)들로부터 수신된 픽셀 신호를 샘플링할 수 있다. 예를 들어, 상관 이중 샘플러(200)는 타이밍 제너레이터(600)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 아날로그-디지털 컨버터(300)로 전송할 수 있다.
아날로그-디지털 컨버터(300)는 램프 신호 제너레이터(800)로부터 출력된 램프 신호와 상관 이중 샘플러(200)로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력할 수 있다. 아날로그-디지털 컨버터(300)는 타이밍 제너레이터(600)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(400)로 출력할 수 있다.
버퍼(400)는 아날로그-디지털 컨버터(300)로부터 출력된 복수의 디지털 신호들을 저장한 후 이들을 감지 증폭하여 출력할 수 있다.
로우 드라이버(500)는 타이밍 제너레이터(600)의 신호에 따라 픽셀 어레이(100)를 구동시킬 수 있다. 예를 들어, 로우 드라이버(500)는 유닛 픽셀 블록(PB)들에 포함된 트랜지스터들 및 컨버젼 게인 트랜지스터를 제어하기 위한 구동 신호들을 픽셀 어레이(100)로 출력할 수 있다.
타이밍 제너레이터(600)는 로우 드라이버(500), 상관 이중 샘플링(200), 아날로그-디지털 컨버터(300) 및 램프 신호 제너레이터(800)의 동작을 제어하기 위한 타이밍 신호를 생성할 수 있다.
제어 레지스터(700)는 램프 신호 제너레이터(800), 타이밍 제너레이터(600) 및 버퍼(400)의 동작을 제어하기 위한 제어 신호들을 생성할 수 있다.
램프 신호 제너레이터(800)는 제어 레지스터(700)의 제어 신호와 타이밍 제너레이터(600)의 타이밍 신호에 근거하여 아날로그-디지털 컨버터(300)로부터 출력되는 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시예들에 따른 도 1의 픽셀 어레이에서 X 방향으로 이웃한 유닛 픽셀 블록들의 배치 구조를 예시적으로 나타낸 레이아웃 도면이며, 도 3은 도 2에서 X-X’절취선을 따라 절단된 단면의 모습을 예시적으로 보여주는 도면이다.
도 2 및 도 3을 참조하면, 각 유닛 픽셀 블록(PB1-PB3)은 유닛 픽셀들(PX1~PX8), 플로팅 디퓨전 영역들(FD1, FD2), 소스 팔로워 트랜지스터(DX1-DX3), 선택 트랜지스터(SX1-SX3), 리셋 트랜지스터(RX1-RX3), 컨버젼 게인 트랜지스터(CX1-CX3) 및 DCG 정션 캐패시터들(C1-C3)을 포함할 수 있다.
도 2에서는, 설명의 편의를 위해, 각 트랜지스터에 대한 참조부호들(DX1-DX3, SX1-SX3, RX1-RX3, TX1-TX8, CX1-CX3)이 해당 트랜지스터의 게이트에 표시되었다.
유닛 픽셀들(PX1-PX8) 각각은 입사광에 응답하여 광전하를 생성하는 1개의 광전변환소자(PD1-PD8) 및 광전변환소자(PD1-PD8)에서 생성된 광전하를 플로팅 디퓨전 영역(FD1, FD2)으로 전달하는 1개의 전송 트랜지스터(TX1-TX8)를 포함할 수 있다.
광전변환소자들(PD1-PD8)은 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합으로 구현될 수도 있다. 예를 들어, 광전변환소자들(PD1-PD8)은 기판의 하부 영역(lower portion)에 형성될 수 있으며, 서로 상보적인 도전형을 갖는 불순물영역들(P형 및 N형 불순물 영역)이 수직방향으로 적층된 형태로 형성될 수 있다.
각 전송 트랜지스터(TX1-TX8)는 대응되는 광전변환소자(PD1-PD8)와 플로팅 디퓨전 영역(FD1, FD2)과 연결될 수 있다. 예를 들어, 전송 트랜지스터들(TX1-TX4)의 일측 단자는 대응되는 광전변환소자(PD1-PD4)와 연결되고 다른 일측 단자는 플로팅 디퓨전 영역(FD1)과 연결될 수 있다. 그리고, 전송 트랜지스터들(TX5-TX8)의 일측 단자는 대응되는 광전변환소자(PD5-PD8)와 연결되고 다른 일측 단자는 플로팅 디퓨전 영역(FD2)과 연결될 수 있다. 전송 트랜지스터들(TX1-TX8)은 전송 게이트에 인가되는 전송 신호에 근거하여 턴온(turn-on) 또는 턴오프(turn-off)됨으로써 광전변환소자(PD1-PD8)에서 생성된 광전하를 대응되는 플로팅 디퓨전 영역(FD, FD2)으로 전송할 수 있다.
플로팅 디퓨전 영역들(FD1, FD2)은 전송 트랜지스터(TX1-TX8)에 의해 전달된 광전하를 임시적으로 저장할 수 있다. 플로팅 디퓨전 영역들(FD1, FD2)은 기판의 상부 영역(upper portion)에 일정 깊이만큼 불순물(예컨대, N타입의 불순물)이 주입된 불순물 영역을 포함할 수 있다. 각 유닛 픽셀 블록(PB1-PB3)의 플로팅 디퓨전 영역들(FD1, FD2)은 메탈 라인과 같은 도전 라인을 통해 서로 연결되어 공통 플로팅 디퓨전 노드(CFD1-CFD3)를 형성할 수 있다. 즉, 각 유닛 픽셀 블록(PB1-PB3)은 2개의 플로팅 디퓨전 영역들(FD1, FD2)이 공통 연결되어 8개의 유닛 픽셀들(PX1-PX8)에 공유되는 8-공유 픽셀 구조(8-shared pixel structure)를 포함할 수 있다. 각 유닛 픽셀 블록(PB1-PB3)에서, 공통 플로팅 디퓨전 노드(CFD1-CFD3)는 소스 팔로워 트랜지스터(DX1-DX3)의 게이트, 리셋 트랜지스터(RX1-RX3)의 일측 단자(소스/드레인 영역) 및 컨버젼 게인 트랜지스터(CX1-CX3)의 일측 단자(소스/드레인 영역)와 연결될 수 있다.
각 유닛 픽셀 블록(PB1-PB3) 내 8개의 유닛 픽셀들(PX1-PX8)은 4개의 유닛 픽셀들 마다 1개의 플로팅 디퓨전 영역을 공유하도록 배치될 수 있다. 예를 들어, 8개의 유닛 픽셀들(PX1-PX8) 중 4개의 유닛 픽셀들(PX1-PX4)은 플로팅 디퓨전 영역(FD1)을 둘러싸도록 배치되어 플로팅 디퓨전 영역(FD1)을 공유할 수 있다. 그리고, 나머지 4개의 유닛 픽셀들(PX5-PX8)은 플로팅 디퓨전 영역(FD2)을 둘러싸도록 배치되어 플로팅 디퓨전 영역(FD2)을 공유할 수 있다.
이하에서는, 설명의 편의를 위해, 유닛 픽셀 블록(PB1-PB3) 내에서, 1개의 플로팅 디퓨전 영역을 공유하는 4개의 유닛 픽셀들 및 그 공유되는 플로팅 디퓨전 영역을 묶어서 서브 픽셀 블록(PB_S1, PB_S2)으로 정의한다. 예를 들어, 도 2에서와 같이, 서브 픽셀 블록(PB_S1)은 플로팅 디퓨전 영역(FD1) 및 이를 공유하는 4개의 유닛 픽셀들(PX1-PX4)을 포함하는 단위 블록을 의미한다. 또한, 서브 픽셀 블록(PB_S2)은 플로팅 디퓨전 영역(FD2) 및 이를 공유하는 4개의 유닛 픽셀들(PX5-PX8)을 포함하는 단위 블록을 의미한다.
유닛 픽셀 블록(PB1-PB3) 내에서, 서브 픽셀 블록들(PB_S1, PB_S2)은 Y 방향을 따라 일정 간격 이격되게 배치될 수 있다. 서브 픽셀 블록들(PB_S1, PB_S2)은 서로 동일한 배치 구조를 가지며 동일한 크기로 형성될 수 있다.
각 유닛 픽셀 블록(PB1-PB3)에서, Y 방향을 따라 서브 픽셀 블록들(PB_S1, PB_S2) 사이에는 소스 팔로워 트랜지스터(DX1-DX3)와 선택 트랜지스터(SX1-SX3)가 일렬로 배치되게 형성될 수 있다. 직렬 연결된 소스 팔로워 트랜지스터(DX1-DX3)와 선택 트랜지스터(SX1-SX3)는 전원전압 노드(VDD)와 출력 노드(OUT) 사이에서 연결될 수 있다. 소스 팔로워 트랜지스터(DX1-DX3)는 대응되는 공통 플로팅 디퓨전 노드(CFD1-CFD3)의 전압 크기에 대응되는 신호를 출력할 수 있으며, 선택 트랜지스터(SX1-SX3)는 소스 팔로워 트랜지스터(DX1-DX3)에서 출력되는 신호를 선택 신호(SS)에 근거하여 출력 노드(OUT)에 출력할 수 있다. 즉, 본 실시예의 이미지 센싱 장치에서 유닛 픽셀의 컨버젼 게인(conversion gain)은 공통 플로팅 디퓨전 노드(CFD1-CFD3)의 캐패시턴스에 의해 결정될 수 있다.
각 유닛 픽셀 블록(PB1-PB3)에서, 소스 팔로워 트랜지스터(DX1-DX3)의 게이트와 선택 트랜지스터(SX1-SX3)의 게이트는 하나의 액티브 영역(ACT1) 위에서 X 방향을 따라 일정 간격 이격되게 일렬로 배치될 수 있다. 액티브 영역(ACT1)에서, 소스 팔로워 트랜지스터(DX1-DX3)의 게이트의 일측 영역(소스/드레인 영역)은 전원전압 노드(VDD)와 연결되고 선택 트랜지스터(SX1-SX3)의 게이트의 일측 영역(소스/드레인 영역)은 출력 노드(OUT)와 연결될 수 있다.
각 유닛 픽셀 블록(PB1-PB3)에서, Y 방향을 따라 서브 픽셀 블록(PB_S1)의 다른 일측에는 리셋 트랜지스터(RX1-RX3)와 컨버젼 게인 트랜지스터(CX1-CX3)가 일렬로 배치될 수 있다. 유닛 픽셀 블록들(PB1-PB3)의 리셋 트랜지스터들(RX1-RX3)과 컨버젼 게인 트랜지스터들(CX1-CX3)은 하나의 액티브 영역(ACT2)에 형성될 수 있다. 예를 들어, 액티브 영역(ACT2)은 Y 방향을 따라 인접하게 배열된 유닛 픽셀 블록들(PB1-BP3) 모두를 가로지르도록 길게 연장될 수 있으며, 유닛 픽셀 블록들(PB1-BP3)의 리셋 트랜지스터들(RX1-RX3)과 컨버젼 게인 트랜지스터들(CX1-CX3)은 하나의 액티브 영역(ACT2)에 형성될 수 있다. 도 2에는, 액티브 영역(ACT2)이 3개의 유닛 픽셀 블록들(PB1-BP3)을 가로지르게 형성되는 경우가 예시적으로 도시되었으나, 액티브 영역(ACT2)은 Y 방향으로 픽셀 어레이(100)를 전체적으로 가로지르도록 길게 연장될 수 있다.
이때, Y 방향으로 인접한 유닛 픽셀 블록들(PB1-PB3)의 리셋 트랜지스터들(RX1-RX3)과 컨버젼 게인 트랜지스터들(CX1-CX3)은 유닛 픽셀 블록들(PB1-PB3)의 경계선을 기준으로 서로 대칭되게 배치될 수 있다. 예를 들어, 유닛 픽셀 블록(PB1)의 리셋 트랜지스터(RX1) 및 컨버젼 게인 트랜지스터(CX1)는 각각 유닛 픽셀 블록(PB2)의 리셋 트랜지스터(RX2) 및 컨버젼 게인 트랜지스터(CX2)와 크기는 같지만 X 방향으로의 배열 순서가 반대인 플립(flip) 구조로 배치될 수 있다. 유닛 픽셀 블록(PB2)의 리셋 트랜지스터(RX2) 및 컨버젼 게인 트랜지스터(CX2)는 각각 유닛 픽셀 블록(PB3)의 리셋 트랜지스터(RX3) 및 컨버젼 게인 트랜지스터(CX3)와 크기는 같지만 X 방향으로의 배열 순서가 반대인 플립(flip) 구조로 배치될 수 있다.
또한, 인접한 2개의 유닛 픽셀 블록들(PB1, PB2) 마다, 액티브 영역(ACT2)에서 해당 유닛 픽셀 블록들(PB1, PB2)의 경계 영역에는 컨버젼 게인 트랜지스터들(CX1, CX2)을 분리시키기 위한 아이솔레이션 트랜지스터(IX1)가 형성될 수 있다. 예를 들어, 픽셀 어레이(100)에서는 인접한 2개의 유닛 픽셀 블록들(PB1, PB2)이 한 쌍을 이루며, 쌍을 이루는 유닛 픽셀 블록들(PB1, PB2) 마다 그 경계 영역에 아이솔레이션 트랜지스터(IX1)가 형성될 수 있다. 액티브 영역(ACT2)에서, 유닛 픽셀 블록들(PB1, PB2)의 경계 영역에 아이솔레이션 트랜지스터(IX1)의 게이트가 위치하고, 아이솔레이션 트랜지스터(IX1)의 게이트 양측에는 각각 컨버젼 게인 트랜지스터들(CX1, CX2)의 게이트가 위치할 수 있다. 이때, 액티브 영역(ACT2)에서, 아이솔레이션 트랜지스터(IX1)의 게이트와 컨버젼 게인 트랜지스터들(CX1, CX2)의 게이트들 사이에 형성되는 소스/드레인 영역들이 정션 캐패시터들(C1, C2)이 될 수 있다.
만약, 유닛 픽셀 블록(PB1)에서 리셋 트랜지스터(RX1)와 컨버젼 게인 트랜지스터(CX1)가 형성되는 액티브 영역과 유닛 픽셀 블록(PB1)에서 리셋 트랜지스터(RX2)와 컨버젼 게인 트랜지스터(CX2)가 형성되는 액티브 영역이 소자분리구조(트렌치형 소자분리구조 또는 불순물을 주입한 정션 아이솔레이션 구조)에 의해 분리되는 경우, 최소한 확보해야 하는 소자분리구조의 크기가 있기 때문에 해당 액티브 영역들을 크게 형성하기가 어렵다. 즉, 컨버젼 게인 트랜지스터(CX1)의 소스/드레인 영역에 해당하는 정션 캐패시터를 크게 형성하기가 어렵다. 또한, 그 소자분리구조를 정션 아이솔레이션 구조로 형성하는 경우, 임플란트 마스크 패턴의 오버레이 변화로 인해 유닛 픽셀 블록들 간의 정션 캐패시턴스의 편차가 발생될 수 있다. 그러한 편차는 정션 캐패시터의 크기가 작은 경우, 이미지 센싱 장치의 동작에 보다 크게 영향을 줄 수 있다.
그러나, 본 실시예에서와 같이, 트랜지스터(IX1)를 이용하여 컨버젼 게인 트랜지스터들(CX1, CX2)을 소자분리시키는 경우, 컨버젼 게인 트랜지스터들(C1, C2) 사이에 정션 아이솔레이션 구조 대신에 트랜지스터(IX1)의 게이트만 형성하면 되므로, 컨버젼 게인 트랜지스터들(CX1, CX2)의 소스/드레인 영역의 면적 즉 정션 캐패시터(C1, C2)의 면적을 보다 크게 형성할 수 있다.
또한, 듀얼 컨버젼 게인(DCG)을 위한 캐패시턴스(DCG 캐패시턴스)는 정션 캐패시터(C1, C2)의 캐패시턴스, 컨버젼 게인 트랜지스터(CX1, CX2)의 기생 캐패시터(parasitic capacitor)(C1′, C2′)에 의한 기생 캐패시턴스, 및 아이솔레이션 트랜지스터(IX1)의 기생 캐패시터(C1″, C2″)에 의한 기생 캐패시턴스를 합한 값이 된다. 즉, 아이솔레이션 트랜지스터(IX1)를 형성하는 경우, 그렇지 않은 경우에 비해 DCG 캐패시턴스를 보다 크게 할 수 있다.
DCG 캐패시턴스가 커지면, 상술한 오버레이 변화가 생기더라도 그러한 오버레인 변화에 의한 캐패시턴스 편차의 영향을 줄일 수 있다.
액티브 영역(ACT2)에서, 리셋 트랜지스터(RX1-RX3)의 게이트와 컨버젼 게인 트랜지스터(CX1-CX3)의 게이트 사이의 소스/드레인 영역은 해당 유닛 픽셀 블록(PB1-PB3)의 공통 플로팅 디퓨전 노드(CFD1-CFD3)와 연결될 수 있다. 리셋 트랜지스터(RX1-RX3)의 다른 일측의 소스/드레인 영역은 전원전압 노드(VDD)와 연결될 수 있다.
도 4는 도 2에서 인접한 유닛 픽셀 블록들 및 해당 유닛 픽셀 블록들 사이에 위치하는 아이솔레이션 트랜지스터에 대응되는 등가회로도이다.
도 4를 참조하면, 유닛 픽셀 블록들(PB1, PB2)에서, 전송 트랜지스터들(TX1~TX8)은 대응되는 광전변환소자(PD1~PD8)와 플로팅 디퓨전(FD1, FD2) 사이에 연결될 수 있다. 플로팅 디퓨전 영역들(FD1, FD2)은 서로 병렬 연결되어 공통 플로팅 디퓨전 노드(CFD1, CFD2)를 형성할 수 있다.
리셋 트랜지스터(RX1, RX2)는 각각 전원전압 노드(VDD)와 공통 플로팅 디퓨전 노드(CFD1, CFD2)에 연결될 수 있다. 리셋 트랜지스터(RX1, RX2)는 게이트에 인가되는 리셋 신호에 근거하여 공통 플로팅 디퓨전 노드(CFD1, CFD2)를 전원전압 레벨로 초기화시킬 수 있다.
컨버젼 게인 트랜지스터(CX1, CX2)는 각각 공통 플로팅 디퓨전 노드(CFD1, CFD2)와 아이솔레이션 트랜지스터(IX1)에 연결될 수 있다. 컨버젼 게인 트랜지스터(CX1, CX2)는 각각 게이트에 인가되는 컨버젼 게인 제어신호에 근거하여 공통 플로팅 디퓨전 노드(CFD1, CFD2)의 캐패시턴스를 가변시킬 수 있다.
예를 들어, 컨버젼 게인 트랜지스터(CX1, CX2)가 오프 상태이면, 공통 플로팅 디퓨전 노드(CFD1, CFD2)의 캐피시턴스는 플로팅 디퓨전 영역들(FD1, FD2)의 캐패시턴스들의 합이 될 수 있다. 컨버젼 게인 트랜지스터(CX1)가 온되면, 공통 플로팅 디퓨전 노드(CFD1)의 캐피시턴스는 유닛 픽셀 블록(PB1)의 플로팅 디퓨전 노드들(FD1, FD2)의 캐패시턴스, 정션 캐패시터(C1)의 캐패시턴스, 컨버젼 게인 트랜지스터(CX1)의 기생 캐패시터(C1′)에 의한 기생 캐패시턴스, 및 아이솔레이션 트랜지스터(IX1)의 기생 캐패시터(C1″)에 의한 기생 캐패시턴스를 합한 값이 될 수 있다. 그리고, 컨버젼 게인 트랜지스터(CX2)가 온되면, 공통 플로팅 디퓨전 노드(CFD2)의 캐피시턴스는 유닛 픽셀 블록(PB2)의 플로팅 디퓨전 노드들(FD1, FD2)의 캐패시턴스, 정션 캐패시터(C2)의 캐패시턴스, 컨버젼 게인 트랜지스터(CX2)의 기생 캐패시터(C2′)에 의한 기생 캐패시턴스, 및 아이솔레이션 트랜지스터(IX1)의 기생 캐패시터(C2″)에 의한 기생 캐패시턴스를 합한 값이 될 수 있다.
아이솔레이션 트랜지스터(IX1)는 유닛 픽셀 블록들(PB1, PB2)의 컨버젼 게인 트랜지스터들(CX1, CX2) 사이에 연결되며, 게이트에 인가되는 아이솔레이션 제어신호에 근거하여 컨버젼 게인 트랜지스터들(CX1, CX2)을 소자분리시킬 수 있다. 본 실시예에서의 아이솔레이션 트랜지스터(IX1)는 항상 오프 상태로 유지될 수 있다.
소스 팔로워 트랜지스터(DX1)와 선택 트랜지스터(SX1)는 전원전압 노드(VDD)와 출력 노드(OUT1) 사이에 직렬 연결될 수 있다. 소스 팔로워 트랜지스터(DX1)는 게이트가 공통 플로팅 디퓨전 노드(CFD1)과 연결됨으로써 공통 플로팅 디퓨전 노드(CFD1)의 전압 크기에 대응되는 신호를 출력할 수 있다. 선택 트랜지스터(SX1)는 소스 팔로워 트랜지스터(DX1)에서 출력되는 신호를 선택 신호에 근거하여 출력 노드(OUT1)에 출력할 수 있다. 소스 팔로워 트랜지스터(DX2)와 선택 트랜지스터(SX2)는 전원전압 노드(VDD)와 출력 노드(OUT2) 사이에 직렬 연결될 수 있다. 소스 팔로워 트랜지스터(DX2)는 게이트가 공통 플로팅 디퓨전 노드(CFD2)과 연결됨으로써 공통 플로팅 디퓨전 노드(CFD2)의 전압 크기에 대응되는 신호를 출력할 수 있다. 선택 트랜지스터(SX2)는 소스 팔로워 트랜지스터(DX2)에서 출력되는 신호를 선택 신호에 근거하여 출력 노드(OUT2)에 출력할 수 있다.
도 5는 본 발명의 다른 실시예들에 따른 도 1의 픽셀 어레이에서 Y 방향으로 이웃한 유닛 픽셀 블록들의 배치 구조를 예시적으로 나타낸 레이아웃 도면이다. 도 5에서는, 설명의 편의를 위해, 도 2에서와 동일한 기능을 수행하는 소자들에 동일한 참조번호를 부여하였다.
도 2의 유닛 픽셀 블록들(PB1, PB2)과 비교하여, 유닛 픽셀 블록들(PB1′, PB2′)에서는 픽셀 트랜지스터들(DX1, DX2, SX1, SX2, RX1, RX2, CX1, CX2)이 Y 방향을 따라 일렬로 배치될 수 있다. 이때, 유닛 픽셀 블록(PB1′)의 픽셀 트랜지스터들(SX1, DX1, RX1, CX1)과 유닛 픽셀 블록(PB2′)의 픽셀 트랜지스터들(SX2, DX2, RX2, CX2)은 Y 방향으로 플립(flip) 구조로 배치될 수 있다.
이처럼, 픽셀 트랜지스터들이 Y 방향을 따라 일렬로 배치되는 경우, Y 방향으로 인접한 유닛 픽셀 블록들(PB1′, PB2′)에 공유되도록 액티브 영역(ACT3)이 Y 방향으로 길게 연장되게 형성되고, 유닛 픽셀 블록(PB1′)의 리셋 트랜지스터(RX1)와 컨버젼 게인 트랜지스터(C1) 및 유닛 픽셀 블록(PB2′)의 리셋 트랜지스터(RX2)와 컨버젼 게인 트랜지스터(C2)가 그 액티브 영역(ACT3)에 형성될 수 있다. 컨버젼 게인 트랜지스터들(C1, C2)을 분리시키기 위한 아이솔레이션 트랜지스터(IX1)는 액티브 영역(ACT3)에서 유닛 픽셀 블록들(PB1′, PB2′)의 경계 영역에 형성될 수 있다.
Y 방향으로 액티브 영역(ACT3)의 양측에는 각각 선택 트랜지스터(SX1)와 소스 팔로워 트랜지스터(DX1)가 형성되는 액티브 영역(ACT4) 및 선택 트랜지스터(SX2)와 소스 팔로워 트랜지스터(DX2)가 형성되는 액티브 영역(ACT5)이 위치할 수 있다.
트랜지스터들(RX1, CX1, IX1, CX2, RX2)의 연결 구조는 상술한 도 3 및 도 4에 도시된 구조와 동일하므로 이에 대한 설명은 생략한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 픽셀 어레이
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터
PB1-PB3, PB1′, PB2′: 유닛 픽셀 블록
PB_S1, PB_S2: 서브 픽셀 블록
PX1~PX8: 유닛 픽셀
FD1, FD2: 플로팅 디퓨전 영역
CX1, CX2: 컨버젼 게인 트랜지스터
RX1, RX2: 리셋 트랜지스터
DX1, DX2: 소스 팔로워 트랜지스터
SX1, SX2: 선택 트랜지스터
C1-C3: 컨버젼 게인 캐패시터
200: 상관 이중 샘플러
300: 아날로그-디지털 컨버터
400: 버퍼
500: 로우 드라이버
600: 타이밍 제너레이터
700: 제어 레지스터
800: 램프 신호 제너레이터
PB1-PB3, PB1′, PB2′: 유닛 픽셀 블록
PB_S1, PB_S2: 서브 픽셀 블록
PX1~PX8: 유닛 픽셀
FD1, FD2: 플로팅 디퓨전 영역
CX1, CX2: 컨버젼 게인 트랜지스터
RX1, RX2: 리셋 트랜지스터
DX1, DX2: 소스 팔로워 트랜지스터
SX1, SX2: 선택 트랜지스터
C1-C3: 컨버젼 게인 캐패시터
Claims (14)
- 제 1 공통 플로팅 디퓨전 노드, 입사광을 변환하여 광전하를 생성하는 복수의 제 1 광전변환소자들, 상기 제 1 광전변환소자들에서 생성된 전하를 상기 제 1 공통 플로팅 디퓨전 노드에 전달하는 복수의 제 1 전송 트랜지스터들, 및 상기 제 1 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시키는 제 1 컨버젼 게인 트랜지스터를 포함하는 제 1 유닛 픽셀 블록;
제 1 방향으로 상기 제 1 유닛 픽셀 블록과 인접하게 위치하며, 제 2 공통 플로팅 디퓨전 노드, 입사광을 변환하여 광전하를 생성하는 복수의 제 2 광전변환소자들, 상기 제 2 광전변환소자들에서 생성된 광전하를 상기 제 2 공통 플로팅 디퓨전 노드에 전달하는 복수의 제 2 전송 트랜지스터들, 및 상기 제 2 공통 플로팅 디퓨전 노드의 캐패시턴스를 가변시키는 제 2 컨버젼 게인 트랜지스터를 포함하는 제 2 유닛 픽셀 블록; 및
상기 제 1 유닛 픽셀 블록과 상기 제 2 유닛 픽셀 블록의 경계 영역에 위치하며, 상기 제 1 컨버젼 게인 트랜지스터와 상기 제 2 컨버젼 게인 트랜지스터를 소자분리시키는 아이솔레이션 트랜지스터를 포함하는 이미지 센싱 장치. - 청구항 1에 있어서,
상기 제 1 컨버젼 게인 트랜지스터, 상기 제 2 컨버젼 게인 트랜지스터 및 상기 아이솔레이션 트랜지스터는 제 1 액티브 영역에 일렬로 배치되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 2에 있어서,
상기 제 1 유닛 픽셀 블록 내에 위치하며, 상기 제 1 액티브 영역에서 상기 제 1 컨버젼 게인 트랜지스터의 일측에 위치하는 제 1 리셋 트랜지스터; 및
상기 제 2 유닛 픽셀 블록 내에 위치하며, 상기 제 1 액티브 영역에서 상기 제 2 컨버젼 게인 트랜지스터의 일측에 위치하는 제 2 리셋 트랜지스터를 더 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 3에 있어서,
상기 제 1 리셋 트랜지스터 및 상기 제 1 컨버젼 게인 트랜지스터는
상기 제 2 리셋 트랜지스터 및 상기 제 2 컨버젼 게인 트랜지스터와 플립(flip) 구조로 배치되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 2에 있어서,
상기 제 1 및 제 2 유닛 픽셀 블록들은 제 1 방향으로 인접하며,
상기 제 1 컨버젼 게인 트랜지스터, 상기 제 2 컨버젼 게인 트랜지스터 및 상기 아이솔레이션 트랜지스터는 상기 제 1 방향으로 일렬로 배치되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서, 상기 제 1 유닛 픽셀 블록은
상기 제 1 방향과 교차되는 제 2 방향으로 상기 제 1 액티브 영역과 일정 간격 이격되게 배치되는 제 2 액티브 영역을 포함하며,
상기 제 2 액티브 영역에는, 상기 제 1 공통 플로팅 디퓨전 노드의 전압 크기에 대응되는 신호를 출력하는 제 1 소스 팔로워 트랜지스터 및 상기 제 1 소스 팔로워 트랜지스터의 출력신호를 제 1 선택 신호에 따라 제 1 출력 노드에 출력하는 제 1 선택 트랜지스터가 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 6에 있어서, 상기 제 2 유닛 픽셀 블록은
상기 제 1 방향과 교차되는 제 2 방향으로 상기 제 1 액티브 영역과 일정 간격 이격되게 배치되는 제 3 액티브 영역을 포함하며,
상기 제 3 액티브 영역에는, 상기 제 2 공통 플로팅 디퓨전 노드의 전압 크기에 대응되는 신호를 출력하는 제 2 소스 팔로워 트랜지스터 및 상기 제 2 소스 팔로워 트랜지스터의 출력신호를 제 2 선택 신호에 따라 제 2 출력 노드에 출력하는 제 2 선택 트랜지스터가 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 7에 있어서,
상기 제 1 소스 팔로워 트랜지스터 및 상기 제 1 선택 트랜지스터는
상기 제 2 소스 팔로워 트랜지스터 및 상기 제 2 선택 트랜지스터와 동일한 배치 구조를 갖는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 5에 있어서, 상기 제 1 유닛 픽셀 블록은
상기 제 1 방향으로 상기 제 1 액티브 영역의 일측에 위치하는 제 2 액티브 영역을 포함하며,
상기 제 2 액티브 영역에는, 상기 제 1 공통 플로팅 디퓨전 노드의 전압 크기에 대응되는 신호를 출력하는 제 1 소스 팔로워 트랜지스터 및 상기 제 1 소스 팔로워 트랜지스터의 출력신호를 제 1 선택 신호에 따라 제 1 출력 노드에 출력하는 제 1 선택 트랜지스터가 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 9에 있어서, 상기 제 2 유닛 픽셀 블록은
상기 제 1 방향으로 상기 제 1 액티브 영역의 반대편 일측에 위치하는 제 3 액티브 영역을 포함하며,
상기 제 3 액티브 영역에는, 상기 제 2 공통 플로팅 디퓨전 노드의 전압 크기에 대응되는 신호를 출력하는 제 2 소스 팔로워 트랜지스터 및 상기 제 2 소스 팔로워 트랜지스터의 출력신호를 제 2 선택 신호에 따라 제 2 출력 노드에 출력하는 제 2 선택 트랜지스터가 형성되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 10에 있어서,
상기 제 1 소스 팔로워 트랜지스터 및 상기 제 1 선택 트랜지스터는
상기 제 2 소스 팔로워 트랜지스터 및 상기 제 2 선택 트랜지스터와 플립(flip) 구조로 배치되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 2에 있어서, 상기 아이솔레이션 트랜지스터는
항상 오프 상태로 유지되는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 1 유닛 픽셀 블록은
상기 제 1 공통 플로팅 디퓨전 노드와 연결되는 제 1 플로팅 디퓨전 영역;
상기 제 1 플로팅 디퓨전 영역을 둘러싸도록 배치되는 복수의 유닛 픽셀들;
상기 제 1 공통 플로팅 디퓨전 노드와 연결되며 상기 제 1 플로팅 디퓨전 영역과 일정 거리 이격되는 제 2 플로팅 디퓨전 영역; 및
상기 제 2 플로팅 디퓨전 영역을 둘러싸도록 배치되는 복수의 유닛 픽셀들을 포함하는 것을 특징으로 하는 이미지 센싱 장치. - 청구항 1에 있어서, 상기 제 2 유닛 픽셀 블록은
상기 제 2 공통 플로팅 디퓨전 노드와 연결되는 제 3 플로팅 디퓨전 영역;
상기 제 3 플로팅 디퓨전 영역을 둘러싸도록 배치되는 복수의 유닛 픽셀들;
상기 제 2 공통 플로팅 디퓨전 노드와 연결되며 상기 제 3 플로팅 디퓨전 영역과 일정 거리 이격되는 제 4 플로팅 디퓨전 영역; 및
상기 제 4 플로팅 디퓨전 영역을 둘러싸도록 배치되는 복수의 유닛 픽셀들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
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