KR20220103282A - 이미지 센싱 장치 - Google Patents

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KR20220103282A
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문혜원
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에스케이하이닉스 주식회사
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Abstract

본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 제1 로우(row) 및 제1 컬럼(column)에 속하는 제1 픽셀과, 상기 제1 로우에 인접한 제2 로우 및 상기 제1 컬럼에 인접한 제2 컬럼에 속하는 제2 픽셀을 포함하는 픽셀 어레이를 포함하며, 상기 제1 픽셀은 적어도 하나의 광전 변환 소자에서 생성되는 광전하를 축적하는 제1 플로팅 디퓨전 영역에 DCG(dual conversion gain) 캐패시터를 선택적으로 연결하는 제1 DCG 트랜지스터를 포함하고, 상기 제2 픽셀은 적어도 하나의 광전 변환 소자에서 생성되는 광전하를 축적하는 제2 플로팅 디퓨전 영역에 상기 DCG 캐패시터를 선택적으로 연결하는 제2 DCG 트랜지스터를 포함할 수 있다.

Description

이미지 센싱 장치{Image Sensing device}
본 발명은 감도를 조절할 수 있는 픽셀을 포함하는 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치는 빛에 반응하는 광 감지 반도체 물질의 성질을 이용하여 광학 이미지를 캡쳐(capture)하는 장치이다. 자동차, 의료, 컴퓨터 및 통신 등 산업의 발전에 따라 스마트폰, 디지털 카메라, 게임기기, 사물 인터넷(Internet of Things), 로봇, 경비용 카메라, 의료용 마이크로 카메라 등과 같은 다양한 분야에서 고성능(high-performance) 이미지 센싱 장치에 대한 수요가 증대되고 있다.
이미지 센싱 장치는 크게 CCD(Charge Coupled Device) 이미지 센싱 장치와, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센싱 장치로 구분될 수 있다. CCD 이미지 센싱 장치는 CMOS 이미지 센싱 장치에 비해 더 나은 이미지 품질을 제공하나, 더 큰 크기로 구현되고 더 많은 전력을 소비하는 경향이 있다. 반면에, CMOS 이미지 센싱 장치는 CCD 이미지 센싱 장치에 비해 더 작은 크기로 구현될 수 있고, 더 적은 전력을 소비한다. 또한, CMOS 이미지 센싱 장치는 CMOS 제조 기술을 이용하여 제조되므로, 광 감지 소자 및 신호 처리 회로를 단일 칩에 통합할 수 있으며, 이를 통해 저렴한 비용으로 소형의 이미지 센싱 장치를 생산할 수 있다. 이러한 이유로, CMOS 이미지 센싱 장치는 모바일 장치를 포함한 많은 애플리케이션을 위해 개발되고 있다.
본 발명의 기술적 사상은 감도를 조절할 수 있는 픽셀이 효율적으로 배치된 이미지 센싱 장치를 제공할 수 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 문서에 개시되는 본 발명의 일 실시 예에 따른 이미지 센싱 장치는, 제1 로우(row) 및 제1 컬럼(column)에 속하는 제1 픽셀과, 상기 제1 로우에 인접한 제2 로우 및 상기 제1 컬럼에 인접한 제2 컬럼에 속하는 제2 픽셀을 포함하는 픽셀 어레이를 포함하며, 상기 제1 픽셀은 적어도 하나의 광전 변환 소자에서 생성되는 광전하를 축적하는 제1 플로팅 디퓨전 영역에 DCG(dual conversion gain) 캐패시터를 선택적으로 연결하는 제1 DCG 트랜지스터를 포함하고, 상기 제2 픽셀은 적어도 하나의 광전 변환 소자에서 생성되는 광전하를 축적하는 제2 플로팅 디퓨전 영역에 상기 DCG 캐패시터를 선택적으로 연결하는 제2 DCG 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는, 서로 사선 방향으로 배치되는 제1 픽셀과 제2 픽셀을 포함하는 픽셀 어레이를 포함하며, 상기 제1 픽셀은 상기 제1 픽셀에서 생성된 광전하를 축적하는 제1 플로팅 디퓨전 영역의 정전 용량을 제어하기 위한 제1 DCG(dual conversion gain) 게이트를 포함하고, 상기 제2 픽셀은 상기 제2 픽셀에서 생성된 광전하를 축적하는 제2 플로팅 디퓨전 영역의 정전 용량을 제어하기 위한 제2 DCG 게이트를 포함하고, 상기 제1 픽셀과 상기 제2 픽셀 간의 접촉면에는 상기 제1 DCG 게이트 및 상기 제2 DCG 게이트 각각과 적어도 일부가 오버랩되는 공통 영역이 배치될 수 있다.
본 문서에 개시되는 실시 예들에 따르면, 픽셀의 크기를 증가시키거나 노이즈 유입의 우려가 있는 캐패시터를 이용하지 않고도, 픽셀의 레이아웃을 변경함에 의해 저감도 모드에서 요구되는 캐패시턴스를 확보할 수 있다.
이 외에, 본 문서를 통해 직접적 또는 간접적으로 파악되는 다양한 효과들이 제공될 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센싱 장치를 나타낸 블록도이다.
도 2는 도 1에 도시된 픽셀 어레이의 일 실시예를 나타낸 도면이다.
도 3은 제1 픽셀과 제2 픽셀의 일 예를 나타낸 회로도이다.
도 4는 도 2에 도시된 제1 내지 제4 픽셀의 평면도의 일 예를 나타낸 도면이다.
도 5는 도 4에 도시된 레이아웃을 절단한 일 예를 나타낸 단면도이다.
도 6은 도 2에 도시된 제1 내지 제4 픽셀의 평면도의 다른 예를 나타낸 도면이다.
도 7은 도 6에 도시된 레이아웃을 절단한 일 예를 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 다양한 실시 예가 설명될 것이다. 그러나, 본 개시는 특정한 실시 예에 한정되지 않고, 실시 예의 다양한 변경(modification), 균등물(equivalent), 및/또는 대체물(alternative)을 포함하는 것으로 이해되어야 한다. 본 개시의 실시 예는 본 개시를 통해 직간접적으로 인식될 수 있는 다양한 효과를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센싱 장치를 나타낸 블록도이다.
도 1을 참조하면, 이미지 센싱 장치(100)는 픽셀 어레이(pixel array, 110), 로우 드라이버(row driver, 120), 상관 이중 샘플러(Correlate Double Sampler; CDS, 130), 아날로그-디지털 컨버터(Analog-Digital Converter; ADC, 140), 출력 버퍼(output buffer, 150), 컬럼 드라이버(column driver, 160) 및 타이밍 컨트롤러(timing controller, 170)를 포함할 수 있다. 여기서, 이미지 센싱 장치(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.
픽셀 어레이(110)는 복수의 로우들(rows) 및 복수의 컬럼들(columns)로 배열된 복수의 단위 픽셀들을 포함할 수 있다. 일 실시예에서, 복수의 단위 픽셀들은 로우들 및 컬럼들을 포함하는 2차원 픽셀 어레이로 배열될 수 있다. 다른 실시예에서, 복수의 단위 이미지 픽셀들은 3차원 픽셀 어레이로 배열될 수 있다. 복수의 단위 픽셀들은 단위 픽셀 단위로 또는 픽셀 그룹 단위로 광 신호를 전기적 신호로 변환할 수 있으며, 픽셀 그룹 내 단위 픽셀들은 적어도 특정 내부 회로를 공유할 수 있다. 픽셀 어레이(110)는 로우 드라이버(120)로부터 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호 등을 포함하는 구동 신호를 수신할 수 있으며, 구동 신호에 의하여 픽셀 어레이(110)의 해당 단위 픽셀은 로우 선택 신호, 픽셀 리셋 신호 및 전송 신호에 대응하는 동작을 수행하도록 활성화될 수 있다.
로우 드라이버(120)는 타이밍 컨트롤러(170)에 의해 공급되는 명령들 및 제어 신호들에 기초하여 해당 로우에 포함된 단위 픽셀들에 대해 특정 동작들을 수행하도록 픽셀 어레이(110)를 활성화할 수 있다. 일 실시예에서, 로우 드라이버(120)는 픽셀 어레이(110)의 적어도 하나의 로우에 배열된 적어도 하나의 단위 픽셀을 선택할 수 있다. 로우 드라이버(120)는 복수의 로우들 중 적어도 하나의 로우를 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 로우 드라이버(120)는 선택된 적어도 하나의 로우에 대응하는 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 로우의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 영상 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다. 여기서, 기준 신호는 단위 픽셀의 센싱 노드(예컨대, 플로팅 디퓨전 노드)가 리셋되었을 때 상관 이중 샘플러(130)로 제공되는 전기적 신호이고, 영상 신호는 단위 픽셀에 의해 생성된 광전하가 센싱 노드에 축적되었을 때 상관 이중 샘플러(130)로 제공되는 전기적 신호일 수 있다. 픽셀 고유의 리셋 노이즈(reset noise)를 나타내는 기준 신호와, 입사광의 세기를 나타내는 영상 신호는 픽셀 신호로 통칭될 수 있다.
CMOS 이미지 센서는 두 샘플들 사이의 차이를 제거하기 위해 픽셀 신호를 두 번 샘플링 함으로써, 고정 패턴 노이즈와 같은 픽셀의 원치 않는 오프셋 값을 제거할 수 있도록 상관 이중 샘플링을 이용할 수 있다. 일 예로, 상관 이중 샘플링은 입사광에 의해 생성된 광전하가 센싱 노드에 축적되기 전후로 획득된 픽셀 출력 전압들을 비교함으로써, 원치 않는 오프셋 값을 제거하여 오직 입사광에 기초하는 픽셀 출력 전압이 측정될 수 있다. 일 실시예에서, 상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 영상 신호의 레벨을 샘플링하고 홀딩할 수 있다.
상관 이중 샘플러(130)는 타이밍 컨트롤러(170)로부터의 제어 신호에 기초하여 컬럼들 각각의 기준 신호와 영상 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.
ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각 컬럼에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. 일 실시예에서, ADC(140)는 램프 비교 타입(ramp-compare type) ADC로 구현될 수 있다. 램프 비교 타입 ADC는 시간에 따라 상승 또는 하강하는 램프 신호와 아날로그 픽셀 신호를 비교하는 비교 회로, 및 램프 신호가 아날로그 픽셀 신호에 매칭(matching)될 때까지 카운팅 동작을 수행하는 카운터를 포함할 수 있다. 일 실시예에서, ADC(140)는 컬럼들 각각을 위한 상관 이중 샘플러(130)에 의해 생성된 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다.
ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함할 수 있다. 픽셀 어레이(110)의 각 컬럼은 각 컬럼 카운터에 연결되며, 영상 데이터는 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환함에 의해 생성될 수 있다. 다른 실시예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환할 수 있다.
출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 영상 데이터를 일시적으로 홀딩하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어 신호에 기초하여 ADC(140)로부터 출력되는 영상 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센싱 장치(100)와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 드라이버(160)는 타이밍 컨트롤러(170)의 제어 신호에 기초하여 출력 버퍼(150)의 컬럼을 선택하고, 출력 버퍼(150)의 선택된 컬럼에 일시 저장된 영상 데이터가 순차적으로 출력되도록 제어할 수 있다. 일 실시예에서, 컬럼 드라이버(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있으며, 컬럼 드라이버(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택함으로써, 출력 버퍼(150)의 선택된 컬럼으로부터 영상 데이터가 외부로 출력되도록 제어할 수 있다.
타이밍 컨트롤러(170)는 로우 드라이버(120), 상관 이중 샘플러(130), ADC(140), 출력 버퍼(150) 및 컬럼 드라이버(160) 중 적어도 하나를 제어할 수 있다.
타이밍 컨트롤러(170)는 이미지 센싱 장치(100)의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 드라이버(120), 상관 이중 샘플러(130), ADC(140), 출력 버퍼(150) 및 컬럼 드라이버(160) 중 적어도 하나에 제공할 수 있다. 일 실시예에 따라, 타이밍 컨트롤러(170)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
도 2는 도 1에 도시된 픽셀 어레이의 일 실시예를 나타낸 도면이다.
도 2를 참조하면, 픽셀 어레이(200)는 도 1의 픽셀 어레이(110)의 일부에 대한 일 실시예로서, 2x2 매트릭스 형태로 배열된 제1 내지 제4 픽셀(PX1~PX4)을 포함할 수 있다. 도 2에는 4개의 픽셀들만이 도시되어 있으나, 픽셀 어레이(110)는 제1 내지 제4 픽셀(PX1~PX4)이 로우 방향(ROW)과 컬럼 방향(COL) 각각을 따라 반복적으로 배열된 MxN(M과 N은 각각 2 이상의 정수) 매트릭스 형태로 배열된 복수의 픽셀들로 구성될 수 있다.
제1 내지 제4 픽셀(PX1~PX4) 각각은 입사광의 세기를 전기적 신호로 변환하여 출력할 수 있다. 이를 위해, 제1 내지 제4 픽셀(PX1~PX4) 각각은 광전 효과를 이용해 입사광의 세기를 광전하(photocharge)로 변환하는 적어도 하나의 광전 변환 소자, 광전하를 축적하는 플로팅 디퓨전 영역(floating diffusion region), 광전하를 전기적 신호로 변환하기 위한 복수의 트랜지스터들을 포함할 수 있다. 여기서, 복수의 트랜지스터들은 광전 변환 소자로부터 플로팅 디퓨전 영역으로 광전하를 이동시키기 위한 전송 트랜지스터, 플로팅 디퓨전 영역의 리셋을 위한 리셋 트랜지스터, 플로팅 디퓨전 영역에 선택적으로 추가적인 정전 용량을 제공하기 위한 이중 변환 이득(dual conversion gain; DCG) 트랜지스터, 플로팅 디퓨전 영역의 전압 레벨을 전기적 신호로 변환하는 소스팔로워 트랜지스터, 및 전기적 신호를 출력 신호 라인으로 출력하기 위한 선택 트랜지스터를 포함할 수 있다.
로우 드라이버(120)는 복수의 트랜지스터들을 제어하기 위한 제어 신호들을 각 픽셀(PX1~PX4)로 공급할 수 있다. 제어 신호들은 전송 트랜지스터를 제어하기 위한 전송 제어 신호, 리셋 트랜지스터를 제어하기 위한 리셋 제어 신호, DCG 트랜지스터를 제어하기 위한 DCG 제어 신호, 선택 트랜지스터를 제어하기 위한 선택 제어 신호를 포함할 수 있다.
로우 드라이버(120)는 로우 방향(ROW)을 따라 연장되는 제어 신호 라인들을 통해 제어 신호들을 공급할 수 있다. 즉, 픽셀 어레이(200)에 포함된 픽셀들(PX1~PX4)은 로우 단위로 구동될 수 있다.
구체적으로, 첫번째 로우에 속한 제1 픽셀(PX1)과 제3 픽셀(PX3)은 서로 동일한 제어 신호 라인을 통해 제1 전송 제어 신호(TC1), 제1 리셋 제어 신호(RC1), 제1 DCG 제어 신호(DCG1) 및 제1 선택 제어 신호(SEL1)를 공급받을 수 있다. 비록 도 2에는 제1 픽셀(PX1)과 제3 픽셀(PX3)에 대해 하나의 제어 신호 라인만이 도시되어 있으나, 제1 전송 제어 신호(TC1), 제1 리셋 제어 신호(RC1), 제1 DCG 제어 신호(DCG1) 및 제1 선택 제어 신호(SEL1) 각각을 위한 제어 신호 라인은 독립적으로 구비될 수 있다.
마찬가지로, 두번째 로우에 속한 제2 픽셀(PX2)과 제4 픽셀(PX4)은 서로 동일한 제어 신호 라인을 통해 제2 전송 제어 신호(TC2), 제2 리셋 제어 신호(RC2), 제2 DCG 제어 신호(DCG2) 및 제2 선택 제어 신호(SEL2)를 공급받을 수 있다.
픽셀 어레이(200)에 포함된 픽셀들(PX1~PX4) 각각은 컬럼 방향(COL)을 따라 연장되는 출력 신호 라인을 통해 전기적 신호(즉, 픽셀 신호)를 출력할 수 있다. 첫번째 컬럼에 속한 제1 픽셀(PX1)과 제4 픽셀(PX4)은 제1 출력 신호 라인(Vout1)을 통해 픽셀 신호를 출력할 수 있다. 두번째 컬럼에 속한 제2 픽셀(PX2)과 제3 픽셀(PX3)은 제2 출력 신호 라인(Vout2)을 통해 픽셀 신호를 출력할 수 있다.
도 2에 도시된 바와 같이, 제1 픽셀(PX1)과 제3 픽셀(PX3)은 서로 동일하게 첫번째 로우에 속하나, 첫번째 컬럼에 속한 제1 픽셀(PX1)에 비해 두번째 컬럼에 속한 제3 픽셀(PX3)은 컬럼 방향(COL)을 따라 상측으로 소정의 폭만큼 쉬프트(shift)되어 배치될 수 있다. 마찬가지로, 제2 픽셀(PX2)과 제4 픽셀(PX4)은 서로 동일하게 두번째 로우에 속하나, 첫번째 컬럼에 속한 제4 픽셀(PX4)에 비해 두번째 컬럼에 속한 제2 픽셀(PX2)은 컬럼 방향(COL)을 따라 상측으로 소정의 폭만큼 쉬프트되어 배치될 수 있다.
따라서, 제1 픽셀(PX1)과 제2 픽셀(PX2)은 소정의 폭에 대응하는 접촉면(CS)을 통해 서로 접할 수 있다.
제1 픽셀(PX1)과 제2 픽셀(PX2)은 서로 인접하는 다른 로우 및 서로 인접하는 다른 컬럼에 속하는 픽셀에 해당한다. 달리 말하면, 제1 픽셀(PX1)과 제2 픽셀(PX2)은 로우 방향(ROW) 또는 컬러 방향(COL)에 대해 서로 사선 방향으로 배치될 수 있다. 따라서, 제1 픽셀(PX1)과 제2 픽셀(PX2)은 서로 다른 제어 신호 라인을 통해 제어 신호들을 공급받을 수 있고, 서로 다른 출력 라인을 통해 픽셀 신호를 출력할 수 있다. 이러한 제1 픽셀(PX1)과 제2 픽셀(PX2)이 접촉면(CS)을 통해 연결되어 적어도 하나의 소자를 공유할 수 있다.
본 개시에서는 접촉면(CS)을 통해 제1 픽셀(PX1)과 제2 픽셀(PX2) 각각의 DCG 트랜지스터가 서로 연결되어 DCG 트랜지스터들의 적어도 일부의 영역이 공유될 수 있다.
도 3은 제1 픽셀과 제2 픽셀의 일 예를 나타낸 회로도이다.
도 3을 참조하면, 도 2에 도시된 제1 픽셀(PX1)과 제2 픽셀(PX2)의 일 예를 나타낸 회로도(300)가 도시되어 있다.
먼저 제1 픽셀(PX1)은 복수의 제1 광전 변환 소자들(PD1_1~PD1_n; n은 2 이상의 정수), 복수의 제1 전송 트랜지스터들(TX1_1~TX1_n), 제1 리셋 트랜지스터(RX1), 제1 DCG 트랜지스터(DX1), 제1 플로팅 디퓨전 영역(FD1), 제1 소스팔로워 트랜지스터(SF1) 및 제1 선택 트랜지스터(SX1)를 포함할 수 있다. 즉, 제1 픽셀(PX1)은 복수의 제1 광전 변환 소자들(PD1_1~PD1_n)을 갖는 공유 픽셀(shared pixel)일 수 있다. 제1 픽셀(PX1)에서 복수의 제1 광전 변환 소자들(PD1_1~PD1_n)에 대응하여 복수의 제1 전송 트랜지스터들(TX1_1~TX1_n)이 구비되나, 나머지 소자들은 복수의 제1 광전 변환 소자들(PD1_1~PD1_n)에 의해 공유될 수 있다.
복수의 제1 광전 변환 소자들(PD1_1~PD1_n) 각각은 입사광의 세기에 대응하는 광전하를 생성 및 축적할 수 있다. 예를 들어, 복수의 제1 광전 변환 소자들(PD1_1~PD1_n) 각각은 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합으로 구현될 수 있다.
복수의 제1 광전 변환 소자들(PD1_1~PD1_n) 각각이 포토 다이오드로 구현되는 경우, 복수의 제1 광전 변환 소자들(PD1_1~PD1_n) 각각은 제1 도전형(예컨대, P형)을 갖는 기판 내에 제2 도전형(예컨대, N형)의 불순물로 도핑된 영역일 수 있다.
복수의 제1 전송 트랜지스터들(TX1_1~TX1_n) 각각은 복수의 제1 광전 변환 소자들(PD1_1~PD1_n) 각각과 제1 플로팅 디퓨전 영역(FD1) 사이에 직렬로 연결될 수 있다. 제1 전송 트랜지스터들(TX1_1~TX1_n) 각각은 대응되는 제1 전송 제어 신호들(TC1_1~TC1_n)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)될 수 있으며, 턴온된 제1 전송 트랜지스터는 해당 광전 변환 소자에 축적된 광전하를 제1 플로팅 디퓨전 영역(FD1)으로 전달할 수 있다.
복수의 제1 전송 트랜지스터들(TX1_1~TX1_n) 각각은 순차적으로 턴온될 수 있으나, 일 실시예에 따라 적어도 2 이상의 제1 전송 트랜지스터들이 동시에 턴온될 수도 있다.
제1 리셋 트랜지스터(RX1)는 전원 전압(VDD)과 제1 플로팅 디퓨전 영역(FD1) 사이에 연결되고, 제1 리셋 제어 신호(RC1)에 응답하여 제1 플로팅 디퓨전 영역(FD1)의 전압을 전원 전압(VDD)으로 리셋시킬 수 있다.
제1 DCG 트랜지스터(DX1)는 제2 픽셀(PX2)의 제2 DCG 트랜지스터(DX2)와 제1 플로팅 디퓨전 영역(FD1) 사이에 연결되고, 제1 DCG 제어 신호(DCG1)에 응답하여 제1 DCG 트랜지스터(DX1) 및 제2 DCG 트랜지스터(DX2) 사이에 연결된 DCG 캐패시터(CDCG)를 선택적으로 제1 플로팅 디퓨전 영역(FD1)에 연결할 수 있다. DCG 캐패시터(CDCG)는 제1 도전형(예컨대, P형)을 갖는 기판 내에 제2 도전형(예컨대, N형)의 불순물로 도핑된 영역으로서, 하나의 정션 캐패시터(junction capacitor)로 모델링될 수 있다.
제1 픽셀(PX1)은 고감도 모드(high sensitivity mode)와 저감도 모드(low sensitivity mode)의 2가지 동작 모드로 동작할 수 있다.
고감도 모드는 입사광의 세기의 증가에 따른 응답(response)의 증가량이 상대적으로 큰 모드일 수 있다. 여기서, 응답은 제1 픽셀(PX1)이 입사광의 세기를 감지하여 생성하는 픽셀 신호를 의미할 수 있다. 즉, 고감도 모드는 입사광에 대한 감도가 상대적으로 높은 동작 모드일 수 있다.
저감도 모드는 입사광의 세기의 증가에 따른 응답의 증가량이 상대적으로 작은 모드일 수 있다. 즉, 저감도 모드는 입사광에 대한 감도가 상대적으로 낮은 동작 모드일 수 있다.
제1 픽셀(PX1)의 감도는 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량(또는 정전 용량)에 의해 결정될 수 있다.
고감도 모드에서는 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량이 상대적으로 낮게 설정될 수 있다. 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량이 상대적으로 낮으면, 소정의 광전하가 제1 플로팅 디퓨전 영역(FD1)에 축적될 경우 제1 플로팅 디퓨전 영역(FD1)의 전압 변화는 상대적으로 크게 발생하고, 이에 따라 제1 소스팔로워 트랜지스터(SF1)가 생성하는 전기적 신호의 전압 변화 역시 상대적으로 크게 발생됨으로써 제1 픽셀(PX1)의 감도가 증가될 수 있다. 고감도 모드에서 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량을 감소시키기 위해, 제1 DCG 트랜지스터(DX1)가 턴오프되어 DCG 캐패시터(CDCG)의 정전 용량이 제1 플로팅 디퓨전 영역(FD1)에 제공되지 않을 수 있다.
저감도 모드에서는 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량이 상대적으로 높게 설정될 수 있다. 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량이 상대적으로 높으면, 소정의 광전하가 제1 플로팅 디퓨전 영역(FD1)에 축적될 경우 제1 플로팅 디퓨전 영역(FD1)의 전압 변화는 상대적으로 작게 발생하고, 이에 따라 제1 소스팔로워 트랜지스터(SF1)가 생성하는 전기적 신호의 전압 변화 역시 상대적으로 작게 발생됨으로써 제1 픽셀(PX1)의 감도가 감소될 수 있다. 저감도 모드에서 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량을 증가시키기 위해, 제1 DCG 트랜지스터(DX1)가 턴온되어 DCG 캐패시터(CDCG)의 정전 용량이 제1 플로팅 디퓨전 영역(FD1)에 제공될 수 있다.
저조도에 적합한 고감도 모드와 고조도에 적합한 저감도 모드 각각의 응답을 이용하여 HDR(high dynamic range)이 구현될 수 있다. 즉, 고감도 모드 또는 저감도 모드 중 어느 하나만을 이용하는 경우에 비해, 고감도 모드 및 저감도 모드를 함께 이용하게 되면 제1 픽셀(PX1)은 고감도 모드에서의 동적 범위의 하한 값에서 저감도 모드에서의 동적 범위의 상한 값까지의 범위에 해당하는 고동적 범위(HDR)를 가질 수 있다. 여기서, 동적 범위는 제1 픽셀(PX1)이 유효 응답(입사광의 세기를 나타낼 수 있는 응답)을 가질 수 있는 입사광의 세기의 범위를 의미할 수 있다.
다른 실시예에 따라, 제1 픽셀(PX1)은 고감도 모드 및 저감도 모드뿐 아니라, 저감도 모드보다 더 감도가 낮은 초저감도 모드를 가질 수 있다.
초저감도 모드에서는 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량이 저감도 모드에 비해 더 높게 설정될 수 있다. 초저감도 모드에서 제1 플로팅 디퓨전 영역(FD1)의 광전하 축적 용량을 더욱 증가시키기 위해, 제1 DCG 트랜지스터(DX1)와 함께 제2 DCG 트랜지스터(DX2)가 턴온되어 DCG 캐패시터(CDCG)와 제2 플로팅 디퓨전 영역(FD2)의 정전 용량이 제1 플로팅 디퓨전 영역(FD1)에 제공될 수 있다.
저조도에 적합한 고감도 모드와 고조도에 적합한 저감도 모드 각각의 응답 외에 초고조도에 적합한 초저감도 모드의 응답을 이용하여 HDR이 구현될 수 있어, 고감도 모드 및 저감도 모드를 이용하는 경우에 비해 제1 픽셀(PX1)은 더욱 확대된 동적 범위를 가질 수 있다.
저감도 모드에서 제1 DCG 트랜지스터(DX1)가 턴온되면, 제1 플로팅 디퓨전 영역(FD1)에 DCG 캐패시터(CDCG)의 정전 용량과 함께 제1 DCG 트랜지스터(DX1)의 기생 캐패시턴스도 제공될 수 있다.
마찬가지로, 초저감도 모드에서 제1 DCG 트랜지스터(DX1) 및 제2 DCG 트랜지스터(DX2)가 턴온되면, 제1 플로팅 디퓨전 영역(FD1)에 DCG 캐패시터(CDCG) 및 제2 플로팅 디퓨전 영역(FD2)의 정전 용량과 함께 제1 DCG 트랜지스터(DX1) 및 제2 DCG 트랜지스터(DX2)의 기생 캐패시턴스도 제공될 수 있다.
제1 플로팅 디퓨전 영역(FD1)은 복수의 제1 전송 트랜지스터들(TX1_1~TX1_n) 각각으로부터 전달되는 광전하를 축적할 수 있다. 제1 플로팅 디퓨전 영역(FD1)은 제1 도전형(예컨대, P형)을 갖는 기판 내에 제2 도전형(예컨대, N형)의 불순물로 도핑된 영역으로서, 하나의 정션 캐패시터로 모델링될 수 있다.
제1 소스팔로워 트랜지스터(SF1)는 전원 전압(VDD)과 제1 선택 트랜지스터(SX1) 사이에 연결되고, 복수의 제1 광전 변환 소자들(PD1_1~PD1_n) 각각에 축적된 광전하를 전달받은 제1 플로팅 디퓨전 영역(FD1)의 전기적 포텐셜의 변화를 증폭하여 제1 선택 트랜지스터(SX1)로 전달할 수 있다.
제1 선택 트랜지스터(SX1)는 제1 소스팔로워 트랜지스터(SF1)와 제1 출력 신호 라인(Vout1) 사이에 연결되고, 제1 선택 제어 신호(SEL1)에 따라 턴온되어 제1 소스팔로워 트랜지스터(SF1)로부터 전달되는 전기적 신호를 제1 출력 신호 라인(Vout1)에 출력할 수 있다.
제2 픽셀(PX1)은 복수의 제2 광전 변환 소자들(PD2_1~PD2_n), 복수의 제2 전송 트랜지스터들(TX2_1~TX2_n), 제2 리셋 트랜지스터(RX2), 제2 DCG 트랜지스터(DX2), 제2 플로팅 디퓨전 영역(FD2), 제2 소스팔로워 트랜지스터(SF2) 및 제2 선택 트랜지스터(SX2)를 포함할 수 있다. 제2 픽셀(PX2)의 각 구성은 제1 픽셀(PX1)에서 대응되는 각 구성과 실질적으로 동일한 기능 및 동작을 갖는 바, 중복되는 설명은 생략하기로 한다.
도 4는 도 2에 도시된 제1 내지 제4 픽셀의 평면도의 일 예를 나타낸 도면이다.
도 4를 참조하면, 도 2에 도시된 제1 내지 제4 픽셀(PX1~PX4)의 일 예시로서, 제1 내지 제4 픽셀(410~440)의 레이아웃(400)이 도시되어 있다. 제1 내지 제4 픽셀(410~440) 각각은 4개의 광전 변환 소자들을 포함하는 4-shared 방식의 공유 픽셀일 수 있다. 따라서, 도 4의 예시는 도 3에 대한 설명에서 n=4인 경우에 해당할 수 있다.
먼저, 제1 픽셀(410)은 복수의 제1 전송 게이트들(TG1_1~TG1_4), 제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1)를 포함할 수 있다.
복수의 제1 전송 게이트들(TG1_1~TG1_4) 각각은 도 3에서 설명된 복수의 제1 전송 트랜지스터들(TX1_1~TX1_4) 각각의 게이트에 해당할 수 있다. 복수의 제1 전송 게이트들(TG1_1~TG1_4)은 2x2 매트릭스 형태로 배열될 수 있다. 비록 도시되지는 않았으나, 복수의 제1 전송 게이트들(TG1_1~TG1_4)의 중심부에는 제1 플로팅 디퓨전 영역(FD1)에 해당하는 불순물 영역이 복수의 제1 전송 게이트들(TG1_1~TG1_4) 각각과 적어도 일부가 오버랩(overlap)되어 배치될 수 있다. 또한, 복수의 제1 광전 변환 소자들(PD1_1~PD1_4) 각각에 해당하는 불순물 영역이 복수의 제1 전송 게이트들(TG1_1~TG1_4) 각각과 적어도 일부가 오버랩되어 배치될 수 있으며, 복수의 제1 광전 변환 소자들(PD1_1~PD1_4) 각각에 해당하는 불순물 영역들은 서로 이격되어 2x2 매트릭스 형태로 배치될 수 있고, 제1 플로팅 디퓨전 영역(FD1)에 해당하는 불순물 영역과도 이격되어 배치될 수 있다.
제1 픽셀(410) 내에서 복수의 제1 전송 게이트들(TG1_1~TG1_4)이 배치된 영역의 하측에 제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1)가 순차적으로 배열될 수 있다.
제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1) 각각은 도 3에서 설명된 제1 선택 트랜지스터(SX1), 제1 소스팔로워 트랜지스터(SF1), 제1 리셋 트랜지스터(RX1) 및 제1 DCG 트랜지스터(DX1) 각각의 게이트에 해당할 수 있다.
다음으로, 제2 픽셀(420)은 복수의 제2 전송 게이트들(TG2_1~TG2_4), 제2 선택 게이트(SG2), 제2 소스팔로워 게이트(FG2), 제2 리셋 게이트(RG2) 및 제2 DCG 게이트(DG2)를 포함할 수 있다. 복수의 제2 전송 게이트들(TG2_1~TG2_4), 제2 선택 게이트(SG2), 제2 소스팔로워 게이트(FG2), 제2 리셋 게이트(RG2) 및 제2 DCG 게이트(DG2) 각각은 복수의 제2 전송 트랜지스터들(TX2_1~TX2_4), 제2 선택 트랜지스터(SX2), 제2 소스팔로워 트랜지스터(SF2), 제2 리셋 트랜지스터(RX2) 및 제2 DCG 트랜지스터(DX2) 각각의 게이트에 해당할 수 있다.
제2 픽셀(420)의 각 구성은 배치 형태를 제외하고는 제1 픽셀(410)의 각 구성과 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
제2 픽셀(420) 내에서 복수의 제2 전송 게이트들(TG2_1~TG2_4)이 배치된 영역의 상측에 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2), 제2 소스팔로워 게이트(FG2) 및 제2 선택 게이트(SG2)가 순차적으로 배열될 수 있다.
제1 픽셀(410)과 제2 픽셀(420) 간의 접촉면(CS)을 기준으로 제1 픽셀(410)의 제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1)와, 제2 픽셀(420)의 제2 선택 게이트(SG2), 제2 소스팔로워 게이트(FG2), 제2 리셋 게이트(RG2) 및 제2 DCG 게이트(DG2)는 서로 대칭적으로 배치될 수 있다. 또한, 제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2), 제2 소스팔로워 게이트(FG2) 및 제2 선택 게이트(SG2)는 일렬로 순차적으로 배열될 수 있다.
접촉면(CS)과 오버랩되면서 제1 픽셀(410)과 제2 픽셀(420)에 걸쳐 공통 영역(CA)이 배치될 수 있다. 공통 영역(CA)은 제1 DCG 게이트(DG1)와 제2 DCG 게이트(DG2) 각각과 적어도 일부가 오버랩되어 일체로 형성되는 영역일 수 있다.
공통 영역(CA)은 접촉면(CS)과 만나는 직선을 포함하게 되는데, 이러한 직선의 중점을 회전 중심(RC)으로 정의하기로 한다. 제1 픽셀(410)의 게이트들은 제2 픽셀(420)의 게이트들을 회전 중심(RC)을 기준으로 회전시킨 구조에 해당하고, 제1 픽셀(410)의 게이트들은 제2 픽셀(420)의 게이트들을 회전 중심(RC)을 기준으로 회전시킨 구조에 해당할 수 있다. 즉, 제1 픽셀(410)의 게이트들과 제2 픽셀(420)의 게이트들은 회전 중심(RC)에 대해 회전 대칭(rotational symmetry)일 수 있다.
제1 픽셀(410)의 아래로 인접하게 배치된 제4 픽셀(440)과, 제2 픽셀(420)의 위로 인접하게 배치된 제3 픽셀(430) 각각은 제1 픽셀(410)과 제2 픽셀(420) 각각의 구조와 실질적으로 동일한 구조를 갖는 바, 중복된 설명은 생략하기로 한다.
제3 픽셀(430)의 트랜지스터들(DG3, RG3, FG3, SG3)은 제1 픽셀(410)의 위로 인접하게 배치된 픽셀의 트랜지스터들(450)과 일렬로 배치될 수 있으며, 앞서 설명된 제1 픽셀(410)과 제2 픽셀(420)에 대한 설명은 제1 픽셀(410)의 위로 인접하게 배치된 픽셀과 제3 픽셀(430)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제4 픽셀(440)의 트랜지스터들(DG4, RG4, FG4, SG4)은 제2 픽셀(420)의 아래로 인접하게 배치된 픽셀의 트랜지스터들(460)과 일렬로 배치될 수 있으며, 앞서 설명된 제1 픽셀(410)과 제2 픽셀(420)에 대한 설명은 제4 픽셀(440)과, 제2 픽셀(420)의 아래로 인접하게 배치된 픽셀에 대해서도 실질적으로 동일하게 적용될 수 있다.
도 5는 도 4에 도시된 레이아웃을 절단한 일 예를 나타낸 단면도이다.
도 4 및 도 5를 참조하면, 도 4에 도시된 제1 내지 제4 픽셀(410~440)의 레이아웃(400)을 제1 절단선(A-A')을 따라 절단한 단면(500)의 일 예가 도시되어 있다.
앞서 설명된 바와 같이, 제1 절단선(A-A')을 따라 제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2), 제2 소스팔로워 게이트(FG2) 및 제2 선택 게이트(SG2)가 순차적으로 배열될 수 있다.
제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2), 제2 소스팔로워 게이트(FG2) 및 제2 선택 게이트(SG2) 각각은 해당 제어 신호 또는 광전하를 수신하는 게이트 전극(501, 511, 521, 531, 541, 551, 561, 571) 및 해당 게이트 전극과 기판(590) 사이에 배치되어 해당 게이트 전극과 기판(590)을 전기적으로 절연하는 게이트 절연막(502, 512, 522, 532, 542, 552, 562, 572)을 포함할 수 있다.
기판(590)은 에피택셜 층(epitaxial layer)을 베이스 기판에 성장시켜 생성된 반도체 기판으로서, 제1 도전형(예컨대, P형) 또는 제2 도전형(예컨대, N형)을 가질 수 있으나 본 개시에서는 제1 도전형을 가진다고 가정하기로 한다.
도 4에서 설명된 복수의 제1 광전 변환 소자들(PD1_1~PD1_4) 각각에 해당하는 불순물 영역들과, 제1 플로팅 디퓨전 영역(FD1)에 해당하는 불순물 영역은 기판(590) 내에 제2 도전형(예컨대, N형)으로 도핑된 영역일 수 있다.
예를 들어, 게이트 전극(501, 511, 521, 531, 541, 551, 561, 571)은 전도성 물질인 메탈 또는 폴리실리콘(polysilicon)을 포함할 수 있고, 게이트 절연막(502, 512, 522, 532, 542, 552, 562, 572)은 전기적 절연 물질인 실리콘 산화 질화막(SixOyNz, 여기서 x, y, z는 자연수), 실리콘 산화막(SixOy, 여기에서 x, y는 자연수), 실리콘 질화막(SixNy, 여기에서 x, y는 자연수) 중 적어도 하나를 포함할 수 있다.
제1 선택 게이트(SG1), 제1 소스팔로워 게이트(FG1), 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2), 제2 소스팔로워 게이트(FG2) 및 제2 선택 게이트(SG2) 각각의 양측에는 불순물 영역들이 배치될 수 있다.
구체적으로, 제1 선택 게이트(SG1)의 양측에는 제1 불순물 영역(503)과 제2 불순물 영역(505)이 배치되고, 제1 소스팔로워 게이트(FG1)의 양측에는 제2 불순물 영역(505)과 제3 불순물 영역(515)이 배치되고, 제1 리셋 게이트(RG1)의 양측에는 제3 불순물 영역(515)과 제4 불순물 영역(525)이 배치되고, 제1 DCG 게이트(DG1)의 양측에는 제4 불순물 영역(525)과 공통 영역(535)이 배치되고, 제2 DCG 게이트(DG2)의 양측에는 공통 영역(535)과 제5 불순물 영역(545)이 배치되고, 제2 리셋 게이트(RG2)의 양측에는 제5 불순물 영역(545)과 제6 불순물 영역(555)이 배치되고, 제2 소스팔로워 게이트(FG2)의 양측에는 제6 불순물 영역(555)과 제7 불순물 영역(565)이 배치되고, 제2 선택 게이트(SG2)의 양측에는 제7 불순물 영역(565)과 제8 불순물 영역(575)이 배치될 수 있다.
공통 영역(535) 및 각 불순물 영역(503, 505, 515, 525, 545, 555, 565, 575)은 제1 도전형(예컨대, P형)을 갖는 기판(590) 내에 제2 도전형(예컨대, N형)의 불순물로 도핑된 영역일 수 있다. 공통 영역(535) 및 각 불순물 영역(503, 505, 515, 525, 545, 555, 565, 575)은 제1 선택 트랜지스터(SX1), 제1 소스팔로워 트랜지스터(SF1), 제1 리셋 트랜지스터(RX1), 제1 DCG 트랜지스터(DX1), 제2 DCG 트랜지스터(DX2), 제2 리셋 트랜지스터(RX2), 제2 소스팔로워 트랜지스터(SF2) 및 제2 선택 트랜지스터(SX2) 각각의 소스 또는 드레인에 해당할 수 있다.
도 3의 회로도와 비교해보면, 제1 불순물 영역(503)은 제1 출력 신호 라인(Vout1)에 연결될 수 있고, 제3 불순물 영역(515)은 전원 전압(VDD)에 연결될 수 있고, 제4 불순물 영역(525)은 제1 플로팅 디퓨전 영역(FD1)에 연결될 수 있고, 제5 불순물 영역(545)은 제2 플로팅 디퓨전 영역(FD2)에 연결될 수 있고, 제6 불순물 영역(555)은 전원 전압(VDD)에 연결될 수 있고, 제8 불순물 영역(575)은 제2 출력 신호 라인(Vout2)에 연결될 수 있다.
한편, 공통 영역(535)은 제1 도전형(예컨대, P형)의 기판(590) 내부에 제2 도전형(예컨대, N형)으로 도핑된 영역이므로, 공통 영역(535)과 기판(590) 사이에는 정션 캐패시터가 형성되며 이러한 정션 캐패시터는 도 3의 DCG 캐패시터(CDCG)에 해당할 수 있다. 정션 캐패시터의 정전 용량은 공통 영역(535)과 기판(590)이 접속하는 면적이 증가할수록 증가하게 되므로, 공통 영역(535)의 부피가 증가하게 되면 정션 캐패시터인 DCG 캐패시터(CDCG)의 정전 용량이 증가될 수 있다. 공통 영역(535)은 제1 픽셀(410)과 제2 픽셀(420)에 걸쳐 넓게 형성될 수 있으므로, 상대적으로 큰 정전 용량을 갖는 DCG 캐패시터(CDCG)를 제공할 수 있다.
만일 제1 픽셀(410) 내부에 제1 DCG 게이트(DG1)의 일 측에 DCG 캐패시터를 위한 불순물 영역이 형성되고, 이와는 독립적으로 제2 픽셀(420) 내부에 제2 DCG 게이트(DG2)의 일 측에 DCG 캐패시터를 위한 불순물 영역이 형성될 경우, 서로 독립된 불순물 영역들 각각이 제공할 수 있는 DCG 캐패시터의 정전 용량은 공통 영역(535)이 제공하는 DCG 캐패시터(CDCG)의 정전 용량에 비해 작게 된다.
DCG 캐패시터가 커질수록 저감도 모드에서 해당 픽셀의 감도가 감소될 수 있어 저감도 모드에서의 동적 범위는 확대될 수 있다. 예를 들어, 고감도 모드에서의 동적 범위의 크기와 저감도 모드에서의 동적 범위의 크기의 비율이 1:2가 될 것이 요구될 경우, 상대적으로 큰 정전 용량을 갖는 DCG 캐패시터(CDCG)를 이용해 저감도 모드에서 요구되는 동적 범위가 보다 용이하게 구현될 수 있다.
또한, 앞서 도 3에서 설명된 바와 같이 저감도 모드 또는 초저감도 모드에서는 특정 플로팅 디퓨전 영역(예컨대, FD1)에 DCG 캐패시터(CDCG) 및 다른 플로팅 디퓨전 영역(예컨대, FD2)의 정전 용량과 함께 제1 DCG 트랜지스터(DX1) 및 제2 DCG 트랜지스터(DX2)의 기생 캐패시턴스도 제공될 수 있어, 저감도 모드 또는 초저감도 모드에서 요구되는 동적 범위가 보다 용이하게 구현될 수 있다. 여기서, 기생 캐패시턴스는 게이트 전극과 불순물 영역 간에 형성되는 기생 캐패시터(예를 들어, 제1 DCG 게이트(DG1)와 공통 영역(535) 간에 형성되는 기생 캐패시터)의 정전 용량을 의미할 수 있다.
저감도 모드에서 플로팅 디퓨전 영역에 제공되는 정전 용량을 증가시키기 위해 DCG 트랜지스터 자체를 크게 형성하는 방법(기생 캐패시턴스 증가)이 고려될 수 있으나, 점점 하나의 픽셀에 할당될 수 있는 면적이 감소되는 추세에 의해 하나의 픽셀 내에서 DCG 트랜지스터를 크게 형성하는데 한계가 있다.
또한, 저감도 모드에서 플로팅 디퓨전 영역에 제공되는 정전 용량을 증가시키기 위해 DCG 제어 신호가 인가되는 제어 신호 라인을 이용해 MIM(metal-insulator-metal) 캐패시터를 형성하는 방법이 고려될 수 있으나, 밴딩 노이즈(banding noise, 예컨대, black sun banding noise)가 심화될 수 있는 단점이 있다.
보다 구체적으로, 특정 로우에 속한 픽셀들은 DCG 제어 신호가 인가되는 하나의 제어 신호 라인에 연결되며, 어느 한 픽셀의 플로팅 디퓨전 영역의 전압 변화는 동일한 제어 신호 라인에 연결된 픽셀들 중 적어도 하나의 픽셀의 플로팅 디퓨전 영역의 전압 레벨에 영향을 미칠 수 있다. 이는 플로팅 디퓨전 영역들 간의 capacitive coupling이 발생하기 때문이며, 각 플로팅 디퓨전 영역에 연결되는 MIM 캐패시터들이 하나의 제어 신호 라인에 연결되어 있고 이러한 MIM 캐패시터들의 정전 용량이 상대적으로 크기 때문에 플로팅 디퓨전 영역들 간의 capacitive coupling은 상기 제어 신호 라인을 통해 더욱 크게 발생할 수 있다.
이에 반해, 본 발명의 일 실시예에 따르면, 저감도 모드에서 플로팅 디퓨전 영역에 제공되는 정전 용량을 증가시키기 위해 이용되는 DCG 캐패시터(CDCG)는 제어 신호 라인에 연결되는 캐패시터가 아니므로, 밴딩 노이즈를 심화시키지 않을 수 있다.
제1 픽셀(410)과 제2 픽셀(420)은 서로 다른 로우에 속하므로 서로 다른 제어 신호 라인을 통해 제어되며, 동시에 리드아웃이 진행되지 않을 수 있다. 따라서, 제1 픽셀(PX1)에 대한 리드아웃이 진행되는 동안 DCG 캐패시터(CDCG)는 제1 픽셀(PX1)의 저감도 모드에 이용되고, 제2 픽셀(PX2)에 대한 리드아웃이 진행되는 동안 DCG 캐패시터(CDCG)는 제2 픽셀(PX2)의 저감도 모드에 이용될 수 있다.
즉, 제1 픽셀(410)과 제2 픽셀(420)은 서로 다른 제어 신호 라인을 통해 제어되고, 서로 다른 출력 신호 라인을 통해 픽셀 신호를 출력하므로, 동작 구간 상의 충돌 또는 노이즈 유입의 우려 없이 DCG 캐패시터(CDCG)를 공유할 수 있다.
본 발명의 일 실시예에 따르면, 픽셀의 크기를 증가시키거나 노이즈 유입의 우려가 있는 캐패시터를 이용하지 않고도, 픽셀의 레이아웃을 변경함에 의해 저감도 모드에서 요구되는 캐패시턴스를 확보할 수 있다.
도 6은 도 2에 도시된 제1 내지 제4 픽셀의 평면도의 다른 예를 나타낸 도면이다.
도 6을 참조하면, 도 2에 도시된 제1 내지 제4 픽셀(PX1~PX4)의 다른 예시로서, 제1 내지 제4 픽셀(610~640)의 레이아웃(600)이 도시되어 있다. 제1 내지 제4 픽셀(610~640) 각각은 8개의 광전 변환 소자들을 포함하는 8-shared 방식의 공유 픽셀일 수 있다. 따라서, 도 6의 예시는 도 3에 대한 설명에서 n=8인 경우에 해당할 수 있다.
먼저, 제1 픽셀(610)은 복수의 제1 전송 게이트들(TG1_1~TG1_8), 제1 소스팔로워 게이트(FG1), 제1 선택 게이트(SG1), 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1)를 포함할 수 있다. 제1 픽셀(610)은 도 4에서 설명된 제1 픽셀(410)과 일부 차이점을 제외하고는 실질적으로 동일한 바, 차이점을 중심으로 설명하기로 한다.
복수의 제1 전송 게이트들(TG1_1~TG1_8)은 4x2 매트릭스 형태로 배열될 수 있다. 즉, 2x2 매트릭스 형태로 각각 배열되는 제1 전송 게이트들(TG1_1~TG1_4)과 제1 전송 게이트들(TG1_5~TG1_8)은 상하로 소정의 간격만큼 이격되어 배치될 수 있다. 비록 도시되지는 않았으나, 제1 전송 게이트들(TG1_1~TG1_4)의 중심부와 제1 전송 게이트들(TG1_5~TG1_8)의 중심부에는 제1 플로팅 디퓨전 영역(FD1)에 해당하는 불순물 영역이 각각 배치될 수 있으며, 2개의 불순물 영역은 서로 전기적으로 연결되어 하나의 노드를 형성할 수 있다. 또한, 복수의 제1 광전 변환 소자들(PD1_1~PD1_8) 각각에 해당하는 불순물 영역이 복수의 제1 전송 게이트들(TG1_1~TG1_8) 각각과 적어도 일부가 오버랩되어 배치될 수 있으며, 복수의 제1 광전 변환 소자들(PD1_1~PD1_8) 각각에 해당하는 불순물 영역들은 서로 이격되어 4x2 매트릭스 형태로 배치될 수 있고, 제1 플로팅 디퓨전 영역(FD1)에 해당하는 불순물 영역들과도 이격되어 배치될 수 있다.
제1 픽셀(610) 내에서 제1 전송 게이트들(TG1_1~TG1_4)과 제1 전송 게이트들(TG1_5~TG1_8) 사이의 영역에 제1 소스팔로워 게이트(FG1) 및 제1 선택 게이트(SG1)가 배치되고, 제1 전송 게이트들(TG1_5~TG1_8)이 배치된 영역의 하측에 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1)가 배열될 수 있다.
다음으로, 제2 픽셀(620)은 복수의 제2 전송 게이트들(TG2_1~TG2_8), 제2 선택 게이트(SG2), 제2 소스팔로워 게이트(FG2), 제2 리셋 게이트(RG2) 및 제2 DCG 게이트(DG2)를 포함할 수 있다. 제2 픽셀(620)의 각 구성은 배치 형태를 제외하고는 제1 픽셀(610)의 각 구성과 실질적으로 동일한 바, 중복된 설명은 생략하기로 한다.
제2 픽셀(620) 내에서 제2 전송 게이트들(TG2_5~TG2_8)이 배치된 영역의 상측에 제2 리셋 게이트(RG2) 및 제2 DCG 게이트(DG2)가 배치되고, 제2 전송 게이트들(TG2_1~TG2_4)과 제2 전송 게이트들(TG2_5~TG2_8) 사이의 영역에 제2 소스팔로워 게이트(FG1) 및 제1 선택 게이트(SG1)가 배열될 수 있다.
제1 픽셀(610)과 제2 픽셀(620) 간의 접촉면(CS)을 기준으로 제1 픽셀(610)의 제1 리셋 게이트(RG1) 및 제1 DCG 게이트(DG1)와, 제2 픽셀(620)의 제2 리셋 게이트(RG2) 및 제2 DCG 게이트(DG2)는 서로 대칭적으로 배치될 수 있다. 또한, 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2) 및 제2 리셋 게이트(RG2)는 일렬로 순차적으로 배열될 수 있다.
접촉면(CS)과 오버랩되면서 제1 픽셀(610)과 제2 픽셀(620)에 걸쳐 공통 영역(CA)이 배치될 수 있다. 공통 영역(CA)은 제1 DCG 게이트(DG1)와 제2 DCG 게이트(DG2) 각각과 적어도 일부가 오버랩되어 일체로 형성되는 영역일 수 있다.
공통 영역(CA)은 접촉면(CS)과 오버랩되는 직선을 포함하게 되는데, 이러한 직선의 중점을 회전 중심(RC)으로 정의하기로 한다. 제1 픽셀(610)의 게이트들은 제2 픽셀(620)의 게이트들을 회전 중심(RC)을 기준으로 회전시킨 구조에 해당하고, 제1 픽셀(610)의 게이트들은 제2 픽셀(620)의 게이트들을 회전 중심(RC)을 기준으로 회전시킨 구조에 해당할 수 있다. 즉, 제1 픽셀(610)의 게이트들과 제2 픽셀(620)의 게이트들은 회전 중심(RC)에 대해 회전 대칭일 수 있다.
제1 픽셀(610)의 아래로 인접하게 배치된 제4 픽셀(640)과, 제2 픽셀(620)의 위로 인접하게 배치된 제3 픽셀(630) 각각은 제1 픽셀(610)과 제2 픽셀(620) 각각의 구조와 실질적으로 동일한 구조를 갖는 바, 중복된 설명은 생략하기로 한다.
제3 픽셀(630)의 트랜지스터들(DG3, RG3)은 제1 픽셀(610)의 위로 인접하게 배치된 픽셀의 트랜지스터들(650)과 일렬로 배치될 수 있으며, 앞서 설명된 제1 픽셀(610)과 제2 픽셀(620)에 대한 설명은 제1 픽셀(610)의 위로 인접하게 배치된 픽셀과 제3 픽셀(630)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제4 픽셀(640)의 트랜지스터들(DG4, RG4)은 제2 픽셀(620)의 아래로 인접하게 배치된 픽셀의 트랜지스터들(660)과 일렬로 배치될 수 있으며, 앞서 설명된 제1 픽셀(610)과 제2 픽셀(620)에 대한 설명은 제4 픽셀(640)과, 제2 픽셀(620)의 아래로 인접하게 배치된 픽셀에 대해서도 실질적으로 동일하게 적용될 수 있다.
도 7은 도 6에 도시된 레이아웃을 절단한 일 예를 나타낸 단면도이다.
도 6 및 도 7을 참조하면, 도 6에 도시된 제1 내지 제4 픽셀(610~640)의 레이아웃(600)을 제2 절단선(B-B')을 따라 절단한 단면(700)의 일 예가 도시되어 있다.
앞서 설명된 바와 같이, 제2 절단선(B-B')을 따라 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2)가 순차적으로 배열될 수 있다.
제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2) 각각은 해당 제어 신호를 수신하는 게이트 전극(701, 711, 721, 731) 및 해당 게이트 전극과 기판(790) 사이에 배치되어 해당 게이트 전극과 기판(790)을 전기적으로 절연하는 게이트 절연막(702, 712, 722, 732)을 포함할 수 있다.
도 7에 도시된 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2) 각각의 구조 및 기능은 도 5에서 설명된 제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2) 각각의 구조 및 기능에 상응하는 바, 중복된 설명은 생략하기로 한다.
제1 리셋 게이트(RG1), 제1 DCG 게이트(DG1), 제2 DCG 게이트(DG2), 제2 리셋 게이트(RG2) 각각의 양측에는 불순물 영역들이 배치될 수 있다.
구체적으로, 제1 리셋 게이트(RG1)의 양측에는 제9 불순물 영역(703)과 제10 불순물 영역(705)이 배치되고, 제1 DCG 게이트(DG1)의 양측에는 제10 불순물 영역(705)과 공통 영역(715)이 배치되고, 제2 DCG 게이트(DG2)의 양측에는 공통 영역(715)과 제11 불순물 영역(725)이 배치되고, 제2 리셋 게이트(RG2)의 양측에는 제11 불순물 영역(725)과 제12 불순물 영역(735)이 배치될 수 있다.
공통 영역(715) 및 각 불순물 영역(703, 705, 715, 725, 735)의 구조 및 기능은 도 5에서 설명된 공통 영역(535) 및 각 불순물 영역(515, 525, 545, 555)의 구조 및 기능에 상응하는 바, 중복된 설명은 생략하기로 한다.
도 5에서와 마찬가지로, 제1 픽셀(610)과 제2 픽셀(620)에 걸쳐 형성된 공통 영역(715)은 기판(790)과의 관계에서 도 3의 DCG 캐패시터(CDCG)에 해당하는 정션 캐패시터를 형성할 수 있다. 공통 영역(715)이 제공하는 DCG 캐패시터(CDCG)의 기능 및 효과는 도 5에서 설명된 공통 영역(535)이 제공하는 DCG 캐패시터(CDCG)의 기능 및 효과에 상응하는 바, 중복된 설명은 생략하기로 한다.
즉, 제1 픽셀(610)과 제2 픽셀(620)과 같은 8-shared 픽셀 구조에서도 픽셀의 크기를 증가시키거나 노이즈 유입의 우려가 있는 캐패시터를 이용하지 않고도, 픽셀의 레이아웃을 변경함에 의해 저감도 모드에서 요구되는 캐패시턴스를 확보할 수 있다.
본 개시에서는 4-shared 픽셀 구조 및 8-shared 픽셀 구조를 예로 들어 설명하였으나, 본 발명의 범위는 이에 한정되지 않고 다른 공유 픽셀 구조 및 하나의 광전 변환 소자를 포함하는 단일 픽셀 구조에도 실질적으로 동일한 기술적 사상이 적용될 수 있다.
또한, 특정 픽셀이 특정 픽셀에 대해 우하측 또는 좌상측에 배치된 픽셀과 공통 영역을 공유하는 예에 대해 설명하였으나, 특정 픽셀은 특정 픽셀에 대해 우상측 또는 좌하측에 배치된 픽셀과 공통 영역을 공유할 수도 있다. 예를 들어, 도 4에서 좌측 픽셀들(410, 440)과 우측 픽셀들(420, 430)의 경계를 기준으로 좌측 픽셀들(410, 440)과 우측 픽셀들(420, 430)이 서로 좌우로 대칭 이동한 형태로 배치될 수 있다.

Claims (15)

  1. 제1 로우(row) 및 제1 컬럼(column)에 속하는 제1 픽셀과, 상기 제1 로우에 인접한 제2 로우 및 상기 제1 컬럼에 인접한 제2 컬럼에 속하는 제2 픽셀을 포함하는 픽셀 어레이를 포함하며,
    상기 제1 픽셀은 적어도 하나의 광전 변환 소자에서 생성되는 광전하를 축적하는 제1 플로팅 디퓨전 영역에 DCG(dual conversion gain) 캐패시터를 선택적으로 연결하는 제1 DCG 트랜지스터를 포함하고,
    상기 제2 픽셀은 적어도 하나의 광전 변환 소자에서 생성되는 광전하를 축적하는 제2 플로팅 디퓨전 영역에 상기 DCG 캐패시터를 선택적으로 연결하는 제2 DCG 트랜지스터를 포함하는 이미지 센싱 장치.
  2. 제1항에 있어서,
    상기 제1 픽셀과 상기 제2 픽셀 간의 접촉면에는 상기 제1 DCG 트랜지스터의 제1 DCG 게이트 및 상기 제2 DCG 트랜지스터의 제2 DCG 게이트 각각과 적어도 일부가 오버랩되는 공통 영역이 배치되는 이미지 센싱 장치.
  3. 제2항에 있어서,
    상기 DCG 캐패시터는 상기 공통 영역과 상기 공통 영역에 접하는 기판이 형성하는 정션 캐패시터(junction capacitor)인 이미지 센싱 장치.
  4. 제2항에 있어서,
    상기 제1 픽셀과 상기 제2 픽셀은 상기 접촉면과 상기 공통 영역이 만나는 직선의 중점에 대해 회전 대칭인 이미지 센싱 장치.
  5. 제2항에 있어서,
    상기 제1 DCG 게이트와 상기 제2 DCG 게이트는 상기 픽셀 어레이의 제1 방향을 따라 일렬로 배치되는 이미지 센싱 장치.
  6. 제2항에 있어서,
    상기 제1 플로팅 디퓨전 영역을 리셋하기 위한 제1 리셋 게이트 및 상기 제1 DCG 게이트는, 상기 접촉면에 대해 상기 제2 플로팅 디퓨전 영역을 리셋하기 위한 제2 리셋 게이트 및 상기 제2 DCG 게이트와 서로 대칭적으로 배치되는 이미지 센싱 장치.
  7. 제2항에 있어서,
    상기 제1 픽셀과 상기 제2 픽셀 각각은, 입사광에 대응하는 광전하를 생성하는 광전 변환 소자들을 4개씩 포함하는 4-shared 픽셀인 이미지 센싱 장치.
  8. 제7항에 있어서,
    상기 제1 DCG 게이트, 상기 제1 플로팅 디퓨전 영역을 리셋하기 위한 제1 리셋 게이트, 상기 제1 플로팅 디퓨전 영역의 전압 레벨에 대응하는 전기적 신호를 생성하기 위한 제1 소스팔로워 게이트 및 상기 제1 소스팔로워 게이트의 상기 전기적 신호를 출력하기 위한 제1 선택 게이트는 상기 픽셀 어레이의 제1 방향을 따라 일렬로 배치되고,
    상기 제2 DCG 게이트, 상기 제2 플로팅 디퓨전 영역을 리셋하기 위한 제2 리셋 게이트, 상기 제2 플로팅 디퓨전 영역의 전압 레벨에 대응하는 전기적 신호를 생성하기 위한 제2 소스팔로워 게이트 및 상기 제2 소스팔로워 게이트의 상기 전기적 신호를 출력하기 위한 제2 선택 게이트는 상기 제1 방향을 따라 일렬로 배치되는 이미지 센싱 장치.
  9. 제8항에 있어서,
    상기 제1 DCG 게이트, 상기 제1 리셋 게이트, 상기 제1 소스팔로워 게이트 및 상기 제1 선택 게이트는 상기 접촉면에 대해 상기 제2 DCG 게이트, 상기 제2 리셋 게이트, 상기 제2 소스팔로워 게이트 및 상기 제2 선택 게이트와 서로 대칭적으로 배치되는 이미지 센싱 장치.
  10. 제7항에 있어서,
    상기 제1 픽셀에서 상기 광전 변환 소자들은 상기 제1 DCG 게이트의 상측에 배치되고,
    상기 제2 픽셀에서 상기 광전 변환 소자들은 상기 제2 DCG 게이트의 하측에 배치되는 이미지 센싱 장치.
  11. 제2항에 있어서,
    상기 제1 픽셀과 상기 제2 픽셀 각각은, 입사광에 대응하는 광전하를 생성하는 광전 변환 소자들을 8개씩 포함하는 8-shared 픽셀인 이미지 센싱 장치.
  12. 제11항에 있어서,
    상기 제1 DCG 게이트 및 상기 제1 플로팅 디퓨전 영역을 리셋하기 위한 제1 리셋 게이트는, 상기 제1 플로팅 디퓨전 영역의 전압 레벨에 대응하는 전기적 신호를 생성하기 위한 제1 소스팔로워 게이트 및 상기 제1 소스팔로워 게이트의 상기 전기적 신호를 출력하기 위한 제1 선택 게이트와, 상기 픽셀 어레이의 제2 방향을 따라 소정 간격으로 이격되어 배치되고,
    상기 제2 DCG 게이트 및 상기 제2 플로팅 디퓨전 영역을 리셋하기 위한 제2 리셋 게이트는, 상기 제2 플로팅 디퓨전 영역의 전압 레벨에 대응하는 전기적 신호를 생성하기 위한 제2 소스팔로워 게이트 및 상기 제2 소스팔로워 게이트의 상기 전기적 신호를 출력하기 위한 제2 선택 게이트와, 상기 제2 방향을 따라 소정 간격으로 이격되어 배치되는 이미지 센싱 장치.
  13. 제12항에 있어서,
    상기 제1 DCG 게이트 및 상기 제1 리셋 게이트는 상기 접촉면에 대해 상기 제2 DCG 게이트 및 상기 제2 리셋 게이트와 서로 대칭적으로 배치되는 이미지 센싱 장치.
  14. 제12항에 있어서,
    상기 제1 픽셀에서 상기 광전 변환 소자들은 상기 제1 소스팔로워 게이트 및 상기 제1 선택 게이트의 상측 및 하측 각각에 분리되어 배치되고,
    상기 제2 픽셀에서 상기 광전 변환 소자들은 상기 제2 소스팔로워 게이트 및 상기 제2 선택 게이트의 상측 및 하측 각각에 분리되어 배치되는 이미지 센싱 장치.
  15. 서로 사선 방향으로 배치되는 제1 픽셀과 제2 픽셀을 포함하는 픽셀 어레이를 포함하며,
    상기 제1 픽셀은 상기 제1 픽셀에서 생성된 광전하를 축적하는 제1 플로팅 디퓨전 영역의 정전 용량을 제어하기 위한 제1 DCG(dual conversion gain) 게이트를 포함하고,
    상기 제2 픽셀은 상기 제2 픽셀에서 생성된 광전하를 축적하는 제2 플로팅 디퓨전 영역의 정전 용량을 제어하기 위한 제2 DCG 게이트를 포함하고,
    상기 제1 픽셀과 상기 제2 픽셀 간의 접촉면에는 상기 제1 DCG 게이트 및 상기 제2 DCG 게이트 각각과 적어도 일부가 오버랩되는 공통 영역이 배치되는 이미지 센싱 장치.
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