CN114765672A - 图像感测装置 - Google Patents

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CN114765672A CN202111157605.8A CN202111157605A CN114765672A CN 114765672 A CN114765672 A CN 114765672A CN 202111157605 A CN202111157605 A CN 202111157605A CN 114765672 A CN114765672 A CN 114765672A
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Abstract

本公开提供一种图像感测装置，包括：像素阵列，其被配置为包括属于第一行第一列的第一像素和属于第二行第二列的第二像素，第一像素和第二像素中的每一个包括被构造为响应于入射光而产生光电荷的一个或更多个光电转换元件；以及DCG电容器，其联接在第一像素和第二像素之间。第一像素包括：第一浮置扩散区，其被配置为存储由第一像素的光电转换元件产生的光电荷；以及第一DCG晶体管，其用于选择性地将DCG电容器连接到第一浮置扩散区或者从第一浮置扩散区断开。第二像素包括：第二浮置扩散区，其被配置为存储由第二像素的光电转换元件产生的光电荷；以及第二DCG晶体管，其用于选择性地将DCG电容器连接到第二浮置扩散区或将从第二浮置扩散区断开。

Description

图像感测装置
技术领域
本公开中公开的技术和实现总体涉及包括能够调整灵敏度的像素的图像感测装置。
背景技术
图像感测装置是用于通过使用对光起反应的光敏半导体材料将光转换成电信号来捕获光学图像的装置。随着汽车、医疗、计算机和通信行业的发展，在诸如智能电话、数码相机、游戏机、IoT(物联网)、机器人、安保摄像头、和医疗微型摄像头之类的各个领域中，对高性能图像感测装置的需求越来越大。
图像感测装置大致可以分为CCD(Charge Coupled Device：电荷耦合器件)图像感测装置和CMOS(Complementary Metal Oxide Semiconductor：互补金属氧化物半导体)图像感测装置。CCD图像感测装置提供更好的图像质量，但是与CMOS图像感测装置相比，它们往往消耗更多的功率并且体积更大。CMOS图像感测装置比CCD图像感测装置尺寸更小并且功耗更低。此外，使用CMOS制造技术制造CMOS传感器，因此可以将光敏元件和其他信号处理电路集成到单个芯片中，使得能够以更低成本生产小型化的图像感测装置。由于这些原因，正在为包括移动装置在内的许多应用开发CMOS图像感测装置。
发明内容
所公开技术的各种实施方式涉及有效地布置能够调整灵敏度的像素的图像感测装置。
根据所公开技术的实施方式，一种图像感测装置可以包括：像素阵列，其被配置为包括属于第一行第一列的第一像素，以及属于第二行第二列的第二像素，第二行与第一行相邻并且第二列与第一列相邻，第一像素和第二像素中的每一个包括被构造为响应于入射光而产生光电荷的一个或更多个光电转换元件；以及双转换增益(DCG)电容器，其联接在第一像素和第二像素之间。第一像素包括：第一浮置扩散区，其被配置为存储由第一像素的所述一个或更多个光电转换元件产生的光电荷；以及第一双转换增益(DCG)晶体管，其用于选择性地将DCG电容器连接到第一像素的第一浮置扩散区或者将DCG电容器从第一像素的第一浮置扩散区断开。第二像素包括：第二浮置扩散区，其被配置为存储由第二像素的所述一个或更多个光电转换元件产生的光电荷；以及第二双转换增益(DCG)晶体管，其用于选择性地将DCG电容器连接到第二像素的第二浮置扩散区或将DCG电容器从第二像素的第二浮置扩散区断开。
根据所公开技术的另一实施方式，一种图像感测装置可以包括：像素阵列，其被配置为包括在第一位置处的第一像素和布置在与第一位置对角的第二位置处的第二像素，第一像素和第二像素中的每一个包括被构造为响应于入射光产生光电荷的一个或更多个光电转换元件。第一像素包括第一双转换增益(DCG)栅，其被配置为控制第一浮置扩散区的电容，该第一浮置扩散区被配置为存储由第一像素产生的光电荷。第二像素包括第二双转换增益(DCG)栅，其被配置为控制第二浮置扩散区的电容，该第二浮置扩散区被配置为存储由第二像素产生的光电荷。公共区设置在第一像素和第二像素之间的接触面处并且与第一DCG栅和第二DCG栅中的每一个交叠。
应当理解，所公开技术的上述一般描述和以下详细描述是示例性和解释性的，并且旨在提供对所要求保护的公开内容的进一步解释。
附图说明
当结合附图考虑时，参考以下详细描述，所公开技术的以上和其他特征和有益方面将变得更加显而易见。
图1是例示了基于所公开技术的一些实现的图像感测装置的示例的框图。
图2是例示了基于所公开技术的一些实现的图1中所示的像素阵列的示例的示意图。
图3是例示了基于所公开技术的一些实现的图2所示的第一像素和第二像素的示例的电路图。
图4是例示了基于所公开技术的一些实现的图2所示的第一像素至第四像素的示例的平面图。
图5是例示了基于所公开技术的一些实现的沿图4中所示的线A-A′截取的布局结构的截面图。
图6是例示了基于所公开技术的一些实现的图2所示的第一像素至第四像素的另一示例的平面图。
图7是例示了基于所公开技术的一些实现的沿图6中所示的线B-B′截取的布局结构的截面图。
具体实施方式
本公开提供了图像感测装置设计的实现和示例，这些图像感测装置设计可以在配置中使用以基本上解决一个或更多个技术或工程问题并减轻在一些其他图像感测装置中遇到的限制或缺点。所公开技术的一些实现涉及其中有效地布置能够调整灵敏度的像素的图像感测装置。所公开技术提供了图像感测装置的各种实现方式，该图像感测装置能够通过改变像素的布局结构来获得低灵敏度模式所需的电容，而无需增加每个像素的尺寸或不使用可能导致噪声出现的电容器。
现在将参照所公开技术的实施方式详细进行说明，其示例在附图中示出。尽可能，在整个附图中将使用相同的附图标记来指代相同或相似的部件。虽然本公开易于进行各种修改和替代形式，但在附图中以示例的方式示出了其特定实施方式。然而，本公开不应被解释为限于在此阐述的实施方式。
图1是例示了根据所公开技术的实施方式的图像感测装置100的框图。
参照图1，图像感测装置100可以包括像素阵列110、行驱动器120、相关双采样器(CDS)130、模数转换器(ADC)140、输出缓冲器150、列驱动器160和定时控制器170。仅通过示例的方式讨论图1所示的图像感测装置100的组件，并且本公开包含许多其他变化、替代、变型、变更和修改。
像素阵列110可以包括以行和列排列的多个单位成像像素。在一个示例中，多个单位成像像素可以以包括行和列的二维像素阵列排列。在另一示例中，多个单位成像像素可以以三维像素阵列排列。多个单位成像像素可以以单位像素为基础或以像素组为基础将光信号转换为电信号，其中像素组中的单位像素共享至少一些内部电路。像素阵列110可以从行驱动器120接收包括行选择信号、像素复位信号和传输信号的驱动信号。一旦接收到驱动信号后，像素阵列110中相应的单位成像像素可以被激活以执行对应于行选择信号、像素复位信号和传输信号的操作。
行驱动器120可以基于诸如由定时控制器170的控制器电路所提供的命令和控制信号来激活像素阵列110以对相应行中的成像像素执行某些操作。在一些实现中，行驱动器120可以选择布置在像素阵列110的一行或更多行中的一个或更多个成像像素。行驱动器120可以生成行选择信号以选择多个行当中的一行或更多行。行解码器120可以顺序地使能用于复位与至少一个被选行相对应的成像像素的像素复位信号以及用于与所述至少一个被选行相对应的像素的传输信号。因此，作为由被选行的每个成像像素所生成的模拟信号的参考信号和图像信号可以顺序地传送给CDS 130。参考信号可以是当成像像素的感测节点(例如，浮置扩散节点)被复位时提供给CDS 130的电信号，并且图像信号可以是当成像像素产生的光电荷累积在感测节点中时提供给CDS 130的电信号。指示每个像素的独特复位噪声的参考信号和指示入射光强度的图像信号可以根据需要统称为像素信号。
CMOS图像传感器可以使用相关双采样(CDS)，以通过对像素信号进行两次采样消除这两个样本之间的差异，来去除被称为固定模式噪声的不期望像素偏移值。在一个示例中，相关双采样(CDS)可以通过比较入射光产生的光电荷累积在感测节点中之前和之后所获得的像素输出电压，来去除不期望像素偏移值，使得能够仅测量基于入射光的像素输出电压。在所公开技术的一些实施方式中，CDS 130可以顺序地采样和保持参考信号和图像信号的电压电平，这些电压电平从像素阵列110提供给多条列线中的每一条。即，CDS 130可以采样和保持与像素阵列110的每列相对应的参考信号和图像信号的电压电平。
在一些实现中，CDS 130可以基于来自定时控制器170的控制信号，将每列的参考信号和图像信号作为相关双采样信号传送给ADC 140。
ADC 140用于将模拟CDS信号转换为数字信号。在一些实现中，ADC 140可以被实现为斜坡比较型ADC。斜坡比较型ADC可以包括比较器电路，该比较器电路用于将模拟像素信号与诸如斜坡上升或下降的斜坡信号之类的参考信号进行比较，并且定时器进行计数直到斜坡信号的电压与模拟像素信号匹配。在所公开技术的一些实施方式中，ADC 140可以将由CDS 130针对每列所生成的相关双采样信号转换为数字信号，并输出该数字信号。ADC 140可以基于针对每列的相关双采样信号和从定时控制器170提供的斜坡信号来执行计数操作和计算操作。以此方式，ADC 140可以消除或减少诸如生成数字图像数据时从成像像素出现的复位噪声之类的噪声。
ADC 140可以包括多个列计数器。像素阵列110的每列联接至列计数器，并且可以通过使用列计数器将从每列接收到的相关双采样信号转换为数字信号来生成图像数据。在所公开技术的另一实施方式中，ADC 140可以包括全局计数器以使用从全局计数器提供的全局代码将与该列对应的相关双采样信号转换为数字信号。
输出缓冲器150可以临时保持从ADC 140提供的基于列的图像数据以输出图像数据。在一个示例中，输出缓冲器150基于定时控制器170的控制信号输出从ADC 140提供给输出缓冲器150并存储在输出缓冲器150中的图像数据。输出缓冲器150可以提供接口以补偿图像感测装置100与其他装置之间的数据速率差或传输速率差。
列驱动器160可以一旦接收到来自定时控制器170的控制信号选择输出缓冲器的列，并且顺序地输出被暂时存储在输出缓冲器150的被选列中的图像数据。在一些实现中，一旦从定时控制器170接收到地址信号，列驱动器160可以基于地址信号生成列选择信号并选择输出缓冲器150的列，输出缓冲器150从输出缓冲器150的被选列输出图像数据作为输出信号。
定时控制器170可以控制行驱动器120、ADC 140、输出缓冲器150和列驱动器160的操作。
定时控制器170可以为行驱动器120、CDS 130、ADC 140、输出缓冲器150和列驱动器160提供图像感测装置100的各个组件的操作所需的时钟信号、用于定时控制的控制信号、以及用于选择行或列的地址信号。在所公开技术的实施方式中，定时控制器170可以包括逻辑控制电路、锁相环(PLL)电路、定时控制电路、通信接口电路等。
图2是例示了基于所公开技术的一些实现的图1中所示的像素阵列的示例的示意图。
参照图2，像素阵列200可以是图1所示的像素阵列110的一些部分的示例，并且可以包括以(2×2)矩阵阵列布置的第一像素PX1到第四像素PX4。虽然图2示出了像素阵列200仅包括四个像素PX1至PX4，其他实现也是可行的。例如，像素阵列200可以对应于包括多个像素的(M×N)矩阵阵列(其中，M和N均是2或更大的整数)，所述多个像素包括以行方向(ROW)和列方向(COL)重复布置的第一像素PX1至第四像素PX4。
第一像素PX1至第四像素PX4中的每一个可以将入射光的强度转换成电信号，然后可以输出该电信号。为此，第一像素PX1至第四像素PX4中的每一个可以包括至少一个光电转换元件、浮置扩散(FD)区和多个晶体管。在这种情况下，每个像素中的至少一个光电转换元件可以将入射光的强度转换为光电荷，浮置扩散(FD)区内可以累积光电荷，并且每个像素中的多个晶体管可以将光电荷转换为电信号作为像素的输出。具体地，多个晶体管可以包括用于将光电荷从光电转换元件向浮置扩散(FD)区移动的传输晶体管、用于复位浮置扩散(FD)区的复位晶体管、用于选择性地向浮置扩散(FD)区提供附加电容的双转换增益(DCG)晶体管、用于将浮置扩散(FD)区的电压电平转换为电信号的源极跟随器晶体管、以及用于将电信号输出到输出信号线的选择晶体管。
行驱动器120可以向像素PX1至PX4中的每一个发送用于控制多个晶体管的控制信号。控制信号可以包括用于控制传输晶体管的传输控制信号、用于控制复位晶体管的复位控制信号、用于控制DCG晶体管的DCG控制信号、以及用于控制选择晶体管的选择控制信号。
行驱动器120可以通过在行方向(ROW)上延伸的控制信号线提供控制信号。因此，像素阵列200中包括的像素PX1至PX4可以基于行被驱动。
更详细地，属于第一行的第一像素PX1和第三像素PX3可以通过相同的控制信号线接收第一传输控制信号TC1、第一复位控制信号RC1、第一DCG控制信号DCG1和第一选择控制信号SEL1。虽然图2仅例示了用于第一像素PX1和第三像素PX3的一条控制信号线，但也可以有其他实现。例如，可以存在用于分别提供第一传输控制信号TC1、第一复位控制信号RC1、第一DCG控制信号DCG1和第一选择控制信号SEL1的控制信号线。
属于第二行的第二像素PX2和第四像素PX4可以通过相同的控制信号线接收第二传输控制信号TC2、第二复位控制信号RC2、第二DCG控制信号DCG2和第二选择控制信号SEL2。在一些实现中，可以通过各自的控制信号线提供第二传输控制信号TC2、第二复位控制信号RC2、第二DCG控制信号DCG2和第二选择控制信号SEL2。
像素阵列200中包括的像素PX1至PX4中的每一个可以通过在列方向(COL)上延伸的输出信号线输出电信号(即，像素信号)。属于第一列的第一像素PX1和第四像素PX4中的每一个可以通过第一输出信号线(Vout1)输出像素信号。属于第二列的第二像素PX2和第三像素PX3中的每一个可以通过第二输出信号线(Vout2)输出像素信号。
一般情况下，两个相邻行和列中的四个相邻像素PX1、PX2、PX3和PX4排列为使得像素PX1和PX2相互对角，并且像素PX3和PX4相互对角。参照图2，两个相邻行和列的四个相邻像素PX1、PX2、PX3和PX4在行和列上不对齐，并且专门设计为在两个相邻列之间在列方向上有小的空间偏移，使得尽管第一像素PX1和第三像素PX3属于第一行，但是属于第二列的第三像素PX3与属于第一列的第一像素PX1相比可以在列方向(COL)上空间偏移(例如，如本示例中所示向上)预定宽度。类似地，尽管第二像素PX2和第四像素PX4属于第二行，但是属于第二列的第二像素PX2与属于第一列的第四像素PX4相比，可以在列方向(COL)上向上空间偏移预定宽度。
因此，由于这种空间偏移，第一列中的第一像素PX1和第二相邻列中的第二像素PX2可以通过与预定宽度相对应的接触面CS彼此接触。
这种排列不同于以下成像传感器中的其他各种像素布局：其中两个相邻行和列中的四个相邻像素PX1、PX2、PX3和PX4在行和列上没有任何偏移地对齐，使得像素PX1和PX2没有任何空间交叠地彼此对角，并且像素PX3和PX4没有任何空间交叠地彼此对角。
在图2中的这种空间偏移的像素布局下，第一像素PX1和第二像素PX2可以位于彼此相邻的两个不同的行中以及彼此相邻的两个不同的列中。因此，第一像素PX1和第二像素PX2可以在相对于行方向(ROW)或列方向(COL)沿对角线方向排列。因此，第一像素PX1和第二像素PX2可以通过不同的控制信号线接收控制信号，并且可以通过不同的输出线输出像素信号。第一像素PX1和第二像素PX2可以通过接触面CS彼此联接，因此可以共享至少一个元件。
在一些实现中，第一像素PX1和第二像素PX2可以通过接触面CS彼此联接，使得第一像素PX1和第二像素PX2的DCG晶体管的至少一些部分可以彼此共享。
图3是例示了基于所公开技术的一些实现的图2所示的第一像素PX1和第二像素PX2的示例的电路图300。
图3例示了包括图2所示的第一像素PX1和第二像素PX2的电路图300。
第一像素PX1可以包括多个第一光电转换元件PD1_1至PD1_n(其中“n”为2或更大的整数)、多个第一传输晶体管TX1_1至TX1_n、第一复位晶体管RX1、第一DCG晶体管DX1、第一浮置扩散(FD)区FD1、第一源极跟随器晶体管SF1和第一选择晶体管SX1。第一像素PX1可以是指被配置为包括多个第一光电转换元件PD1_1至PD1_n的共享像素。第一像素PX1包括布置成分别对应于第一光电转换元件PD1_1至PD1_n的第一传输晶体管TX1_1至TX1_n。第一像素PX1中除了第一传输晶体管TX1_1至TX1_n之外的其余元件可以由第一光电转换元件PD1_1至PD1_n共享。
第一光电转换元件PD1_1至PD1_n中的每一个可以生成并累积与入射光的强度相对应的光电荷。例如，第一光电转换元件PD1_1至PD1_n中的每一个可以实现为光电二极管、光电晶体管、光电栅或钉扎光电二极管或其组合。
如果第一光电转换元件PD1_1至PD1_n中的每一个实现为光电二极管，则第一光电转换元件PD1_1至PD1_n中的每一个可以是包括第一导电杂质(例如，P型杂质)的基板中掺杂有第二导电杂质(例如，N型杂质)的区域。作为示例，基板在下文中将被称为第一导电基板，例如P型基板。
第一传输晶体管TX1_1至TX1_n中的每一个可以串联联接在第一浮置扩散(FD)区FD1与第一光电转换元件PD1_1至PD1_n中的相应一个之间。第一传输晶体管TX1_1至TX1_n可以分别响应于第一传输控制信号TC1_1至TC1_n而导通或截止。如果第一传输晶体管TX1_1导通，则第一传输晶体管TX1_1可以向第一浮置扩散(FD)区FD1传送相应光电转换元件中累积的光电荷。
在一些实现中，第一传输晶体管TX1_1至TX1_n可以顺序导通。在一些其他实现中，至少两个第一传输晶体管可以同时导通。
第一复位晶体管RX1可以联接在电源电压(VDD)和第一浮置扩散(FD)区FD1之间，并且可以响应第一复位控制信号RC1将第一浮置扩散(FD)区FD1的电压复位至电源电压(VDD)。
其他像素与第一像素PX1类似地构造，并且处于类似的电路共享配置。例如，像素PX2可以包括多个第二光电转换元件PD2_1至PD2_n(其中，“n”是2或更大的整数)、多个第二传输晶体管TX2_1至TX2_n、第二复位晶体管RX2、第二DCG晶体管DX2、第二浮置扩散(FD)区FD2、第二源极跟随器晶体管SF2以及第二选择晶体管SX2。
值得注意的是，在图3的示例中，DCG电容器(CDCG)可以联接在第一DCG晶体管DX1和第二DCG晶体管DX2之间，以通过将DX1和DX2连接到共享DCG电容器(CDCG)由具有交叠接触面CS的两个对角像素PX1和PX2共享，如图2所示。具体地，如图3所示，第一DCG晶体管DX1可以联接在第二像素PX2的第二DCG晶体管DX2和第一浮置扩散(FD)区FD1之间，并且可以允许DCG电容器(CDCG)联接在第一DCG晶体管DX1和第二DCG晶体管DX2之间，以响应于第一DCG控制信号DCG1而选择性地联接至第一浮置扩散(FD)区FD1。DCG电容器(CDCG)可以是在包括第一导电杂质(例如，P型基板)的基板(例如，第一导电基板或P型基板)中掺杂有第二导电杂质(例如，N型杂质)的区域，并且可以建模为单结型电容器。
第一像素PX1可以在包括高灵敏度模式和低灵敏度模式的两种操作模式下操作。
高灵敏度模式可以是指由于入射光强度的增加而在响应中具有相对较大的增加的模式。“响应”可以是指由已经检测到入射光的强度的第一像素PX1所生成的像素信号。因此，高灵敏度模式可以是指对入射光具有相对较高灵敏度的模式。
低灵敏度模式可以是指由于入射光强度的增加而在响应中具有相对较小的增加的模式。因此，低灵敏度模式可以是指对入射光具有相对较低灵敏度的模式。
第一像素PX1或第二像素PX2的灵敏度可以由可以通过连接至DCG电容器(CDCG)或与DCG电容器(CDCG)断开而改变的第一浮置扩散(FD)区FD1或FD2的光电荷存储容量(或电容)确定。下面使用第一像素PX1作为示例对此进行详细说明。
在高灵敏度模式下，第一浮置扩散(FD)区FD1的光电荷存储容量可以被设置为相对较低的水平。在第一浮置扩散(FD)区FD1的光电荷存储容量处于相对较低水平的情况下，如果在第一浮置扩散(FD)区FD1中累积(或存储)了预定的光电荷，则第一浮置扩散(FD)区FD1的电压变化可能会相对较大，使得由第一源极跟随器晶体管SF1生成的电信号的电压变化可能会相对较大，导致第一像素PX1的灵敏度增加。为了降低第一浮置扩散(FD)区FD1在高灵敏度模式下的光电荷存储容量，第一DCG晶体管DX1可以截止，使得DCG电容器(CDCG)的电容可以不提供给第一浮置扩散(FD)区FD1。
另一方面，在低灵敏度模式下，第一浮置扩散(FD)区FD1的光电荷存储容量可以被设置为相对较高的水平。在第一浮置扩散(FD)区FD1的光电荷存储容量处于相对较高水平的情况下，如果在第一浮置扩散(FD)区FD1中累积(或存储)了预定的光电荷，则第一浮置扩散(FD)区FD1的电压变化可能会相对较小，使得由第一源极跟随器晶体管SF1生成的电信号的电压变化可能会相对较小，导致第一像素PX1的灵敏度降低。为了降低第一浮置扩散区FD1在低灵敏度模式下的光电荷存储容量，第一DCG晶体管DX1可以导通，使得DCG电容器(CDCG)的电容可以提供给第一浮置扩散区(FD)区FD1。
可以使用适用于低照度范围的高灵敏度模式的响应和适用于高照度范围的低灵敏度模式的响应二者，来实现高动态范围(HDR)。与使用高灵敏度模式和低灵敏度模式中的任何一个的其他情况相比，使用高灵敏度模式和低灵敏度模式二者的上述情况可以使第一像素PX1具有高动态范围(HDR)，该高动态范围(HDR)对应于从高灵敏度模式动态范围的最小值到低灵敏度模式动态范围的最大值的特定范围。在这种情况下，像素的动态范围可以是指第一像素PX1可以具有指示入射光强度的有效响应的入射光强度范围。
在其他一些实现中，第一像素PX1不仅可以具有高灵敏度模式和低灵敏度模式，还可以具有灵敏度低于低灵敏度模式的超低灵敏度模式。
超低灵敏度模式下的第一浮置扩散(FD)区FD1可以比低灵敏度模式下的第一浮置扩散(FD)区FD1具有更大的光电荷存储容量。为了进一步提高第一浮置扩散区FD1在超低灵敏度模式下的光电荷存储能力，第一DCG晶体管DX1和第二DCG晶体管DX2导通，使得DCG电容器(CDCG)的电容和第二浮置扩散(FD)区FD2的电容可以提供给第一浮置扩散(FD)区FD1。
可以不仅使用适用于低照度范围的高灵敏度模式的响应和适用于高照度范围的低灵敏度模式的响应，而且使用适用于超高照度范围的超低灵敏度模式的响应来实现高动态范围(HDR)。结果，与使用高灵敏度模式和低灵敏度模式二者的其他情况相比，第一像素PX1可以具有更扩展的动态范围。
在低灵敏度模式下，当第一DCG晶体管DX1导通时，DCG电容器(CDCG)的电容和第一DCG晶体管DX1的寄生电容可以提供给第一浮置扩散(FD)区FD1。
类似地，在超低灵敏度模式下，当第一DCG晶体管DX1和第二DCG晶体管DX2导通时，不仅DCG电容器(CDCG)的电容和第二浮置扩散(FD)区FD2的电容，而且第一DCG晶体管DX1和第二DCG晶体管DX2的寄生电容也可以提供给第一浮置扩散(FD)区FD1。
第一浮置扩散(FD)区FD1可以累积和存储从第一传输晶体管TX1_1至TX1_n中的每一个接收的光电荷。第一浮置扩散(FD)区FD1可以是指在包括第一导电杂质(例如，P型杂质)的基板(即，第一导电基板或P型基板)中掺杂有第二导电杂质(例如，N型杂质)的区域，并且可以建模为单结型电容器。
第一源极跟随器晶体管SF1可以联接在电源电压(VDD)和第一选择晶体管SX1之间，可以放大已经接收第一光电转换元件PD1_1至PD1_n中的每一个中所累积的光电荷的第一浮置扩散(FD)区FD1的电位变化，并且可以向第一选择晶体管SX1传送放大的电位。
第一选择晶体管SX1可以联接在第一源极跟随器晶体管SF1和第一输出信号线(Vout1)之间，并且可以响应于第一选择控制信号SEL1而导通，使得可以向第一输出信号线(Vout1)输出从第一源极跟随器晶体管SF1接收到的电信号。
如以下在图4和图5中进一步解释的，可以在由如图2所示的两个对角像素PX1和PX2的接触面CS所表示的公共或交叠区域中形成有用的DCG电容器(CDCG)。
图4是例示了基于所公开技术的一些实现的图2所示的第一像素PX1至第四像素PX4的示例的平面图。
图4是例示了图2所示的第一像素PX1至第四像素PX4的示例的示意图，并且例示了包括第一像素410至第四像素440的布局结构400。第一像素410至第四像素440中的每一个可以是包括四个光电转换元件的4共享像素结构。因此，图4的示例性结构可以对应于图3所示的“n”被设置为4(即，n＝4)的情况。
第一像素410可以包括多个第一传输栅TG1_1至TG1_4、第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1和第一DCG栅DG1。
第一传输栅TG1_1至TG1_4可以分别对应于图3中所示的第一传输晶体管TX1_1至TX1_4的栅极。第一传输栅TG1_1至TG1_4可以以(2×2)矩阵阵列排列。尽管图中未示出，但是与第一浮置扩散(FD)区FD1相对应的杂质区的至少一部分可以在第一传输栅TG1_1至TG1_4的中心部分处与第一传输栅TG1_1至TG1_4中的每一个交叠。另外，与第一光电转换元件PD1_1至PD1_4中的每一个相对应的杂质区的至少一部分可以与第一传输栅TG1_1至TG1_4中的每一个交叠。与第一光电转换元件PD1_1至PD1_4相对应的杂质区可以以(2×2)矩阵阵列排列同时彼此间隔开，并且也可以与对应于第一浮置扩散(FD)区FD1的杂质区间隔开。
在第一像素410中，第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1和第一DCG栅DG1可以顺序地布置在布置有第一传输栅TG1_1至TG1_4的区域的下侧。相应地，第一像素410中的光电转换元件可以设置在第一DCG栅DG1的上侧。
第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1和第一DCG栅DG1可以分别对应于图3所示的第一选择晶体管SX1的栅极、第一源极跟随器晶体管SF1的栅极、第一复位晶体管RX1的栅极、以及第一DCG晶体管DX1的栅极。
第二像素420可以包括多个第二传输栅TG2_1至TG2_4、第二选择栅SG2、第二源极跟随器栅FG2、第二复位栅RG2和第二DCG栅DG2。第二传输栅TG2_1到TG2_4、第二选择栅SG2、第二源极跟随器栅FG2、第二复位栅RG2和第二DCG栅DG2可以分别对应于第二传输晶体管TX2_1到TX2_4的栅极、第二选择晶体管SX2的栅极、第二源极跟随器晶体管SF2的栅极、第二复位晶体管RX2的栅极和第二DCG晶体管DX2的栅极。
如上所述，虽然第二像素420就传输栅和其他栅的相对布置而言不同于第一像素410，但是第二像素420就元件的结构而言可以以与第一像素410的那些基本相同。因此，将省略对包括在第二像素420中的每个元件的详细描述。
在第二像素420中，第二DCG栅DG2、第二复位栅RG2、第二源极跟随器栅FG2和第二选择栅SG2可以顺序地布置在其中布置有第二传输栅TG2_1至TG2_4的区域的上侧。相应地，第二像素420中的光电转换元件可以设置在第二DCG栅DG2的下侧。
第一像素410的第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1和第一DCG栅DCG1可以布置成相对于第一像素410和第二像素420之间的接触面CS与第二像素420的第二选择栅SG2、第二源极跟随器栅FG2、第二复位栅RG2和第二DCG栅DG2对称。另外，第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2、第二复位栅RG2、第二源极跟随器栅FG2和第二选择栅SG2可以顺序布置在一行中。
公共区CA可以跨第一像素410和第二像素420设置，同时与接触面CS交叠。公共区CA的至少一部分可以与第一DCG栅DG1和第二栅DG2中的每一个交叠，使得公共区CA可以形成为包括第一DCG栅DG1和第二栅DG2的至少一些部分。
公共区CA可以包括与接触面CS相交的直线，该直线的中心点在下文中将被定义为旋转中心(RC)。第一像素410的栅极可以对应于通过相对于旋转中心(RC)旋转第二像素420的栅极而形成的结构，并且第一像素410的栅极可以对应于通过相对于旋转中心(RC)旋转第二像素420的栅极而形成的结构。因此，第一像素410的栅极和第二像素420的栅极可以相对于旋转中心(RC)具有旋转对称性。
设置在第一像素410下方的第四像素440可以在结构上与第一像素410基本相同，并且设置在第二像素420上方的第三像素430可以在结构上与第二像素420基本相同。因此，在此将省略对第三像素430和第四像素440的元件的详细描述。
第三像素430的晶体管DG3、RG3、FG3和SG3可以与布置在第一像素410的向上方向上的相邻像素的晶体管450一起布置在一行中，并且以上描述的第一像素410和第二像素420的上述描述也可以基本上同等地不仅应用于布置在第一像素410的向上方向上的相邻像素，而且应用于第三像素430。
第四像素440的晶体管DG4、RG4、FG4和SG4可以与布置在第二像素420的向下方向上的相邻像素的晶体管460一起布置在一行中，并且以上描述的第一像素410和第二像素420的详细描述也可以基本上同等地不仅应用于第四像素440，而且也应用于布置在第二像素420的向下方向上的相邻像素。
图5为例示了基于所公开技术的一些实现的沿图4中所示的线A-A′截取的布局结构400的截面图500。
从图5的截面图500可以看出，包括图4所示的第一像素410至第四像素440的布局结构400是沿图4所示的第一切割线A-A′截取的。
参照图5，在布局结构400中，第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2、第二复位栅RG2、第二源极跟随器栅FG2和第二选择栅SG2可以沿着第一切割线A-A′顺序地布置。
第一选择栅SG1可以包括用于接收相应控制信号或光电荷的栅电极501、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层502。第一源极跟随器栅FG1可以包括用于接收相应的控制信号或光电荷的栅电极511、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层512。第一复位栅RG1可以包括用于接收相应控制信号或光电荷的栅电极521、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层522。第一DCG栅DG1可以包括用于接收相应控制信号或光电荷的栅电极531、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层532。第二DCG栅DG2可以包括用于接收相应控制信号或光电荷的栅电极541、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层542。第二复位栅RG2可以包括用于接收相应控制信号或者光电荷的栅电极551、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层552。第二源极跟随器栅FG2可以包括用于接收相应控制信号或光电荷的栅电极561、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层562。第二选择栅SG2可以包括用于接收相应控制信号或光电荷的栅电极571、以及设置在相应栅电极和基板590之间以电绝缘相应栅电极和基板590的栅极绝缘层572。
基板590可以是通过在基底基板上生长外延层而形成的半导体基板。尽管基板590可以包括第一导电杂质(例如，P型杂质)或第二导电杂质(例如，N型杂质)，但是也可以有其他实现。在一些示例中，假设基板590包括第一导电杂质(例如，P型杂质)。
与图4中所示的第一光电转换元件PD1_1至PD1_4相对应的每个杂质区可以是在基板590中掺杂有第二导电杂质(例如，N型杂质)的区域。另外，与第一浮置扩散(FD)区FD1相对应的杂质区可以是基板590中掺杂有第二导电杂质(例如，N型杂质)的区域。
例如，每个栅电极501、511、521、531、541、551、561和571可以包括诸如金属或多晶硅之类的导电材料。每个栅极绝缘层502、512、522、532、542、552、562和572可以包括硅氮氧化物膜(SixOyNz，其中“x”、“y”和“z”中的每一个为自然数)、硅氧化物膜(SixOy，其中“x”和“y”中的每一个为自然数)以及硅氮化物膜(SixNy，其中，“x”和“y”中的每一个为自然数)。在这种情况下，硅氮氧化物膜(SixOyNz)、硅氧化物膜(SixOy)和硅氮化物膜(SixNy)可以由电绝缘材料形成。
杂质区可以设置在第一选择栅SG1、第一源极跟随器栅FG1、第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2、第二复位栅RG2、第二源极跟随器栅FG2和第二选择栅SG2中的每一者的两侧。
更详细地，第一杂质区503和第二杂质区505可以设置在第一选择栅SG1的两侧。第二杂质区505和第三杂质区515可以设置在第一源极跟随器栅FG1的两侧。第三杂质区515和第四杂质区525可以设置在第一复位栅RG1的两侧。第四杂质区525和公共区535可以设置在第一DCG栅DG1的两侧。公共区535和第五杂质区545可以设置在第二DCG栅DG2的两侧。第五杂质区545和第六杂质区555可以设置在第二复位栅RG2的两侧。第六杂质区555和第七杂质区565可以设置在第二源极跟随器栅FG2的两侧。第七杂质区565和第八杂质区575可以设置在第二选择栅SG2的两侧。
公共区535和每个杂质区503、505、515、525、545、555、565和575可以是指在包括第一导电杂质(例如，P型杂质)的基板590中掺杂有第二导电杂质(例如，N型杂质)的区域。公共区535和每个杂质区503、505、515、525、545、555、565和575可以对应于第一选择晶体管SX1、第一源极跟随器晶体管SF1、第一复位晶体管RX1、第一DCG晶体管DX1、第二DCG晶体管DX2、第二复位晶体管RX2、第二源极跟随器晶体管SF2和第二选择晶体管SX2中的每一个的源极或漏极。
与图3的电路图相比，第一杂质区503可以联接至第一输出信号线(Vout1)，第三杂质区515可以联接至电源电压(VDD)，第四杂质区525可以联接至第一浮置扩散(FD)区FD1，第五杂质区545可以联接至第二浮置扩散(FD)区FD2，第六杂质区555可以联接至电源电压(VDD)，以及第八杂质区575可以联接至第二输出信号线(Vout2)。
另一方面，由于公共区535可以是指在包括第一导电杂质(例如，P型杂质)的基板590(即，第一导电基板，诸如P型基板)中掺杂有第二导电杂质(例如，N型杂质)的区域，可以在公共区535和基板590之间形成结型电容器。在这种情况下，结型电容器可以对应于图3所示的DCG电容器(CDCG)。随着公共区535和基板590之间的接触区尺寸增加，结型电容器的电容也增加。结果，随着公共区535的体积增加，充当结型电容器的DCG电容器(CDCG)的电容也可以增加。由于公共区535可以跨彼此对角并且由于在列方向上的空间偏移而在它们之间具有接触面的第一像素410和第二像素420形成，公共区535可以有利地用于提供电容相对较大的DCG电容器(CDCG)，以通过分别经由DX1或DX2连接到或断开该DCG电容器(CDCG)来调制FD1或FD2的有效电容。
在第一像素410中的第一DCG栅DG1的一侧处形成有用于DCG电容器的一个杂质区(以下称为第一杂质区)以及在第二像素420中的第二DCG栅DG2的一侧处形成有用于DCG电容器的另一杂质区(以下称为第二杂质区)的情况下，由第一杂质区提供的DCG电容器的电容和由第二杂质区提供的DCG电容器的电容可以小于由公共区535提供的DCG电容器(CDCG)的电容。
随着DCG电容器的尺寸增大，在低灵敏度模式下相应像素的灵敏度可能下降，使得在低灵敏度模式下可以扩大动态范围。例如，如果高灵敏度模式的动态范围与低灵敏度模式的动态范围之比需要被设置为1：2，则使用具有相对较大电容的DCG电容器(CDCG)可以更轻松地实现低灵敏度模式所需的动态范围。
如先前图3中所描述的，在低灵敏度模式或超低灵敏度模式下，特定的浮置扩散(FD)区(例如，FD1)可以不仅接收DCG电容器(CDCG)的电容和另一浮置扩散(FD)区(例如，FD2)的电容，而且还接收第一DCG电容器DX1和第二DCG电容器DX2的寄生电容，使得可以更容易地实现低灵敏度模式或超低灵敏度模式所需的动态范围。在这种情况下，寄生电容可以是指形成于栅电极和杂质区之间的寄生电容器(例如，形成于第一DCG栅DG1和公共区535之间的寄生电容器)的电容。
为了增加在低灵敏度模式下要提供给浮置扩散(FD)区的电容，可以使用用于增加DCG电容器尺寸的方法(即，增加寄生电容的方法)。然而，随着能够分配给一个像素的区域的尺寸逐渐减小，在一个像素内增加DCG晶体管的尺寸存在限制。
此外，为了增加在低灵敏度模式下要提供给浮置扩散(FD)区的电容，可以使用用于使用施加DCG控制信号的控制信号线来形成金属-绝缘体-金属(MIM)电容器的方法，但是用于形成MIM电容器的方法的缺点在于条带噪声(例如，黑太阳条带噪声)不可避免地增加。
更具体地，属于特定行的像素可以联接至施加DCG控制信号的单条控制信号线，并且任何一个像素的浮置扩散(FD)区的电压变化可以影响联接至同一控制信号线的至少一个像素的浮置扩散(FD)区的电压电平。这是因为在浮置扩散(FD)区之间发生电容耦合。另外，联接至各个浮置扩散(FD)区的MIM电容器仅联接至一条控制信号线，并且每个MIM电容器可以具有相对较大的电容，使得通过控制信号线可以更显著地出现浮置扩散(FD)区之间的电容耦合。
相反，在所公开技术的一些实现中，增加在低灵敏度模式下要提供给浮置扩散(FD)区的电容所需的DCG电容器(CDCG)不用作耦合至控制信号线的电容器，使得能够有利地防止条带噪声增加。
由于第一像素410和第二像素420属于不同的行，因此可以通过不同的控制信号线来控制第一像素410和第二像素420，并且根据需要可以不同时读出第一像素410和第二像素420。因此，当第一像素PX1被读出时，可以在第一像素PX1的低灵敏度模式下使用DCG电容器(CDCG)。当第二像素PX2被读出时，可以在第二像素PX2的低灵敏度模式下使用DCG电容器(CDCG)。
换言之，可以通过不同的控制信号来控制第一像素410和第二像素420，并且第一像素410和第二像素420可以通过不同的输出信号线输出像素信号。结果，第一像素410和第二像素420可以在操作时段中共享DCG电容器(CDCG)而不会引起冲突或噪声。
基于所公开技术的一些实现的图像感测装置可以在不增加每个像素的尺寸的情况下，或者在不使用可能出现噪声的电容器的情况下，通过改变像素的布局结构来获取低灵敏度模式所需的电容。
图6是例示了基于所公开技术的一些实现的图2所示的第一像素PX1至第四像素PX4的另一示例的平面图。
图6是例示了图2所示的第一像素PX1至第四像素PX4的另一示例的示意图，并且例示了包括第一像素610至第四像素640的布局结构600。第一像素610至第四像素640中的每一个可以是包括八个光电转换元件的8共享像素结构。因此，图6的示例性结构可以对应于图3中所示的“n”被设置为8(即，n＝8)的情况。
第一像素610可以包括多个第一传输栅TG1_1至TG1_8、第一源极跟随器栅FG1、第一选择栅SG1、第一复位栅RG1和第一DCG栅DG1。除了与图4所示的第一像素410的结构不同的一些结构之外的第一像素610的其余组件可以与图4所示的第一像素410的那些组件在结构上基本相同，并且照此，为了简洁起见，本文将省略其详细描述。为了便于描述，下文将以与图4所示的第一像素410的特征不同的特征为中心来描述图6所示的第一像素610。
多个第一传输栅TG1_1至TG1_8可以以(4×2)矩阵阵列排列。换言之，以(2×2)矩阵阵列排列的第一传输栅TG1_1至TG1_4可以与以(2×2)矩阵阵列排列的第一传输栅TG1_5至TG1_8垂直间隔开预定距离。虽然图6中未示出，但是与第一浮置扩散(FD)区FD1相对应的杂质区可以设置在第一传输栅TG1_1至TG1_4的中心部分，而与第一浮置扩散(FD)区FD1相对应的另一杂质区可以设置在第一传输栅TG1_5至TG1_8的中心部分处。在这种情况下，两个杂质区可以彼此电联接，从而形成单个节点。另外，与第一光电转换元件PD1_1至PD1_8中的每一个相对应的杂质区的至少一部分可以与第一传输栅TG1_1至TG1_8中的每一个交叠。分别对应于第一光电转换元件PD1_1至PD1_8的杂质区可以彼此间隔开，使得杂质区可以以(4×2)矩阵阵列排列。另外，杂质区也可以与对应于第一浮置扩散(FD)区FD1的其他杂质区间隔开。
在第一像素610中，第一源极跟随器栅FG1和第一选择栅SG1可以设置在第一传输栅TG1_1至TG1_4与其他第一传输栅TG1_5至TG1_8之间，并且第一复位栅RG1和第一DCG栅DG1可以设置在布置有第一传输栅TG1_5至TG1_8的区域的下侧。相应地，所述第一像素610的光电转换元件可以被布置为在第一源极跟随器栅FG1和所述第一选择栅SG1的上侧和下侧彼此分开。
随后，第二像素620可以包括多个第二传输栅TG2_1至TG2_8、第二选择栅SG2、第二源极跟随器栅FG2、第二复位栅RG2和第二DCG栅DG2。在第二像素620中，第二像素620的除了排列形式之外的其余部分在结构上可以与第一像素610的组成元件基本相同，因此为了简洁，在此将省略其详细描述。
在第二像素620中，第二复位栅RG2和第二DCG栅DG2可以设置在布置有第二传输栅TG2_5至TG2_8的区域的上侧，并且第二源极跟随器栅FG2和第二选择栅SG2可以设置在第二传输栅TG2_1至TG2_4与第二传输栅TG2_5至TG2_8之间。相应地，第二像素620的光电转换元件可以被布置为在第二源极跟随器栅FG2和第二选择栅SG2的上侧和下侧处彼此分开。
第一像素610的第一复位栅RG1和第一DCG栅DG1可以布置为相对于第一像素610和第二像素620之间的接触面CS与第二像素620的第二复位栅RG2和第二DCG栅DG2对称。另外，第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2和第二复位栅RG2可以顺序布置在一行中。
公共区CA可以跨第一像素610和第二像素620设置，同时与接触面CS交叠。公共区CA的至少一部分可以与第一DCG栅DG1和第二栅DG2中的每一个交叠，使得公共区CA可以与第一DCG栅DG1和第二栅DG2一体地形成。
公共区CA可以包括形成为与接触面CS交叠的直线，并且为了便于描述，以下将直线的中心点定义为旋转中心(RC)。第一像素610的栅极可以对应于通过相对于旋转中心(RC)旋转第二像素620的栅极而形成的结构，并且第二像素620的栅极可以对应于通过相对于旋转中心(RC)旋转第一像素620的栅极而形成的结构。即，第一像素610的栅极和第二像素620的栅极可以相对于旋转中心(RC)具有旋转对称性。
设置在第一像素610下侧的第四像素640可以在结构上与第一像素610基本上相同，并且设置在第二像素620的上侧的第三像素630可以在结构上与第二像素620基本上相同，并且如此，为了简洁起见，本文将省略其详细描述。
第三像素630的晶体管DG3和RG3可以与在第一像素610的向上方向上布置的相邻像素的晶体管650一起布置在一行中，并且以上描述的第一像素610和第二像素620的上述描述可以基本且同等地不仅应用于在第一像素610的向上方向上布置的相邻像素，而且应用于第三像素630。
第四像素640的晶体管DG4和RG4可以与在第二像素620的向下方向上布置的相邻像素的晶体管660一起布置在一行中，并且以上描述的第一像素610和第二像素620的详细描述也可以基本且同等地不仅应用于第四像素640，而且应用于布置在第二像素620的向下方向上的相邻像素。
图7是例示了基于所公开技术的一些实现的沿图6中所示的B-B′线截取的布局结构600的截面图700。
参照图6和图7，包括图6所示的第一像素610至第四像素640的布局结构600是沿图6中所示的第二切割线B-B′截取的。
在布局结构600中，第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2和第二复位栅RG2可以沿着第二切割线B-B′顺序地布置。
第一复位栅RG1可以包括用于接收相应控制信号的栅电极701、以及设置在相应栅电极和基板790之间以电绝缘相应栅电极和基板790的栅极绝缘层702。第一DCG栅DG1可以包括用于接收相应控制信号的栅电极711、以及设置在相应栅电极和基板790之间以电绝缘相应栅电极和基板790的栅极绝缘层712。第二DCG栅DG2可以包括用于接收相应控制信号的栅电极721、以及设置在相应栅电极和基板790之间以电绝缘相应栅电极和基板790的栅极绝缘层722。第二复位栅RG2可以包括用于接收相应控制信号的栅电极731、以及设置在相应栅电极和基板790之间以电绝缘相应栅电极和基板790的栅极绝缘层732。
图7所示的第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2和第二复位栅RG2可以在结构和功能上与图5所示的第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2和第二复位栅RG2基本相同，因此为了简洁起见，本文将省略其详细描述。
杂质区可以设置于第一复位栅RG1、第一DCG栅DG1、第二DCG栅DG2和第二复位栅RG2的两侧。
更详细地，第九杂质区703和第十杂质区705可以设置在第一复位栅RG1的两侧。第十杂质区705和公共区715可以设置在第一DCG栅DG1的两侧。公共区715和第十一杂质区725可以设置在第二DCG栅DG2的两侧。第十一杂质区725和第十二杂质区735可以设置在第二复位栅RG2的两侧。
图7中所示的公共区715和每个杂质区703、705、715、725和735可以在结构和功能上与图5的公共区535和每个杂质区515、525、545和555基本上相同，因此为了简洁起见，本文将省略其详细描述。
以与图5相同的方式，跨第一像素610和第二像素620形成的公共区715可以与基板790相关联地形成与图3的DCG电容器(CDCG)相对应的结型电容器。由图7中所示的公共区715所提供的DCG电容器(CDCG)在功能和效果上可以与图5所示的公共区535所提供的DCG电容器(CDCG)相同，因此为了简洁起见，本文将省略其详细描述。
也就是说，即使在诸如第一像素610或第二像素620之类的8共享像素结构中，基于本公开技术的一些实现的图像感测装置也可以在不增加每个像素的尺寸的情况下或在不使用可能出现噪声的电容器的情况下，通过改变像素的布局结构来获取低灵敏度模式所需的电容。
虽然所公开技术的一些实现已经公开了4共享像素结构和8共享像素结构，但是也可以有其他实现。例如，像素可以仅具有一个光电转换元件，或者可以具有除4共享或8共享像素结构之外的其他共享像素结构。
虽然所公开技术的一些实现已经公开了特定像素被形成为与布置在特定像素的右下侧或左上侧的另一像素共享公共区的示例性情况，但是也可以有其他实现。例如，特定像素还可以与布置在特定像素的右上侧或左下侧的另一像素共享公共区。例如，如图4所示，左像素410和440可以相对于左像素410和440与右像素420和430之间的边界线与右像素420和430水平对称地布置。
从以上的描述显而易见的是，基于所公开技术的一些实现的图像感测装置能够在不增加每个像素的尺寸的情况下，或者不使用有可能出现噪声的电容器的情况下，通过改变像素的布局结构来获取低灵敏度模式所需的电容。
所公开技术的实施方式可以提供能够通过上述公开直接或间接认识到的各种效果。
尽管已经描述了许多示例性实施方式，但是应当理解，可以基于本公开中所描述和/或例示的内容来设计所公开的实施方式的修改和增强以及其他实施方式。
相关申请的交叉引用
本公开要求于2021年1月15日提交的韩国专利申请10-2021-0005686的优先权和权益，其公开内容通过引用整体并入本文，作为本公开的公开内容的一部分。

Claims (18)

1.一种图像感测装置，所述图像感测装置包括：
像素阵列，所述像素阵列包括属于第一行第一列的第一像素，以及属于第二行第二列的第二像素，所述第二行与所述第一行相邻并且所述第二列与所述第一列相邻，所述第一像素和所述第二像素中的每一个包括响应于入射光而产生光电荷的一个或更多个光电转换元件；以及
双转换增益DCG电容器，所述DCG电容器联接在所述第一像素和所述第二像素之间，
其中：
所述第一像素包括：第一浮置扩散区，所述第一浮置扩散区存储由所述第一像素的所述一个或更多个光电转换元件产生的光电荷；以及第一DCG晶体管，所述第一DCG晶体管用于选择性地将所述DCG电容器连接到所述第一像素的所述第一浮置扩散区或者将所述DCG电容器从所述第一像素的所述第一浮置扩散区断开；以及
所述第二像素包括：第二浮置扩散区，所述第二浮置扩散区存储由所述第二像素的所述一个或更多个光电转换元件产生的光电荷；以及第二DCG晶体管，所述第二DCG晶体管用于选择性地将所述DCG电容器连接到所述第二像素的所述第二浮置扩散区或将所述DCG电容器从所述第二像素的所述第二浮置扩散区断开。
2.根据权利要求1所述的图像感测装置，所述图像感测装置还包括：
公共区，所述公共区设置在所述第一像素和所述第二像素之间的接触面处，
其中，所述公共区的至少一部分与所述第一DCG晶体管的第一DCG栅和所述第二DCG晶体管的第二DCG栅中的每一个交叠。
3.根据权利要求2所述的图像感测装置，其中：
所述DCG电容器为包括所述公共区和与所述公共区接触的基板的结型电容器。
4.根据权利要求2所述的图像感测装置，其中：
所述第一像素与所述第二像素相对于所述接触面与所述公共区相交的直线的中心点具有旋转对称性。
5.根据权利要求2所述的图像感测装置，其中：
所述第一DCG栅与所述第二DCG栅沿所述像素阵列的第一方向布置在一行中。
6.根据权利要求2所述的图像感测装置，其中：
用于复位所述第一浮置扩散区和所述第一DCG栅的第一复位栅相对于所述接触面与用于复位所述第二浮置扩散区和所述第二DCG栅的第二复位栅对称布置。
7.根据权利要求2所述的图像感测装置，其中：
所述第一像素和所述第二像素中的每一个具有包括产生与所述入射光相对应的光电荷的四个光电转换元件的4共享像素结构。
8.根据权利要求7所述的图像感测装置，其中：
所述第一DCG栅、用于复位所述第一浮置扩散区的第一复位栅、用于产生与所述第一浮置扩散区的电压电平相对应的电信号的第一源极跟随器栅、以及用于输出所述第一源极跟随器栅的电信号的第一选择栅沿所述像素阵列的第一方向布置在一行中；以及
所述第二DCG栅、用于复位所述第二浮置扩散区的第二复位栅、用于产生与所述第二浮置扩散区的电压电平相对应的电信号的第二源极跟随器栅、以及用于输出所述第二源极跟随器栅的电信号的第二选择栅沿所述像素阵列的所述第一方向布置在一行中。
9.根据权利要求8所述的图像感测装置，其中：
所述第一DCG栅、所述第一复位栅、所述第一源极跟随器栅和所述第一选择栅相对于所述接触面与所述第二DCG栅、所述第二复位栅、所述第二源极跟随器栅和所述第二选择栅对称地布置。
10.根据权利要求2所述的图像感测装置，其中：
所述第一像素中的所述一个或更多个光电转换元件设置在所述第一DCG栅的上侧；以及
所述第二像素中的所述一个或更多个光电转换元件设置在所述第二DCG栅的下侧。
11.根据权利要求2所述的图像感测装置，其中：
所述第一像素和所述第二像素中的每一个具有包括产生与所述入射光相对应的光电荷的八个光电转换元件的八共享像素结构。
12.根据权利要求11所述的图像感测装置，其中：
所述第一DCG栅和用于复位所述第一浮置扩散区的第一复位栅在所述像素阵列的第二方向上与用于产生与所述第一浮置扩散区的电压电平相对应的电信号的第一源极跟随器栅和用于输出所述第一源极跟随器栅的所述电信号的第一选择栅间隔开预定距离；以及
所述第二DCG栅和用于复位所述第二浮置扩散区的第二复位栅在所述像素阵列的第二方向上与用于产生与所述第二浮置扩散区的电压电平相对应的电信号的第二源极跟随器栅和用于输出所述第二源极跟随器栅的所述电信号的第二选择栅间隔开预定距离。
13.根据权利要求12所述的图像感测装置，其中：
所述第一DCG栅和所述第一复位栅相对于所述接触面与所述第二DCG栅和所述第二复位栅对称布置。
14.根据权利要求12所述的图像感测装置，其中：
所述第一像素的所述一个或更多个光电转换元件被布置为在所述第一源极跟随器栅和所述第一选择栅的上侧和下侧彼此分开；以及
所述第二像素的所述一个或多个光电转换元件被布置为在所述第二源极跟随器栅和所述第二选择栅的上侧和下侧处彼此分开。
15.根据权利要求1所述的图像感测装置，其中，所述第一像素和所述第二像素中的每一个分别基于所述第一浮置扩散区的电容和所述第二浮置扩散区的电容以第一操作模式或第二操作模式存储所述光电荷。
16.一种图像感测装置，所述图像感测装置包括：
像素阵列，所述像素阵列包括在第一位置处的第一像素和布置在与所述第一位置对角的第二位置处的第二像素，所述第一像素和所述第二像素中的每一个包括响应于入射光产生光电荷的一个或更多个光电转换元件，
其中：
所述第一像素包括第一双转换增益DCG栅，所述第一DCG栅控制第一浮置扩散区的电容，所述第一浮置扩散区存储由所述第一像素产生的光电荷；
所述第二像素包括第二DCG栅，所述第二DCG栅控制第二浮置扩散区的电容，所述第二浮置扩散区存储由所述第二像素产生的光电荷；并且
在所述第一像素和所述第二像素之间的接触面处设置公共区并且所述公共区与所述第一DCG栅和所述第二DCG栅中的每一个交叠。
17.根据权利要求16所述的图像感测装置，所述图像感测装置包括：DCG电容器，所述DCG电容器形成在所述公共区中并联接在所述第一像素和所述第二像素之间，其中所述第一像素中的所述第一DCG栅和所述第二像素中的所述第二DCG栅分别将所述DCG电容器连接到所述第一浮置扩散区或所述第二浮置扩散区或者将所述DCG电容器从所述第一浮置扩散区或所述第二浮置扩散区断开，以分别控制所述第一浮置扩散区或所述第二浮置扩散区的电容。
18.根据权利要求16所述的图像感测装置，其中，所述第一像素与所述第二像素布置在不同的相邻行和不同的相邻列中。
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