JP6891340B2 - 画像センサの半導体構造、チップおよび電子デバイス - Google Patents

画像センサの半導体構造、チップおよび電子デバイス Download PDF

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Description

本出願は、画像センサの半導体構造、関連するチップおよび電子デバイスに関し、より詳細には、ソースフォロワトランジスタのチャネル長を長くすることができる画像センサの半導体構造、関連するチップおよび電子デバイスに関する。
ＣＭＯＳ画像センサは、大規模に製造され適用されている。画像品質に対する要件の高まりに加えて、画素数も増え続けている。限られた面積内で画素数を最大化するには、単位画素のサイズを最小化する必要がある。つまり、単位画素内の光検出器と出力回路のサイズも小さくする必要がある。
しかしながら、出力回路のサイズを小さくすると、出力回路の性能に影響を与えることが多い。したがって、面積と性能の両方に注視する方法は、本分野の重要な作業項目である。加えて、従来技術のＣＭＯＳ画像センサでは、画像の不均衡の問題が発生しやすい。
本出願の目的は、上記の問題を解決するために、画像センサの半導体構造、関連するチップおよび電子デバイスを開示することである。
本発明の実施形態により、画像センサの半導体構造が開示される。画像センサの半導体構造は、半導体基板と、前記半導体基板の底部上に配置された複数の画素群とを含む。画素群のそれぞれは、同じ行に位置し互いに隣接する第一の画素および第二の画素と、別の行に位置し互いに隣接する第三の画素および第四の画素を含む。前記第一の画素および前記第三の画素は斜めに配置され、前記第一の画素および前記第三の画素は同じ色である。前記第一の画素、前記第二の画素、前記第三の画素および前記第四の画素のそれぞれは、２列２行に配置された４つのサブ画素を含む。各画素の前記４つのサブ画素は浮遊拡散領域を共有し、前記浮遊拡散領域は前記４つのサブ画素の光検出器に囲まれ、前記光検出器は光を電荷に変換するためのものである。出力回路は、前記第一の画素と前記第三の画素によって共有される。前記第一の画素と前記第三の画素の前記共有出力回路は、前記第一の画素と前記第三の画素の間に位置し、前記第一の画素の左側／右側と、前記第三の画素の右側／左側に延び、出力画素の一部は、前記第一の画素の前記光検出器に隣接し、出力回路の他の一部は、前記第三の画素の前記光検出器に隣接する。前記出力回路は、電荷に従って画素出力を生成するためのもので、前記出力回路は、第一のソースフォロワ回路を含む。上面図において、前記第一のソースフォロワトランジスタの一部は、前記第一の画素と前記第三の画素との間の境界の一方の側に位置し、前記第一の画素の左側／右側の前記光検出器に少なくとも隣接し、および前記第一のソースフォロワトランジスタの他の一部は、前記第一の画素と前記第三の画素との間の境界の他方の側に位置し、前記第三の画素の右側／左側の前記光検出器に少なくとも隣接する。
本出願の一実施形態によって開示されるチップは、上述の画像センサの半導体構造を含む。
本出願の一実施形態によって開示される電子デバイスは、上述の画像センサの半導体構造を含む。
本出願の実施形態は、画像センサの半導体構造の出力回路の構成を改善し、出力回路の面積を小さくすることも、その性能を改善することもできる。
図１は、本出願の一実施形態による画像センサの半導体構造の上面図である。 図２は、図１の画像センサの画素の回路図である。 図３は、本出願の第一の実施形態による図１の画像センサの半導体構造に基づくベイヤー画素群の上面図である。 図４は、本出願の第二の実施形態による図１の画像センサの半導体構造に基づくベイヤー画素群の上面図である。 図５は、本出願の一実施形態による電子デバイスに適用される画像センサの概略図である。
以下の説明では、本出願の開示の異なる特徴を実施するための複数の実施形態または例を提供する。以下に説明するコンポーネントおよび構成の特定の例は、本出願の開示を単純化するためのものである。説明は例を提供するもので、本出願の開示に対する制限として解釈されるべきではないと考えられ得る。例えば、以下の説明において、第二の特徴の上または上方に第一の特徴を形成することは、一部の実施形態で第一の特徴と第二の特徴が直接接触する状況を含み得るし、または第一の特徴と第二の特徴が直接接触しない方法で一部の実施形態で第一の特徴と第二の特徴との間に追加のコンポーネントが形成される状況を含み得る。さらに、本出願の開示における複数の実施形態において、記号および／または数字が繰り返し使用され得る。このように繰り返して使用するのは、簡潔さと明確さのためであり、議論される異なる実施形態および／または構成間の関係を表すものではない。
さらに、空間的な相対性に使用される用語、例えば「直下に」、「下に」、「より下に」、「直上に」、「上に」および他の同様の用語は、別または複数のコンポーネントおよび特徴と関連する１つのコンポーネントまたは特徴について関係をよりよく説明するために使用され得る。空間的な相対性の用語は、図面に描かれている向きに加えて、デバイスの使用および操作の他のさまざまな向きをカバーする。デバイスは、別の向きを有するように配置することができ（例えば、９０°または別の向きにあるように配置）、空間的な相対性を記述するこれらの用語は、したがって、それに応じて解釈すべきである。
本出願のより広い範囲を定義する数値およびパラメータはすべて概数値であるが、特定の実施形態の関連する値は可能な限り正確に提示されている。ただし、値には基本的に個々のテスト方法に起因する標準偏差を必然的に含む。本明細書において、「およそ」という用語は、通常、実際の値が特定の値または範囲の正／負の１０％、５％、１％または０．５％以内であることを指す。あるいは、「およそ」という用語は、実際の値が平均値の許容標準偏差内に入ることを指し、これは本出願の技術分野の当業者の考慮に基づいて決定することができる。実験例に加えて、特に指定がない限り、本明細書で使用される範囲、量、値、およびパーセンテージ（例えば、使用される材料の量、期間の長さ、温度、動作条件、量の比率など）は、すべて「およそ」によって変更される。したがって、反対の説明が与えられない限り、本明細書および添付の特許請求の範囲によって開示される値およびパラメータはすべて概数値であり、要件に従って修正することができる。これらの値とパラメータは、示された有効な桁の値として、あるいは一般的なキャリー方法（ｃａｒｒｙ ｍｅｔｈｏｄ）によって取得された値として少なくとも理解されるべきである。本明細書において、値の範囲は、一つのエンドポイントからもう一つのエンドポイントまで、あるいは２つのエンドポイントの間を表す。特に指定がない限り、すべての値の範囲にはエンドポイントを含む。
高解像度または超高解像度のＣＭＯＳ画像センサは、ますます広範に適用され、需要があり、単位画素のサイズも同様に小さくする必要がある。つまり、出力回路の性能が必然的に影響を受けるように、単位画素内の光検出器と出力回路のサイズも小さくする必要がある。例えば、出力回路のソースフォロワトランジスタのチャネル長が短くなると、ランダムな電信信号ノイズが増加する。本出願の画像センサの半導体構造は、出力回路の構成を変更することにより画素の面積を小さくし、出力回路内のソースフォロワトランジスタのチャネル長を長くすることによりランダムな電信信号ノイズを低減することができる。さらに、本出願では、出力回路の構成を変更することによって、同じ画素群内の同じ色の画素が同じ読み出し回路を共有することも可能になるので、こうして、同じ色の画素の出力不一致の問題を改善することができる。例えば、本発明によって、ベイヤー画素アレイの同じ画素群内の緑色画素ＧｒおよびＧｂが同じ読み出し回路を使用することが可能になり、こうして、緑色画素ＧｒおよびＧｂが異なる読み出し回路を使用すること生じる緑色画素ＧｒとＧｂとの間の画像の不均衡の問題を回避することができる。
図１は、本出願の一実施形態による画像センサの半導体の上面図を示す。図１の画像センサ６００は、２×２ベースを有する共有画素Ｐ５’および２×２ベースを有する共有画素Ｐ６を含み、画素Ｐ５’と画素Ｐ６とが一緒になって一つの単位画素群を形成する。図１には、画像センサ６００内の画素Ｐ５’および画素Ｐ６のみが示されているが、画像センサ６００は、多数の単位画素群を含み得る。図２は、図１の画像センサ６００の回路図を示す。
図１および図２を参照する。画像センサ６００は半導体基板１０１を含み、半導体基板１０１上に画素Ｐ５’および画素Ｐ６が配置されている。半導体基板１０１は、シリコン基板またはシリコンオンインシュレーター（ＳＯＩ）基板などのブロック状の半導体基板であり得る。より具体的には、画素Ｐ５’および画素Ｐ６のそれぞれは、２×２ベースを有する共有画素Ｐ５’およびＰ６を形成するように４つのサブ画素を含み、画素Ｐ５’は、４つの光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１に対応する画素Ｐ５’の４つのサブ画素を含み、また、画素Ｐ６は、４つの光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２に対応する画素Ｐ６の４つのサブ画素を含む。さらに、画素Ｐ５’および画素Ｐ６は、出力回路１１６を有し、すなわち、出力回路５１８は、画素Ｐ５’および画素Ｐ６によって共有される。画素Ｐ５’は、４つの光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１に対応するように、４つのトランスミッションゲート５１０＿１、５１２＿１、５１４＿１、および５１６＿１を含み、画素Ｐ６は、４つの光検出器５０２＿２、５０４＿２、５０６＿２および５０８＿２に対応するように４つのトランスミッションゲート５１０＿２、５１２＿２、５１４＿２、および５１６＿２を含む。光検出器５０２＿１、５０４＿１、５０６＿１、５０８＿１、５０２＿２、５０４＿２、５０６＿２、および５０８＿２のアノードは第一の電圧ＶＳＳに電気的に接続され、光検出器５０２＿１、５０４＿１、５０６＿１、５０８＿１、５０２＿２、５０４＿２、５０６＿２、および５０８＿２は、光を電荷に変換するためのものである。出力回路５１８の範囲は、図１では、簡潔にするために追加的に示されておらず、出力回路５１８は図２にのみ示されている。
出力回路５１８は、光検出器５０２＿１、５０４＿１、５０６＿１、５０８＿１、５０２＿２、５０４＿２、５０６＿２および５０８＿２によって生成された電荷に従って画素出力を生成するためのものである。出力回路５１８は、トランスミッションゲート５１０＿１、５１２＿１、５１４＿１、５１６＿１、５１０＿２、５１２＿２、５１４＿２および５１６＿２、リセットトランジスタ１０６、ソースフォロワトランジスタ１０８、および行選択トランジスタ１１０を含む。図１に示すように、画素Ｐ５’と画素Ｐ６との間に境界が存在するが、これは、すなわち、画素Ｐ５’の下側境界と画素Ｐ６の上側境界との交差点である。出力回路５１８（すなわち、トランスミッションゲート５１０＿１、５１２＿１、５１４＿１、５１６＿１、５１０＿２、５１２＿２、５１４＿２および５１６＿２、リセットトランジスタ１０６、ソースフォロワトランジスタ１０８、および行選択トランジスタ１１０）は、画素Ｐ５’と画素Ｐ６の境界を横切り、出力回路５１８の一部が画素Ｐ５’の光検出器５０２＿１、５０４＿１、５０６＿１および５０８＿１に隣接し、出力回路５１８の他の一部が画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２および５０８＿２に隣接するように配置される。トランスミッションゲート５１０＿１、５１２＿１、５１４＿１、５１６＿１、５１０＿２、５１２＿２、５１４＿２、５１４＿２および５１６＿２のそれぞれは、ゲートおよび２つのソース／ドレインを含む。トランスミッションゲート５１０＿１、５１２＿１、５１４＿１、５１６＿１、５１０＿２、５１２＿２、５１４＿２、および５１６＿２のゲートは、光検出器５０２＿１、５０４＿１、５０６＿１、５０８＿１、５０２＿２、５０４＿２、５０６＿２、および５０８＿２にそれぞれ対応し、トランスミッションゲートの制御信号ＴＸ１＿１、ＴＸ２＿１、ＴＸ３＿１、ＴＸ４＿１、ＴＸ１＿２、ＴＸ２＿２、ＴＸ３＿２、およびＴＸ４＿２に従って、トランスミッションゲート５１０＿１、５１２＿１、５１４＿１、５１６＿１、５１０＿２、５１２＿２、５１４＿２、および５１６＿２をオンにするか、オフにするかをそれぞれ決定する。
画素Ｐ５’の４つのサブ画素は、浮遊拡散領域ＦＤ１を共有し、浮遊拡散領域ＦＤ１は、４つのサブ画素の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１に囲まれている。画素Ｐ６の４つのサブ画素は、浮遊拡散領域ＦＤ２を共有し、浮遊拡散領域ＦＤ２は、４つのサブ画素の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２に囲まれている。トランスミッションゲート５１０＿１、５１２＿１、５１４＿１、５１６＿１、５１０＿２、５１２＿２、５１４＿２、および５１６＿２のそれぞれの２つのソース／ドレインは、光検出器５０２＿１、５０４＿１、５０６＿１、５０８＿１、５０２＿２、５０４＿２、５０６＿２、および５０８＿２と浮遊拡散領域ＦＤ１およびＦＤ２との間で電気的に接続されている。ソースフォロワトランジスタ１０８は、リセットトランジスタ１０６と行選択トランジスタ１１０との間に配置される。行選択トランジスタ１１０と第一のリセットトランジスタ１０６は、第一のソースフォロワトランジスタ１０８に沿って対称的に配置される。画素Ｐ５’のトランスミッションゲート５１０＿１、５１２＿１、５１４＿１、および５１６＿１は画素Ｐ５’に均等に配置され、画素Ｐ６のトランスミッションゲート５１０＿２、５１２＿２、５１４＿２、および５１６＿２は画素Ｐ６に均等に配置される。
より具体的には、ソースフォロワトランジスタ１０８のゲートおよびリセットトランジスタ１０６の一方のソース／ドレインは、そのいずれもが浮遊拡散領域ＦＤ１およびＦＤ２に電気的に接続され、リセットトランジスタ１０６の他方のソース／ドレインは第二の電圧ＶＤＤに電気的に接続される。ここで、第二の電圧ＶＤＤは第一の電圧ＶＳＳとは異なる。リセットトランジスタ１０６のゲートは、リセット信号ＲＳＴの制御に従って、それが導通されるべきかどうかを決定する。ソースフォロワトランジスタ１０８は、行選択トランジスタ１１０に直列に接続され、ソースフォロワトランジスタ１０８の一方のソース／ドレインは、行選択トランジスタ１１０の一方のソース／ドレインに電気的に接続され、ソースフォロワトランジスタ１０８の他方のソース／ドレインは、第二の電圧ＶＤＤに電気的に接続されている。行選択トランジスタ１１０の他方のソース／ドレインは、画素出力の出力端子ＰＯＵＴとして機能し、ビット線ＢＬに電気的に接続され、行選択トランジスタ１１０のゲートは、ワード線ＷＬ上の行選択信号ＲＳＥＬに応じて、出力端子ＰＯＵＴからビット線ＢＬに画素出力を出力するために導通するかどうかを決定する。
画素Ｐ５’および画素Ｐ６の半導体構造の上面図から、一部の実施形態では、行選択トランジスタ１１０、ソースフォロワトランジスタ１０８、およびリセットトランジスタ１０６は、トランジスタ列を形成するために１列に配置される。より具体的には、図１の画素Ｐ５’および画素Ｐ６のそれぞれは、範囲を有し、画素Ｐ５’と画素Ｐ６との隣接接合部は、画素Ｐ５’と画素Ｐ６との間の境界を形成する。ソースフォロワトランジスタ１０８は、画素Ｐ５’と画素Ｐ６との間を横切る。すなわち、ソースフォロワトランジスタ１０８は、画素Ｐ５’と画素Ｐ６との間の境界を横切り、それに応じて配置され、画素Ｐ５’および画素Ｐ６まで延びる。上面図から、ソースフォロワトランジスタ１０８の一部、すなわちソースフォロワトランジスタ１０８の頂部は、画素Ｐ５’と画素Ｐ６の境界の一方の側に位置し、画素Ｐ５’の光検出器５０２＿１、５０４＿１、５０６＿１および５０８＿１に少なくとも隣接する。（すなわち、左右に隣接する）。ソースフォロワトランジスタ１０８の他の一部、すなわちソースフォロワトランジスタ１０８の底部は、画素Ｐ５’と画素Ｐ６の境界の他方の側に位置し、画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２および５０８＿２に少なくとも隣接する（すなわち、左右に隣接する）。リセットトランジスタ１０６は、画素Ｐ５’に配置され、リセットトランジスタ１０６は、画素Ｐ５’の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１に隣接する。行選択トランジスタ１１０は、画素Ｐ６に配置され、行選択トランジスタ１１０は、画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２に隣接する。画素Ｐ５’と画素Ｐ６は出力端子ＰＯＵＴを共有する。従来の画素配列と比較して、本出願では、画素Ｐ５’と画素Ｐ６とが出力回路１１６を共有するように画素Ｐ５’と画素Ｐ６を１つの群に構成し、画素Ｐ５’と画素Ｐ６との間の境界を破り、出力回路１１６を画素Ｐ５’と画素Ｐ６との間を交差するものとして配置し、画素Ｐ５’または画素Ｐ６の範囲内で当初制限されていたソースフォロワトランジスタ１０８が、画素Ｐ５’と画素Ｐ６との間の境界を横切ることができるようにする。これによって設計の柔軟性が増す。すなわち、ソースフォロワトランジスタ１０８の長さを長くするために、追加のスペースが得られる。ソースフォロワトランジスタ１０８のチャネル長Ｌは、ソースフォロワトランジスタ１０８の長さに直接関連付けられるので、ソースフォロワトランジスタ１０８のチャネル長Ｌを長くすることにより、本出願は、画素Ｐ５’および画素Ｐ６の面積を小さくするという目的も、ランダムな電信信号ノイズを減少させるという目的も達成する。
前述のように、画素Ｐ５’および画素Ｐ６の半導体構造の上面図から、一部の実施形態において、行選択トランジスタ１１０、ソースフォロワトランジスタ１０８およびリセットトランジスタ１０６は１列に配置され、トランジスタ列を形成し、画素Ｐ５’の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１と、画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２は、トランジスタ列とは異なる側に配置される。
この実施形態では、画素Ｐ５’および画素Ｐ６の上にカラーフィルタが配置される。図３は、画素群としてベイヤー配列配置に従ってさらに示されている。図３は、第一の実施形態による図１の画像センサの半導体構造に基づくベイヤー画素群の上面図を示す。図３のベイヤー画素群８００は、図１に示す２つの単位画素群を含む。すなわち、画素Ｐ５’およびＰ６により形成される単位画素群と、画素Ｐ７’およびＰ８により形成される単位画素群を含む。緑色Ｇｂカラーフィルタは画素Ｐ５’の光検出器５０２＿１、５０４＿１、５０６＿１、５０８＿１の上に配置され、緑色Ｇｒカラーフィルタは画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２、５０８＿２の上に配置され、青色Ｂカラーフィルタは画素Ｐ７’の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１の上に配置され、赤色Ｒカラーフィルタは画素Ｐ８の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２の上に配置される。言い換えると、上面図において、緑色Ｇｂカラーフィルタが画素Ｐ５’と重なり、緑色Ｇｒカラーフィルタが画素Ｐ６と重なり、青色Ｂカラーフィルタが画素Ｐ７’と重なり、赤色Ｒカラーフィルタが画素Ｐ８と重なる。画素Ｐ５’と画素Ｐ６は斜めに配置され、画素Ｐ７’と画素Ｐ８は斜めに配置されている。
上面図において、上記のカラーフィルタを対応する画素と完全に重ねることができ、上記のカラーフィルタを対応する画素と部分的に重ねることもでき、あるいはカラーフィルタが対応する画素を覆うこともでき、すなわち、カラーフィルタの面積は、カラーフィルタが対応する画素を完全に覆えるように、画素の面積よりも大きいことに留意すべきである。
図３のベイヤー画素群８００において、緑色ＧｂおよびＧｒのカラーフィルタは、画素Ｐ５’と画素Ｐ６の両方の上に配置され、画素Ｐ５’と画素Ｐ６とは出力端子ＰＯＵＴを共有する。青色Ｂおよび赤色Ｒのカラーフィルタは、画素Ｐ７’と画素Ｐ８の上に配置され、画素Ｐ７’と画素Ｐ８とは出力端子ＰＯＵＴを共有する。すなわち、画素Ｐ５’と画素Ｐ６は、同じビット線ＢＬを介して同じ読み出し回路に進入し、異なる読み出し回路に進入する緑色画素ＧｒとＧｂによって生じる緑色画素ＧｒとＧｂとの間の画像の不均衡を防止する利点を実現する。なお、読み出し回路間には必然的に誤差が存在し、同じベイヤー画素群の緑色画素ＧｒおよびＧｂが異なる読み出し回路に進入し、読み出されると、上記の画像の不均衡の問題が生じることに留意すべきである。したがって、図３のベイヤー画素群８００は、上記の画像の不均衡の問題を改善できる。
図４は、第二の実施形態による図１の画像センサの半導体構造におけるベイヤー画素群の上面図を示す。図３と同様に、図４のベイヤー画素群９００は、図１に示した２つの単位画素群を含む。すなわち、画素Ｐ５’およびＰ６により形成される単位画素群と、画素Ｐ７’およびＰ８により形成される単位画素群を含む。その違いは、緑色Ｇｒフィルタが画素Ｐ５’の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１の上に配置され、緑色Ｇｂカラーフィルタが画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２の上に配置され、赤色Ｒカラーフィルタが、画素Ｐ７’の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１の上に配置され、青色Ｂカラーフィルタが画素Ｐ８の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２の上に配置されていることである。５０８＿１の上に配置され、緑色Ｇｒカラーフィルタは画素Ｐ６の光検出器５０２＿２、５０４＿２、５０６＿２、５０８＿２の上に配置され、青色Ｂカラーフィルタは画素Ｐ７’の光検出器５０２＿１、５０４＿１、５０６＿１、および５０８＿１の上に配置され、赤色Ｒカラーフィルタは画素Ｐ８の光検出器５０２＿２、５０４＿２、５０６＿２、および５０８＿２の上に配置される。言い換えると、上面図において、緑色Ｇｒカラーフィルタが画素Ｐ５’と重なり、緑色Ｇｂカラーフィルタが画素Ｐ６と重なり、赤色Ｒカラーフィルタが画素Ｐ７’と重なり、青色Ｂカラーフィルタが画素Ｐ８と重なる。画素Ｐ５’と画素Ｐ６は交互に斜めに配置され、画素Ｐ７’と画素Ｐ８は交互に斜めに配置されている。図４のベイヤー画素群９００は、図３のベイヤー画素群８００とは、わずかに異なる色構成を有するが、同じ利点を有する。すなわち、画素Ｐ５’と画素Ｐ６は、同じビット線ＢＬを介して同じ読み出し回路に進入して、異なる読み出し回路に進入する緑色画素ＧｒとＧｂによって生じる緑色画素ＧｒとＧｂとの間の画像の不均衡を防止する。
上記の結論として、本出願は、上記の画素群の構成と組み合わせて、同じ色の画素ＧｒおよびＧｂを交互に斜めに配置することで、出力回路を共有するようにして、同じ緑色画素である第一の画素Ｇｒと第三の画素Ｇｂからの出力を一致させ、画質の向上を実現する。さらに、共有出力回路に基づいて、画素の面積を減らすことができ、半導体面積に制限がある場合、出力回路のソースフォロワトランジスタを第一の画素および第三の画素の光検出器の隣まで延長することにより、ソースフォロワトランジスタのチャネル長を長くして、それにより、画素のサイズをさらに小さくして、ノイズ干渉を低減できる。つまり、単一の画素群のサイズを小さくし、出力回路を共有する斜めに配置された第一の画素Ｇｒと第三の画素Ｇｂを有することにより、画素出力と画質の一貫性が向上する一方で、出力回路が占有するスペースを削減でき、出力回路を共有することにより、限られたスペースに大きな光検出器を配置し、受光量を増やせるようになる。さらに、ソースフォロワトランジスタは２つの画素の光検出器の隣を横切るため、ソースフォロワトランジスタのチャネル長は、光検出器が占めるスペースに影響を与えることなく、さらに長くすることができ、ノイズが改善される。したがって、本出願は、高品質の画像出力をさらに達成するために、画像センサの限られたスペースにより多くの画素を組み込むことができる。
本出願は、画像センサ８００／９００を含むチップをさらに提供する。本出願は、電子デバイスをさらに提供する。図５は、一実施形態による電子デバイス１１００に適用された本出願の画像センサの概略図を示す。図５に示すように、電子デバイス１１００は、ディスプレイパネルアセンブリ１１０４および画像センサ８００／９００を含む。電子デバイス１１００は、スマートフォン、携帯情報端末、ハンドヘルドコンピュータシステム、タブレットコンピュータシステム、またはデジタルカメラなどの任意の電子デバイスとすることができる。
上記の説明は、本出願のいくつかの実施形態の特徴を簡潔に提供するもので、当業者が本出願の開示の様々な形態をより完全に理解することを可能にする。当業者は、本出願の開示に基づいて、上述の実施形態と同じ目的を達成し、および／または同じ利点を達成するために、他のプロセスおよび構造を設計または変更することが容易であることを理解すべきである。当業者は、これらと同等の実施形態が依然として本出願の精神および範囲内に包含され、本出願の精神および範囲から逸脱することなく、変更、置換、および修正を行うことができることを理解すべきである。

Claims (20)

  1. 画像センサの半導体構造であって、
    前記画像センサの半導体構造は、半導体基板と、前記半導体基板の上に配置された複数の画素群とを備え、前記画素群のそれぞれは、同じ行に位置し互いに隣接する第一の画素および第二の画素と、別の行に位置し互いに隣接する第三の画素および第四の画素を備え、前記第一の画素および前記第三の画素は斜めに配置され、前記第一の画素および前記第三の画素は同じ色であることと、
    前記第一の画素、前記第二の画素、前記第三の画素および前記第四の画素のそれぞれは、２列２行に配置された４つのサブ画素を備え、各画素の前記４つのサブ画素は浮遊拡散領域を共有し、前記浮遊拡散領域は前記４つのサブ画素の光検出器に囲まれ、前記光検出器は光を電荷に変換するためのものであることと、
    出力回路は、前記第一の画素および前記第三の画素によって共有され、前記第一の画素および前記第三の画素によって共有される前記出力回路は、前記第二の画素および前記第四の画素によって共有されず、前記第一の画素および前記第三の画素によって共有される前記出力回路は、前記第一の画素と前記第三の画素との境界を横切り、前記第一の画素の左側／右側と、前記第三の画素の右側／左側に延び、前記出力回路は前記電荷に従って画素出力を生成するためのものであり、前記出力回路は第一のソースフォロワトランジスタを備えることと、
    上面図において、前記第一のソースフォロワトランジスタの一部は、前記第一の画素と前記第三の画素との間の境界の一方の側に位置し、前記第一の画素の左側／右側の前記光検出器に少なくとも隣接し、および前記第一のソースフォロワトランジスタの他の一部は、前記第一の画素と前記第三の画素との間の境界の他方の側に位置し、前記第三の画素の右側／左側の前記光検出器に少なくとも隣接することを特徴とする、画像センサの半導体構造。
  2. 前記第一の画素および前記第三の画素は、両方とも緑色画素である、請求項１に記載の画像センサの半導体構造。
  3. 前記出力回路は、前記第三の画素に配置された第一の行選択トランジスタをさらに備え、前記第一の行選択トランジスタは、前記第三の画素の前記光検出器に隣接する、請求項２に記載の画像センサの半導体構造。
  4. 前記出力回路は、前記第一の画素に配置された第一のリセットトランジスタをさらに備え、前記第一のリセットトランジスタは、前記第一の画素の前記光検出器に隣接する、請求項３に記載の画像センサの半導体構造。
  5. 上面図において、前記第一の行選択トランジスタ、前記第一のソースフォロワトランジスタおよび前記第一のリセットトランジスタは、１列に配置されてトランジスタ列を形成する、請求項４に記載の画像センサの半導体構造。
  6. 前記出力回路は、前記第一の行選択トランジスタの一つのソース／ドレインを出力端子として用いて、前記画素出力を出力する、請求項３に記載の画像センサの半導体構造。
  7. 上面図において、前記第一のソースフォロワトランジスタは、前記第一のリセットトランジスタと前記第一の行選択トランジスタとの間に配置される、請求項４に記載の画像センサの半導体構造。
  8. 前記第一の行選択トランジスタおよび前記第一のリセットトランジスタは、前記第一のソースフォロワトランジスタに沿って対称的に配置される、請求項７に記載の画像センサの半導体構造。
  9. 各画素の前記４つのサブ画素のそれぞれがトランスミッションゲートを備え、各トランスミッションゲートが前記４つのサブ画素の前記光検出器のそれぞれが位置する領域に位置する、請求項２に記載の画像センサの半導体構造。
  10. 上面図において、前記第一の画素、前記第二の画素、前記第三の画素および前記第四の画素の前記トランスミッションゲートは、それらが位置する前記画素に均等に配置される、請求項９に記載の画像センサの半導体構造。
  11. 前記第二の画素および前記第四の画素は斜めに配置され、出力回路が前記第二の画素および前記第四の画素によって共有される、請求項１〜１０のいずれか一項に記載の画像センサの半導体構造。
  12. 前記第二の画素および前記第四の画素によって共有される前記出力回路は、前記第二の画素および前記第四の画素との間に位置し、前記第二の画素の左側／右側と、前記第四の画素の右側／左側に延びる、請求項１１に記載の画像センサの半導体構造。
  13. 前記第二の画素および前記第四の画素によって共有される前記出力回路は、第二のソースフォロワトランジスタを備え、前記第二のソースフォロワトランジスタは、前記第二の画素と前記第四の画素との境界を横切り、前記第二の画素の左側／右側の光センサに隣接するように少なくとも延び、第四の画素の右側／左側の光センサに隣接するように少なくとも延びる、請求項１２に記載の画像センサの半導体構造。
  14. 前記第二の画素および前記第四の画素によって共有される前記出力回路は、第二の行選択トランジスタおよび第二のリセットトランジスタをさらに備え、前記第二の行選択トランジスタは、前記第四の画素に配置され、前記第二の行選択トランジスタは前記第四の画素の前記光センサに隣接し、前記第二のリセットトランジスタは前記第二の画素に配置され、前記第二のリセットトランジスタは前記第二の画素の前記光センサに隣接する、請求項１３に記載の画像センサの半導体構造。
  15. 上面図において、前記第二の行選択トランジスタ、前記第二のソースフォロワトランジスタおよび前記第二のリセットトランジスタは、１列に配置されてトランジスタ列を形成する、請求項１４に記載の画像センサの半導体構造。
  16. 上面図において、前記第二のソースフォロワトランジスタが、前記第二のリセットトランジスタと前記第二の行選択トランジスタとの間に配置される、請求項１５に記載の画像センサの半導体構造。
  17. 各画素の前記４つのサブ画素が同じ色である、請求項１６に記載の画像センサの半導体構造。
  18. 前記第二の画素は青色画素であり、前記第四の画素は赤色であり、前記第一の画素、前記第二の画素、前記第三の画素および前記第四の画素はベイヤー配列を形成する、請求項１７に記載の画像センサの半導体構造。
  19. 請求項１〜１８のいずれか一項に記載の画像センサの半導体構造を備えることを特徴とするチップ。
  20. 請求項１〜１８のいずれか一項に記載の画像センサの半導体構造を備えることを特徴とする電子デバイス。
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