KR20210139089A - 이미지 센싱 장치 - Google Patents

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KR20210139089A
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unit pixel
transistor
floating diffusion
unit
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오선호
박성근
이경인
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에스케이하이닉스 주식회사
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Abstract

본 기술의 일 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 상기 입사광에 대응되는 전기 신호를 생성하는 복수의 유닛 픽셀들이 연속적으로 배열된 픽셀 어레이를 포함하며, 상기 복수의 유닛 픽셀들은 제 1 소자분리구조에 의해 분리되며, 상기 복수의 유닛 픽셀들 각각은 상기 입사광을 광전변환하여 광전하를 생성하는 광전변환영역, 상기 광전하를 전송받는 플로팅 디퓨젼 영역, 상기 광전변환영역에서 생성된 광전하를 상기 플로팅 디퓨젼 영역으로 전송하는 전송 트랜지스터 및 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역을 포함하되, 상기 웰탭 영역은 해당 유닛 픽셀의 중앙부에 위치할 수 있다.

Description

이미지 센싱 장치{IMAGE SENSING DEVICE}
본 발명은 이미지 센싱 장치에 관한 것이다.
이미지 센싱 장치(image sensing device)는 광학 영상을 전기 신호로 변환시키는 장치이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라, 디지털 카메라, 캠코더, PCS(personal communication system), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 또는 로봇 등의 다양한 분야에서 이미지 센서의 수요가 증가하고 있다.
이미지 센싱 장치로는 전하 결합 소자(CCD: Charge Coupled Device) 및 CMOS 이미지 센서가 있다. 이들 중 CMOS 이미지 센서는 구동 방식이 간편하고, 신호 처리 회로를 단일 칩에 집적할 수 있어 제품의 소형화가 가능하다. CMOS 이미지 센서는 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, CMOS 이미지 센서는 고해상도 구현이 가능하여 그 사용이 늘어나고 있다.
또한 CMOS 이미지 센서의 해상도가 높아짐에 따라, 칩 사이즈(Chip Size)의 증가 없이 픽셀(Pixel)들의 수를 증가시키기 위해 픽셀 사이즈가 점점 작아지고 있다.
본 발명의 실시예는 각 유닛 픽셀 내에서의 픽셀 트랜지스터들의 배치 구조 및 유닛 픽셀들 간의 연결 구조를 개선하여 이미지 센싱 장치의 동작 특성을 향상시키고자 한다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재들로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 이미지 센싱 장치는 입사광을 광전변환하여 상기 입사광에 대응되는 전기 신호를 생성하는 복수의 유닛 픽셀들이 연속적으로 배열된 픽셀 어레이를 포함하며, 상기 복수의 유닛 픽셀들은 제 1 소자분리구조에 의해 분리되며, 상기 복수의 유닛 픽셀들 각각은 상기 입사광을 광전변환하여 광전하를 생성하는 광전변환영역, 상기 광전하를 전송받는 플로팅 디퓨젼 영역, 상기 광전변환영역에서 생성된 광전하를 상기 플로팅 디퓨젼 영역으로 전송하는 전송 트랜지스터 및 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역을 포함하되, 상기 웰탭 영역은 해당 유닛 픽셀의 중앙부에 위치할 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 제 1 방향 및 상기 제 1 방향과 교차되는 제 2 방향으로 연속적으로 배열되는 복수의 유닛 픽셀 그룹들을 포함하며, 상기 복수의 유닛 픽셀 그룹들 각각은 인접하게 배치된 제 1 내지 제 4 유닛 픽셀들을 포함하며, 상기 제 1 내지 제 4 유닛 픽셀들 각각은 소자분리구조에 의해 정의된 복수의 액티브 영역들을 포함하되, 상기 제 1 내지 제 3 유닛 픽셀들의 액티브 영역들은 서로 동일한 구조로 배치되고, 상기 제 4 유닛 픽셀의 액티브 영역들은 상기 제 1 내지 제 3 유닛 픽셀들의 액티브 영역들과 다른 구조로 배치될 수 있다.
본 발명의 다른 실시예에 따른 이미지 센싱 장치는 제 1 광전변환영역, 제 1 플로팅 디퓨전 영역, 제 1 전송 트랜지스터, 제 1 소스 팔로워 트랜지스터 및 제 1 선택 트랜지스터를 포함하는 제 1 유닛 픽셀; 제 2 광전변환영역, 제 2 플로팅 디퓨전 영역, 제 2 전송 트랜지스터, 제 2 소스 팔로워 트랜지스터 및 제 2 선택 트랜지스터를 포함하는 제 2 유닛 픽셀; 제 3 광전변환영역, 제 3 플로팅 디퓨전 영역, 제 3 전송 트랜지스터, 제 3 소스 팔로워 트랜지스터 및 제 3 선택 트랜지스터를 포함하는 제 2 유닛 픽셀; 제 4 광전변환영역, 제 4 플로팅 디퓨전 영역, 제 4 전송 트랜지스터, 제 4 소스 팔로워 트랜지스터 및 제 4 선택 트랜지스터를 포함하는 제 4 유닛 픽셀; 제 5 광전변환영역, 제 5 플로팅 디퓨전 영역, 제 5 전송 트랜지스터, 제 5 소스 팔로워 트랜지스터 및 제 5 선택 트랜지스터를 포함하는 제 5 유닛 픽셀; 및 제 6 광전변환영역, 제 6 플로팅 디퓨전 영역, 제 6 전송 트랜지스터 및 리셋 트랜지스터를 포함하는 제 6 유닛 픽셀을 포함하며, 상기 제 1 내지 제 6 유닛 픽셀들은 소자분리구조에 의해 분리되고, 상기 제 1 내지 제 3 플로팅 디퓨전 영역들 및 상기 제 6 플로팅 디퓨전 영역은 도전 라인을 통해 공통 플로팅 디퓨전 노드에 연결되며, 상기 공통 플로팅 디퓨전 노드는 도전 라인을 통해 상기 제 3 내지 제 5 소스 팔로워 트랜지스터들의 게이트들과 연결될 수 있다.
본 발명의 실시예는 이미지 센싱 장치의 동작 특성을 향상시킬 수 있다.
특히, 본 발명의 실시예에 따른 이미지 센싱 장치는 노이즈 특성을 향상시키고, 각 유닛 픽셀에서의 웰 포텐셜(well potential)을 균일하게 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센싱 장치의 구성을 간략하게 나타낸 블록도.
도 2는 도 1의 유닛 픽셀 그룹의 구조를 예시적으로 간략하게 나타낸 도면.
도 3a는 도 2의 유닛 픽셀 그룹에서 유닛 픽셀들(PX1, PX2, PX3)의 구조를 보다 구체적으로 나타낸 도면.
도 3b는 도 2의 유닛 픽셀 그룹에서 유닛 픽셀(PX4)의 구조를 보다 구체적으로 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 4-공유 구조에 대응되는 등가 회로를 나타낸 회로도
도 5는 도 4의 회로도에서 공통 플로팅 디퓨전 노드 및 공통 플로팅 디퓨전 노드와 소스 팔로워 트랜지스터들 사이의 물리적인 연결 관계를 픽셀 어레이에 예시적으로 나타낸 도면.
도 6은 도 5의 연결 구조를 픽셀 어레이서 보다 넓은 범위까지 확장시킨 모습을 예시적으로 보여주는 도면.
도 7은 도 2의 유닛 픽셀 그룹에서 유닛 픽셀(PX4)의 다른 배치 구조를 예시적으로 나타낸 도면.
이하, 본 발명의 일부 실시 예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명의 실시 예를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 실시 예에 대한 이해를 방해한다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서를 나타낸 블록도이다.
도 1을 참조하면, 이미지 센서(100)는 픽셀 어레이(pixel array, 110), 로우 디코더(row decoder, 120), 상관 이중 샘플러(Correlate Double Sampler; CDS, 130), 아날로그-디지털 컨버터(Analog-Digital Converter; ADC, 140), 출력 버퍼(output buffer, 150), 컬럼 디코더(column decoder, 160) 및 타이밍 컨트롤러(timing controller, 170)를 포함할 수 있다. 여기서, 이미지 센서(100)의 각 구성은 예시적인 것에 불과하며, 필요에 따라 적어도 일부의 구성이 추가되거나 생략될 수 있다.
픽셀 어레이(110)는 매트릭스(matrix) 형태로 연속되게 반복적으로 배열된 복수의 유닛 픽셀 그룹들(PXGs)을 포함할 수 있다. 각 유닛 픽셀 그룹(PXG)은 외부에서 입사된 광을 광전변환하여 입사광에 대응되는 전기 신호로 생성하는 복수의 유닛 픽셀들을 포함할 수 있다. 예를 들어, 각 유닛 픽셀 그룹(PXG)은 2×2 구조로 인접하게 배치된 4개의 유닛 픽셀들을 포함할 수 있다. 각 유닛 픽셀은 입사광을 광전변환하여 광전하를 생성하는 광센싱(photosensing) 픽셀을 포함할 수 있다. 각 유닛 픽셀은 입사광을 광전변환하여 광전하를 생성하는 광전변환영역 및 광전변환영역에서 생성된 광전하를 전송받아 임시 저장하는 플로팅 디퓨전 영역을 포함할 수 있으며, 각 유닛 픽셀 그룹(PXG)에 포함된 플로팅 디퓨전 영역들은 도전 라인을 통해 서로 연결되어 공유될 수 있다. 유닛 픽셀들은 로우 라인들을 통해 로우 디코더(120)로부터 선택 신호, 리셋 신호, 전송 신호 및 게인 제어 신호 등을 포함하는 구동 신호를 수신하고, 그 구동 신호에 따라 구동될 수 있다.
로우 디코더(120)는 타이밍 컨트롤러(170)의 제어에 따라 픽셀 어레이(110)를 구동할 수 있다. 구체적으로, 로우 디코더(120)는 픽셀 어레이(110)의 적어도 하나의 로우를 선택할 수 있다. 로우 디코더(120)는 복수의 로우들 중 적어도 하나의 로우를 선택하기 위하여 로우 선택 신호를 생성할 수 있다. 그리고, 로우 디코더(120)는 선택된 적어도 하나의 로우에 대응하는 픽셀들에 대해 픽셀 리셋 신호 및 전송 신호를 순차적으로 인에이블시킬 수 있다. 이에 따라, 선택된 로우의 픽셀들 각각으로부터 생성되는 아날로그 형태의 기준 신호와 영상 신호가 순차적으로 상관 이중 샘플러(130)로 전달될 수 있다. 여기서, 기준 신호와 영상 신호는 픽셀 신호로 통칭될 수 있다.
상관 이중 샘플러(130)는 픽셀 어레이(110)로부터 복수의 컬럼 라인들 각각에 제공되는 기준 신호와 영상 신호를 순차적으로 샘플링 및 홀딩(sampling and holding)할 수 있다. 즉, 상관 이중 샘플러(130)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 기준 신호와 영상 신호의 레벨을 샘플링하고 홀딩할 수 있다.
상관 이중 샘플러(130)는 타이밍 컨트롤러(170)의 제어에 따라 컬럼들 각각의 기준 신호와 영상 신호를 상관 이중 샘플링 신호로서 ADC(140)로 전달할 수 있다.
ADC(140)는 상관 이중 샘플러(130)로부터 출력되는 각각의 컬럼들에 대한 상관 이중 샘플링 신호를 디지털 신호로 변환하여 출력할 수 있다. ADC(140)는 각각의 컬럼에 대한 상관 이중 샘플링 신호 및 타이밍 컨트롤러(170)로부터 제공되는 램프 신호(ramp signal)를 기반으로 카운팅 동작과 연산 동작을 수행함에 따라 각각의 컬럼에 해당하는 노이즈(예를 들어, 각 픽셀 고유의 리셋 노이즈)가 제거된 디지털 형태의 영상 데이터를 생성할 수 있다.
ADC(140)는 픽셀 어레이(110)의 컬럼들 각각에 대응하는 복수의 컬럼 카운터들을 포함하고, 컬럼 카운터들을 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다. 다른 실시예에 따라, ADC(140)는 하나의 글로벌 카운터를 포함하고, 글로벌 카운터에서 제공되는 글로벌 코드를 이용하여 컬럼들 각각에 대응되는 상관 이중 샘플링 신호를 디지털 신호로 변환시킬 수 있다.
출력 버퍼(150)는 ADC(140)에서 제공되는 각각의 컬럼 단위의 영상 데이터를 캡쳐하여 출력할 수 있다. 출력 버퍼(150)는 타이밍 컨트롤러(170)의 제어에 따라 ADC(140)에서 출력되는 영상 데이터를 일시 저장할 수 있다. 출력 버퍼(150)는 이미지 센서(100)와 연결된 다른 장치 사이의 전송(또는 처리) 속도 차이를 보상해주는 인터페이스로서 동작할 수 있다.
컬럼 디코더(160)는 타이밍 컨트롤러(170)의 제어에 따라 출력 버퍼(150)의 컬럼을 선택하고, 선택된 출력 버퍼(150) 컬럼에 일시 저장된 영상 데이터가 순차적으로 출력될 수 있다. 구체적으로, 컬럼 디코더(160)는 타이밍 컨트롤러(170)로부터 어드레스 신호를 수신할 수 있다. 컬럼 디코더(160)는 어드레스 신호를 기반으로 컬럼 선택 신호를 생성하여 출력 버퍼(150)의 컬럼을 선택함으로써, 선택된 출력 버퍼(150)의 컬럼으로부터 영상 데이터가 출력 신호(SO)로 출력되도록 제어할 수 있다.
타이밍 컨트롤러(170)는 로우 디코더(120), ADC(140), 출력 버퍼(150) 및 컬럼 디코더(160)를 제어할 수 있다.
타이밍 컨트롤러(170)는 이미지 센서(100)의 각 구성의 동작에 요구되는 클럭 신호, 타이밍 컨트롤을 위한 제어 신호, 및 로우 또는 컬럼을 선택하기 위한 어드레스 신호들을 로우 디코더(120), 컬럼 디코더(160), ADC(140) 및 출력 버퍼(150)에 제공할 수 있다. 실시예에 따라, 타이밍 컨트롤러(170)는 로직 제어회로(Logic control circuit), 위상 고정 루프(Phase Lock Loop, PLL) 회로, 타이밍 컨트롤 회로(timing control circuit) 및 통신 인터페이스 회로(communication interface circuit) 등을 포함할 수 있다.
도 2는 도 1의 유닛 픽셀 그룹(PXG)의 구조를 예시적으로 간략하게 나타낸 평면도이다.
도 2를 참조하면, 각 유닛 픽셀 그룹(PXG)은 4개의 유닛 픽셀들(PX1 ~ PX4)을 포함할 수 있다. 유닛 픽셀들(PX1 ~ PX4)은 제 1 방향(예를 들어, X 방향) 및 제 1 방향과 교차되는 제 2 방향(예를 들어, Y 방향)으로 인접하게 배치될 수 있다. 예를 들어, 유닛 픽셀들(PX1 ~ PX4)은 2×2 구조로 배치될 수 있다.
유닛 픽셀들(PX1 ~ PX4) 각각은 인접한 픽셀들이 소자분리구조(ISO)에 의해 물리적으로 완전히 분리되는 고립형 픽셀(full isolated pixel)일 수 있다. 예를 들어, 유닛 픽셀들(PX1 ~ PX4) 각각은 인접하는 유닛 픽셀들과 광전변환영역(PD), 플로팅 디퓨젼 영역(FD), 픽셀 트랜지스터들(TX, DX, SX, RX) 및 웰탭 영역(WT)을 물리적으로 공유하지 않을 수 있다. 여기서, 물리적으로 공유되지 않는다는 것은, 하나의 광전변환영역, 하나의 플로팅 디퓨전 영역 또는 하나의 트랜지스터는 하나의 유닛 픽셀 내에만 포함될 수 있을 뿐 인접하는 2 이상의 유닛 픽셀들에 걸쳐서 형성되지 않음을 의미할 수 있다.
소자분리구조(ISO)는 기판에 고농도의 p 타입의 불순물{예를 들어, 보론(Boron)}을 주입한 불순물 분리구조 또는 기판이 일정 깊이로 식각된 후 식각된 영역 내에 절연물이 매립된 트렌치형 분리구조를 포함할 수 있다. 이때, 트렌치형 분리구조는 DTI(Deep Trench Isolation) 구조, 또는 DTI 구조와 STI(Swallow Trench Isolation) 구조가 결합된 구조를 포함할 수 있다.
서로 다른 유닛 픽셀들에 속한 소자들 간의 전기적인 연결은 기판 상부에 형성되는 도전 라인들(예를 들어, 메탈 라인들)을 통해 이루어질 수 있다.
유닛 픽셀들(PX1 ~ PX4) 각각은 BSI(Back Side Illumination) 또는 FSI(Front Side Illumination) 방식의 구조를 가질 수 있다.
유닛 픽셀 그룹(PXG)에 포함되는 4개의 유닛 픽셀들(PX1 ~ PX4) 중 3개의 유닛 픽셀들(PX1, PX2, PX3)은 동일한 구조로 형성될 수 있으며, 나머지 하나의 유닛 픽셀(PX4)은 유닛 픽셀들(PX1, PX2, PX3)과 다른 구조로 형성될 수 있다. 예를 들어, 유닛 픽셀들(PX1, PX2, PX3) 각각은 하나의 광전변환영역(PD), 하나의 플로팅 디퓨전 영역(floating diffusion)(FD), 하나의 웰탭(well tap) 영역(WT), 하나의 전송 트랜지스터(transfer transistor)(TX), 하나의 소스 팔로워 트랜지스터(source follower transistor)(DX) 및 하나의 선택 트랜지스터(select transistor)(SX)를 포함할 수 있다. 유닛 픽셀(PX4)은 하나의 광전변환영역(PD), 하나의 플로팅 디퓨전 영역(FD), 하나의 웰탭 영역(WT), 하나의 전송 트랜지스터(TX) 및 하나의 리셋 트랜지스터(reset transistor)(RX)를 포함할 수 있다.
그러나 유닛 픽셀들(PX1 ~ PX4) 각각에서, 웰(well) 영역에 바이어스 전압을 인가하기 위한 웰탭 영역(WT)은 공통적으로 해당 유닛 픽셀의 중앙부에 위치할 수 있다. 이때, 웰 영역은 유닛 픽셀들(PX1 ~ PX4)의 기판 내에 형성되며 트랜지스터들(TX, DX, SX, RX)의 채널이 형성되는 영역으로서, P형 불순물들을 포함할 수 있다. 이처럼 웰탭 영역(WT)이 픽셀의 중앙부에 위치함으로써 각 유닛 픽셀 내에서의 웰 포텐셜(well potential)이 보다 균일화될 수 있다.
각 유닛 픽셀(PX1 ~ PX4)에서, 픽셀 트랜지스터들은 웰탭 영역(WT)을 둘러싸는 형태로 배치될 수 있다. 예를 들어, 유닛 픽셀들(PX1, PX2, PX3)에서는, 전송 트랜지스터(TX), 소스 팔로워 트랜지스터(DX) 및 선택 트랜지스터(SX)가 웰탭 영역(WT)을 둘러싸도록 해당 유닛 픽셀의 테두리 영역에 배치될 수 있다. 이처럼 픽셀 트랜지스터들이 유닛 픽셀의 테두리 영역에 배치시키는 경우, 픽셀 트랜지스터들의 크기를 크게 형성할 수 있어 노이즈 특성을 개선시킬 수 있다. 유닛 픽셀(PX4)에서도, 전송 트랜지스터(TX) 및 리셋 트랜지스터(RX)가 웰탭 영역(WT)을 둘러싸도록 유닛 픽셀(PX4)의 테두리 영역에 배치될 수 있다.
이때, 유닛 픽셀들(PX1 ~ PX4)의 전송 트랜지스터들(TXs)은 해당 유닛 픽셀의 모서리 부분에 위치하되, 도 2에서와 같이, 해당 유닛 픽셀 그룹(PXG)의 중앙부에 집중되도록 배치될 수 있다. 이처럼 4개의 전송 트랜지스터들(TXs)이 해당 유닛 픽셀 그룹(PXG)의 중앙부에 집중되도록 배치함으로써, 전송 트랜지스터들에 대한 임플란트 공정을 위한 마스크 패턴을 단순화할 수 있다.
도 2에서는 설명의 편의를 위해 플로팅 디퓨전 영역(FD)과 전송 트랜지스터(TX)가 별도로 표시되었으나, 전송 트랜지스터(TX)는 광전변환영역(PD)과 플로팅 디퓨전 영역(FD)을 소스/드레인 영역으로 하는 트랜지스터이므로, 플로팅 디퓨전 영역(FD)은 전송 트랜지스터(TX)의 일부분이 될 수 있다. 광전변환영역(PD)은 각 유닛 픽셀(PX1 ~ PX4)의 기판 내에서 픽셀 트랜지스터들(TX, DX, SX, RX)과 수직 방향으로 중첩되게 픽셀 트랜지스터들(TX, DX, SX, RX) 하부에 형성될 수 있다.
유닛 픽셀들(PX1, PX2, PX3)은 동일한 구조를 가지되, 인접한 유닛 픽셀들의 구성 요소들은 서로 대칭되게 배치될 수 있다. 예를 들어, 제 1 방향으로 인접한 유닛 픽셀들(PX1, PX2)의 구성 요소들(TX, DX, SX, FD, WT)은 유닛 픽셀들(PX1, PX2) 사이의 경계 영역을 기준으로 서로 대칭되게 배치될 수 있다. 또한, 제 2 방향으로 인접한 유닛 픽셀들(PX2, PX3)의 구성 요소들(TX, DX, SX, FD, WT)도 유닛 픽셀들(PX2, PX3) 사이의 경계 영역을 기준으로 서로 대칭되게 배치될 수 있다.
도 2에서는 리셋 트랜지스터(RX)가 유닛 픽셀(PX4)에 형성되는 경우를 예시적으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 리셋 트랜지스터(RX)는 유닛 픽셀 그룹(PXG)을 구성하는 4개의 유닛 픽셀들(PX1 ~ PX4) 중 임의의 어느 하나의 유닛 픽셀에 형성될 수 있다.
도 3a는 도 2의 유닛 픽셀 그룹(PXG)에서 유닛 픽셀들(PX1, PX2, PX3)의 구조를 보다 구체적으로 나타낸 도면이며, 도 3b는 도 2의 유닛 픽셀 그룹(PXG)에서 유닛 픽셀(PX4)의 구조를 보다 구체적으로 나타낸 도면이다.
도 3a를 참조하면, 유닛 픽셀들(PX1, PX2, PX3)은 액티브 영역들(12, 14, 16)을 정의하는 소자분리구조(18)를 포함할 수 있다. 소자분리구조(18)는 유닛 픽셀들(PX1, PX2, PX3) 내의 기판에 고농도의 p 타입의 불순물{예를 들어, 보론(Boron)}이 일정 깊이로 주입된 불순물 분리구조 또는 기판이 일정 깊이로 식각된 후 식각된 영역 내에 절연물이 매립된 트렌치형 분리구조를 포함할 수 있다. 트렌치형 분리구조는 STI(Shallow Trench Isolation) 구조를 포함할 수 있다.
액티브 영역(12) 상부에는 소스 팔로워 트랜지스터(DX)의 게이트(DXG)와 선택 트랜지스터(SX)의 게이트(SXG)가 일정 간격 이격되게 형성될 수 있다. 예를 들어, 소스 팔로워 트랜지스터(DX)와 선택 트랜지스터(SX)는 하나의 액티브 영역(12)을 공유하도록 형성됨으로써 서로 직렬 연결될 수 있다.
액티브 영역(14) 상부에는 전송 트랜지스터(TX)의 게이트(TXG)가 형성되고, 액티브 영역(14)에서 전송 게이트(TXG)의 일측에는 플로팅 디퓨전 영역(FD)이 형성될 수 있다. 전송 게이트(TXG)는 기판에 일정 깊이로 매립되며 전송 신호에 따라 광전변환영역(PD)과 플로팅 디퓨젼 영역(FD) 사이에 수직 채널 영역을 형성해주는 리세스 게이트 형태로 형성될 수 있다.
액티브 영역(16)에는 유닛 픽셀들(PX1, PX2, PX3)의 웰(well) 영역에 바이어스 전압을 인가하기 위한 웰탭 영역(WT)이 형성될 수 있다. 웰탭 영역(WT)은 P형 불순물(P+)을 포함할 수 있다.
액티브 영역(16)은 유닛 픽셀들(PX1, PX2, PX3)의 중앙부에 위치할 수 있으며, 액티브 영역들(12, 14)은 액티브 영역(16)을 둘러싸도록 유닛 픽셀들(PX1, PX2, PX3)의 테두리 영역에 형성될 수 있다. 예를 들어, 액티브 영역들(12, 14)은 액티브 영역(16)을 둘러싸는 도우넛 형태에서 2곳{액티브 영역들(12, 14)의 경계 영역들}이 개방되어 분리된 형태로 형성될 수 있다.
유닛 픽셀 그룹(PXG) 차원에서 볼 때는 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역들(12, 14, 16)이 픽셀들의 경계 영역을 기준으로 서로 대칭되게 배치될 수 있으나, 유닛 픽셀들(PX1, PX2, PX3) 각각에서는 액티브 영역들(12, 14, 16)이 동일한 구조로 배치될 수 있다.
예를 들어, 웰탭 영역(WT)이 형성되는 액티브 영역(16)은 유닛 픽셀들(PX1, PX2, PX3)의 중앙부에 각각 위치하며, 유닛 픽셀들(PX1, PX2, PX3)에서 액티브 영역들(16)은 서로 동일한 형태 및 크기로 형성될 수 있다. 또한, 2개의 트랜지스터들(DX, SX)은 하나의 액티브 영역(12)에 형성되며, 유닛 픽셀들(PX1, PX2, PX3)에서 액티브 영역들(12)은 서로 동일한 형태 및 크기로 형성될 수 있다. 또한, 트랜지스터(TX)는 액티브 영역들(12, 16)과 분리된 1개의 액티브 영역(14)에 형성되며, 유닛 픽셀들(PX1, PX2, PX3)에서 액티브 영역들(16)은 서로 동일한 형태 및 크기로 형성될 수 있다. 이처럼, 유닛 픽셀들(PX1, PX2, PX3)에서, 액티브 영역들(12, 14, 16)은 동일한 구조로 배치될 수 있다. 광전변환영역(PD)은 각 유닛 픽셀(PX1, PX2, PX3)의 기판 내에서 액티브 영역들(12, 14, 16)과 수직 방향으로 중첩되게 액티브 영역들(12, 14, 16) 하부에 형성될 수 있다.
도 3b를 참조하면, 유닛 픽셀(PX4)는 액티브 영역들(22, 24)을 정의하는 소자분리구조(26)를 포함할 수 있다. 소자분리구조(26)는 STI 구조를 포함할 수 있다.
액티브 영역(22) 상부에는 리셋 트랜지스터(RX)의 게이트(RXG) 및 전송 트랜지스터(TX)의 게이트(TXG)가 일정 간격 이격되게 형성될 수 있다. 예를 들어, 리셋 트랜지스터(RX)와 전송 트랜지스터(TX)는 어느 한 유닛 픽셀(PX4)에서 하나의 액티브 영역(22)을 공유하도록 형성됨으로써 서로 직렬 연결될 수 있다. 액티브 영역(22)에서 게이트들(RXG, TXG) 사이에는 플로팅 디퓨전 영역(FD)이 형성될 수 있다.
리셋 트랜지스터(RX)의 게이트(RXG)는 유닛 픽셀들(PX1, PX2, PX3)에서의 소스 팔로워 트랜지스터(DX)의 게이트(DXG)와 동일한 크기로 형성될 수 있다.
액티브 영역(24)에는 유닛 픽셀(PX4)의 웰(well) 영역에 바이어스 전압을 인가하기 위한 웰탭 영역(WT)이 형성될 수 있다. 액티브 영역(24)은 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역(16)과 동일한 형태로 형성될 수 있다.
액티브 영역(24)은 유닛 픽셀(PX4)의 중앙부에 위치할 수 있으며, 액티브 영역(22)은 액티브 영역(26)을 둘러싸도록 유닛 픽셀(PX4)의 테두리 영역에 형성될 수 있다. 예를 들어, 액티브 영역(22)은 액티브 영역(24)을 둘러싸는 도우넛 형태에서 어느 한 곳이 개방된 형태로 형성될 수 있다.
도 4는 본 발명의 일 실시예에 따른 4-공유 구조에 대응되는 등가 회로를 나타낸 회로도이다. 이하에서는 설명의 편의를 위해 도 4의 구조를 공유 회로라 칭한다.
도 4를 참조하면, 공유 회로는 광전변환영역들(PD1 ~ PD4), 플로팅 디퓨전 영역들(FD1 ~ FD4), 전송 트랜지스터들(TX1 ~ TX4), 소스 팔로워 트랜지스터들(DX1 ~ DX3), 선택 트랜지스터들(SX1 ~ SX3) 및 리셋 트랜지스터(RX)를 포함할 수 있다.
광전변환영역들(PD1 ~ PD4) 각각은 입사광을 광전변환하여 입사광의 광량에 대응하는 광전하를 생성할 수 있다. 광전변환영역들(PD1 ~ PD4)은 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀형(pinned) 포토 다이오드 또는 이들의 조합으로 구현될 수도 있다.
전송 트랜지스터들(TX1 ~ TX4) 각각은 대응되는 광전변환영역(PD1 ~ PD4) 및 플로팅 디퓨전 영역(FD1 ~ FD4)과 연결될 수 있다. 예를 들어, 전송 트랜지스터들(TX1 ~ TX4) 각각의 일측 단자는 같은 유닛 픽셀 내의 광전변환영역(PD1 ~ PD4)과 연결되고 다른 일측 단자는 같은 유닛 픽셀 내의 플로팅 디퓨전 영역(FD1 ~ FD4)과 연결될 수 있다. 이때, 같은 유닛 픽셀 내의 전송 트랜지스터(TX1 ~ TX4)와 플로팅 디퓨전 영역(FD1 ~ FD4)은, 도 3a 또는 도 3b에서와 같이, 같은 액티브 영역에 형성됨으로써 전기적으로 연결될 수 있다. 전송 트랜지스터들(TX1 ~ TX4) 각각은 게이트 전극으로 인가되는 전송 신호(TS1 ~ TS4)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)됨으로써 광전변환영역(PD1 ~ PD4)에서 생성된 광전하를 플로팅 디퓨전 영역(FD1 ~ FD4)으로 전송할 수 있다.
플로팅 디퓨전 영역들(FD1 ~ FD4)은 도전 라인에 의해 전기적으로 공통 연결됨으로써 공통 플로팅 디퓨전 노드(CFD)를 구성할 수 있다. 공통 플로팅 디퓨전 노드(CFD)는 플로팅 디퓨전 영역들(FD1 ~ FD4)이 병렬 연결된 하나의 정션 커패시터(junction capacitor)로 모델링될 수 있다. 공통 플로팅 디퓨전 노드(CFD)의 캐패시턴스는 플로팅 디퓨전 영역들(FD1 ~ FD4)의 캐패시턴스들의 합이 될 수 있다. 공통 플로팅 디퓨전 노드(CFD)는 전송 트랜지스터들(TX1 ~ TX4)을 통해 전달된 광전변환영역(PD1 ~ PD4) 각각의 광전하를 임시 저장할 수 있다.
소스 팔로워 트랜지스터들(DX1 ~ DX3) 각각은 전원 전압 노드(VDD) 및 대응되는 선택 트랜지스터(SX1 ~ SX3)와 연결될 수 있다. 예를 들어, 소스 팔로워 트랜지스터들(DX1 ~ DX3) 각각의 일측 단자는 전원 전압 노드(VDD)에 연결되고 다른 일측 단자는 같은 유닛 픽셀 내의 선택 트랜지스터(SX1 ~ SX3)와 연결될 수 있다. 이때, 같은 유닛 픽셀 내의 소스 팔로워 트랜지스터(DX1 ~ DX3)와 선택 트랜지스터(SX1 ~ SX3)는, 도 3a에서와 같이, 같은 액티브 영역을 공유함으로써 전기적으로 연결될 수 있다. 소스 팔로워 트랜지스터들(DX1 ~ DX3)의 게이트는 공통 플로팅 디퓨전 노드(CFD)와 공통 연결될 수 있다. 이에 따라, 소스 팔로워 트랜지스터들(DX1 ~ DX3)은 공통 플로팅 디퓨전 노드(CFD)의 전위 크기에 대응되는 증폭신호를 생성하여 대응되는 선택 트랜지스터들(SX1 ~ SX3)에 출력할 수 있다. 즉, 소스 팔로워 트랜지스터들(DX1 ~ DX3)은 공통 플로팅 디퓨전 노드(CFD)의 전위(potential)의 변화를 증폭하여 선택 트랜지스터들(SX1~SX3)에 출력할 수 있다. 본 실시예에서의 소스 팔로워 트랜지스터들(DX1 ~ DX3)은 전원 전압 노드(VDD)와 공통 연결되고 게이트들이 공통 플로팅 디퓨전 노드(CFD)의 전위를 동일하게 인가받음으로써 상대적으로 넓은 채널폭을 갖는 하나의 트랜지스터와 같이 동작할 수 있다.
선택 트랜지스터들(SX1 ~ SX3) 각각은 대응되는 소스 팔로워 트랜지스터들(DX1 ~ DX3) 및 출력 노드(OUT)와 연결될 수 있다. 예를 들어, 선택 트랜지스터들(SX1 ~ SX3) 각각의 일측 단자는 대응되는 소스 팔로워 트랜지스터(DX1 ~ DX3)와 연결되고 다른 일측 단자는 출력 노드(OUT)와 공통 연결될 수 있다. 선택 트랜지스터들(SX1 ~ SX3)은 게이트에 인가되는 로우 선택 신호(RSS)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)되어 소스 팔로워 트랜지스터들(DX1 ~ DX3)의 출력 신호를 출력 노드(OUT)에 출력할 수 있다. 출력 노드(OUT)는 컬럼 라인과 연결될 수 있다. 본 실시예에서의 선택 트랜지스터들(SX1 ~ SX3)은 하나의 출력 노드(OUT)와 공통 연결되고 게이트에 동일한 로우 선택 신호(RSS)를 인가받음으로써 상대적으로 넓은 채널폭을 갖는 하나의 트랜지스터와 같이 동작할 수 있다.
본 실시예의 공유 회로에서는, 하나의 소스 팔로워 트랜지스터와 하나의 선택 트랜지스터가 직렬 연결되고, 그 직렬 연결된 트랜지스터 세트(이하, ‘출력 트랜지스터 세트’라 함) 3개가 전원 전압 노드(VDD)와 출력 노드(OUT) 사이에서 병렬 연결될 수 있다.
리셋 트랜지스터(RX)는 전원 전압 노드(VDD)와 공통 플로팅 디퓨전 노드(CFD) 사이에 직렬 연결될 수 있다. 리셋 트랜지스터(RX)는 게이트에 인가되는 리셋 신호(RS)에 응답하여 턴온(turn-on) 또는 턴오프(turn-off)되어 공통 플로팅 디퓨전 노드(CFD)를 전원 전압 레벨로 리셋시킬 수 있다.
전송 신호(TS1 ~ TS4), 로우 선택 신호(RSS) 및 리셋 신호(RS)는 로우 디코더(120)로부터 제공받을 수 있다.
도 5는 도 4의 회로도에서 공통 플로팅 디퓨전 노드 및 공통 플로팅 디퓨전 노드와 소스 팔로워 트랜지스터들 사이의 물리적인 연결 관계를 픽셀 어레이에 예시적으로 나타낸 도면이다.
도 5를 참조하면, 픽셀 어레이(110)는 제 1 방향 및 제 2 방향으로 연속적으로 배열된 복수의 유닛 픽셀 그룹들(PXG1 ~ PXG4)을 포함할 수 있으며, 유닛 픽셀 그룹들(PXG1 ~ PXG4) 각각은 2×2 구조로 배열된 4개의 유닛 픽셀들을 포함할 수 있다. 유닛 픽셀 그룹들(PXG1 ~ PXG4)은 서로 동일한 배치 구조를 가질 수 있다. 유닛 픽셀 그룹(PXG1)에서, 유닛 픽셀들(PX1, PX2, PX3)은 도 3a의 유닛 픽셀과 같은 구조를 가질 수 있으며, 유닛 픽셀(PX4)은 도 3b의 유닛 픽셀과 같은 구조를 가질 수 있다.
유닛 픽셀들(PX1 ~ PX4)에 형성된 광전변환영역들, 플로팅 디퓨전 영역들 및 전송 트랜지스터들은 도 4의 광전변환영역들(PD1 ~ PD4), 플로팅 디퓨전 영역들(FD1 ~ FD4) 및 전송 트랜지스터들(TX1 ~ TX4)에 대응될 수 있다. 예를 들어, 유닛 픽셀들(PX1 ~ PX4)의 전송 게이트들(TXG1 ~ TXG4) 각각은 도 4의 전송 트랜지스터들(TX1 ~ TX4)의 게이트에 해당할 수 있다. 유닛 픽셀들(PX3, PX5, PX6)의 게이트들(DXG1 ~ DXG3, SXG1 ~ SXG3) 각각은 도 4의 소스 팔로워 트랜지스터들(DX1 ~ DX3) 및 선택 트랜지스터들(SX1 ~ SX3)의 게이트에 해당할 수 있다. 그리고, 유닛 픽셀(PX4)의 게이트(RXG)는 도 4의 리셋 트랜지스터(RX)의 게이트에 해당할 수 있다.
같은 유닛 픽셀 그룹(PXG1)에 속하는 4개의 유닛 픽셀들(PX1 ~ PX4)의 플로팅 디퓨전 영역들(FD1 ~ FD4)은 도전라인을 통해 서로 전기적으로 연결되어 공통 플로팅 디퓨전 노드(CFD)를 구성할 수 있다. 즉, 본 실시예에서는 같은 유닛 픽셀 그룹(PXG1) 내에 있는 4개의 플로팅 디퓨전 영역들(FD1 ~ FD4)이 공유될 수 있다.
공통 플로팅 디퓨전 노드(CFD)는 3개의 유닛 픽셀들에 있는 소스 팔로워 트랜지스터들의 게이트들과 연결될 수 있다. 이때, 3개의 유닛 픽셀들 중에서 하나는 플로팅 디퓨전 영역들(FD1 ~ FD4)이 공유된 유닛 픽셀 그룹(PXG1)에 포함되는 유닛 픽셀일 수 있으며, 나머지 두 개는 유닛 픽셀 그룹(PXG1)과 인접한 서로 다른 두 개의 유닛 픽셀 그룹들에 각각 포함되는 유닛 픽셀들일 수 있다.
예를 들어, 공통 플로팅 디퓨전 노드(CFD)는 유닛 픽셀 그룹(PXG1)에 포함되는 유닛 픽셀(PX3)에 있는 소스 팔로워 트랜지스터의 게이트(DXG1) 및 유닛 픽셀 그룹(PXG1)과 인접한 유닛 픽셀 그룹들(PXG3, PXG4)에 각각 포함되는 유닛 픽셀들(PX3, PX6)에 있는 소스 팔로워 트랜지스터들의 게이트들(DXG2, DXG3)과 도전라인을 통해 공통 연결될 수 있다. 즉, 도 4의 공유 회로에서, 소스 팔로워 트랜지스터(DX1)와 선택 트랜지스터(SX1)(제 1 출력 트랜지스터 세트)는 유닛 픽셀 그룹(PXG1)의 유닛 픽셀(PX3)에 형성된 소스 팔로워 트랜지스터와 선택 트랜지스터일 수 있으며, 소스 팔로워 트랜지스터(DX2)와 선택 트랜지스터(SX2)(제 2 출력 트랜지스터 세트)는 유닛 픽셀 그룹(PXG3)의 유닛 픽셀(PX3)에 형성된 소스 팔로워 트랜지스터와 선택 트랜지스터일 수 있다. 또한, 도 4의 공유 회로에서, 소스 팔로워 트랜지스터(DX3)와 선택 트랜지스터(SX3)(제 3 출력 트랜지스터 세트)는 유닛 픽셀 그룹(PXG4)의 유닛 픽셀(PX6)에 형성된 소스 팔로워 트랜지스터와 선택 트랜지스터일 수 있다.
이때, 어느 유닛 픽셀들에 있는 출력 트랜지스터 세트들을 제 2 출력 트랜지스터 세트와 제 3 출력 트랜지스터 세트로 할 것인지는 제 1 출력 트랜지스터 세트의 위치에 따라 결정될 수 있다. 예를 들어, 제 2 출력 트랜지스터 세트는 제 1 출력 트랜지스터 세트의 게이트(DX1)와 제 2 출력 트랜지스터 세트의 게이트(DX2)를 연결하는 도전 라인의 길이를 최소화할 수 있는 곳에 위치한 출력 트랜지스터 세트일 수 있다. 그리고, 제 3 출력 트랜지스터 세트는 제 2 출력 트랜지스터 세트의 게이트(DX2)와 제 3 출력 트랜지스터 세트의 게이트(DX3)를 연결하는 도전 라인의 길이를 최소화할 수 있는 곳에 위치한 출력 트랜지스터 세트일 수 있다.
이를 도 5에 도시된 도전 라인들의 위치를 이용하여 보다 상세하게 설명하면 다음과 같다.
도 5에서는, 공통 플로팅 디퓨전 영역(CFD)이 유닛 픽셀(PX3)에 형성된 소스 팔로워 트랜지스터의 게이트(DXG1)와 연결되었다. 이때, 게이트(DXG1)와 가장 가까운 곳에 위치한 소스 팔로워 트랜지스터의 게이트는 유닛 픽셀(PX3)에 있는 게이트(DXG2)가 될 수 있다. 따라서, 유닛 픽셀(PX3)에 있는 소스 팔로워 트랜지스터와 선택 트랜지스터가 제 2 출력 트랜지스터 세트가 될 수 있다.
마찬가지로, 게이트(DXG2)와 가장 가까운 곳에 위치한 소스 팔로워 트랜지스터의 게이트는 유닛 픽셀(PX6)에 있는 게이트(DXG3)가 될 수 있다. 따라서, 유닛 픽셀(PX6)에 있는 소스 팔로워 트랜지스터와 선택 트랜지스터가 제 3 출력 트랜지스터 세트가 될 수 있다.
도 6은 도 5의 연결 구조를 픽셀 어레이서 보다 넓은 범위까지 확장시킨 모습을 예시적으로 보여주는 도면이다.
도 5 및 도 6에서는 전송 트랜지스터들, 선택 트랜지스터들 및 리셋 트랜지스터에 대한 도전 라인의 연결 관계는 도시되지 않았으나, 이는 도 5 및 도 6에 도시된 도전 라인들의 연결 관계에 영향을 주지 않는 범위 내에서 임의대로 형성될 수 있다.
도 7은 도 2의 유닛 픽셀 그룹(PXG)에서 유닛 픽셀(PX4)의 다른 배치 구조를 예시적으로 나타낸 도면이다.
도 7을 참조하면, 유닛 픽셀(PX4’)은 액티브 영역들(32, 34, 36)을 정의하는 소자분리막(38)을 포함할 수 있다. 소자분리구조(38)은 STI 구조를 포함할 수 있다.
액티브 영역(32) 상부에는 리셋 트랜지스터(RX)의 게이트(RXG)가 형성될 수 있다. 즉, 액티브 영역(32)에는 리셋 트랜지스터(RX)가 형성될 수 있다. 리셋 트랜지스터(RX)의 게이트(RXG)는 유닛 픽셀들(PX1, PX2, PX3)에서의 소스 팔로워 트랜지스터(DX)의 게이트(DXG)와 동일한 크기로 형성될 수 있다. 유닛 픽셀(PX4’)의 액티브 영역(32)은 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역(12)과 동일한 형태 및 크기로 형성될 수 있다. 또한, 유닛 픽셀(PX4’)의 액티브 영역(32)에서 게이트(RXG)가 형성되는 위치는 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역(12)에서 게이트(DXG)가 형성되는 위치와 동일할 수 있다.
액티브 영역(34) 상부에는 전송 트랜지스터(TX)의 게이트(TXG)가 형성되고, 액티브 영역(34)에서 전송 게이트(TXG)의 일측에는 플로팅 디퓨전 영역(FD)이 형성될 수 있다. 전송 게이트(TXG)는 기판에 일정 깊이로 매립되며 전송 신호에 따라 광전변환영역(PD)과 플로팅 디퓨젼 영역(FD) 사이에 수직 채널 영역을 형성해주는 리세스 게이트 형태로 형성될 수 있다. 액티브 영역(34)은 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역(14)과 동일한 형태 및 크기로 형성될 수 있다.
액티브 영역(36)에는 유닛 픽셀(PX4’)의 웰(well) 영역에 바이어스 전압을 인가하기 위한 웰탭 영역(WT)이 형성될 수 있다. 액티브 영역(36)은 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역(16)과 동일한 형태 및 크기로 형성될 수 있다.
액티브 영역(36)은 유닛 픽셀(PX4’)의 중앙부에 위치할 수 있으며, 액티브 영역들(32, 34)은 액티브 영역(36)을 둘러싸도록 유닛 픽셀(PX4’)의 테두리 영역에 형성될 수 있다. 예를 들어, 유닛 픽셀(PX4’)의 액티브 영역들(32, 34, 36)은 유닛 픽셀들(PX1, PX2, PX3)의 액티브 영역들(12, 14, 16)과 동일한 구조로 배치될 수 있다. 즉, 유닛 픽셀(PX4’)은 유닛 픽셀들(PX1, PX2, PX3)과 비교하여, 유닛 픽셀(PX4’)에서는 액티브 영역(32)에 리셋 트랜지스터만 형성된다는 점에서만 차이가 있고 나머지 구성 요소들은 동일하게 형성될 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다.
따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 이미지 센서
110: 픽셀 어레이
112: 기판
120: 로우 디코더
130: 상관 이중 샘플러
140: 아날로그-디지털 컨버터
150: 출력 버퍼
160: 컬럼 디코더
170: 타이밍 컨트롤러
PXG: 유닛 픽셀 그룹
PX1 ~ PX6: 유닛 픽셀
PD1 ~ PD4: 광전변환영역
FD1 ~ FD4: 플로팅 디퓨젼 영역
TX, TX1 ~ TX4: 전송 트랜지스터
DX, DX1 ~ DX3: 소스 팔로워 트랜지스터
SX, SX1 ~ SX3: 션택 트랜지스터
RX: 리셋 트랜지스터

Claims (19)

  1. 입사광을 광전변환하여 상기 입사광에 대응되는 전기 신호를 생성하는 복수의 유닛 픽셀들이 연속적으로 배열된 픽셀 어레이를 포함하며,
    상기 복수의 유닛 픽셀들은 제 1 소자분리구조에 의해 분리되며,
    상기 복수의 유닛 픽셀들 각각은 상기 입사광을 광전변환하여 광전하를 생성하는 광전변환영역, 상기 광전하를 전송받는 플로팅 디퓨젼 영역, 상기 광전변환영역에서 생성된 광전하를 상기 플로팅 디퓨젼 영역으로 전송하는 전송 트랜지스터 및 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역을 포함하되,
    상기 웰탭 영역은 해당 유닛 픽셀의 중앙부에 위치하는 이미지 센싱 장치.
  2. 청구항 1에 있어서, 상기 픽셀 어레이는
    연속적으로 배열된 유닛 픽셀 그룹들을 포함하며,
    상기 유닛 픽셀 그룹들 각각은
    상기 복수의 유닛 픽셀들 중 상기 플로팅 디퓨전 영역들이 도전 라인을 통해 공통 플로팅 디퓨전 노드에 연결되는 유닛 픽셀들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  3. 청구항 2에 있어서, 상기 유닛 픽셀 그룹은
    2×2 구조로 배열된 유닛 픽셀들을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  4. 청구항 2에 있어서, 상기 유닛 픽셀 그룹은
    상기 공통 플로팅 디퓨전 노드의 전위 크기에 대응되는 증폭신호를 생성하는 소스 팔로워 트랜지스터 및 선택신호에 근거하여 상기 증폭신호를 출력 노드에 출력하는 선택 트랜지스터를 더 포함하는 제 1 유닛 픽셀들; 및
    리셋 신호에 근거하여 상기 공통 플로팅 디퓨전 노드를 리셋시키는 리셋 트랜지스터를 더 포함하는 제 2 유닛 픽셀을 포함하는 것을 특징으로 하는 이미지 센싱 장치.
  5. 청구항 4에 있어서, 상기 제 1 유닛 픽셀들 각각은
    제 2 소자분리구조에 의해 정의되는 제 1 내지 제 3 액티브 영역들을 포함하며,
    상기 제 1 액티브 영역은 상기 제 1 유닛 픽셀들의 중앙부에 위치하고,
    상기 제 2 및 제 3 액티브 영역들은 상기 제 1 액티브 영역을 둘러싸도록 상기 제 1 유닛 픽셀들의 테두리 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  6. 청구항 5에 있어서,
    상기 제 1 액티브 영역에는 상기 웰탭 영역이 형성되고,
    상기 제 2 액티브 영역에는 상기 소스 팔로워 트랜지스터 및 상기 선택 트랜지스터가 형성되며,
    상기 제 3 액티브 영역에는 상기 전송 트랜지스터 및 상기 플로팅 디퓨전 영역이 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  7. 청구항 4에 있어서, 상기 제 2 유닛 픽셀은
    제 3 소자분리구조에 의해 정의되는 제 4 및 제 5 액티브 영역들을 포함하며,
    상기 제 4 액티브 영역은 상기 제 2 유닛 픽셀의 중앙부에 위치하고,
    상기 제 5 액티브 영역은 상기 제 4 액티브 영역을 둘러싸도록 상기 제 2 유닛 픽셀의 테두리 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  8. 청구항 7에 있어서,
    상기 제 4 액티브 영역에는 상기 웰탭 영역이 형성되고,
    상기 제 5 액티브 영역에는 상기 리셋 트랜지스터, 상기 전송 트랜지스터 및 상기 플로팅 디퓨전 영역이 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  9. 청구항 4에 있어서, 상기 제 2 유닛 픽셀은
    제 4 소자분리구조에 의해 정의되는 제 6 내지 제 8 액티브 영역들을 포함하며,
    상기 제 6 액티브 영역은 상기 제 2 유닛 픽셀의 중앙부에 위치하고,
    상기 제 7 및 제 8 액티브 영역들은 상기 제 6 액티브 영역을 둘러싸도록 상기 제 2 유닛 픽셀의 테두리 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  10. 청구항 9에 있어서,
    상기 제 6 액티브 영역에는 상기 웰탭 영역이 형성되고,
    상기 제 7 액티브 영역에는 상기 리셋 트랜지스터가 형성되고,
    상기 제 8 액티브 영역에는 상기 전송 트랜지스터 및 상기 플로팅 디퓨전 영역이 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  11. 청구항 1에 있어서, 상기 복수의 유닛 픽셀들은
    제 1 소스 팔로워 트랜지스터 및 제 1 선택 트랜지스터를 더 포함하는 제 1 유닛 픽셀;
    제 2 소스 팔로워 트랜지스터 및 제 2 선택 트랜지스터를 더 포함하는 제 2 유닛 픽셀;
    제 3 소스 팔로워 트랜지스터 및 제 3 선택 트랜지스터를 더 포함하는 제 3 유닛 픽셀;
    리셋 트랜지스터를 더 포함하는 제 4 유닛 픽셀;
    제 4 소스 팔로워 트랜지스터 및 제 4 선택 트랜지스터를 더 포함하는 제 5 유닛 픽셀; 및
    제 5 소스 팔로워 트랜지스터 및 제 5 선택 트랜지스터를 더 포함하는 제 6 유닛 픽셀을 포함하며,
    상기 제 1 내지 제 4 유닛 픽셀들의 상기 플로팅 디퓨전 영역들은 도전 라인을 통해 공통 플로팅 디퓨전 노드에 연결되며,
    상기 공통 플로팅 디퓨전 노드는 도전 라인을 통해 상기 제 3, 제 5 및 제 6 소스 팔로워 트랜지스터들의 게이트들과 연결되는 것을 특징으로 하는 이미지 센싱 장치.
  12. 청구항 11에 있어서,
    상기 제 1 내지 제 4 유닛 픽셀들은 2×2 구조로 인접하게 배열되며,
    상기 제 5 유닛 픽셀은 제 1 방향으로 상기 제 3 유닛 픽셀과 인접하게 위치하며,
    상기 제 6 유닛 픽셀은 상기 제 1 방향과 교차되는 제 2 방향으로 상기 제 5 유닛 픽셀과 인접하게 배치되는 것을 특징으로 하는 이미지 센싱 장치.
  13. 제 1 방향 및 상기 제 1 방향과 교차되는 제 2 방향으로 연속적으로 배열되는 복수의 유닛 픽셀 그룹들을 포함하며,
    상기 복수의 유닛 픽셀 그룹들 각각은 인접하게 배치된 제 1 내지 제 4 유닛 픽셀들을 포함하며,
    상기 제 1 내지 제 4 유닛 픽셀들 각각은 소자분리구조에 의해 정의된 복수의 액티브 영역들을 포함하되,
    상기 제 1 내지 제 3 유닛 픽셀들에서, 상기 액티브 영역들은 서로 동일한 구조로 배치되고,상기 제 4 유닛 픽셀에서의 상기 액티브 영역들은 상기 제 1 내지 제 3 유닛 픽셀들에서의 상기 액티브 영역들과 다른 구조로 배치되는 이미지 센싱 장치.
  14. 청구항 13에 있어서, 상기 제 1 내지 제 3 유닛 픽셀들은
    제 1 내지 제 3 액티브 영역들을 포함하며,
    상기 제 1 액티브 영역은 해당 유닛 픽셀의 중앙부에 위치하고,
    상기 제 2 및 제 3 액티브 영역들은 상기 제 1 액티브 영역을 둘러싸도록 해당 유닛 픽셀의 테두리 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  15. 청구항 14에 있어서,
    상기 제 1 액티브 영역에는 해당 유닛 픽셀의 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역이 형성되고,
    상기 제 2 액티브 영역에는 소스 팔로워 트랜지스터 및 선택 트랜지스터가 형성되며,
    상기 제 3 액티브 영역에는 전송 트랜지스터 및 플로팅 디퓨전 영역이 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  16. 청구항 13에 있어서, 상기 제 4 유닛 픽셀은
    제 4 및 제 5 액티브 영역들을 포함하며,
    상기 제 4 액티브 영역은 상기 제 4 유닛 픽셀의 중앙부에 위치하고,
    상기 제 5 액티브 영역은 상기 제 4 액티브 영역을 둘러싸도록 상기 제 4 유닛 픽셀의 테두리 영역에 위치하는 것을 특징으로 하는 이미지 센싱 장치.
  17. 청구항 16에 있어서,
    상기 제 4 액티브 영역에는 상기 제 4 유닛 픽셀의 웰 영역에 바이어스 전압을 인가하기 위한 웰탭 영역이 형성되고,
    상기 제 5 액티브 영역에는 리셋 트랜지스터, 전송 트랜지스터 및 플로팅 디퓨전 영역이 형성되는 것을 특징으로 하는 이미지 센싱 장치.
  18. 제 1 광전변환영역, 제 1 플로팅 디퓨전 영역, 제 1 전송 트랜지스터, 제 1 소스 팔로워 트랜지스터 및 제 1 선택 트랜지스터를 포함하는 제 1 유닛 픽셀;
    제 2 광전변환영역, 제 2 플로팅 디퓨전 영역, 제 2 전송 트랜지스터, 제 2 소스 팔로워 트랜지스터 및 제 2 선택 트랜지스터를 포함하는 제 2 유닛 픽셀;
    제 3 광전변환영역, 제 3 플로팅 디퓨전 영역, 제 3 전송 트랜지스터, 제 3 소스 팔로워 트랜지스터 및 제 3 선택 트랜지스터를 포함하는 제 3 유닛 픽셀;
    제 4 광전변환영역, 제 4 플로팅 디퓨전 영역, 제 4 전송 트랜지스터 및 리셋 트랜지스터를 포함하는 제 4 유닛 픽셀;
    제 5 광전변환영역, 제 5 플로팅 디퓨전 영역, 제 5 전송 트랜지스터, 제 5 소스 팔로워 트랜지스터 및 제 5 선택 트랜지스터를 포함하는 제 5 유닛 픽셀; 및
    제 6 광전변환영역, 제 6 플로팅 디퓨전 영역, 제 6 전송 트랜지스터, 제 6 소스 팔로워 트랜지스터 및 제 6 선택 트랜지스터를 포함하는 제 6 유닛 픽셀을 포함하며,
    상기 제 1 내지 제 6 유닛 픽셀들은 소자분리구조에 의해 분리되며,
    상기 제 1 내지 제 4 플로팅 디퓨전 영역들은 도전 라인을 통해 공통 플로팅 디퓨전 노드에 연결되며,
    상기 공통 플로팅 디퓨전 노드는 도전 라인을 통해 상기 제 3, 제 5 및 제 6 소스 팔로워 트랜지스터들의 게이트들과 연결되는 이미지 센싱 장치.
  19. 청구항 18에 있어서,
    상기 제 1 내지 제 4 유닛 픽셀들은 2×2 구조로 인접하게 배열되며,
    상기 제 5 유닛 픽셀은 제 1 방향으로 상기 제 3 유닛 픽셀과 인접하게 위치하며,
    상기 제 6 유닛 픽셀은 상기 제 1 방향과 교차되는 제 2 방향으로 상기 제 5 유닛 픽셀과 인접하게 배치되는 것을 특징으로 하는 이미지 센싱 장치.
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